JPH0993607A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】性能の犠牲をともなうことなく所要フイールド
メモリ容量を削減することにより、ＥＤＴＶ／ＮＴＳＣ
デコーダを安価に実現する。 【解決手段】フイールドメモリ部２２が、ＥＤＴＶ信号
の１フレーム分を記憶し１フレーム分遅延した遅延信号
ｂｆを出力するフイールドメモリ２２１と、ＥＤＴＶ信
号の１フイールド分を記憶し１フイールド分遅延した遅
延信号ｂｄを出力するフイールドメモリ２２２とを備
え、遅延信号ｂａ，ｂｆの相関演算によりＹ信号ｗとＣ
ＨＨ信号ｑとを抽出しこのＣＨＨ信号ｑをメモリ２２２
に供給するＹ信号分離回路２４と、ＣＨＨ信号ｑと遅延
信号ｂｄとの相関演算によりＣ信号ｙとＨＨ信号ｚとを
生成するＣＨＨ信号分離回路２６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は映像信号処理装置に
関し、特にＮＴＳＣおよびＥＤＴＶ−２など異種の方式
の信号が混在するテレビジョン映像信号を処理する映像
信号処理装置に関する。

【０００２】

【従来の技術】現行の４：３のアスペクト比の映像信号
方式であるＮＴＳＣ方式の信号と混在して送受信可能で
あり、高画質情報信号を含む１６：９のワイドアスペク
ト比の映像信号方式であるＥＤＴＶ−２方式が検討され
てきており、この検討結果が平成７年１月２３日に郵政
省に答申され、同年７月から実用化が予定されている。

【０００３】ＥＤＴＶ−２方式においては、レターボッ
クス形式を採用しており、アスペクト比４：３の現行の
ＮＴＳＣ方式によるアスペクト比１６：９のＥＤＴＶ画
像の放送信号を現行の受信機で受信する場合は、上下に
それぞれフィールド当り３０本の無画部を配置し、画面
中央部にフィールド当り１８０本のアスペクト比１６：
９の主画部映像を割当てる。

【０００４】また主画部には、水平解像度補強信号（以
下ＨＨ信号）を周波数多重化により重畳し、上下無画部
には２種類の垂直解像度補強信号を多重化し、上部無画
部の１ライン前にはＥＤＴＶ−２信号の信号状態を示す
識別制御信号を配置する。また、表示走査はノンインタ
ーレース方式で行う。

【０００５】このＥＤＴＶ−２信号と現行ＮＴＳＣ信号
対応の映像信号処理装置は、この信号中の上記識別制御
信号の情報により、水平および垂直解像度補強信号を再
生し、現行のＮＴＳＣ信号より高画質化な映像を提供す
ると同時に、１６：９のワイドアスペクト化を実現する
ことが可能である。

【０００６】さらに、ＥＤＴＶ−２信号には、垂直解像
度補強信号を含まない簡易ＥＤＴＶ信号がある。

【０００７】上記ＥＤＴＶ−２／ＮＴＳＣ信号対応の映
像信号処理装置の一仕様として、ＥＤＴＶ−２信号入力
に対して静止画像では３次元Ｙ／Ｃ分離とＨＨ信号の再
生により広帯域化した輝度信号（広帯域輝度信号）と色
信号との出力を行い、動画像では２次元Ｙ／Ｃ分離を行
うとともに、ＮＴＳＣ信号入力に対しては３次元Ｙ／Ｃ
分離により輝度信号と色信号とを出力する簡易ＥＤＴＶ
／ＮＴＳＣデコーダを想定する。ＥＤＴＶ−２信号入力
の場合、垂直解像度補強信号の再生を行わないので上記
簡易ＥＤＴＶ信号受信に相当する特性となる。

【０００８】この種の簡易ＥＤＴＶ／ＮＴＳＣデコーダ
は、今後のＥＤＴＶ−２信号対応の高画質化テレビジョ
ンの普及のため低価格化が重要である。上記デコーダの
価格に占める重要な要素の一つとしてフイールドメモリ
の容量があり、このメモリ容量の削減すなわち如何に小
さいメモリ容量で上記デコーダを実現するかが大きな課
題となっている。

【０００９】上述の簡易ＥＤＴＶ／ＮＴＳＣデコーダで
ある従来の第１の映像信号処理装置をブロックで示す図
７を参照すると、この従来の映像信号処理装置は、入力
映像信号ＶＩをアナログディジタル変換しディジタル映
像信号ａを出力するＡＤ変換器１と、ディジタル映像信
号ａを４フイールド分記憶し遅延信号ｂ〜ｅを出力する
フイールドメモリ部２と、信号ａの供給に応答してフイ
ールド間相関が小さい映像の動きの早い場合の輝度
（Ｙ）信号ｆおよび色（Ｃ）信号ｇを分離する２次元Ｙ
Ｃ分離回路３と、信号ｂの供給に応答して静止画部分の
Ｙ信号ｈを分離するＹ分離回路４と、信号ｃの供給に応
答して静止画部分のＣ信号ｉを分離するＣ分離回路５
と、信号ｄの供給に応答してＨＨ信号ｊを分離するＨＨ
分離回路６と、信号ｅの供給に応答して処理対象フレー
ムが静止画動画のいずれであるかかを判断し判定信号ｋ
を出力する動き検出回路７と、ＨＨ信号ｊの供給に応答
してＨＨ画像を再生し高域輝度（ＨＨＹ）信号ｍを出力
するＨＨ再生回路８と、信号ｋの供給に応答して信号
ｆ，ｈのいずレか一方を選択して信号ｌを出力するセレ
クタ９と、信号ｋの供給に応答して信号ｇ，ｉのいずレ
か一方を選択してディジタル色信号ＣＤを出力するセレ
クタ１０と、信号ｋの供給に応答して信号ｍを接断する
セレクタ１１と、信号ｌ，ｎの加算を行ないディジタル
輝度信号ＹＤを出力する加算回路１２とを備える。

【００１０】次に、図７を参照して、従来の第１の映像
信号処理装置の動作について説明すると、ＡＤ変換器１
はＮＴＳＣ信号またはＥＤＴＶ信号の入力映像信号ＶＩ
をディジタル映像信号ａに変換し、２次元ＹＣ分離回路
３とフイールドメモリ部２とに供給する。

【００１１】フイールドメモリ部２の構成を示す図８を
参照すると、このフイールドメモリ部２は、直接信号ｂ
ａと遅延信号ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６を出
力する直列接続した６個のメモリ２０１，Ｈ２１，２０
２，２０３，Ｈ２２，２０４から成り、メモリ容量はフ
レームメモリ２０１〜２０４の各々は１フレーム分，ラ
インメモリＨ２１，Ｈ２２の各々は１ライン分でありし
たがって全部で約４フイールド分約８Ｍビットである。
Ｙ分離回路４はフイールドメモリ部２からの信号ｂ（ｂ
ａ，ｂ３，ｂ６）の供給を受け後述のように帯域幅４．
２ＭＨｚの静止画部分のＹ信号ｈを分離しセレクタ９に
出力する。

【００１２】Ｙ分離回路４の構成を示す図９を参照する
と、このＹ分離回路４は、信号ｂすなわちｂａ，ｂ３，
ｂ６をそれぞれ１／４，１／２，１／４倍する乗算器Ｍ
４１，Ｍ４２，Ｍ４３と、これら乗算器Ｍ４１〜Ｍ４３
の出力を加算しＹ信号ｈを出力する加算器Ａ４１を備
え、相互に隣接するフイールド間の相関をとることによ
りＹ信号を分離する。

【００１３】Ｃ分離回路５の構成を示す図１０（Ａ）を
参照すると、このＣ分離回路５は、信号ｃすなわちｂ
ａ，ｂ１〜ｂ６をそれぞれ−１／８，−１／８，１／
８，１／４，１／８，−１／８，−１／８倍する乗算器
Ｍ５１〜Ｍ５７と、これら乗算器Ｍ５１〜Ｍ５７の出力
を加算しＣ信号ｉを出力する加算器Ａ５１を備え、相互
に隣接するフイールド間の加算，減算により相関をとる
ことによりＣ信号を分離する。

【００１４】ＨＨ分離回路６の構成を示す図１０（Ｂ）
を参照すると、このＨＨ分離回路６は、信号ｄすなわち
ｂａ，ｂ１〜ｂ６をそれぞれ−１／８，１／８，−１／
８，１／４，−１／８，１／８，−１／８倍する乗算器
Ｍ６１〜Ｍ６７と、これら乗算器Ｍ６１〜Ｍ６７の出力
を加算しＨＨ信号ｊを出力する加算器Ａ６１を備え、相
互に隣接するフイールドおよびライン間の加算，減算に
より相関をとることによりＨＨ信号ｊを分離する。ＨＨ
再生回路８は信号ｊを周波数変換し帯域幅４．２〜６Ｍ
Ｈｚの高域の輝度信号すなわちＨＨＹ信号ｍを生成す
る。

【００１５】動き検出回路７は信号ｅすなわち信号ｂ
ａ，ｂ３，ｂ６の供給に応答して隣接フレーム相互間の
画像の変化を検出し動き検出信号ｋを出力する。

【００１６】入力映像信号ＶＩがＥＤＴＶ信号の場合の
静止画部分では、動き検出信号ｋは静止画対応の値であ
り、セレクタ９，１０はそれぞれ信号ｈ，ｉを選択して
信号ｌ，ＣＤを出力するとともに、セレクタ１１は接状
態となりＨＨＹ信号ｍを出力している。したがって加算
器１２は信号ｌすなわちＹ信号ｉと信号ｍとを加算し、
帯域幅６ＭＨｚの広帯域の輝度信号ＹＤを出力する。

【００１７】ＥＤＴＶ信号の場合の動画部分では、動き
検出信号ｋは動画対応の値となり、セレクタ９，１０は
それぞれ２次元ＹＣ分離回路の出力信号ｆ，ｇを選択し
て信号ｌ，ＣＤとして出力する。このとき、セレクタ１
１は断状態となり加算器１２へのＨＨＹ信号ｍの供給は
なされず、したがって、信号ｆがそのまま信号ＹＤとし
て出力する。

【００１８】上述した簡易簡易ＥＤＴＶ／ＮＴＳＣデコ
ーダのほかに、例えば特開昭６４−１３８７号公報記載
の垂直補間信号再生機能をさらに含み走査線補間を行い
ノンインタレース走査信号に変換する標準型ＥＤＴＶ／
ＮＴＳＣデコーダである従来の第２の映像信号処理装置
がある。この従来の第２の映像信号処理装置のフイール
ドメモリも第１の映像信号処理装置と同様、４フイール
ド分約８Ｍビットのメモリ容量を用いている。

【００１９】上記メモリ容量削減を図った特開平４−２
７３６９１号公報（文献１）記載の従来の第３の映像信
号処理装置は、Ｙ／Ｃ分離用のフイールドメモリを１フ
イールドの映像信号記憶用のメモリとして併用して用い
ることにより、１フイールド分のフイールドメモリで３
次元Ｙ／Ｃ分離処理を行う。すなわち、１フイールド分
の映像信号を記憶するフイールドメモリと１ライン分の
映像信号を記憶するラインメモリとを備え、ノーマル画
像時は動き検出信号に応じて３次元Ｙ／Ｃ分離，２次元
Ｙ／Ｃ分離の切替を行い、静止画像時には上記フイール
ドメモリの記憶を固定（フリーズ）し、ここからの映像
信号を上記ラインメモリを使用して２次元Ｙ／Ｃ分離す
る。

【００２０】しかし、１フイールド分のフイールドメモ
リを用いた処理では、Ｙ／Ｃ分離が隣接２フイールド間
のみの相関処理となり、３次元Ｙ／Ｃ分離処理としては
性能が不十分となる。

【００２１】

【発明が解決しようとする課題】上述した従来の第１，
第２の映像信号処理装置は、いずれもフイールドメモリ
が４フイールド分すなわち約８Ｍビットのメモリ容量を
必要とするので価格上昇の要因となるという欠点があっ
た。

【００２２】フイールドメモリのメモリ容量の削減を図
った従来の第３の映像信号処理装置は、Ｙ／Ｃ分離が隣
接２フイールド間のみの相関処理となり３次元Ｙ／Ｃ分
離処理性能が不十分であるという欠点があった。

【００２３】本発明の目的は、性能の犠牲をともなうこ
となく所要フイールドメモリ容量を削減して、ＥＤＴＶ
／ＮＴＳＣデコーダを安価に実現する映像信号処理装置
を提供することにある。

【００２４】

【課題を解決するための手段】本発明の映像信号処理装
置は、表示画像の第１のアスペクト比と第１の走査様態
と表示時の水平解像度の補強用の水平解像度補強信号と
を含む第１の映像信号と表示画像の第２のアスペクト比
と第２の走査様態の第２の映像信号とをそれぞれディジ
タル化した第１，第２の映像データの少なくとも１フレ
ーム分を記憶するフレーム／フイールドメモリ手段を備
え、このフイールドメモリから読出した遅延映像データ
を相関処理して前記第１の映像信号入力時には水平解像
度補強した広帯域輝度信号と色信号とを出力し前記第２
の映像信号入力時には輝度信号と色信号とを出力する映
像信号処理装置において、前記フレーム／フイールドメ
モリ手段が、前記第１の映像データの少なくとも１フレ
ーム分を記憶し１フレーム分遅延した第１の遅延映像デ
ータを出力する第１のメモリと、前記第１の映像データ
の少なくとも１フイールド分を記憶し１フイールド分遅
延した第２の遅延映像データを出力する第２のメモリと
を備え、前記第１の遅延映像データと第１の映像データ
との相関演算により輝度信号と色信号に前記水平解像度
補強信号が重畳した水平補強色信号とを抽出しこの水平
補強色信号を前記第２のメモリに供給する輝度信号分離
回路と、前記水平補強色信号とこの水平補強色信号の供
給に応答して前記第２のメモリが１フイールド分遅延し
た前記第２の遅延映像データである遅延水平補強色信号
との相関演算により色信号と前記水平解像度補強信号と
を生成する色信号水平解像度補強信号分離回路とを備え
て構成されている。

【００２５】

【発明の実施の形態】次に、本発明の実施の形態を図７
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
映像信号処理装置は、従来と共通のＡＤ変換器１とに加
えて、２つのフイールドメモリ２２１，２２２を含み遅
延信号ｂａ，ｂｂ，ｂｃ，ｂｄ，ｂｅ，ｂｆ，ｂｇを構
成要素とする信号群ｏ，ｐ，ｒ，ｓを出力するフイール
ドメモリ部２２と、遅延信号ｂａ，ｂｂ，ｂｃから成る
信号群ｏの供給に応答してＹ信号ｕとＣ信号ｖとを出力
する２次元ＹＣ分離回路２３と、遅延信号ｂｂ，ｂｆか
ら成る信号群ｐの供給に応答してＹ信号ｗ，ＣおよびＨ
Ｈ（以下ＣＨＨ）信号ｑを出力するＹ分離回路２４と、
遅延信号ｂａ，ｂｂ，ｂｃ，ｂｅ，ｂｆ，ｂｇから成る
信号群ｓの供給に応答して動き検出信号ｋを出力する動
き検出回路２７と、信号ｑ，ｒの供給に応答してＣ信号
ｙとＨＨ信号ｚを出力するＣＨＨ分離回路２６と、ＨＨ
信号ｚの供給に応答して広帯域輝度信号ｍを生成するＨ
Ｈ再生回路２８と、動き検出信号ｋの供給に応答して入
力信号ｕ，ｖ，ｗ，ｙを選択し出力Ｙ信号ｌと色信号Ｃ
Ｄとを出力するスイッチ回路２９と、従来と同様の加算
回路を備え動き検出信号ｋの供給に応答して信号ｌと信
号ｍとを加算し信号ＹＤを生成する加算回路３０と、フ
イールドメモリ部２２を制御するメモリ制御回路３１と
を備える。

【００２６】フイールドメモリ部２２の構成をブロック
で示す図２を参照すると、このフイールドメモリ部２２
は１ライン分の映像信号を記憶するラインメモリＨ２２
１〜Ｈ２２４と、遅延量が制御信号ＭＣによりＥＤＴＶ
の場合５２３ラインにＮＴＳＣの場合２６１ラインにそ
れぞれ切替られ１フイールド分の映像信号を記憶するフ
イールドメモリ２２１と、遅延量が２６２ライン分にに
固定されたフイールドメモリ２２２と、メモリ制御信号
ＭＣの供給に応答してＮＴＳＣ／ＥＤＴＶの切替制御を
行うスイッチ回路Ｓ１，Ｓ２とを備え遅延信号ｂａ，ｂ
ｂ，ｂｃ，ｂｄ，ｂｅ，ｂｆ，ｂｇを出力する。

【００２７】２次元ＹＣ分離回路２３の構成をブロック
で示す図３（Ａ）を参照すると、この２次元ＹＣ分離回
路２３はフレームメモリ部２２から出力される非遅延の
遅延信号ｂａと２Ｈ遅延信号ｂｃとを加算する加算器Ａ
２３１と、加算器Ａ２３１の出力と遅延信号ｂｂとの減
算を行う減算器Ｒ２３１と、減算器Ｒ２３１の出力信号
の帯域制限をしてＣ信号ｖを生成するＢＰＦ２３１と、
遅延信号ｂｂとＣ信号ｖとの減算を行い信号ｕを生成す
る減算器Ｒ２３２とを備える。

【００２８】Ｙ分離回路２４の構成をブロックで示す図
３（Ｂ）を参照すると、このＹ分離回路２４はフレーム
メモリ部２２から出力される遅延信号ｂｂ，ｂｆとを加
算してＹ信号ｗを出力する加算器Ａ２４１と、遅延信号
ｂｂ，ｂｆとの減算を行いＣＨＨ信号ｑを出力する減算
器Ｒ２４１とを備える。

【００２９】ＣＨＨ分離回路２６の構成をブロックで示
す図３（Ｃ）を参照すると、このＣＨＨ分離回路２６は
Ｙ分離回路２４の出力するＣＨＨ信号ｑとフイールドメ
モリ部２２の遅延信号ｒすなわち信号ｂｄとを加算する
加算器Ａ２６１と、信号ｑ，ｒの差をとり信号ｚを出力
する減算器Ｒ２６１と、ＮＴＳＣ／ＥＤＴＶに対応して
信号ｑと加算器Ａ２６１の出力とを選択的にＣ信号ｙと
して出力するスイッチＳ２６１とを備える。

【００３０】動き検出回路２７の構成をブロックで示す
図４を参照すると、この動き検出回路２７は特開平４−
２６０２９４号公報（文献２）記載の図２に示す回路を
用いており、遅延信号ｂａ，ｂｃを加算し信号ｃａを出
力する加算器Ａ２７１と、信号ｂｂ，ｃａを加算し信号
ｃｂを出力する加算器Ａ２７２と、信号ｂｂ，ｃａを減
算し信号ｃｃを出力する減算器Ｒ２７１と、信号ｂｅ，
ｂｇを加算し信号ｃｄを出力する加算器Ａ２７３と、信
号ｂｆ，ｃｄを加算し信号ｃｅを出力する加算器Ａ２７
４と、信号ｃｂ，ｃｅを減算し信号ｃｆを出力する減算
器Ｒ２７２と、信号ｃｃを帯域制限してＣ成分信号ｃｇ
を生成するＢＰＦ２７１と、信号ｃａを帯域制限してＹ
成分信号ｃｈを生成するＢＰＦ２７２と、信号ｃｆの高
域成分を除去して信号ｃｉを生成するＬＰＦ２７３と、
信号ｃｆの色成分を除去して信号ｃｋを生成するＬＰＦ
２７４と、信号ｃｈにより信号ｃｇを接断するスイッチ
Ｓ２７１と、スイッチＳ２７１の出力により信号ｃｉ，
ｃｋのいずれか一方を動き検出信号ｋとして出力するス
イッチＳ２７２とを備える。

【００３１】スイッチ回路２９の構成をブロックで示す
図５（Ａ）を参照すると、このスイッチ回路２９は、動
き検出信号ｋの供給に応答して信号ｕ，ｗのいずれか一
方をＹ信号ｌとして選択し出力するスイッチＳ２９１
と、動き検出信号ｋの供給に応答して信号ｖ，ｙのいず
れか一方をＣ信号ＣＤとして選択し出力するスイッチＳ
２９２とを備える。

【００３２】加算回路３０の構成をブロックで示す図５
（Ｂ）を参照すると、この加算回路３０は、ＥＤＴＶの
とき接となり信号ｍを通過させ信号ｍｓを出力するスイ
ッチＳ３０１と、動き検出信号ｋの供給に応答して接と
なり信号ｍｓを通過させ信号ｍｔを出力するスイッチＳ
３０２と、信号ｌ，ｍｓを加算しＹ信号ＹＤを出力する
加算器Ａ３０１とを備える。

【００３３】次に、図１〜図５（Ｂ）を参照して本実施
の形態の動作について説明すると、まず従来と同様に、
ＡＤ変換器１はＮＴＳＣ信号またはＥＤＴＶ信号の入力
映像信号ＶＩをディジタル映像信号ａに変換し、フイー
ルドメモリ部２２に供給する。フイールドメモリ部２２
は後述する動作により遅延信号ｂａ，ｂｂ，ｂｃ，ｂ
ｄ，ｂｅ，ｂｆ，ｂｇを生成し、信号ｂａ，ｂｂ，ｂｃ
から成る信号群ｏ，信号ｂｂ，ｂｆから成る信号群ｐ，
信号ｂｄから成る信号ｒ，信号ｂａ，ｂｂ，ｂｃ，ｂ
ｅ，ｂｆ，ｂｇから成る信号群ｓを出力する。ここで、
遅延信号ｂａは信号ａの直接出力すなわち非遅延信号で
ある。遅延信号ｂｂ，ｂｃは信号ｂａに対しそれぞれ１
ライン分，２ライン分遅延した信号である。信号ｂｄは
ＥＤＴＶのとき供給された信号ｑを１フイールド分すな
わち２６２ライン分遅延した信号である。遅延信号ｂｅ
は信号ｂｃに対し１フレーム分すなわち５２３ライン分
遅延した信号である。遅延信号ｂｆ，ｂｇの各々は信号
ｂｅに対しそれぞれ１ライン分，２ライン分遅延した信
号である。

【００３４】２次元ＹＣ分離回路２３は、相互に１ライ
ン分の遅延差の信号ｂａ，ｂｂ，ｂｃの供給を受けて加
算器Ａ２３１，減算器Ｒ２３１は３ライン間の櫛形フィ
ルタとして動作し、減算器Ｒ２３１はＣ信号ｂｖを出力
してＢＰＦ２３１に供給する。ＢＰＦ２３１は信号ｂｖ
を帯域制限して３．５８ＭＨｚのＣ成分信号ｖを生成す
る。減算器Ｒ２３２は信号ｂｂと信号ｖとの減算を行い
Ｙ信号ｕを生成する。

【００３５】次に、Ｙ分離回路２４では、映像信号の静
止部分でＣ信号とＨＨ信号とがフレーム間で位相反転し
ていることを利用して以下の相関演算を行う。加算器Ａ
２４１が信号群ｐを構成する遅延信号ｂｂ，ｂｆの加算
によりＹ信号ｗを生成し、減算器Ｒ２４１が遅延信号ｂ
ｂ，ｂｆの減算によりＣＨＨ信号ｑを生成する。

【００３６】ＣＨＨ分離回路２６は、映像信号の静止部
分でＣ信号とＨＨ信号とがフイールド間で位相反転して
いることを利用して以下の相関演算を行い両者を分離す
る。加算器Ａ２６１が信号ｑ，ｂｄ（ｒ）の加算により
ＥＤＴＶ用のＣ信号ｙＥを生成し、減算器Ｒ２６１が信
号ｑ，ｒの減算によりＨＨ信号ｚを生成する。スイッチ
Ｓ２６１はＥＤＴＶの場合信号ｙＥをＣ信号ｙとして出
力し、ＮＴＳＣの場合ＨＨ信号が重畳されていないので
信号ｑをそのままＣ信号ｙとして出力する。上記のよう
に、ＨＨ信号ｚはＥＤＴＶのときのみ重畳され、後述の
ように、このとき信号ｑはフイールドメモリ部２２のメ
モリ２２２により１フイールド分遅延して信号ｂｄすな
わちｒとして供給される。

【００３７】ＨＨ再生回路２８は、供給を受けたＨＨ信
号ｚの周波数シフトおよびハイパスフィルタによる帯域
制限を行い高域輝度信号ｍを生成する。

【００３８】動き検出回路２７は、下記のように入力映
像信号ＶＩの動画部分と静止画部分との判別を行い動き
信号ｋを出力する。

【００３９】動き検出回路２７は、上述のように文献２
記載の回路であり、相互に１ライン分の遅延差の信号ｂ
ａ，ｂｂ，ｂｃの供給を受けて加算器Ａ２７１，Ａ２７
２，減算器Ｒ２７１は３ライン間の櫛形フィルタとして
動作し、加算器Ａ２７２は輝度信号ｃｂを出力し、減算
器Ｒ２７１は色信号ｃｃを出力する。同様に１フレーム
遅延した信号ｂｅ，ｂｆ，ｂｇの供給を受けて加算器Ａ
２７３，Ａ２７４は３ライン間の櫛形フィルタとして動
作し、加算器Ａ２７４は１フレーム前の輝度信号ｃｅを
出力する。減算器Ｒ２７２はこれら現フイールドおよび
１フレーム前の輝度信号ｃｂ，ｃｅ間の差分信号ｃｆを
算出しこれより動き信号を検出する。ＢＰＦ２７１は、
信号ｃｃを帯域制限して３．５８ＭＨｚのＣ成分信号ｃ
ｇを生成し、ＢＰＦ２７２は信号ｃａを帯域制限して
３．５８ＭＨｚのＹ成分信号ｃｈを生成する。ＬＰＦ２
７３は信号ｃｆの５ＭＨｚ以上の高域成分を除去して信
号ｃｉを生成し、ＬＰＦ２７４は３．５８ＭＨＺ付近あ
るいはそれ以上を遮断して信号ｃｆの色成分を除去し信
号ｃｋを生成してそれぞれスイッチＳ２７２に供給す
る。スイッチＳ２７１は信号ｃｈすなわちＹ成分信号が
大きいときＣ信号成分ｃｇを禁止する。スイッチＳ２７
２はＣ信号成分ｃｇにより信号ｃｉ，ｃｋのいずれか一
方を選択する。このような構成により、現信号と１フレ
ーム前の信号との各々のＹ信号成分のみ抽出し、その差
信号により動き信号を検出する。このとき無相関の場合
の色信号漏れを除去するためＬＰＦ２７４によりこれを
除去する。しかし、このＬＰＦにより動き信号の高域成
分をも除去するため、水平縞が動いた場合の高域周波数
の動き信号も消してしまう。このため、Ｙ信号成分の
３．５８ＭＨｚ近傍の成分がなくかつＣ信号成分のある
場合だけ信号ｃｋを信号ｋとして出力する。一方、Ｃ信
号成分がないか３．５８ＭＨｚ近傍の強いＹ信号成分が
存在するときは信号ｃｉを動き信号ｋとして出力する。

【００４０】スイッチ回路２９では、スイッチＳ２９１
が動き検出信号ｋが静止画の場合にＹ分離回路２４の出
力Ｙ信号ｗを動画の場合に２次元ＹＣ分離回路２３から
のＹ信号ｕをそれぞれＹ信号ｌとして選択し出力する。
また、スイッチＳ２９２が動き検出信号ｋが静止画の場
合にＹ分離回路２４の出力Ｃ信号ｙを動画の場合に２次
元ＹＣ分離回路２３からのＣ信号ｖをＣ信号ＣＤとして
選択し出力する。

【００４１】加算回路３０は、入力映像信号ＶＩがＥＤ
ＴＶのときスイッチＳ３０１が接となり信号ｍを通過さ
せ信号ｍｓをスイッチＳ３０２に供給する。スイッチＳ
３０２は、動き検出信号ｋが静止画のとき接となり信号
ｍｓを通過させ信号ｍｔを加算器Ａ３０１に供給する。
加算器Ａ３０１は信号ｌ，ｍｓを加算し広帯域Ｙ信号Ｙ
Ｄを出力する。

【００４２】上述したように、フイールドメモリ２２１
の遅延量はメモリ制御回路からの制御信号ＭＣによりＥ
ＤＴＶの場合５２３ラインにＮＴＳＣの場合２６１ライ
ンにそれぞれ切替られる。また、フイールドメモリ２２
２の遅延量は２６２ラインに固定されている。これらフ
イールドメモリ２２１，２２２の各々のメモリ容量はそ
れぞれ２Ｍビット，１Ｍビットである。

【００４３】このような小メモリ容量で上述の遅延量を
実現するため、メモリ制御部３１は制御信号ＭＣにより
上記遅延量の切替やスイッチＳ２２１，Ｓ２２２の制御
に加えて、表示の有効部分のみを記憶するようにメモリ
のライトリード動作を制御する。すなわち入力映像信号
ＶＩのタイミングによりこれらライトリード動作のイネ
ーブル・ディスエーブルを切替る。

【００４４】上記ライトリード動作のイネーブル・ディ
スエーブルの制御タイミングをＥＤＴＶおよびＮＴＳＣ
の各信号について模式的に示す図６（Ａ），（Ｂ）を参
照すると、この図にハッチングで示す表示領域の部分が
フイールドメモリのライトリード動作をイネーブル状態
とする期間を示す。

【００４５】まず、図６（Ａ）のＥＤＴＶ信号の場合に
は、スイッチＳ２２１，Ｓ２２２をＥＤＴＶ側に切替え
同時に遅延量を５２１ラインに切替たフイールドメモリ
２２１に対して、上下の無画部１０２，１０４，１０
６，１０８を除く映像部分である主画部１０３，１０７
の水平ブランキング期間１８２画素分を除いた有効表示
部分のみのライトリード動作をイネーブルとする。主画
部１０３，１０７の主信号期間は１フレーム当り３６０
ライン、１ライン当りの水平方向画素数９１０である。
この水平方向の有効表示部分対応の有効表示期間を８０
％，１画素当りのデータ長を８ビットとすると、この場
合のフイールドメモリの所要メモリ容量は次のようにな
る。

【００４６】３６０×９１０×０．８×８＝２，０９
６，６４０（ビット） 一方、通常のフイールドメモリに用いる２Ｍビットのメ
モリの容量は次のとおり、２６２，１４４×８＝２，０
９７，１５２（ビット）である。したがって、この場合
のフイールドメモリとして十分使用できる。

【００４７】次に、図６（Ｂ）のＮＴＳＣ信号の場合に
は、スイッチＳ２２１，Ｓ２２２をＮＴＳＣ側に切替え
かつ遅延量を２６１ラインに設定したフイールドメモリ
２２１とフイールドメモリ２２２とを使用して５２３ラ
イン分の遅延を行う。この場合も１フレーム（２フイー
ルド）４８０ライン分の主画部２０２，２０４の有効表
示期間のみライトリード動作をイネーブルとする。同様
に、水平方向有効表示期間を８０％とすると、この場合
のフイールドメモリの所要メモリ容量は次のようにな
る。

【００４８】４８０×９１０×０．８×８＝２，７９
５，５２０（ビット） この値は、通常のフイールドメモリに用いる３Ｍビット
のメモリの容量の３，１４５，７２８（ビット）に対し
て十分小さく、したがって、この場合のフイールドメモ
リとして十分使用できる。

【００４９】

【発明の効果】以上説明したように、本発明の映像信号
処理装置は、フレーム／フイールドメモリ手段が、映像
データの１フレーム分を記憶し１フレーム分遅延する第
１のメモリと、映像データの１フイールド分を記憶し１
フイールド分遅延する第２のメモリとを備え、入力映像
データと第１のフイールドメモリの遅延映像データとの
相関演算により輝度信号と水平補強色信号とを抽出しこ
の水平補強色信号を上記第２のメモリに供給する輝度信
号分離回路と、上記水平補強色信号と上記第２のメモリ
からの遅延水平補強色信号との相関演算により色信号と
水平解像度補強信号とを生成する色信号水平解像度補強
信号分離回路とを備えることにより、簡易ＥＤＴＶ／Ｎ
ＴＳＣデコーダの機能を３Ｍビットのメモリ容量で実現
でき、装置を低価格化できるという効果がある。

【図面の簡単な説明】

【図１】本発明の映像信号処理装置の一実施の形態を示
すブロック図である。

【図２】図１のフイールドメモリ部の構成を示すブロッ
ク図である。

【図３】図１の２次元ＹＣ分離回路，Ｙ分離回路および
ＣＨＨ分離回路の各々の構成を示すブロック図である。

【図４】図１の動き検出回路の構成を示すブロック図で
ある。

【図５】図１のスイッチ回路と加算回路の各々の構成を
示すブロック図である。

【図６】本実施の形態におけるフイールドメモリのＥＤ
ＴＶ／ＮＴＳＣ信号に対するそれぞれのライト動作のイ
ネーブル期間を模式的に示す説明図である。

【図７】従来の映像信号処理装置の一例を示すブロック
図である。

【図８】図７のフイールドメモリ部の構成を示すブロッ
ク図である。

【図９】図７のＹ分離回路の構成を示すブロック図であ
る。

【図１０】図７のＣ分離回路およびＨＨ分離回路の各々
の構成を示すブロック図である。

【符号の説明】

１ ＡＤ変換器 ２，２２ フイールドメモリ部 ３，２３ ２次元ＹＣ分離回路 ４，２４ Ｙ分離回路 ５ Ｃ分離回路 ６ ＨＨ分離回路 ７，２７ 動き検出回路 ８，２８ ＨＨ再生回路 ９〜１１，２９ スイッチ回路 ３０，１２ 加算回路 ３１ メモリ制御回路 ２０１〜２０４，２２１，２２２ フイールドメモリ ２３１，２７１，２７２ ＢＰＦ ２７３，２７４ ＬＰＦ Ａ２３１，Ａ２４１，Ａ２６１，Ａ２７１〜Ａ２７４，
Ａ３０１ 加算器 Ｒ２３１，Ｒ２３２，Ｒ２４１，Ｒ２６１，Ｒ２７１，
Ｒ２７２ 減算器 Ｈ２１，Ｈ２２，Ｈ２２１〜Ｈ２２４ ラインメモリ Ｓ２２１，Ｓ２２２，Ｓ２６１，Ｓ２７１，Ｓ２７２，
Ｓ２９１，Ｓ２９２，Ｓ３０１，Ｓ３０２ スイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 表示画像の第１のアスペクト比と第１の
   走査様態と表示時の水平解像度の補強用の水平解像度補
   強信号とを含む第１の映像信号と表示画像の第２のアス
   ペクト比と第２の走査様態の第２の映像信号とをそれぞ
   れディジタル化した第１，第２の映像データの少なくと
   も１フレーム分を記憶するフレーム／フイールドメモリ
   手段を備え、このフイールドメモリから読出した遅延映
   像データを相関処理して前記第１の映像信号入力時には
   水平解像度補強した広帯域輝度信号と色信号とを出力し
   前記第２の映像信号入力時には輝度信号と色信号とを出
   力する映像信号処理装置において、 前記フレーム／フイールドメモリ手段が、前記第１の映
   像データの少なくとも１フレーム分を記憶し１フレーム
   分遅延した第１の遅延映像データを出力する第１のメモ
   リと、 前記第１の映像データの少なくとも１フイールド分を記
   憶し１フイールド分遅延した第２の遅延映像データを出
   力する第２のメモリとを備え、 前記第１の遅延映像データと第１の映像データとの相関
   演算により輝度信号と色信号に前記水平解像度補強信号
   が重畳した水平補強色信号とを抽出しこの水平補強色信
   号を前記第２のメモリに供給する輝度信号分離回路と、 前記水平補強色信号とこの水平補強色信号の供給に応答
   して前記第２のメモリが１フイールド分遅延した前記第
   ２の遅延映像データである遅延水平補強色信号との相関
   演算により色信号と前記水平解像度補強信号とを生成す
   る色信号水平解像度補強信号分離回路とを備えることを
   特徴とする映像信号処理装置。
2. 【請求項２】 前記第１のメモリが、前記第１の映像信
   号の入力時に前記１フレーム分の遅延を与え前記第２の
   映像信号の入力時に前記１フイールド分の遅延を与える
   よう切替る第１のスイッチ手段を備え、 前記フレーム／フイールドメモリ手段が、前記第１の映
   像信号の入力時に前記第１のメモリが前記第１の映像デ
   ータ対応の前記第１の遅延映像データを前記輝度信号分
   離回路に供給し前記第２のメモリが前記水平補強色信号
   対応の前記第２の映像データを前記色信号水平解像度補
   強信号分離回路に供給し、前記第２の映像信号の入力時
   に前記第１のメモリと前記第２のメモリとを直列接続し
   前記第２の映像データ対応の前記第２の遅延映像データ
   を前記輝度信号分離回路に供給するよう切替る第２のス
   イッチ手段を備えることを特徴とする請求項１記載の映
   像信号処理装置。
3. 【請求項３】 前記第１，第２のメモリに対し前記第
   １，第２の映像信号の各々に対応する第１，第２の有効
   表示期間のみの前記第１，第２の映像データを書込むよ
   うに制御するメモリ制御手段を備えることを特徴とする
   請求項１記載の映像信号処理装置。