JPH0993267A - セル多重化回路及び多重化方法 - Google Patents

Abstract

(57)【要約】 【目的】小さいハードウェア規模で入力したセル信号の
出力回線に多重化出力するセル間隔の最小値を保証する
セル多重化回路を提供すること。 【構成】入力チャンネルごとに受信したセル信号を１時
格納する格納手段を有し異なるセル間隔で出力する少な
くとも２以上のセル間隔調整回路１、２、３と、セル間
隔調整回路から入力したセル信号を格納する複数の格納
部を有しセル信号が格納されたことを報知する信号を出
力するバッファ４、５、６と、各バッファから信号を受
信して受信したバッファに対しリード信号を出力しバッ
ファから信号を受信しないときは空きセル出力信号を出
力するバッファ出力制御回路１１と、バッファから出力
したバッファ出力信号及び空きセル出力信号を出力回線
に多重化出力するワイアードオア回路１３とからなるこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セルリレー方式の
伝送システムにおいて複数の入力セルを多重化して送信
するセル多重化回路に関する。

【０００２】

【従来の技術】従来、複数の入力チャンネルから音声、
画像又はデータ情報等の信号を表す一定数のビットを含
む入力セルを多重化して出力回線に出力するセル多重化
回路としては、図６及び図７に示すように、出力回線に
対し入力セルをフレーム方式で出力するようなセル多重
化回路が知られていた。図６は従来のセル多重化回路の
ブロック図、図７は図６に示すセル多重化回路の動作を
示すタイミング図である。

【０００３】図６において、５０１、５０２、５０３は
それぞれセル方式の信号（以下、セル信号という）を入
力する入力チャンネル、５１、５２、５３は入力した複
数のセル信号を一時格納する能力を有し、リードパルス
出力回路５６からの制御信号（リードパルス信号５１
３、５１４、５１５）の制御により順次高速で出力し、
入力したセル信号を多重化出力するためのバッファ、５
４はクロックを計数し、出力回線５０７から出力するセ
ルからなるフレームのバッファ位置（バッファ５１、５
２又は５３を示す、入力チャンネル位置ともいう）を指
定するためのカウント出力を発生するカウンタ、５５は
１フレームの各セルに対するバッファ位置を予め指定し
て記憶するメモリーである。

【０００４】また、５１１はメモリー５５に記憶されて
いる１フレームの各セルに対応するカウント値を示すマ
ッピング位置信号、５１２はマッピング位置信号により
メモリー５５から読みだされたバッファ位置を示すバッ
ファ選択信号、５０８、５０９、５１０はそれぞれバッ
ファ５１、５２、５３にセル信号が入力され格納されて
おり出力可能であることを示すバッファリング信号、５
６はバッファリング信号５０８、５０９、５１０により
バッファ選択信号５１２で指定されたバッファ５１、５
２、５３にセル信号が格納されているということを知っ
たときに指定されたバッファ５１、５２、５３に対しリ
ードパルス信号５１３、５１４、５１５を出力してその
バッファからセル信号を出力させるリードパルス出力回
路である。

【０００５】また、５１３、５１４、５１５は出力回線
５０７と同一周波数（例えば、６Ｍｂｐｓ）のパルスか
らなりその各パルスにより対応するバッファからセル信
号を読みだしてワイアードオア回路５８を介し出力回線
５０７に出力させるリードパルス信号、５０４、５０
５、５０６はそれぞれリードパルス信号５１３、５１
４、５１５によってバッファ５１、５２、５３から読み
だされたセル信号を含むバッファ出力信号、５１６はバ
ッファ５１、５２、５３にセル信号が格納されておら
ず、リードパルス信号が出力されない出力回線５０７の
セルに対しそれが空きセルであるということを示す空き
セル制御信号である。

【０００６】また、５７は空きセル制御信号５１６の制
御によりその出力セルは空きセルであるということを示
す出力信号からなる空きセル出力信号を発生する空きセ
ル出力回路、５１７は空きセルに挿入してそのセルが空
きセルであるということを示す特定のビット（例えば、
０１０１等）からなる空きセル出力信号、５８はそれぞ
れ異なるタイミングで入力したバッファ出力信号５０
４、５０５、５０６及び空きセル出力信号５１７を時分
割的に多重化して出力するワイアードオア回路、５０７
は複数チャンネルのセル信号を時分割多重化して伝送す
る出力回線である。

【０００７】次に、図６を参照して、上記従来のセル多
重化回路の基本的動作について説明する。まず、入力チ
ャンネル５０１、５０２、５０３を介してそれぞれ独立
にセル信号が入力されると、それぞれのバッファ５１、
５２、５３に格納される。バッファ５１、５２、５３は
セル信号を格納すると、リードパルス出力回路５６に対
しセル信号を格納したということを示すバッファリング
信号５０８、５０９、５１０を出力する。

【０００８】一方、カウンタ５４はクロックをカウント
して、そのカウント値により出力フレームのどのセルを
指すかを示すマッピング位置信号５１１をメモリー５５
に出力する。メモリー５５は出力回線５０７の１フレー
ムの各セルに割当てる又はマッピングするべきセル信号
を出力するバッファの識別（例えば、バッファ番号）を
記憶しており、カウンタ５４からのマッピング位置信号
５１１によりそのセルに対応する記憶位置を指定し、そ
こに記憶されているバッファ番号を含むバッファ選択信
号５１２を生成してリードパルス出力回路５６に出力す
る。

【０００９】リードパルス出力回路５６はメモリー５５
からのバッファ選択信号５１２により指定されたバッフ
ァ５１、５２、５３と入力したバッファリング信号５０
８、５０９、５１０の送信元バッファとが一致すると、
そのバッファ５１、５２、５３に対してリードパルス信
号５１３、５１４、５１５を出力する。リードパルス信
号５１３、５１４、５１５を受けたバッファ５１、５
２、５３はそこに一時格納されているセル信号を各パル
スごとに直列に出力する。この出力セル信号、すなわ
ち、バッファ出力信号５０４、５０５、５０６は前述の
ように出力回線５０７の周波数と同一周波数で出力され
るため、そのままワイアードオア回路５８を経由して出
力回線５０７に出力される。

【００１０】しかし、バッファ選択信号５１２により指
定されたバッファ５１、５２、５３からバッファリング
信号５０８、５０９、５１０を入力していない場合、リ
ードパルス出力回路５６は、そのセルは空きセルである
ということを示す空きセル制御信号５１６を空きセル出
力回路５７に出力する。空きセル出力回路５７はそのセ
ルが空きセルであるということを示す特定の信号、例え
ば、前述のように０１０１等のビットを含む空きセル出
力信号５１７をワイアードオア回路５８を経由して出力
回線５０７に出力する。以上の説明からわかるように、
バッファ出力信号５０４、５０５、５０６及び空きセル
出力信号５１７はタイミングをずらして出力されるた
め、出力回線５０７上においては時分割多重的に出力さ
れるということが分かる。

【００１１】次に、図６及び図７を参照して、図７に示
すタイミング図に基づき、上記従来のセル多重化回路の
動作例について詳細に説明する。図７は入力チャンネル
５０１、５０２、５０３から入力したセル信号を時分割
多重化して出力回線５０７に出力する場合の動作につい
て説明する図である。図７において、出力回線５０７の
１フレーム（図７では５０７上のセル信号で示す）は４
０セルからなり、入力チャンネル５０１、５０２、５０
３のそれぞれから５０１、５０３、５０２の順にセル信
号（図７ではそれぞれ５０１、５０２、５０３上のセル
信号で示す）が入力され、メモリー５５に記憶されたバ
ッファ番号に従って出力回線５０７に出力される。

【００１２】尚、入力セル及び出力セルは共に、例とし
て、５３オクテッド（５３×８）ビットからなり（勿
論、他のビット数でもよい）、周波数６４Ｋｂｐｓで各
入力チャンネルから入力し、各入力チャンネルのセル信
号が時分割多重化され６Ｍｂｐｓの速度で出力回線５０
７に出力するものとする。

【００１３】メモリー５５に記憶されているバッファ番
号の順序は、図７の信号５１２のライン（バッファ選択
信号）に見られるように、それぞれこの順序に従って各
バッファ５１、５２、５３からのセル信号を出力回線５
０７に割り当てることができるものとする。すなわち、
カウンタ５４のカウント値からなるマッピング位置信号
５１１の指示によりメモリー５５に記憶されているバッ
ファ番号が図７の５１２上の信号の列に示すように、５
１、５１、５２、５２、５３、５１・・・の如く指定さ
れる。そこで指定されたバッファ番号はバッファ選択信
号５１２としてリードパルス出力回路５６に出力され
る。

【００１４】図７において、まず、最初に入力した入力
チャンネル５０１からのセル信号（５０１）がバッファ
５１に格納完了すると、バッファ５１はバッファリング
信号５０８（図７では信号５０８で示す）をリードパル
ス出力回路５６に出力する。そのとき、バッファ選択信
号５１２で指定されたバッファ番号は丁度バッファ番号
５１であるから（図７では信号５１２の最初のセル）、
リードパルス出力回路５６はバッファ５１に対し直ちに
リードパルス信号５１３（図７では信号５１３で示す）
を出力する。

【００１５】リードパルス信号５１３は出力回線５０７
の周波数と同一の、この例では６Ｍｂｐｓのパルスで構
成されるので、バッファ５１に格納されているセル信号
（５０１）は６Ｍｂｐｓの速度で出力され、バッファ出
力信号５０４（図７では信号５０４で示す）としてワイ
アードオア回路５８を介して出力回線５０７の最初のセ
ル（図７でもセル５０１で示す）に出力される。

【００１６】次に、入力チャンネル５０１からのセル信
号の入力半ばに入力チャンネル５０３からのセル信号が
入力される（図７では５０３上のセル信号５０３で示
す）。このセル信号（５０３）がバッファ５３に格納完
了すると、バッファ５３からバッファリング信号５１０
がリードパルス出力回路５６に対して出力される。しか
し、この場合、バッファ選択信号５１２によるバッファ
番号の指定は、図７の５１２上の信号の列に見られるよ
うに、５セル目であるから、その時点まで待ってからバ
ッファ５３に対しリードパルス信号５１５を出力する。
以下、上記セル信号（５０１）の場合同様、バッファ５
３から格納されているセル信号を読みだして出力回線５
０７の第５番目のセル（図７ではセル５０３で示す）に
出力される。

【００１７】しかし、入力チャンネル５０３からのセル
信号の入力後、図７に示すように、入力チャンネル５０
２からセル信号（５０２）がバッファ５０２に入力され
たよよな場合、この入力チャンネル５０２のバッファ選
択信号５１２によるバッファ番号の指定は、図７の信号
５１２に見られるように、３セル及び４セル目であるか
ら、入力チャンネル５０３からのセル信号（５０３）よ
り早く３セル目で指定されることになる。従って、出力
回線５０７の３セル目でリードパルス出力回路５６から
バッファ５０２に対してリードパルス信号５１４が出力
されて、バッファ５０２に格納されていセル信号（５０
２）がワイアードオア回路５８を介し、６Ｍｂｐｓの速
度で出力回線５０７の第３番目のセル（図７の５０７上
のセル信号に示す）に出力される。

【００１８】以上説明したように、各入力チャンネル５
０１、５０２、５０３から入力したセル信号は、入力に
おいて多少のずれはあっても、メモリー５５に予め記憶
したバッファ番号順（図７における信号５１２に示すよ
うに、５１、５１、５２、５２、５３、５１、５１・・
・・）に指定されたセル位置に従って、５０１、５０
２、５０３の順に出力回線５０７の第１番目のセル、第
３番目のセル、及び第５番目のセル等という順序でマッ
ピングされ、時分割的に多重化されて出力回線５０７に
出力される。

【００１９】また、図７には示していないが、例えば、
図７の５０７上のセル信号の第２番目のセルにおいて
も、メモリー５５からバッファ５１を指定するバッファ
選択信号がリードパルス出力回路５６に出力される。し
かし、この時点では、バッファ５１は空であり、リード
パルス出力回路５６はバッファ５１からバッファリング
信号５０８を入力していないので、リードパルス信号５
１３を出力せず、バッファ５１からの読出しはない。そ
の場合、リードパルス出力回路５６はリードパルス信号
５１３の代わりに、そのセルは空きセルであるというこ
とを示す空きセル制御信号５１６を空きセル出力回路５
７に出力する。空きセル出力回路５７はそのセルが空き
セルであることを示すビット（例えば、０１０１等）か
らなる空きセル出力信号５１７をワイアードオア回路５
８を介し、出力回線５０７の第２番目のセル（図７の５
０７上のセルに示す）に多重化出力する。

【００２０】また、バッファ５１、５２、５３が出力の
ため指定されていないセル間隔において入力した複数の
セル信号は、その間バッファ５１、５２、５３に蓄積格
納される。そして、格納された複数のセル信号は、出力
のために指定されたセル間隔において一度に出力される
ので、入力セル信号が失われることはない。

【００２１】この従来例においては、フレームを組み、
そのフレーム内の固定セル位置に各入力チャンネルから
入力したセル信号をマッピングまたは割り振り、セル信
号がバッファに格納されておらず、出力するセル信号が
ないセルには空きセル信号を出力するという時分割多重
化方式を採用して入力チャンネルごとのセル間隔の最小
値を保証する多重化が可能であった。尚、フレーム内の
各セルは固定されているので、各セル信号にヘッダを付
す必要はない。

【００２２】

【発明が解決しようとする課題】しかしながら、セルリ
レー方式のセル多重化回路においては、従来、入力チャ
ンネルから入力したセル信号を出力回線に多重化出力す
る際にセル遅延ゆらぎが発生してセル間隔が急に小さく
なる場合があった。そのようなセル信号が出力回線に出
力されると、その先に接続されている交換機等におい
て、そのセルが廃棄されるようなことがあった。

【００２３】そこで、上記従来のセル多重化回路におい
ては、セル信号を出力回線に多重化する際、入力チャン
ネルごとにバッファを設けて入力したセル信号をバッフ
ァリングし、出力回線には各入力チャンネル用に割り当
てた複数のセルからなるフレームを構成し、各入力チャ
ンネル用のセルのタイミングにおいて、そのバッファに
バッファリングされているセル信号を、フレームのその
入力チャンネル用に指定されている固定位置のセルにマ
ッピングするようにして、入力チャンネルごとのセル間
隔の最小値を保証するようにしていた。

【００２４】しかし、そのようなセル多重化回路におい
ては、各入力チャンネルのセル間隔が大きく異なるよう
な場合には、１フレーム時間が非常に長くなり、フレー
ムを構成するためのタイミング信号を生成するカウンタ
及びバッファリングのためのメモリー容量が非常に大き
くなる、すなわち、ハードウェアの規模が非常に大きく
なるという問題があった。

【００２５】また、上記のような従来のセル多重化回路
においては、各バッファにバッファリングされているセ
ル信号を、フレームのその入力チャンネル用に指定され
ている固定位置のセルにマッピングするようにしている
ため、各バッファがそこにバッファリング又は格納され
ているセル信号を出力するタイミングはセル信号がバッ
ファに格納されるタイミングとは無関係に決められる。
そのため、入力したセル信号の出力タイミングは入力し
た時点により異なり、最長、その入力チャンネル用に指
定されたセル間の間隔だけ遅延することになる。すなわ
ち、その入力チャンネル用に指定されたセルの経過直後
にセル信号が入力すると、そのセル信号は、次にその入
力チャンネル用に指定されたのセルまで待たなければ出
力されない。

【００２６】特に、低速のチャンネルにおいては、出力
するセル間の間隔が長いため、次にそのチャンネル用に
割り当てられた出力回線フレームのセルまでの時間が非
常に長くなる。その結果、ユーザに対する通信サービス
の品質が保証できないという問題があった。

【００２７】本発明は、上記の問題に鑑みてなされたも
ので、特に、各入力チャンネル用に固定したセルからな
るフレームを構成するタイミングを必要とせず、入力チ
ャンネルごとに入力したセル信号を長時間待たせること
なく、出力回線に多重化出力するセル間隔の最小値を保
証するようにしたセル多重化回路を提供することを目的
とする。

【００２８】また、本発明は、上記の問題に鑑みてなさ
れたもので、特に、フレームを構成するためのタイミン
グ信号を生成する大きなカウンタ及びバッファリングの
ための記憶容量が非常に大きいメモリーを使用すること
なく、ハードウェアの規模が小さいセル多重化回路を提
供することを目的とする。

【００２９】

【課題を解決するための手段】本発明によるセル多重化
回路は、上記の目的を達成するため、入力チャンネルご
とに接続され受信したセル信号を１時格納して出力する
格納手段（バッファ部）を有する少なくとも２以上のセ
ル間隔調整回路と、それぞれセル間隔調整回路に接続さ
れ入力したセル信号を格納する複数の格納部（バッファ
部）を有し少なくとも１つの格納部にセル信号が格納さ
れたことを報知するバッファリング信号を出力するバッ
ファと、各バッファからバッファリング信号を受信して
該バッファリング信号を受信したバッファに対しリード
パルス信号を出力しバッファリング信号を受信しないと
きは空きセル制御信号を出力するバッファ出力制御回路
と、リードパルス信号によりバッファから出力したバッ
ファ出力信号及び空きセル制御信号により空きセル出力
回路から出力した空きセル出力信号を出力回線に多重化
出力するワイアードオア回路とからなり、前記２以上の
セル間隔調整回路はそれぞれのバッファ手段に格納され
たセル信号をセル間隔が相互に異なるように出力するこ
とを特徴とするものである。

【００３０】また、本発明によるセル多重化回路は、上
記の目的を達成するため、ワイアードオア回路が入力し
たセル信号を中継信号線に多重化出力し、前記セル多重
化回路はさらに、中継信号線及び入力チャンネルごとに
接続され受信したセル信号を１時格納して出力する格納
手段を有する少なくとも２以上の第２のセル間隔調整回
路と、それぞれ第２のセル間隔調整回路に接続され入力
したセル信号を格納する複数の格納部を有し少なくとも
１つの格納部にセル信号が格納されたことを報知するバ
ッファリング信号を出力する第２のバッファと、各第２
のバッファからバッファリング信号を受信して該バッフ
ァリング信号を受信した第２のバッファに対しリードパ
ルス信号を出力しバッファリング信号を受信しないとき
は空きセル制御信号を出力する第２のバッファ出力制御
回路と、リードパルス信号により第２のバッファから出
力したバッファ出力信号及び空きセル制御信号により第
２の空きセル出力回路から出力した空きセル出力信号を
出力回線に多重化出力する第２のワイアードオア回路と
からなり、前記２以上の第２のセル間隔調整回路はそれ
ぞれのバッファ手段に格納されたセル信号をセル間隔が
相互に異なるように出力することを特徴とするものであ
る。

【００３１】また、本発明によるセル多重化回路は、上
記の目的を達成するため、相互に異なるセル間隔が整数
倍であることを特徴とするものである。

【００３２】また、本発明によるセル多重化回路は、上
記の目的を達成するため、バッファ出力制御回路及び第
２のバッファ出力制御回路が受信した複数のバッファリ
ング信号を出力したバッファのうち、優先度の高いバッ
ファに対し優先的にリードパルス信号を出力するように
したことを特徴とするものである。

【００３３】また、本発明によるセル多重化方法は、上
記の目的を達成するため、少なくとも２以上の入力チャ
ンネルから入力チャンネルごとにセル信号を受信してそ
れぞれ格納し、格納したセル信号を各入力チャンネルご
とに異なるセル間隔で記憶手段（バッファ）に１時格納
し、該セル信号を１時格納した順に出力し、出力するセ
ル信号がないときは空きセル出力信号を出力し、前記出
力したセル信号及び空きセル出力信号を出力回線に多重
化出力する各工程からなることを特徴とするものであ
る。

【００３４】また、本発明によるセル多重化方法は、上
記の目的を達成するため、各入力チャンネルごとに異な
るセル間隔が整数倍であることを特徴とするものであ
る。

【００３５】本発明によるセル多重化回路及び多重化方
法は、上記のように構成し、特に、各入力チャンネルか
ら入力したセル信号が、セル間隔調整回路において、バ
ッファに対するセル間隔が相互に整数倍となるように調
整して格納し、セル間隔が短い入力チャンネルのセル信
号を優先的に多重化するようにしたことにより、出力回
線に各入力チャンネル用の固定セルを設けることなく、
出力回線に対する各セル信号の多重化における遅延はそ
の調整した範囲を越えることがなく競合せずに出力回線
１１０に多重化出力することができる上、出力回線に対
する多重化においてセル間隔を入力チャンネルごとに最
小に維持することが保証される。そのため、多重化速度
が相当高速となり、伝送効率が非常に向上する。

【００３６】本発明によるセル多重化回路及び多重化方
法は、上記のように構成し、特に、遅延時間が短いこと
を要求する入力チャンネルから入力したセル信号を、セ
ル間隔調整回路において、セル間隔が相互に整数倍とな
るように調整してバッファに格納し、そのうちセル間隔
が短い入力チャンネルのセル信号を優先的に中継信号線
に多重化し、その後、予め中継信号線に多重化された遅
延時間が短いことを要求する入力チャンネルのセル信号
のセル間隔と遅延時間を問わない入力チャンネルのセル
信号のセル間隔とが相互に整数倍となるように調整し
て、先に多重化されたセル信号を優先的に多重化するよ
うにしたことにより、遅延時間が短いことを要求する入
力チャンネルのセル信号多重化出力の優先度を高め、遅
延に関する入力チャンネルの要求に対応して、出力回線
に対し多重化出力することができる。

【００３７】

【発明の実施の形態】以下、添付図面、図１乃至図５に
基づき本発明の第１及び第２の実施の形態について詳細
に説明する。図１は本発明の第１の実施の形態における
セル多重化回路の構成を示すブロック図、図２は図１示
すセル多重化回路の動作を示すタイミング図、図３は本
発明の第２の実施の形態におけるセル多重化路の構成を
示すブロック図、図４は図３示すセル多重化回路の一部
の動作を示すタイミング図、図５は図３示すセル多重化
回路の他の一部の動作を示すタイミング図である。

【００３８】先ず、図１を参照して、本発明の第１の実
施の形態におけるセル多重化回路の構成について詳細に
説明する。図１において、１０１、１０２、１０３はそ
れぞれ独立してセル信号を入力する入力チャンネル、
１、２、３は各入力チャンネル１０１、１０２、１０３
ごとに設けられ、入力したセル信号をセルごとに一旦格
納するバッファ部（格納手段）を有し、一旦格納したセ
ル信号をそれぞれ相互に整数倍のセル間隔（または整数
分の１の送信速度またはバッファリング速度）で出力す
るセル間隔多重化回路である（詳しくは後述する）。

【００３９】また、図１において、４、５、６はセル間
隔多重化回路１、２、３から入力した複数のセル信号を
一時格納する複数の格納部（バッファ部）を有し、少な
くとも１つの格納部にセル信号が格納されたことを報知
する制御信号（バッファリング信号１１１、１１２、１
１３）を出力し、バッファ出力制御回路１１からの制御
信号（リードパルス信号１１４、１１５、１１６）の制
御により順次高速で出力し、入力したセル信号を多重化
出力するためのバッファ（記憶手段）、１１１、１１
２、１１３は各バッファ４、５、６にセル信号が入力さ
れ格納されており出力可能であることを示すバッファリ
ング信号、１１はバッファリング信号１１１、１１２、
１１３によりバッファ４、５、６にセル信号が格納され
ているということを知ったときにそのバッファ４、５、
６に対しリードパルス信号１１４、１１５、１１６を出
力してそのバッファからセル信号を直列に出力させるバ
ッファ出力制御回路である。

【００４０】また、図１において、１１４、１１５、１
１６は出力回線１１０と同一周波数（例えば、６Ｍｂｐ
ｓ）のパルス信号からなりその各パルスにより対応する
バッファ４、５、６からセル信号を直列に読みだしてワ
イアードオア回路１３を介し出力回線１１０に出力させ
るリードパルス信号、１０７、１０８、１０９はそれぞ
れリードパルス信号１１４、１１５、１１６によって対
応するバッファ４、５、６から読みだされたセル信号で
あるバッファ出力信号、１１７は何れのバッファ４、
５、６にもセル信号が格納されておらず、リードパルス
信号１１４、１１５、１１６が出力されない出力回線１
１０のセルに対しそれが空きセルであるということを示
す空きセル制御信号である。

【００４１】また、図１において、１２は空きセル制御
信号１１７の制御によりその出力セルは空きセルである
ということを示す出力信号からなる空きセル出力信号を
発生する空きセル出力回路、１１８は空きセルに挿入し
てそのセルが空きセルであるということを示す特定のビ
ット（例えば、０１０１等）からなる空きセル出力信
号、１３はそれぞれ異なるタイミングで入力したバッフ
ァ出力信号１０７、１０８、１０９及び空きセル出力信
号１１８を時分割的に多重化して出力するワイアードオ
ア回路、１１０は複数チャンネルのセル信号を時分割多
重化して伝送する出力回線である。

【００４２】次に、図１を参照して、本発明の第１の実
施の形態におけるセル多重化回路の基本的動作について
説明する。まず、入力チャンネル１０１、１０２、１０
３を介し各入力チャンネルごとにそれぞれ独立にセル信
号が対応するセル間隔調整回路１、２、３に入力される
と、セル信号はセルごとに一旦そのバッファに格納され
る。セル間隔調整回路１、２、３は一旦格納されたセル
信号をそれぞれ相互に整数倍のセル間隔（整数分の１の
送信速度またはバッファリング速度）によりバッファ入
力信号１０４、１０５、１０６として各対応するバッフ
ァ４、５、６に出力する。しかし、相互のセル間隔（１
セルの送信時間）は整数倍にすることが望ましいが、必
ずしも整数倍でなくともよく、出力回線に多重化しうる
セル間隔であれば、例えば、２、１．５、１倍でもよ
い。

【００４３】本実施の形態では、例えば、セル間隔調整
回路１＞２＞３の送信速度でそれぞれ各バッファ４、
５、６に出力するものとした場合、及び、セル間隔調整
回路３の送信速度が入力チャンネルと同一の、例えば、
６４Ｋｂｐｓとすると、セル間隔調整回路２の出力ビッ
ト速度は６４×２Ｋｂｐｓであり（セル間隔は１／２
倍）、セル間隔調整回路１の出力ビット速度は一番高速
の６４×４Ｋｂｐｓ（セル間隔は１／４倍）となる。こ
のように、各入力チャンネルごとに処理速度を変えるこ
とによって、出力フレームに特定チャンネルのセルを固
定することなく、各入力チャンネルのセル信号を時分割
多重化して出力回線に出力することができる。

【００４４】セル間隔調整回路１、２、３からセル信号
（バッファ入力信号１０４、１０５、１０６）を受信し
たバッファ４、５、６はそのバッファ部にそのセル信号
を一時格納する。バッファ４、５、６はセル信号を少な
くとも１セル分格納すると、セル信号が格納され出力可
能であるということを示すバッファリング信号１１１、
１１２、１１３をバッファ出力制御回路１１に対して出
力する。

【００４５】バッファ出力制御回路１１はバッファ４、
５、６からバッファリング信号１１１、１１２、１１３
を受信すると、受信した順に対応するバッファ４、５、
６に対してリードパルス信号１１４、１１５、１１６を
出力する。しかし、各入力チャンネル１０１、１０２、
１０３からセル信号が略同時に入力した場合は、セル間
隔調整回路１、２、３から出力される速度が速い入力チ
ャンネルが先に選択され、そのバッファ４、５、６にリ
ードパルス信号１１４、１１５、１１６が出力される。
また、バッファ４、５、６から２つのバッファリング信
号１１１、１１２、１１３を同時に受信すると、バッフ
ァ出力制御回路１１は速度が速い方、すなわち、セル間
隔が短い方の入力チャンネルのバッファ４、５、６を優
先的に選択する。

【００４６】リードパルス信号１１４、１１５、１１６
を受信したバッファ４、５、６はそのバッファ部に一時
格納されているセル信号を各リードパルス信号１１４、
１１５、１１６のパルスによりバッファ出力信号１０
７、１０８、１０９として直列に出力する。バッファ出
力信号１０７、１０８、１０９は前述のように出力回線
１１０の周波数（送信速度）と同一周波数で出力される
ため、そのままワイアードオア回路１３を経由して出力
回線１１０に出力される。

【００４７】ここで、何れのバッファ４、５、６からも
バッファリング信号１１１、１１２、１１３を入力して
いない場合、バッファ出力制御回路１１は、そのセルは
空きセルであるということを示す空きセル制御信号１１
７を空きセル出力回路１２に出力する。空きセル出力回
路１２はそのセルが空きセルであるということを示す特
定の信号、例えば、前述のように０１０１等のビットか
らなる空きセル出力信号１１８をワイアードオア回路１
３を経由して出力回線１１０に出力する。以上の説明の
ように、バッファ出力信号１０７、１０８、１０９及び
空きセル出力信号１１８はタイミングをずらして出力さ
れるため、出力回線１１０上においては時分割多重的に
出力されるということが分かる。

【００４８】次に、図１及び図２を参照して、図１に示
すセル多重化回路の動作を示す図２のタイミング図に基
づき、本第１の実施の形態におけるセル多重化回路の動
作例について詳細に説明する。図２は入力チャンネル１
０１、１０２、１０３から入力したセル信号（１０１、
１０２、１０３）を時分割多重化して出力回線１１０に
出力する場合の動作を説明するためのタイミング図であ
る。しかし、図２において、出力回線１１０の信号（図
２では１１０上のセル信号で示す）は作図上、フレーム
のように描いてあるが、実際上、フレームとしての形態
を採らず、各入力チャンネル１０１、１０２、１０３に
対するセルの位置も決めていないので、何時でも自由に
出力することができる。

【００４９】また、入力セル及び出力セルは共に、例と
して、５３オクテッド（５３×８）ビットからなり（勿
論、他のビット数でもよい）、送信速度６４Ｋｂｐｓで
各入力チャンネル１０１、１０２、１０３から入力し、
各入力チャンネル１０１、１０２、１０３のセル信号が
時分割多重化され６Ｍｂｐｓの送信速度で出力回線１１
０に出力するものとする。従って、入力チャンネル１０
１、１０２、１０３の送信速度及びセル間隔は出力回線
１１０のそれとは大きく異なる。すなわち、以下で詳細
に説明するように、バッファ４、５、６から出力するセ
ル信号（バッファ出力信号１０７、１０８、１０９）の
セル間隔はバッファ４、５、６に入力するセル信号（バ
ッファ入力信号１０４、１０５、１０６）より、それら
の送信速度の比に反比例して相当短い。

【００５０】しかし、図２において、１０１、１０２、
１０３上のセル信号（入力チャンネル１０１、１０２、
１０３のセル信号を示す）、入力信号１０４、１０５、
１０６（バッファ入力信号１０４、１０５、１０６を示
す）及び信号１１１、１１２、１１３（バッファリング
信号１１１、１１２、１１３を示す）のセル間隔に比
べ、信号１１４、１１５、１１６（リードパルス信号１
１４、１１５、１１６を示す）、出力信号１０７、１０
８、１０９（バッファ出力信号１０７、１０８、１０９
を示す）及び１１０上のセル信号（出力回線１１０上の
セル信号を示す）のセル間隔は相当短い筈であるが、作
図上、必ずしも正確に実際のセル間隔または入出力速度
を表していない。

【００５１】また、バッファ入力信号１０４、１０５、
１０６のセル間隔は、上記のように、それぞれ整数倍で
異なるためにバッファ４、５、６に格納する量が異なる
上、その格納量に応じてバッファ出力信号１０７、１０
８、１０９の長さが異なる筈であるが、図２において
は、煩雑さを避けるため、それを考慮して表わしていな
い。

【００５２】図２において、まず、入力チャンネル１０
１、１０２、１０３から同時にセル信号（１０１、１０
２、１０３）がセル間隔調整回路１、２、３に受信さ
れ、それぞれのバッファに格納されたものとする。従っ
て、そのバッファに対するセル信号の格納は３入力チャ
ンネル１０１、１０２、１０３とも同時に終了し、バッ
ファ入力信号１０４、１０５、１０６の各対応するバッ
ファ４、５、６に対する出力は同時に開始される。

【００５３】しかし、セル間隔調整回路１、２、３の出
力ビット速度は前述のように異なるため、一番速度が速
い（本実施の形態では６４×４Ｋｂｐｓ）セル間隔調整
回路１からのバッファ入力信号１０４がまずバッファ４
に対するセル信号の格納を終了する（図２では入力信号
１０４で示す）。すると、バッファ４はバッファ出力制
御回路１１に対し、図２では信号１１１で示すように、
バッファリング信号１１１を出力する。バッファ出力制
御回路１１はバッファリング信号１１１を受けると、こ
の時点では、まだ他のバッファ５、６におけるセル信号
のバッファリングが終了していないのでバッファリング
信号１１２、１１３を受信していないため、バッファ４
に対し直ちにリードパルス信号１１４を出力する（図２
では信号１１４で示す）。

【００５４】バッファ４は受信したリードパルス信号１
１４の各パルスごとに格納しているセル信号を読出す。
本実施の形態においては、リードパルス信号１１４は出
力回線１１０の送信速度と同一の、この例では６Ｍｂｐ
ｓのパルスで構成されるので、バッファ４に格納されて
いるセル信号（１０１）はバッファ出力信号１０７（図
２では出力信号１０７で示す）として６Ｍｂｐｓの速度
で出力され、ワイアードオア回路１３を経由し、出力回
線１１０に対し、入力チャンネル１０１のセル信号（図
２では１１０上のセル信号の１０１で示す）として出力
される。また、出力回線１１０は固定したセルを構成し
ないため、出力回線１１０に出力するセル信号には、例
えば、バッファ４において（他のどの回路でもよい）ヘ
ッダが付与される。

【００５５】その後、入力チャンネル１０２のバッファ
５に対するバッファ入力信号１０５のバッファリングま
たは格納が終了すると、バッファ５はバッファ出力制御
回路１１に対し、図２では信号１１２で示すように、バ
ッファリング信号１１２を出力する。バッファ出力制御
回路１１はバッファリング信号１１２を受信すると、こ
の時点では、まだ他のバッファ６におけるセル信号のバ
ッファリングが終了していないためバッファリング信号
１１３を受信していないので、バッファ４に対し直ちに
リードパルス信号１１５を出力する（図２では信号１１
５で示す）。

【００５６】バッファ５は受信したリードパルス信号１
１５の各パルスごとに格納しているセル信号を読出す。
本実施の形態においては、上記のように、リードパルス
信号１１５は出力回線１１０の送信速度と同一の、この
例では６Ｍｂｐｓのパルスで構成されるので、バッファ
５に格納されているセル信号（１０２）は６Ｍｂｐｓの
速度で出力され、バッファ出力信号１０８（図２では出
力信号１０８で示す）としてワイアードオア回路１３を
経由し、出力回線１１０に入力チャンネル１０２のセル
信号（図２では１１０上のセル信号の１０２で示す）と
して出力される。また、出力回線１１０は固定したセル
を構成しないため、出力回線１１０に出力するセル信号
は、如何なる時点でも待たずに出力される。そのため、
各セル信号は、前述のように、ヘッダが付与される。

【００５７】次に、入力チャンネル１０３のバッファ６
に対するバッファ入力信号１０６のバッファリングまた
は格納が終了すると、バッファ６はバッファ出力制御回
路１１に対し、図２では信号１１３で示すように、バッ
ファリング信号１１３を出力する。バッファ出力制御回
路１１はバッファリング信号１１３を受けると、この時
点では、他のバッファ４、５に対するセル信号の入力が
ないためバッファリング信号１１１及び１１２を受信し
ていないので、バッファ６に対し直ちにリードパルス信
号１１６を出力する（図２では信号１１６で示す）。

【００５８】バッファ６は受信したリードパルス信号１
１６の各パルスごとに格納しているセル信号を読出す。
本実施の形態においては、上記のように、リードパルス
信号１１６は出力回線１１０の送信速度と同一の、この
例では６Ｍｂｐｓのパルスで構成されるので、バッファ
５に格納されているセル信号（１０３）は６Ｍｂｐｓの
速度で出力され、バッファ出力信号１０９（図２では出
力信号１０９で示す）としてワイアードオア回路１３を
経由し、出力回線１１０に入力チャンネル１０３のセル
信号（図２では１１０上のセル信号の１０３で示す）と
して出力される。また、出力回線１１０は固定したセル
を構成しないため、そのセル信号は、如何なる時点でも
待たずに出力される。

【００５９】また、図２には示していないが、例えば、
図２の出力信号１０７と出力信号１０８との間及び出力
信号１０８と出力信号１０９との間の空き部分等の空き
部分等においては、如何なるバッファ４、５、６もまだ
満たされておらず、バッファ出力制御回路１１はどのバ
ッファ４、５、６からもバッファリング信号１１１、１
１２、１１３を入力していないので、リードパルス信号
１１４、１１５、１１６を出力せず、バッファ４、５、
６からの読出しはない。

【００６０】その場合、バッファ出力制御回路１１は、
リードパルス信号１１４、１１５、１１６の代わりに、
その空き部分等は空きセルであるということを示す空き
セル制御信号１１７を空きセル出力回路１２に出力す
る。空きセル出力回路１２は、その空き部分等が空きセ
ルであることを示すビット（例えば、０１０１等）から
なる空きセル出力信号１１８をワイアードオア回路１３
を介し、出力回線１１０の空きセルに多重化出力する。

【００６１】以上説明したように、各入力チャンネル１
０１、１０２、１０３から入力したセル信号は、バッフ
ァ４、５、６に対するセル間隔を整数倍に変更して格納
することにより、出力回線１１０に各入力チャンネル１
０１、１０２、１０３に対する固定セルを設けることな
く、バッファリング速度が速い、すなわち、セル間隔が
短い入力チャンネルのセル信号を優先的に多重化し、競
合せずに出力回線１１０に多重化出力することができ
る。

【００６２】また、セル間隔調整回路１、２、３におけ
る調整後のセル間隔、すなわち、バッファ入力信号１０
４、１０５、１０６の遅延時間は各チャンネルごとに固
定となるため、それ以上延びることはないので、フレー
ムを設けそこにバッファ指定のセルを設けなくとも、出
力回線１１０における多重化においてセル間隔を入力チ
ャンネルごとに最小に維持することが保証される。その
ため、多重化速度が相当高速となり、伝送効率が非常に
向上する。

【００６３】以下、図３乃至図５を参照して、本発明の
第２の実施の形態におけるセル多重化回路の構成につい
て説明する。図３において、入力チャンネル２０１、２
０２、２０３、セル間隔調整回路２１、２２、２５、２
６、バッファ入力信号２０３、２０４、２０８、２１
１、バッファ２３、２４、２７、２８、バッファリング
信号２２１、２２２、２２７、２２８、バッファ出力制
御回路３１、３４、リードパルス信号２２３、２２４、
２２９、２３０、バッファ出力信号２０５、２０６、２
０９、２１２、空きセル制御信号２２５、２３１、空き
セル出力回路３２、３５、空きセル出力信号２２６、２
３２、ワイアードオア回路３３、３６、出力回線２１３
は、符号は異なるが、それぞれ第１の実施の形態の説明
のために図１に示したものと同等のため、これ以上の説
明は省略する。

【００６４】また、セル間隔調整回路２１、２２、バッ
ファ２３、２４、バッファ出力制御回路３１、空きセル
出力回路３２、ワイアードオア回路３３は第１のセル多
重化回路を形成し、セル間隔調整回路２５、２６、バッ
ファ２７、２８、バッファ出力制御回路３４、空きセル
出力回路３５、ワイアードオア回路３６は第２のセル多
重化回路を形成する。そして、第１のセル多重化回路の
ワイアードオア回路３３と第２のセル多重化回路のセル
間隔調整回路２５との間を中継信号線２０７で接続する
ことにより２つのセル多重化回路を直列に接続する。

【００６５】中継信号線２０７上の中継信号（２０７）
は、第１のセル多重化回路においてその入力チャンネル
を多重化するため、出力回線２１３の出力信号（２１
３）と同等のもの（本実施の形態では送信速度６Ｍｂｐ
ｓ）を使用してよいが、入力チャンネル２０１、２０２
のセル信号を多重化出力しうるものであれば、他の如何
なるものでもよい。従って、第２のセル多重化回路のセ
ル間隔調整回路２５に入力されるセル信号（中継信号
（２０７））は相当高速であり（６Ｍｂｐｓ）、第２の
セル多重化回路のセル間隔調整回路２６に入力される入
力チャンネル２１０のセル信号は、低速（本実施の形態
では送信速度６４Ｋｂｐｓ）であるものとする。

【００６６】次に、図３を参照して、本発明の第２の実
施の形態におけるセル多重化回路の基本的動作について
説明する。尚、本実施の形態では、入力チャンネル２０
１、２０２は伝送のために短い遅延時間を要求し、入力
チャンネル２１０は遅延を問わないセル信号を伝送する
ものとする。また、セル間隔調整回路２１からのバッフ
ァ入力信号２０３はセル間隔調整回路２２からのバッフ
ァ入力信号２０４の２倍の送信速度（セル間隔は１／２
倍、例えば、６４×２Ｋｂｐｓ）で出力されるものと
し、セル間隔調整回路２５からのバッファ入力信号２０
８の送信速度はセル間隔調整回路２６からのバッファ入
力信号２１１の整数倍のセル間隔（送信速度は整数分の
１倍）で出力されるものとする。この例では、受信した
６Ｍｂｐｓの送信速度で出力する必要はなく、６４×２
Ｋｂｐｓ（２倍）で出力するものとする。

【００６７】まず、入力チャンネル２０１、２０２を介
してセル信号が対応するセル間隔調整回路２１、２２に
入力されると、セル信号はセルごとに一旦そのバッファ
に格納される。セル間隔調整回路２１、２２は、前述の
ように、一旦格納されたセル信号をそれぞれ相互に整数
倍のセル間隔によりバッファ入力信号２０３、２０４と
して各対応するバッファ２３、２４に出力する。

【００６８】セル間隔調整回路２１、２２からセル信号
（バッファ入力信号２０３、２０４）を受信したバッフ
ァ２３、２４はそのセル信号をそこに一時格納する。バ
ッファ２３、２４はセル信号を少なくとも１セル分格納
すると、セル信号が格納され出力可能であるということ
を示すバッファリング信号２２１、２２２をバッファ出
力制御回路３１に対して出力する。

【００６９】バッファ出力制御回路３１はバッファ２
３、２４からバッファリング信号２２１、２２２を受信
すると、受信した順に対応するバッファ２３、２４に対
してリードパルス信号２２３、２２４を出力する。各入
力チャンネル２０１、２０２からセル信号が略同時に入
力した場合は、セル間隔調整回路２１、２２から出力さ
れる速度が速い入力チャンネルが先に選択され、そのバ
ッファ２３、２４にリードパルス信号２２３、２２４が
出力される。また、バッファ２３、２４から２つのバッ
ファリング信号２２１、２２２を同時に受信すると、バ
ッファ出力制御回路３１は速度が速い方、すなわち、セ
ル間隔が短い方の入力チャンネルのバッファ２３、２４
を先に選択する。

【００７０】リードパルス信号２２３、２２４を受けた
バッファ２３、２４はそこに一時格納されているセル信
号を各リードパルス信号２２３、２２４のパルスにより
バッファ出力信号２０５、２０６として直列に出力す
る。バッファ出力信号２０５、２０６は前述のように中
継信号線２０７の送信速度（６Ｍｂｐｓ）と同一の速度
で出力されるため、そのままワイアードオア回路１３を
経由して中継信号線２０７に出力される。

【００７１】ここで、何れのバッファ２３、２４からも
バッファリング信号２２１、２２２を入力していない場
合、バッファ出力制御回路３１は、そのセルは空きセル
であるということを示す空きセル制御信号２２５を空き
セル出力回路３２に出力する。空きセル出力回路３２は
そのセルが空きセルであるということを示す特定の信
号、例えば、前述のように０１０１等のビットからなる
空きセル出力信号２２６をワイアードオア回路３３を経
由して中継信号線２０７に出力する。以上の説明のよう
に、バッファ出力信号２０５、２０６及び空きセル出力
信号２２６はタイミングをずらして出力されるため、中
継信号線２０７上においては時分割多重的に出力される
ということが分かる。

【００７２】中継信号線２０７に多重化出力されたセル
信号（２０１、２０２）は第２のセル多重化回路のセル
間隔調整回路２５に入力され、他方のセル間隔調整回路
２６は入力チャンネル２１０から遅延を問わないセル信
号を受信する。それぞれ入力したセル信号はセルごとに
一旦そのバッファに格納される。セル間隔調整回路２
５、２６は、前述のように、一旦そのバッファに格納さ
れたセル信号をそれぞれ相互に整数倍のセル間隔により
バッファ入力信号２０８、２１１として各対応するバッ
ファ２７、２８に出力する。

【００７３】セル間隔調整回路２５、２６からセル信号
（バッファ入力信号２０８、２１１）を受信したバッフ
ァ２７、２８はそのセル信号をそこに一時格納する。バ
ッファ２７、２８はセル信号を少なくとも１セル分格納
すると、セル信号が格納され出力可能であるということ
を示すバッファリング信号２２７、２２８をバッファ出
力制御回路３４に対して出力する。

【００７４】バッファ出力制御回路３４はバッファ２
７、２８からバッファリング信号２２７、２２８を受信
すると、受信した順に対応するバッファ２７、２８に対
してリードパルス信号２２９、２３０を出力する。その
際、セル間隔調整回路２５、２６からバッファ２７、２
８に対しバッファ入力信号２０８、２１１を先に入力完
了して先にバッファリング信号２２７、２２８を出力し
たバッファ２７、２８が先に選択され、そのバッファ２
７、２８に対しリードパルス信号２２９、２３０が出力
される。また、バッファ２７、２８から２つのバッファ
リング信号２２７、２２８を同時に受信すると、バッフ
ァ出力制御回路３４は速度が速い方、すなわち、セル間
隔が短い方の入力チャンネルのバッファ２７、２８を優
先的に選択する。

【００７５】リードパルス信号２２３、２２４を受けた
バッファ２３、２４はそこに一時格納されているセル信
号を各リードパルス信号２２９、２３０のパルスにより
バッファ出力信号２０５、２０６として直列に出力す
る。バッファ出力信号２０９、２１２は前述のように出
力回線２１３の送信速度（６Ｍｂｐｓ）と同一の速度で
出力されるため、そのままワイアードオア回路３６を経
由して出力回線２１３に出力される。

【００７６】ここで、何れのバッファ２７、２８からも
バッファリング信号２２７、２２８を入力していない場
合、バッファ出力制御回路３４は、そのセルは空きセル
であるということを示す空きセル制御信号２３１を空き
セル出力回路３５に出力する。空きセル出力回路３５は
そのセルが空きセルであるということを示す特定の信
号、例えば、前述のように０１０１等のビットからなる
空きセル出力信号２３２をワイアードオア回路３６を経
由して出力回線２１３に出力する。以上の説明のよう
に、バッファ出力信号２０９、２１２及び空きセル出力
信号２３２はタイミングをずらして出力されるため、出
力回線２１３上においては時分割多重的に出力されると
いうことが分かる。

【００７７】次に、図３乃至図５を参照して、図３に示
すセル多重化回路の動作を示す図４及び図５のタイミン
グ図に基づき、本第２の実施の形態におけるセル多重化
回路の動作例について詳細に説明する。図４は入力チャ
ンネル２０１、２０２から入力したセル信号（２０１、
２０２）を時分割多重化して中継信号線２０７に出力す
る場合の動作を説明するためのタイミング図である。し
かし、図４において、中継信号線２０７の中継信号（２
０７）は作図上、フレームのように描いてあるが、実際
上、フレームとしての形態を採らず、各入力チャンネル
２０１、２０２に対するセルの位置も決めていないの
で、何時でも自由に出力することができる。

【００７８】本実施の形態においてもまた、入力セル及
び出力セルは共に、例として、５３オクテッド（５３×
８）ビットからなり（勿論、他のビット数でもよい）、
送信速度６４Ｋｂｐｓで各入力チャンネル２０１、２０
２、２１０から入力するが、まず遅延時間が短いことを
要求する入力チャンネル２０１、２０２のセル信号が中
継信号線２０７に多重化され、それに対し遅延を問わな
い入力チャンネル２１０のセル信号が多重化されて、出
力回線２１３に対し６Ｍｂｐｓの送信速度で出力される
ものとする。従って、入力チャンネル２０１、２０２、
２１０の送信速度及びセル間隔は出力回線２１３のそれ
とは大きく異なる。すなわち、以下で詳細に説明するよ
うに、バッファ２３、２４、２７、２８から出力するバ
ッファ出力信号２０５、２０６、２０９、２１２のセル
間隔はバッファ２３、２４、２７、２８に入力するセル
信号（バッファ入力信号２０３、２０４、２０８、２１
１）より、それらの送信速度の比に反比例して相当短
い。

【００７９】しかし、図４において、２０１、２０２上
のセル信号（入力チャンネル２０１、２０２のセル信号
を示す）、バッファ入力信号２０３、２０４及びバッフ
ァリング信号２２１、２２２のセル間隔に比べ、リード
パルス信号２２３、２２４、バッファ出力信号２０５、
２０６及び中継信号線２０７のセル間隔は相当短い筈で
あるが、作図上、必ずしも正確に実際のセル間隔または
入出力速度を表していない。

【００８０】図４において、まず、入力チャンネル２０
２からセル間隔調整回路２２に対しセル信号（２０２）
が入力され、 その後入力チャンネル２０１からセル間
隔調整回路２１に対しセル信号（２０１）が入力される
ものとする。従って、セル間隔調整回路２１、２２の各
バッファに対するセル信号の格納は入力チャンネル２０
２、２０１の順に終了し、バッファ入力信号２０３、２
０４の対応するバッファに対する出力はバッファ２４、
２３の順に開始される。

【００８１】しかし、セル間隔調整回路２１、２２の送
信速度は前述のように異なるため、一番送信速度が速い
（本実施の形態では６４×２Ｋｂｐｓ）セル間隔調整回
路２１からのバッファ入力信号２０３がまずバッファ２
３に対するセル信号の格納を終了する。すると、バッフ
ァ２３はバッファ出力制御回路３１に対してバッファリ
ング信号２２１を出力する。バッファ出力制御回路３１
はバッファリング信号２２１を受けると、この時点で
は、まだ他のバッファ２４におけるセル信号のバッファ
リングが終了していないのでバッファリング信号２２２
を受信していないため、バッファ２３に対し直ちにリー
ドパルス信号２２３を出力する。

【００８２】バッファ２３は受信したリードパルス信号
２２３の各パルスごとに格納しているセル信号を読出
す。本実施の形態においては、リードパルス信号２２３
は中継信号（２０７）の送信速度と同一の、この例では
６Ｍｂｐｓのパルスで構成されるので、バッファ２３に
格納されているセル信号（２０１）はバッファ出力信号
２０５として６Ｍｂｐｓの速度で出力され、ワイアード
オア回路３３を経由し、中継信号線２０７に対し、入力
チャンネル２０１のセル信号が中継信号２０７として
（図４）出力される。また、中継信号線２０７は固定し
たセルを構成しないため、中継信号線２０７に出力する
セル信号には、例えば、バッファ２３において（他のど
の回路でもよい）ヘッダが付与される。

【００８３】その後、入力チャンネル２０２のバッファ
２４に対するバッファ入力信号２０４のバッファリング
または格納が終了すると、バッファ２４はバッファ出力
制御回路３１に対してバッファリング信号２２２を出力
する。バッファ出力制御回路３１はバッファリング信号
２２２を受けると、この時点では、他のバッファ２３に
対するセル信号のバッファリングまたは格納は行われて
いないのでバッファリング信号２２１を受信していない
ため（図４）、バッファ２４に対し直ちにリードパルス
信号２２４を出力する。

【００８４】バッファ２４は受信したリードパルス信号
２２４の各パルスごとに格納しているセル信号を読出
す。本実施の形態においては、リードパルス信号２２４
は中継信号（２０７）の送信速度と同一の、この例では
６Ｍｂｐｓのパルスで構成されるので、バッファ２４に
格納されているセル信号（２０２）はバッファ出力信号
２０６として６Ｍｂｐｓの速度で出力され、ワイアード
オア回路３３を経由し、中継信号線２０７に対し、入力
チャンネル２０２のセル信号が中継信号２０７として
（図４）出力される。また、中継信号線２０７は固定し
たセルを構成しないため、中継信号線２０７に出力する
セル信号には、例えば、バッファ２４において（他のど
の回路でもよい）ヘッダが付与される。

【００８５】また、図４には示していないが、例えば、
図４のバッファ出力信号２０５とバッファ出力信号２０
６との間の空き部分等の空き部分においては、何れのバ
ッファ２３、２４もまだ満たされておらず、バッファ出
力制御回路３１はどのバッファ２３、２４からもバッフ
ァリング信号２２１、２２２を入力していないので、リ
ードパルス信号２２３、２２４を出力せず、バッファ２
３、２４からの読出はない。その場合、バッファ出力制
御回路３１はリードパルス信号２２３、２２４の代わり
に、その空き部分は空きセルであるということを示す空
きセル制御信号２２５を空きセル出力回路３２に出力す
る。空きセル出力回路３２は、その空き部分が空きセル
であることを示すビット（例えば、０１０１等）からな
る空きセル出力信号２２６をワイアードオア回路３３を
介し、中継信号線２０７の空きセルに対し多重化出力す
る。

【００８６】次に、図３及び図４のほか、図５のタイミ
ング図を参照して、上記図４の説明に引続き、本第２の
実施の形態における第２のセル多重化回路の動作例につ
いて詳細に説明する。図５は図３のセル多重化回路にお
いて、中継信号線２０７から入力したセル信号（中継信
号２０７）と入力チャンネル２１０から入力したセル信
号（図５では２１０上のセル信号で示す）を時分割多重
化して出力回線２１３に出力する場合の動作を説明する
ためのタイミング図である。しかし、図５において、出
力回線２１３上の出力信号は作図上、フレームのように
描いてあるが、実際上、フレームとしての形態を採ら
ず、各入力チャンネル２０１、２０２、２１０に対する
セルの位置も決めていないので、何時でも自由に出力す
ることができる。

【００８７】図５の説明においても、また、前述のよう
に、入力セル及び出力セルは共に、例として、５３オク
テッド（５３×８）ビットからなり（勿論、他のビット
数でもよい）、送信速度６４Ｋｂｐｓで入力された遅延
時間が短いことを要求する入力チャンネル２０１、２０
２のセル信号が６Ｍｂｐｓの中継信号線２０７に多重化
された後、それに対し遅延を問わない入力チャンネル２
１０のセル信号が多重化されて、出力回線２１３に対し
６Ｍｂｐｓの送信速度で出力されるものとする。

【００８８】従って、入力チャンネル２０１、２０２、
２１０の送信速度及びセル間隔は出力回線２１３のそれ
とは大きく異なる。すなわち、以下で詳細に説明するよ
うに、バッファ２３、２４、２７、２８から出力するバ
ッファ出力信号２０５、２０６、２０９、２１２のセル
間隔はバッファ２３、２４、２７、２８に入力するセル
信号（バッファ入力信号２０３、２０４、２０８、２１
１）より、それらの送信速度の比に反比例して相当短
い。

【００８９】しかし、図５に示す第２のセル多重化回路
のタイミングにおいて、２１０上のセル信号（入力チャ
ンネル２１０のセル信号を示す）、バッファ入力信号２
１１及びバッファリング信号２２８のセル間隔に比べ、
リードパルス信号２２９、２３０、バッファ出力信号２
０９、２１２、中継信号線２０７及び出力回線２１３
（図５では２１３上のセル信号で示す）のセル間隔は相
当短い筈であるが、作図上、必ずしも正確に実際のセル
間隔または入出力速度を表していない。尚、バッファ入
力信号２０８の送信速度は、本第２の実施の形態では、
入力する中継信号（２０７）の送信速度は６Ｍｂｐｓで
あるが、バッファ入力信号２１１の整数倍であればよ
い。

【００９０】図５において、まず、中継信号線２０７か
らセル間隔調整回路２５に対し中継信号２０７が入力さ
れ、その後入力チャンネル２１０からセル間隔調整回路
２６に対しセル信号（２１０）が入力されるものとす
る。従って、各セル間隔調整回路２５及び２６のバッフ
ァに対するセル信号の格納は中継信号２０７及び入力チ
ャンネル２１０のセル信号の順に終了し、バッファ入力
信号２０８、２１１の対応するバッファに対する出力は
バッファ２７、２８の順に開始される。

【００９１】しかし、セル間隔調整回路２５、２６の送
信速度は前述のように異なるため、一番送信速度が速い
（本実施の形態では６４×２Ｋｂｐｓ）セル間隔調整回
路２５からのバッファ入力信号２０８がまずバッファ２
７に対するセル信号の格納を終了する。すると、バッフ
ァ２７はバッファ出力制御回路３４に対してバッファリ
ング信号２２７を出力する。バッファ出力制御回路３４
はバッファリング信号２２７を受けると、この時点で
は、まだ他のバッファ２８におけるセル信号のバッファ
リングが終了していないのでバッファリング信号２２８
を受信していないため、バッファ２７に対し直ちにリー
ドパルス信号２２９を出力する。

【００９２】バッファ２７は受信したリードパルス信号
２２９の各パルスごとに格納しているセル信号を読出
す。本実施の形態においては、リードパルス信号２２９
は中継信号（２０７）の送信速度と同一の、この例では
６Ｍｂｐｓのパルスで構成されるので、バッファ２７に
格納されているセル信号（２０１）はバッファ出力信号
２０９として６Ｍｂｐｓの速度で出力され、ワイアード
オア回路３６を経由し、入力チャンネル２０１のセル信
号が出力回線２１３に対して出力される。また、出力回
線２１３は固定したセルを構成しないため、出力回線２
１３に出力するセル信号には、例えば、バッファ２３に
おいて（他のどの回路でもよい）ヘッダが付与される。

【００９３】その後、入力チャンネル２１０のバッファ
２８に対するバッファ入力信号２１１のバッファリング
または格納が終了すると、バッファ２８はバッファ出力
制御回路３４に対してバッファリング信号２２８を出力
する。バッファ出力制御回路３４はバッファリング信号
２２８を受信すると、この時点では、他のバッファ２７
に対するセル信号のバッファリングまたは格納は行われ
ていないのでバッファリング信号２２７を受信していな
いため（図５）、バッファ２８に対し直ちにリードパル
ス信号２３０を出力する。

【００９４】バッファ２８は受信したリードパルス信号
２３０の各パルスごとに格納しているセル信号を読出
す。本実施の形態においては、リードパルス信号２３０
は出力信号（２１３）の送信速度と同一の、この例では
６Ｍｂｐｓのパルスで構成されるので、バッファ２８に
格納されているセル信号（２１０）はバッファ出力信号
２１２として６Ｍｂｐｓの速度で出力され、ワイアード
オア回路３６を経由し、出力回線２１３に対し、入力チ
ャンネル２１０のセル信号が出力信号２１３として（図
５）出力される。また、出力回線２１３は固定したセル
を構成しないため、出力回線２１３に出力するセル信号
には、例えば、バッファ２８において（他のどの回路で
もよい）ヘッダが付与される。

【００９５】また、図５には示していないが、例えば、
図５のバッファ出力信号２０９間及びバッファ出力信号
２０９とバッファ出力信号２１２との間の空き部分等の
空き部分においては、如何なるバッファ２７、２８もま
だ満たされておらず、バッファ出力制御回路３４は、ど
のバッファ２７、２８からもバッファリング信号２２
７、２２８を入力していないので、リードパルス信号２
２９、２３０を出力せず、バッファ２７、２８からの読
出しはない。その場合、バッファ出力制御回路３４はリ
ードパルス信号２２９、２３０の代わりに、その空き部
分は空きセルであるということを示す空きセル制御信号
２３１を空きセル出力回路３５に出力する。空きセル出
力回路３５は、その空き部分が空きセルであることを示
すビット（例えば、０１０１等）からなる空きセル出力
信号２３２をワイアードオア回路３６を介し、出力回線
２１３の空きセルに多重化出力する。

【００９６】以上説明したように、遅延時間が短いこと
を要求する入力チャンネル２０１、２０２と遅延時間を
問わない入力チャンネル２１０とから入力したセル信号
は、まずバッファ２３、２４に対する入力チャンネル２
０１、２０２のセル間隔を整数倍に変更して格納するこ
とにより、入力チャンネル２０１、２０２に対する固定
セルを中継信号線２０７に設けることなく、バッファリ
ング速度が速い、すなわち、セル間隔が短い入力チャン
ネルのセル信号を優先的に多重化しすることができる。

【００９７】更に、入力チャンネル２０１、２０２のセ
ル信号を多重化した中継信号（２０７）と入力チャンネ
ル２１０のセル間隔を整数倍に変更してバッファ２７、
２８に格納することにより、入力チャンネル２０１、２
０２、２１０に対する固定セルを中継信号線２０７また
は出力回線２１３設けることなく、バッファリング速度
が速い、すなわち、セル間隔が短い入力チャンネルのセ
ル信号を優先的に多重化し、競合せずに出力回線２１３
に多重化出力することができる。

【００９８】また、セル間隔調整回路２１、２２、２
５、２６における調整後のセル間隔、すなわち、バッフ
ァ入力信号２０３、２０４、２０８、２１１の遅延時間
は各チャンネルごとに固定となるため、それ以上延びる
ことはないので、フレームを設けてそこにバッファ指定
のセルを設けなくとも、出力回線２１３における多重化
においてセル間隔を入力チャンネルごとに最小に維持す
ることが保証される。そのため、多重化速度が相当高速
となり、伝送効率が非常に向上する。

【００９９】また、遅延時間が短いことを要求する入力
チャンネル２０１、２０２のセル信号を予め優先的に多
重化し、その後出力信号２１３に多重化された入力チャ
ンネル２０１、２０２のセル信号のセル間隔と遅延時間
を問わない入力チャンネル２１０のセル信号のセル間隔
とが相互に整数倍となるように調整して、先に多重化さ
れたセル信号を優先的に多重化するようにしたことによ
り、遅延時間が短いことを要求する入力チャンネルのセ
ル信号多重化出力の優先度を高め、遅延に関する入力チ
ャンネルの要求に対応して、出力回線に対し多重化出力
することができる。

【０１００】

【発明の効果】本発明によるセル多重化回路は、以上の
説明から明らかなように、各入力チャンネルから入力し
たセル信号は、セル間隔調整回路において、バッファに
対するセル間隔が相互に整数倍となるように調整して格
納し、セル間隔が短い入力チャンネルのセル信号を優先
的に多重化するようにしたことにより、出力回線に各入
力チャンネル用の固定セルを設けることなく、出力回線
に対する各セル信号の多重化における遅延はその調整し
た範囲を越えることがなく競合せずに出力回線１１０に
多重化出力することができる上、出力回線に対する多重
化においてセル間隔を入力チャンネルごとに最小に維持
することが保証される。そのため、多重化速度が相当高
速となり、伝送効率が非常に向上する。

【０１０１】本発明によるセル多重化回路は、以上の説
明から明らかなように、遅延時間が短いことを要求する
入力チャンネルから入力したセル信号を、セル間隔調整
回路において、セル間隔が相互に整数倍となるように調
整してバッファに格納し、そのうちセル間隔が短い入力
チャンネルのセル信号を優先的に中継信号線に多重化
し、その後予め中継信号線に多重化された遅延時間が短
いことを要求する入力チャンネルのセル信号のセル間隔
と遅延時間を問わない入力チャンネルのセル信号のセル
間隔とが相互に整数倍となるように調整して、先に多重
化されたセル信号を優先的に多重化するようにしたこと
により、遅延時間が短いことを要求する入力チャンネル
のセル信号多重化出力の優先度を高め、遅延に関する入
力チャンネルの要求に対応して、出力回線に対し多重化
出力することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるセル多重化
回路の構成を示すブロック図

【図２】図１示すセル多重化回路の動作を示すタイミン
グ図

【図３】本発明の第２の実施の形態におけるセル多重化
路の構成を示すブロック図

【図４】図３示すセル多重化回路の一部の動作を示すタ
イミング図

【図５】図３示すセル多重化回路の他の一部の動作を示
すタイミング図

【図６】従来のセル多重化回路のブロック図

【図７】図６に示すセル多重化回路の動作を示すタイミ
ング図

【符号の説明】

１、２、３、２１、２２、２５、２６ セル間隔調整回
路 ４，５，６，２３，２４，２７，２８，５１，５２，５
３ バッファ １１，３１，３４ バッファ出力制御回路 １２，３２，３５，５７ 空きセル出力回路 １３，３３，３６，５８ ワイアードオア回路 ５４ カウンタ ５５ メモリー ５６ リードパルス出力回路 １０１，１０２，１０３，２０１，２０２ 入力チャン
ネル ２１０，５０１，５０２，５０３ 入力チャンネル １０４，１０５，１０６ バッファ入力信号 ２０３，２０４，２０８，２１１ バッファ入力信号 １０７，１０８，１０９，２０５，２０６ バッファ出
力信号 ２０９，２１２，５０４，５０５，５０６ バッファ出
力信号 １１０，２１３，５０７ 出力回線 １１１，１１２，１１３，２２１，２２２ バッファリ
ング信号 ２２７，２２８，５０９，５１０ バッファリング信号 １１４，１１５，１１６，２２３，２２４ リードパル
ス信号 ２２９，２３０，５１３，５１４，５１５ リードパル
ス信号 １１７，２２５，２３１，５１６ 空きセル制御信号 １１８，２２６，２３２，５１７ 空きセル出力信号 ２０７ 中継信号 ５１１ マッピング位置信号 ５１２ バッファ選択信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】入力チャンネルごとに接続され受信したセ
   ル信号を１時格納して出力する格納手段を有する少なく
   とも２以上のセル間隔調整回路と、それぞれ前記セル間
   隔調整回路に接続され入力したセル信号を格納する複数
   の格納部を有し少なくとも１つの前記格納部にセル信号
   が格納されたことを報知するバッファリング信号を出力
   するバッファと、前記各バッファからバッファリング信
   号を受信して該バッファリング信号を受信したバッファ
   に対しリードパルス信号を出力し前記バッファリング信
   号を受信しないときは空きセル制御信号を出力するバッ
   ファ出力制御回路と、前記リードパルス信号により前記
   バッファから出力したバッファ出力信号及び前記空きセ
   ル制御信号により空きセル出力回路から出力した空きセ
   ル出力信号を出力回線に多重化出力するワイアードオア
   回路とからなり、前記２以上のセル間隔調整回路はそれ
   ぞれのバッファ手段に格納されたセル信号をセル間隔が
   相互に異なるように出力することを特徴とするセル多重
   化回路。
2. 【請求項２】前記ワイアードオア回路は入力したセル信
   号を中継信号線に多重化出力し、前記セル多重化回路は
   さらに、前記中継信号線及び入力チャンネルごとに接続
   され受信したセル信号を１時格納して出力する格納手段
   を有する少なくとも２以上の第２のセル間隔調整回路
   と、それぞれ前記第２のセル間隔調整回路に接続され入
   力したセル信号を格納する複数の格納部を有し少なくと
   も１つの前記格納部にセル信号が格納されたことを報知
   するバッファリング信号を出力する第２のバッファと、
   前記各第２のバッファからバッファリング信号を受信し
   て該バッファリング信号を受信した第２のバッファに対
   しリードパルス信号を出力し前記バッファリング信号を
   受信しないときは空きセル制御信号を出力する第２のバ
   ッファ出力制御回路と、前記リードパルス信号により前
   記第２のバッファから出力したバッファ出力信号及び前
   記空きセル制御信号により第２の空きセル出力回路から
   出力した空きセル出力信号を出力回線に多重化出力する
   第２のワイアードオア回路とからなり、前記２以上の第
   ２のセル間隔調整回路はそれぞれのバッファ手段に格納
   されたセル信号をセル間隔が相互に異なるように出力す
   ることを特徴とする請求項１記載のセル多重化回路。
3. 【請求項３】前記相互に異なるセル間隔は整数倍である
   ことを特徴とする請求項１又は２記載のセル多重化回
   路。
4. 【請求項４】前記バッファ出力制御回路及び前記第２の
   バッファ出力制御回路は受信した複数のバッファリング
   信号を出力したバッファのうち、優先度の高いバッファ
   に対し優先的にリードパルス信号を出力するようにした
   ことを特徴とする請求項１、２又は３記載のセル多重化
   回路。
5. 【請求項５】少なくとも２以上の入力チャンネルから入
   力チャンネルごとにセル信号を受信してそれぞれ格納
   し、格納したセル信号を各入力チャンネルごとに異なる
   セル間隔で記憶手段に１時格納し、該セル信号を１時格
   納した順に出力し、出力するセル信号がないときは空き
   セル出力信号を出力し、前記出力したセル信号及び空き
   セル出力信号を出力回線に多重化出力する各工程からな
   ることを特徴とするセル多重化方法。
6. 【請求項６】前記各入力チャンネルごとに異なるセル間
   隔は整数倍であることを特徴とする請求項５記載のセル
   多重化方法。