JPH0993053A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH0993053A JPH0993053A JP7250622A JP25062295A JPH0993053A JP H0993053 A JPH0993053 A JP H0993053A JP 7250622 A JP7250622 A JP 7250622A JP 25062295 A JP25062295 A JP 25062295A JP H0993053 A JPH0993053 A JP H0993053A
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- Japan
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- resistors
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- bias
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Abstract
(57)【要約】
【課題】差動対型バイアス回路の出力振幅を温度変化や
素子変動に依らずに一定にすることにある。 【解決手段】ＧＮＤ，負電源Ｖｓｓ間に直列に接続した
抵抗１〜３及びｎ型のＦＥＴ４からなるバイアス発生部
１０と、ｎ型のＦＥＴ５〜７及び抵抗８，９からなる差
動対回路部１１とを有する。これらバイアス発生部１
０，差動対回路部１１のｎ型のＦＥＴ４，５を同一のバ
イアス電圧で制御することにより、素子等の温度変動や
素子変動をキャンセルし、出力振幅を小さくする。
素子変動に依らずに一定にすることにある。 【解決手段】ＧＮＤ，負電源Ｖｓｓ間に直列に接続した
抵抗１〜３及びｎ型のＦＥＴ４からなるバイアス発生部
１０と、ｎ型のＦＥＴ５〜７及び抵抗８，９からなる差
動対回路部１１とを有する。これらバイアス発生部１
０，差動対回路部１１のｎ型のＦＥＴ４，５を同一のバ
イアス電圧で制御することにより、素子等の温度変動や
素子変動をキャンセルし、出力振幅を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明はバイアス回路に関
し、特にＦＥＴ集積回路において差動対回路を用いたバ
イアス回路に関する。
し、特にＦＥＴ集積回路において差動対回路を用いたバ
イアス回路に関する。
【０００２】
【従来の技術】従来のバイアス回路は、差動対回路を用
いて２つの入力電圧差を増幅したり、あるいは単純に複
数のＦＥＴ素子と抵抗素子を用いて直接バイアス電圧を
作成したりしている。
いて２つの入力電圧差を増幅したり、あるいは単純に複
数のＦＥＴ素子と抵抗素子を用いて直接バイアス電圧を
作成したりしている。
【０００３】図３はかかる従来の一例を示すバイアス回
路図である。図３に示すように、このバイアス回路は、
抵抗１６，１７を電源Ｖｓｓと接地間に直列接続したブ
リーダ回路部１８と、同様に電源Ｖｓｓと接地間に接続
され、ｎ型ＦＥＴ５〜７および抵抗８，９からなる差動
対回路部１１とを備えている。２つの入力電圧がｎ型Ｆ
ＥＴ６，７のゲートに供給され、それぞれのドレインも
しくはソースから差動増幅した出力を取り出す構成であ
る。このとき、２つの直列抵抗１６，１７で作成された
バイアス電圧が定電流源を形成するｎ型ＦＥＴ５のゲー
トに印加される。
路図である。図３に示すように、このバイアス回路は、
抵抗１６，１７を電源Ｖｓｓと接地間に直列接続したブ
リーダ回路部１８と、同様に電源Ｖｓｓと接地間に接続
され、ｎ型ＦＥＴ５〜７および抵抗８，９からなる差動
対回路部１１とを備えている。２つの入力電圧がｎ型Ｆ
ＥＴ６，７のゲートに供給され、それぞれのドレインも
しくはソースから差動増幅した出力を取り出す構成であ
る。このとき、２つの直列抵抗１６，１７で作成された
バイアス電圧が定電流源を形成するｎ型ＦＥＴ５のゲー
トに印加される。
【０００４】このバイアス回路において、２つの出力か
ら取り出される電流の振幅は、定電流源を形成したｎ型
ＦＥＴ５の電流値と抵抗８，９の抵抗値とで決定され
る。特に、この電流値は抵抗１６，１７からなるブリー
ダ回路部１８で作られるバイアス電圧で決まり、またこ
のバイアス電圧は温度変化や素子変動に依らずに一定で
ある。
ら取り出される電流の振幅は、定電流源を形成したｎ型
ＦＥＴ５の電流値と抵抗８，９の抵抗値とで決定され
る。特に、この電流値は抵抗１６，１７からなるブリー
ダ回路部１８で作られるバイアス電圧で決まり、またこ
のバイアス電圧は温度変化や素子変動に依らずに一定で
ある。
【０００５】図４は従来の他の例を示すバイアス回路図
である。図４に示すように、このバイアス回路は、抵抗
１９，ｎ型ＦＥＴ２１からなるブリーダ回路部１８ａ
と、電源Ｖｓｓと接地間に直列接続した抵抗２０，ｎ型
ＦＥＴ２２からなる定電流源とから構成される。この場
合、制御電圧Ｖｃをブリーダ回路部１８ａに供給してバ
イアス電圧を作成し、そのバイアス電圧を定電流源を形
成するｎ型ＦＥＴ２２のゲートに印加することにより、
定電流Ｉｄｓを作り出している。この場合、制御電圧Ｖ
ｃよりバイアス電圧を作るにあたり、抵抗１９とｎ型Ｆ
ＥＴ２１とからなるブリーダ回路部１８ａを用いている
ので、ＦＥＴの素子変動をキャンセルすることができ
る。
である。図４に示すように、このバイアス回路は、抵抗
１９，ｎ型ＦＥＴ２１からなるブリーダ回路部１８ａ
と、電源Ｖｓｓと接地間に直列接続した抵抗２０，ｎ型
ＦＥＴ２２からなる定電流源とから構成される。この場
合、制御電圧Ｖｃをブリーダ回路部１８ａに供給してバ
イアス電圧を作成し、そのバイアス電圧を定電流源を形
成するｎ型ＦＥＴ２２のゲートに印加することにより、
定電流Ｉｄｓを作り出している。この場合、制御電圧Ｖ
ｃよりバイアス電圧を作るにあたり、抵抗１９とｎ型Ｆ
ＥＴ２１とからなるブリーダ回路部１８ａを用いている
ので、ＦＥＴの素子変動をキャンセルすることができ
る。
【０００６】
【発明が解決しようとする課題】上述した従来のバイア
ス回路、特に前者のバイアス回路においては、抵抗ブリ
ーダ回路部によりバイアス電圧が決定されるため、定電
流源を形成するｎ型ＦＥＴ５の温度特性などの変動がそ
のまま出力振幅の変動になってしまうという欠点があ
る。また、この回路では、抵抗８，９の変動も直接出力
振幅の変動になって現われるという欠点がある。
ス回路、特に前者のバイアス回路においては、抵抗ブリ
ーダ回路部によりバイアス電圧が決定されるため、定電
流源を形成するｎ型ＦＥＴ５の温度特性などの変動がそ
のまま出力振幅の変動になってしまうという欠点があ
る。また、この回路では、抵抗８，９の変動も直接出力
振幅の変動になって現われるという欠点がある。
【０００７】さらに、後者のバイアス回路においては、
制御電圧Ｖｃを必要とするだけでなく、かかる制御電圧
Ｖｃの変動が定電流Ｉｄｓを変動させるという欠点があ
る。また、この例においては、ｎ型ＦＥＴ２１のゲート
・ソース電圧（Ｖｇｓ）がドレイン・ソース電圧（Ｖｄ
ｓ）となり、スレッショルド電圧（Ｖｔ）が０Ｖ付近ま
たはそれ以下では、ｎ型ＦＥＴ２１はリニア領域の動作
となる。このため、２つのｎ型ＦＥＴ２１，２２の動作
点が異なり、変動をキャンセルすることができないの
で、定電流を作れないという欠点がある。
制御電圧Ｖｃを必要とするだけでなく、かかる制御電圧
Ｖｃの変動が定電流Ｉｄｓを変動させるという欠点があ
る。また、この例においては、ｎ型ＦＥＴ２１のゲート
・ソース電圧（Ｖｇｓ）がドレイン・ソース電圧（Ｖｄ
ｓ）となり、スレッショルド電圧（Ｖｔ）が０Ｖ付近ま
たはそれ以下では、ｎ型ＦＥＴ２１はリニア領域の動作
となる。このため、２つのｎ型ＦＥＴ２１，２２の動作
点が異なり、変動をキャンセルすることができないの
で、定電流を作れないという欠点がある。
【０００８】本発明の目的は、かかる温度変化や素子変
動に依らずに、しかも電源電圧以外の余分な制御電圧等
を用いずに、出力振幅を一定にすることのできるバイア
ス回路を提供することにある。
動に依らずに、しかも電源電圧以外の余分な制御電圧等
を用いずに、出力振幅を一定にすることのできるバイア
ス回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のバイアス回路
は、接地，負電源間に直列に接続する第１乃至第３の抵
抗およびドレインを前記第１，第２の抵抗の接続点に、
ソースを前記負電源に接続するとともに、ゲートを前記
第２，第３の抵抗の接続点に接続する第１のｎ型ＦＥＴ
からなるバイアス発生部と、それぞれのゲートを第１，
第２の入力端子に接続し且つそれぞれのソースを共通接
続する第２，第３のｎ型ＦＥＴとそれぞれ前記第２，第
３のｎ型ＦＥＴのドレイン，接地間に接続する第４，第
５の抵抗とゲートを前記第１のｎ型ＦＥＴのゲートに接
続し且つドレインを前記第２，第３のｎ型ＦＥＴのソー
スに、ソースを前記負電源に接続する第４のｎ型ＦＥＴ
からなる差動対回路部とを有して構成される。
は、接地，負電源間に直列に接続する第１乃至第３の抵
抗およびドレインを前記第１，第２の抵抗の接続点に、
ソースを前記負電源に接続するとともに、ゲートを前記
第２，第３の抵抗の接続点に接続する第１のｎ型ＦＥＴ
からなるバイアス発生部と、それぞれのゲートを第１，
第２の入力端子に接続し且つそれぞれのソースを共通接
続する第２，第３のｎ型ＦＥＴとそれぞれ前記第２，第
３のｎ型ＦＥＴのドレイン，接地間に接続する第４，第
５の抵抗とゲートを前記第１のｎ型ＦＥＴのゲートに接
続し且つドレインを前記第２，第３のｎ型ＦＥＴのソー
スに、ソースを前記負電源に接続する第４のｎ型ＦＥＴ
からなる差動対回路部とを有して構成される。
【００１０】また、本発明のバイアス回路は、接地，正
電源間に直列に接続する第１乃至第３の抵抗およびドレ
インを前記第１，第２の抵抗の接続点に、ソースを前記
正電源に接続するとともに、ゲートを前記第２，第３の
抵抗の接続点に接続する第１のｐ型ＦＥＴからなるバイ
アス発生部と、それぞれのゲートを第１，第２の入力端
子に接続し且つそれぞれのソースを共通接続する第２，
第３のｐ型ＦＥＴとそれぞれ前記第２，第３のｐ型ＦＥ
Ｔのドレイン，接地間に接続する第４，第５の抵抗とゲ
ートを前記第１のｐ型ＦＥＴのゲートに接続し且つドレ
インを前記第２，第３のｐ型ＦＥＴのソースに、ソース
を前記正電源に接続する第４のｐ型ＦＥＴからなる差動
対回路部とを有して構成される。
電源間に直列に接続する第１乃至第３の抵抗およびドレ
インを前記第１，第２の抵抗の接続点に、ソースを前記
正電源に接続するとともに、ゲートを前記第２，第３の
抵抗の接続点に接続する第１のｐ型ＦＥＴからなるバイ
アス発生部と、それぞれのゲートを第１，第２の入力端
子に接続し且つそれぞれのソースを共通接続する第２，
第３のｐ型ＦＥＴとそれぞれ前記第２，第３のｐ型ＦＥ
Ｔのドレイン，接地間に接続する第４，第５の抵抗とゲ
ートを前記第１のｐ型ＦＥＴのゲートに接続し且つドレ
インを前記第２，第３のｐ型ＦＥＴのソースに、ソース
を前記正電源に接続する第４のｐ型ＦＥＴからなる差動
対回路部とを有して構成される。
【００１１】さらに、本発明のバイアス回路において
は、これら第１乃至第５の抵抗および第１乃至第３のｎ
型ＦＥＴもしくは第１乃至第３のｐ型ＦＥＴは、それぞ
れ同一の温度特性および素子変動を持って構成される。
は、これら第１乃至第５の抵抗および第１乃至第３のｎ
型ＦＥＴもしくは第１乃至第３のｐ型ＦＥＴは、それぞ
れ同一の温度特性および素子変動を持って構成される。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一つの実施
の形態を示すバイアス回路図である。図１に示すよう
に、本実施の形態のバイアス回路は、共に接地，負電源
Ｖｓｓ間に接続されるバイアス発生部１０と、差動対回
路部１１とを有し、それぞれに定電流源回路として設け
るｎ型ＦＥＴ４，５を同一のバイアス電圧で制御してい
る。
て図面を参照して説明する。図１は本発明の一つの実施
の形態を示すバイアス回路図である。図１に示すよう
に、本実施の形態のバイアス回路は、共に接地，負電源
Ｖｓｓ間に接続されるバイアス発生部１０と、差動対回
路部１１とを有し、それぞれに定電流源回路として設け
るｎ型ＦＥＴ４，５を同一のバイアス電圧で制御してい
る。
【００１３】まず、バイアス発生部１０は、接地および
負電源Ｖｓｓ間に直列に接続した第１，第２，第３の抵
抗１，２，３と、ドレインを第１，第２の抵抗１，２の
接続点に、ソースを負電源Ｖｓｓにそれぞれ接続し、ゲ
ートを第２，第３の抵抗２，３の接続点に接続した第１
のｎ型ＦＥＴ４とを備えている。
負電源Ｖｓｓ間に直列に接続した第１，第２，第３の抵
抗１，２，３と、ドレインを第１，第２の抵抗１，２の
接続点に、ソースを負電源Ｖｓｓにそれぞれ接続し、ゲ
ートを第２，第３の抵抗２，３の接続点に接続した第１
のｎ型ＦＥＴ４とを備えている。
【００１４】一方、差動対回路部１１は、前述した図３
の従来例と同様に、それぞれのゲートを第１，第２の入
力端子に接続し且つそれぞれのソースを共通接続した第
２，第３のｎ型ＦＥＴ６，７と、それぞれ第２，第３の
ｎ型ＦＥＴ６，７のドレイン，接地間に接続した第４，
第５の抵抗８，９と、ゲートを第１のｎ型ＦＥＴ４のゲ
ートに接続し、ドレインを第２，第３のｎ型ＦＥＴ６，
７のソースに、ソースを負電源Ｖｓｓに接続した第４の
ｎ型ＦＥＴ５とを備えている。
の従来例と同様に、それぞれのゲートを第１，第２の入
力端子に接続し且つそれぞれのソースを共通接続した第
２，第３のｎ型ＦＥＴ６，７と、それぞれ第２，第３の
ｎ型ＦＥＴ６，７のドレイン，接地間に接続した第４，
第５の抵抗８，９と、ゲートを第１のｎ型ＦＥＴ４のゲ
ートに接続し、ドレインを第２，第３のｎ型ＦＥＴ６，
７のソースに、ソースを負電源Ｖｓｓに接続した第４の
ｎ型ＦＥＴ５とを備えている。
【００１５】これらバイアス発生部１０と差動対回路部
１１を構成する抵抗１〜３および８，９は、同一の温度
特性と素子変動を持つと同時に、ｎ型ＦＥＴ４〜７も同
一の温度特性および素子変動を持っている。
１１を構成する抵抗１〜３および８，９は、同一の温度
特性と素子変動を持つと同時に、ｎ型ＦＥＴ４〜７も同
一の温度特性および素子変動を持っている。
【００１６】しかるに、差動対回路部１１の出力振幅Ｖ
ｏは、ｎ型ＦＥＴ５の電流Ｉｏと抵抗８，９の抵抗値Ｒ
ｏの積で決定される。
ｏは、ｎ型ＦＥＴ５の電流Ｉｏと抵抗８，９の抵抗値Ｒ
ｏの積で決定される。
【００１７】例えば、ｎ型ＦＥＴ４，５のサイズ比をｍ
とし、ｎ型ＦＥＴ４の電流をＩｂとすると、次の
（１），（２）式が成り立つ。
とし、ｎ型ＦＥＴ４の電流をＩｂとすると、次の
（１），（２）式が成り立つ。
【００１８】Ｖｏ＝Ｒｏ×Ｉｏ…（１） Ｉｏ＝ｍ×Ｉｂ …（２） ここで、バイアス発生部１０を形成するｎ型ＦＥＴ４の
ゲート・ソース間電圧をＶｇｓとし、抵抗１〜３のそれ
ぞれの抵抗値をＲ１，Ｒ２，Ｒ３とすると、Ｖｇｓ，Ｉ
ｂはそれぞれ次の（３），（４）式で表わされる。
ゲート・ソース間電圧をＶｇｓとし、抵抗１〜３のそれ
ぞれの抵抗値をＲ１，Ｒ２，Ｒ３とすると、Ｖｇｓ，Ｉ
ｂはそれぞれ次の（３），（４）式で表わされる。
【００１９】 Ｖｇｓ＝（｜Ｖｓｓ｜−Ｒ１×Ｉｂ）×〔Ｒ３／（Ｒ２＋Ｒ３）〕…（３） Ｉｂ＝ｋ（Ｖｇｓ−Ｖｔｈ）2 …（４） 但し、ｋは定数、Ｖｔｈはスレッショルド電圧である。
【００２０】上述した（３），（４）式に見られるよう
に、抵抗Ｒ１の変化、Ｖｔｈの変化、あるいはｋの変化
は、Ｖｇｓを通してＩｂの変化として表わされる。
に、抵抗Ｒ１の変化、Ｖｔｈの変化、あるいはｋの変化
は、Ｖｇｓを通してＩｂの変化として表わされる。
【００２１】すなわち、Ｒ１が大きくなった場合、Ｖｇ
ｓが小さくなり、上述した（３），（４）式を満足しよ
うとして、Ｉｂは小さくなる。また、ＩｏはＩｂに比例
して小さくなり、ＲｏはＲ１と同じ変化特性を有するた
め大きくなる。この結果、ＩｏとＲｏの積であるＶｏの
変化は小さくなる。同様に、ｋ，Ｖｔｈの変動の場合
も、出力振幅の変化を圧縮するように動作する。
ｓが小さくなり、上述した（３），（４）式を満足しよ
うとして、Ｉｂは小さくなる。また、ＩｏはＩｂに比例
して小さくなり、ＲｏはＲ１と同じ変化特性を有するた
め大きくなる。この結果、ＩｏとＲｏの積であるＶｏの
変化は小さくなる。同様に、ｋ，Ｖｔｈの変動の場合
も、出力振幅の変化を圧縮するように動作する。
【００２２】さらに、上述した（４）式は、Ｖｇｓ−Ｖ
ｔｈ≧Ｖｄｓ（ドレイン・ソース間電圧）の場合に成立
する式であるが、本実施の形態のバイアス回路では、Ｖ
ｇｓ＜Ｖｄｓで設定できるため、Ｖｔｈがほぼ０Ｖに近
い場合でも、Ｖｇｓ−Ｖｔｈ≧Ｖｄｓ関係式を成立させ
ることができる。
ｔｈ≧Ｖｄｓ（ドレイン・ソース間電圧）の場合に成立
する式であるが、本実施の形態のバイアス回路では、Ｖ
ｇｓ＜Ｖｄｓで設定できるため、Ｖｔｈがほぼ０Ｖに近
い場合でも、Ｖｇｓ−Ｖｔｈ≧Ｖｄｓ関係式を成立させ
ることができる。
【００２３】図２は本発明の他の実施の形態を示すバイ
アス回路図である。図２に示すように、本実施の形態に
おけるバイアス回路は、前述した図１のｎ型のＦＥＴに
変えて、ｐ型のＦＥＴを用いたもので、基本的には同等
の構成であり、同様の効果が得られる。
アス回路図である。図２に示すように、本実施の形態に
おけるバイアス回路は、前述した図１のｎ型のＦＥＴに
変えて、ｐ型のＦＥＴを用いたもので、基本的には同等
の構成であり、同様の効果が得られる。
【００２４】すなわち、かかるバイアス回路は、接地，
正電源Ｖｄｄ間に直列に接続する第１乃至第３の抵抗１
〜３およびドレインを第１，第２の抵抗１，２の接続点
に、ソースを正電源Ｖｄｄに接続するとともに、ゲート
を第２，第３の抵抗２，３の接続点に接続する第１のｐ
型ＦＥＴ１２からなるバイアス発生部１０と、それぞれ
のゲートを第１，第２の入力端子に接続し且つそれぞれ
のソースを共通接続する第２，第３のｐ型ＦＥＴ１４，
１５とそれぞれ第２，第３のｐ型ＦＥＴ１４，１５のド
レイン，接地間に接続する第４，第５の抵抗８，９とゲ
ートを第１のｐ型ＦＥＴ１２のゲートに接続し且つドレ
インを第２，第３のｐ型ＦＥＴ１４，１５のソースに、
ソースを正電源Ｖｄｄに接続する第４のｐ型ＦＥＴ１３
からなる差動対回路部１１とを有している。
正電源Ｖｄｄ間に直列に接続する第１乃至第３の抵抗１
〜３およびドレインを第１，第２の抵抗１，２の接続点
に、ソースを正電源Ｖｄｄに接続するとともに、ゲート
を第２，第３の抵抗２，３の接続点に接続する第１のｐ
型ＦＥＴ１２からなるバイアス発生部１０と、それぞれ
のゲートを第１，第２の入力端子に接続し且つそれぞれ
のソースを共通接続する第２，第３のｐ型ＦＥＴ１４，
１５とそれぞれ第２，第３のｐ型ＦＥＴ１４，１５のド
レイン，接地間に接続する第４，第５の抵抗８，９とゲ
ートを第１のｐ型ＦＥＴ１２のゲートに接続し且つドレ
インを第２，第３のｐ型ＦＥＴ１４，１５のソースに、
ソースを正電源Ｖｄｄに接続する第４のｐ型ＦＥＴ１３
からなる差動対回路部１１とを有している。
【００２５】このバイアス回路も、第１乃至第５の抵抗
１〜３，８，９および第１乃至第３のｐ型ＦＥＴ１２，
１４，１５は、それぞれ同一の温度特性および素子変動
を持っている。
１〜３，８，９および第１乃至第３のｐ型ＦＥＴ１２，
１４，１５は、それぞれ同一の温度特性および素子変動
を持っている。
【００２６】
【発明の効果】以上説明したように、本発明のバイアス
回路は、抵抗とＦＥＴを組合わせたバイアス発生部と、
このバイアス発生部の出力により定電流値を制御される
差動対回路部とを備え、抵抗およびＦＥＴの素子変化を
圧縮することにより、出力振幅の変化を小さくできると
いう効果がある。また、本発明はＦＥＴのスレッショル
ド電圧が０Ｖ付近または０Ｖ以下であっても、同様の結
果が得られる。
回路は、抵抗とＦＥＴを組合わせたバイアス発生部と、
このバイアス発生部の出力により定電流値を制御される
差動対回路部とを備え、抵抗およびＦＥＴの素子変化を
圧縮することにより、出力振幅の変化を小さくできると
いう効果がある。また、本発明はＦＥＴのスレッショル
ド電圧が０Ｖ付近または０Ｖ以下であっても、同様の結
果が得られる。
【００２７】さらに、本発明はバイアス発生部および差
動対回路部を電源電圧のみで駆動できるので、制御電圧
などを必要としないという効果がある。
動対回路部を電源電圧のみで駆動できるので、制御電圧
などを必要としないという効果がある。
【図１】本発明の一実施の形態を示すバイアス回路図で
ある。
ある。
【図２】本発明の他の実施の形態を示すバイアス回路図
である。
である。
【図３】従来の一例を示すバイアス回路図である。
【図４】従来の他の例を示すバイアス回路図である。
１〜３，８，９ 抵抗 ４〜７ ｎ型ＦＥＴ １０ バイアス発生部 １１ 差動対回路部 １２〜１５ ｐ型ＦＥＴ
Claims (4)
- 【請求項１】 接地，負電源間に直列に接続する第１乃
至第３の抵抗およびドレインを前記第１，第２の抵抗の
接続点に、ソースを前記負電源に接続するとともに、ゲ
ートを前記第２，第３の抵抗の接続点に接続する第１の
ｎ型ＦＥＴからなるバイアス発生部と、それぞれのゲー
トを第１，第２の入力端子に接続し且つそれぞれのソー
スを共通接続する第２，第３のｎ型ＦＥＴとそれぞれ前
記第２，第３のｎ型ＦＥＴのドレイン，接地間に接続す
る第４，第５の抵抗とゲートを前記第１のｎ型ＦＥＴの
ゲートに接続し且つドレインを前記第２，第３のｎ型Ｆ
ＥＴのソースに、ソースを前記負電源に接続する第４の
ｎ型ＦＥＴからなる差動対回路部とを有することを特徴
とするバイアス回路。 - 【請求項２】 前記第１乃至第５の抵抗および前記第１
乃至第３のｎ型ＦＥＴは、それぞれ同一の温度特性およ
び素子変動を持つ請求項１記載のバイアス回路。 - 【請求項３】 接地，正電源間に直列に接続する第１乃
至第３の抵抗およびドレインを前記第１，第２の抵抗の
接続点に、ソースを前記正電源に接続するとともに、ゲ
ートを前記第２，第３の抵抗の接続点に接続する第１の
ｐ型ＦＥＴからなるバイアス発生部と、それぞれのゲー
トを第１，第２の入力端子に接続し且つそれぞれのソー
スを共通接続する第２，第３のｐ型ＦＥＴとそれぞれ前
記第２，第３のｐ型ＦＥＴのドレイン，接地間に接続す
る第４，第５の抵抗とゲートを前記第１のｐ型ＦＥＴの
ゲートに接続し且つドレインを前記第２，第３のｐ型Ｆ
ＥＴのソースに、ソースを前記正電源に接続する第４の
ｐ型ＦＥＴからなる差動対回路部とを有することを特徴
とするバイアス回路。 - 【請求項４】 前記第１乃至第５の抵抗および前記第１
乃至第３のｐ型ＦＥＴは、それぞれ同一の温度特性およ
び素子変動を持つ請求項３記載のバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250622A JPH0993053A (ja) | 1995-09-28 | 1995-09-28 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250622A JPH0993053A (ja) | 1995-09-28 | 1995-09-28 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993053A true JPH0993053A (ja) | 1997-04-04 |
Family
ID=17210601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250622A Pending JPH0993053A (ja) | 1995-09-28 | 1995-09-28 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015233237A (ja) * | 2014-06-10 | 2015-12-24 | 新日本無線株式会社 | 高周波増幅器 |
| US9660592B2 (en) | 2013-04-02 | 2017-05-23 | Murata Manufacturing Co., Ltd. | Psuedo resistor circuit and charge amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278705A (ja) * | 1991-03-07 | 1992-10-05 | Nec Corp | 高周波電力増幅器 |
| JPH07106875A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 半導体集積回路 |
-
1995
- 1995-09-28 JP JP7250622A patent/JPH0993053A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278705A (ja) * | 1991-03-07 | 1992-10-05 | Nec Corp | 高周波電力増幅器 |
| JPH07106875A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9660592B2 (en) | 2013-04-02 | 2017-05-23 | Murata Manufacturing Co., Ltd. | Psuedo resistor circuit and charge amplifier |
| JP2015233237A (ja) * | 2014-06-10 | 2015-12-24 | 新日本無線株式会社 | 高周波増幅器 |
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