JPH0992508A - Thin film thermistor forming method and manufacture of thin film thermistor element - Google Patents

Thin film thermistor forming method and manufacture of thin film thermistor element

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JPH0992508A
JPH0992508A JP27063095A JP27063095A JPH0992508A JP H0992508 A JPH0992508 A JP H0992508A JP 27063095 A JP27063095 A JP 27063095A JP 27063095 A JP27063095 A JP 27063095A JP H0992508 A JPH0992508 A JP H0992508A
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JP
Japan
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thin film
thermistor
film thermistor
electrode layer
electrode
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Pending
Application number
JP27063095A
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Japanese (ja)
Inventor
Motohiro Yabusaki
素弘 薮崎
Kunio Kikuji
邦雄 菊次
Kenji Tomonari
健二 友成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui Mining and Smelting Co Ltd
Original Assignee
Mitsui Mining and Smelting Co Ltd
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Publication date
Application filed by Mitsui Mining and Smelting Co Ltd filed Critical Mitsui Mining and Smelting Co Ltd
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Publication of JPH0992508A publication Critical patent/JPH0992508A/en
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Abstract

PROBLEM TO BE SOLVED: To easily control the characteristics of a thin film thermistor element by a method wherein the specific resistance and the relative dielectric constant of a thin film thermistor are adjusted by regulating the mixing ratio of the mixture of O2 as the discharge gas to be introduced into a sputtering device. SOLUTION: When a thin film thermistor is provided by forming a thin film by a sputtering device using a metal composite oxide on a target, O2 -mixed gas is used as a discharge gas, and the specific resistance and the relative dielectric constant of the thin film thermistor are adjusted by regulating the mixing ratio of the mixed gas. As the metal composite oxide, an Mn-Co composite oxide, or Mn and Co are used as the main composition, and the composite oxide, etc., in which Ni, Ca, Cu, etc., are added, is used. A thin film thermistor element is formed on the electrode layer 2 formed on a substrate 1 on the thin film thermistor 4 formed on the electrode layer 2, and on the thin film thermistor 4, and an electrode layer 3, opposing to the electrode 2 with the thin film thermistor therebetween, is provided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、比抵抗および比誘電率
が調整された薄膜サーミスタの製造方法、および水晶発
振器の温度補償用等に用いられるチップ型薄膜サーミス
タ素子の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film thermistor whose specific resistance and relative permittivity are adjusted, and a method of manufacturing a chip type thin film thermistor element used for temperature compensation of a crystal oscillator.

【0002】[0002]

【従来の技術】携帯電話等の屋外で使用される小型通信
機器には、使用温度による発振周波数の変化が僅少とな
るようにATカット板水晶振動子と増幅器と温度補償回
路を含む温度補償型の水晶発振器が用いられているが、
この温度補償回路としては、従来、図5に示されるもの
が知られている。
2. Description of the Related Art A small-sized communication device such as a mobile phone used outdoors is a temperature-compensated type including an AT-cut crystal oscillator, an amplifier and a temperature compensating circuit so that the change of the oscillation frequency due to the operating temperature is slight. Although the crystal oscillator of
As this temperature compensation circuit, the one shown in FIG. 5 is conventionally known.

【0003】この温度補償回路は、同図に示すように、
水晶振動子に直列に接続した低温部補償回路Lおよび高
温部補償回路Hを備える。低温部補償回路Lは相互に並
列に接続したコンデンサCL およびサーミスタThL
有し、高温部補償回路Hは相互に並列に接続したコンデ
ンサCH およびサーミスタThH を有する。サーミスタ
ThL 、ThH はいずれも負の温度特性を有するもので
ある。そして各コンデンサCL 、CH の容量と温度補償
回路全体としての等価直列容量との比の温度変化に対す
る変化量が、低温部補償回路Lでは常温(25℃)以上
においては僅少であるが低温部において大きくなるよう
に、また高温部補償回路Hでは常温以下においては僅少
であるが高温部において大きくなるように、それぞれの
コンデンサCL 、CH とサーミスタThL 、ThH を設
定している。
This temperature compensation circuit, as shown in FIG.
A low temperature compensation circuit L and a high temperature compensation circuit H connected in series to the crystal unit are provided. The low temperature compensation circuit L has a capacitor C L and a thermistor Th L connected in parallel with each other, and the high temperature compensation circuit H has a capacitor C H and a thermistor Th H connected in parallel with each other. Both of the thermistors Th L and Th H have negative temperature characteristics. The amount of change in the ratio of the capacitances of the capacitors C L and C H to the equivalent series capacitance of the temperature compensation circuit as a whole with respect to temperature changes is small in the low temperature compensation circuit L at room temperature (25 ° C.) or higher, but at low temperatures. The capacitors C L and C H and the thermistors Th L and Th H are set so as to become large in the high temperature part and in the high temperature part compensating circuit H so as to become small in the high temperature part although it is small at room temperature and below. .

【0004】また、温度補償回路の補償感度調整用とし
て、低温部補償回路LにおいてはサーミスタThL に並
列に抵抗RL を挿入し、高温部補償回路2においてはサ
ーミスタThH に直列に抵抗RH を挿入している。した
がって、低温部補償回路Lおよび高温部補償回路Hに使
用されるチップ型素子としては、サーミスタ、コンデン
サおよび調整抵抗の3種類を必要とする。
In order to adjust the compensation sensitivity of the temperature compensating circuit, a resistor R L is inserted in parallel with the thermistor Th L in the low temperature compensating circuit L, and a resistor R is connected in series with the thermistor Th H in the high temperature compensating circuit 2. Inserting H. Therefore, the chip type elements used in the low temperature part compensation circuit L and the high temperature part compensation circuit H require three types of thermistors, capacitors and adjusting resistors.

【0005】しかし、水晶発振器の小型化が要求される
昨今においては、より実装部品数が少なく、かつ製造容
易であることが要求されている。
However, with the recent demand for miniaturization of crystal oscillators, it is required that the number of mounted components be smaller and that the manufacturing be easier.

【0006】そこで、水晶発振器の温度補償回路の低温
部補償用のサーミスタ用等として有用なチップ型薄膜サ
ーミスタ素子として、基材、この基材上に形成した第1
の電極層、この第1電極層上に形成した薄膜サーミス
タ、およびこの薄膜サーミスタ上に形成され、この薄膜
サーミスタを挟んで前記第1電極層と対向する第2の電
極層を備えた薄膜サーミスタ素子が提案されている。こ
れによれば、図4の従来例における低温部補償回路のコ
ンデンサCL 、さらには調整抵抗RL の機能をサーミス
タ素子が有し、図4に示すように、低温部補償回路をこ
のサーミスタ素子ThL ′のみで構成することも可能で
ある。
Therefore, as a chip type thin film thermistor element useful as a thermistor for compensating for a low temperature portion of a temperature compensating circuit of a crystal oscillator, a base material and a first thin film thermistor formed on the base material are provided.
Thin film thermistor element having an electrode layer, a thin film thermistor formed on the first electrode layer, and a second electrode layer formed on the thin film thermistor and facing the first electrode layer with the thin film thermistor interposed therebetween. Is proposed. According to this, the thermistor element has the functions of the capacitor C L of the low temperature compensation circuit and the adjusting resistor R L in the conventional example of FIG. 4, and as shown in FIG. It is also possible to configure only Th L ′.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、このよ
うに低温部補償回路をサーミスタ素子ThL ′のみで構
成するためには、負の抵抗温度係数を有するサーミスタ
素子について、その特性を、25℃、5〜25MHzに
おける前記第1及び第2電極層間の容量値が15pF以
上、抵抗値が100Ω以下となるように制御する必要が
ある。かかる容量値が15pF未満では、水晶発振器の
発振が不安定となり、また、抵抗値が100Ωを超える
と、損失抵抗が大きくなり、望ましくないからである。
However, in order to configure the low temperature compensating circuit with only the thermistor element Th L ′, the characteristics of the thermistor element having a negative temperature coefficient of resistance of 25 ° C. It is necessary to control the capacitance value between the first and second electrode layers at 5 to 25 MHz to be 15 pF or more and the resistance value to be 100Ω or less. When the capacitance value is less than 15 pF, the oscillation of the crystal oscillator becomes unstable, and when the resistance value exceeds 100Ω, the loss resistance becomes large, which is not desirable.

【0008】かかる特性を制御するには、第1および第
2電極の面積や薄膜サーミスタの厚さを変えるなど、素
子の幾何学的形状や寸法を調整することによって行うこ
とができる。しかし、この方法によれば、幾何学的形状
や寸法が制限される場合はそれに応じて特性の制御にも
限界が生じ、所望の特性が得られない場合も生じるとい
う問題がある。
The characteristics can be controlled by adjusting the geometrical shape and dimensions of the element, such as changing the areas of the first and second electrodes and the thickness of the thin film thermistor. However, this method has a problem that when the geometrical shape or size is limited, the control of the characteristic is also limited accordingly, and the desired characteristic may not be obtained.

【0009】そこで本発明の目的は、かかる特性の制御
を、幾何学的形状や寸法の変更によらず、あるいは幾何
学的形状や寸法の変更と組み合わせて容易に行えるよう
な、特性制御における自由度の高い薄膜サーミスタ素子
の製造方法を提供することにある。
Therefore, an object of the present invention is to provide a freedom in characteristic control so that such characteristic control can be easily performed without changing the geometrical shape or size or in combination with the geometrical shape or size change. It is to provide a method of manufacturing a thin film thermistor element having high frequency.

【0010】[0010]

【課題を解決するための手段】この目的を達成するため
本発明では、金属複合酸化物をターゲットとしてスパッ
タリグ装置により薄膜を成膜することにより薄膜サーミ
スタを形成するに際し、前記スパッタリグ装置に導入す
る放電ガスとしてO2 を混合したものを用い、その混合
比率を調整することによって、形成される薄膜サーミス
タの比抵抗および比誘電率を調整するようにしている。
そして本発明に従って製造される薄膜サーミスタ素子
は、この薄膜サーミスタの形成方法を適用して製造され
る。
To achieve this object, according to the present invention, when a thin film thermistor is formed by depositing a thin film by a sputter rig apparatus using a metal composite oxide as a target, an electric discharge introduced into the sputter rig apparatus. A mixed gas of O 2 is used as a gas, and the mixing ratio thereof is adjusted to adjust the specific resistance and relative permittivity of the thin film thermistor to be formed.
The thin film thermistor element manufactured according to the present invention is manufactured by applying this thin film thermistor forming method.

【0011】すなわち、本発明に従って製造される薄膜
サーミスタ素子は、基材(1)、この基材上に形成した
第1の電極層(2,21)、この第1電極層上に形成し
た薄膜サーミスタ(4)、およびこの薄膜サーミスタ上
に形成され、この薄膜サーミスタを挟んで前記第1電極
層と対向する第2の電極層(3,24)を備えるが、こ
の薄膜サーミスタ素子を製造するに際しては、前記基材
となる基板(31)上に前記第1電極層となる薄膜パタ
ーンを成膜し、その上に前記薄膜サーミスタとなる薄膜
パターンを上述の薄膜サーミスタの形成方法に従って形
成し、その上に前記薄膜サーミスタとなる薄膜パターン
の上に前記第2電極層となる薄膜パターンを成膜し、そ
して前記第1電極層、薄膜サーミスタ、および第2電極
層の薄膜パターンが形成された前記基板を切断して前記
薄膜サーミスタ素子毎のチップ(34)とするようにし
ている。
That is, the thin film thermistor element manufactured according to the present invention comprises a base material (1), a first electrode layer (2, 21) formed on the base material, and a thin film formed on the first electrode layer. The thermistor (4) and the second electrode layer (3, 24) formed on the thin film thermistor and opposed to the first electrode layer with the thin film thermistor interposed therebetween are used for manufacturing the thin film thermistor element. Forms a thin film pattern to be the first electrode layer on the substrate (31) to be the base material, and forms a thin film pattern to be the thin film thermistor thereon according to the method for forming a thin film thermistor described above. A thin film pattern serving as the second electrode layer is formed on the thin film pattern serving as the thin film thermistor, and the thin film pattern of the first electrode layer, the thin film thermistor, and the second electrode layer Formed by cutting the substrate so that the tip (34) of each of the thin film thermistor element.

【0012】ここで、前記金属複合酸化物としては、例
えばMnおよびCoの複合酸化物、あるいはMnおよび
Coを主成分とし、これにNi、Ca、Cu等を加えた
複合酸化物等を使用することができる。
Here, as the metal complex oxide, for example, a complex oxide of Mn and Co, or a complex oxide containing Mn and Co as main components and adding Ni, Ca, Cu, etc. is used. be able to.

【0013】[0013]

【作用】この構成において、例えば、放電ガスとしてA
r を用い、これにO2 を混合して薄膜サーミスタを形成
する場合、形成される薄膜サーミスタの比抵抗ρおよび
比誘電率εr と、Arに対するO2 の体積割合との関係
は、それぞれ図1(a)および(b)に示すようなもの
となる。図1(a)は、25℃における直流抵抗値から
算出した値によるものであり、図1(b)は25℃、1
5MHzにおける容量値(Cp)から算出した値による
ものである。それぞれ、Mn,CoおよびMn,Co,
Ni複合酸化物について示している。したがって、この
ような関係に基づいてO2 の割合を調整することによ
り、その割合に対応する比抵抗および比誘電率を有する
薄膜サーミスタが形成され、薄膜サーミスタ素子の抵抗
値および容量値が制御される。なお、形成された薄膜サ
ーミスタに対しては、経時変化を減少させるために、ア
ニールを施しておくのが好ましい。
In this structure, for example, the discharge gas A
When r is used and O 2 is mixed with this to form a thin film thermistor, the relationship between the specific resistance ρ and the relative permittivity ε r of the thin film thermistor to be formed and the volume ratio of O 2 with respect to Ar is shown in the respective figures. 1 (a) and (b). FIG. 1 (a) is based on the value calculated from the DC resistance value at 25 ° C., and FIG.
This is based on the value calculated from the capacitance value (Cp) at 5 MHz. Mn, Co and Mn, Co, respectively
It shows about the Ni composite oxide. Therefore, by adjusting the proportion of O 2 based on such a relationship, a thin film thermistor having a specific resistance and a relative dielectric constant corresponding to the proportion is formed, and the resistance value and the capacitance value of the thin film thermistor element are controlled. It The formed thin film thermistor is preferably annealed in order to reduce the change with time.

【0014】このようにして、例えば水晶発振器の温度
補償回路における低温部補償用のNTC型薄膜サーミス
タ素子の場合は、上述のように、25℃、5〜25MH
zにおける素子の容量値が15pF以上、抵抗値が10
0Ω以下となるように制御される。また、高温部補償用
の場合は、25℃、5〜25MHzにおける素子の容量
値が15pF以上、抵抗値が2kΩ以上となるように制
御される。そしてこのように特性が制御された薄膜サー
ミスタ素子は、その素子のみで低温部補償用あるいは高
温部補償用の回路に要求される特性を満たすことが可能
である。
Thus, for example, in the case of the NTC type thin film thermistor element for compensating for the low temperature part in the temperature compensating circuit of the crystal oscillator, as described above, the temperature is 25 ° C. and the temperature is 5 to 25 MH.
z has a capacitance value of 15 pF or more and a resistance value of 10
It is controlled to be 0Ω or less. Further, in the case of compensation for a high temperature part, the capacitance value of the element at 25 ° C. and 5 to 25 MHz is controlled to be 15 pF or more and the resistance value is 2 kΩ or more. The thin film thermistor element whose characteristics are controlled as described above can satisfy the characteristics required for a circuit for low temperature compensation or high temperature compensation with only the element.

【0015】[0015]

【実施例】図2は本発明の一実施例に係る製造方法によ
り製造されるサーミスタ素子の構造を示す斜視図であ
る。同図に示すように、この素子は、基材1、基材1上
に設けられた下側電極2および上側電極3、下側電極2
と上側電極3間に設けられたサーミスタ薄膜4、上側電
極3上に形成された絶縁性の保護層5、基材1両端面に
設けられた密着層6、密着層6外面に施された電極層
7、電極層を覆う半田層8を有する。下側電極2と上側
電極3とはサーミスタ薄膜4を介して一定面積の重なり
部分を有し、かつ両電極は直接的に接続することはな
い。密着層6、電極層7、および半田層8は2つの端面
電極を構成しており、各端面電極の密着層6はそれぞれ
下側電極2および上側電極3に接続している。
2 is a perspective view showing the structure of a thermistor element manufactured by a manufacturing method according to an embodiment of the present invention. As shown in the figure, this device includes a base material 1, a lower electrode 2 and an upper electrode 3 provided on the base material 1, and a lower electrode 2.
Thin film 4 provided between the upper electrode 3 and the upper electrode 3, an insulating protective layer 5 formed on the upper electrode 3, an adhesion layer 6 provided on both end surfaces of the base material 1, an electrode applied to the outer surface of the adhesion layer 6. It has a layer 7 and a solder layer 8 covering the electrode layer. The lower electrode 2 and the upper electrode 3 have an overlapping portion having a constant area with the thermistor thin film 4 interposed therebetween, and the both electrodes are not directly connected. The adhesion layer 6, the electrode layer 7, and the solder layer 8 constitute two end face electrodes, and the adhesion layer 6 of each end face electrode is connected to the lower electrode 2 and the upper electrode 3, respectively.

【0016】基材1は、ホウケイ酸バリウムガラス等か
らなる。下側電極2および上側電極3はニッケル、クロ
ム、アルミニウム、チタン、銅等の薄膜からなる。ま
た、サーミスタ薄膜4はマンガン・コバルト複合酸化
物、これにニッケル、銅、カルシウムのうちの少なくと
も1種を含む複合酸化物である。
The substrate 1 is made of barium borosilicate glass or the like. The lower electrode 2 and the upper electrode 3 are thin films of nickel, chromium, aluminum, titanium, copper, or the like. The thermistor thin film 4 is a manganese-cobalt composite oxide, which is a composite oxide containing at least one of nickel, copper, and calcium.

【0017】保護層5は、サーミスタ薄膜4が露出しな
いように、かつ、上側電極3と下側電極2の端面部分2
4が露出するように設けられている。保護層5の材料と
しては、シリコーン樹脂、エポキシ樹脂、ポリイミド樹
脂等の絶縁性耐熱樹脂が例示される。また、上側電極3
の上に酸化ケイ素薄膜を形成し、その上に絶縁性耐熱樹
脂を設け、これらの層で保護層5を構成して、耐熱性を
向上させるようにしてもよい。
The protective layer 5 is formed so that the thermistor thin film 4 is not exposed and the end face portion 2 of the upper electrode 3 and the lower electrode 2 is covered.
4 is provided so as to be exposed. Examples of the material of the protective layer 5 include insulating heat resistant resins such as silicone resin, epoxy resin, and polyimide resin. Also, the upper electrode 3
It is also possible to form a silicon oxide thin film on top of this, provide an insulating heat-resistant resin on it, and form the protective layer 5 with these layers to improve heat resistance.

【0018】サーミスタ薄膜4の厚みは0.5〜20μ
mが望ましく、厚みが0.5μm未満では本素子の容量
値(Cp)、抵抗値(Rp)の制御が困難であり、厚み
が20μmを超えると厚膜領域となり、コスト高とな
る。また、上側電極3または下側電極2の重なり部分の
面積(電極面積)は長さ100〜800μm×幅100
〜600μmである。電極面積がこれより小さいと25
℃、15MHzにおける容量値(Cp)が15pF以上
であるという、後述の要件を満足できず、またチップサ
イズにより制限されるため、これより大きくできない。
しかし、本発明に従ってサーミスタ薄膜4の比抵抗およ
び比誘電率を制御することにより、かかる寸法上の制限
は緩和される。
The thermistor thin film 4 has a thickness of 0.5 to 20 μm.
When the thickness is less than 0.5 μm, it is difficult to control the capacitance value (Cp) and the resistance value (Rp) of the device, and when the thickness exceeds 20 μm, a thick film region is formed, resulting in high cost. The area (electrode area) of the overlapping portion of the upper electrode 3 or the lower electrode 2 is 100 to 800 μm in length × 100 in width.
600600 μm. 25 if the electrode area is smaller than this
The capacitance value (Cp) at 15 ° C. and 15 MHz cannot satisfy the later-described requirement that the capacitance value (Cp) is 15 pF or more and is limited by the chip size.
However, by controlling the specific resistance and relative permittivity of the thermistor thin film 4 according to the present invention, such dimensional limitation is alleviated.

【0019】密着層6はチタンまたはクロムの薄膜から
なり、電極層7はニッケル薄膜、または銅、ニッケル、
銀を主剤としたポリマーまたはサーメット厚膜からな
る。また、表面層8はスズ薄膜等の半田下地層またはそ
の上のPb/Sn、Ag/Sn等の層からなる。これら
密着層6、電極層7および表面層8で形成される端面電
極は上側電極3および下側電極2の露出部分を覆うよう
に形成する必要がある。なお、銀粉を主成分とした樹脂
硬化型ペーストを両端面に塗布、硬化したものを密着層
6として用いてもよい。
The adhesion layer 6 is made of a titanium or chromium thin film, and the electrode layer 7 is a nickel thin film, or copper, nickel,
It consists of a polymer or cermet thick film whose main component is silver. The surface layer 8 is composed of a solder underlayer such as a tin thin film or a layer of Pb / Sn, Ag / Sn or the like thereon. The end face electrodes formed by the adhesion layer 6, the electrode layer 7 and the surface layer 8 need to be formed so as to cover the exposed portions of the upper electrode 3 and the lower electrode 2. The adhesive layer 6 may be formed by applying a resin curable paste containing silver powder as a main component to both end faces and curing the paste.

【0020】このサーミスタ素子は、負の抵抗温度係数
を有し、サーミスタの電気伝導特性および誘電特性を利
用することにより、図4に示すように低温部補償回路を
1つのチップThL ′で実現するものである。すなわ
ち、サーミスタを構成する複合酸化物を薄膜化し、誘電
体特性を付加することにより、低温部補償用としての図
5に示されるコンデンサCL と抵抗RL が不要となる。
またそのためには、25℃、5〜25MHzにおける容
量値(Cp)をが15pF以上、抵抗値(Rp)を10
0Ω以下とする必要がある。容量値(Cp)が15pF
未満では、水晶発振器の発振が不安定となり、また、抵
抗値(Rp)が100Ωを超えると、損失抵抗が大きく
なり、望ましくない。
This thermistor element has a negative temperature coefficient of resistance, and by utilizing the electric conduction characteristic and the dielectric characteristic of the thermistor, a low temperature compensation circuit is realized in one chip Th L ′ as shown in FIG. To do. That is, by thinning the composite oxide forming the thermistor and adding the dielectric property, the capacitor C L and the resistor R L shown in FIG. 5 for compensating for the low temperature part are not necessary.
For that purpose, the capacitance value (Cp) at 25 ° C. and 5 to 25 MHz is 15 pF or more, and the resistance value (Rp) is 10 pF.
It must be 0Ω or less. Capacitance value (Cp) is 15pF
When it is less than 1, the oscillation of the crystal oscillator becomes unstable, and when the resistance value (Rp) exceeds 100Ω, the loss resistance becomes large, which is not desirable.

【0021】次に、このサーミスタ素子の製造方法の一
実施例を説明する。製造は下記(1)〜(10)の手順で行
う。
Next, an embodiment of the method for manufacturing the thermistor element will be described. The production is performed according to the following procedures (1) to (10).

【0022】(1) 基材処理:基材1となる、縦100m
m、横100mm、厚さ0.5mmのホウケイ酸バリウ
ムガラス基板を用意し、これを、中性洗剤を満たした超
音波洗浄槽中において脱脂し、その後、超純水で洗浄
し、そして、クリーンルーム内で室温下において乾燥さ
せる。
(1) Substrate treatment: 100 m in length as the substrate 1
A barium borosilicate glass substrate having a size of m, a width of 100 mm and a thickness of 0.5 mm was prepared, degreased in an ultrasonic cleaning tank filled with a neutral detergent, and then washed with ultrapure water, and a clean room Dry in a room temperature at room temperature.

【0023】(2) 下側電極成膜:図3に示すようなドラ
ム型スパッタリング装置を用い、リフトオフ法により下
側電極2のパターンを形成する。すなわち、まず、基板
上の下側電極2パターンを形成する部分以外をレジスト
で覆い、この基板を回転ドラム11に装着する。次に、
チタンおよびニッケルを順次スパッタリングターゲット
13として用い、回転ドラム11を回転させ、アルゴン
・ガス流12を供給しながらスパッタリングを行なう。
スパッタリング終了後、レジストを剥離する。これによ
り、膜厚が0.1μmのチタン層を基板に対する密着層
とする、膜厚が0.3μmのニッケル薄膜による下側電
極2のパターンが形成される。チタンを密着層としたの
は、基材1を構成するホウケイ酸バリウムガラスとの密
着性、およびサーミスタ薄膜4(マンガン・コバルト・
ニッケル複合酸化物薄膜)に対する影響を考慮したもの
である。なお、成膜条件は次の通りである。
(2) Lower electrode film formation: A drum type sputtering apparatus as shown in FIG. 3 is used to form a pattern of the lower electrode 2 by a lift-off method. That is, first, a portion other than the portion where the lower electrode 2 pattern is formed on the substrate is covered with a resist, and this substrate is mounted on the rotary drum 11. next,
Titanium and nickel are sequentially used as the sputtering target 13, the rotary drum 11 is rotated, and sputtering is performed while supplying the argon gas flow 12.
After the sputtering is completed, the resist is peeled off. As a result, a pattern of the lower electrode 2 made of a nickel thin film having a film thickness of 0.3 μm is formed using a titanium layer having a film thickness of 0.1 μm as an adhesion layer to the substrate. Titanium was used as the adhesion layer because of its adhesion to the barium borosilicate glass that constitutes the substrate 1, and the thermistor thin film 4 (manganese / cobalt / cobalt
The effect on the nickel composite oxide thin film) is taken into consideration. The film forming conditions are as follows.

【0024】[成膜条件] スパッタ圧:5mmTorr、Arガス流量:120c
c/min.、DCパワー:3KW、チタン成膜時間:
20分、ニッケル成膜時間:30分、ドラム回転:10
rpm。
[Film forming conditions] Sputtering pressure: 5 mmTorr, Ar gas flow rate: 120 c
c / min. , DC power: 3 kW, titanium film formation time:
20 minutes, nickel film formation time: 30 minutes, drum rotation: 10
rpm.

【0025】(3) サーミスタ成膜:図3のドラム型スパ
ッタリング装置を用い、リフトオフ法によりサーミスタ
薄膜4のパターンを成膜する。すなわち、まず、下側電
極2のパターンが形成された基板上の、サーミスタ薄膜
4パターンが形成される部分以外をレジストで覆い、こ
れを回転ドラム11に装着する。次にマンガン・コバル
ト・ニッケル複合酸化物をスパッタリングターゲット1
3とし、回転ドラム11を回転させ、アルゴンおよび酸
素の混合ガス流12を供給しながらスパッタリングを行
なう。そして、スパッタリング終了後、レジストを剥離
する。これにより、基板および下側電極2上に所定形状
で厚さ1.0μmのサーミスタ薄膜(マンガン・コバル
ト・ニッケル複合酸化物薄膜)パターンが形成される。
なお、成膜条件は次の通りである。
(3) Thermistor film formation: A pattern of the thermistor thin film 4 is formed by a lift-off method using the drum type sputtering apparatus shown in FIG. That is, first, the substrate on which the pattern of the lower electrode 2 is formed is covered with a resist except the portion where the thermistor thin film 4 pattern is formed, and this is mounted on the rotary drum 11. Next, sputtering target 1 of manganese-cobalt-nickel composite oxide
3, the rotary drum 11 is rotated, and sputtering is performed while supplying the mixed gas flow 12 of argon and oxygen. Then, after the sputtering is completed, the resist is peeled off. As a result, a thermistor thin film (manganese / cobalt / nickel composite oxide thin film) pattern having a predetermined shape and a thickness of 1.0 μm is formed on the substrate and the lower electrode 2.
The film forming conditions are as follows.

【0026】[成膜条件] スパッタ圧:2mmTorr、ArおよびO2 の混合ガ
スの流量:20cc/min.(Ar:18cc/mi
n.、O2 :2cc/min.)、DCパワー:1K
W、成膜時間:8時間、ドラム回転:10rpm。
[Film Forming Conditions] Sputtering pressure: 2 mm Torr, mixed gas flow rate of Ar and O 2 : 20 cc / min. (Ar: 18 cc / mi
n. , O 2 : 2 cc / min. ), DC power: 1K
W, film formation time: 8 hours, drum rotation: 10 rpm.

【0027】(4) 上側電極成膜:図3のドラム型スパッ
タリング装置を用い、リフトオフ法により上側電極3の
パターンを形成する。すなわち、まず、サーミスタ薄膜
4のパターンが形成された基板上の上側電極3パターン
を形成する部分以外をレジストで覆い、この基板を回転
ドラム11に装着する。次に、ニッケルをスパッタリン
グターゲット13として用い、回転ドラム11を回転さ
せ、アルゴン・ガス流12を供給しながらスパッタリン
グを行なう。そしてスパッタリング終了後、レジストを
剥離する。これにより、厚さ0.3μmの上側電極(ニ
ッケル薄膜)3パターンが形成される。なお成膜条件は
次の通りである。
(4) Upper electrode film formation: The pattern of the upper electrode 3 is formed by the lift-off method using the drum type sputtering apparatus shown in FIG. That is, first, the substrate on which the pattern of the thermistor thin film 4 is formed is covered with a resist except the portion where the pattern of the upper electrode 3 is formed, and this substrate is mounted on the rotary drum 11. Next, using nickel as the sputtering target 13, the rotary drum 11 is rotated and sputtering is performed while supplying the argon gas flow 12. Then, after the sputtering is completed, the resist is peeled off. As a result, three patterns of the upper electrode (nickel thin film) having a thickness of 0.3 μm are formed. The film forming conditions are as follows.

【0028】[成膜条件] スパッタ圧:5mmTorr、Arガス流量:120c
c/min.、DCパワー:3KW、成膜時間:30
分、ドラム回転:10rpm。
[Film forming conditions] Sputtering pressure: 5 mmTorr, Ar gas flow rate: 120 c
c / min. , DC power: 3 kW, film formation time: 30
Min, drum rotation: 10 rpm.

【0029】(5) 保護膜成膜:図3のドラム型スパッタ
リング装置を用い、リフトオフ法により保護層5を構成
する酸化ケイ素薄膜を上側電極3パターン上に形成す
る。すなわち、まず、保護層5のパターンが形成される
部分以外をレジストで覆う。このとき、保護層5が、上
側電極3の上に、サーミスタ薄膜4が露出せずかつ上側
電極3と下側電極2の端面部分が露出するようにして形
成されるように、また保護層5のパターンはY方向に隣
接した各素子間で連続したストライプ状のものとして形
成されるようにレジストを配置する。次に、SiO2
ターゲット13とし、回転ドラム11を回転させ、アル
ゴン・ガス流12を供給しながらスパッタリングを行
う。そしてスパッタリング終了後、レジストを剥離す
る。これにより保護層5を構成する厚さ0.4μmの酸
化ケイ素薄膜が形成される。なお成膜条件は次の通りで
ある。
(5) Deposition of protective film: Using the drum type sputtering apparatus shown in FIG. 3, a silicon oxide thin film forming the protective layer 5 is formed on the upper electrode 3 pattern by the lift-off method. That is, first, the portion of the protective layer 5 other than the portion where the pattern is formed is covered with a resist. At this time, the protective layer 5 is formed on the upper electrode 3 such that the thermistor thin film 4 is not exposed and the end face portions of the upper electrode 3 and the lower electrode 2 are exposed. The resist is arranged so that the pattern is formed as a continuous stripe pattern between adjacent elements in the Y direction. Next, using SiO 2 as the target 13, the rotary drum 11 is rotated, and sputtering is performed while supplying the argon gas flow 12. Then, after the sputtering is completed, the resist is peeled off. As a result, a 0.4 μm thick silicon oxide thin film forming the protective layer 5 is formed. The film forming conditions are as follows.

【0030】[成膜条件] スパッタ圧:2mmTorr、Arガス流量:20cc
/min.、DCパワー:1KW、成膜時間:4時間、
ドラム回転:10rpm。
[Film forming conditions] Sputtering pressure: 2 mmTorr, Ar gas flow rate: 20 cc
/ Min. , DC power: 1 kW, film formation time: 4 hours,
Drum rotation: 10 rpm.

【0031】(6) アニール:エアーオーブンにより、3
00℃で4時間、アニールを行ない、その後、空気中で
自然冷却させる。このアニールと、前記(3) のサーミス
タ成膜工程におけるArガスへのO2 ガスの混入とによ
り、サーミスタ薄膜4は熱的安定性が向上し、経時変化
が減少したものとなる。
(6) Annealing: 3 by air oven
Annealing is carried out at 00 ° C. for 4 hours, and then naturally cooled in air. By this annealing and mixing of O 2 gas with Ar gas in the thermistor film forming step (3), the thermistor thin film 4 has improved thermal stability and reduced change over time.

【0032】(7) 保護樹脂印刷:0.1mm厚さのパタ
ーニングされたメタルマスクを用い、エポキシ系熱硬化
樹脂をスクリーン印刷機にてスクリーン印刷し、これを
排気型オーブン中で200℃、30分、加熱硬化するこ
とによって、厚さ50μmの絶縁性耐熱樹脂層を上記酸
化ケイ素薄膜上に形成する。これにより、酸化ケイ素薄
膜および絶縁性耐熱樹脂層からなる保護層5のパターン
が形成される。
(7) Protective resin printing: Using a patterned metal mask having a thickness of 0.1 mm, epoxy thermosetting resin was screen-printed by a screen printing machine, and this was printed in an exhaust type oven at 200 ° C. at 30 ° C. By heat-curing for a minute, an insulating heat-resistant resin layer having a thickness of 50 μm is formed on the silicon oxide thin film. As a result, the pattern of the protective layer 5 including the silicon oxide thin film and the insulating heat resistant resin layer is formed.

【0033】(8) スティック化:以下の工程の説明では
特に図6を参照する。粘着性テープ上に、保護層5まで
の薄膜パターンが形成された基板31を配置し、そして
これをダイシング装置に配置し、その高速回転するダイ
ヤモンドブレードによって、粘着性テープ上の基板をス
ティック状に順次切断する。各スティックの横断面は図
2で示されているサーミスタ素子1チップの断面に相当
する。すなわち切断方向は、サーミスタ素子を基準とし
てXYZ方向を図2および図6に示すように定義すれ
ば、YZ平面に平行であり、切断間隔は基材1のX方向
幅Wx 一致する。次に、このようにして切断された基材
1を粘着性テープから剥離する。これにより、長さが1
00mm、幅が0.8mm、厚さが0.5mmの、多数
のスティック状に切断されたスティック状物32を得
る。
(8) Sticking: In the following description of the steps, FIG. 6 is referred to in particular. The substrate 31 on which the thin film pattern up to the protective layer 5 is formed is placed on the adhesive tape, and this is placed in a dicing device, and the substrate on the adhesive tape is made into a stick shape by the diamond blade rotating at a high speed. Cut off sequentially. The cross section of each stick corresponds to the cross section of one chip of the thermistor element shown in FIG. That is, the cutting direction is parallel to the YZ plane if the XYZ directions are defined as shown in FIGS. 2 and 6 with the thermistor element as a reference, and the cutting interval is the same as the width W x of the substrate 1 in the X direction. Next, the base material 1 cut in this way is peeled off from the adhesive tape. This makes the length 1
A large number of stick-shaped objects 32 each having a size of 00 mm, a width of 0.8 mm, and a thickness of 0.5 mm are cut into sticks.

【0034】(9) 端面電極の成膜:前記スティック状物
32を複数本ずつ、各スティック状物32の向きを揃
え、各スティック状物32を、Z方向に積み重ねる。次
に、この積畳物33を、Xの正方向からスパッタリング
が行われるように、図3のスパッタリング装置の回転ド
ラム11に装着する。そして、チタン、ニッケルおよび
銀をこの順で順次スパッタリングターゲットとして用
い、回転ドラム11を回転させながら、前記畳層物に対
し、Xの正方向Aからスパッタリングを行う。また、逆
の方向からも、すなわちXの負方向Bからも同様にして
スパッタリングを行う。これにより、厚さが0.05μ
mの密着層(チタン薄膜)6、厚さが0.5μmの電極
層(ニッケル薄膜)7、および厚さが0.2μmの表面
層(銀薄膜)8からなる端面電極が形成される。図6
(b)はこのスパッタリング終了後の積畳物33の一部
を拡大してY方向から見た様子を示す。保護層のパター
ンは、Y方向に隣接する各素子間で連続したストライプ
状のものとして成膜されているため、図6(b)に示す
ように、保護層のパターン5sにより、両側の端面電極
の薄膜パターン23は相互に分離して成膜される。な
お、成膜条件は次の通りである。
(9) Film forming of end face electrodes: A plurality of the stick-like objects 32 are aligned in the same direction, and the stick-like objects 32 are stacked in the Z direction. Next, the stack 33 is mounted on the rotary drum 11 of the sputtering apparatus of FIG. 3 so that the sputtering is performed from the positive X direction. Then, using titanium, nickel, and silver as sputtering targets in this order, the rotary drum 11 is rotated, and the tatami mat is sputtered in the positive X direction A. Further, sputtering is performed in the same manner from the opposite direction, that is, from the negative direction B of X. As a result, the thickness is 0.05μ
An end face electrode including an adhesion layer (titanium thin film) 6 having a thickness of m, an electrode layer (nickel thin film) 7 having a thickness of 0.5 μm, and a surface layer (silver thin film) 8 having a thickness of 0.2 μm is formed. Figure 6
(B) shows a state in which a part of the stack 33 after the completion of sputtering is enlarged and viewed from the Y direction. Since the pattern of the protective layer is formed as a continuous stripe pattern between the elements adjacent in the Y direction, as shown in FIG. 6B, the pattern 5s of the protective layer allows the end face electrodes on both sides to be formed. The thin film patterns 23 are formed separately from each other. The film forming conditions are as follows.

【0035】[成膜条件] スパッタ圧:5mmTor
r、Arガス流量:120cc/min.、DCパワ
ー:3KW、チタン成膜時間:10分、ニッケル成膜時
間:30分、銀成膜時間:10分、ドラム回転:10r
pm。
[Film forming conditions] Sputtering pressure: 5 mm Tor
r, Ar gas flow rate: 120 cc / min. , DC power: 3 kW, titanium film formation time: 10 minutes, nickel film formation time: 30 minutes, silver film formation time: 10 minutes, drum rotation: 10r
pm.

【0036】(10)チップ化:前記積畳物を、前記ダイシ
ング装置により、XZ平面に平行に1.6mm間隔Wy
で切断する。これにより、1チップの長さ(Y方向寸
法)が1.6mm、幅(X方向寸法)が約0.8mm、
厚さ(Z方向寸法)が0.5mmのサーミスタ素子34
が複数得られる。
(10) Chip formation: The above-mentioned stacked product is separated by the dicing device in parallel with the XZ plane at 1.6 mm intervals W y.
Disconnect with. As a result, the length (dimension in Y direction) of one chip is 1.6 mm, and the width (dimension in X direction) is about 0.8 mm.
Thermistor element 34 having a thickness (dimension in the Z direction) of 0.5 mm
Can be obtained multiple times.

【0037】このようにして得られたサーミスタ素子の
交流値を下記の方法で評価した結果を従来より低温部補
償用に用いられているサーミスタ(マンガン・コバルト
複合酸化物焼結体)およびコンデンサの値と共に、表1
に示す。
The AC value of the thus obtained thermistor element was evaluated by the following method, and the result was evaluated for thermistor (manganese / cobalt complex oxide sintered body) and capacitor conventionally used for low temperature compensation. Table 1 with values
Shown in

【0038】[交流値]25℃および0℃の循風式恒温
槽中に設置された測定用治具に素子をセットした後、イ
ンピーダンスアナライザにより15MHzにおける素子
の抵抗値(Rp)と容量(Cp)を測定したものであ
る。
[AC value] After the element was set on a measuring jig installed in a circulating-type constant temperature bath at 25 ° C and 0 ° C, the resistance value (Rp) and capacitance (Cp) of the element at 15 MHz were measured by an impedance analyzer. ) Is measured.

【0039】[0039]

【表1】 またこのサーミスタ素子の温度補償特性を下記の方法で
評価した結果を示す。先ず、従来の低温部補償回路にサ
ーミスタ、コンデンサ、抵抗を有する図5に示される水
晶発信器の温度補償回路の温度補償特性を図7に、低温
部補償回路を用いず、高温部補償回路のみを用いた水晶
発信器の温度補償回路の温度補償特性を図8に、低温部
補償回路として本発明のサーミスタ素子のみを用いた図
4に示される水晶発信器の温度補償回路の温度補償特性
を図9にそれぞれ示す。
[Table 1] The results of evaluating the temperature compensation characteristics of this thermistor element by the following method are also shown. First, FIG. 7 shows the temperature compensation characteristic of the temperature compensation circuit of the crystal oscillator shown in FIG. 5, which has a thermistor, a capacitor and a resistor in the conventional low temperature compensation circuit. FIG. 8 shows the temperature compensation characteristic of the temperature compensation circuit of the crystal oscillator using the above, and the temperature compensation characteristic of the temperature compensation circuit of the crystal oscillator shown in FIG. 4 using only the thermistor element of the present invention as the low temperature compensation circuit. Each is shown in FIG.

【0040】[温度補償特性]−30℃から+80℃ま
で調整できる循風式恒温槽中に、低温部補償回路に所望
の素子を接続した水晶発振器を設置した。水晶発振器に
は直流電源(5V)および周波数カウンターが接続され
ており、温度を変化させながら発振周波数を測定する。
25℃における発振周波数をf25とすると、T℃にお
ける周波数偏差値は、次式で表わされる。 Δf/f=(fT−f25)/f25 図7〜9の比較から明らかなように、図9に示される温
度補償特性は図7とほぼ同等であり、図8に示される温
度補償特性を大幅に改善していることが判る。
[Temperature Compensation Characteristic] A crystal oscillator in which a desired element was connected to a low temperature compensating circuit was installed in an air circulation type constant temperature bath capable of adjusting from −30 ° C. to + 80 ° C. A DC power source (5V) and a frequency counter are connected to the crystal oscillator, and the oscillation frequency is measured while changing the temperature.
When the oscillation frequency at 25 ° C. is f25, the frequency deviation value at T ° C. is expressed by the following equation. Δf / f = (fT−f25) / f25 As is clear from the comparison of FIGS. 7 to 9, the temperature compensation characteristic shown in FIG. 9 is almost the same as that of FIG. 7, and the temperature compensation characteristic shown in FIG. You can see that it has improved.

【0041】また、従来より低温部補償用に用いられて
いるサーミスタ(マンガン・コバルト複合酸化物焼結
体)およびコンデンサの5〜25MHzにおける容量値
(Cp)と抵抗値(Rp)を下記の測定条件により測定
し、その結果を図10に示すと共に、本実施例のサーミ
スタ素子の5〜25MHzにおける容量値(Cp)と抵
抗値(Rp)を同様に測定し、その結果を図11に示
す。
The thermistor (manganese-cobalt complex oxide sintered body) and capacitor conventionally used for compensating low temperature parts and the capacitance value (Cp) and resistance value (Rp) at 5 to 25 MHz were measured as follows. The results are shown in FIG. 10 under the conditions, and the capacitance value (Cp) and the resistance value (Rp) at 5 to 25 MHz of the thermistor element of this example were measured in the same manner, and the results are shown in FIG.

【0042】[測定条件]25℃に温度調整された室内
に設置したインピーダンスアナライザにより、容量値
(Cp)と抵抗値(Rp)を測定した。
[Measurement conditions] The capacitance value (Cp) and the resistance value (Rp) were measured by an impedance analyzer installed in a room whose temperature was adjusted to 25 ° C.

【0043】図12は本発明の他の実施例に係る製造方
法により製造されるサーミスタ素子の断面図である。こ
の素子は、基材1上に設けられた中間電極21、中間電
極21上から基材1のX方向両端部にかけて設けられた
サーミスタ薄膜4、サーミスタ薄膜4上においてX方向
一端部から他端部へかけて設けられ、かつ中間電極21
の中間で分離された2つの両側電極22、これら電極2
2上を前記両端部側を除いて覆う保護層5、ならびに各
電極22上の前記両端部側から基材1のYZ平面に平行
な各端面へかけて設けられた2つの端面電極23を備え
る。
FIG. 12 is a sectional view of a thermistor element manufactured by a manufacturing method according to another embodiment of the present invention. This element includes an intermediate electrode 21 provided on the base material 1, a thermistor thin film 4 provided from the intermediate electrode 21 to both ends of the base material 1 in the X direction, and one end portion to the other end portion in the X direction on the thermistor thin film 4. The intermediate electrode 21
Two side electrodes 22 separated in the middle of the
2 is provided with a protective layer 5 covering the both sides except the both end sides, and two end face electrodes 23 provided from the both end sides on each electrode 22 to each end face parallel to the YZ plane of the substrate 1. .

【0044】この構成において、素子の容量は中間電極
21と各電極22との各対向部分の容量を直列に接続し
たものとなる。したがって、図2のものと同等の特性を
得るために、サーミスタ薄膜4を図2のものに比べて薄
くする等により対処するとともに、サーミスタ薄膜4を
成膜する際の、放電ガスに加えるO2 量を調整して、サ
ーミスタ薄膜4の比抵抗および比誘電率を制御すること
により対処している。
In this structure, the capacitance of the element is obtained by connecting the capacitances of the facing portions of the intermediate electrode 21 and the electrodes 22 in series. Therefore, in order to obtain the same characteristics as those of FIG. 2, the thermistor thin film 4 is made thinner than that of FIG. 2, and the O 2 added to the discharge gas when the thermistor thin film 4 is formed is formed. This is dealt with by adjusting the amount and controlling the specific resistance and relative permittivity of the thermistor thin film 4.

【0045】この素子は、上述の実施例と同様にして、
薄膜成膜により、電極21、22、サーミスタ薄膜4、
保護層5等が形成されるが、サーミスタ薄膜4はX方向
の一端から他端へかけて連続して形成されているため、
基板上に形成されるサーミスタ薄膜4のパターンは、X
方向に隣接した各素子のものが、X方向に連続したスト
ライプ状のパターン、もしくは基板全面を覆う1枚の薄
膜として形成される。また、スティック化、端面電極の
形成、チップ化等も、上述実施例の場合と同様にして行
われる。
This element is similar to the above-mentioned embodiment,
By forming a thin film, the electrodes 21 and 22, the thermistor thin film 4,
Although the protective layer 5 and the like are formed, since the thermistor thin film 4 is continuously formed from one end to the other end in the X direction,
The pattern of the thermistor thin film 4 formed on the substrate is X
The elements adjacent to each other in the direction are formed as a striped pattern continuous in the X direction or as a single thin film covering the entire surface of the substrate. Also, sticking, formation of end face electrodes, chipping, etc. are performed in the same manner as in the above-mentioned embodiment.

【0046】[0046]

【発明の効果】以上説明したように、本発明によれば、
スパッタリグ装置に導入する放電ガスとしてO2 を混合
したものを用い、その混合比率を調整することによっ
て、形成される薄膜サーミスタの比抵抗および比誘電率
を調整するようにしたため、薄膜サーミスタ素子の特性
の制御を、幾何学的形状の変更によらず、あるいは幾何
学的形状の変更と組み合わせて容易に行うことができ
る。
As described above, according to the present invention,
A mixture of O 2 is used as a discharge gas to be introduced into the sputter rig device, and the specific resistance and relative permittivity of the thin film thermistor to be formed are adjusted by adjusting the mixing ratio thereof. Can be easily controlled without changing the geometric shape or in combination with the change of the geometric shape.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の原理を説明するため、スパッタリン
グ装置に導入する放電ガス中のO2 量と、成膜される薄
膜サーミスタの比抵抗および比誘電率との関係を示す図
である。
FIG. 1 is a diagram showing the relationship between the amount of O 2 in a discharge gas introduced into a sputtering apparatus and the specific resistance and relative permittivity of a thin film thermistor to be formed in order to explain the principle of the present invention.

【図2】本発明の一実施例に係る製造方法により製造さ
れるサーミスタ素子の構造を示す斜視図である。
FIG. 2 is a perspective view showing a structure of a thermistor element manufactured by a manufacturing method according to an embodiment of the present invention.

【図3】本発明の一実施例に係る製造方法に使用される
ドラム型スパッタリング装置を示す側面図および上面図
である。
3A and 3B are a side view and a top view showing a drum type sputtering apparatus used in a manufacturing method according to an embodiment of the present invention.

【図4】 本発明の製造方法により製造されるサーミス
タ素子を用いた温度補償回路を示す回路図である。
FIG. 4 is a circuit diagram showing a temperature compensation circuit using a thermistor element manufactured by the manufacturing method of the present invention.

【図5】 従来例に係る温度補償回路を示す回路図であ
る。
FIG. 5 is a circuit diagram showing a temperature compensation circuit according to a conventional example.

【図6】 本発明の一実施例に係る製造方法におけるス
ティック化からチップ化までの工程を概念的に示す図で
ある。
FIG. 6 is a diagram conceptually showing steps from sticking to chipping in the manufacturing method according to one embodiment of the present invention.

【図7】 従来の水晶発振器に用いられている温度補償
回路の温度補償特性を示すグラフである。
FIG. 7 is a graph showing temperature compensation characteristics of a temperature compensation circuit used in a conventional crystal oscillator.

【図8】 水晶発信器に用いられる温度補償回路の低温
部補償回路を除いた際の温度補償特性を示すグラフであ
る。
FIG. 8 is a graph showing a temperature compensation characteristic when a low temperature part compensation circuit of a temperature compensation circuit used for a crystal oscillator is removed.

【図9】 本発明の一実施例に係る製造方法により製造
されるサーミスタ素子を水晶発振器における温度補償回
路の低温部補償用のサーミスタとして用いた温度補償回
路の温度補償特性を示すグラフである。
FIG. 9 is a graph showing temperature compensation characteristics of a temperature compensation circuit in which a thermistor element manufactured by a manufacturing method according to an embodiment of the present invention is used as a thermistor for compensating a low temperature portion of a temperature compensation circuit in a crystal oscillator.

【図10】 従来より低温部補償用に用いられているサ
ーミスタ(マンガン・コバルト複合酸化物焼結体)の5
〜25MHzにおける容量値(Cp)と抵抗値(Rp)
を示すグラフである。
FIG. 10 shows a thermistor (manganese-cobalt composite oxide sintered body) 5 which has been conventionally used for compensating for a low temperature part.
Capacitance value (Cp) and resistance value (Rp) at 25MHz
It is a graph which shows.

【図11】 本発明の一実施例に係る製造方法により製
造されるサーミスタ素子の5〜25MHzにおける容量
値(Cp)と抵抗値(Rp)を示すグラフである。
FIG. 11 is a graph showing the capacitance value (Cp) and the resistance value (Rp) at 5 to 25 MHz of the thermistor element manufactured by the manufacturing method according to the embodiment of the present invention.

【図12】 本発明の他の実施例に係る製造方法により
製造されるサーミスタ素子の断面図である。
FIG. 12 is a sectional view of a thermistor element manufactured by a manufacturing method according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1:基材、2:下側電極、3:上側電極、4:サーミス
タ薄膜、5:保護膜、6:密着層、7:電極層、8:表
面層、11:回転ドラム、12:ガス流、13:ターゲ
ット、21:中間電極、22:両側電極、23:端面電
極、24:31:基板、32:スティック状物、33:
積畳物、34:サーミスタ素子。
1: base material, 2: lower electrode, 3: upper electrode, 4: thermistor thin film, 5: protective film, 6: adhesion layer, 7: electrode layer, 8: surface layer, 11: rotating drum, 12: gas flow , 13: target, 21: intermediate electrode, 22: both side electrodes, 23: end face electrode, 24:31: substrate, 32: stick-like material, 33:
Stack, 34: Thermistor element.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 金属複合酸化物をターゲットとしてスパ
ッタリグ装置により薄膜を成膜することにより薄膜サー
ミスタを形成するに際し、前記スパッタリグ装置に導入
する放電ガスとしてO2 を混合したものを用い、その混
合比率を調整することによって、形成される薄膜サーミ
スタの比抵抗および比誘電率を調整することを特徴とす
る薄膜サーミスタの形成方法。
1. When forming a thin film thermistor by depositing a thin film with a sputter rig using a metal composite oxide as a target, a mixture of O 2 is used as a discharge gas introduced into the sputter rig, and the mixing ratio thereof is used. A method for forming a thin film thermistor, comprising adjusting the specific resistance and relative permittivity of the thin film thermistor to be formed by adjusting the.
【請求項2】 前記金属複合酸化物は、MnおよびCo
の複合酸化物またはMnおよびCoを主成分とする金属
複合酸化物であることを特徴とする請求項1記載の薄膜
サーミスタの形成方法。
2. The metal complex oxide is Mn and Co.
2. The method for forming a thin film thermistor according to claim 1, wherein the thin film thermistor is a complex oxide of 1 or a metal complex oxide containing Mn and Co as main components.
【請求項3】 前記スパッタリング装置によって成膜さ
れた薄膜にアニ−ルを施すことを特徴とする請求項1ま
たは2記載の薄膜サーミスタの形成方法。
3. The method for forming a thin film thermistor according to claim 1, wherein the thin film formed by the sputtering apparatus is annealed.
【請求項4】 基材(1)、この基材上に形成した第1
の電極層(2,21)、この第1電極層上に形成した薄
膜サーミスタ(4)、およびこの薄膜サーミスタ上に形
成され、この薄膜サーミスタを挟んで前記第1電極層と
対向する第2の電極層(3,22)を備えた薄膜サーミ
スタ素子を製造する方法であって、 前記基材となる基板(31)上に前記第1電極層となる
薄膜パターンを成膜する工程と、 前記第1電極層となる薄膜パターンの上に前記薄膜サー
ミスタとなる薄膜パターンを請求項1または2記載の方
法で形成する工程と、 前記薄膜サーミスタとなる薄膜パターンの上に前記第2
電極層となる薄膜パターンを成膜する工程と、 前記第1電極層、薄膜サーミスタ、および第2電極層の
薄膜パターンが形成された前記基板を切断して前記薄膜
サーミスタ素子毎のチップ(34)とする工程とを具備
することを特徴とする薄膜サーミスタ素子の製造方法。
4. A base material (1), a first formed on the base material.
Electrode layer (2, 21), a thin film thermistor (4) formed on the first electrode layer, and a second thin film thermistor that is formed on the thin film thermistor and faces the first electrode layer with the thin film thermistor interposed therebetween. A method of manufacturing a thin film thermistor element having electrode layers (3, 22), comprising: forming a thin film pattern to be the first electrode layer on a substrate (31) to be the base material; A step of forming a thin film pattern to be the thin film thermistor on the thin film pattern to be one electrode layer by the method according to claim 1 or 2, and the second step to be formed on the thin film pattern to be the thin film thermistor.
A step of forming a thin film pattern to be an electrode layer, and cutting the substrate on which the thin film pattern of the first electrode layer, the thin film thermistor, and the second electrode layer is formed, and a chip (34) for each thin film thermistor element A method of manufacturing a thin film thermistor element, comprising:
【請求項5】 前記第1電極層、薄膜サーミスタ、およ
び第2電極層の薄膜パターンを形成した後、これら薄膜
パターンに対してアニールを施す工程を有することを特
徴とする請求項4記載の薄膜サーミスタ素子の製造方
法。
5. The thin film according to claim 4, further comprising a step of forming thin film patterns of the first electrode layer, the thin film thermistor, and the second electrode layer, and then annealing the thin film patterns. Manufacturing method of thermistor element.
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* Cited by examiner, † Cited by third party
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