JPH0955303A - Chip type thin film thermistor element and production thereof - Google Patents

Chip type thin film thermistor element and production thereof

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Publication number
JPH0955303A
JPH0955303A JP7226054A JP22605495A JPH0955303A JP H0955303 A JPH0955303 A JP H0955303A JP 7226054 A JP7226054 A JP 7226054A JP 22605495 A JP22605495 A JP 22605495A JP H0955303 A JPH0955303 A JP H0955303A
Authority
JP
Japan
Prior art keywords
thin film
thermistor
electrode layer
electrode
layer
Prior art date
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Pending
Application number
JP7226054A
Other languages
Japanese (ja)
Inventor
Motohiro Yabusaki
素弘 薮崎
Kunio Kikuji
邦雄 菊次
Kenji Tomonari
健二 友成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui Mining and Smelting Co Ltd
Original Assignee
Mitsui Mining and Smelting Co Ltd
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Filing date
Publication date
Application filed by Mitsui Mining and Smelting Co Ltd filed Critical Mitsui Mining and Smelting Co Ltd
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Publication of JPH0955303A publication Critical patent/JPH0955303A/en
Pending legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To facilitate production of a temperature compensaticn circuit by decreasing the number of components to be mounted. SOLUTION: The chip type thin film thermistor element comprises a base material 1 having an element forming surface, a first electrode layer 2 provided on the element forming surface, a thermistor thin film 3 provided on the first electrode layer, and second and third electrode layers 4, 5 facing the first electrode layer through the thermistor thin film. At the time of producing an element, the thermistor thin film is not required to be patterned separately for each element.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、例えば水晶発振器の低
温部補償用に用いられる負の温度係数を有するサーミス
タとして好適に用いられる、チップ型薄膜サーミスタ素
子の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a chip type thin film thermistor element, which is preferably used as a thermistor having a negative temperature coefficient used for compensating a low temperature part of a crystal oscillator.

【0002】[0002]

【従来の技術】携帯電話等の屋外で使用される小型通信
機器には、使用温度による発振周波数の変化が僅少とな
るようにATカット板水晶振動子と増幅器と温度補償回
路を含む温度補償型の水晶発振器が用いられているが、
この温度補償回路としては、従来、図4に示されるもの
が知られている。
2. Description of the Related Art A small-sized communication device such as a mobile phone used outdoors is a temperature-compensated type including an AT-cut crystal oscillator, an amplifier and a temperature compensating circuit so that the change of the oscillation frequency due to the operating temperature is slight. Although the crystal oscillator of
As this temperature compensation circuit, the one shown in FIG. 4 is conventionally known.

【0003】この温度補償回路は、同図に示すように、
水晶振動子に直列に接続した低温部補償回路Lおよび高
温部補償回路Hを備える。低温部補償回路Lは相互に並
列に接続したコンデンサCL およびサーミスタThL
有し、高温部補償回路Hは相互に並列に接続したコンデ
ンサCH およびサーミスタThH を有する。サーミスタ
ThL 、ThH はいずれも負の温度特性を有するもので
ある。そして各コンデンサCL 、CH の容量と温度補償
回路全体としての等価直列容量との比の温度変化に対す
る変化量が、低温部補償回路Lでは常温(25℃)以上
においては僅少であるが低温部において大きくなるよう
に、また高温部補償回路Hでは常温以下においては僅少
であるが高温部において大きくなるように、それぞれの
コンデンサCL 、CH とサーミスタThL 、ThH を設
定している。
This temperature compensation circuit, as shown in FIG.
A low temperature compensation circuit L and a high temperature compensation circuit H connected in series to the crystal unit are provided. The low temperature compensation circuit L has a capacitor C L and a thermistor Th L connected in parallel with each other, and the high temperature compensation circuit H has a capacitor C H and a thermistor Th H connected in parallel with each other. Both of the thermistors Th L and Th H have negative temperature characteristics. The amount of change in the ratio of the capacitances of the capacitors C L and C H to the equivalent series capacitance of the temperature compensation circuit as a whole with respect to temperature changes is small in the low temperature compensation circuit L at room temperature (25 ° C.) or higher, but at low temperatures. The capacitors C L and C H and the thermistors Th L and Th H are set so as to become large in the high temperature part and in the high temperature part compensating circuit H so as to become small in the high temperature part although it is small at room temperature and below. .

【0004】また、温度補償回路の補償感度調整用とし
て、低温部補償回路LにおいてはサーミスタThL に並
列に抵抗RL を挿入し、高温部補償回路2においてはサ
ーミスタThH に直列に抵抗RH を挿入している。した
がって、低温部補償回路Lおよび高温部補償回路Hに使
用されるチップ型素子としては、サーミスタ、コンデン
サおよび調整抵抗の3種類を必要とする。
In order to adjust the compensation sensitivity of the temperature compensating circuit, a resistor R L is inserted in parallel with the thermistor Th L in the low temperature compensating circuit L, and a resistor R is connected in series with the thermistor Th H in the high temperature compensating circuit 2. Inserting H. Therefore, the chip type elements used in the low temperature part compensation circuit L and the high temperature part compensation circuit H require three types of thermistors, capacitors and adjusting resistors.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、水晶発
振器の小型化が要求される昨今においては、より実装部
品数が少なく、かつ製造容易であることが要求されてい
る。
However, with the recent demand for miniaturization of crystal oscillators, there is a demand for a smaller number of mounted components and easier manufacture.

【0006】そこで本発明は、水晶発振器の温度補償回
路の低温部補償用のサーミスタ用等として有用なチップ
型薄膜サーミスタ素子およびその製造方法において、実
装部品をより少なくし、補償回路の製造をより容易化す
ることを目的とする。
Therefore, the present invention provides a chip-type thin film thermistor element useful as a thermistor for compensating a low temperature portion of a temperature compensation circuit of a crystal oscillator and a method of manufacturing the same, in which the number of mounting components is reduced and the production of the compensation circuit is further improved. The purpose is to facilitate.

【0007】[0007]

【課題を解決するための手段および作用】この目的を達
成するため本発明のチップ型薄膜サーミスタ素子は、素
子形成面を有する基材(1)、前記素子形成面上に設け
られた第1の電極層(2)、この第1電極層上に設けら
れたサーミスタ薄膜(3)、ならびに、このサーミスタ
薄膜を介して前記第1電極層と対向する第2および第3
の電極層(4,5)を具備することを特徴とする。
In order to achieve this object, the chip type thin film thermistor element of the present invention comprises a base material (1) having an element forming surface, and a first element provided on the element forming surface. An electrode layer (2), a thermistor thin film (3) provided on the first electrode layer, and second and third electrodes facing the first electrode layer via the thermistor thin film.
It is characterized by comprising the electrode layers (4, 5).

【0008】この構成において、第2電極層および第1
電極層間は第1のサーミスタ素子として作用し、第3電
極層および第1電極層間は第2のサーミスタ素子として
作用する。したがって、第1および第2サーミスタ素子
を直列に接続した構成となっている。所望の特性は、サ
ーミスタ薄膜の温度特性、誘電率、膜厚、各電極間の交
差面積等を制御することによって得られる。
In this structure, the second electrode layer and the first electrode layer
The electrode layers act as a first thermistor element, and the third electrode layer and the first electrode layer act as a second thermistor element. Therefore, the first and second thermistor elements are connected in series. The desired characteristics can be obtained by controlling the temperature characteristics of the thermistor thin film, the dielectric constant, the film thickness, the crossing area between the electrodes, and the like.

【0009】具体的な一態様においては、前記サーミス
タ素子は負の抵抗温度係数を有し、25℃、5〜25M
Hzにおける前記第2および第3電極層間の容量値が1
5pF以上、抵抗値が100Ω以下であることを特徴と
する。かかる容量値が15pF未満では、水晶発振器の
発振が不安定となり、また、抵抗値が100Ωを超える
と、損失抵抗が大きくなり、望ましくないからである。
かかる特性を制御することにより、図4の従来例におけ
る低温部補償回路のコンデンサCL 、さらには調整抵抗
L の機能をサーミスタ素子が有し、図5に示すよう
に、低温部補償回路を本サーミスタ素子ThL のみで構
成することも可能である。
In a specific embodiment, the thermistor element has a negative temperature coefficient of resistance, 25 ° C., 5 to 25M.
The capacitance value between the second and third electrode layers at 1 Hz is 1
The resistance value is 5 pF or more and the resistance value is 100 Ω or less. When the capacitance value is less than 15 pF, the oscillation of the crystal oscillator becomes unstable, and when the resistance value exceeds 100Ω, the loss resistance becomes large, which is not desirable.
By controlling such characteristics, the thermistor element has the functions of the capacitor C L of the low temperature compensation circuit and the adjusting resistor R L in the conventional example of FIG. 4, and as shown in FIG. It is also possible to form the thermistor element Th L only.

【0010】このような本発明のチップ型薄膜サーミス
タ素子の製造は、前記基材となる基板(31)上に複数
チップ分の前記第1電極層をマトリクス状に配置した薄
膜パターンを成膜し、次に、前記サーミスタ薄膜となる
層を前記複数チップの領域にわたる1枚の薄膜層として
成膜し、次に、前記第1電極層に対応する前記第2およ
び第3電極層の薄膜パターンを成膜し、そして、前記第
2および第3電極層の薄膜パターンを成膜した後、チッ
プ(34)毎に切断することにより、行うことができ
る。これによれば、サーミスタ薄膜を、全チップに渡っ
て連続した1つの薄膜として成膜することができ、各チ
ップ毎に孤立したパターンとして成膜することが不要と
なるため、生産性の向上が図られるとともに、サーミス
タ薄膜あるいは素子としての特性向上が図られる。
In manufacturing such a chip type thin film thermistor element of the present invention, a thin film pattern in which the first electrode layers for a plurality of chips are arranged in a matrix is formed on the substrate (31) as the base material. Next, a layer to be the thermistor thin film is formed as one thin film layer over the area of the plurality of chips, and then a thin film pattern of the second and third electrode layers corresponding to the first electrode layer is formed. This can be performed by forming a film, forming the thin film patterns of the second and third electrode layers, and then cutting each chip (34). According to this, it is possible to form the thermistor thin film as one continuous thin film over all chips, and it is not necessary to form an isolated pattern for each chip, so that the productivity is improved. At the same time, the characteristics of the thermistor thin film or element can be improved.

【0011】なお、より具体的な態様においては、第1
電極層と第2および第3電極層とがサーミスタ薄膜を介
して対向する素子部分の上が保護層(6)で覆われる。
また、素子のX方向に垂直な両端面上には、外部との接
続のために、それぞれ第2電極層および第3電極層に接
続した端面電極層(7)が設けられる。なお、外部との
接続のためには、端面電極に限らず、ワイヤボンディン
グ等の他の手段を用いても良い。
In a more specific aspect, the first
The protective layer (6) covers the element portion where the electrode layer and the second and third electrode layers face each other with the thermistor thin film interposed therebetween.
Further, on both end faces of the element perpendicular to the X direction, end face electrode layers (7) connected to the second electrode layer and the third electrode layer are provided for connection to the outside. In addition, for connection to the outside, not only the end face electrode but other means such as wire bonding may be used.

【0012】[0012]

【実施例】図1(a)は本発明の一実施例に係るチップ
型薄膜サーミスタ素子を示す平面図であり、同図(b)
はそのAA線断面図である。同図に示すように、この素
子は、各面がXYZ方向に直行するほぼ直方体形状を有
し、Z方向に垂直な1つの面を素子形成面とする基材
1、素子形成面上に設けられた第1の電極層2、第1電
極層2を覆い、素子形成面のX方向1端から他端へかけ
て設けられたサーミスタ薄膜3、ならびに、サーミスタ
薄膜3を介して第1電極層2と対向する第2および第3
の電極層4および5を備える。また、第1電極層2と第
2および第3電極層4および5とがサーミスタ薄膜3を
介して対向する素子部分の上は保護層6で覆われてい
る。また、素子のX方向に垂直な両端面上から第2およ
び第3電極層4および5上にかけては、外部との接続の
ために、それぞれ第2電極層および第3電極層4および
5に接続した端面電極層7が設けられる。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1A is a plan view showing a chip type thin film thermistor element according to an embodiment of the present invention, and FIG.
Is a sectional view taken along the line AA. As shown in the figure, this element has a substantially rectangular parallelepiped shape in which each surface is orthogonal to the XYZ directions, and is provided on the substrate 1 and the element forming surface having one surface perpendicular to the Z direction as the element forming surface. Provided first electrode layer 2, a thermistor thin film 3 which covers the first electrode layer 2 and is provided from one end in the X direction of the element formation surface to the other end, and the first electrode layer through the thermistor thin film 3 2nd and 3rd facing 2
Of the electrode layers 4 and 5. The element layer where the first electrode layer 2 and the second and third electrode layers 4 and 5 face each other via the thermistor thin film 3 is covered with a protective layer 6. In addition, from both end surfaces perpendicular to the X direction of the element to the second and third electrode layers 4 and 5 are connected to the second electrode layer and the third electrode layer 4 and 5 for connection with the outside, respectively. The end face electrode layer 7 is provided.

【0013】基材1は、ホウケイ酸バリウムガラス等か
らなる。第1〜第3電極層2、4、5はニッケル、クロ
ム、アルミニウム、チタン、銅等の薄膜からなる。ま
た、サーミスタ薄膜3はマンガン・コバルト複合酸化
物、これにニッケル、銅、カルシウムのうちの少なくと
も1種を含む複合酸化物である。
The substrate 1 is made of barium borosilicate glass or the like. The first to third electrode layers 2, 4, 5 are thin films of nickel, chromium, aluminum, titanium, copper or the like. The thermistor thin film 3 is a manganese-cobalt complex oxide, which is a complex oxide containing at least one of nickel, copper, and calcium.

【0014】サーミスタ薄膜3の厚みは0.5〜20μ
mが望ましく、厚みが0.5μm未満では本素子の容量
値(Cp)、抵抗値(Rp)の制御が困難であり、厚み
が20μmを超えると厚膜領域となり、コスト高とな
る。また、第2電極層および第3電極層4および5と第
1電極層2との重なり部分の面積(電極面積)は長さ1
00〜800μm×幅100〜600μmである。電極
面積がこれより小さいと25℃、15MHzにおける容
量値(Cp)が15pF以上であるという、後述の要件
を満足できず、またチップサイズにより制限されるた
め、これより大きくできない。
The thermistor thin film 3 has a thickness of 0.5 to 20 μm.
When the thickness is less than 0.5 μm, it is difficult to control the capacitance value (Cp) and the resistance value (Rp) of the device, and when the thickness exceeds 20 μm, a thick film region is formed, resulting in high cost. The area (electrode area) of the overlapping portion of the first electrode layer 2 and the second and third electrode layers 4 and 5 has a length of 1
The width is 100 to 600 μm. If the electrode area is smaller than this, the later-described requirement that the capacitance value (Cp) at 25 ° C. and 15 MHz is 15 pF or more cannot be satisfied, and since it is limited by the chip size, it cannot be made larger than this.

【0015】保護層6は、第2および第3電極層4およ
び5のX方向端部側が露出するように設けられている。
保護層6の材料としては、シリコーン樹脂、エポキシ樹
脂、ポリイミド樹脂等の絶縁性耐熱樹脂が例示される。
また、第2および第3電極層4および5の上に酸化ケイ
素薄膜を形成し、その上に絶縁性耐熱樹脂を設け、これ
らの層で保護層6を構成して、耐熱性を向上させるよう
にしてもよい。
The protective layer 6 is provided so that the X-direction end portions of the second and third electrode layers 4 and 5 are exposed.
Examples of the material of the protective layer 6 include insulating heat resistant resins such as silicone resin, epoxy resin, and polyimide resin.
Further, a silicon oxide thin film is formed on the second and third electrode layers 4 and 5, and an insulating heat-resistant resin is provided thereon, and the protective layer 6 is constituted by these layers to improve heat resistance. You may

【0016】端面電極層7は下から密着層、電極層、お
よび半田層の順の3層で構成され、各端面電極層7の密
着層はそれぞれ第2および第3電極層4および5に接続
している。端面電極層7の密着層はチタンまたはクロム
の薄膜からなり、電極層はニッケル薄膜、または銅、ニ
ッケル、銀を主剤としたポリマーまたはサーメット厚膜
からなる。また、表面層はスズ薄膜等の半田下地層また
はその上のPb/Sn、Ag/Sn等の層からなる。各
端面電極層7は、それぞれ第2および第3電極層4およ
び5のX方向端部側露出部を覆うように形成される。な
お、端面電極層7の密着層として、銀粉を主成分とした
樹脂硬化型ペーストを両端面に塗布、硬化したものを用
いてもよい。
The end face electrode layer 7 is composed of an adhesive layer, an electrode layer, and a solder layer in this order from the bottom, and the adhesive layer of each end face electrode layer 7 is connected to the second and third electrode layers 4 and 5, respectively. are doing. The adhesion layer of the end face electrode layer 7 is made of a titanium or chromium thin film, and the electrode layer is made of a nickel thin film or a polymer or cermet thick film containing copper, nickel, or silver as a main component. The surface layer is composed of a solder underlayer such as a tin thin film or a layer of Pb / Sn, Ag / Sn or the like on the solder underlayer. Each of the end face electrode layers 7 is formed so as to cover the exposed portion of the second and third electrode layers 4 and 5 in the X direction. As the adhesive layer of the end face electrode layer 7, a resin-curable paste containing silver powder as a main component applied to both end faces and cured may be used.

【0017】このサーミスタ素子は、負の抵抗温度係数
を有し、サーミスタの電気伝導特性および誘電特性を利
用することにより、図5に示すように低温部補償回路を
1つのチップThL で実現するものである。すなわち、
サーミスタを構成する複合酸化物を薄膜化し、誘電体特
性を付加することにより、低温部補償用として従来は必
要であった図4に示されるコンデンサCL と抵抗RL
不要となる。またそのためには、25℃、5〜25MH
zにおける容量値(Cp)をが15pF以上、抵抗値
(Rp)を100Ω以下とする必要がある。容量値(C
p)が15pF未満では、水晶発振器の発振が不安定と
なり、また、抵抗値(Rp)が100Ωを超えると、損
失抵抗が大きくなり、望ましくない。
This thermistor element has a negative temperature coefficient of resistance, and by utilizing the electric conduction characteristic and the dielectric characteristic of the thermistor, a low temperature compensation circuit is realized in one chip Th L as shown in FIG. It is a thing. That is,
By thinning the complex oxide forming the thermistor and adding dielectric characteristics, the capacitor C L and the resistor R L shown in FIG. 4 which are conventionally required for compensating for the low temperature portion are not required. For that purpose, 25 ° C, 5-25 MH
It is necessary that the capacitance value (Cp) at z is 15 pF or more and the resistance value (Rp) is 100Ω or less. Capacity value (C
When p) is less than 15 pF, the oscillation of the crystal oscillator becomes unstable, and when the resistance value (Rp) exceeds 100Ω, loss resistance becomes large, which is not desirable.

【0018】次に、このサーミスタ素子の製造方法を説
明する。製造は、下記(1)〜(10)の手順で行う。
Next, a method of manufacturing the thermistor element will be described. The manufacturing is performed by the following procedures (1) to (10).

【0019】(1)基材処理:基材1となる、縦100m
m、横100mm、厚さ0.5mmのホウケイ酸バリウ
ムガラス基板を用意し、これを、中性洗剤を満たした超
音波洗浄槽中において脱脂し、その後、超純水で洗浄
し、そして、クリーンルーム内で室温下において乾燥さ
せる。
(1) Substrate treatment: 100 m in length, which is the substrate 1.
A barium borosilicate glass substrate having a size of m, a width of 100 mm and a thickness of 0.5 mm was prepared, degreased in an ultrasonic cleaning tank filled with a neutral detergent, and then washed with ultrapure water, and a clean room Dry in a room temperature at room temperature.

【0020】(2)下側電極成膜:図2に示すようなドラ
ム型スパッタリング装置を用い、リフトオフ法により、
XY方向にマトリクス状に配置された複数チップ分の第
1電極2パターンを形成する。すなわちまず、基板上の
第1電極2パターンを形成する部分以外をレジストで覆
い、この基板を回転ドラム11に装着する。次に、チタ
ンおよびニッケルを順次スパッタリングターゲット13
として用い、回転ドラム11を回転させ、アルゴン・ガ
ス流12を供給しながらスパッタリングを行なう。スパ
ッタリング終了後、レジストを剥離する。これにより、
膜厚が0.1μmのチタン層を基板に対する密着層とす
る、膜厚が0.3μmのニッケル薄膜による第1電極2
のパターンが形成される。チタンを密着層としたのは、
基材1を構成するホウケイ酸バリウムガラスとの密着
性、およびサーミスタ薄膜3(マンガン・コバルト・ニ
ッケル複合酸化物薄膜)に対する影響を考慮したもので
ある。なお、成膜条件は次の通りである。
(2) Lower electrode film formation: Using a drum type sputtering apparatus as shown in FIG.
First electrode 2 patterns for a plurality of chips arranged in a matrix in the XY directions are formed. That is, first, a portion other than the portion where the first electrode 2 pattern is formed on the substrate is covered with a resist, and the substrate is mounted on the rotary drum 11. Next, titanium and nickel are sequentially sputtered onto the sputtering target 13.
The rotary drum 11 is rotated, and sputtering is performed while supplying the argon gas flow 12. After the sputtering is completed, the resist is peeled off. This allows
The first electrode 2 made of a nickel thin film having a thickness of 0.3 μm, which uses a titanium layer having a thickness of 0.1 μm as an adhesion layer to the substrate.
Pattern is formed. The adhesion layer of titanium is
This is in consideration of the adhesion to the barium borosilicate glass that constitutes the base material 1 and the influence on the thermistor thin film 3 (manganese-cobalt-nickel composite oxide thin film). The film forming conditions are as follows.

【0021】[成膜条件]スパッタ圧:5mmTor
r、Arガス流量:120cc/min.、DCパワ
ー:3KW、チタン成膜時間:20分、ニッケル成膜時
間:30分、ドラム回転:10rpm。
[Film forming conditions] Sputtering pressure: 5 mm Tor
r, Ar gas flow rate: 120 cc / min. , DC power: 3 KW, titanium film formation time: 20 minutes, nickel film formation time: 30 minutes, drum rotation: 10 rpm.

【0022】(3)サーミスタ成膜:図2のドラム型スパ
ッタリング装置を用い、第1電極2のパターンを形成し
た基板を回転ドラム11に装着する。次にマンガン・コ
バルト・ニッケル複合酸化物をスパッタリングターゲッ
ト13とし、回転ドラム11を回転させ、アルゴンおよ
び酸素の混合ガス流12を供給しながらスパッタリング
を行なう。これにより、基板および下側電極2上に厚さ
0.6μmのサーミスタ薄膜(マンガン・コバルト・ニ
ッケル複合酸化物薄膜)が形成される。なお、成膜条件
は次の通りである。
(3) Thermistor film formation: Using the drum type sputtering apparatus of FIG. 2, the substrate on which the pattern of the first electrode 2 is formed is mounted on the rotary drum 11. Next, the manganese-cobalt-nickel composite oxide is used as the sputtering target 13, the rotary drum 11 is rotated, and sputtering is performed while supplying the mixed gas flow 12 of argon and oxygen. As a result, a thermistor thin film (manganese / cobalt / nickel composite oxide thin film) having a thickness of 0.6 μm is formed on the substrate and the lower electrode 2. The film forming conditions are as follows.

【0023】[成膜条件]スパッタ圧:2mmTor
r、ArおよびO2 の混合ガスの流量:20cc/mi
n.(Ar:18cc/min.、O2 :2cc/mi
n.)、DCパワー:1KW、成膜時間:4時間、ドラ
ム回転:10rpm。
[Film forming conditions] Sputtering pressure: 2 mm Tor
Flow rate of mixed gas of r, Ar and O 2 : 20 cc / mi
n. (Ar: 18 cc / min., O 2 : 2 cc / mi
n. ), DC power: 1 kW, film formation time: 4 hours, drum rotation: 10 rpm.

【0024】(4)上側電極成膜:図2のドラム型スパッ
タリング装置を用い、リフトオフ法により第2および第
3電極4、5のパターンを形成する。すなわち、まず、
サーミスタ薄膜3のパターンが形成された基板上の第2
および第3電極4、5のパターンを形成する部分以外を
レジストで覆い、この基板を回転ドラム11に装着す
る。次に、ニッケルをスパッタリングターゲット13と
して用い、回転ドラム11を回転させ、アルゴン・ガス
流12を供給しながらスパッタリングを行なう。そして
スパッタリング終了後、レジストを剥離する。これによ
り、厚さ0.3μmの第2および第3電極4、5のパタ
ーン(ニッケル薄膜)が形成される。なお成膜条件は次
の通りである。
(4) Upper electrode film formation: The pattern of the second and third electrodes 4 and 5 is formed by the lift-off method using the drum type sputtering apparatus shown in FIG. That is, first,
The second on the substrate on which the pattern of the thermistor thin film 3 is formed
Then, the substrate other than the portions where the pattern of the third electrodes 4 and 5 is formed is covered with a resist, and this substrate is mounted on the rotary drum 11. Next, using nickel as the sputtering target 13, the rotary drum 11 is rotated and sputtering is performed while supplying the argon gas flow 12. Then, after the sputtering is completed, the resist is peeled off. As a result, a pattern (nickel thin film) of the second and third electrodes 4 and 5 having a thickness of 0.3 μm is formed. The film forming conditions are as follows.

【0025】[成膜条件]スパッタ圧:5mmTor
r、Arガス流量:120cc/min.、DCパワ
ー:3KW、成膜時間:30分、ドラム回転:10rp
m。
[Film forming conditions] Sputtering pressure: 5 mm Tor
r, Ar gas flow rate: 120 cc / min. , DC power: 3 kW, film formation time: 30 minutes, drum rotation: 10 rp
m.

【0026】(5)保護膜成膜:図2のドラム型スパッタ
リング装置を用い、リフトオフ法により保護層6を構成
する酸化ケイ素薄膜を第2および第3電極4、5パター
ン上に形成する。すなわち、まず、保護層6のパターン
が形成される部分以外をレジストで覆う。このとき、保
護層6が、第2および第3電極4、5の端面部分が露出
するようにして形成されるように、また保護層6のパタ
ーンはY方向に隣接した各素子間で連続したストライプ
状のものとして形成されるようにレジストを配置する。
次に、SiO2 をターゲット13とし、回転ドラム11
を回転させ、アルゴン・ガス流12を供給しながらスパ
ッタリングを行う。そしてスパッタリング終了後、レジ
ストを剥離する。これにより保護層5を構成する厚さ
0.4μmの酸化ケイ素薄膜が形成される。なお成膜条
件は次の通りである。
(5) Protective film formation: Using the drum type sputtering apparatus of FIG. 2, a silicon oxide thin film forming the protective layer 6 is formed on the second and third electrodes 4 and 5 pattern by the lift-off method. That is, first, the portion of the protective layer 6 other than the portion where the pattern is formed is covered with a resist. At this time, the protective layer 6 is formed so that the end face portions of the second and third electrodes 4 and 5 are exposed, and the pattern of the protective layer 6 is continuous between adjacent elements in the Y direction. The resist is arranged so as to be formed as a stripe shape.
Next, using SiO 2 as the target 13, the rotary drum 11
Is rotated, and sputtering is performed while supplying the argon gas flow 12. Then, after the sputtering is completed, the resist is peeled off. As a result, a 0.4 μm thick silicon oxide thin film forming the protective layer 5 is formed. The film forming conditions are as follows.

【0027】[成膜条件]スパッタ圧:2mmTor
r、Arガス流量:20cc/min.、DCパワー:
1KW、成膜時間:4時間、ドラム回転:10rpm。
[Deposition conditions] Sputtering pressure: 2 mm Tor
r, Ar gas flow rate: 20 cc / min. , DC power:
1 kW, film formation time: 4 hours, drum rotation: 10 rpm.

【0028】(6)アニール:エアーオーブンにより、3
00℃で4時間、アニールを行ない、その後、空気中で
自然冷却させる。このアニールと、前記(3)のサーミ
スタ成膜工程におけるArガスへのO2 ガスの混入とに
より、サーミスタ薄膜3は熱的安定性が向上し、経時変
化が減少したものとなる。
(6) Annealing: 3 by air oven
Annealing is carried out at 00 ° C. for 4 hours, and then naturally cooled in air. By this annealing and the mixing of O 2 gas with Ar gas in the thermistor film forming step (3), the thermistor thin film 3 has improved thermal stability and reduced change over time.

【0029】(7)保護樹脂印刷:0.1mm厚さのパタ
ーニングされたメタルマスクを用い、エポキシ系熱硬化
樹脂をスクリーン印刷機にてスクリーン印刷し、これを
排気型オーブン中で200℃、30分、加熱硬化するこ
とによって、厚さ50μmの絶縁性耐熱樹脂層を上記酸
化ケイ素薄膜上に形成する。これにより、酸化ケイ素薄
膜および絶縁性耐熱樹脂層からなる保護層6のパターン
が形成される。
(7) Printing of protective resin: Using a patterned metal mask having a thickness of 0.1 mm, epoxy thermosetting resin was screen-printed by a screen printing machine, and this was printed in an exhaust type oven at 200 ° C. for 30 minutes. By heat-curing for a minute, an insulating heat-resistant resin layer having a thickness of 50 μm is formed on the silicon oxide thin film. Thereby, the pattern of the protective layer 6 including the silicon oxide thin film and the insulating heat resistant resin layer is formed.

【0030】(8)スティック化:以下の工程の説明では
主に図3を参照する。粘着性テープ上に、保護層6まで
の薄膜パターンが形成された基板31を配置し、そして
これをダイシング装置に配置し、その高速回転するダイ
ヤモンドブレードによって、粘着性テープ上の基板31
をスティック状に順次切断する。切断方向は、サーミス
タ素子を基準とする図1および図3のXYZ方向によれ
ばYZ方向に平行であり、切断間隔は基材1のX方向幅
x に一致する。次に、このようにして切断した基材1
を粘着性テープから剥離する。これにより、長さが10
0mm、幅が1.6mm、厚さが0.5mmの、多数の
スティック状に切断されたスティック状物32を得る。
(8) Sticking: In the following description of the steps, FIG. 3 is mainly referred to. The substrate 31 on which the thin film pattern up to the protective layer 6 is formed is placed on the adhesive tape, and this is placed in a dicing device, and the substrate 31 on the adhesive tape is placed by the diamond blade rotating at a high speed.
Are cut into sticks one after another. The cutting direction is parallel to the YZ direction according to the XYZ directions of FIGS. 1 and 3 with the thermistor element as a reference, and the cutting interval matches the width W x of the substrate 1 in the X direction. Next, the base material 1 cut in this way
From the adhesive tape. This gives a length of 10
A large number of stick-shaped objects 32, each having a width of 0 mm, a width of 1.6 mm and a thickness of 0.5 mm, are obtained by cutting the stick-shaped material 32.

【0031】(9)端面電極の成膜:スティック状物32
を複数本ずつ、各スティックの向きを揃え、各スティッ
ク状物32をZ方向に積み重ねる。
(9) Film formation of end face electrode: stick-like material 32
A plurality of sticks are aligned in the direction of each stick, and the stick-like objects 32 are stacked in the Z direction.

【0032】次に、この積畳物33を、Xの正方向から
スパッタリングが行われるように、図2のスパッタリン
グ装置の回転ドラム11に装着する。そして、チタン、
ニッケルおよび銀をこの順で順次スパッタリングターゲ
ット13として用い、回転ドラム11を回転させなが
ら、前記積畳物に対し、Xの正方向(方向A)からスパ
ッタリングを行う。また、逆の方向からも、すなわちX
の負方向(方向B)からも同様にしてスパッタリングを
行う。これにより、厚さが0.05μmの密着層(チタ
ン薄膜)、厚さが0.5μmの電極層(ニッケル薄
膜)、および厚さが0.2μmの表面層(銀薄膜)から
なる端面電極が形成される。図1(b)はこのスパッタ
リング終了後の積畳物33の一部を拡大してY方向から
見た様子を示す。保護層のパターンは、Y方向に隣接す
る各素子間で連続したストライプ状のものとして成膜さ
れているため、図3(b)に示すように、保護層のパタ
ーン5sにより、両側の端面電極の薄膜パターン23は
相互に分離して成膜される。なお、成膜条件は次の通り
である。
Next, the product 33 is mounted on the rotary drum 11 of the sputtering apparatus of FIG. 2 so that the sputtering is performed from the positive X direction. And titanium,
Nickel and silver are sequentially used as the sputtering target 13 in this order, and the rotary drum 11 is rotated, and the stack is sputtered in the positive X direction (direction A). Also from the opposite direction, ie X
Similarly, sputtering is performed from the negative direction (direction B). As a result, an end face electrode including an adhesion layer (titanium thin film) having a thickness of 0.05 μm, an electrode layer (nickel thin film) having a thickness of 0.5 μm, and a surface layer (silver thin film) having a thickness of 0.2 μm is obtained. It is formed. FIG. 1B shows an enlarged view of a part of the pavement 33 after completion of the sputtering, as viewed from the Y direction. Since the pattern of the protective layer is formed as a continuous stripe pattern between the elements adjacent to each other in the Y direction, as shown in FIG. The thin film patterns 23 are formed separately from each other. The film forming conditions are as follows.

【0033】[成膜条件]スパッタ圧:5mmTor
r、Arガス流量:120cc/min.、DCパワ
ー:3KW、チタン成膜時間:10分、ニッケル成膜時
間:30分、銀成膜時間:10分、ドラム回転:10r
pm。
[Film forming conditions] Sputtering pressure: 5 mm Tor
r, Ar gas flow rate: 120 cc / min. , DC power: 3 kW, titanium film formation time: 10 minutes, nickel film formation time: 30 minutes, silver film formation time: 10 minutes, drum rotation: 10r
pm.

【0034】(10)チップ化:前記積畳物を、前記ダイシ
ング装置により、XZ平面に平行に0.8mm間隔(W
y )で切断する。これにより、1チップの長さ(X方向
寸法)が1.6mm、幅(Y方向寸法)が約0.8m
m、厚さ(Z方向寸法)が0.5mmのサーミスタ素子
34が複数得られる。
(10) Chip formation: The above-mentioned stacked mats were separated by 0.8 mm intervals (W) in parallel with the XZ plane by the dicing device.
Cut with y ). As a result, the length (dimension in X direction) of one chip is 1.6 mm, and the width (dimension in Y direction) is approximately 0.8 m.
A plurality of thermistor elements 34 having a thickness of m and a thickness (dimension in the Z direction) of 0.5 mm are obtained.

【0035】このようにして得られたサーミスタ素子の
交流値を下記の方法で評価した結果を従来より低温部補
償用に用いられているサーミスタ(マンガン・コバルト
複合酸化物焼結体)およびコンデンサの値と共に、表1
に示す。
The AC value of the thermistor element thus obtained was evaluated by the following method, and the result was evaluated for a thermistor (manganese-cobalt complex oxide sintered body) and a capacitor conventionally used for compensating for a low temperature part. Table 1 with values
Shown in

【0036】[交流値]25℃および0℃の循風式恒温
槽中に設置された測定用治具に素子をセットした後、イ
ンピーダンスアナライザにより15MHzにおける素子
の抵抗値(Rp)と容量(Cp)を測定したものであ
る。
[AC value] After the element was set on a measuring jig installed in a circulating-type constant temperature bath at 25 ° C and 0 ° C, the resistance value (Rp) and capacitance (Cp) of the element at 15 MHz were measured by an impedance analyzer. ) Is measured.

【0037】[0037]

【表1】 またこのサーミスタ素子の温度補償特性を下記の方法で
評価した結果を示す。先ず、従来の低温部補償回路にサ
ーミスタ、コンデンサ、抵抗を有する図4に示される水
晶発信器の温度補償回路の温度補償特性を図6に、低温
部補償回路を用いず、高温部補償回路のみを用いた水晶
発信器の温度補償回路の温度補償特性を図7に、低温部
補償回路として本発明のサーミスタ素子のみを用いた図
5に示される水晶発信器の温度補償回路の温度補償特性
を図8にそれぞれ示す。
[Table 1] The results of evaluating the temperature compensation characteristics of this thermistor element by the following method are also shown. First, FIG. 6 shows the temperature compensation characteristics of the temperature compensation circuit of the crystal oscillator shown in FIG. 4, which has a thermistor, a capacitor and a resistor in the conventional low temperature compensation circuit. FIG. 7 shows the temperature compensation characteristics of the temperature compensation circuit of the crystal oscillator using the above, and the temperature compensation characteristics of the temperature compensation circuit of the crystal oscillator shown in FIG. 5 using only the thermistor element of the present invention as the low temperature compensation circuit. Each is shown in FIG.

【0038】[温度補償特性]−30℃から+80℃ま
で調整できる循風式恒温槽中に、低温部補償回路に所望
の素子を接続した水晶発振器を設置する。水晶発振器に
は直流電源(5V)および周波数カウンターが接続され
ており、温度を変化させながら発振周波数を測定する。
25℃における発振周波数をf25とすると、T℃にお
ける周波数偏差値は、次式で表わされる。 Δf/f=(fT−f25)/f25 図6〜8の比較から明らかなように、図8に示される温
度補償特性は図6とほぼ同等であり、図7に示される温
度補償特性を大幅に改善していることが判る。
[Temperature Compensation Characteristic] A crystal oscillator in which a desired element is connected to a low temperature compensating circuit is installed in an air-circulation type constant temperature bath capable of adjusting from −30 ° C. to + 80 ° C. A DC power source (5V) and a frequency counter are connected to the crystal oscillator, and the oscillation frequency is measured while changing the temperature.
When the oscillation frequency at 25 ° C. is f25, the frequency deviation value at T ° C. is expressed by the following equation. Δf / f = (fT−f25) / f25 As is clear from the comparison of FIGS. 6 to 8, the temperature compensation characteristic shown in FIG. 8 is almost the same as that in FIG. 6, and the temperature compensation characteristic shown in FIG. You can see that it has improved.

【0039】また、従来より低温部補償用に用いられて
いるサーミスタ(マンガン・コバルト複合酸化物焼結
体)およびコンデンサの5〜25MHzにおける容量値
(Cp)と抵抗値(Rp)を下記の測定条件により測定
し、その結果を図9に示すと共に、本実施例のサーミス
タ素子の5〜25MHzにおける容量値(Cp)と抵抗
値(Rp)を同様に測定し、その結果を図10に示す。
The thermistor (manganese-cobalt composite oxide sintered body) and capacitor conventionally used for compensating low temperature parts and the capacitance (Cp) and resistance (Rp) at 5 to 25 MHz were measured as follows. The measurement was performed under the conditions, and the results are shown in FIG. 9, and the capacitance value (Cp) and the resistance value (Rp) at 5 to 25 MHz of the thermistor element of the present example were similarly measured, and the results are shown in FIG.

【0040】[測定条件]25℃に温度調整された室内
に設置したインピーダンスアナライザにより、容量値
(Cp)と抵抗値(Rp)を測定する。
[Measurement conditions] The capacitance value (Cp) and the resistance value (Rp) are measured by an impedance analyzer installed in a room whose temperature is adjusted to 25 ° C.

【0041】[0041]

【発明の効果】以上説明したように、本発明によれば、
低温部補償回路のコンデンサ、さらには調整抵抗の機能
をサーミスタ素子が有するため、低温部補償回路を本発
明のサーミスタ素子のみで構成することができる。した
がって、実装部品をより少なくし、補償回路の製造をよ
り容易化することができる。また、本発明の製造方法に
よれば、サーミスタ薄膜のパターンを、X方向各列毎の
第1電極層に対応したストライプ状のパターンとして成
膜するため、生産性の向上を図ることができるととも
に、サーミスタ薄膜あるいは素子としての特性向上を図
ることができる。
As described above, according to the present invention,
Since the thermistor element has the function of the capacitor of the low temperature part compensation circuit and the function of the adjusting resistor, the low temperature part compensation circuit can be configured only by the thermistor element of the present invention. Therefore, the number of mounted components can be reduced, and the manufacturing of the compensation circuit can be facilitated. Further, according to the manufacturing method of the present invention, since the pattern of the thermistor thin film is formed as a stripe pattern corresponding to the first electrode layer in each column in the X direction, productivity can be improved and at the same time. The characteristics of the thermistor thin film or element can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の一実施例に係るチップ型薄膜サーミ
スタ素子を示す平面図およびそのAA線断面図である。
FIG. 1 is a plan view showing a chip type thin film thermistor element according to an embodiment of the present invention and a sectional view taken along line AA thereof.

【図2】 図1の素子の製造に使用されるドラム型スパ
ッタリング装置を示す側面図および上面図である。
FIG. 2 is a side view and a top view showing a drum type sputtering apparatus used for manufacturing the device of FIG.

【図3】 図1の素子を製造する際のスティック化から
チップ化までの工程を概念的に示す図である。
FIG. 3 is a diagram conceptually showing steps from sticking to chipping in manufacturing the device of FIG.

【図4】 従来例に係る温度補償回路を示す回路図であ
る。
FIG. 4 is a circuit diagram showing a temperature compensation circuit according to a conventional example.

【図5】 本発明の製造方法により製造されるサーミス
タ素子を用いた温度補償回路を示す回路図である。
FIG. 5 is a circuit diagram showing a temperature compensation circuit using a thermistor element manufactured by the manufacturing method of the present invention.

【図6】 従来の水晶発振器に用いられている温度補償
回路の温度補償特性を示すグラフである。
FIG. 6 is a graph showing temperature compensation characteristics of a temperature compensation circuit used in a conventional crystal oscillator.

【図7】 水晶発信器に用いられる温度補償回路の低温
部補償回路を除いた際の温度補償特性を示すグラフであ
る。
FIG. 7 is a graph showing a temperature compensation characteristic when a low temperature part compensation circuit of a temperature compensation circuit used for a crystal oscillator is removed.

【図8】 図1のサーミスタ素子を水晶発振器における
温度補償回路の低温部補償用のサーミスタとして用いた
温度補償回路の温度補償特性を示すグラフである。
8 is a graph showing a temperature compensation characteristic of a temperature compensation circuit using the thermistor element of FIG. 1 as a thermistor for compensating a low temperature portion of a temperature compensation circuit in a crystal oscillator.

【図9】 従来より低温部補償用に用いられているサー
ミスタ(マンガン・コバルト複合酸化物焼結体)の5〜
25MHzにおける容量値(Cp)と抵抗値(Rp)を
示すグラフである。
[Fig. 9] 5 to 5 of thermistors (manganese-cobalt composite oxide sintered bodies) that have been conventionally used for compensating for low temperature parts
It is a graph which shows the capacitance value (Cp) and resistance value (Rp) in 25 MHz.

【図10】 図1のサーミスタ素子の5〜25MHzに
おける容量値(Cp)と抵抗値(Rp)を示すグラフで
ある。
10 is a graph showing the capacitance value (Cp) and the resistance value (Rp) of the thermistor element of FIG. 1 at 5 to 25 MHz.

【符号の説明】[Explanation of symbols]

1:基材、2:第1電極層、3:サーミスタ薄膜、4:
第2電極層、5:第3電極層、6:保護膜、7:端面電
極層、11:回転ドラム、12:ガス流、13:ターゲ
ット。
1: base material, 2: first electrode layer, 3: thermistor thin film, 4:
Second electrode layer, 5: third electrode layer, 6: protective film, 7: end face electrode layer, 11: rotating drum, 12: gas flow, 13: target.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 素子形成面を有する基材(1)、前記素
子形成面上に設けられた第1の電極層(2)、この第1
電極層上に設けられたサーミスタ薄膜(3)、ならび
に、このサーミスタ薄膜を介して前記第1電極層と対向
する第2および第3の電極層(4,5)を具備すること
を特徴とするチップ型薄膜サーミスタ素子。
1. A base material (1) having an element forming surface, a first electrode layer (2) provided on the element forming surface, and a first electrode layer (2).
It is characterized by comprising a thermistor thin film (3) provided on the electrode layer, and second and third electrode layers (4, 5) opposed to the first electrode layer via the thermistor thin film. Chip type thin film thermistor element.
【請求項2】 前記サーミスタ素子は負の抵抗温度係数
を有し、25℃、5〜25MHzにおける前記第2およ
び第3電極層間の容量値が15pF以上、抵抗値が10
0Ω以下であることを特徴とする請求項1記載のチップ
型サーミスタ素子。
2. The thermistor element has a negative temperature coefficient of resistance, the capacitance value between the second and third electrode layers at 25 ° C. and 5 to 25 MHz is 15 pF or more, and the resistance value is 10 ps.
The chip type thermistor element according to claim 1, which has a resistance of 0 Ω or less.
【請求項3】 素子形成面を有する基材(1)、前記素
子形成面上に設けられた第1の電極層(2)、この第1
電極層上に設けられたサーミスタ薄膜(3)、ならび
に、このサーミスタ薄膜を介して前記第1電極層と対向
する第2および第3の電極層(4,5)を具備するチッ
プ型薄膜サーミスタ素子を製造する方法であって、 前記基材となる基板(31)上に複数チップ分の前記第
1電極層をマトリクス状に配置した薄膜パターンを成膜
する工程と、 前記第1電極層のパターンを成膜した後、前記サーミス
タ薄膜となる層を前記複数チップの領域にわたる1つの
薄膜層として成膜する工程と、 前記サーミスタ薄膜の層を成膜した後、前記第1電極層
に対応する前記第2および第3電極層の薄膜パターンを
成膜する工程と、 前記第2および第3電極層の薄膜パターンを成膜した
後、チップ(34)毎に切断する工程とを具備すること
を特徴とするチップ型薄膜サーミスタ素子の製造方法。
3. A base material (1) having an element formation surface, a first electrode layer (2) provided on the element formation surface, and a first electrode layer (2).
Chip type thin film thermistor element comprising a thermistor thin film (3) provided on an electrode layer, and second and third electrode layers (4,5) facing the first electrode layer through the thermistor thin film. A method of manufacturing a substrate, which comprises: forming a thin film pattern in which the first electrode layers for a plurality of chips are arranged in a matrix on the substrate (31) serving as the base material; and a pattern of the first electrode layer. And forming a layer to be the thermistor thin film as one thin film layer over the region of the plurality of chips, and forming a layer of the thermistor thin film on the first electrode layer corresponding to the first electrode layer. The method further comprises the steps of forming a thin film pattern of the second and third electrode layers, and cutting the chip (34) after forming the thin film patterns of the second and third electrode layers. To say Method for manufacturing a p-type thin film thermistor element.
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