JPH0991335A

JPH0991335A - 論理回路設計支援装置

Info

Publication number: JPH0991335A
Application number: JP7269202A
Authority: JP
Inventors: Masashi Akaha; 正志赤羽
Original assignee: Fuji Facom Corp
Current assignee: Fuji Facom Corp
Priority date: 1995-09-22
Filing date: 1995-09-22
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】従来の設計では、作業量が多い場合、回路情
報の作成、検証、生成の各工程を複数の作業者により分
担しているが、その場合、各作業員の間でデータの互換
性を保つことが大変困難であった。【解決手段】設計者５がモニタ画面４をみながら、設
計対象の入出力信号等の動作タイミングおよび動作条件
を入力すると、プログラム２がそれらの入力値からタイ
ミングチャートを作成してモニタ画面４上に表示する。
こうして順次入力された個々の信号に関する動作データ
に基づいて、データ抽出プログラム３により、回路デー
タ６、回路データ・テストプログラム７、期待値データ
８、タイミングデータ９が生成され、ＨＤＬシミュレー
タ１１に送られ、シミュレーションが行われる。ここ
で、動作が確認されると、タイミングデータ９が自動論
理合成装置１２へ送られて、論理回路に変換される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードウエア記述
言語（ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬ
ａｎｇｕａｇｅ以下、ＨＤＬと略称）によりＡＳＩＣ
等のディジタル論理回路を設計する際に用いられる論理
回路設計支援装置に関する。

【０００２】

【従来の技術】従来、ＡＳＩＣ等のディジタル論理回路
を設計する場合は、設計者がＨＤＬにより、あるいはＨ
ＤＬ生成装置を用いて論理回路を作成し、さらにその検
証をおこなっていた。図３４は、従来の設計手順を概念
的に示したものであり、具体的には次の手順により行わ
れている。（１）ＩＣの設計仕様書に基づき、設計者がＨＤＬまた
はＨＤＬ生成装置を用いて、ＨＤＬからなるソースコー
ドを作成する。（２）作成されたＨＤＬからなるソースコードを、論理
回路シミュレータにより検証する。なお、検証のための
テスト情報も、ＨＤＬまたはＨＤＬ生成装置を用いて作
成する。（３）検証の結果、機能が正しいことを確認できたら、
自動論理合成装置を用いて論理回路を自動生成する。こ
のとき、自動論理合成装置に対して、設計者が回路の制
約（クロック周波数、タイミング情報等）を入力する。（４）さらに、生成された論理回路について、その機能
およびタイミングを論理回路シミュレータにより検証す
る。

【０００３】

【発明が解決しようとする課題】しかしながら、これら
の手順による設計では、回路情報の作成、検証、生成の
全工程で設計者の作業量が多くなるため、各々の作業を
別々に行っていた。その結果、今度はデータの互換性が
失われてしまうという問題があった。本発明は上記問題
点を解決するためになされたもので、その目的とすると
ころは、ＨＤＬにより論理回路を設計する際の設計者へ
の負担を軽減して操作性、使い勝手に優れた論理回路設
計支援装置を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、外部からの入力操作に基づいて、設
計回路の動作タイミングをタイミングチャートとして画
面表示するとともに、タイミングチャートとして表示さ
れた各信号の動作条件を画面上に重畳表示して入力する
手段と、入力された各信号の動作タイミングおよび動作
条件からハードウエア記述言語によるソースコードを生
成する手段とを備えたことを特徴とする。

【０００５】第２の発明は、第１の発明において、生成
されたソースコードにより構成される論理回路の機能を
検証するためのテスト情報を生成する手段を備えたこと
を特徴とする。

【０００６】第３の発明は、第１の発明または第２の発
明において、生成されたソースコードにより構成される
論理回路の動作を検証するためのタイミング情報を生成
する手段を備えたことを特徴とする。

【０００７】第４の発明は、第１の発明または第２の発
明または第３の発明において、画面上に表示されるタイ
ミングチャートを縦または横方向に分割表示させる手段
を備えたことを特徴とする。

【０００８】

【作用】第１の発明においては、外部から入力操作され
ることにより、設計回路の動作タイミングがタイミング
チャートとして画面表示され、また、タイミングチャー
トとして表示された各信号の動作条件も画面上に重畳表
示される。こうして入力された各信号の動作タイミング
および動作条件に基づいてハードウエア記述言語からな
るソースコードが生成される。

【０００９】第２の発明においては、さらに、生成され
たソースコードにより構成される論理回路の機能を検証
するためのテスト情報が生成される。

【００１０】第３の発明においては、さらに、生成され
たソースコードにより構成される論理回路の動作を検証
するためのタイミング情報が生成される。

【００１１】第４の発明においては、画面上に表示され
るタイミングチャートが縦または横方向に分割表示され
る。

【００１２】

【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は本発明の構成を示す概念図であ
る。図において、１０は論理回路設計支援装置本体であ
り、管理プログラム１、タイミングチャート作成プログ
ラム２、データ抽出プログラム３、モニタ画面４が内蔵
されている。この本体１０に対して、設計者５がモニタ
画面４をみながら、設計しようとする個々の入出力信号
等の動作タイミングおよび動作条件を入力すると、プロ
グラム２が作動することにより、それらの入力値からタ
イミングチャートを作成してモニタ画面４上に表示す
る。こうして順次入力された個々の信号に関する動作デ
ータに基づいて、データ抽出プログラム３により、回路
データ６、回路データ・テストプログラム７、期待値デ
ータ８、タイミングデータ９が生成される。

【００１３】ここで出力結果である回路データ６、回路
データ・テストプログラム７、期待値データ８は、ＨＤ
Ｌシミュレータ１１に送られて、シミュレーションが行
われる。シミュレーションの結果、所定の動作が確認さ
れると、タイミングデータ９が自動論理合成装置１２へ
送られて、論理回路に変換される。なお、図示しないが
プログラム３はこの他に、回路情報、テスト情報、期待
値抽出情報、自動論理合成処理装置情報、期待値照合用
情報を生成して出力する。

【００１４】図２は、モニタ画面４上に表示されるタイ
ミングチャートの一例を示す図である。本発明の論理回
路設計支援装置では、タイミングチャートに信号の入／
出力、クロックのエッジトリガ、入出力信号のタイミン
グ、回路の論理、ストローブ・ポイント等がそれぞれ重
畳して表示される。これらの入力内容に基づき、データ
抽出プログラム３により、回路の動作を表すＨＤＬ記
述、テスト情報、テスト・ベクタを抽出するＨＤＬ記
述、自動論理合成装置に利用可能なタイミング情報、期
待値照合として機能するＨＤＬ記述が抽出される。

【００１５】なお、タイミングチャート作成プログラム
２がタイミングチャートを作成・表示するのには、以下
の事項の記載が必要となる。（１）回路名タイミングチャートに記載されている動作を実際に処理
する回路名を記載する。（２）入力、出力、入出力の各信号名、および回路内部
の信号名回路として動作させるための信号名を記載し、入力信
号、出力信号、入出力信号、回路内部の信号が各々識別
できるようにする。ここで信号の名称（ラベル）の表示
例を表１に示す。

【００１６】

【表１】

【００１７】（３）バス信号の信号幅回路にバス信号として扱われている信号がある場合は、
バス信号の信号幅を記載する。（４）信号の出力に必要な入力信号群信号を出力するために必要な入力信号を全て記載する。（５）入力信号と出力信号に関係する記憶素子またはネ
ット入力信号と出力信号に関係する記憶素子は必ず記載し、
必要に応じて入力信号と出力信号に関係するネットを記
載する。

【００１８】（６）非同期信号回路に入力される非同期信号については非同期信号であ
ることを表示して、その全てを記載する。また、非同期
で動作する入力信号は、非同期信号が有効となる信号値
（ローアクティブまたはハイアクティブ、表１参照）と
非同期処理による記憶素子出力信号値を全て記載する
（図３参照）。さらに、非同期信号が複数あり、各々の
信号に優先順位が存在する場合は、その優先順位を記載
する。（７）信号の出力に必要な組み合わせ回路の論理表２に示す論理記号を、以下の項目に従ってタイムチャ
ート上に記載する。

【００１９】

【表２】

【００２０】（７−１）出力信号を決定するための入力
信号の信号値を示す波形上の入力信号群を線で結ぶ。た
だし、信号がバス（束線）の場合は、図４のように、信
号の状態を示す帯の中心を線で結ぶ。それにより、本装
置は、結ばれた信号同士が出力信号を決定する入力信号
群であることを認識する。出力信号を決定するための入
力信号の信号群を線で結ぶ際に、信号群の信号に論理的
に優先順位をつけたい場合は、優先順位の高い入力信号
群同士を先ず線で結び、優先順位が低くなるに従い、優
先順の高い入力信号群を表す線と優先順位の低い信号を
結ぶ。また、各々の優先順位が同じであれば、優先順位
を表す線同士を線で結ぶ。これらの例を図５、図６に示
す。

【００２１】（７−２）入力信号群の一端の線と出力信
号を、図７のように矢印線で結ぶ。それにより、本装置
は、（７−１）で認識された入力信号群とその結果が出
力された出力信号を認識する。（７−３）出力信号を決定するための入力信号群の各々
の関係を示す論理は、（７−１）で設定された各々の線
の属性として、表２の記号を用いて記載する。それによ
り、本装置は、２つの信号または論理間で結ばれる線の
属性を論理関係として認識する。

【００２２】（７−４）バス（束線）を使っている場合
などの同時刻に複数の論理が考えられる場合は、関係す
る信号群を線で結ぶ際に、考えられる入力信号・出力信
号の全ての状態を、図８に示すように、専用の表示を使
って記載する。バス（束線）の信号は、必ずしも全ての
状態によって処理されるとは限らないので、バスの状態
数が２ⁿ（ｎはバスの信号幅）よりも少ない場合は、必
ずｄｅｆａｕｌｔ条件での出力信号を決定する信号値を
表示するようにする。また、バス信号で表される信号を
出力信号の条件として使用する場合、自動論理合成処理
装置が自動生成する論理回路の構造がマルチプレクサな
のか、プライオリティ・エンコーダなのかを指定するた
めに、各々を判別する表示を記載する。図８では、ｌｏ
ｇｉｃｔｙｐｅとしてＭＵＸ（マルチプレクサ）を指定
している。それにより、本装置は、これらの専用の表示
に記載されている内容を認識し、同時刻に複数の処理が
行われることを認識する。

【００２３】（７−５）バス（束線）の特定の信号値
（定数）を出力に使用する場合は、（７−１）で設定さ
れる入力信号群の線の始点または終点の属性として特定
の信号値（定数）を記載する。図９がその例を示す。そ
れにより、本装置は、線の始点または終点の属性として
設定された信号値（定数）を認識する。（７−６）出力を決定するトリガ条件として、立ち上が
りトリガでは、トリガとなる信号の波形に、有効となる
エッジが立ち上がりであることを、図１０のように表示
して、入力信号群と線で結ぶ。また、立ち下がりトリガ
では、トリガとなる信号の波形に、有効となるエッジが
立ち下がりであることを、図１０のように表示して、入
力信号群と線で結ぶ。さらに、１（Ｈ）または（Ｌ）の
状態のトリガは、図１０のようにトリガとなる媒体に点
（・）を記し、入力信号群と線で結ぶ。

【００２４】（８）タイミングチャートに記載する信号
が複数である場合は、タイミングチャートを縦または横
方向に分割して記載する。分割されたタイミングチャー
トは、連続した一体のタイミングチャートとして認識さ
れる。（８−１）タイミングチャートを横方向に分割する場合
は、入力信号、入出力信号、出力信号の関係を（論理）
を表す線が途中で切断されてしまうので、切断されたポ
イントに、切断位置であることを表示するととも、その
先の接続位置がわかるように線の属性を表示する。これ
らの例として、図１１は分割前を、図１２は分割後のタ
イミングチャートを示す。また、分割して作成された複
数のタイミングチャートには、タイミングチャートの接
続順を表示する。

【００２５】（８−２）タイミングチャートを縦方向に
分割する場合は、信号の処理に対する優先順位を示す波
形が切断されてしまうので、切断されたポイントに切断
位置であることを表示する。これらの例として、図１１
のタイミングチャートを縦方向に分割した場合を図１３
に示す。また、分割して作成された複数のタイミングチ
ャートには、タイミングチャートの接続順を表示する。

【００２６】（８−３）組み合わせ回路等の時間的制御
が含まれない回路のタイミングチャートに対しては、タ
イミングチャートを縦方向に分割する際に、信号の処理
に対する優先順位を付ける必要がないため、出力信号を
決定した後、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯ
Ｒ，ＥＸＮＯＲの各論理により記載することができる入
力信号の論理を、複数のタイミングチャートに分割して
記載することができる。それにより、本装置は、出力信
号名に注目して同じ出力信号名で複数記載されたタイミ
ングチャート同士の論理を全てＯＲの論理として認識す
る。これらを図示したのが図１４となる。これら（１）
〜（８）として記載された各種情報は、本装置内の記憶
部に格納される。

【００２７】次に、回路の動作をＨＤＬにより記述する
ための情報を、タイミングチャートから抽出する方法に
ついて説明する。回路の動作をＨＤＬにより記述するた
め、次の方法により、タイミングチャートから情報が抽
出される。（１）時間の遷移から回路が処理する優先順位を決定す
る。すなわち、図１５のように、時間軸のプラス方向側
の処理の優先順位を高くし、時間軸がマイナス方向側の
処理の優先順位を低くする。これらの順位は、本装置の
記憶部に格納される。

【００２８】（２）出力を決定する線の接続および線の
属性として指定された表示に基づき、回路の論理を本装
置が認識して、記憶部に格納する。これらを図示したの
が図１６である。（３）また、上述した（１）、（２）と、タイミングチ
ャートの作成方法とから、抽出される情報をまとめる
と、回路名、入力信号名、出力信号名、入出力信号名、
バス信号の信号幅、回路が処理する論理の優先順位、組
み合わせ回路の機能、論理および構造、出力するトリガ
条件となる。これらの情報が抽出されると、予めＨＤＬ
の基本フォーマットを登録しているデータ抽出プログラ
ムが作動して、タイミングチャートから抽出されたデー
タを穴埋め式に挿入して、ＨＤＬのソースコードが生成
される。これらを図示したのが図１７である。

【００２９】次に、入力パターンの作成をＨＤＬにより
記述する場合のデータの抽出方法について説明する。（１）先ず、タイミングチャートに入力信号遅延時間は
図３のように設定されており、その信号の一部について
の遅延時間は表３のような値となる。ここでの遅延時間
の最小、標準、最大遅延時間の決定には、次の手順がと
られる。

【００３０】

【表３】

【００３１】（１−１）最小遅延時間（ＭＩＮ）と最大
遅延時間（ＭＡＸ）の値だけが設定されている場合は、
それらの平均値を標準遅延時間（ＴＹＰ）とする。（１−２）タイミング情報が、１つのみ指定してあり、
ＭＩＮ、ＭＡＸ、ＴＹＰの表示がない場合と、指定がＴ
ＹＰのみの場合は、最小、標準、最大の各遅延時間を、
指定されている同一のタイミングで作動するものとす
る。

【００３２】（１−３）ＭＩＮの遅延時間のみが設定さ
れている場合と、ＭＡＸの遅延時間のみが設定されてい
る場合は、ＭＡＸの遅延時間またはＭＩＮの遅延時間を
問い合わせるようにプログラムを作成しておき、ＭＩＮ
の遅延時間とＭＡＸの遅延時間がともに設定されてか
ら、それらの平均値を算出して標準遅延時間（ＴＹＰ）
とする。（１−４）いずれの遅延時間も記載されていない場合
は、遅延時間を０とする。（１−５）こうして抽出された遅延時間は、対象とする
信号名とともに、本装置の記憶部に格納される。

【００３３】（２）次に、ＨＤＬによるｔａｓｋ文とし
て処理する動作の範囲を、図１８のように始点と終点と
により指定する。ここで、本装置に対して、ある決まっ
た動作をする入力信号をＨＤＬからなるｔａｓｋ文とし
て生成することを指定する。すると、図１９のように、
指定された信号群が１つのｔａｓｋ文としてまとめられ
てＨＤＬ記述により抽出される。なお、ｔａｓｋ文の抽
出は、タイミングチャートの時間軸の始点側（指定され
たｔａｓｋ文として抽出する動作の範囲の始点）から終
点側（指定されたｔａｓｋ文として抽出する動作の範囲
の終点）までを、タイミングチャート上に記載されてい
る波形順に、指定されている信号群の働きをあらわすＨ
ＤＬに変換し、ＨＤＬ記述のファイルとして出力する。（３）さらに、図２０に示すＨＤＬ記述のように、
（１）で保存された遅延情報を（２）で変換出力したフ
ァイルに追加する。

【００３４】次に、テスト・ベクタの抽出方法について
説明する。（１）信号の抽出時間は、最小遅延時間および最大遅延
時間がともに設定されている場合、両者の平均時間を算
出して用いる。標準遅延時間のみが設定されている場合
は、それを信号の抽出時間とする。タイミング情報が記
載されていない場合は、本装置のプログラムとして、タ
イミングチャートに信号値の抽出時間（ストローブ・ポ
イント）を基本クロック周期の範囲内で設定する。次い
で、設定された時間の値を対象とする信号名とともに、
本装置の記憶部に格納する。これらを図示したのが図２
１である。

【００３５】（２）それにより、論理回路の検証と同時
に、論理回路シミュレータが基本となるクロック・サイ
クルごとの信号抽出時間に到達すると、論理回路の信号
値を論理回路のテストデータとして抽出するように、
（１）で保存した信号名と信号値の抽出時間を利用して
ＨＤＬによる記述に変換し、データ・ファイルとして出
力する。これらを図示したのが図２２である。

【００３６】次に、自動論理合成装置用の情報の抽出方
法について説明する。（１）先ず、入力信号の立ち上がりまたは立ち下がりを
利用してタイミングチャートの出力信号が決定される場
合と、入力信号のレベル（１、０またはＨ、Ｌ）によっ
てタイミングチャートの出力信号が決定される場合は、
タイミングチャートに記載されている情報に基づき、自
動論理合成装置が適用する記憶素子のタイプを判別す
る。タイミングチャートのタイプと記憶素子のタイプの
関係は図２３、図２４のようになる。さらに、自動論理
合成装置が使用する記憶素子のセル・ライブラリに含ま
れるタイミング情報（セットアップ時間、ホールド時
間）を参照して、本装置の記憶部にタイミングチャート
の出力信号とともに記憶素子のタイミング情報を格納す
る。これらの処理例を図示したのが、図２５である。

【００３７】（２）次いで、タイミングチャートに記載
されているクロック波形から自動論理合成装置が利用す
る基本クロック周波数と、クロック・デューティ情報を
認識して、各々の時間情報を信号名とともに本装置の記
憶部に格納する。これらの処理例を図示したのが、図２
６である。（３）さらに、タイミングチャートに記載されている最
小遅延時間と最大遅延時間各々の遅延時間を認識して
（１）、（２）で格納されたタイミング情報を利用し、
入力信号に対して以下の遅延計算を行う。 Δi-max＝設定された最大遅延時間÷（２）で得られた
クロック周期 Δi-min＝設定された最小遅延時間÷（２）で得られた
クロック周期

【００３８】これらの計算で得られた２つのΔ値が１以
上であれば、図２７に示すように、対象となる入力信号
が倍数に応じたマルチサイクルパスであることを自動論
理合成処理装置に指示する。このマルチサイクルパスの
指定は、自動論理合成処理装置が回路のタイミング解析
を行う際に使用される。また、出力信号に対しては、以
下の遅延計算を行う。 Δo-min＝設定された最小遅延時間−（２）で得られた
ＦＦのホールド時間

【００３９】この計算の結果、得られた値がマイナスと
なった場合、自動論理合成処理装置に対して、対象とな
る出力信号の最小遅延時間の設定をしない。また、タイ
ミングチャートから得られた遅延情報と上記の遅延計算
結果を、自動論理合成処理装置に設定するための情報と
して、信号名とともに本装置の記憶部に格納する。ここ
で信号名と属性の関係は表４のようになる。

【００４０】

【表４】

【００４１】（４）こうして（１）〜（３）で記憶部に
格納された情報を用いて、自動論理合成ツールを使用す
るためのフォーマットに変換し、データ・ファイルとし
て出力する。ここで出力されるデータ・ファイルの一例
を図２８に示す。

【００４２】次に、期待値照合用ＨＤＬ記述情報の抽出
方法について説明する。タイミングチャートに記載され
ている遅延時間情報（最小遅延時間・標準遅延時間・最
大遅延時間）、または上述したテスト・ベクタの抽出方
法（１）により図２１のように指定されるストローブ・
ポイントの時間情報を用いて、シミュレーションの種類
（機能検証、タイミング検証［ＭＩＮ、ＭＡＸ、ＴＹ
Ｐ］）ごとに、３種類の期待値照合のタイミングと、照
合する出力信号名を抽出し、本装置の記憶部に格納す
る。これらの処理例を図２９に示す。こうして格納され
た情報をもとに、論理回路シミュレータが期待値の照合
をすることができるようにＨＤＬ記述に変換する。これ
らの変換結果の一例を図３０に示す。

【００４３】次に、具体的な回路の設計例について説明
する。図３１はデコーダ回路に適用した場合を示し、図
（ａ）のタイミングチャートで指定されている遅延時間
は入力信号Ｉ［１：０］から出力信号ＯＴ［３：０］ま
でのパス遅延を指定している。さらに入力信号、出力信
号ともにバス（束線）信号なので、同時に起こりうる処
理の内容が記載されている。図（ｂ）は図（ａ）のタイ
ミングチャートから得られたＨＤＬ記述である。図
（ｃ）は図（ａ）のタイミングチャートから得られた入
力から出力までのパス遅延情報である。図（ｄ）は図
（ａ）のタイミングチャートから得られた入力信号Ｉ
［１：０］の入力パターン作成用ＨＤＬ記述である。入
力パターンは、図（ａ）のタイミングチャートの入力信
号内容表示（ｓｗ）から、入力に必要となる信号の状態
値を順に記載したものである。

【００４４】図３２は、４ビット１０進カウンタに適用
した場合を示す。図（ａ）は４ビット１０進カウンタの
タイミングチャートであり、このタイミングチャートか
ら得られる記憶素子は、図（ｅ）に示すＤタイプのフリ
ップフロップであると推測される。入力信号ＣＬＲは同
期式のクリア信号であるから、図（ｂ）のＨＤＬ記述の
ように、最も優先順位が高い。つまり、図（ｂ）のｉｆ
−ｅｌｓｅ文の中で、一番始めに条件分岐がされてい
る。次に優先順位が高いのは、出力信号Ｄが自分自身の
データ値が９になったときであり、自分自身を初期化
（４ビット全てを０に）している。

【００４５】図（ｃ）は、図（ａ）のタイミングチャー
トから得られた遅延情報である。この情報をもとに、図
（ｄ）のテストベクタの抽出を行ったり、論理合成処理
装置に与える遅延情報を作成する。図（ｅ）は、図
（ａ）のタイミングチャートから得られた論理合成処理
装置が生成する記憶素子のタイプである。図（ｆ）は、
ＣＮＴ１０回路の出力信号Ｄ［３：０］と、図（ｄ）の
テストベクタの抽出で得られたテストベクタ情報と回路
から出力されるデータ値との比較を行うためのＨＤＬ記
述である。

【００４６】図３３は、非同期リセット入力付きのカウ
ンタに適用した場合を示す。図（ａ）は非同期リセット
入力付きのカウンタのタイミングチャートであり、入力
信号のＥＸＰ［７：０］と出力信号Ｄ［７：０］を比較
した結果、２つのデータ値が同じであれば、出力信号Ｄ
［３：０］は、４ビット全てが０に設定される。図
（ｂ）は、図（ａ）のタイミングチャートの結果をＨＤ
Ｌ記述に変換したものである。非同期信号は、最も優先
されるので、ｉｆ−ｅｌｓｅ文の一番始めに条件分岐が
される。

【００４７】これら実施形態で説明したように、従来手
作業で行っていた各工程での作業を情報処理プログラム
を介して自動的に行うことが可能になるとともに、従来
の設計手法をそのまま利用することにより、次のような
効果が得られる。（１）回路情報を作成する作業量が減る。（２）検証用のテスト情報を作成する作業量が減る。（３）タイミング検証用の期待値データを作成する手間
が省かれる。（４）自動論理合成装置に与えるタイミング情報を作成
する手間が省かれる。（５）期待値照合を行う情報を作成する手間が省かれ
る。（６）仕様書に記載されている情報をそのまま論理回路
に展開することで、設計者の思いこみなどによる設計ミ
スが防がれるとともに、論理データの設計期間が短縮さ
れることにより開発の効率が向上する。また、本発明で
得られたハードウエア記述言語からなるソースコードを
用いて、半導体テクノロジにマッピングすることも可能
である。

【００４８】

【発明の効果】以上述べたように第１の発明によれば、
外部からの入力操作に基づいて各信号の動作タイミング
がタイミングチャートとして画面表示されるとともに、
各信号の動作条件がタイミングチャート上に表示されて
入力される。さらに入力された各信号の動作タイミング
および動作条件からハードウエア記述言語によるソース
コードが生成される。その結果、論理回路設計が容易に
なるとともに、入力操作が視覚的に確認しながらおこな
えることにより入力ミスが少なくなる。また、ソースコ
ードが自動的に生成されるため、従来のような工程ごと
の作業によりデータの互換性が損なわれるといった問題
点が解消される。

【００４９】第２の発明によれば、生成されたソースコ
ードにより構成される論理回路の機能検証用のテスト情
報が自動的に生成されることにより、出力結果について
の機能検証も自動的に実行される。

【００５０】第３の発明によれば、生成されたソースコ
ードにより構成される論理回路の動作タイミング情報が
自動的に生成されることにより、出力結果についての期
待値検証も自動的に実行される。

【００５１】第４の発明によれば、画面上に表示される
タイミングチャートを縦または横方向に分割して表示す
ることにより、表示画面よりはみ出すタイミングチャー
トも表示させることが可能となり、入力操作が容易とな
る。

【図面の簡単な説明】

【図１】本発明の構成を示す概念図である。

【図２】モニタ画面上に表示されるタイミングチャート
の一例を示す図である。

【図３】実施形態におけるタイミングチャートの表示例
を示す図である。

【図４】実施形態におけるタイミングチャートの表示例
を示す図である。

【図５】実施形態におけるタイミングチャートの表示例
とその論理構造を示す図である。

【図６】実施形態におけるタイミングチャートの表示例
とその論理構造を示す図である。

【図７】実施形態におけるタイミングチャートの表示例
を示す図である。

【図８】実施形態におけるタイミングチャートの表示例
を示す図である。

【図９】実施形態におけるタイミングチャートの表示例
を示す図である。

【図１０】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１１】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１２】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１３】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１４】実施形態におけるタイミングチャートの表示
例とその論理構造を示す図である。

【図１５】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１６】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１７】実施形態におけるＨＤＬ記述への変換例を示
す説明図である。

【図１８】実施形態におけるタイミングチャートの表示
例を示す図である。

【図１９】実施形態におけるＨＤＬ記述への変換例を示
す説明図である。

【図２０】実施形態におけるＨＤＬ記述への変換例を示
す説明図である。

【図２１】実施形態におけるＨＤＬ記述への変換例を示
す説明図である。

【図２２】実施形態におけるＨＤＬ記述への変換例を示
す説明図である。

【図２３】実施形態におけるタイミングチャートと記憶
素子の対応を示す図である。

【図２４】実施形態におけるタイミングチャートと記憶
素子の対応を示す図である。

【図２５】実施形態におけるタイミングチャートとその
処理例を示す図である。

【図２６】実施形態におけるタイミングチャートとその
処理例を示す図である。

【図２７】実施形態における遅延時間の処理例を示す図
である。

【図２８】実施形態におけるデータ・ファイルの出力例
を示す図である。

【図２９】実施形態におけるタイミングチャートとその
処理例を示す図である。

【図３０】実施形態において出力されるＨＤＬの記述例
を示す図である。

【図３１】実施形態をデコーダ回路に適用した場合の説
明図である。

【図３２】実施形態を４ビット１０進カウンタに適用し
た場合の説明図である。

【図３３】実施形態を非同期リセット入力付きのカウン
タに適用した場合の説明図である。

【図３４】従来の設計手順を概念的に示した説明図であ
る。

【符号の説明】

１管理プログラム２タイミングチャート作成プログラム３データ抽出プログラム４モニタ画面５設計者６回路データ７回路データ・テストプログラム８期待値データ９タイミングデータ１０論理回路設計支援装置本体１１ＨＤＬシミュレータ１２自動論理合成装置

Claims

【特許請求の範囲】

【請求項１】外部からの入力操作に基づいて、設計回
路の動作タイミングをタイミングチャートとして画面表
示するとともに、タイミングチャートとして表示された
各信号の動作条件を画面上に重畳表示して入力する手段
と、入力された各信号の動作タイミングおよび動作条件から
ハードウエア記述言語によるソースコードを生成する手
段と、を備えたことを特徴とする論理回路設計支援装置。
【請求項２】請求項１記載の論理回路設計支援装置に
おいて、生成されたソースコードにより構成される論理
回路の機能を検証するためのテスト情報を生成する手段
を備えたことを特徴とする論理回路設計支援装置。
【請求項３】請求項１または２記載の論理回路設計支
援装置において、生成されたソースコードにより構成さ
れる論理回路の動作を検証するためのタイミング情報を
生成する手段を備えたことを特徴とする論理回路設計支
援装置。
【請求項４】請求項１または２または３記載の論理回
路設計支援装置において、画面上に表示されるタイミン
グチャートを縦または横方向に分割表示させる手段を備
えたことを特徴とする論理回路設計支援装置。