JPH0991163A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】比較的小規模なハードウェア量で十分な高信頼
性機能を実現できるコスト的にも安価な装置とする。 【解決手段】ＴＭＲユニット１０は、少なくとも３台の
処理装置１０−１〜１０−３をバス１２で接続し、同時
に同じ処理動作を行う。その内、１台はマスター処理装
置であり、残りはスレーブ処理装置である。マスター処
理装置１０−１のみがバス１２に生成した情報を出力す
る。多重化制御回路４８は、各処理装置１０−１〜１０
−３に設けられ、各装置が生成した出力情報とバス１２
上に出力されたバス情報との比較に基づいて故障を検出
し、内部回路に必要な処理を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重化ユニットを
構成する少なくとも３台のプロセッサをバスで接続して
同じ処理を同時に実行することで故障を検出して必要な
処理を行う高信頼性情報処理装置に関し、多重化ユニッ
トの内の１台をマスター処理装置、残りをスレーブ装置
として故障を検出する高信頼性の情報処理装置に関す
る。

【０００２】近年、情報処理装置が各種分野で広く使用
されてきたのに伴い、情報処理装置が故障した場合、社
会的、経済的に大きな影響を与える可能性が考えられ
る。このため出来る限り故障が発生しにくく、また、万
一故障が発生した場合でも、確実に故障が検出でき、更
には、処理装置が停止せずに、処理内容の整合性を保ち
ながら、処理を続行できるような、信頼性の高い情報処
理装置が求められている。

【０００３】

【従来の技術】従来、高信頼性情報処理装置としては、
３重以上の多重化構成を備えた情報処理装置が提供され
ている。このような多重化処理装置を実現する方法とし
ては、次のようなものが考えられている。一つのユニッ
ト内に、３台以上のプロセッサ等の処理装置と多数決論
理回路を用意する。多数決論理回路は、同一クロックで
同期動作している３個以上の処理装置の出力信号に対
し、多数決論理に基づいた演算を行い、その結果を、主
記憶ユニット等の他の処理装置に送出する方法である。

【０００４】

【発明が解決しようとする課題】しかしながら、多数決
論理を用いた多重化処理装置にあっては、各処理装置の
実行サイクル数は増えないが、多数決論理を行う分だけ
実行サイクル数が増して処理時間が遅くなる。また、専
用の多数決論理回路そのもののハードウェア量が大き
く、また処理装置と多数決論理回路の間にも多数の信号
線が必要になり、回路構成が複雑化しコスト的にも高価
であった。

【０００５】本発明は、このような問題点に鑑みてなさ
れたもので、比較的小規模なハードウェア量で十分な高
信頼性機能を実現できるコスト的にも安価な高信頼性情
報処理装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明の情報処理装置は、多重化処理装置、
最小構成で処理装置を３台備えた３重化処理装置１０
（以下「ＴＭＲユニット」という）を基本とする。ここ
でＴＭＲユニット１０とは、次の条件を満足する装置で
ある。

【０００７】少なくとも３台の処理装置１０−１〜１
０−３をバス１２で接続している。 ３台の処理装置１０−１〜１０−３は同一クロックに
同期して同じ処理を行う。 処理装置１０−１〜１０−３の内、１台の処理装置１
０−１がマスター処理装置に設定され、残りの処理装置
１０−２，１０−３がスレーブ処理装置に設定されてい
る。

【０００８】マスター処理装置１０−１は、生成した
情報をバス１２に出力し、またバス１２の情報を取り込
む。 スレーブ処理装置１０−２，１０−３は、生成した情
報をバス１２に出力せず、バス１２の情報の取り込みの
みを行う。 このようなＴＭＲユニット１０につき、本発明は、処理
装置１０−１〜１０−３の各々に、多重化制御回路（Ｔ
ＭＲ制御回路）４８を設ける。多重化制御回路４８は、
処理装置１０−１〜１０−３が生成した出力情報とバス
１２上に出力されたバス情報との比較に基づいて故障を
検出し、内部回路に必要な処理を行わせる。

【０００９】ここで処理装置１０−１〜１０−３で生成
されてバス１２に出力される情報とは、データ、アドレ
ス、バス制御情報等の各種の情報を意味する。多重化制
御回路４８は、バス情報と各処理装置１０−１〜１０−
３が生成した出力情報との不一致からバス情報の故障を
検出するバス情報一致判定回路を有し、バス情報一致判
定回路による故障検出の判断を、各処理装置１０−１〜
１０−３が生成した出力情報の出力タイミングで行う。

【００１０】多重化制御回路４８は、バス１２上に生成
した情報を出力する際に、情報出力タイミングを示すタ
イミング信号を生成する出力タイミング生成回路と、マ
スター処理装置の割当て状態で、タイミング信号を専用
の信号線により他の処理装置に出力するタイミング信号
出力回路と、マスター処理装置の割当て状態では、信号
線から入力した装置自身が生成したタイミング信号また
は装置自身が生成したタイミング信号で、バス情報と出
力情報の比較による故障検出を行い、スレーブ処理装置
の割当て状態では、信号線から入力したマスター処理装
置からのタイミング信号または装置自身が生成したタイ
ミング信号で、バス情報と出力情報を比較して不一致時
に故障を検出するバス情報故障検出回路を備える。

【００１１】多重バス構成の場合は、各バス毎に出力タ
イミング生成回路、タイミング信号出力回路、及びバス
情報故障検出回路を設ける。マスター処理装置の故障検
出時に、マスター処理装置が割り当てられた処理装置１
０−１の多重化制御回路４８は、装置自身でバス１２と
の接続を切り離し、スレーブ処理装置が割り当てられた
処理装置１０−２，１０−３の多重化制御回路４８にあ
っては、残りの処理装置１０−２，１０−３の中で新た
なマスター処理装置を決定し、縮退した多重化ユニット
を再構成する。多重化制御回路は、マスター処理装置を
設定するためマスター情報レジスタ回路を備える。

【００１２】このような本発明の高信頼性情報処理装置
によれば、ＴＭＲユニットを構成している各処理装置
は、バスに生成した情報（データ、アドレス、その他の
バス制御情報を含む）を出力する場合、マスター処理装
置が生成した情報のみが出力され、スレーブ処理装置の
生成した情報は、バスに出力されないように抑止され
る。この状態でＴＭＲユニットを構成する各処理装置
は、処理装置が生成した情報を出力するタイミングで、
バス上に出力された情報を取り込み、処理装置が生成し
た出力情報とバス上の情報が一致するか否かを処理装置
が生成した情報出力タイミングで行い、不一致の際にＴ
ＭＲユニット内での故障を判定する。

【００１３】バスは１本でもよいし、多重バス構成でも
よい。多重バス構成の場合は、バス毎に故障検出を行
う。特定バスの故障が検出された場合には、故障バスを
切り離し、残った正常なバスのみを使用した縮退構成で
処理を継続する。ＴＭＲユニットを構成している各処理
装置は、バスから受信したバス情報、処理装置が生成し
た出力情報、情報出力タイミングを、一旦、装置内に保
持した後に故障検出を行う。この場合、バスのアクセス
サイクル数は若干増加するが、検出処理を終るまでバス
上に情報を維持する必要がないので、バスのサイクルタ
イムを短くでき（高速化）、全体としてのバス性能の向
上が図られる。

【００１４】マスター処理装置は、バス上に情報を出力
する場合、同時に情報出力タイミングを示す信号を出力
する。出力されたタイミング信号は、ＴＭＲを構成して
いる各処理装置間に用意された専用の信号線を用いて、
ＴＭＲを構成している各処理装置に入力される。ＴＭＲ
ユニットを構成しているマスター処理装置を含む各処理
装置は、マスター処理装置から送られてきた情報出力タ
イミング信号と、各処理装置が生成した同様な情報出力
タイミング信号の論理和を取り、これを内部の一致検出
タイミング信号として使用する。バス情報と装置が生成
した出力情報の比較による不一致か否かの検出は、一致
検出タイミング信号に基づいて行われる。

【００１５】尚、常時出力されるバス情報の一致検出
は、特別な出力タイミング信号は使用せずに、バス上の
情報と各処理装置が生成した出力情報を比較すればよ
い。ＴＭＲユニットを構成する各処理装置でバス情報の
不一致による故障が検出された場合、各処理装置は故障
検出信号を生成し、各処理装置間に用意された専用の信
号線を用いて各処理装置に送る。マスター処理装置を含
む各処理装置は、送られてきた故障検出信号により故障
発生を判定する。故障が検出された場合、ＴＭＲユニッ
トを構成している各処理装置は、受け取った故障検出信
号の判定パターンに従い故障箇所を判定する。

【００１６】故障が検出された場合、故障データによる
各種資源の破壊を抑止するため、バスから入力された情
報は、故障検出が完了するまでの必要な時間だけ保持さ
れ、内部回路の制御には、保持された情報が使用され
る。また、故障が検出された場合は、内部回路の各種資
源の更新を抑止する。更に故障検出で、故障した処理装
置はバスから切り離される。

【００１７】バスから切り離された処理装置がマスター
処理装置であることを判定した場合、残りの正常な処理
装置の中から新しいマスター処理装置を決定する。マス
ター処理装置の再決定が行われ縮退したＴＭＲユニット
が再構成されると、故障発生で保持していた情報を新マ
スター処理装置がバスに再転送し、リトライを行わせ
る。

【００１８】この再転送は、装置内部で転送指示を行っ
てもよいし、各装置間に専用の信号線を接続し、故障を
検出したマスター処理信号から再転送を指示する信号を
送って行ってもよい。この再転送は、ＴＭＲユニットを
構成する処理装置に限定されず、同じバスに接続されて
いる他の処理装置についても同様である。 （生存処理装置表示フラグ）ＴＭＲユニット１２を構成
する処理装置１０−１〜１０−３の多重化制御回路４８
には、現在どの処理装置が正常に動作しており、どの処
理装置が故障等によって多重化ユニット１０から離脱し
ているかを示す生存処理装置表示フラグを備えた生存処
理装置表示フラグ回路を設けている。

【００１９】生存処理装置表示フラグのフラグ信号は、
故障判定結果のマスク出力とマスク入力に使用される。
例えば、出力マスク回路は、装置自身がＴＭＲユニット
１０からの離脱でオフしている生存処理装置表示フラグ
の信号により、装置自身からの情報の出力をマスクして
出力する。これによってＴＭＲユニット１０を離脱した
処理装置が、誤った故障検出結果をＴＭＲユニット１０
を構成する他の処理装置１０−２，１０−３に通知して
故動作させてしまうことを防止する。

【００２０】また多重化制御回路４８は、バスの出力許
可状態の時にオンするバス出力許可フラグをセットした
バス出力許可フラグ回路を有することから、出力マスク
回路は、装置自身からの情報の出力を、バス出力許可フ
ラグの信号によりマスクして出力する。これによってＴ
ＭＲユニット１０を離脱した処理装置が、誤った故障検
出結果をＴＭＲユニット１０を構成する他の処理装置１
０−２，１０−３に通知して故動作させてしまうこと
を、二重化して確実に防止する。

【００２１】また生存処理装置表示フラグのフラグ信号
は、入力マスク回路において、他の処理装置からの出力
情報をマスクして入力する。これによってＲＭＲユニッ
ト１０を離脱した他の処理装置から誤った故障検出結果
が通知されても、故動作しないようにできる。各処理装
置１０−１〜１０−３の多重化制御回路４８は、各処理
装置がどの処理装置をマスター処理装置として認識して
いるかを示すマスター情報を、専用の信号線を介して入
出力することにより互いに通知するマスタ情報通知回路
を備える。

【００２２】また多重化制御回路は、マスター情報故障
判定回路を備え、マスター情報通知回路における装置自
身のマスター情報と他の処理装置から通知されたマスタ
ー情報との比較結果に基づいて、マスター情報故障を起
した処理装置を示すマスター故障判定信号を生成する。
ＴＭＲユニット１０を構成している処理装置１０−１〜
１０−３は、マスター処理装置のバス情報の故障あるい
はマスター情報の故障が判定された場合には、残りの正
常な処理装置の中から、新しいマスター処理装置を決定
し、マスター情報の内容を更新する。

【００２３】（バス故障可能性フラグ）ＴＭＲユニット
１０を構成している各処理装置１０−１〜１０−３が、
多重化制御回路４８とバス１２との間に、更にトランシ
ーバ回路を設けた装置構成の場合、バス１２自体の故障
が発生すると、マスタ処理装置１０−１で正常で且つ全
てのスレーブ装置１２−２，１２−２でバス情報故障あ
りとなる故障検出パターンが得られる。この故障検出パ
ターンは、多数決処理によりマスター装置故障のように
判定されてしまう。

【００２４】そこで、このバス故障可能性パターンを検
出した際にバス故障可能性フラグをオンするバス故障検
出回路を設ける。バス故障可能性フラグがオンしたら、
マスター処理装置を更新をすると共に旧マスター処理装
置の多重化ユニットからの切り離しは行わないようにす
る。バス故障可能性パターンの故障が一度発生し、バス
故障可能性フラグをオンした後に、旧マスター処理装置
の故障を検出した場合は、旧マスター処理装置の故障と
断定し、多重化ユニットから切り離す。

【００２５】またバス故障可能性パターンの故障が一度
発生し、バス故障可能性フラグをオンした後に、バス自
体の故障を検出した場合は、もう一度、バス故障可能性
パターンが検出されるので、その時にバス自体を切り離
す。バスの多重化構成の場合には、バス毎にバス故障検
出回路を設け、バス自体の故障が検出された場合は、故
障したバスを切り離し、残った正常なバスのみを使用
し、縮退したバス構成で構成で処理を続行する。

【００２６】更に、ＴＭＲユニット１０を構成している
処理装置が故障すると、通常、ハードウェアで故障した
処理装置が自動的に切り離され、縮退構成を形成して処
理を続行する。 （ウェイクアップモード）ＴＭＲユニット１０を構築し
ている複数の処理装置処理装置１０−１〜１０−３の中
で、例えば処理装置１０−３が故障すると、２台の処理
装置１０−１，１０−２に縮退したＴＭＲユニット１０
が再構築される。尚、２台の処理装置でほＴＭＲユニッ
トを構成している場合も含む。

【００２７】この場合、故障した処理装置１０−３を新
しい処理装置に交換し、３重化構成に戻す必要がある。
３重化構成に戻すためには、交換処理装置１０−３のク
ロックレベルの同期が完了した後に、ＴＭＲユニット１
０の処理装置１０−１，１０−２のメモリを交換処理装
置１０−３にコピーして一致させる必要がある。しか
し、メモリコピー中に多重化動作を行うと、コピーの済
んだコピー元のメモリ内容が書き替えられ、メモリ内容
の一致が保証できない。このためメモリコピーが完了す
るまでは、ＴＭＲユニット１０としての多重化動作を禁
止せざるを得ず、この間、システムが停止状態となる。

【００２８】そこで本発明によれば、故障処理装置の交
換から多重化動作開始までのシステム停止時間を最小限
にする高信頼性情報処理装置が提供される。本発明の高
信頼性情報処理装置は、モード設定部により、故障によ
りＴＭＲユニット１０から切り離された例えば処理装置
１０−３を新しい処理装置に交換して、ＴＭＲユニット
１０を構成している処理装置１０−１，１０−２とのク
ロックレベルの同期化が行われた時に、ウェイクアップ
モードを設定する。

【００２９】このウェイクアップモードの設定状態で
は、マスター処理装置１０−１のメモリ制御部は、内部
でのメモリアクセスをバス１２を経由して行わせ、スレ
ーブ処理装置１０−２及び交換処理装置１０−３の各メ
モリ制御部は、内部でのメモリアクセスを、バス１２上
のデータを取り込んで行わせる。具体的には、ウェイク
アップモードの設定状態で、リードアクセスは次のよう
になる。マスター処理装置１０−１のメモリ制御部は、
プロセッサからメモリに対するリードアクセスがあった
場合、メモリのリードデータをバス１２に転送すると同
時にバス１２からリードデータを取り込んでプロセッサ
に転送する。またスレーブ処理装置１０−２および交換
処理装置１０−３の各メモリ制御部は、メモリに対する
リードアクセスがあった場合、バス１２からマスター処
理装置１０−１が転送したリードデータを取り込んでプ
ロセッサに転送する。

【００３０】またウェイクアップモードの設定状態での
ライトアクセスは次のようになる。マスター処理装置１
０−１のメモリ制御部は、プロセッサからメモリに対す
るライトアクセスがあった場合、メモリのライトデータ
をバス１２に転送すると同時に、バス１２からライトデ
ータを取り込んでメモリに転送して書き込む。スレーブ
処理装置１０−２および交換処理装置１０−３の各メモ
リ制御部は、メモリに対するライトアクセスがあった場
合、バス１２からマスター処理装置１０−１が転送した
ライトデータを取り込んでメモリに書き込む。

【００３１】このように故障装置を交換した後のウェイ
クアップモードの設定状態では、マスター処理装置のメ
モリアクセスによるデータは全てバス上に転送され、ス
レーブ装置及び交換処理装置のメモリに反映される。こ
のため多重化動作とメモリコピー動作を並行して行って
も、多重化動作によるメモリ書き替えでコピーしたメモ
リ内容が一致しなくなることはない。

【００３２】このためＴＭＲユニットとしてのシステム
停止は、故障処理装置を交換してからクロックレベルの
同期を取るまでの最小時間に抑えることができる。クロ
ックレベルの同期が取れたら、メモリコピーが完了して
いなくともＴＭＲユニット１０としての多重化動作を再
開でき、更にメモリコピーが完了したら、交換処理装置
を含めたＴＭＲユニット１０の再構築による多重化動作
に移行できる。 （ディレクトリ方式）本発明のＴＭＲユニット１０で
は、メモリ容量の拡大、プロセッサ数の増加、共通バス
性能に対応するため、ディレクトリ方式のメモリシステ
ムを採用する。

【００３３】ディレクトリ方式は、メモリをあるブロッ
ク単位に分け、各メモリブロックがどのような状態であ
るかを、ブロックアドレスに対応したエントリ（アドレ
ス）によりディレクトリメモリに保持する。メインメモ
リのメモリブロック状態とは、同じデータを１又は複数
のプロセッサのキャッシュ上に保持している状態を示す
シェアード状態、キャッシュ上に保持する最新データと
メモリ内容が異なっ状態を示すダーティ状態、メインメ
モリ内のデータが最新で、どのプロセッサのキャッシュ
上にも存在しない無効状態（インバリッド）などがあ
る。ディレクトリメモリは、管理するメモリのサイズを
ブロックサイズで割った容量が必要であり、かなり大き
なメモリ容量となる。本発明の高信頼システムとしての
ＴＭＲユニット１０では、故障した処理装置をシステム
の電源を切らずに新しい装置に交換した時、ＴＭＲユニ
ットとしてのシステム動作を停止し、交換した処理装置
との間でクロックレベルの同期及び内部状態を同じに設
定し、続いてシステムを起動して既存の処理装置のメモ
リを交換処理装置にコピーした後に、再度、ＴＭＲユニ
ットを再構築して本来のＴＭＲユニットとしての多重化
動作を再開する。

【００３４】この装置交換に伴なう処理装置間で内部状
態を同じに設定する際に、ディレクトリメモリを全て無
効化させる必要がある。即ち、システムを停止した際に
マスター処理装置１０−１及びスレーブ処理装置１０−
２につき、ディレクトリメモリ上でダーティ状態となっ
てキャッシュ上に最新データが存在するブロックを、全
てメインメモリにライトバックしてインバリッド状態と
した後、交換処理装置を含む全ての処理装置１０−１〜
１０−３のディレクトリメモリを無効化し、初期状態と
する。

【００３５】この場合のディレクトリメモリの無効化
は、無効化処理を高速化して短時間で済ます必要があ
る。即ち、無効化処理は、プロセッサがディレクトリメ
モリ制御部を経由してディレクトリメモリに対し、１エ
ントリずつ無効を示す値を順次ライトする。このため全
エントリのライトをプロセッサが行って無効化する場
合、無効化の間、ＴＭＲユニット１０のシステム動作は
停止する。本発明の高信頼情報処理装置では、数ミリセ
カンドといった短時間のシステム停止でも運用に影響が
出てしまう場合がある。

【００３６】そこで、本発明は、ディレクトリメモリの
無効化を瞬時で完了するようにした高信頼性情報処理装
置を提供することを目的とする。この目的を達成するた
め、ＴＭＲユニット１０を構成する処理装置１０−１〜
１０−３の各々は、ディレクトリメモリに、所定のブロ
ックサイズに分けられたメインメモリの各メモリブロッ
クの状態を示すディレクトリ情報を格納すると共に、電
源投入によるシステムの初期設定時にディレクトリ情報
の特定ビットに特定の値αを書き込んでおく。またディ
レクトリ情報の特定ビットと同じ値αを格納した指示レ
ジスタを準備する。

【００３７】ディレクトリメモリのデータ制御部は、デ
ィレクトリメモリの読出し時に特定ビットの値と指示レ
ジスタ値を比較し、一致していればディレクトリ情報を
有効とし、一致していなければメインメモリのデータが
最新で他の部位に存在しないことを示す無効化を示す値
にディレクトリ情報を更新する。このため、無効化部に
よつて、処理装置の交換時等に、指示レジスタの値αを
別の値βに変更するだけで、データ制御部によりディレ
クトリメモリの全内容を瞬時に無効化させることができ
る。

【００３８】ここで、データ制御部によるディレクトリ
メモリの無効化を禁止させる制御レジスタを設け、指示
レジスタの値とディレクトリ情報の特定ビットの値が一
致しなくとも、ディレクトリ情報を有効とすることも可
能である。これは故障によりＴＭＲユニット１０から外
された処理装置を、故障の修理後にＴＭＲユニット１０
以外の処理装置として使用する場合等、運用中の無効化
を必要としない場合に利用できる。

【００３９】またＴＭＲユニットにあっては、複数回無
効化を行いたい場合もある。この場合、一度無効化を行
うと、ディレクトリメモリの特定ビットは指示レジスタ
で変更した値βに変更される。そこで無効化終了で指示
レジスタを元の値αに戻し、次の無効化で指示レジスタ
の値を再びβに変更した場合、ディレクトリメモリの特
定ビットは前回の無効化でβとなっており、指示レジス
タの値と一致するため有効となり、無効化できない。

【００４０】このため、無効化が終了したらディレクト
リメモリの特定ビットの値βを元の値αに戻す再度の初
期化が必要となる。しかし、運用中の初期化はプロセッ
サの負担となる。そこで本発明にあっては、ディレクト
リメモリの制御部に次のような初期化機能を設ける。即
ち、初期化起動レジスタと初期化完了表示レジスタを設
け、初期化制御部により、プロセッサから初期化起動レ
ジスタに一定値が書き込まれた時に、データ制御部にデ
ィレクトリメモリの初期化動作を開始させる。初期化動
作中は、ディレクトリメモリの特定ビットに指示レジス
タと同じ値αを書き込み、他のビットには無効状態を示
す値を書き込む。

【００４１】ディレクトリメモリの全領域（全エント
リ）の書込みが済んだら、完了表示レジスタに初期化完
了を示す値を書き込む。このようなディレクトリメモリ
の初期化を無効化後に行なうことで、複数回の無効化を
可能とする。ディレクトリメモリの初期化動作におい
て、１エントリ毎の処理間隔が短いとプロセッサからの
アクセスがビジィとなり、性能低下の原因となる。そこ
で、時間間隔指示レジスタを設け、初期化制御部による
ディレクトリメモリのエントリ単位の初期化動作の時間
間隔を指定し、プロセッサのアクセスに対するビジィを
低減し、性能低下を抑える。

【００４２】メインメモリは、最大実装可能範囲で任意
の実装状態をとる。ディレクトリメモリは、メインメモ
リの最大実装の最大容量をブロックサイズで割った数の
エントリをもつ。しかし、初期化処理の際に未実装のメ
インメモリのエントリの初期化を行うことは、初期化の
時間を必要以上に長くする。そこで、メインメモリの実
装数に応じた初期化エントリ数を指示する初期化エント
リ数レジスタを設け、アドレス比較部で、初期化動作中
に更新される初期化対象アドレスが初期化エントリ数レ
ジスタの指示するエントリ数に一致したときに、初期化
制御部に初期化動作の終了を指示する。これによってメ
インメモリの実装に対応したディレクトリメモリのエン
トリのみの初期化を可能とする。

【００４３】またメインメモリの実装は飛び飛びに行わ
れることもあるので、初期化開始アドレスレジスタの指
示する開始アドレスに、初期化エントリレジスタの指示
する初期化エントリ数をアドレス加算部で加算して初期
化終了アドレスを求める。

【００４４】そして、アドレス比較部で、初期化動作中
に更新される初期化対象アドレスが前記加算部からのア
ドレスに一致したときに、初期化動作の終了を指示し、
メインメモリの実装に対応したディレクトリメモリの離
散した実装エントリの初期化を可能とする。この場合、
アドレス加算部を使用せず、初期化終了アドレスを指示
する終了アドレスレジスタを設けてもよい。

【００４５】

【発明の実施の形態】

＜目次＞ １．ＴＭＲ構成 ２．多重バス構成 ３．故障検出の高速化 ４．故障検出タイミングの通知 ５．故障検出結果の通知 ６．故障箇所の判定 ７．故障発生時の各種資源の更新抑止 ８．故障処理装置の切り離し ９．マスター処理装置の再決定 １０．保持情報の再転送 １１．再転送指示信号の生成 １２．生存処理装置表示フラグ １３．マスター情報の保証 １４．バス故障検出 １５．バス切り離しソフト通知 １６．故障装置交換時のウェイクアップモード １７．ディレクトリメモリ １．ＴＭＲ構成 （１）装置構成 図２は本発明による高信頼性情報処理装置におけるＴＭ
Ｒ構成を示す。図２において、ＴＭＲユニット１０は、
処理装置１０−１，１０−２，１０−３の３台を少なく
とも備える。ＴＭＲユニット１０を構成する処理装置１
０−１，１０−２，１０−３は、情報の受渡しを行うた
め、バス１２に接続されている。バス１２にはＴＭＲユ
ニット１０以外の処理装置１０−ｎも接続される。尚、
以下の説明にあっては、処理装置とはＴＭＲユニット１
０を構成している処理装置１０−１〜１０−３を、特別
な説明がない限り意味する。

【００４６】ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３は、ＴＭＲ構成での動作中には、処理
装置１０−１〜１０−３の内の１台がマスター処理装置
として動作し、残りの２台がスレーブ処理装置として動
作している。通常はマスター処理装置がバス１２に必要
な情報を出力し、全ての処理装置（１台のマスター処理
装置と２台のスレーブ処理装置）がバス１２上の情報の
チェックを行い、故障検出を行っている。以下に、ＴＭ
Ｒユニット１０を構成する処理装置１０−１〜１０−３
の内部構成と動作を処理装置１０−１のＴＭＲ制御回路
４８を例にとって説明する。 （２）自処理装置のマスター／スレーブ判定 処理装置１０−１〜１０−３に対しては、ＴＭＲユニッ
ト１０を構成する各処理装置間で重複しないように設定
された処理装置番号＃１，＃２，＃３が外部から入力さ
れている。ここで、処理装置番号＃１〜＃３を外部から
入力せず、処理装置内部で設定するようにしてもよい。

【００４７】しかしながら、装置内部での特別な設定を
せず、処理装置を例えばバックパネルなどに挿入した時
点で自動的に固定的な処理装置番号が入力されるように
した方が、設定誤りが発生する可能性がなくなる。この
ため、高信頼性情報処理装置としては外部入力による処
理装置番号の設定の方が有利である。処理装置１０−１
を例にとると、装置内部にはマスター情報レジスタ１４
が用意されており、現在のマスター処理装置番号例えば
＃１が設定されている。このマスター処理装置番号＃１
は、他の処理ユニット１０−２，１０−３のマスター情
報レジスタ１４にも同様に設定されている。

【００４８】マスター情報一致判定回路１６には、入力
端子１８およびドライバ２０を介して外部から入力され
た自処理装置の処理装置番号＃１と、マスター情報レジ
スタ１４に保持されているマスター処理装置番号＃１が
入力されている。マスター情報一致判定回路１６は、入
力された２つの装置番号の一致検出を行う。装置番号が
一致していた場合には自処理装置がマスター処理装置で
あると判断し、自マスター信号Ｅ１をオンにする。

【００４９】ここで信号のオンとは、信号の論理レベル
をＨレベルにセットすることを意味する。このことから
信号のオフとは、Ｈレベルにある信号をＬレベルに立ち
下げることを意味する。処理装置１０−１にあっては、
マスター情報一致判定回路１６が入力した２つの装置番
号が共に＃１であることから、自マスター信号Ｅ１をオ
ンする。これに対し、処理装置１０−２，１０−３側に
あっては、装置番号が不一致になることから自処理装置
はスレーブ処理装置であると判断し、自マスター信号Ｅ
１をオフすることになる。 （３）バスへの情報出力 処理装置１０−１に設けられた出力情報生成回路２２
は、不図示の内部回路からの各種指示により必要に応じ
て出力情報Ｄ１を生成している。この出力情報Ｄ１に
は、データ，アドレスおよび各種のバス制御信号が含ま
れている。出力情報生成回路２２で生成された出力情報
Ｄ１は、バス用トライステート回路２４に入力される。
バス用トライステート回路２４には出力ドライバ２６が
設けられ、出力情報生成回路２２からの出力情報Ｄ１を
入出力端子３０からバス１２に出力する。

【００５０】出力情報生成回路２２による出力情報の生
成と同時に、出力タイミング生成回路３２が出力タイミ
ング信号としてバス出力信号Ｅ２を生成する。生成され
たバス出力信号Ｅ２は、バス出力イネーブル生成回路３
４に入力される。この実施例ではバス出力イネーブル生
成回路３４は、ＡＮＤゲート３６で実現される。バス出
力イネーブル生成回路３４にはマスター情報一致判定回
路１６で生成された自マスター信号Ｅ１も入力される。

【００５１】このためバス出力イネーブル生成回路３４
では、入力されたバス出力信号Ｅ２と自マスター信号Ｅ
１が共にオンの場合にのみ、即ち処理装置１０−１がマ
スター処理装置である場合にのみ、バス用トライステー
ト回路２４のドライバ２６に対するバスイネーブル信号
をオンにする。バス用トライステート回路２４のドライ
バ２６は、バス出力イネーブル生成回路３４からのバス
イネーブル信号Ｅ３をイネーブル端子に受け、バスイネ
ーブル信号Ｅ３がオンの場合にのみ出力情報生成回路２
２からの出力情報Ｄ１をバス１２に出力する。 バス用
トライステート回路２４の入出力端子３０は、外部のバ
ス１２に接続され、ＴＭＲユニット１０を構成している
他のスレーブ処理装置１０−２，１０−３やＴＭＲユニ
ット１０以外の処理装置１０−ｎと接続される。 （４）バス情報の故障検出 バス１２上の情報は処理装置１０−１に入力され、バス
用トライステート回路２４の入力ドライバ２８を経由し
てバス情報一致検出回路３８にバス情報Ｄ２として入力
される。また内部出力情報生成回路２２で生成された情
報Ｄ１も、バス情報一致判定回路３８に入力される。バ
ス情報一致判定回路３８は、入力された２つの情報Ｄ
１，Ｄ２の一致判定を行う。

【００５２】２つの情報Ｄ１，Ｄ２が一致していた場合
には、バス情報一致判定回路３８はバス正常信号Ｅ４を
オンにする。また２つの情報Ｄ１，Ｄ２が不一致であっ
た場合は、バス正常信号Ｅ４をオフにする。バス情報故
障検出回路４０はインバータ４２とＡＮＤゲート４４で
構成され、バス情報一致判定回路３８から出力されたバ
ス正常信号Ｅ４と出力タイミング生成回路３２で生成さ
れたバス出力信号Ｅ２が入力される。バス情報故障検出
回路４０は、バス出力信号Ｅ２がオンで且つバス正常信
号Ｅ４がオフの場合にのみ、バス情報の故障検出を意味
する不一致発生信号Ｅ５をオンにする。

【００５３】この不一致発生信号Ｅ５は、後の説明で明
らかにする処理装置内部の各回路に供給される。不一致
発生信号Ｅ５を受けた各内部回路は、不一致発生信号Ｅ
５がオンの場合は、ＴＭＲユニット１０を構成している
処理装置１０−１〜１０−３のいずれか（バス１２自体
の故障も含む）で故障が発生したと判断し、必要な故障
処理を行う。

【００５４】以上のように、図２のＴＭＲ構成にあって
は、ＴＭＲユニット１０を構成している３台の処理装置
１０−１〜１０−３以外に、各処理装置１０−１〜１０
−３で生成したバス情報の多数決などを行う別の装置は
不要であり、３台の同一の処理装置１０−１〜１０−３
のみでＴＭＲ構成による高信頼性機能を経済的に実現で
きる。 ２．多重バス構成 （１）装置構成 図３は多重バス構成をとる本発明の高信頼性情報処理装
置の実施例である。まずＴＭＲユニット１０を構成する
処理装置１０−１〜１０−３は、複数のバス、この実施
例にあっては２つのバス１２−１，１２−２により接続
され、データの受渡しを行うことになる。ＴＭＲユニッ
ト１０以外の処理装置１０−ｎについても、バス１２−
１，１２−２に接続される。

【００５５】ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３は、ＴＭＲ構成による動作中、処理装
置１０−１〜１０−３の内の１台がマスター処理装置と
して動作し、残りの２台の処理装置がスレーブ処理装置
として動作している。通常は、マスター処理装置がバス
１２−１，１２−２のいずれかに対し必要な情報を出力
し、全処理装置（１台のマスター処理装置と２台のスレ
ーブ処理装置）がバス１２−１または１２−２の出力情
報をチェックし、故障検出を行っている。

【００５６】バス１２−１，１２−２の２つによる多重
バス構成にあっては、各処理装置１０−１〜１０−３が
各バス１２−１，１２−２ごとに図２の実施例に示した
ような故障検出機能をもっている。以下に、多重バス構
成におけるＴＭＲユニット１０の処理装置１０−１〜１
０−３の内部構成を処理装置１０−１を例にとって説明
する。 （２）処理装置の内部構成 ＴＭＲユニット１０の処理装置１０−１〜１０−３は、
処理装置１０−１に代表して示すように、内部回路は大
きく分けて３つの回路により構成されている。１つはＴ
ＭＲ処理機能以外の本来の処理装置の機能を実現するた
めの各種処理回路４６である。残り２つはＴＭＲ処理機
能を実現するためのＴＭＲ制御回路４８−１，４８−２
であり、基本的には、同一の機能を有する回路が外部の
バス１２−１，１２−２に対応して設けられている。即
ち、ＴＭＲ制御回路４８−１が外部のバス１２−１に対
応して設けられ、ＴＭＲ制御回路４８−２が外部のバス
１２−２に対応して設けられる。

【００５７】各種処理回路４６とＴＭＲ制御回路４８−
１，４８−２は、データ／制御用の信号線５０で接続さ
れている。この実施例にあっては、データ／制御用の信
号線５０は２つのＴＭＲ制御回路４８−１，４８−２で
共通としているが、信号線５０をＴＭＲ制御回路４８−
１，４８−２ごとに別々に設けてもよい。ＴＭＲ制御回
路４８−１，４８−２から各種処理回路４６に対して
は、切り離し通知信号Ｅ６，Ｅ７の信号線が接続されて
いる。この実施例にあっては、バス故障の切り離し通知
信号Ｅ６，Ｅ７を出力する場合を例にとっているが、バ
ス切り離し情報をＴＭＲ制御回路４８−１，４８−２内
に保持し、各種処理回路４６が必要に応じバス切り離し
情報を取りに行ってもよい。またバス切り離し情報は、
ＴＭＲ制御回路４８−１，４８−２の内部ではなく各種
処理回路４６の内部で、必要な期間、保持するようにし
てもよい。

【００５８】正常な運用状態で各種処理回路４６が外部
のバス１２−１，１２−２と情報のやり取りを行う場合
は、使用するバス１２−１または１２−２に対応するＴ
ＭＲ制御回路４８−１または４８−２との間で必要な情
報のやり取りを行う。対応するＴＭＲ制御回路４８−１
または４８−２は、各種処理回路４６から処理を依頼さ
れた情報に対し、外部のバス１２−１または１２−２と
の間で必要な情報のやり取りを行う。

【００５９】このとき例えばバス１２−１に関する故障
が発生し、ＴＭＲ制御回路４８−１の内部のバス切り離
し検出回路５２−１でバス１２−１に関する故障を検出
した場合、検出結果を保持するＦＦ５４−１をオンにす
る。このＦＦ５４−１は、リセット指示がくるまで故障
検出結果のオン状態を保持する。ＦＦ５４−１がオンに
なった場合、対応するバス切り離し通知信号Ｅ６がオン
となり、各種処理回路４６にバス１２−１の故障検出が
通知される。

【００６０】各種処理回路４６は、切り離し通知信号Ｅ
６のオンにより、対応するバス１２−１側で故障が発生
したことを認識し、バス１２−１の故障発生に対応する
処理を行うと共に、以後、外部のバスを使用する場合は
残った正常なバス１２−２のみを使用するようにし、故
障したバス１２−１を切り離した縮退状態で継続処理を
行うことになる。

【００６１】このようなバス故障はバス１２−２側につ
いても同様であり、ＴＭＲ制御回路４８−２のバス切り
離し検出回路５２−２でバス１２−２に関する故障を検
出して検出結果を保持するＦＦ５４−２をオンし、バス
切り離し通知信号Ｅ７により各種処理回路４６に通知
し、バス１２−２の故障発生に対応する処理と、故障し
たバス１２−２の切り離しの縮退処理を行う。 ３．故障検出の高速化 （１）故障検出を高速化するための構成 図４は、３台の処理装置１０−１〜１０−３でＴＭＲユ
ニット１０を構成し、単一の外部のバス１２で接続して
情報のやり取りを行っており、更にＴＭＲ構成をとらな
い他の処理装置１０−ｎも接続している。ＴＭＲユニッ
ト１０を構成する３台の処理装置１０−１〜１０−３
は、処理装置１０−１に代表して示す内部構成をもつ。

【００６２】処理装置１０−１の内部構成は図２の実施
例と同じであるが、更に故障検出を高速化するため、バ
ス１２に出力する情報Ｄ１を保持するＦＦ５６、バス１
２上に出力された情報Ｄ２を保持するＦＦ５８、更に出
力タイミング信号生成回路３２からのバス出力信号Ｅ２
を保持するＦＦ６０を新たに設けている。このようにＦ
Ｆ５６，５８，６０を設けたことで、それ以降の回路部
における判断処理を待つことなく、バス１２側に対する
内部回路の処理を終了することができ、バス１２の故障
検出の高速化を図ることができる。

【００６３】具体的には、出力情報生成回路２２で出力
情報Ｄ１が生成され、バス用トライステート回路２４を
介してバス１２に出力されると、この出力情報Ｄ１はＦ
Ｆ５６に保持される。また出力情報Ｄ１の生成と同時に
出力タイミング生成回路３２よりバス出力信号Ｅ２が出
力されるが、これもＦＦ６０で保持される。更にバス１
２上の情報は、バス用トライステート回路２４を介して
バス情報Ｄ２としてＦＦ５８に保持される。

【００６４】ＦＦ５６，５８に保持された情報Ｄ１，Ｄ
２は、バス情報一致判定回路３８で比較判定され、その
判定結果がバス情報故障検出回路４０でＦＦ６０に保持
されたバス出力信号Ｅ８を用いてバス情報の故障検出を
行う。図２のＦＦによる保持を行わない場合にあって
は、バス情報一致判定回路３８およびバス情報故障検出
回路４０による判定結果および検出結果が得られるま
で、外部のバス１２に対する出力情報Ｄ１の出力状態お
よび内部の出力タイミング生成回路３２からのバス出力
信号Ｅ２の出力状態を保持しなければならず、故障検出
のためにバスの１サイクルの時間が長めに必要となる。
これに対し、ＦＦ５６，５８，６０を設けたことで出力
情報Ｄ１，バス情報Ｄ２およびバス出力信号Ｅ２の出力
状態の継続がＦＦの保持タイミングまでの短い時間で済
み、故障検出の高速化が実現できる。この場合、バスサ
イクル数は増加するが、サイクル時間の短縮の方が大き
い。 （２）バス情報の故障検出 図４の実施例において、ＦＦ５６，５８，６０を設ける
ことで故障検出の高速化を図った場合の動作を説明す
る。出力情報生成回路２２で生成された出力情報Ｄ１
は、バス用トライステート回路２４に与えられる。ここ
で処理装置１０−１はマスター処理装置であることか
ら、バス出力イネーブル生成回路３４からのバスイネー
ブル信号Ｅ３がオンとなってドライバ２６をイネーブル
状態としている。

【００６５】この出力情報Ｄ１は出力ドライバ２６、入
出力端子３０を経由してバス１２に出力される。このと
き出力タイミング生成回路３２が出力したバス出力信号
Ｅ２は、ＦＦ６０に一旦保持され、バス出力信号Ｅ８と
してバス情報故障検出回路４０に出力される。バス１２
上に出力された情報は処理装置１０−１に入力され、バ
ス用トライステート回路２４を経由してＦＦ５８に一旦
保持される。このとき内部の出力情報生成回路２２で生
成した出力情報Ｄ１は、別のＦＦ５６に保持されてい
る。ＦＦ５６，５８に保持された出力情報Ｄ１とバス情
報Ｄ２は、バス情報一致判定回路３８に入力される。

【００６６】バス情報一致判定回路３８は、入力された
２つの情報Ｄ１，Ｄ２の一致判定を行い、一致していた
場合はバス正常信号Ｅ４をオンし、不一致であった場合
にはバス正常信号Ｅ４をオフにする。バス情報故障検出
回路４０は、バス情報一致判定回路３８から出力された
バス正常信号Ｅ４とＦＦ６０に保持されたバス出力信号
Ｅ８を入力し、バス出力信号Ｅ８がオンで且つバス正常
信号Ｅ４がオフの場合にのみ、バス情報の故障検出を意
味する不一致発生信号Ｅ５をオンにする。

【００６７】バス情報故障検出回路４０からの不一致発
生信号Ｅ５は、処理装置１０−１の図示しない内部回路
に入力され、バス１２自体の故障を含み、ＴＭＲユニッ
ト１０を構成している処理装置１０−１〜１０−３のい
ずれかで故障が発生したと判断し、必要な故障処理を行
う。このようなＴＭＲユニット１０を構成している各処
理装置１０−１〜１０−３について、バス１２に出力さ
れた出力情報、自らが生成した出力情報、更に自らが生
成した出力タイミングのそれぞれをバスごとに保持し、
装置内に保持したこれらの情報を使用してバス情報の故
障検出を行うことにより、バス１２のアクセスサイクル
数は若干増加するがバス１２のサイクルタイム自体を高
速化することができ、全体的にバス性能の向上を図るこ
とができる。 ４．故障検出タイミングの通知 （１）装置構成 図５は図４の実施例に更に、バス１２に対する情報出力
の出力タイミングに関する故障を検出する機能を設けた
ことを特徴とする。図５の実施例にあっては、ＴＭＲユ
ニット１０を構成する処理装置１０−１〜１０−３の中
の処理装置１０−１に代表して示すように、図４の実施
例に設けた回路に加え、更に、出力タイミング用トライ
ステート回路６２、ＦＦ７０およびバス情報チェックタ
イミング生成回路７２を設けている。

【００６８】即ち、出力タイミング生成回路３２で生成
されたバス出力信号Ｅ２は、出力タイミング用トライス
テート回路６２に設けられた出力ドライバ６４に入力さ
れる。出力ドライバ６４のイネーブル端子には、マスタ
ー情報一致判定回路１６より出力された自マスター信号
Ｅ１が入力される。処理装置１０−１はマスター処理装
置であることから、自マスター信号Ｅ１はオンになって
おり、出力ドライバ６４がイネーブル状態にあり、バス
出力信号Ｅ２は出力ドライバ６４から入出力端子６８に
出力される。この入出力端子６８−１に相当する端子
が、他の処理装置１０−２，１０−３にも入出力端子６
８−２，６８−３として設けられており、入出力端子６
８−１〜６８−３の間を専用の信号線７５で接続してい
る。

【００６９】このため、出力タイミング用トライステー
ト回路６２の出力ドライバ６４から出力された処理装置
１０−１のバス出力信号Ｅ２は、信号線７５を介して他
の処理装置１０−２，１０−３の入出力端子６８−２，
６８−３に供給される。一方、出力タイミング用トライ
ステート回路６２には入力ドライバ６６が設けられてお
り、入出力端子６８を介して信号線７５より入力したバ
ス出力信号を入力して、出力タイミング信号Ｅ９を得る
ようにしている。出力タイミング用トライステート回路
６２に対する処理装置１０−１自身で生成したバス出力
信号Ｅ２はＦＦ６０に保持され、また出力タイミング用
トライステート回路６２の入力ドライバ６６より出力さ
れた出力タイミング信号Ｅ９はＦＦ７０に保持される。

【００７０】ＦＦ６０，７０の出力は、ＯＲゲート７４
を備えたバス情報チェックタイミング生成回路７２に入
力される。バス情報チェックタイミング生成回路７２
は、ＯＲゲート７４により、処理装置１０−１自身で生
成したバス出力信号Ｅ２のＦＦ６０による保持信号と、
信号線７５を介して入力した出力タイミング信号のＦＦ
７０の保持信号のＯＲ出力として、バスチェック信号Ｅ
１０を出力する。

【００７１】このバスチェック信号Ｅ１０は、バス情報
故障検出回路４０にバス情報一致判定回路３８からのバ
ス正常信号Ｅ４と共に入力される。正常な動作状態にあ
っては、ＦＦ６０による内部のバス出力信号Ｅ２の保持
出力と信号線７５による出力タイミング信号のＦＦ７０
による保持出力は、同時に得られる。これに対し、同じ
動作を行っている処理装置１０−１〜１０−３の間で出
力タイミングにずれがあると、スレーブ処理装置となる
処理装置１０−２，１０−３にあっては、ＦＦ６０，７
０の保持出力のいずれか一方が先に得られる。例えば、
ＦＦ７０によりマスター処理装置１０−１からの出力タ
イミング信号が先にオンして、バス情報チェックタイミ
ング生成回路７２より出力されるバスチェック信号Ｅ１
０がオンになったとする。

【００７２】このとき処理装置１０−２または１０−３
では出力タイミング生成回路３２からのバス出力信号Ｅ
２はオンとなっておらず、出力情報生成回路２２からの
出力情報Ｄ１の送出が行われていないため、バス情報一
致判定回路３８からのバス正常信号Ｅ４はオフとなって
おり、バスチェック信号Ｅ１０のみがオンすることで不
一致発生信号Ｅ５がオンし、処理装置１０−１〜１０−
３の間で情報出力タイミングに関する故障が発生したこ
とを認識することができる。 （２）出力タイミングと故障検出 次に図５の実施例における処理装置１０−１の動作を説
明する。

【００７３】処理装置１０−１のマスター情報一致判定
回路１６は、マスター情報レジスタ１４の装置番号と外
部から入力された自処理装置の番号とを比較し、両者が
一致していることから、自マスター信号Ｅ１をオンして
おり、このため出力タイミング用トライステート回路６
２の出力バッファ６４をイネーブル状態としている。出
力情報生成回路２２は、内部回路からの各種の指示によ
り必要に応じて出力情報Ｄ１を生成している。生成され
た情報Ｄ１は、バス用トライステート回路２４の出力ド
ライバ２６に与えられる。このとき同時に出力タイミン
グ生成回路３２よりバス出力信号Ｅ２が生成されてオン
となり、バス出力イネーブル生成回路３４からのイネー
ブル信号Ｅ３がオンとなり、出力ドライバ２６がイネー
ブル状態になる。このため出力情報生成回路２２からの
出力情報Ｄ１は、出力ドライバ２６よりバス１２に出力
される。

【００７４】一方、出力タイミング生成回路３２で生成
されたバス出力信号Ｅ２は、出力タイミング用トライス
テート回路６２の出力ドライバ６４に入力される。出力
ドライバ６４は、このときマスター情報一致判定回路１
６からの自マスター信号Ｅ１がオンとなることでイネー
ブル状態にあり、入力したバス出力信号Ｅ２を入出力端
子６８を介し信号線７５に出力する。同時に、出力タイ
ミング生成回路３２からのバス出力信号Ｅ２はＦＦ６０
に保持される。

【００７５】出力タイミング用トライステート回路６２
の入力ドライバ６６は、このとき出力ドライバ６４より
出力されたバス出力信号Ｅ２を出力タイミング信号Ｅ９
として入力し、ＦＦ７０に保持させる。ここでＦＦ７０
は出力タイミング信号の遅延を考慮して設けられてお
り、遅延が問題にならない場合は設ける必要はない。バ
ス情報チェックタイミング生成回路７２は、ＦＦ６０，
７０の保持出力のＯＲをとることでバスチェック信号Ｅ
１０をオンとする。

【００７６】一方、バス情報一致判定回路３８は、ＦＦ
５６に保持された出力情報Ｄ１とＦＦ５８に同時に保持
されたバス情報Ｄ２の一致判定を行い、両情報Ｄ１，Ｄ
２が一致していた場合はバス正常信号Ｅ４をオンにし、
不一致であった場合にはバス正常信号Ｅ４をオフにす
る。バス正常信号Ｅ４は、バスチェック信号Ｅ１０と共
にバス情報故障検出回路４０に入力される。バス情報故
障検出回路４０は、バス情報一致検出回路からのバス正
常信号Ｅ４がオフの場合にのみ、バスチェック信号Ｅ１
０がオンとなったタイミングで、バス情報の故障検出を
意味する不一致発生信号Ｅ５をオンにする。

【００７７】バス情報故障検出回路４０より出力された
不一致発生信号Ｅ５は、図示しない内部の各回路に与え
られ、バス１２自体の故障を含むＴＭＲユニット１０を
構成している処理装置１０−１〜１０−３のいずれかで
故障が発生したと判断し、必要な故障処理を行う。 ５．故障検出結果の通知 （１）装置構成 図６に示すＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３は、バス情報の不一致を検出した場合、
不一致検出を示す信号をバス情報故障検出信号として処
理装置１０−１〜１０−３ごとに別々に出力する。処理
装置１０−１〜１０−３は、専用の信号線８６−１，８
６−２，８６−３を介して他の処理装置から送られてく
るバス情報故障検出信号を受信し、故障発生の判定を行
う。

【００７８】これによって、ＴＭＲユニット１０を構成
する処理装置１０−１〜１０−３のいずれかで発生した
故障を全処理装置で検出することができる。このような
故障検出結果の通知のため、図６の処理装置１０−１に
代表して示すように、図５の構成に加え新たに、一致検
出用トライステート回路７６、装置番号デコード回路８
２、ＦＦ８８，９０，９２およびバス情報故障通知信号
生成回路９４が設けられる。

【００７９】一致検出用トライステート回路７６には、
処理装置１０−１〜１０−３に対応して３つのトライス
テート回路が設けられる。即ち、処理装置１０−１に対
応してイネーブル端子付きの出力ドライバ７８−１と入
力ドライバ８０−１が設けられ、処理装置１０−２に対
応してイネーブル端子付きの出力ドライバ７８−２と入
力ドライバ８０−２が設けられ、更に処理装置１０−３
に対応してイネーブル端子付きの出力ドライバ７８−３
と入力ドライバ８０−３が設けられている。

【００８０】装置番号デコード回路８２は、外部から入
力された装置番号＃１をデコードして、デコード信号Ｅ
１１−１，Ｅ１１−２またはＥ１１−３のいずれか１つ
をオンにする。ここで、デコード信号Ｅ１１−１は装置
番号＃１のデコードでオンし、デコード信号Ｅ１１−２
は装置番号＃２のデコードでオンし、更にデコード信号
Ｅ１１−３は装置番号＃３のデコードでオンする。

【００８１】装置番号デコード回路８２からのデコード
信号Ｅ１１−１〜Ｅ１１−３は、一致検出用トライステ
ート回路７６の出力ドライバ７８−１〜７８−３のイネ
ーブル端子に与えられる。これによって、外部から設定
された装置番号＃１に対し装置番号デコード回路８２は
デコード信号Ｅ１１−１のみをオンしているため、出力
ドライバ７８−１のみがイネーブル状態となる。

【００８２】出力ドライバ７８−１〜７８−３には、バ
ス情報故障検出回路４０によるバス情報の不一致を示す
バス情報故障検出信号Ｅ５が並列的に入力される。出力
ドライバ７８−１〜７８−３の出力は入出力端子８４−
１１，８４−１２，８４−１３のそれぞれに接続され、
専用の信号線８６−１，８６−２，８６−３を介して他
の処理装置１０−２，１０−３に接続される。

【００８３】処理装置１０−２，１０−３は、処理装置
１０−１と同様、対応する入出力端子８４−２１〜８４
−２３および８４−３１〜８４−３３を備えており、そ
れぞれ専用の信号線８６−１〜８６−３に接続してい
る。一致検出用トライステート回路７６に設けた入力ド
ライバ８０−１〜８０−３の出力は、ＦＦ８８，９０，
９２のそれぞれに接続される。

【００８４】ＦＦ８８，９０，９２はバス情報故障検出
信号の遅延を考慮して設けられたもので、遅延が問題に
ならない場合は設ける必要はない。ＦＦ８８，９０，９
２に保持されたバス情報故障検出信号は、それぞれ保持
信号Ｅ１３，Ｅ１４，Ｅ１５として、ＯＲゲート９６を
用いたバス情報故障通知信号生成回路９４に入力され
る。

【００８５】バス情報故障通知信号生成回路９４は、処
理装置１０−１，１０−２，１０−３に対応したバス情
報故障検出信号の保持信号Ｅ１３，Ｅ１４，Ｅ１５のＯ
Ｒをとって、処理装置１０−１〜１０−３のいずれかで
故障を検出したことを示す不一致発生信号Ｅ１６を内部
回路へ出力する。 （２）故障検出結果の外部出力と装置内での故障検出 次に、図６の処理装置１０−１の動作を故障検出結果の
外部出力と装置内での故障検出に分けて説明する。

【００８６】図５の実施例で説明したとおり、処理装置
１０−１で生成した出力情報とバス１２上のバス情報が
不一致の場合、バス情報故障検出回路４０からのバス情
報故障検出信号Ｅ５がオンとなり、一致検出用トライス
テート回路７６に入力される。一方、外部から入力され
た処理装置番号＃１は装置番号デコード回路８２で解読
され、装置番号＃１に対応したデコード信号Ｅ１１−１
のみをオンにする。このため、一致検出用トライステー
ト回路７６の処理装置１０−１に対応した出力ドライバ
７８−１のみがイネーブル状態となり、バス情報故障検
出信号Ｅ５は信号線８６−１に出力され、他の処理装置
１０−２，１０−３に送られるとともに、ＦＦ８８に保
持される。

【００８７】一方、他の処理装置１０−２，１０−３に
おいて、同様にしてバス情報故障検出信号が信号線８６
−２または８６−３に出力されている場合には、一致検
出用トライステート回路７６の入力ドライバ８０−２，
８０−３よりバス情報故障検出信号の受信信号が得ら
れ、ＦＦ９０，９２に保持される。この結果、ＦＦ８８
には処理装置１０−１で検出したバス情報故障検出信号
Ｅ５が保持され、ＦＦ９０には処理装置１０−２より信
号線８６−２を介して送られてきたバス情報故障検出信
号が保持され、更にＦＦ９２には処理装置１０−３より
信号線８６−３を介して送られてきたバス情報故障検出
信号が保持され、それぞれ保持信号Ｅ１３，Ｅ１４，Ｅ
１５としてバス情報故障通知信号作成回路９４に入力さ
れる。

【００８８】バス情報故障通知信号作成回路９４は、処
理装置１０−１〜１０−３の各々のバス情報故障検出を
示す保持信号１３，Ｅ１４，Ｅ１５のＯＲをとり、処理
装置１０−１〜１０−３のいずれかで故障を検出したこ
とを示す不一致発生信号Ｅ１６を生成して内部回路へ出
力し、必要な故障処理を行わせる。 ６．故障箇所の判定 （１）装置構成 図７は、ＴＭＲユニット１０を構成する処理装置１０−
１〜１０−３のいずれかでバス１２の故障を含む処理装
置の故障が検出された場合に、どこで故障が発生したか
を判定するようにした実施例である。この故障箇所の判
定のため、処理装置１０−１に代表して示すように、図
６に設けたバス情報故障通知信号生成回路９４に代えて
新たに故障処理装置を判定するバス情報故障判定回路９
８が設けられる。

【００８９】バス情報故障判定回路９８に対しては、Ｆ
Ｆ８８，９０，９２で保持された処理装置１０−１，１
０−２，１０−３ごとのバス情報故障検出信号Ｅ１３，
Ｅ１４，Ｅ１５が入力される。更に、バス情報故障判定
回路９８に対しては、現在、マスター処理装置として設
定している装置番号をセットしたマスター情報レジスタ
１４からのレジスタ信号Ｅ０を入力している。

【００９０】このレジスタ信号Ｅ０は、処理装置１０−
１〜１０−３の装置番号を＃１，＃２，＃３とすると、
２ビット信号で表わされる。処理装置１０−１をマスタ
ー装置とした場合にはマスター装置番号＃１に対応した
（０１）が出力され、処理装置１０−２をマスター装置
とした場合には装置番号＃２に対応した２ビットデータ
（１０）が出力され、更に処理装置１０−３をマスター
装置とした場合には装置番号＃３を示す２ビットデータ
（１１）が出力され、各々レジスタ信号Ｅ０として入力
される。

【００９１】バス情報故障判定回路９８は、各処理装置
１０−１〜１０−３からのバス情報故障検出信号Ｅ１３
〜Ｅ１５およびマスター情報レジスタ１４からのレジス
タ信号Ｅ０に基づき、故障箇所を示す判定信号Ｅ１８，
Ｅ１９，Ｅ２０またはＥ２１のいずれかをオンとする。
図８は図７のバス情報故障判定回路９８の回路ブロック
図である。図８において、バス情報故障判定回路９８
は、マスター処理装置を決めるマスター番号＃１，＃
２，＃３の各々に対応して、＃１用故障判定回路１０
０、＃２用故障判定回路１０２および＃３用故障判定回
路１０４を備える。

【００９２】即ち、処理装置１０−１がマスター装置に
設定されていると＃１用故障判定回路１００の出力信号
が判定に用いられ、処理装置１０−２がマスター装置に
セットされていると＃２用故障判定回路１０２の出力信
号が判定に用いられ、また処理装置１０−３がマスター
装置にセットされている場合には＃３用故障判定回路１
０４の出力信号が判定に用いられる。

【００９３】＃１用故障判定回路１００はＡＮＤゲート
１０６，１０８，１１２，１１４，１１６およびＯＲゲ
ート１１０で構成される。＃２用故障判定回路１０２お
よび＃３用故障判定回路１０４も＃１用故障判定回路１
００と同じゲート回路を有する。＃１用故障判定回路１
００，＃２用故障判定回路１０２および＃３用故障判定
回路１０４の相違は、入力信号Ｅ１３，Ｅ１４，Ｅ１５
の入力位置が相違している。

【００９４】入力信号Ｅ１３は処理装置１０−１のバス
情報故障検出信号であり、入力信号Ｅ１４は処理装置１
０−２のバス情報故障検出信号であり、更に入力信号Ｅ
１５は処理装置１０−３のバス情報故障検出信号であ
る。＃１用故障判定回路１００には、入力信号Ｅ１３，
Ｅ１４，Ｅ１５の順番に入力される。これに対し＃２用
故障判定回路１０２には、入力信号Ｅ１４，Ｅ１５，Ｅ
１３の順番に入力される。

【００９５】更に＃３用故障判定回路１０４には、入力
信号Ｅ１５，Ｅ１３，Ｅ１４の順番に入力される。＃１
用故障判定回路１００，＃２用故障判定回路１０２およ
び＃３用故障判定回路１０４に続いては、選択回路１１
８，１２０，１４４が設けられる。選択回路１１８は、
＃１用故障判定回路１００からの４つの信号出力に対応
してＡＮＤゲート１２６，１２８，１３０，１３２を設
けている。ＡＮＤゲート１２６，１２８，１３０，１３
２は、マスター情報レジスタ１４からのレジスタ信号Ｅ
０としての２ビットのレジスタ信号Ｅ１６，Ｅ１７を入
力したＡＮＤゲート１２４により選択される。 （２）故障処理装置の判定 処理装置１０−１をマスター装置とした場合のマスター
情報レジスタ信号Ｅ１６，Ｅ１７は、装置番号＃１を２
ビットで表わした（０１）であることから、上位ビット
のレジスタ信号Ｅ１７を反転入力することで、レジスタ
信号（０１）の入力で出力が１となり、ＡＮＤゲート１
２６，１２８，１３０，１３２を許容状態とする。

【００９６】この選択回路１１８の構成は、選択回路１
２０，１４４についても同様であり、レジスタ信号Ｅ１
６，Ｅ１７の２ビットデータで許容状態を作り出すＡＮ
Ｄゲート１３４，１４５に対する入力状態が異なる。即
ち、選択回路１２０にあっては、処理装置１０−２をマ
スター装置とした場合の装置番号＃２の２ビットレジス
タ信号（１０）で出力を１とするように、レジスタ信号
Ｅ１６を反転入力としている。

【００９７】また選択回路１４４は、処理装置１０−３
をマスター装置としたときの装置番号＃３に対応した２
ビットデータ（１１）で出力１となるように、ＡＮＤゲ
ート１４５にレジスタ信号Ｅ１６，Ｅ１７を直接入力し
ている。最終段には、選択回路１１８，１２０，１４４
の各出力のＯＲをとる４つのＯＲゲート１５４，１５
６，１５８，１６０が設けられる。ＯＲゲート１５４，
１５６，１５８，１６０の出力信号Ｅ１８，Ｅ１９，Ｅ
２０，Ｅ２１は故障箇所の判定信号であり、判定信号Ｅ
１８がオンすると処理装置１０−１の故障を示す。判定
信号Ｅ１９がオンすると処理装置１０−２の故障を示
し、判定信号Ｅ２０がオンすると処理装置１０−３の故
障を示し、更に判定信号Ｅ２１がオンするとバス１２の
故障を示す。

【００９８】図９は、マスター処理装置を装置番号＃１
の処理装置１０−１としたときの図８の実施例における
故障判定内容である。図９において、○印が、処理装置
１０−１〜１０−３が正常でそれぞれのバス情報故障検
出信号Ｅ１３，Ｅ１４，Ｅ１５がオフとなって故障検出
なしの場合である。また×印が、処理装置１０−１〜１
０−３のバス情報故障検出信号がオンとなって故障検出
ありの場合である。

【００９９】まずモード１にあっては、処理装置１０−
１〜１０−３のいずれにおいても故障検出が行われてお
らず、この場合の故障処理装置の判定結果は、全処理装
置が正常となる。モード２は、スレーブ処理装置として
の処理装置１０−３が故障した場合である。モード３
は、スレーブ処理装置としての処理装置１０−２が故障
した場合である。

【０１００】モード４は、マスター処理装置としての処
理装置１０−１が正常でスレーブ処理装置としての処理
装置１０−２，１０−３の両方で故障が検出された場合
である。この場合には、２台のスレーブ処理装置として
の処理装置１０−２，１０−３が故障ではなく、マスタ
ー処理装置としての処理装置１０−１に故障があるもの
と判定される。モード５は、処理装置１０−１が故障し
た場合である。

【０１０１】モード６は、マスター処理装置としての処
理装置１０−１と２台のスレーブ処理装置の内の処理装
置１０−３が故障を検出した場合である。この場合は二
重故障ということができる。モード７も、マスター処理
装置としての処理装置１０−１と２台のスレーブ処理装
置の内の処理装置１０−２が故障を検出した場合であ
り、この場合にも、いわゆる二重故障と判定する。

【０１０２】モード８は処理装置１０−１〜１０−３の
全てが故障を検出した場合であり、この場合には、処理
装置１０−１〜１０−３の故障ではなくバス１２の故障
と判定される。図８の＃１用故障判定回路１００は、図
９におけるモード４，５、モード３、モード２およびモ
ード８における、それぞれの故障箇所の判定を論理的に
行う。まずＡＮＤゲート１０６にはバス情報故障検出信
号Ｅ１３，Ｅ１４，Ｅ１５の３つが入力され、その内、
処理装置１０−１の故障検出を示す信号Ｅ１３が反転入
力となっている。このため、（Ｅ１３，Ｅ１４，Ｅ１
５）＝（０１１）となるモード４でＡＮＤゲート１０６
の出力はオンとなる。

【０１０３】ＡＮＤゲート１０８は、処理装置１０−１
の故障検出信号Ｅ１３を入力すると共に、処理装置１０
−２の故障検出信号Ｅ１４を反転入力している。このた
め、（Ｅ１３，Ｅ１４）＝（１０）となったときＡＮＤ
ゲート１０８の出力がオンする。これは図９のモード５
における処理装置１０−１，１０−２の故障検出状態を
判定している。このとき処理装置１０−３の故障検出状
態は無視し、回路構成を簡略化している。

【０１０４】ＯＲゲート１１０は、図９のモード４とモ
ード５はいずれも処理装置１０−１の故障であることか
ら両者のＯＲをとり、選択回路１１８およびＯＲゲート
１５４を介して、処理装置１０−１が故障箇所であるこ
とを示す判定信号Ｅ１８をオンとしている。ＡＮＤゲー
ト１１２は、処理装置１０−２の故障検出信号Ｅ１４を
入力すると共に、処理装置１０−３の故障検出信号を反
転入力する。このため、（Ｅ１４，Ｅ１５）＝（１０）
のときＡＮＤゲート１１２の出力がオンとなる。これは
図９のモード３の処理装置１０−２が故障した場合であ
り、したがって選択回路１１８およびＯＲ回路１５６を
介して判定信号Ｅ１９がオンとなり、モード３の故障判
定結果、即ち処理装置１０−２が故障箇所であることを
示す。

【０１０５】ＡＮＤゲート１１４は、処理装置１０−２
の故障検出信号Ｅ１４を反転入力し、処理装置１０−３
の故障検出信号Ｅ１５をそのまま入力する。このため、
（Ｅ１４，Ｅ１５）＝（０１）のときＡＮＤゲート１１
４の出力がオンになる。これは図９のモード２における
処理装置１０−３が故障した場合であり、選択回路１１
８およびＯＲゲート１５８を介して判定信号Ｅ２０がオ
ンとなり、モード２の処理装置１０−３が故障箇所であ
ることを示す。

【０１０６】更にＡＮＤゲート１１６は、３つの故障検
出信号Ｅ１３，Ｅ１４，Ｅ１５のＡＮＤをとっており、
これは図９のモード８の処理装置１０−１〜１０−３の
全てが故障を検出した場合であり、選択回路１１８およ
びＯＲゲート１６０を介して判定信号Ｅ２１をオンし、
これによってバス１２の故障を示すことになる。図８の
＃２用故障判定回路１０２が有効となるのは、処理装置
１０−２をマスター処理装置とし残り２つの処理装置１
０−１，１０−３をスレーブ処理装置とした場合であ
る。このとき判定条件は、図９におけるマスター処理装
置を処理装置１０−２とし、第１のスレーブ処理装置を
処理装置１０−３とし、第２のスレーブ処理装置を処理
装置１０−１とすればよい。

【０１０７】同様に、＃３用故障判定回路１０４が有効
となるのは、処理装置１０−３をマスター処理装置とし
た場合である。この場合の判定条件は、図９のマスター
処理装置を処理装置１０−３とし、第１のスレーブ処理
装置を処理装置１０−１とし、第２のスレーブ処理装置
を処理装置１０−２とすればよい。 ７．故障発生時の各種資源の更新抑止 （１）装置構成 図１０は、ＴＭＲユニット１０の各処理装置１０−１〜
１０−３で故障が検出された場合に、故障が発生したサ
イクルの情報による装置内部の各資源の更新を抑止する
ための実施例である。図１０の実施例は、図６の故障検
出の実施例に加え、処理装置１０−１に代表して示すよ
うに、更新抑止の対象となる内部回路の一部１６２、内
部制御回路１６４、バス１２からのデータを保持するた
めのＦＦ１６６を新たに示している。

【０１０８】ここで図１０の実施例は図６の実施例によ
る故障検出を例にとっているが、これ以外の図２，図
４，図５に示した故障検出についても同様に適用でき、
この場合には、バス情報を保持するためのＦＦの段数が
必要に応じて変更されることになる。 （２）バス情報の保持 図６の実施例で詳細に説明したように、処理装置１０−
１でバス情報の故障が検出されると、バス情報故障通知
信号生成回路９４からバス情報故障通知信号Ｅ１６が出
力される。

【０１０９】一方、バス１２から入力された情報は、バ
ス用トライステート回路２４に続いて設けられたＦＦ５
８と次の内部回路の一部分１６２に至る経路に設けたＦ
Ｆ１６６の２つにより、２サイクルに亘り順次保持され
る。ＦＦ１６６は、バス情報故障通知信号作成回路９４
におけるバス情報故障通知信号Ｅ１６の生成とバス１２
からの情報のタイミングを合わせるために設けている。

【０１１０】ここでＦＦ５８に保持されたバス情報をＤ
２、次のＦＦ１６６に保持されたバス情報をＤ２−１と
する。ＦＦ１６６に保持されたバス情報Ｄ２−１は、内
部回路の一部分１６２に送られる。 （３）各種資源の更新抑止 ここで、更新抑止の対象となる資源としてＴＭＲユニッ
ト１０以外の処理装置からリードしてきたデータにより
更新される内部回路のレジスタを例にとって、故障発生
時の更新抑止を説明する。

【０１１１】図１１は図１０の内部回路の一部分１６２
の一例を示す。この内部回路の一部分はＦＦを用いたレ
ジスタ１７６を有し、レジスタ１７６のデータ入力側に
ＡＮＤゲート１６８，１７０，１７２とＯＲゲート１７
４を用いたマルチプレクサ回路を設けている。またレジ
スタ１７６はイネーブル端子１８０を有し、図１０のバ
ス情報故障通知信号Ｅ１６をインバータ１７８を介して
入力している。

【０１１２】レジスタ１７６を更新するためにＴＭＲユ
ニット１０以外の処理装置からデータをリードした場
合、バス１２上のデータは、２サイクル後にバスデータ
Ｄ２−１として、レジスタ１７６に対する入力マルチプ
レクサ回路のＡＮＤゲート１６８に入力する。ＡＮＤゲ
ート１６８には図１０の内部制御回路１６４からバス選
択信号Ｅ２２が入力しており、バス１２からのデータＤ
２−１の入力と同時にバス選択信号Ｅ２２がオンにな
る。このとき、他のＡＮＤゲート１７０，１７２に対す
る選択信号はオフとなっている。

【０１１３】バス選択信号Ｅ２２のオンにより入力マル
チプレクサ回路のＡＮＤゲート１６８より出力されたデ
ータＤ２−１は、ＯＲゲート１７４を介してレジスタ１
７６に入力される。通常時にあっては、バス情報故障通
知信号Ｅ１６がオフにあり、レジスタ１７６はイネーブ
ル状態にあるため、バス１２上のデータが２サイクル後
にレジスタ１７６にセットされる。

【０１１４】しかしながら、バス情報の故障が検出され
た場合には、バス情報故障通知信号Ｅ１６が２サイクル
後にオンとなるため、２サイクル後のタイミングでイン
バータ１７８による反転信号を受けたイネーブル端子１
８０はオフとなり、レジスタ１７６に対するデータＤ２
−１の書込みは抑止される。このため、バス情報の故障
発生時のデータによるレジスタ１７６の内容の破壊を抑
止することができる。

【０１１５】この実施例における各種資源の更新抑止
は、レジスタの制御を例にとっているが、他の内部回路
についても必要に応じて同様の制御を行い、故障発生時
のバス情報による内部資源の破壊を抑止することができ
る。また図１１の内部回路については、故障検出時の抑
止サイクル期間は１サイクルとなるが、必要に応じて連
続して必要なサイクル間、抑止するようにしてもよい。 ８．故障処理装置の切り離し （１）装置構成 図１２は、故障発生時に故障箇所がバスを介して他の処
理装置に悪影響を及ぼさないようにＴＭＲユニット１０
から切り離すための構成を備えた実施例である。

【０１１６】図１２において、処理装置１０−１に代表
して示すＴＭＲユニット１０を構成する処理装置は、故
障検出については図７と同じであるが、図７のバス情報
故障判定回路９８に代えてバス情報故障判定回路１８２
を設け、また図７のバス出力イネーブル生成回路３４に
代えてバス出力イネーブル生成回路１８４を設けてい
る。

【０１１７】バス情報故障判定回路１８２に対しては、
図７の実施例と同様、処理装置１０−１，１０−２，１
０−３ごとのバス情報故障検出信号のＦＦ８８，９０，
９２による保持信号Ｅ１３，Ｅ１４，Ｅ１５が入力され
る。また装置番号デコード回路８２でデコードされた外
部からの装置番号＃１のデコードによるデコード信号Ｅ
１１−１，Ｅ１１−２，Ｅ１１−３が入力される。

【０１１８】処理装置１０−１にあっては、装置番号＃
１を入力していることから、装置番号デコード回路８２
より出力される３つのデコード信号の内のデコード信号
Ｅ１１−１のみがオンとなっている。更にバス情報故障
判定回路１８２には、マスター情報レジスタ１４に保持
されている現在のマスター処理装置の装置番号＃１を示
すマスター装置番号信号Ｅ０も入力している。このマス
ター装置番号信号Ｅ０は２ビットの信号Ｅ１６，Ｅ１７
からなり、装置番号＃１の場合は（Ｅ１７，Ｅ１６）＝
（０１）となっている。

【０１１９】バス情報故障判定回路１８２は、入力され
たバス情報故障検出信号Ｅ１３，Ｅ１４，Ｅ１５、装置
番号のデコード信号Ｅ１１−１〜Ｅ１１−３、およびマ
スター装置番号信号Ｅ０（Ｅ１６，Ｅ１７の２ビット信
号）に基づき、故障した処理装置が自分自身か否かの判
定を行い、自分自身の故障と判定した場合には故障処理
装置判定信号Ｅ２４をオンにする。

【０１２０】バス出力イネーブル生成回路１８４は、正
常状態でオンされるバス出力許可フラグをもっている。
バス出力許可フラグがオンで、且つマスター情報一致判
定回路１６からの自マスター信号Ｅ１がオンしている状
態で、出力情報生成回路２２による出力情報Ｄ１の生成
に同期して出力タイミング生成回路３２で生成されたバ
ス出力信号Ｅ２がオンになると、バス用トライステート
回路２４の出力ドライバ２６に対するイネーブル信号Ｅ
３をオンする。 （２）故障処理装置の判定 図１３は図１２のバス情報故障判定回路１８２の実施例
である。

【０１２１】図１３において、バス情報故障判定回路１
８２は、処理装置１０−１をマスター装置とした場合に
故障箇所を判定する＃１用故障判定回路１８６、処理装
置１０−２をマスター装置としたときの故障箇所を判定
する＃２用故障判定回路１８８、および処理装置１０−
２をマスター装置としたときの故障箇所を判定する＃３
用故障判定回路１９０を備える。

【０１２２】＃１用、＃２用、＃３用の各故障判定回路
１８６，１８８，１９０は、＃１用故障判定回路１８６
に代表して示すように、同じ回路構成をもつ。即ち、４
つのＡＮＤゲート１０６，１０８，１１２，１１４とＯ
Ｒゲート１１０を備える。この回路は、図７のバス情報
故障判定回路９８の実施例を示した図８の＃１用故障判
定回路１００のＡＮＤゲート１１６を除いた回路であ
る。

【０１２３】＃１用、＃２用、＃３用故障判定回路１８
６，１８８，１９０に続いては、選択回路１９２，１９
４，１９６が設けられる。この選択回路１９２，１９
４，１９６も、図８の選択回路１１８，１２０，１２２
におけるＡＮＤゲート１３２，１４２，１５２を除いた
と同じ回路である。続いてＯＲゲート１５４，１５６，
１５８が設けられ、これは図８の最終段のＯＲゲート１
６０を除いたと同じ回路である。更に、ＡＮＤゲート１
９８，２００，２０２とＯＲゲート２０４の出力回路部
が設けられる。

【０１２４】図１３の＃１用故障判定回路１８６は、処
理装置１０−１，１０−２，１０−３の故障検出信号Ｅ
１３，Ｅ１４，Ｅ１５を入力しており、図９に示した表
に従った故障処理装置の判定を論理的に行う。即ちＡＮ
Ｄゲート１０６は、図９のモード４におけるマスター処
理装置としての処理装置１０−１が正常で、スレーブ処
理装置としての２台の処理装置１０−２，１０−３で故
障検出となった場合に、出力をオンし、マスター処理装
置としての処理装置１０−１の故障を判定する。

【０１２５】またＡＮＤゲート１０８は、図９のモード
５におけるマスター処理装置としての処理装置１０−１
が故障しスレーブ処理装置としての２台の処理装置１０
−２，１０−３が正常なときに出力がオンし、処理装置
１０−１の故障を判定する。ＡＮＤゲート１０６，１０
８のいずれの出力がオンとなった場合にも処理装置１０
−１の故障であることから、ＯＲゲート１１０でとりま
とめて出力する。

【０１２６】ＡＮＤゲート１１２は、図９のモード３の
スレーブ処理装置としての処理装置１０−２が故障のと
き出力がオンし、処理装置１０−２の故障を判定する。
更にＡＮＤゲート１１４は図９のモード２であり、スレ
ーブ処理装置としての処理装置１０−３が故障のとき出
力がオンし、処理装置１０−３の故障を判定する。続い
て設けられた選択回路１９２は、マスター情報レジスタ
１４にセットされたマスター装置番号＃１に対応した２
ビットの信号Ｅ１６，Ｅ１７の組合せによる（Ｅ１７，
Ｅ１６）＝（０１）によってＡＮＤゲート１２４の出力
をオンし、３つのＡＮＤゲート１２６，１２８，１３０
を許容状態として＃１用故障判定回路１８６からの判定
信号を出力させる。

【０１２７】このため、ＯＲゲート１５４の出力信号Ｅ
１８がオンするとマスター処理装置としての処理装置１
０−１の故障を示し、ＯＲゲート１５６の出力信号Ｅ１
９がオンするとスレーブ処理装置としての処理装置１０
−２の故障を示し、更にＯＲゲート１５８の出力信号Ｅ
２０がオンするとスレーブ処理装置としての処理装置１
０−３の故障を示すことになる。

【０１２８】次のＡＮＤゲート１９８，２００，２０２
の各々には、図１２の装置番号デコード回路８２からの
デコード信号Ｅ１１−１，Ｅ１１−２，Ｅ１１−３が入
力されている。処理装置１０−１にあっては、外部から
装置番号＃１がセットされているため、デコード信号Ｅ
１１−１のみがオンとなり、ＯＲゲート１５４からの処
理装置１０−１の故障を示す信号Ｅ１８のみが選択さ
れ、ＯＲゲート２０４を介して故障処理装置判定信号Ｅ
２４として、図１２のバス出力イネーブル生成回路１８
４に出力される。

【０１２９】マスター処理装置が処理装置１０−２とな
った場合には、＃２用故障判定回路１８８、選択回路１
９４、ＯＲゲート１５６、ＡＮＤゲート２００の系統が
有効となり、マスター処理装置としての処理装置１０−
２において自装置の故障を検出した際に故障処理装置判
定信号Ｅ２４がオンとなる。更に、処理装置１０−３が
マスター処理装置となった場合には、＃３用故障判定回
路１９０、選択回路１９６、ＯＲゲート１５８、ＡＮＤ
ゲート２０２の系統が有効となり、同様に処理装置１０
−３の故障検出で故障処理装置判定信号Ｅ２４をオンす
るようになる。 （３）バス情報の出力抑止 図１４は、図１２のバス出力イネーブル生成回路１８４
の実施例である。このバス出力イネーブル生成回路１８
４は、フラグレジスタ２０４、フラグレジスタ２０４に
対するデータ入力用のＡＮＤゲート２０６、フラグレジ
スタ２０４のライトイネーブルとリセットを制御するＯ
Ｒゲート２０２、更に出力用のＡＮＤゲート２０８で構
成される。

【０１３０】フラグレジスタ２０４にはバス出力許可フ
ラグが用意されている。このバス出力許可フラグは、処
理装置の運用開始時にフラグをオンするためのセットデ
ータＤ３とソフトセット指示信号Ｅ２５をソフトウェア
の処理で供給することで、初期値としてバス出力許可フ
ラグ１がセットされ、以後、通常動作時はフラグ１が保
持されている。

【０１３１】図１３のバス情報故障判定回路１８２によ
り自装置による故障検出に基づき故障処理装置判定信号
Ｅ２４がオンになると、ＯＲゲート２０２を介してフラ
グレジスタ２０４にリセットが掛かり、バス出力許可フ
ラグが０にリセットされる。フラグレジスタ２０４にバ
ス出力許可フラグ１がセットされて保持されているとき
には、ＡＮＤゲート２０８に対するフラグ信号Ｅ２６は
オンしており、またマスター処理装置の場合には図１２
のマスター情報一致判定回路１６より出力される自マス
タ信号Ｅ１もオンになっている。このため図１２の出力
タイミング生成回路３２からのバス出力信号Ｅ２がオン
になったとき、図１４のＡＮＤゲート２０８の出力する
イネーブル信号Ｅ３がオンとなり、バス用トライステー
ト回路２４に設けている出力ドライバ２６をイネーブル
状態として、出力情報生成回路２２からの出力情報をバ
ス１２に送出することができる。

【０１３２】これに対し、自装置の故障検出に基づく故
障処理装置判定信号Ｅ２４のオンでフラグレジスタ２０
４のフラグが０にリセットされると、フラグ信号Ｅ２６
もオフとなってＡＮＤゲート２０８を禁止状態とし、イ
ネーブル信号Ｅ３をオフに固定する。これによって故障
を起こした処理装置からバス１２に対する出力情報の送
出を禁止し、バス１２から切り離す。このように故障を
起こした処理装置をバス１２から切り離すことで、他の
処理装置に悪影響を及ぼすことを防止できる。 ９．マスター処理装置の再決定 （１）装置構成 図１５は、現在マスター処理装置となっている処理装置
が故障発生によりバスから切り離された場合に、残され
ている正常なＴＭＲユニット１０を構成する処理装置間
で新たにマスター処理装置を決定して処理を継続するた
めのマスター処理装置の再決定の実施例である。

【０１３３】図１５において、ＴＭＲユニット１０を構
成する処理装置１０−１，１０−２，１０−３は、現在
マスター処理装置となっている処理装置１０−１に代表
して示す構成をもつ。この処理装置１０−１の構成は、
図７の実施例に設けているバス情報故障判定回路９８の
代わりにマスター処理装置故障判定回路２１２を設け、
更に図７のマスター情報レジスタ１４の代わりに別の構
成をもつマスター情報レジスタ２１４を設けたことを特
徴とする。それ以外の構成は図７の実施例と同じであ
る。 （２）マスター処理装置の故障判定 処理装置１０−１には、マスター処理装置の故障を判定
するためマスター処理装置故障判定回路２１２が設けら
れる。マスター処理装置故障判定回路２１２には、一致
検出用トライステート回路７６より得られた処理装置１
０−１〜１０−３の各故障検出結果に基づく信号がＦＦ
８８，９０，９２で保持され、故障検出信号Ｅ１３，Ｅ
１４，Ｅ１５として入力している。

【０１３４】またマスター情報レジスタ２１４に保持さ
れている現在のマスター処理装置番号、即ち処理装置１
０−１の装置番号＃１を示すマスター番号信号Ｅ０も入
力されている。このマスター番号信号Ｅ０は信号Ｅ１
７，Ｅ１６の２ビットの信号であり、マスター装置番号
＃１，＃２，＃３に対し２ビット信号（Ｅ１７，Ｅ１
６）は（０１）（１０）（１１）のように設定される。

【０１３５】マスター処理装置故障判定回路２１２は、
入力された故障検出信号Ｅ１３，Ｅ１４，Ｅ１５および
マスター番号信号Ｅ０（Ｅ１７，Ｅ１６の２ビットデー
タ）に基づいて、マスター処理装置の故障判定を行う。
図１６は図１５のマスター処理装置故障判定回路２１２
の実施例である。図１６において、処理装置１０−１を
マスター処理装置としたときの故障判定は＃１用故障判
定回路２１６で行われる。処理装置１０−２をマスター
処理装置としたときの故障判定は＃２用故障判定回路２
１８で行われる。更に、処理装置１０−３をマスター処
理装置としたときの故障判定は＃３用故障判定回路２２
０で行われる。

【０１３６】＃１用故障判定回路２１６はＡＮＤゲート
１０６，１０８およびＯＲゲート１１０を備える。＃１
用故障判定回路２１６の判定条件は、図９の表に従う。
即ち、図９のモード４とモード５のパターンにおける故
障検出信号Ｅ１３，Ｅ１４，Ｅ１５の入力に基づき、Ｏ
Ｒゲート１１０の出力がオンになる。即ち、モード４は
マスター処理装置としての処理装置１０−１が正常でス
レーブ処理装置としての２台の処理装置１０−２，１０
−３を検出した故障の場合であり、この場合にはマスタ
ー処理装置としての処理装置１０−１の故障と判定され
る。

【０１３７】このとき故障検出信号Ｅ１３はオフ、故障
検出信号Ｅ１４，Ｅ１５の２つがオンとなる。したがっ
て、ＡＮＤゲート１０６の出力がオンになる。図９のモ
ード５はＡＮＤゲート１０８で判定される。モード５は
マスター処理装置としての処理装置１０−１が故障でス
レーブ処理装置としての処理装置１０−２が正常な場合
であり、この場合にはマスター処理装置としての処理装
置１０−１の故障と判定される。このとき故障検出信号
Ｅ１３がオン、故障検出信号Ｅ１４がオフであることか
ら、ＡＮＤゲート１０８の出力がオンになる。

【０１３８】マスター処理装置が処理装置１０−２，１
０−３である場合の＃２用故障判定回路２１８と＃３用
故障判定回路２２０については、回路構成は同じである
が故障検出信号Ｅ１３，Ｅ１４，Ｅ１５の入力位置が異
なっている。＃２用故障判定回路２１８はマスター処理
装置にセットされている処理装置１０−２の故障を検出
して出力をオンする。また＃３用故障判定回路２２０は
マスター処理装置に処理装置１０−３が設定されている
場合に故障を検出して出力をオンするようになる。

【０１３９】＃１，＃２，＃３用故障判定回路２１６，
２１８，２２０に続いては、３入力のＡＮＤゲート２６
０，２６２，２６４が設けられる。ＡＮＤゲート２６０
は図８の選択回路１１８に設けているＡＮＤゲート１２
４，１２６を１つにしたものである。ＡＮＤゲート２６
２も図８の選択回路１２０に設けているＡＮＤゲート１
３４，１３６を１つにしたものである。同様に、ＡＮＤ
ゲート２６４も図８の選択回路１２２に設けているＡＮ
Ｄゲート１４５，１４６を１つにしたものである。

【０１４０】ＡＮＤゲート２６０は、図１５のマスター
情報レジスタ２１４にマスター処理装置として処理装置
１０−１の装置番号＃１に対応する２ビットデータ（０
１）がセットされて信号Ｅ１７がオフ、Ｅ１６がオンの
とき許容状態となり、＃１用故障判定回路２１６の出力
をマスター処理装置故障判定信号Ｅ２７として出力す
る。

【０１４１】またＡＮＤゲート２６２は、図１５のマス
ター情報レジスタ２１４にマスター処理装置を処理装置
１０−２としたときの２ビットデータ（１０）がセット
されているときの信号Ｅ１７のオン、信号Ｅ１６のオフ
で許容状態となり、＃２用故障判定回路２１８によるマ
スター処理装置としての処理装置１０−２の判定に基づ
く故障判定信号Ｅ２８を出力する。

【０１４２】更にＡＮＤゲート２６４は、図１５のマス
ター情報レジスタ２１４にマスター処理装置を処理装置
１０−３としたときの装置番号＃３に応じてセットされ
た２ビットデータ（１１）による信号Ｅ１７，Ｅ１６の
両方のオンで許容状態となり、＃３用故障判定回路２２
０からのマスター処理装置として処理装置１０−３の故
障判定信号Ｅ２９を出力する。

【０１４３】ＡＮＤゲート２６０，２６２または２６４
からのマスター処理装置に関する故障判定信号は、ＯＲ
ゲート２３４でとりまとめられ、マスター処理装置故障
判定信号Ｅ３０として、現在、マスター処理装置の設定
が行われている処理装置においてのみ出力され、図１５
のマスター情報レジスタ２１４に供給される。 （３）マスター処理装置番号の更新 図１５のマスター情報レジスタ２１４には、処理装置の
運用開始時にソフトウェアからの指示により初期値とし
てのマスター処理装置番号、例えば処理装置番号＃１に
対応した２ビットデータ（０１）がセットされる。この
状態で、マスター処理装置故障判定回路２１２におい
て、現在、マスター処理装置となっている処理装置１０
−１の故障が判定され、マスター処理装置故障判定信号
Ｅ３０がオンしたとする。

【０１４４】この場合、マスター情報レジスタ２１４は
内蔵した２ビットレジスタを１ビットインクリメントし
て、新マスター処理装置番号への更新を行う。例えば、
現在、マスター処理装置番号＃１であれば、故障判定に
より新マスター処理装置番号＃２に更新される。図１７
は図１５のマスター情報レジスタ２１４の実施例であ
る。図１７のマスター情報レジスタ２１４には、ＦＦ２
３８，２４０を備えた２ビットレジスタ２３６が設けら
れる。２ビットレジスタ２３６はＦＦ２３８で１ビット
目（下位ビット）を生成し、ＦＦ２４０で２ビット目
（上位ビット）を生成し、それぞれＦＦ２３８，２４０
の出力は２ビット信号Ｅ１６，Ｅ１７となる。

【０１４５】２ビットレジスタ２３６の１ビット目のＦ
Ｆ２３８の入力段にはＡＮＤゲート２４２，２４４およ
びＯＲゲート２４６を備えた入力マルチプレクサ回路が
設けられる。また、２ビット目のＦＦ２４０の入力段に
も、ＡＮＤゲート２４８，２５０、ＥＸ−ＯＲゲート２
５２およびＯＲゲート２５４を備えた入力マルチプレク
サ回路が設けられる。

【０１４６】更に、２ビットレジスタ２３６に設けたＦ
Ｆ２３８，２４０のライトイネーブル端子に対しては、
ＯＲゲート２５６よりソフトセット指示信号Ｅ３１また
は図１５のマスター処理装置故障判定回路２１２からの
マスター処理装置故障判定信号Ｅ３０が与えられてい
る。更に、ＡＮＤゲート２４２，２４８の一方の入力に
は、ソフトウェアによるセットデータＤ４が与えられ
る。

【０１４７】電源投入直後の初期状態にあっては、２ビ
ットレジスタ２３６のＦＦ２３８，２４０は共にリセッ
トされて零出力となっている。この状態でソフトウェア
によりセットデータＤ４を０１とし且つソフトセット指
示信号Ｅ３１をオンすると、２ビットレジスタ２３６の
１ビット目のＦＦ２３８に、セットデータＤ４に従って
１が書き込まれる。

【０１４８】２ビット目のＦＦ２４０には、セットデー
タＤ４に従って０が書き込まれる。したがって初期状態
にあっては、２ビットレジスタ２３６の２ビット信号Ｅ
１７，Ｅ１６は（０１）であり、１０進でマスター装置
番号＃１を表わしている。この２ビットレジスタ２３６
のＦＦ２３８に１がセットされＦＦ２４０に０がセット
された最初の処理装置１０−１をマスター処理装置にセ
ットした状態で、ＦＦ２３８の帰還出力とＦＦ２４０の
帰還出力によりＥＸ−ＯＲ２５２の出力が１となり、Ｆ
Ｆ２４０の入力ポートは１にセットされている。これに
対し、ＦＦ２３８の入力ポートは０にセットされてい
る。

【０１４９】このような処理装置１０−１の装置番号＃
１を２ビットレジスタ２３６にセットした２ビットデー
タ（０１）の保持状態で、マスター処理装置にセットさ
れている処理装置１０−１で故障が判定され、故障判定
信号Ｅ３０がオンになったとする。この故障判定信号Ｅ
３０は、ＯＲゲート２５６を介して２ビットレジスタ２
３６におけるＦＦ２３８，２４０のライトイネーブル端
子をオンする。

【０１５０】ＦＦ２３８は入力が０であることから１か
ら０にセットされ、またＦＦ２４０は入力が１であるこ
とから０から１にセットされ、２ビット信号Ｅ１７，Ｅ
１６は（１０）に変化し、この２ビットデータ（１０）
は処理装置１０−２を示す１０進の装置番号＃２を表わ
す。このようにして、現在、マスター処理装置となって
いる処理装置での故障判定信号に基づき、マスター情報
レジスタ２１４に新たなマスター処理装置を示す処理装
置１０−２の装置番号＃２への更新が行われる。

【０１５１】図１８は図１５のマスター情報レジスタ２
１４によるマスター処理装置番号の更新をとりまとめた
ものであり、装置番号＃１の場合には＃２に更新され、
＃２の場合は＃３に更新され、更に＃３の場合は＃１に
更新される。 １０．保持情報の再転送 （１）装置構成 図１９は、故障が発生して必要があれば新たなマスター
処理装置の再決定が行われた後に、ＴＭＲユニット１０
以外の処理装置を含む各処理装置に保持してある故障発
生以降に各装置が生成した各種の情報を、新たに再構築
した処理装置系によってバスに再出力するための実施例
である。

【０１５２】このような故障検出後の再構成後の保持情
報の再転送により、縮退したＴＭＲ構成によって故障発
生処理からのリトライを行うことで信頼性を保証でき
る。図１９の実施例は、ＴＭＲユニット１０を構成する
処理装置１０−１〜１０−３の中の処理装置１０−１に
代表して示すように、処理装置１０−１は図１５の実施
例のマスター処理装置故障判定回路２１２の代わりにバ
ス情報故障判定回路３００を設け、また出力データ生成
回路２２側に新たに再転送制御回路３０２を設けてい
る。 （２）処理装置の故障判定 図１５の実施例で説明したと同様、ＴＭＲユニット１０
を構成する処理装置１０−１〜１０−３の各々で生成さ
れた故障検出信号は、一致検出用トライステート７６に
入力され、ＦＦ８８，９０，９２を経由し、バス情報故
障判定回路３００に対し処理装置１０−１〜１０−３に
対応した故障検出信号Ｅ１３，Ｅ１４，Ｅ１５として入
力される。

【０１５３】バス情報故障判定回路３００には更に、マ
スター情報用レジスタ２１４にセットされたマスター処
理装置番号例えばマスター処理装置番号＃１に対応した
２ビットレジスタ情報（０１）を示すマスター番号信号
Ｅ０も入力する。このマスター番号信号Ｅ０は、２ビッ
トの信号Ｅ１６，Ｅ１７で構成される。バス情報故障判
定回路３００は、ＦＦ８８，９０，９２に保持された故
障検出信号Ｅ１３，Ｅ１４，Ｅ１５およびマスター情報
レジスタ２１４からのマスター番号信号Ｅ０の入力に基
づき、マスター処理装置の故障を示す故障処理装置判定
信号Ｅ３０を、新マスター処理装置を決定するためにマ
スター情報レジスタ２１４に必要があれば出力する。ま
た再転送制御回路３０２に対し、故障検出時に保持して
いる出力情報をバス１２に再転送するための制御信号
（３サイクルオン信号）Ｅ３２を出力する。

【０１５４】図２０は図１９のバス情報故障判定回路３
００の実施例である。図２０においては、＃１用故障判
定回路２１６、＃２用故障判定回路２１８および＃３用
故障判定回路２２０が設けられる。これら＃１用，＃２
用および＃３用故障判定回路２１６，２１８，２２０
は、図１５のマスター処理装置故障判定回路２１２の実
施例を示した図１６と同じものである。

【０１５５】続いて設けられたＡＮＤゲート２６０，２
６２，２６４およびＯＲゲート２３４よりなる回路も、
図１６の回路と同じ回路である。ＯＲゲート２３４の出
力は、後述する２サイクルオン信号Ｅ３１´の反転信号
と共に、ＡＮＤゲート２３５に入力される。この回路部
によって、現在、マスター処理装置となっている処理装
置の故障発生を示す処理装置故障判定信号Ｅ３０を生成
し、図１９のマスター情報レジスタ２１４に供給して、
マスター処理装置の故障発生時、マスター処理装置番号
の更新を行わせる。このためのマスター情報レジスタ２
１４としては、図１７の回路が使用される。

【０１５６】ここで、２サイクルオン信号Ｅ３１´の反
転信号を、ＡＮＤゲート２３５に入力しているのは、一
度、バス情報による故障が検出された場合、故障処理装
置をＴＭＲユニット１０の構成から離脱させるまでの
間、同じ処理装置による故障が連続して発生する可能性
があるため、連続故障の検出を抑止している。この場
合、他の原因により連続して故障が発生した場合には、
再転送制御回路３０２による現在の故障に基づく再転送
時に再度故障検出が行われることになる。

【０１５７】故障検出信号Ｅ１３，Ｅ１４，Ｅ１５は、
ＯＲゲート２７１でとりまとめられ、その出力が故障検
出時に１サイクルの間オンとなる１サイクルオン信号Ｅ
３１を生成する。ＯＲゲート２７１からの故障検出時に
オンとなる１サイクルオン信号Ｅ３１は後述する２サイ
クルオン信号Ｅ３１´の反転信号と共にＡＮＤゲート２
７２に入力される。そのＡＮＤゲート２７２の出力はＦ
Ｆ２７３，ＦＦ２７４，ＦＦ２７５に順次ラッチされ、
ＯＲゲート２７６でＦＦ２７３の出力とＦＦ２７４の出
力の論理和をとることで、故障検出から２サイクルの間
オンとなる２サイクルオン信号Ｅ３１´を生成する。

【０１５８】同様に、ＯＲゲート２７７で、２サイクル
オン信号Ｅ３１´と、ＦＦ２７５の出力の論理和をとる
ことで、故障検出から３サイクルの間オンとなる３サイ
クルオン信号Ｅ３２を生成する。この３サイクルオン信
号Ｅ３２は、図１９の再転送制御回路３０２に出力され
る。 （３）再転送制御 図１９の処理装置１０−１に設けた再転送制御回路３０
２には、出力データ生成回路２２で生成されたバス１２
に対する出力データＤ１を入力し、またバス情報故障判
定回路３００からの３サイクルオン信号Ｅ３２が入力さ
れている。３サイクルオン信号Ｅ３２がオフとなってい
る通常時にあっては、出力情報Ｄ１は再転送制御回路３
０２を通過して、バス用トライステート回路２４より外
部のバス１２に転送される。

【０１５９】故障発生時は、１サイクル目から３サイク
ル目までの出力データＤ１を再転送制御回路３０２内に
保持し、４サイクル目からオンとなるバス情報故障判定
回路３００からの２サイクルオン信号Ｅ３２により保持
している出力情報Ｄ１のバス１２に対する再転送を行
う。図２１は図１９の再転送制御回路３０２の実施例で
ある。再転送制御回路３０２はＦＦ２７８，２７９，２
８０を直列接続し、最終段にＡＮＤゲート２８２，２８
４およびＯＲゲート２８６を用いたマルチプレクサ回路
を設けている。このマルチプレクサ回路のＡＮＤゲート
２８４には、故障検出に基づく３サイクルオン信号Ｅ３
２が直接入力され、ＡＮＤゲート２８２側には反転入力
されている。

【０１６０】通常時、３サイクルオン信号Ｅ３２はオフ
であることから、ＡＮＤゲート２８４が禁止状態、ＡＮ
Ｄゲート２８２が許容状態にあり、入力した出力情報Ｄ
１はＡＮＤゲート２８２およびＯＲゲート２８６を通っ
て出力情報Ｄ１−１としてそのまま出力される。一方、
入力データＤ１は１サイクル目でＦＦ２７８に保持さ
れ、２サイクル目でＦＦ２７９に保持され、３サイクル
目でＦＦ２８に保持されている。このため再転送制御回
路３０２には、バス１２に出力した情報を含む３サイク
ル分の出力情報がリアルタイムで保持されることにな
る。

【０１６１】バス情報の故障が発生すると、２サイクル
後でバス情報故障判定回路３００より故障処理装置判定
信号Ｅ３０がマスター情報レジスタ２１４に出力され
て、マスター処理装置が故障した場合は、新マスター処
理装置番号の更新による新たなマスター装置への切替え
が行われる。続いて、故障発生から３サイクル後にバス
情報故障判定回路３００からの３サイクルオン信号Ｅ３
２がオンとなる。

【０１６２】これにより図２１の再転送制御回路３０２
のＡＮＤゲート２８４が許容状態となり、故障検出から
ＦＦ２８０，２７９，２７８に順次保持している３サイ
クル分の出力情報をバス１２に再度転送し、必要がある
場合は、新マスター装置に切り替えた新たなＴＭＲユニ
ット１０の構成、即ち２台の処理装置例えば処理装置１
０−２，１０−３でＴＭＲユニット１０を構成し、処理
装置１０−２をマスター処理装置にした状態での再転送
によるリトライを行うようになる。

【０１６３】この場合、再転送制御回路３０２の機能に
より保持している３サイクル分の出力情報を転送するの
は、新たなマスター処理装置となった処理装置１０−２
から行われることになる。勿論、故障を起こした、それ
までマスター処理装置となっていた１０−１は、バス１
２から切り離されている。尚、スレーブ処理装置が故障
した場合は、故障したスレーブ処理装置をバス１２から
切り離し、従来からのマスター処理装置及び、残ったス
レーブ処理装置でＴＭＲユニット１０を構成し、マスタ
ー処理装置によるリトライを行うようにする。

【０１６４】また、図１９の実施例にあっては、ＴＭＲ
ユニット１０を構成する処理装置１０−１〜１０−３に
おける故障検出時の再転送制御を説明しているが、故障
検出に基づくマスター処理装置の切替えまでにＴＭＲユ
ニット１０以外の処理装置がバス１２に情報を出力して
いた場合には、他の処理装置が装置内部に保持している
保持データを再度該当するサイクルでバス１２に出力す
るようになる。

【０１６５】これは、ＴＭＲユニット１０の処理装置１
０−１〜１０−３を含めてバス１２に情報を出力する機
能をもった全ての処理装置は装置内部に再転送用の送出
情報保持回路を備えていることによる。またバス１２か
ら情報を受信する機能を有する全ての処理装置は、装置
内部にＴＭＲユニット１０を構成する処理装置１０−１
〜１０−３のいずれか、またはバス１２で故障が発生し
たことを検出する機能と、故障を検出した場合は故障デ
ータによる内部資源の更新を抑止する機能を備えてい
る。

【０１６６】以上のような故障検出時に必要により新マ
スター処理装置への切替えが済んだ後の保持情報の再転
送により、正常なタイミング時にバス情報に誤りがある
場合は勿論のこと、誤ったタイミングでバス情報を送出
した場合、例えばＴＭＲユニット１０以外の処理装置が
バス情報を送出しているタイミングに、誤ってＴＭＲユ
ニット１０を構成している処理装置即ちマスター処理装
置がバス情報を出力した場合、本来のバス情報を送出す
べき処理装置が正常なバス情報を再送出することによ
り、最終的に、正しいバス情報の転送を正常終了するこ
とができる。 １１．再転送指示信号の生成 （１）装置構成 図２２は、バスを含むＴＭＲユニット１０を構成する処
理装置１０−１〜１０−３で故障が発生した場合に、マ
スター処理装置からスレーブ処理装置、更にはＴＭＲユ
ニット１０以外の他の処理装置に対し再転送指示を示す
信号を送出して、故障発生後の新たなＴＭＲユニットの
縮退構成でバスに情報を再出力するための実施例であ
る。

【０１６７】図２２の実施例は、ＴＭＲユニット１０を
構成する処理装置１０−１〜１０−３につき、現在マス
ター処理装置にセットされている処理装置１０−１に代
表して示す構成をもつ。処理装置１０−１におけるバス
１２の故障を含む各処理装置１０−１〜１０−３の故障
検出については図１９の実施例と同じであるが、再転送
指示のための信号を生成するため、図１９の実施例にお
けるバス情報故障判定回路３００および再転送制御回路
３０２が若干構成の異なるバス情報故障判定回路３０５
および再転送制御回路３１２となっている。

【０１６８】更にＴＭＲユニット１０を構成する他の処
理装置１０−２，１０−３、更にＴＭＲユニット１０以
外の他の処理装置に対し、再転送指示用の信号を送出す
るため、新たに再転送信号用トライステート回路３０６
を設けている。 （２）処理装置の故障判定 処理装置１０−１に設けた一致検出用トライステート７
６は、図１９の実施例と同様、各処理装置１０−１〜１
０−３で生成された故障検出結果に基づく信号を受けて
故障検出信号Ｅ１３，Ｅ１４，Ｅ１５をＦＦ８８，ＦＦ
９０，ＦＦ９２経由でバス情報故障判定回路３０５に入
力する。またバス情報故障判定回路３０５には、マスタ
ー情報レジスタ２１４にセットされた現在のマスター処
理装置を示す２ビットデータでなるマスター番号信号Ｅ
０が入力される。

【０１６９】このマスター番号信号Ｅ０は、この場合、
処理装置１０−１をマスター処理装置としていることか
ら、装置番号＃１に対応した２ビットデータ（０１）の
入力となる。この２ビットデータは信号Ｅ１７，Ｅ１６
で表わされ、（Ｅ１７，Ｅ１６）＝（０１）となってい
る。図２３は図２２のバス情報故障判定回路３０５の実
施例である。故障検出信号Ｅ１３，Ｅ１４，Ｅ１５はＯ
Ｒゲート２７１に入力される。ＯＲゲート２７１の出力
は、後述する２サイクルオン信号Ｅ３１´の反転と共
に、ＡＮＤゲート２７２に入力され、ＴＭＲユニット１
０を構成する処理装置１０−１〜１０−３のいずれかで
故障が発生したことを示すＴＭＲ系故障検出信号Ｅ３４
を生成する。

【０１７０】このＴＭＲ系故障検出信号Ｅ３４は、図２
２の再転送信号用トライステート回路３０６に出力され
る。またＡＮＤゲート２７２の出力はＦＦ２７３，ＦＦ
２７４に順次保持され、ＦＦ２７３の出力とＦＦ７２４
の出力をＯＲゲート２７６に入力してＯＲをとること
で、故障発生２サイクル後から２サイクルの間オンする
２サイクルオン信号Ｅ３１´を生成する。

【０１７１】ＡＮＤゲート２７２の入力に、２サイクル
オン信号Ｅ３１´の反転信号を入力するのは、一度、バ
ス情報の故障が検出された場合、故障した処理装置をＴ
ＭＲユニット１０から離脱させるまでは故障が連続して
発生する可能性がある。したがって、連続故障の検出を
抑止するため、２サイクルオン信号Ｅ３２の反転によ
り、ＴＭＲ系故障検出信号Ｅ３４をオフしている。

【０１７２】選択回路２１６，２１８，２２０、マスタ
ー情報レジスタ２１４からのマスター処理装置の装置番
号＃１に対応した２ビットデータを与える信号Ｅ１７，
Ｅ１６で制御されるＡＮＤゲート２６０，２６２，２６
４、ＯＲゲート２３４、更にＡＮＤゲート２３５でなる
回路が設けられる。この回路部は、図１９のバス情報故
障判定回路３００の実施例である図２０の出力段の回路
と同じものである。この出力段の回路によって、ＴＭＲ
ユニット１０における現在マスター処理装置となってい
る処理装置に故障が発生したことを示す故障処理装置判
定信号Ｅ３０が、図２２のマスター情報レジスタ２１４
に出力される。 マスター情報レジスタ２１４は故障処
理装置判定信号Ｅ３０がオンすると、現在セットしてい
るマスター処理装置の装置番号の更新を行う。具体的に
は、図１７に示した回路構成をもち、図１８の表に従っ
たマスター処理装置の装置番号の更新を行う。 （３）再転送指示信号の出力 バス情報故障判定回路３０５で生成されたＴＭＲ系故障
検出信号Ｅ３４は、再転送信号用トライステート回路３
０６に入力されている。再転送信号用トライステート回
路３０６には更に、マスター情報一致判定回路１６で生
成した自マスタ信号Ｅ１が入力される。ここで処理装置
１０−１はマスター処理装置であることら、自マスタ信
号Ｅ１はオンしている。

【０１７３】再転送信号用トライステート回路３０６
は、再転送指示のための信号を入出力端子３０８−１を
介して専用の信号線３１０に出力する。信号線３１０
は、ＴＭＲユニット１０を構成する他の処理装置１０−
２，１０−３に設けている同じく図示しない再転送信号
用トライステート回路を接続している入出力端子３０８
−２，２０８−３に接続される。更に、図示しないＴＭ
Ｒユニット１０以外の他の処理装置に設けている再転送
信号用トライステート回路の入出力端子に対しても、信
号線３１０は接続されている。

【０１７４】図２４は再転送信号用トライステート回路
３０６の実施例である。再転送信号用トライステート回
路３０６には、イネーブル端子付きの出力ドライバ３１
４と入力ドライバ３１６が設けられる。出力ドライバ３
１４はマスター情報一致判定回路１６からの自マスタ信
号Ｅ１のオンによりイネーブル状態となり、バス情報故
障判定回路３０５からのＴＭＲ系故障検出信号Ｅ３４を
入出力端子３０８−１を介して信号線３１０に送出し、
ＴＭＲユニット１０を構成する他の処理装置１０−２，
１０−３、更にＴＭＲユニット１０以外の他の処理装置
に再転送を指示するための信号を送る。

【０１７５】入力ドライバ３１６は、信号線３１０を経
由してＴＭＲユニット１０を構成する他の処理装置から
送られてきた再転送を指示するための信号を入力し、リ
トライ信号Ｅ３５として図２２の再転送制御回路３１２
に出力する。 （４）再転送制御 図２２の再転送制御回路３１２には、再転送信号用トラ
イステート回路３０６で受信したＴＭＲユニット１０を
構成する他の処理装置からの再転送を指示する信号に基
づくリトライ信号Ｅ３５を入力している。リトライ信号
Ｅ３５がオフしている通常状態にあっては、出力情報生
成回路２２で生成した出力情報Ｄ１は、そのまま再転送
制御回路３１２を通過し、バス用トライステート回路２
４よりバス１２に送出される。リトライ信号Ｅ３５がオ
ンすると、再転送制御回路３１２による再転送制御が行
われる。

【０１７６】図２５は図２２の再転送制御回路３１２の
実施例である。リトライ信号Ｅ３５は、３段接続された
ＦＦ３３０，３３２，３３４の初段のＦＦ３３０に入力
される。ＦＦ３３０，３３２，３３４の各出力はＯＲゲ
ート３３６でとりまとめられ、３サイクルオン信号Ｅ３
６を生成する。尚、３サイクルオン信号Ｅ３６は図示し
ない内部回路にも送られ、故障発生時の内部資源の更新
抑制制御に使用される。

【０１７７】一方、図２２の出力情報生成回路２２で生
成された出力情報Ｄ１は、ＡＮＤゲート３２４に入力さ
れると同時に、３段に縦接続したＦＦ３１８，３２０，
３２２の初段のＦＦ３１８に入力される。ＡＮＤゲート
３２４に対しては、ＯＲゲート３３６からの３サイクル
オン信号Ｅ３６が反転入力されている。また、３サイク
ルオン信号Ｅ３６はＡＮＤゲート３２６に直接入力さ
れ、ＡＮＤゲート３２６には最終段のＦＦ３２２の出力
も入力されている。

【０１７８】ＡＮＤゲート３２４，３２６の出力はＯＲ
ゲート３２８でとりまとめられ、出力情報Ｄ１−１とし
て図２２のバス用トライステート回路２４に出力され
る。図２６（Ａ）〜（Ｉ）は、図２５の再転送制御回路
３１２のタイミングチャートである。まず図２６（Ａ）
のリトライ信号Ｅ３５がオンになると、図２６（Ｂ）〜
（Ｄ）のように順次ＦＦ３３０，３３２，３３４に保持
される。このため、図２６（Ｅ）のＯＲゲート３３６か
ら出力される３サイクルオン信号Ｅ３６は、リトライ信
号Ｅ３５がオンした次のサイクルから３サイクルの間オ
ンする信号となる。

【０１７９】一方、故障発生時に入力したデータＤ１
は、図２６（Ｆ）のようにＦＦ３１８に保持される。こ
のとき３サイクルオン信号Ｅ３６はオフしているため、
ＡＮＤゲート３２６は禁止状態にあり、出力情報Ｄ１を
直接出力している。ＦＦ３１８に保持された出力情報Ｄ
１は、図２６（Ｇ）〜（Ｈ）のように、順次、ＦＦ３２
０，３２２に保持される。そして３サイクル目にＦＦ３
２２に保持されたとき、その保持出力が許容状態にある
ＡＮＤゲート３２６からＯＲゲート３２８を介して３サ
イクル間、順次再転送されることになる。

【０１８０】このように再転送制御回路３１２にあって
は、バス情報に故障が発生してから再転送開始までの間
に生成された出力情報が保持され、必要により新たにマ
スター処理装置となった処理装置からバス１２に再度、
転送されることになる。尚、再転送開始までにＴＭＲユ
ニット１０を構成する処理装置以外の処理装置がバス１
２に情報を出力していた場合には、その処理装置が内部
に保持している保持データを再度、該当するサイクルで
バス１２に出力するようになる。この機能を実現するた
め、ＴＭＲユニット１０を構成する処理装置１０−１〜
１０−３以外の処理装置についても、全ての処理装置が
装置内部に再転送用の送出データ保持回路を備えている
ことになる。

【０１８１】勿論、ＴＭＲユニット１０以外の処理装置
にあっても、バス１２から情報を受信する機能を有する
全ての処理装置は、ＴＭＲユニット１０のマスター処理
装置から送られてきた再転送を指示する信号を受けて故
障検出を認識し、内部資源の更新を抑止する機能も備え
ている。 １２．生存処理装置表示フラグ （１）生存処理装置表示フラグ 図２７は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３の内、どの処理装置が正常に動作してい
るか、あるいは逆にどの処理装置が故障等によってＴＭ
Ｒユニットから離脱しているかを示す生存処理装置表示
フラグを設けたことを特徴とする。

【０１８２】図２７の実施例は、図６に示したＴＭＲユ
ニット１０の処理装置１０−１の構成を例にとってい
る。処理装置１０−１には生存処理装置表示フラグ回路
３４０が設けられる。生存処理装置表示フラグ回路３４
０には、ＴＭＲユニット１０を構成する３つの処理装置
１０−１〜１０−３に対応して、フラグレジスタ３４
２，３４４，３４６が設けられている。

【０１８３】フラグレジスタ３４２は処理装置１０−１
の生存処理装置表示フラグを有し、フラグレジスタ３４
４は処理装置１０−２の生存処理装置表示フラグを有
し、フラグレジスタ３４６は処理装置１０−３の生存処
理装置表示フラグを有する。同様に、他の処理装置１０
−２〜１０−３についても、生存処理装置表示フラグ回
路３４０が設けられている。 処理装置１０−１のソフ
トウェアは、必要に応じて生存処理装置表示フラグ回路
３４０の各フラグレジスタ３４２〜３４６をリードする
ことにより、ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３の稼働状態を認識することができる。 （２）生存処理装置表示フラグによる不一致検出信号の
マスク出力 図２８は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３について、処理装置自身が故障等により
ＴＭＲユニット１０から離脱しているときに、誤ってバ
ス情報故障検出による不一致発生信号を他の処理装置に
送出しないようにした実施形態である。

【０１８４】図２８において、生存処理装置表示フラグ
回路３４０は処理装置１０−１〜１０−３に対応したフ
ラグレジスタ３４２，３４４，３４６を有する。フラグ
レジスタ３４２〜３４６は、ＴＭＲユニット１０におい
て装置が正常に動作している場合にはオン、故障等によ
り離脱している場合はオフとなる。フラグレジスタ３４
２，３４４，３４６に続いては、ＡＮＤゲート３５２，
３５４，３５６が設けられる。

【０１８５】ＡＮＤゲート３５２，３５４，３５６のそ
れぞれには、装置番号デコード回路８２からのデコード
信号Ｅ１１−１，Ｅ１１−２，Ｅ１１−３が入力され、
フラグレジスタ３４２，３４４，３４６からのフラグ信
号Ｅ４１，Ｅ４２，Ｅ４３との論理積をとっている。装
置番号デコード回路８２は入力端子１８−１からの処理
装置番号＃１をデコードして、デコード信号Ｅ１１−１
のみをオンにしている。このためＡＮＤゲート３５２の
みが許容状態となって、フラグレジスタ３４２からの処
理装置１０−１についての生存処理装置表示フラグに対
応したフラグ信号がＯＲゲート３４８を介して出力信号
Ｅ４０として出力される。

【０１８６】一致検出用トライステート回路７６には、
マスク出力回路を構成するＮＡＮＤゲート３５０が設け
られている。ＮＡＮＤゲート３５０の一方の反転入力に
はバス情報故障検出回路４０より不一致検出信号Ｅ５が
入力され、他方の入力には生存処理装置表示フラグ回路
３４０からの出力信号Ｅ４０が入力されている。このた
め、ＮＡＮＤゲート３５０においてバス情報故障検出回
路４０による他の処理装置１０−２，１０−３に対する
不一致発生信号Ｅ５の出力は、生存処理装置表示フラグ
回路３４０からの出力信号Ｅ４０によりマスクされた後
に出力される。

【０１８７】即ち、処理装置１０−１がＴＭＲユニット
１０の中で正常に動作しているときは生存処理装置表示
フラグ回路３４０からの出力信号Ｅ４０はオンとなり、
ＮＡＮＤゲート３５０を許容状態とする。このとき、も
しバス情報故障検出回路４０による故障検出で不一致発
生信号Ｅ５がオンすると、マスク用のＮＡＮＤゲート３
５０を通って出力ドライバ７０−１により専用の信号線
８６−１を介して他の処理装置１０−２，１０−３にバ
ス情報故障検出結果が通知される。

【０１８８】一方、故障等により処理装置１０−１がＴ
ＭＲユニット１０から離脱している場合には、フラグレ
ジスタ３４２のフラグはオフであることから出力信号Ｅ
４０もオフとなり、マスク用のＮＡＮＤゲート３５０を
禁止状態としている。このため、バス情報故障検出回路
４０からの不一致発生検出回路がバス故障検出に基づき
オフとなっていても、他の処理装置１０−２，１０−３
に対するバス故障検出結果の通知を禁止することができ
る。

【０１８９】このようなマスク出力によってＴＭＲユニ
ット１０−１から離脱している装置は、他の処理装置に
は常にバス情報故障を検出していない状態を通知するこ
ととなり、故障した処理装置がＴＭＲユニット１０全体
に悪影響を与えることを回避できる。 （３）バス出力許可フラグによる不一致検出信号のマス
ク出力 図２９は、ＴＭＲユニット１０を故障等により離脱した
処理装置が誤ってバス情報故障検出結果を他の処理装置
に送出しないための他の実施形態である。

【０１９０】図２９の実施形態にあっては、図２８の一
致検出用トライステート回路７６に設けたマスク出力回
路としてのＮＡＮＤゲート３５０を更に３入力のＮＡＮ
Ｄゲート３５２とし、生存処理装置表示フラグ回路３４
０からの記録信号Ｅ４０に加え、バス出力イネーブル生
成回路３４にセットしているバス出力許可フラグに基づ
くフラグ信号Ｅ４２を入力するようにしたことを特徴と
する。

【０１９１】まずバス出力イネーブル生成回路３４は、
図２のように、ＡＮＤゲート３６を備え、マスター情報
一致判定回路１６からの自マスター信号Ｅ１により出力
タイミング生成回路３２からのバス出力信号Ｅ２の出力
を許容し、バス用トライステート回路２４の出力ドライ
バにイネーブル信号として供給している。そこで、ＡＮ
Ｄゲート３６に加え自マスター信号Ｅ１のオンによりバ
ス出力許可フラグをセットするフラグレジスタを設け、
フラグレジスタの出力をフラグ信号Ｅ４２として、図２
９のように一致検出用トライステート回路７６に設けた
マスク出力用のＮＡＮＤゲート３５２に入力すればよ
い。

【０１９２】このようなバス出力許可フラグに基づくフ
ラグ信号Ｅ４２をマスク出力に用いることで、故障によ
りＴＭＲユニット１０から離脱状態にある処理装置１０
−１において、生存処理装置表示フラグ回路３４０の生
存処理装置表示フラグもしくはバス出力イネーブル生成
回路３４のバス出力許可フラグの少なくとも一方が正常
であれば、離脱状態にある処理装置１０−１からＴＭＲ
ユニット１０を構成して正常に動作している他の処理装
置１０−２，１０−３に対するバス情報故障検出回路４
０からの故障検出結果に基づくオフ状態となった不一致
発生信号Ｅ５の送出を禁止することができる。

【０１９３】即ち、故障によりＴＭＲユニット１０から
離脱した処理装置１０−１の不必要なバス情報故障検出
結果の他の処理装置１０−２，１０−３に対する出力禁
止のマスク出力機能を二重化して、信頼性を更に向上し
ている。 （４）生存処理装置表示フラグによる不一致検出情報の
マスク入力 図３０は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３の内、故障等により離脱している処理装
置から誤ってバス情報故障検出結果を示す一致検出信号
が送られてきても、誤動作しないようにマスク入力を行
う実施形態である。

【０１９４】図３０において、一致検出用トライステー
ト回路７６には、図２９の実施形態で示したマスク出力
用のＮＡＮＤゲート３５２に加え、入力ドライバ８０−
１，８０−２，８０−３の出力側にマスク入力用のＮＡ
ＮＤゲート３６０，３６２，３６４を設けている。ＮＡ
ＮＤゲート３６０，３６２，３６４の他方の入力には、
生存処理装置表示フラグ回路３４０に設けたフラグレジ
スタ３４２，３４４，３４６のフラグ信号Ｅ４１，Ｅ４
２，Ｅ４３が直接入力される。

【０１９５】このため、ＴＭＲユニット１０から故障等
により離脱した処理装置は、対応するフラグレジスタ３
４２，３４４，３４６の生存処理装置表示フラグがオフ
となるため、ＡＮＤゲート３６０，３６２，３６４の対
応するものが禁止状態となり、ＴＭＲユニット１０から
離脱した処理装置から送られてくるバス情報故障検出結
果に基づくオフ状態で有効となる不一致検出信号Ｅ５の
ＦＦ８８，９０，９２に対する出力を禁止する。このよ
うなバス情報故障検出結果のマスク入力により、ＴＭＲ
ユニット１０から離脱している他の処理装置より誤って
バス情報故障検出結果を示す不一致検出信号Ｅ５が送ら
れてきても、この信号を無視することができ、故障した
処理装置がＴＭＲユニット１０全体に悪影響を与えるこ
とを回避することができる。 １３．マスター情報の保証 （１）マスター情報 図３１は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３の間でどの処理装置がマスター処理装置
として認識しているかを示すマスター情報を互いに通知
して、誤ったマスター情報の認識を防止する実施形態の
ブロック図である。

【０１９６】ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３の内、処理装置１０−１に代表して示
すように、マスター処理装置はマスター情報レジスタ１
４に対する設定で決められており、例えば処理装置１０
−１がマスター処理装置の割当てを受け、他の処理装置
１０−２，１０−３がスレーブ処理装置の割当てを受け
ているとする。

【０１９７】マスター情報レジスタ１４は、保持された
マスター情報に基づいて自マスター信号Ｅ０を出力す
る。処理装置１０−１〜１０−３間でマスター情報を通
知し合うため、マスター情報用トライステート回路３６
６が設けられる。マスター情報用トライステート回路３
６６は、処理装置１０−１〜１０−３に対応して３つの
トライステート出力ドライバ３６８−１，３６８−２，
３６８−３及び入力ドライバ３７０−１，３７０−２，
３７０−３を有する。

【０１９８】マスター情報用トライステート回路３６６
の３つのトライステート回路の出力は、端子３７２−１
１，３７２−１２，３７２−１３より専用の信号線３７
４−１，３７４−２，３７４−３によって、他の処理装
置１０−２，１０−３の対応する端子３７２−２１〜２
３、３７２−３１〜３３に接続される。マスター情報用
トライステート回路３６６に設けた出力ドライバ３６８
−１，３６８−２，３６８−３には、マスター情報レジ
スタ１４からのマスター処理装置番号信号Ｅ０が共通に
入力される。また出力ドライバ３６８−１〜３６８−３
のイネーブル端子には、装置番号デコード回路８２から
のデコード信号Ｅ１１−１〜Ｅ１１−３がそれぞれ入力
される。

【０１９９】装置番号デコード回路８２は、入力端子１
８−１に対する処理装置番号＃１を解読してデコード信
号Ｅ１１−１のみをオンとしている。このため出力ドラ
イバ３６８−１のみがイネーブルとなり、マスター情報
レジスタ１４からのマスター処理装置番号信号Ｅ０を制
御用の信号線３７４−１によって他の処理装置１０−
２，１０−３に通知している。同時に、入力ドライバ３
７０−１により処理装置自身がマスター情報レジスタ１
４のマスター処理装置番号信号Ｅ０を信号Ｅ４４として
取り込んでいる。

【０２００】同様なマスター情報用トライステート回路
３６６は、他の処理装置１０−２，１０−３にも設けら
れている。このため、専用の信号線３７４−２，３７４
−３によって処理装置１０−２，１０−３のマスター情
報レジスタ１４の保持しているマスター情報に基づいた
マスター処理装置番号信号が通知され、入力ドライバ３
６８−２，３６８−３より処理装置１０−２，１０−３
から通知されたマスター処理装置番号信号Ｅ４５，Ｅ４
６を得ることができる。

【０２０１】このようなマスター情報用トライステート
回路３６６によるＴＭＲユニット１０を構成する処理装
置１０−１〜１０−３間でのマスター情報レジスタの通
知機能により、互いに通知しているマスター情報を判定
することで、装置自身がマスター処理装置であるにも係
わらずスレーブ処理装置と誤認識してＴＭＲユニット１
０からマスター処理装置がなくなってしまったり、逆に
装置自身がスレーブ処理装置であるにも係わらずマスタ
ー処理装置と誤認識してしまってＴＭＲユニット１０に
複数のマスター処理装置が存在してしまうようなことを
回避することができる。 （２）マスター情報の故障検出 図３２は、図３１の実施形態に加え、ＴＭＲユニット１
０を構成する処理装置１０−１〜１０−３が互いに自分
の認識するマスター処理装置番号を通知し合うことによ
ってマスター情報の故障検出を行うようにしたことを特
徴とする。

【０２０２】このマスター情報の故障検出のため、マス
ター情報用トライステート回路３６６に続いてマスター
情報故障検出回路３７６が設けられる。マスター情報故
障検出回路３７６は、処理装置１０−１〜１０−３に対
応して３つの比較器３８４，３８６，３８８を設け、３
つの比較出力をＮＡＮＤゲート３８６に入力している。

【０２０３】比較器３８４には、入力ドライバ３７０−
１からＦＦ３７８を介して、処理装置１０−１によるマ
スター情報に基づいたマスター処理装置番号信号Ｅ４４
が入力される。比較器３８６には、入力ドライバ３７０
−２により処理装置１０−２から通知されたマスター処
理装置番号信号Ｅ４５がＦＦ３８０を介して入力され
る。更に比較器３８８には、入力ドライバ３７０−３に
より処理装置１０−３から通知されたマスター処理装置
番号信号Ｅ４６がＦＦ３８２を介して入力される。

【０２０４】比較器３８４は、処理装置１０−１と処理
装置１０−２のマスター処理装置番号信号Ｅ４４とＥ４
５を比較する。比較器３８６は、処理装置１０−２と処
理装置１０−３のマスター処理装置番号信号Ｅ４５とＥ
４６を比較する。更に比較器３８８は、処理装置１０−
３と処理装置１０−１のマスター処理装置番号信号Ｅ４
６とＥ４４を比較する。

【０２０５】比較器３８４，３８６，３８８のそれぞれ
は、２つのマスター処理装置番号信号が一致していると
出力がオンとなり、不一致でオフとなる。全ての処理装
置１０−１〜１０−３に正しいマスター情報が設定され
ていると、全てのマスター処理装置番号信号Ｅ４４，Ｅ
４５，Ｅ４６は等しいことから、比較器３８４，３８
６，３８８の出力は全てオンとなり、ＮＡＮＤゲート３
９０の出力となるマスター情報故障発生信号Ｅ５０はオ
フとなっている。

【０２０６】これに対し、いずれか１つのマスター処理
装置番号信号が不一致であった場合には、３つの比較器
３８４，３８６，３８８のいずれかの出力がオフとな
る。このためＮＡＮＤゲート３９０から出力されるマス
ター情報故障発生信号Ｅ５０がオンとなる。これによ
り、ＴＭＲユニット１０を構成している処理装置１０−
１〜１０−３のいずれかでマスター情報の故障が発生し
たことを認識し、必要な故障処理を行うことができる。

【０２０７】なお、マスター情報用トライステート回路
３６６とマスター情報故障検出回路３７６の間にＦＦ３
７８，３８０，３８２を設け、３つのマスター装置番号
信号を１回保持するようにしているが、これはバス情報
故障が発生してから検出されるまでの時間とマスター情
報に故障が発生してから検出されるまでの時間を同じタ
イミングにするためである。またバス情報故障検出回路
４０側に設けているＦＦ５６，５８の段数に応じてマス
ター情報故障検出側のＦＦの段数も変わってくる。 （３）マスター情報の多数決処理 図３３は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３が互いに自分の認識するマスター処理装
置番号を多数決比較することによって、マスター情報の
故障を検出した場合に、どの処理装置のマスター情報が
故障したのかを判定するようにしたことを特徴とする。

【０２０８】このマスター情報が故障した処理装置を判
定するため、図３２の実施形態に対し更に、マスター情
報故障判定回路３９２を新たに設けている。マスター情
報故障判定回路３９２は、処理装置１０−１，１０−
２，１０−３に対応して、反転入力のＡＮＤゲート３９
４，３９６，３９８を設けている。ＡＮＤゲート３９４
には、マスター情報故障検出回路３７６の比較器３８４
と３８６の出力が入力される。

【０２０９】ＡＮＤゲート３９６には、比較器３８６と
３８４の出力が入力される。更にＡＮＤゲート３９８に
は、比較器３８６と３８８の出力が入力される。ＡＮＤ
ゲート３９４は、処理装置１０−１のマスター情報の故
障を判別すると、マスター情報故障信号Ｅ５１をオンす
る。ＡＮＤゲート３９６は、処理装置１０−２のマスタ
ー情報の故障を検出すると、マスター情報故障信号Ｅ５
２をオンする。更にＡＮＤゲート３９８は、処理装置１
０−３のマスター情報の故障を検出すると、マスター情
報故障信号Ｅ５３をオンする。

【０２１０】例えば処理装置１０−２のマスター情報が
故障したとする。このためマスター情報故障検出回路３
７６にあっては、故障したマスター情報に基づくマスタ
ー処理装置番号信号Ｅ４５を入力している比較３８４，
３８６の出力がオフとなり、これとは関係のない比較器
３８８の出力がオンとなっている。比較器３８４，３８
６の出力はマスター情報判定回路３９２のＡＮＤゲート
３９６に入力されており、このためマスター情報故障判
定信号Ｅ５２もオンとなり、処理装置１０−２のマスタ
ー情報の故障と判定することができる。

【０２１１】他の処理装置１０−１，１０−３について
も、同様な論理によってマスター情報の故障が発生した
ときにどの処理装置のマスター情報が故障したのかを判
定することができる。更に図３３の実施形態にあって
は、一致検出用トライステート回路７６にＦＦ８８，９
０，９２を介してバス情報故障についてのバス情報故障
判定回路９８を設けている。このバス情報故障判定回路
９８は図７の実施形態のものであり、その詳細は図８の
回路に示した通りである。即ち、処理装置１０−１，１
０−２，１０−３の各々がバス故障を起こした処理装置
であることを示す判定信号Ｅ１８，Ｅ１９，Ｅ２０と、
いずれかの処理装置においてバス情報の故障が起きたこ
とを判定するバス情報故障判定信号Ｅ２１を出力してい
る。このバス情報故障判定回路９８の各判定信号は、後
の説明で明らかにする図３７の二重化構成において利用
される。 （４）マスター情報の生存処理装置表示フラグによるマ
スク出力 図３４は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３が、装置自身の故障によりＴＭＲユニッ
ト１０から離脱しているときに、誤ったマスター情報を
ＴＭＲユニットを構成している他の処理装置へ通知しな
いようにした実施形態である。

【０２１２】図３３の実施形態にあっては、処理装置１
０−１〜１０−３のいずれかがＴＭＲユニット１０から
故障等により離脱しているときも、ＴＭＲユニット１０
を構成している他の処理装置に対しマスター情報がその
まま出力されており、このため他の処理装置が誤った認
識を起こす恐れがある。これを回避するため、図３４の
実施形態にあっては、ＴＭＲユニット１０から離脱して
いる処理装置はマスター情報として存在しない処理装置
番号、この実施例にあっては処理装置番号＃１，＃２，
＃３を使用していることから、存在しない処理装置番号
＃０を出力させる。

【０２１３】この処理装置番号＃０の通知に対し、ＴＭ
Ｒユニット１０を構成している処理装置は他の処理装置
から存在しない処理装置番号＃０をマスター情報として
通知されたときは、これを正常と認識することによって
誤動作を回避する。ＴＭＲユニット１０から離脱した状
態で存在しない処理装置番号＃０をマスター情報として
他の処理装置に通知するため、マスター情報用トライス
テート回路３６０にマスク出力用のＡＮＤゲート４１２
を設けている。ＡＮＤゲート４１２の一方の入力にはマ
スター情報レジスタ１４からのマスター処理装置番号Ｅ
０が入力される。

【０２１４】ＡＮＤゲート４１２の他方の入力には生存
処理装置表示フラグ回路３４０からの装置自身の生存を
示すフラグ信号Ｅ４０を入力する。このフラグ信号Ｅ４
０は、図２８の生存処理装置表示フラグ回路３４０に示
したように、処理装置１０−１に対応したフラグレジス
タ３４２に対する生存処理装置表示フラグのオンと、装
置番号デコード回路８２より出力される処理装置１０−
１の番号＃１に対応したデコード信号Ｅ１１−１に基づ
いて、オンとなる。

【０２１５】処理装置１０−１がＴＭＲユニット１０を
構成している場合には、生存処理装置表示フラグがオン
していることからフラグ信号Ｅ４０もオンとなり、ＡＮ
Ｄゲート４１２を許容状態として他の処理装置１０−
２，１０−３に至るマスター情報の通知を行っている。
これに対し、故障等により処理装置１０−１がＴＭＲユ
ニット１０から離脱した場合には、装置自身の生存処理
装置表示フラグがオフとなり、フラグ信号Ｅ４０もオフ
となることで、ＡＮＤゲート４１２を禁止状態とする。

【０２１６】このため出力ドライバ３６８−１による他
の処理装置１０−２，１０−３に対するマスター情報と
しての装置番号＃１の通知は禁止され、結果として、存
在しない処理装置の装置番号＃０が通知されたと同じ状
態になる。これによってＴＭＲユニット１０から離脱す
るときは、マスター情報として存在しない装置番号＃０
をマスター処理装置として認識していることを他の処理
装置に通知することができる。

【０２１７】一方、ＴＭＲユニット１０を構成して動作
中の処理装置は、ＴＭＲユニット１０から離脱した他の
処理装置から存在しない処理装置番号＃０をマスター情
報として通知されたときは、このマスター情報の通知を
無視しなければならない。そこで、マスター情報故障検
出回路３７６に、比較器３８４，３８６，３８８のそれ
ぞれに入力するマスター処理装置と認識した装置番号が
処理装置として存在しない装置番号＃０であることを検
出して出力をオンするマスター装置番号検出器３８５，
３８７，３８９を設け、比較器３８４，３８６，３８８
の出力と共にＯＲゲート４０７，４０８，４１０に入力
する。このＯＲゲート４０７，４０８，４１０の出力を
ＮＡＮＤゲート３９０及びマスター情報故障判定回路３
９２に与えている。

【０２１８】例えば処理装置１０−２がＴＭＲユニット
１０から離脱して、存在しない処理装置番号＃０をマス
ター情報として通知したとすると、マスター情報故障検
出回路３７６において装置番号＃０の通知を入力した比
較器３８４，３８６の出力がオフとなる。同時に、３つ
のマスター番号検出回路３８５，３８７，３８９のうち
処理装置１０−２に対応したマスター番号検出回路３８
７が、通知された装置番号＃０を検出してその出力をオ
ンする。

【０２１９】このため、存在しない処理装置番号＃０に
より比較器３８４，３８６の出力がオフとなっている
が、マスター番号検出回路３８７の出力がオンとなるた
め、ＯＲゲート４０７，４０８の出力をオンとすること
ができる。このときＯＲゲート４１０の出力はオンであ
ることから、ＮＡＮＤゲート３９０から出力されるマス
ター情報故障発生信号Ｅ５０はオフとなり、ＴＭＲユニ
ット１０から離脱した処理装置１０−２から存在しない
装置番号＃０の通知があっても、これを無視して、マス
ター情報故障の検出を抑止することができる。 （５）マスター情報のバス出力許可フラグによるマスク
出力 図３５は、ある処理装置が故障等によりＴＭＲユニット
１０から離脱しているときに誤ったマスター情報をＴＭ
Ｒユニットを構成している他の処理装置に通知しないた
めの実施形態であり、図３５の生存処理装置表示フラグ
に加えてバス出力許可フラグを用いてマスター情報のマ
スク出力を行うようにしたことを特徴とする。

【０２２０】図３５の実施形態にあっては、マスター情
報用トライステート回路３６０にはマスク出力用に３入
力のＡＮＤゲート４１３を設けている。ＡＮＤゲート４
１３には、図３４と同様に、マスター情報レジスタ１４
からのマスター処理装置番号信号Ｅ０と、生存処理装置
表示フラグ回路３４０からのＴＭＲユニット１０への加
入と離脱を示すフラグ信号Ｅ４０が入力される。

【０２２１】更にＡＮＤゲート４１３には、バス出力イ
ネーブル回路３４に設定したバス出力許可フラグに基づ
くフラグ信号Ｅ４２を入力している。このバス出力許可
フラグに基づくフラグ信号Ｅ４２は、図２９におけるバ
ス情報故障検出結果のマスク出力に使用したものと同じ
ものである。このようなマスク出力用のＡＮＤゲート４
１３を設けることで、生存処理装置表示フラグ回路３４
０からのフラグ信号Ｅ４０とバス出力イネーブル生成回
路３４に設けたバス出力許可フラグに基づくフラグ信号
Ｅ４２の少なくともいずれか一方の回路部が正常であれ
ば、ＴＭＲユニット１０から離脱している処理装置はマ
スター情報として存在しない処理装置番号＃０を出力す
ることができる。この二重化によって、故障した処理装
置がＴＭＲユニット全体に悪影響を与えることを確実に
回避できる。 （６）マスター情報の生存処理装置表示フラグによるマ
スク入力 図３６は、故障等によりＴＭＲユニット１０から離脱し
ている処理装置から、ＴＭＲユニット１０を構成してい
る処理装置に誤ったマスター情報が通知されても、誤動
作しないように入力マスクするようにした実施形態であ
る。

【０２２２】処理装置１０−１にあっては、他の処理装
置１０−２，１０−３から専用の信号線３７４−２，３
７４−３により通知されたマスター情報の処理装置番号
に関する信号を、装置自身を含めて入力ドライバ３７０
−１，３７０−２，３７０−３により取り込んでおり、
この出力段に入力マスク用のＡＮＤゲート４１４，１４
６，４１８を設けている。

【０２２３】ＡＮＤゲート４１４，４１６，４１８の他
方の入力には、生存処理装置表示フラグ回路３４０から
出力される処理装置１０−１〜１０−３ごとのフラグ信
号Ｅ４１，Ｅ４２，Ｅ４３がそれぞれ入力されている。
このため、ＴＭＲユニット１０から離脱している処理装
置に対応するフラグ信号Ｅ４１〜Ｅ４３はオフであるこ
とから、ＡＮＤゲート４１４，４１６，４１８のうち対
応するものが禁止状態に置かれ、マスター情報故障検出
回路３７６に対するマスター情報を示す処理装置番号信
号の入力が禁止される。

【０２２４】ＡＮＤゲート４１４，４１６，４１８で入
力がマスクされた処理装置番号信号は装置番号＃０とし
て扱われる。この装置番号＃０は存在しない処理装置番
号であることから、マスター情報故障回路３７６は入力
マスク用のＡＮＤゲート４１４，４１６，４１８による
入力禁止のマスクによって、故障により離脱した処理装
置がＴＭＲユニット全体に悪影響を与えることを回避す
ることができる。 （７）バス多重化時のマスター情報の故障検出 図３７は、多重バス構成をとる高信頼性情報処理装置の
実施形態である。この多重化バス構成にあっては、ＴＭ
Ｒユニット１０を構成する処理装置１０−１，１０−
２，１０−３は複数のバス、この実施形態にあってはバ
ス１２−１とバス１２−２に接続され、データの受け渡
しを行うことになる。この場合、処理装置１０−１〜１
０−３が認識しているマスター処理装置番号も、バス１
２−１，１２−２ごとに他の処理装置に通知される。

【０２２５】この場合、バス１２−１，１２−２ごとに
マスター処理装置が異なるような運用も考えられるが、
全てのバス１２−１，１２−２で同じ処理装置をマスタ
ー処理装置に設定した方が制御は非常に簡単になる。図
３７の実施形態にあっては、バス１２−１側は図３３の
実施形態とした場合を例にとっている。ここでバス１２
−１側について、処理装置１０−１の多重化制御回路
を、バス情報故障制御部を構成するＴＭＲ制御回路４０
０とマスター情報故障制御部を構成するＴＭＲ制御回路
４０２に分けて表わしている。

【０２２６】同じ回路構成はバス１２−２側のバス情報
故障制御部としてＴＭＲ制御回路４０４が設けられ、バ
ス１２−２のマスター情報故障制御回路部としてＴＭＲ
制御回路４０６が設けられる。もちろん、バス１２−２
側についてはバス１２−１側と全く同様な処理装置１０
−１，１０−２，１０−３間の信号線接続が行われる。

【０２２７】ＴＭＲ制御回路４０２，４０６には、ＴＭ
Ｒ制御回路４０２側に示すマスター情報故障検出回路３
７６によってＴＭＲユニット１０におけるマスター情報
故障を示すマスター情報故障判定信号Ｅ５０が得られ
る。またマスター情報故障判定回路３９４において、マ
スター情報に異常のある処理装置の判定信号Ｅ５１，Ｅ
５２，Ｅ５３が得られている。同様な判定信号はバス１
２−２側のＴＭＲ制御回路４０６でも得られている。

【０２２８】そこで両者のマスター情報に関する故障検
出及び判定信号について、ＯＲゲート４２２，４２４，
４２６，４２８を設け、バス１２−１，１２−２間で対
応する信号同士の論理和をとることによって、マスター
情報の故障発生と、どの処理装置でマスター情報の故障
が発生したかを判別できる。即ち、バス１２−２に対す
るマスター情報故障制御部としてのＴＭＲ制御回路４０
６からは、マスター情報故障検出信号Ｅ６０、処理装置
１０−１〜１０−３に対応したマスター情報故障判定信
号Ｅ６１，Ｅ６２，Ｅ６３が得られることから、それぞ
れＡＮＤゲート４２２，４２４，４２６，４２８でバス
１２−１側のＴＭＲ制御回路４０２から得られた信号Ｅ
５０，Ｅ５１，Ｅ５２，Ｅ５３のそれぞれとの論理和を
とり、バス１２−１，１２−２を対象とした全体として
のマスター情報故障検出信号Ｅ７０及びマスター情報の
故障が発生した処理装置の判定信号Ｅ７１，Ｅ７２，Ｅ
７３を得ることができる。

【０２２９】なお、図３７の多重バス構成にあっては、
処理装置１０−１の各バス系統のＴＭＲ制御回路を図３
３の実施形態とした場合を例にとっているが、図３４〜
図３６のいずれかの実施形態の回路構成であってもよい
ことは勿論である。 （８）故障検出時の生存処理装置表示フラグのオフ 図３８は、ＴＭＲユニット１０を構成している処理装置
１０−１〜１０−３がバス情報あるいはマスター情報の
不一致により故障と判定されたときにＴＭＲユニットか
ら離脱させるために、該当する処理装置の生存処理装置
表示フラグをオフに制御するようにした実施形態であ
る。

【０２３０】図３８において、処理装置１０−１には生
存処理装置表示フラグ制御回路３４１が設けられる。生
存処理装置表示フラグ制御回路３４１に対しては、バス
情報故障制御部としてのＴＭＲ制御回路４００に設けた
バス情報故障判定回路９８からのバス情報故障処理装置
を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０が入力される。

【０２３１】またマスター情報故障制御部としてのＴＭ
Ｒ制御回路４０２に設けたマスター情報故障判定回路３
９２からのマスター情報故障を起こした処理装置を示す
判定信号Ｅ５１，Ｅ５２，Ｅ５３を入力している。生存
処理装置表示フラグ制御回路３４１は、図３９に示す構
成をもつ。図３９において、まず処理装置１０−１，１
０−２，１０−３に対応して、各処理装置の生存処理装
置表示フラグを格納するフラグレジスタ３４２，３４
４，３４６が設けられる。フラグレジスタ３４２，３４
４，３４６としては、通常、ＦＦが使用される。フラグ
レジスタ３４２，３４４，３４６のデータ入力端子に対
しては、ＡＮＤゲート４３０，４３４，４３８の出力が
接続される。ＡＮＤゲート４３０，４３４，４３８は２
入力のＡＮＤゲートであり、ソフトセット指示信号Ｅ７
４を共通入力し、またセットデータＥ７７，Ｅ７８，Ｅ
７９を処理装置１０−１〜１０−３に対応して入力する
ようにしている。即ち、フラグレジスタ３４２，３４
４，３４６に対しては、プログラムにより対応する生存
処理装置表示フラグを任意にセットまたはリセットする
ことができる。

【０２３２】フラグレジスタ３４２，３４４，３４６の
ライトイネーブル端子に対しては、３入力のＯＲゲート
４３２，４３６，４４０の出力が接続される。ＯＲゲー
ト４３２，４３６，４４０には、図３８のバス情報故障
判定回路９８からのバス故障情報検出結果が得られた処
理装置を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０が入力さ
れる。同時に、図３８のマスター情報故障判定回路から
出力されるマスター情報故障を起こした処理装置を示す
判定信号Ｅ５１，Ｅ５２，Ｅ５３が入力されている。

【０２３３】図３８，図３９において、例えば処理装置
１０−３で故障が発生したとすると、バス情報の故障の
場合については、処理装置１０−３に対応したバス情報
故障の判定信号Ｅ２０がオンとなる。これによって図３
９におけるフラグレジスタ３４６の表示フラグがオフと
なる。またマスター情報の故障の場合にも、同様に処理
装置１０−３のマスター情報故障を示す判定信号Ｅ５３
がオフとなり、フラグレジスタ３４６の表示フラグがオ
フされる。

【０２３４】このように、故障によりＴＭＲユニット１
０から離脱した処理装置に対応する生存処理装置表示フ
ラグを全ての処理装置でオフすることにより、故障した
処理装置がＴＭＲユニット１０を構成して正常に動作し
ている他の処理装置に悪影響を及ぼすのを回避すること
ができる。 （９）故障検出時のバス出力フラグのオフ 図４０は、故障発生時に、故障した処理装置がバスを介
して、ＴＭＲユニットを構成している他の処理装置に悪
影響を及ぼさないようにするため、バス出力を禁止する
ことでＴＭＲユニット１０から故障処理装置を切り離す
ようにしたことを特徴とする実施形態である。

【０２３５】図４０において、ＴＭＲユニット１０に故
障が発生すると、バス情報故障の場合には、バス情報故
障処理装置判定回路９８Ａの出力するバス情報故障検出
信号Ｅ２１がオンとなり、またバス情報故障を起こした
処理装置を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０のいず
れかがオンとなる。これに加えバス情報故障判定回路９
８Ａは、バス情報故障が処理装置自身で発生した場合に
オンする自装置故障判定信号Ｅ８１を出力する。この自
装置故障判定信号Ｅ８１は、バス情報故障処理装置判定
回路９８Ａに対する装置番号デコード回路８２からのデ
コード信号Ｅ１１−１〜Ｅ１１−３を使用して生成され
る。

【０２３６】図４１は、図４０のバス情報故障処理装置
判定回路９８Ａの実施形態である。まず回路部９８は図
７，図８の実施形態に示した回路構成をもっており、Ｆ
Ｆ８８，９０，９２からの処理装置１０−１〜１０−３
ごとのバス情報故障検出信号Ｅ１３，Ｅ１４，Ｅ１５が
入力され、更にマスター情報レジスタ１４からのマスタ
ー処理装置番号信号Ｅ０が入力される。

【０２３７】回路部９８からは、バス情報故障検出信号
Ｅ２１及びバス情報故障を起こした処理装置１０−１〜
１０−３を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０が出力
される。そこで、バス情報故障の処理装置を示す判定信
号Ｅ１８，Ｅ１９，Ｅ２０のそれぞれをＡＮＤゲート４
４２，４４４，４４６に入力して装置番号デコード回路
８２からのデコード信号Ｅ１１−１，Ｅ１１−２，Ｅ１
１−３との論理積をとり、ＯＲゲート４４８でとりまと
めて、バス情報故障に関する自装置故障判定信号Ｅ８１
を出力している。

【０２３８】このため、故障が発生した装置が例えば処
理装置１０−１自身であった場合には、回路部９８から
の処理装置１０−１を示す判定信号Ｅ１８がオンし、装
置番号デコード回路８２からのデコード信号Ｅ１１−１
もこのときオンになっていることから、ＡＮＤゲート４
４２の出力がオンとなり、ＯＲゲート４４８を介して自
装置故障判定信号Ｅ８１がバス出力イネーブル生成回路
３４Ａに出力される。

【０２３９】そして内部のフラグレジスタにセットされ
ているバス出力許可フラグをオフとし、バス用トライス
テート回路２４に対するイネーブル信号Ｅ３のオフによ
り、バス１２に対する出力情報生成回路２２からのバス
情報Ｄ１の送出を禁止する。一方、図４０のマスター情
報故障制御部となるＴＭＲ制御回路４０２側には、マス
ター情報故障検出判定回路４４０が設けられる。マスタ
ー情報故障検出判定回路４４０は、図３８に示している
マスター情報故障検出回路３７６とマスター情報故障判
定回路３９２を合わせた回路であり、更に自装置のマス
ター情報故障を判定したときにオンする自装置故障判定
信号Ｅ８０を出力するようにしている。

【０２４０】図４２は図４０のマスター情報故障検出判
定回路４４０の実施形態であり、図３８に示したマスタ
ー情報故障検出回路３７６及びマスター情報故障判定回
路３９２を備えている。マスター情報故障判定回路３９
２からは、マスター情報の故障検出信号Ｅ５０と、マス
ター情報の故障を起こした処理装置を示す判別信号Ｅ５
１，Ｅ５２，Ｅ５３が出力されている。

【０２４１】マスター情報故障が自装置であることを示
す自装置故障判定信号Ｅ８０は、ＡＮＤゲート４５０，
４５２，４５４及びＯＲゲート４５６の回路部で生成さ
れる。即ち、ＡＮＤゲート４５０，４５２，４５４の一
方の入力にマスター情報故障判定回路３９２からのマス
ター情報故障の処理装置を示す判定信号Ｅ５１，Ｅ５
２，Ｅ５３の各々を入力し、他方の入力に装置番号デコ
ード回路８２からのデコード信号Ｅ１１−１，Ｅ１１−
２，Ｅ１１−３を入力し、これら３つの論理積出力の論
理和をＯＲゲート４５６でとって、マスター情報故障が
装置自身であることを示す自装置故障判定信号Ｅ８０を
出力している。

【０２４２】このマスター情報故障処理装置判定回路４
４０からのマスター情報故障に関する自装置故障判定信
号Ｅ８０も、図４０のようにバス出力イネーブル生成回
路３４Ａに与えられ、バス出力許可フラグをオフするこ
とでイネーブル信号Ｅ３をオフし、バス用トライステー
ト回路２４によるバス情報のバス１２に対する出力を禁
止させることになる。

【０２４３】図４０のバス出力イネーブル生成回路３４
Ａは、図４３の回路構成を有する。まずバス出力許可フ
ラグのセット／リセットを行うフラグレジスタ４６０が
設けられる。フラグレジスタ４６０のデータ入力端子に
は、ＡＮＤゲート４５６による論理積出力のためソフト
セット指示信号Ｅ８２とセットデータＥ８３が入力され
ている。

【０２４４】フラグレジスタ４６０のライトイネーブル
端子に対しては３入力のＯＲゲート４５８の出力が接続
され、ＯＲゲート４５８には、図４１のバス情報故障処
理装置判定回路９８Ａからの自装置故障判定信号Ｅ８
１、図４２のマスター情報故障処理装置判定回路４４０
からの自装置故障判定信号Ｅ８０が入力されている。こ
のため、ソフトウェアによりセットされたフラグレジス
タ４６０のバス出力許可フラグは、装置自身のバス情報
の故障あるいはマスター情報の故障のいずれについても
強制的にリセットされる。

【０２４５】フラグレジスタ４６０の出力は、図４０の
マスター情報一致判定回路１６からの自マスター信号Ｅ
１及び出力タイミング生成回路３２からのバス出力信号
Ｅ２が入力され、３つの信号が全てオンであればバスイ
ネーブル信号Ｅ３をオンし、バス出力を許容する。しか
しながら、装置自身のバス情報の故障またはマスター情
報の故障によりフラグレジスタ４６０のバス出力許可フ
ラグがオフになると、フラグ信号Ｅ８４によりＡＮＤゲ
ート４６２が禁止状態となり、バス用トライステート回
路２４に対するイネーブル信号Ｅ３をオフし、バス１２
に対するバス情報の出力が禁止される。

【０２４６】このようにバス情報またはマスター情報の
故障によりＴＭＲユニット１０−１から離脱した処理装
置のバス出力許可フラグをオフすることにより、故障し
た処理装置がバスにアクセスして他の正常に動作してい
るＴＭＲユニットの処理装置に悪影響を及ぼすことを回
避できる。 （１０）マスター故障時のマスター更新 図４４は、現在マスター処理装置となっている処理装置
がマスター情報の故障によりバスから切り離された場合
に、ＴＭＲユニット１０を構成する残された正常な処理
装置から新たにマスター処理装置を決定して処理を続行
するための再決定の実施形態である。

【０２４７】このマスター処理装置の再決定のために、
処理装置１０−１に代表して示すようにマスター情報レ
ジスタ回路１４Ａが設けられる。マスター情報レジスタ
回路１４Ａに対してはバス情報故障判定回路９８Ａから
のバス情報の故障を起こした処理装置を示す判定信号Ｅ
１８，Ｅ１９，Ｅ２０と、マスター情報故障検出判定回
路４４０からのマスター情報故障を起こした処理装置の
判定信号Ｅ５１，Ｅ５２，Ｅ５３が入力されている。

【０２４８】図４５は、マスター情報レジスタ回路１４
Ａの実施形態である。まずマスター情報は、マスター情
報レジスタ４９４に格納される。マスター情報レジスタ
４９４に対するマスター情報の設定は、ＡＮＤゲート４
８６に対するソフトセット指示信号Ｅ８６とソフトデー
タＥ８７により、ソフトウェアにより行うことができ
る。

【０２４９】ＡＮＤゲート４８６の出力は、ＡＮＤゲー
ト４８８、ＯＲゲート４９２を介して、マスター情報レ
ジスタ４９４に与えられてマスター情報を設定する。な
お、ＡＮＤゲート４８８は必ずしも設ける必要はない。
マスター情報レジスタ４９４のライトイネーブル端子に
対しては、ＯＲゲート４９６の出力が与えられる。ライ
トイネーブル端子は、ソフトウェアによるマスター情報
の書込時にソフトセット指示信号Ｅ８６によりオンする
ことができる。またライトイネーブル端子はバス情報ま
たはマスター情報の故障検出が装置自身で発生したとき
にオンとなり、新マスター処理装置番号生成回路４８４
のアルゴリズムによってマスター情報を更新することが
できる。

【０２５０】バス情報の故障を検出した際の処理装置を
判定する判定信号Ｅ１８，Ｅ１９，Ｅ２０は、ＯＲゲー
ト４６４，４６６，４６８を介してデコード４７０，４
７２，４７４に入力される。またＯＲゲート４６４，４
６６，４６８の他方の入力には、マスター情報の故障に
ついて処理装置の判定信号Ｅ５１，Ｅ５２，Ｅ５３が入
力される。デコード４７０，４７２，４７４は、ＯＲゲ
ート４６４，４６６，４６８の出力のオンによるバス情
報またはマスター情報の故障が判定された処理装置に対
応するデコード信号０１，１０，１１を出力する。この
デコード出力は、マスター情報レジスタ４９４に対する
マスター処理装置の設定情報と同じものを使用する。

【０２５１】比較器４７６，４７８，４８０は、マスタ
ー情報レジスタ４９４に設定したマスター処理装置を表
わすマスター情報と、デコード４７０，４７２，４７４
のそれぞれより出力されたデコード信号を比較し、一致
した際に出力をオンとする。例えばマスター情報レジス
タ４９４にマスター処理装置１０−１のマスター情報０
１が登録されており、例えば処理装置１０−１のバス情
報の故障により、その判定信号Ｅ１８がオンして、デコ
ード４７０よりデコード信号０１が出力されると、比較
器４７６の出力がオンする。

【０２５２】比較器４７６，４７８，４８０の出力はＯ
Ｒゲート４８２でとりまとめられて、マスター情報故障
信号としてＯＲゲート４９６を介してマスター情報レジ
スタ４９４のライトイネーブル端子に与えられ、マスタ
ー情報レジスタ４９４をイネーブル状態とする。同時
に、ＡＮＤゲート４９０に与えられて許容状態とし、新
マスター処理装置番号生成回路４８４による新たなマス
ター処理装置のマスター情報の更新を可能とする。

【０２５３】新マスター処理装置番号生成回路４８４に
よるマスター情報レジスタ４９４の更新は、例えば図１
７に示した新マスター処理装置の生成順序に従って新し
いマスター処理装置番号をマスター情報レジスタ４９４
にセットする。もちろん、新マスター処理装置を選ぶ順
序はどのような順序でも構わないが、ＴＭＲユニットを
構成する全ての処理装置が同じアルゴリズムによって更
新できるようにする必要がある。この結果、マスター処
理装置にバス情報またはマスター情報の故障が発生して
も、残りの処理装置の中から新たなマスター処理装置を
選ぶことによって引き続きＴＭＲユニットによる処理を
続けることができる。 （１１）マスター故障時のマスター非更新 図４６は、現在マスター処理装置となっている処理装置
がマスター情報の故障によりバスから切り離された場
合、ＴＭＲユニット１０を構成している残された正常な
処理装置の中から新たにマスター処理装置を決定しない
ようにした場合の実施形態である。

【０２５４】即ち、図４５の実施形態にあっては、マス
ター処理装置がマスター情報の故障と認識された場合に
は、次にマスター処理装置となる順序割当てを受けた処
理装置が自分自身でマスター情報レジスタに装置自身の
番号をセットして新マスター処理装置となる。この場
合、故障を起こした処理装置が現在マスター処理装置と
なっている処理装置であれば問題ない。

【０２５５】しかし、そうではなく次のマスター処理装
置候補となっているスレーブ処理装置でマスター情報が
故障した場合には、現マスター処理装置が故障したと誤
認識して、故障を起こしたスレーブ処理装置自身がマス
ター処理装置になろうとし、ＴＭＲユニットの中に２台
のマスター処理装置が存在することになってシステムダ
ウンに至る危険性がある。

【０２５６】そこで図４６の実施形態にあっては、マス
ター情報の故障が検出されてもマスター処理装置の再決
定を行わないようにしている。このため図４６の処理装
置１０−１に代表して示すマスター情報レジスタ回路１
４Ｂに対しては、マスター情報故障検出判定回路４４０
からの判定信号Ｅ５１，Ｅ５２，Ｅ５３は入力されず、
バス情報故障判定回路９８Ａからの判定信号Ｅ１８，Ｅ
１９，Ｅ２０のみを入力している。

【０２５７】図４７はマスター情報レジスタ回路１４Ｂ
の実施形態であり、デコード４７０，４７２，４７４に
対しバス情報の故障による処理装置の判定信号Ｅ１８，
Ｅ１９，Ｅ２０のみを入力している。他の構成は図４５
の回路と同じである。この結果、マスター情報の故障が
判定されてもマスター情報レジスタ４９４の新マスター
処理装置への更新は行われず、バス情報故障が検出され
た場合にのみ、そのときのバス情報故障の処理装置を示
す判定信号Ｅ１８，Ｅ１９またはＥ２０のいずれかのオ
ンに基づいたマスター処理装置における新マスター処理
装置のためのマスター情報レジスタ４９４の更新が行わ
れる。 （１２）マスター故障時の各種資源の更新抑止 図４８は、マスター情報の故障時（バス情報故障時も含
む）に、故障発生時のバス上のデータを各処理装置が内
部回路に取り込まないように各種資源の更新を抑止する
実施形態である。

【０２５８】既に説明したように、バス情報の故障が発
生した場合、バス情報故障判定回路９８Ａからバス情報
故障判定信号Ｅ８１が出力される。またマスター情報に
故障が発生したときには、マスター情報故障検出判定回
路４４０からマスター情報故障判定信号Ｅ８０が出力さ
れる。バス１２からバス用トライステート回路２４に取
り込まれたデータは、ＦＦ５８及び５００により２回保
持される。これはバス情報故障判定信号Ｅ８１の生成と
のタイミングを合わせるためである。

【０２５９】ＦＦ５００に保持されたデータは、バスデ
ータＤ１１としてデータ更新抑止回路４９６を介して内
部回路に送られる。データ更新抑止回路４９６は、内部
制御回路４９８からのバス選択信号Ｅ９１、バス情報故
障判定回路９８Ａからのバス情報故障判定信号Ｅ８１、
及びマスター情報故障判定回路４４０からのマスター情
報故障判定信号Ｅ８０を受けて、データ更新と抑止を制
御する。

【０２６０】図４９は、データ更新抑止回路４９６の実
施形態の回路図である。ＦＦ５００に保持されたデータ
Ｄ１１は、マルチプレクサ５０１のＡＮＤゲート５０２
に入力される。ＡＮＤゲート５０２には、バス選択信号
Ｅ９１が入力される。マルチプレクサ５０１は、他の回
路に対応して例えばＡＮＤゲート５０４，５０６を備え
ている。

【０２６１】マルチプレクサ５０１は、ＡＮＤゲート５
０２，５０４または５０６で選択されたいずれかのデー
タをレジスタ５１０の入力データパスに出力する。レジ
スタ５１０のイネーブル端子に対しては、ＡＮＤゲート
５１２及びインバータ５１４が設けられる。ＡＮＤゲー
ト５１２には、バス情報故障判定信号Ｅ８１とマスター
情報故障判定信号Ｅ８０が入力される。

【０２６２】ＴＭＲユニット１０の処理装置１０−１〜
１０−３が正常に動作している通常時には、バス情報故
障判定信号Ｅ８１及びマスター情報故障信号Ｅ８０の両
方ともオフであり、このためインバータ５１４の出力が
オンとなってレジスタ５１０はイネーブル状態にある。
このため、マルチプレクサ５０１に対するバス選択信号
Ｅ９１のオンによりバス上のデータは、データＤ１１と
してＡＮＤゲート５０２，ＯＲゲート５０８を介してレ
ジスタ５１０にセットされる。

【０２６３】これに対し、バス情報あるいはマスター情
報の故障が検出された場合には、バス情報故障判定信号
Ｅ８１またはマスター情報故障判定信号Ｅ８０がオン
し、インバータ５１４の出力がオフとなって、レジスタ
５１０をデセーブル状態とする。このデセーブル状態
は、バス上にデータが出力された後の２サイクル後のタ
イミングとなる。

【０２６４】このときマルチプレクサ５０１からバス上
のデータＤ１１がレジスタ５１０に入力するが、デセー
ブル状態にあることから、レジスタ５１０に対するデー
タＤ１１の書込みは抑止され、故障発生時のバス上のデ
ータによるレジスタ内容の破壊を抑止することができ
る。なお図４９は、故障発生時のバス上のデータによる
レジスタ内容の破壊防止を例にとっているが、他の内部
回路においても必要に応じて同様の制御を行い、故障発
生時のデータによる資源の破壊を抑止することができ
る。また図４９にあっては、抑止サイクル期間を１サイ
クルとしているが、連続して必要なサイクル数分だけ抑
止するようにしてもよい。 （１３）マスター情報故障時の再転送指示 ＴＭＲユニットの動作中に故障が発生すると、そのとき
バス上のデータは信用できないため、故障した処理装置
を切り離した後、もう一度バスに再出力する必要があ
る。また同じバスに繋がっているＴＭＲユニット以外の
処理装置は、故障の発生を装置自身で検出できないた
め、ＴＭＲユニットを構成している処理装置から故障の
発生を通知する必要がある。ＴＭＲユニットを構成する
処理装置以外の処理装置は、故障発生を通知された場
合、装置自身がバスにアクセス中であればＴＭＲユニッ
トが再構成された後に再びバスにデータを出力する必要
がある。

【０２６５】図５０は、故障の発生をバス１２に接続さ
れている全ての処理装置１０−１〜１０−ｎに通知する
実施形態である。この故障発生時の再転送指示のため、
処理装置１０−１に代表して示すように、再転送指示用
トライステート回路５１６が設けられる。再転送指示用
トライステート回路５１６に対しては、マスター情報一
致判定回路１６からの自マスター信号Ｅ１、バス情報故
障判定回路９８Ａからのバス情報故障検出信号Ｅ２１、
マスター情報故障検出判定回路４４０からのマスター情
報故障検出信号Ｅ５０、マスター情報用トライステート
回路３６０より得られてＦＦ３９４，３９６，３９８に
保持されたマスター情報装置番号信号Ｅ１０１，Ｅ１０
２，Ｅ１０３、更にマスター情報故障検出判定回路４４
０から出力されるマスター情報故障を起こした処理装置
の判定信号Ｅ５１，Ｅ５２，Ｅ５３が入力される。

【０２６６】再転送指示用トライステート回路５１６か
らは、端子５１８−１により専用の信号線５２０によっ
て、ＴＭＲユニット１０を構成する処理装置１０−２，
１０−３、更にＴＭＲユニット１０以外のその他の処理
装置１０−ｎに対し接続している。図５１は、図５０の
再転送指示用トライステート回路５１６の実施形態の回
路図である。まず専用の信号線５２０に対するトライス
テート回路部として、出力ドライバ５３８と入力ドライ
バ５４０が設けられる。出力ドライバ５３８に対して
は、ＯＲゲート５３６によりバス情報故障検出信号Ｅ２
１とマスター情報故障検出信号Ｅ５０の論理和が与えら
れる。出力ドライバ５３８のイネーブル端子には、ドラ
イバ５３４によるイネーブル信号が与えられる。

【０２６７】このイネーブル信号は故障検出時にオンと
なり、そのときＯＲゲート５３６に入力しているバス情
報故障検出信号Ｅ２１またはマスター情報故障検出信号
Ｅ５０を、専用の信号線５２０により他の処理装置に対
する再転送指示信号として出力する。同時に入力ドライ
バ５４０によって装置自身に対するリトライ信号Ｅ９２
を生成する。

【０２６８】まずバス情報の故障を検出した場合には、
マスター情報自体は信用できるので、故障発生時点のマ
スター処理装置を示す自マスター信号Ｅ１がオンになっ
ていることを条件に、他の処理装置に再転送指示信号を
送出する。即ち、バス情報故障検出信号Ｅ２１と自マス
ター信号Ｅ１はＡＮＤゲート５３０で論理積がとられ、
ＯＲゲート５３２を介してドライバ５３４により出力ド
ライバ５３８のイネーブル端子をオンし、そのとき得ら
れているバス情報故障検出情報Ｅ２１を再転送指示信号
として専用の信号線５２０により他の処理装置に送出す
る。

【０２６９】これに対しマスター情報の故障の場合に
は、処理装置自身のマスター情報自体が必ずしも信用で
きないため、マスター情報の故障を起こしていないと判
断された処理装置が認識しているマスター処理装置番号
が装置自身の装置番号と一致しているか否かチェックす
る。一致していれば、その処理装置がマスター処理装置
に代わって他の処理装置に対し再転送指示信号を送出す
るように構成する。

【０２７０】即ち、マスター情報の故障検出時の処理装
置を示す判定信号Ｅ５１，Ｅ５２，Ｅ５３をＡＮＤゲー
ト５１８，５２０，５２２に反転入力する。ＡＮＤゲー
ト５１８，５２０，５２２の他方の入力には、マスター
処理装置番号信号Ｅ１０１，Ｅ１０２，Ｅ１０３が入力
される。いま図５１の再転送指示用トライステート回路
５１６が図５０の処理装置１０−１に設けられたもので
あり、処理装置１０−２でマスター情報の故障が起きた
とする。この場合、ＡＮＤゲート５２０に対するマスタ
ー情報の故障装置を示す判定信号Ｅ５２がオンし、反転
入力であることからＡＮＤゲート５２０を禁止状態と
し、故障と判断されたマスター情報であるマスター処理
装置番号信号Ｅ１０２の入力を抑止する。

【０２７１】このため、許容状態にあるＡＮＤゲート５
１８，５２２からの正しいマスター処理装置番号信号Ｅ
１０１，Ｅ１０３、例えば信号Ｅ１０１，Ｅ１０３は共
に正しいマスター処理装置番号＃０１であり、ＯＲゲー
ト５２４を介して比較器５２６に設定される。比較器５
２６の他方の入力には、処理装置１０−１自身の処理装
置番号＃１が設定されている。

【０２７２】このため、比較器５２６の出力が一致検出
によりオンし、このときマスター情報故障検出信号Ｅ５
０がオンしていることから、ＡＮＤゲート５２８、更に
ＯＲゲート５３２を介してドライバ５３４よりイネーブ
ル信号をオンする。このため、ＯＲゲート５３６に対す
るマスター情報故障検出信号Ｅ５０が再転送指示信号と
して専用の信号線５２０により他の処理装置に送出され
る。再転送指示信号による通知を受けた他の処理装置
は、データの再転送、各種資源の更新抑止等の必要な故
障処理を行う。 １４．バス故障検出 （１）バス故障可能性フラグ これまでに説明してきた本発明のＴＭＲユニットの実施
形態では、各処理装置内部とバスとの間のトライステー
ト回路は１段のみであったが、実際の装置にあっては、
図５２の処理装置１０−１のように、処理装置１０−１
の内部の論理回路によるトライステート入出力端子とバ
ス１２との間に、プリント基板上で更にトランシーバ素
子５４６，５４８，５４８，５５０，５５２，５５４が
設けられることが多い。

【０２７３】ここで、バストランシーバ素子５４６はバ
ス信号用、バストランシーバ素子５４８は出力タイミン
グ信号用、バストランシーバ素子５５０はバス情報故障
検出信号（不一致検出信号）用、バストランシーバ素子
５５２はマスター情報信号用、更にバストランシーバ素
子５５４は再転送指示信号用である。そしてバスドライ
バ素子５４６〜５５４は、出力ドライバと入力ドライバ
を一体に備えている。

【０２７４】このように処理装置内部とバスとの間に更
にトランシーバ素子を設けた構成の場合、故障がマスタ
ー処理装置のトランシーバ素子やあるいはバス１２自体
で発生すると、バス１２に対しては間違ったデータが出
力されるが、マスター処理装置にあっては、論理回路内
あるいはプリント基板内で装置自身の出力データを折り
返して取り込んでいるため、装置自身は正しいデータを
取り込んでしまう。

【０２７５】その結果、バス情報故障検出回路４０の出
力するバス情報故障検出信号（不一致検出信号）Ｅ５
は、マスター処理装置でオン、他のスレーブ処理装置で
全てオフとなり、バス情報故障判定回路９８Ｂでは多数
決によりマスター処理装置の故障と判定されてしまう。
このため、トライステート入出力端子に続いて更にトラ
ンシーバ素子を設けた構成の場合、バス自体の故障が発
生すると、マスター処理装置の故障との区別がつかなく
なってしまう。

【０２７６】図５３は、図５２の実施形態におけるバス
情報故障判定回路９８Ｂにおける各処理装置１０−１〜
１０−３からのバス情報故障検出信号、具体的にはＦＦ
８８，９０，９２に保持された不一致検出信号Ｅ１２
１，Ｅ１２２，Ｅ１２３に基づいた判定内容である。こ
こで、バス情報の故障検出が行われていない場合を○、
バス情報の故障検出が行われている場合を×で表わして
いる。

【０２７７】まず、ＴＭＲユニット１０を構成する処理
装置１０−１〜１０−３の内の１台がバス情報の故障検
出を行ったモード２，３，５の場合は、その処理装置の
故障と断定できる。また全ての処理装置１０−１〜１０
−３が故障検出を行ったモード８の場合にも、マスター
処理装置の故障と断定できる。もちろん、全ての処理装
置１０−１〜１０−３で故障検出が行われていないモー
ド１は、全処理装置が正常である。なお、モード６，７
のマスター処理装置に加えてスレーブ処理装置が１台故
障する二重故障はあり得ないことから、判定対象から除
外する。

【０２７８】しかしながら、モード４のように、マスタ
ー処理装置のみが故障を検出しておらず、残り２台のス
レーブ処理装置がバス情報の故障を出力していた場合に
は、故障箇所がマスター処理装置であるのかバスである
のかが特定できない。このモード４の検出パターンを、
バス故障可能性パターンという。そこで図５２の実施形
態にあっては、図５３のモード４のような場合にマスタ
ー処理装置の故障かバスの故障かを断定できる判定機能
を有する。この判定機能は、図５２の処理装置１０−１
に示すように、新たにバス故障検出回路５４４を設け、
バス故障信号Ｅ１１４を生成し、このバス故障検出信号
Ｅ１１４をバス情報故障判定回路９８Ｂおよびマスター
情報レジスタ回路１４Ｂの各々に供給することにより判
定可能とする。

【０２７９】図５４は、図５２のバス故障検出回路５４
４のブロック図である。バス情報故障検出回路５４４
は、４入力のＡＮＤゲート５９０，５９２，５９４、Ｏ
Ｒゲート５９６及びバス故障可能性フラグのセットリセ
ットを行うフラグレジスタ５９８で構成される。ＮＡＮ
Ｄゲート５９０，５９２，５９４には、それぞれ図５２
のマスター装置番号デコード回路５４２でデコードされ
たマスター情報デコード信号Ｅ１１１，Ｅ１１２，Ｅ１
１３が入力されている。

【０２８０】ここで処理装置１０−１を例にとってお
り、処理装置１０−１がマスター処理装置の割り当てを
受けていたとすると、マスター情報デコード信号Ｅ１１
１のみがオンとなっている。また、ＡＮＤゲート５９
０，５９２，５９４の残りの３つの入力には、図５２の
一致検出用トライステート回路７６に続いて設けられた
ＦＦ８８，９０，９２に保持された処理装置１０−１自
身及び他の処理装置１０−２，１０−３から通知された
バス情報故障検出信号（不一致検出信号）Ｅ１２１，Ｅ
１２２，Ｅ１２３が並列的に入力されている。

【０２８１】この内、ＡＮＤゲート５９０，５９２，５
９４に対する対応する処理装置のバス情報故障検出信号
Ｅ１２１，Ｅ１２２，Ｅ１２３の各々は反転入力となっ
ている。このＡＮＤゲート５９０，５９２，５９４は、
図５３のモード４に示すマスター処理装置からのバス情
報故障検出信号Ｅ１２１がオフで、残り２つのスレーブ
処理装置から通知されたバス情報故障検出信号Ｅ１２
２，Ｅ１２３がオンの場合にのみ、ＡＮＤゲート５９０
の出力がオンするようになっている。

【０２８２】このようなモード４におけるＡＮＤゲート
５９０の出力のオンにより、ＯＲゲート５９６を介して
バス故障検出信号Ｅ１１４をオンするようにしている。
同時に、フラグレジスタ５９８のバス故障可能性フラグ
を１にセットする。図５５は、図５２のバス情報故障判
定回路９８Ｂの実施形態のブロック図である。

【０２８３】バス情報故障判定回路９８Ｂは、まず入力
段にインバータ５５６，５５８，５６０を設け、図５２
のＦＦ８８，９０，９２で保持したマスター処理装置及
び残りのスレーブ処理装置から通知されたバス情報故障
検出信号（不一致検出信号）Ｅ１２１，Ｅ１２２，Ｅ１
２３を反転入力する。インバータ５５６，５５８，５６
０の出力は、上側に設けたＮＡＮＤゲート５６８と下側
に設けたＡＮＤゲート５７０に入力される。下側のＡＮ
Ｄゲート５７０は、３つのバス情報故障検出信号Ｅ１２
１，Ｅ１２２，Ｅ１２３の全てが故障検出を示してオフ
となった時の反転入力オール１によって出力をオンす
る。

【０２８４】即ち、図５３のモード８で出力がオンす
る。これに対し上側のＮＡＮＤゲート５６８は、３つの
バス情報故障検出信号Ｅ１２１，Ｅ１２２，Ｅ１２３の
少なくとも１つで故障検出が行われてオンのとき、出力
がオンする。即ち、図５３のモード８以外の他のモード
で出力がオンする。インバータ５５６、５５８，５６
０、ＮＡＮＤゲート５６８及びＡＮＤゲート５７０は、
２つのＡＮＤゲートとその出力を取りまとめた１つのＯ
Ｒゲートで構成される複合ゲート回路５６２，５６４，
５６６に入力される。更に複合ゲート回路５６２，５６
４，５６６のそれぞれには、図５２のマスター装置番号
デコード回路５４２より出力されたマスター情報デコー
ド信号Ｅ１１１，Ｅ１１２，Ｅ１１３のそれぞれが入力
している。

【０２８５】例えば、処理装置１０−１に対応した複合
ゲート回路５６２を例にとると、ＡＮＤゲート５７０の
出力がオンする全ての処理装置からバス情報故障が通知
されたモード８の場合、処理装置１０−１のマスターデ
コード信号Ｅ１１１のみがオンであることから、複合ゲ
ート回路５６２の出力がオンする。一方、ＮＡＮＤゲー
ト５６８の出力がオンとなる３つの処理装置の内の少な
くとも１つよりバス情報の故障検出の通知があった場合
には、マスター処理装置となっている処理装置１０−１
自身の故障検出を示すバス情報故障検出信号Ｅ１２１が
故障検出によりオフとなっている時のインバータ５５６
の反転によるオン出力の場合にのみ、複合ゲート回路５
６２の出力がオンする。

【０２８６】複合ゲート回路５６２，５６４，５６６の
出力は、各々ＡＮＤゲート５７２，５７４，５７６に入
力されている。ＡＮＤゲート５７２，５７４，５７６の
他方の反転入力には、図５４のバス故障検出回路５４４
より出力されたバス故障検出信号Ｅ１１４が入力してい
る。このバス故障検出信号Ｅ１１４は、図５３のモード
４の場合にのみオンとなって、反転入力によりＡＮＤゲ
ート５７２，５７４，５７６を禁止状態とし、バス情報
不一致の故障検出を起こした処理装置を示すバス情報故
障判定信号Ｅ１８，Ｅ１９，Ｅ２０の出力を禁止する。

【０２８７】このモード４以外の他のモードにあって
は、バス故障検出信号Ｅ１１４はオフであることから、
ＡＮＤゲート５７２，５７４，５７６よりそのときのバ
ス情報故障検出を行っている処理装置を示すバス情報故
障判定信号Ｅ１８，Ｅ１９，Ｅ２０のいずれかがオンと
なって出力される。ＯＲゲート５７８は複合ゲート回路
５６２，５６４，５６６の出力の論理和をとっており、
これがＴＭＲユニット１０にバス情報故障が起きたこと
を示すバス情報故障検出信号Ｅ２１を出力する。更に、
バス情報故障検出が自処理装置であることを示すバス情
報故障判定信号Ｅ８１を出力するＡＮＤゲート５８２，
５８４，５８６、ＯＲゲート５８８及びＡＮＤゲート５
８０を設けている。

【０２８８】このＡＮＤゲート５８０についても、モー
ド４でオンとなるバス故障検出信号Ｅ１１４の反転入力
によりモード４の検出状態で自処理装置におけるバス情
報故障検出を示す判定信号Ｅ８１の出力を禁止してい
る。このような図５４のバス故障検出回路５４４及び図
５５のバス情報故障判定回路９８Ｂの構成により、図５
３のモード４のマスター処理装置のみが正常で他の２つ
のスレーブ処理装置からマスター処理装置のバス出力に
対する故障検出の通知が行われた場合、バス故障可能性
パターンの検出でマスター処理装置のバス情報故障の判
定信号Ｅ１８がオンしてしまうことを阻止し、図５４の
ように、バス情報故障判定回路９８Ｂに設けているバス
故障可能性フラグ５９８をオンする処理を行う。これに
よって、モード４においてバス側の故障が起きた場合、
誤ってマスター処理装置でのバス情報不一致との故障判
定が行われてしまうことを防止できる。

【０２８９】図５６は、図５４のバス故障検出回路５４
４によってバス故障可能性パターンを検出したときに、
マスター処理装置を切り替えるためのマスター情報レジ
スタ回路１４Ｂの実施形態である。このマスター情報レ
ジスタ回路１４Ｂにあっては、図５４のバス故障検出回
路５４４より得られるバス故障検出信号Ｅ１１４が図５
３のモード４でオンした際に、ＯＲゲート６００を介し
てバス故障検出信号Ｅ８５を強制的にオンし、ＯＲゲー
ト４９６によりマスター情報レジスタ４９４のライトイ
ネーブル端子をオンし、新マスター処理装置番号生成回
路４８４の順序に従った次のマスター処理装置に切り替
えるためのマスター情報の更新を行うようにしている。

【０２９０】また図５２の生存処理装置表示フラグ制御
回路３４１については、図５５のバス情報故障判定回路
９８Ｂより入力するバス情報故障の発生箇所を示す判定
信号Ｅ１８，Ｅ１９，Ｅ２０の各々が、ＡＮＤゲート５
７２，５７４，５７６において図５４のバス故障検出回
路５４４からの故障検出信号Ｅ１１４でマスクされてい
る。このため、マスター処理装置の生存処理装置表示フ
ラグはオフされず、マスター情報レジスタ回路１４Ｂの
更新によってマスター処理装置のみが切り替わって、Ｔ
ＭＲユニット１０としての処理を続行することができ
る。

【０２９１】更に、再転送指示用トライステート回路５
１６は、バス情報故障判定回路９８Ｂの出力するバス情
報故障検出信号Ｅ２１がオンとなるので、専用の信号線
５２０を介してバス１２に転送している全ての処理装置
に対し再転送指示信号を通知して再転送処理を行わせる
ことになる。以上のように、ＴＭＲユニット１０が１回
目のバス故障可能性パターンを検出した後は、マスター
処理装置が更新されていること及びバス故障可能性フラ
グがオンになっていることを除けば、それ以前の動作状
態と変わっていない。この状態で通常のバス情報の故障
が発生すると、バス情報の故障を起こした処理装置がＴ
ＭＲユニット１０から切り離されることになる。 （２）旧マスター処理装置故障時のバス故障可能性フラ
グのリセット 図５７は、１回目のバス故障可能性パターンの検出後、
処理装置の切り離しは行わず、マスター処理装置だけを
更新し処理を続行し、その後に旧マスター処理装置の故
障が検出されたとき、１回目のバス故障可能性パターン
の検出でセットしたバス故障可能性フラグをリセットす
る機能を備えた実施形態である。この実施形態にあって
は、処理装置１０−１に代表して示すバス故障検出回路
５４４Ａが設けられる。バス故障検出回路５４４Ａは、
図５８の回路構成を備える。

【０２９２】図５８において、バス故障検出回路５４４
Ａは図５４の実施形態と基本的に同じであるが、バス故
障可能性フラグのセット／リセットを行うフラグレジス
タ５９８のライトイネーブル端子に対しＯＲゲート６０
２によりバス情報故障検出信号Ｅ２１とマスター情報故
障検出信号Ｅ５０の論理和出力を与えている。それ以外
の構成は図５４と同じである。

【０２９３】即ち、図５３のモード４のバス故障可能性
パターンが検出されたとき、図５８のバス故障検出回路
５４４Ａはフラグレジスタ５９８にバス故障可能性フラ
グをオンする。このときマスター処理装置の切り離しは
行わず、図５６に示したマスター情報レジスタ回路１４
Ｂによってマスター処理装置を更新し、処理を続行す
る。最初の故障がマスター処理装置の故障に起因してい
れば、マスター処理装置切り替え後、再び旧マスター処
理装置（この時点ではスレーブ処理装置になっている）
の故障が検出されるはずである。

【０２９４】このときはスレーブ処理装置のバス情報故
障を示す検出信号Ｅ２１あるいはマスター情報故障を示
す検出信号Ｅ５０が得られることから、ＯＲゲート６０
２を介してフラグレジスタ５９８のライトイネーブル端
子をオンすることで、バス故障可能性フラグをオフし、
同時に旧マスター処理装置のＴＭＲユニット１０からの
切り離しが行われる。

【０２９５】このようなバス故障可能性フラグのオフに
よって旧マスター処理装置が切り離された後、マスター
処理装置が別の要因で故障を発生したとき、直ちにバス
情報故障と判定されてＴＭＲユニット１０を構成できな
くなる危険性を回避することができる。 （３）バス多重化構成のバス故障可能性検出 図５９は、多重バス構成をとった本発明の高信頼性情報
処理装置の実施形態であり、図５７に示した単一のバス
構成の場合の処理装置１０−１〜１０−３の構成をバス
１２−１，１２−２のバス二重化構成に適用したことを
特徴とする。即ち、バス１２−１，１２−２に対し、処
理装置１０−１に示すように、図５７に示した内部回路
及びバストランシーバ素子をもつ回路が２系統設けられ
ている。

【０２９６】この２系統の回路部に対し、バス１２−１
側についてバス故障検出回路５４４Ａが設けられ、バス
１２−２側についてバス故障検出回路６０４が設けられ
る。バス故障検出回路５４４Ａは、図５８と同じもので
ある。バス１２−２側のバス故障検出回路６０４も図５
８と同じ回路構成をもち、入力するバス情報故障検出信
号Ｅ１３１〜Ｅ１３４がバス１２−２側に設けたＴＭＲ
制御回路４０４のバス情報故障判定回路から得られ、ま
たマスター情報故障判定信号Ｅ１３５，Ｅ１４１〜Ｅ１
４３が、バス１２−２側に設けたＴＭＲ制御回路４０６
のマスター情報故障検出判定回路から得られる。

【０２９７】更に、多重バス故障判定回路６０６が設け
られる。多重バス故障判定回路６０６は、図６０に示す
ように、ＮＡＮＤゲート６０８〜６２８で構成される。
ＮＡＮＤゲート６０８〜６１６の５つがバス１２−１，
１２−２側のバス情報故障検出の回路部である。例えば
ＡＮＤゲート６０８を例にとると、バス１２−１側のバ
ス情報故障検出信号Ｅ２１とバス１２−２側のバス情報
故障検出信号Ｅ１６１の論理和をとって、システム全体
としてのバス故障検出信号Ｅ１５０を出力している。

【０２９８】ＯＲゲート６１０，６１２，６１４は、バ
ス情報故障検出が起きた処理装置を示す判定信号Ｅ１５
１，Ｅ１５２，Ｅ１５３を出力する。このため、ＯＲゲ
ート６１０，６１２，６１４には、バス１２−１側のバ
ス情報故障検出の処理装置を示す判定信号Ｅ１８，Ｅ１
９，Ｅ２０に対し、バス１２−２側の同じ判定信号Ｅ１
６２，Ｅ１６３，Ｅ１６４が各々２入力の組み合わせを
もって与えられている。

【０２９９】ＯＲゲート６１６は、バス情報の自装置故
障検出信号Ｅ８１，Ｅ１６５を２つのバス１２−１，１
２−２について入力し、システム全体としてのバス情報
の自装置故障検出信号Ｅ１５４を出力する。ＯＲゲート
６１８〜６２６の５つは、バス１２−１，１２−２のマ
スタ情報故障検出に関する判定を行う。ＯＲゲート６１
８は、バス１２−１，１２−２の各マスタ情報故障検出
信号Ｅ５０，Ｅ１６６を入力し、全体としてのマスタ情
報故障検出信号Ｅ１５５を出力する。

【０３００】ＯＲゲート６２０，６２２，６２４は、バ
ス１２−１，１２−２ごとのマスタ情報故障を起こした
処理装置１０−１〜１０−３のそれぞれを示す２組の判
定信号Ｅ５１とＥ１６７、Ｅ５２とＥ１６８、及びＥ５
３とＥ１６９を入力して、それぞれの論理和によって各
処理装置１０−１〜１０−３でのマスター情報の故障を
示す判定信号Ｅ１５６，Ｅ１５７，Ｅ１５８を出力す
る。

【０３０１】ＯＲゲート６２６は、バス１２−１，１２
−２のマスター情報の自装置故障検出信号Ｅ８０，Ｅ１
６９を入力して、システム全体としてのマスター情報の
自故障検出信号Ｅ１５９を出力する。最後のＯＲゲート
６２８は、図５９のバス故障検出回路５４４Ａとバス故
障検出回路６０４のバス故障検出信号Ｅ１１４，Ｅ１２
４の論理和をとって、システム全体としてのバス故障検
出信号Ｅ１６０を出力する。

【０３０２】このようにバス１２−１，１２−２のいず
れかのバスでバス自体の故障の可能性のあるパターンを
検出すると、バス１２−１とバス１２−２の故障検出に
関する信号の論理和をとった信号により、マスター処理
装置の切り離しは行わず、マスター処理装置だけを更新
して処理を続行する。 （４）バス故障発生時のバス故障可能性検出処理 図６１は、１回目のバス故障可能性パターンを検出した
後、処理装置の切り離しは行わず、マスター処理装置だ
けを更新し、処理を続行したとき再びバス故障可能性パ
ターンが検出されたとき、２回目の故障検出でバス自体
の故障と判断してバスを切り離す機能を備えた本発明の
実施形態である。

【０３０３】図６１のバス故障検出回路５４４Ｂは、１
回目のバス故障可能性パターンの検出に基づいて第１バ
ス故障検出信号Ｅ１７１を出力し、２回目のバス故障可
能性パターンの検出で第２バス故障検出信号Ｅ１７２を
出力する。なお、バス故障検出信号Ｅ１１４は、１回目
及び２回目のそれぞれにおいて出力される。バス故障検
出回路５５４Ｂから出力された１回目のバス故障可能性
パターンの検出に基づく第１バス故障検出信号Ｅ１７１
は、マスター情報レジスタ回路１４Ｃに与えられ、マス
ター処理装置の更新を行わせる。２回目のバス故障可能
性パターンの検出でバス故障検出回路５４４Ｂから出力
された第２バス故障検出信号Ｅ１７２は、バス出力イネ
ーブル生成回路３４に与えられ、バス出力許可フラグを
オフすることでバス１２に対する接続が切り離される。

【０３０４】図６２は、図６１のバス故障検出回路５４
４Ｂの実施形態のブロック図である。このバス故障検出
回路５４４Ｂは、基本的には図５４のバス故障検出回路
５４４と同じであり、処理装置１０−１〜１０−３にお
けるバス情報不一致で得られたバス情報故障検出信号Ｅ
１２１，Ｅ１２２，Ｅ１２３の反転信号をＡＮＤゲート
５９０，５９２，５９４に並列的に入力し、ＡＮＤゲー
ト５９０，５９２，５９４の各々にはマスター装置番号
デコード回路５４２からのデコード信号Ｅ１１１，Ｅ１
１２，Ｅ１１３のそれぞれを入力している。

【０３０５】この場合、処理装置１０−１にマスター処
理装置が割り当てていれば、デコード信号Ｅ１１１のみ
がオンとなり、バス故障可能性パターンとなる図５３の
モード４の （Ｅ１２１，Ｅ１２２，Ｅ１２３）＝（オン，オフ，オ
フ） のときＡＮＤゲート５９０の出力がオンし、ＯＲゲート
５９６を介してバス故障検出信号Ｅ１１４をオンとす
る。ＯＲゲート５９６からのバス故障検出信号Ｅ１１４
は、ＡＮＤゲート６３０，６３２のそれぞれに入力され
ている。ＡＮＤゲート６３０の他方の入力には、バス故
障可能性フラグのセット／リセットを行うフラグレジス
タ５９８の出力が反転入力されている。

【０３０６】初期状態においてバス故障可能性フラグは
オフであることから、フラグレジスタ５９８の出力はオ
フとなっており、この反転入力でＡＮＤゲート６３０は
許容状態にある。したがって、第１回目の故障可能性パ
ターンの検出によりバス故障検出信号Ｅ１１４がオンに
なると、ＡＮＤゲート６３０の出力もオンとなり、第１
バス故障検出信号Ｅ１７１をオンするようになる。この
とき第１バス故障検出信号Ｅ１７１はフラグレジスタ５
９８のデータ入力端子に与えられていることから、この
ときＯＲゲート６０２を介して得られるバス情報故障検
出信号Ｅ２１のオンによりバス故障可能性フラグがセッ
トされる。

【０３０７】第１バス故障検出信号Ｅ１７１は、図６１
のように、マスター情報レジスタ回路１４Ｃに与えられ
ることでマスター処理装置の更新が行われる。図６３
は、図６１のマスター情報レジスタ回路１４Ｃのブロッ
ク図である。マスター情報レジスタ回路１４Ｃの基本的
な構成は図５６と同じであり、ＯＲゲート６００の代わ
りにＯＲゲート６３４としており、ＯＲゲート６３４に
図６２のバス故障検出回路５４４Ｂより出力された第１
バス故障検出信号Ｅ１７１を入力し、強制的にマスター
情報レジスタ１４４の新マスター処理番号生成回路４８
４による更新を行うようにしている。

【０３０８】再び図６２を参照するに、第１バス故障検
出信号Ｅ１７１のオンによるマスター処理装置の更新後
に再度、同じモード４の故障パターンが検出されると、
例えばこのときマスター処理装置は処理装置１０−２に
切り替わって、そのデコード信号Ｅ１１２がオンしてい
ることから、バス故障可能性パターンに従ったバス情報
故障検出信号としての（Ｅ１２１，Ｅ１２２，Ｅ１２
３）＝（オフ，オン，オフ）でＡＮＤゲート５９２の出
力がオンし、ＯＲゲート５９６を介して再びバス故障検
出信号Ｅ１１４がオンする。

【０３０９】このときフラグレジスタ５９８にはバス故
障可能性フラグがオンしていることから、ＡＮＤゲート
６３０は反転入力により禁止されており、ＡＮＤゲート
６３２が許容状態にある。このため、ＯＲゲート５９６
の出力のオンに伴ってＡＮＤゲート６３２の出力がオン
し、これが第２バス故障検出信号Ｅ１７２として出力さ
れる。

【０３１０】この２回目のバス故障可能性パターンの検
出に基づく第２バス故障検出信号Ｅ１７２は、図６４に
示すバス出力イネーブル生成回路３４Ｂに入力される。
バス出力イネーブル生成回路３４Ｂの基本的な回路構成
は、図４３のバス出力イネーブル生成回路３４Ｂと同じ
であり、ＯＲゲート６３６に対し図６２のバス故障検出
回路５４４Ｂより第２バス故障検出信号Ｅ１７２を入力
し、強制的にバスレジスタ４６０のバス出力許可フラグ
をオフするようにしている。

【０３１１】このバス出力許可フラグのオフによりフラ
グ信号Ｅ８４がオフとなり、ＡＮＤゲート４６２を禁止
状態とし、自マスター信号Ｅ１とバス出力タイミング信
号Ｅ２によるバスイネーブル信号Ｅ３のオンを禁止し、
図５２のバス用トライステート回路２４をバス１２から
切り離す。このバス１２からの処理装置１０−１の切り
離しは、他の処理装置１０−２，１０−３においても同
時に行われる。この結果、ＴＭＲユニット１０を構成す
る全ての処理装置１０−１〜１０−３でバス出力許可フ
ラグがオフされ、ＴＭＲユニット１０のバス１２からの
切り離しが行われる。この場合、もしＴＭＲユニット１
０が図５９のように多重バスを構成していたならば、故
障したバスがＴＭＲユニット１０から切り離され、残り
の縮退した多重バスによる構成で処理を続行することが
できる。 （５）バス故障可能性フラグのソフトリセット 図６１のような実施形態において、バス１２にノイズな
どによって間欠的な故障が発生すると、この故障はバス
故障可能性パターンとしてＴＭＲユニット１０で検出さ
れる。このバス故障可能性パターンの検出によりＴＭＲ
ユニット１０はマスター処理装置が更新され、バス故障
可能性フラグがセットされる。

【０３１２】この状態で長時間、正常に運用された後、
再びバス１２でノイズなどによって間欠的な故障が発生
すると、バス故障可能性フラグがオンのまま残っている
ため、バス故障が発生したと判定されてバス１２が切り
離されてしまう。そこで、図６１のバス故障検出回路５
４４Ｂの代わりに図６５のバス故障検出回路５４４Ｃを
使用し、間欠的なバスのノイズによってバスが切り離さ
れてしまうのを回避するために、一度オンしたバス故障
可能性フラグをソフトウェアでリセットする機能を備え
る。

【０３１３】図６５のバス故障検出回路５４４Ｃは、図
６２のバス故障検出回路５４４Ｂのフラグレジスタ５９
８に対するＯＲゲート６０２を３入力のＯＲゲート６３
８とし、バス情報故障検出信号Ｅ２１、マスター情報故
障検出信号Ｅ５０に加え、ソフトリセット指示信号Ｅ１
７４によりフラグレジスタ５９８のバス故障可能性フラ
グをオフできるようにしたことを特徴とする。

【０３１４】このバス故障可能性フラグに対するソフト
ウェアによるリセット処理は、図６６のフローチャート
のようになる。まずステップＳ１で、定期的にフラグレ
ジスタ５９８のバス故障可能性フラグをリードしてお
り、ステップＳ２でフラグオンを判別すると、ステップ
Ｓ３に進み、一定時間後に再びバス故障可能性フラグを
リードする。

【０３１５】一定時間後のフラグリードで再度フラグオ
ンであったことをステップＳ４で判別すると、ステップ
Ｓ５に進み、ソフトリセット指示信号Ｅ１７４をオンす
ることによってステップＳ５でバス故障可能性フラグを
リセットする。このため、ノイズなどによる間欠的なバ
ス故障が一定時間を超えて２回連続して発生しても、一
度オンしたバス故障可能性フラグはソフトウェアによる
指示で強制的にオフされることから、次のバス故障の検
出でバスが切り離されてしまうことを回避できる。 （６）バス故障可能性フラグのハードリセット 図６７は、図６１の実施形態におけるバス故障検出回路
５４４Ｂの代わりに使用する他のバス故障検出回路５４
４Ｄの実施形態のブロック図である。この実施例にあっ
ては、バス故障可能性フラグが１回目の故障検出でオン
した後にタイマを起動し、タイマによる一定時間経過後
に強制的にバス故障可能性フラグをオフに戻すようにし
たことを特徴とする。

【０３１６】即ち、図６１のバス故障検出回路５４４Ｄ
にあっては、図６５のソフトウェアでフラグリセットを
行うバス故障検出回路５４４Ｃについて更に、フラグレ
ジスタ５９８のフラグオンにより出力で起動して一定時
間後にタイマ信号Ｅ１７５をオンするタイマ６４０を設
け、タイマ６４０のタイマ信号Ｅ１７５をソフトリセッ
ト指示信号Ｅ１７４の代わりにＯＲゲート６３８に入力
したことを特徴とする。このため、１回目のバス故障可
能性パターンの検出によるＯＲゲート５９６からのバス
故障検出信号Ｅ１１４のオンで、ＡＮＤゲート６３０の
オン出力によりフラグレジスタ５９８のバス故障可能性
フラグがオンすると、タイマ６４０のイネーブル入力端
子がオンとなり、そのとき出力される第１バス故障検出
信号Ｅ１７１によりロード端子がオンし、タイマ６４０
が起動する。

【０３１７】予め定めた一定時間が経過するとタイマ出
力信号Ｅ１７５がオンとなり、ＯＲゲート６３８を介し
てフラグレジスタ５９８のバス故障可能性フラグが強制
的にオフにリセットされる。このようなタイマを用いた
ハードウェア構成により間欠的なバス故障が２回連続し
て発生するような場合にＴＭＲユニット１０からバスが
切り離されてしまうことを回避できる。 １５．バス切り離しのソフト通知 （１）バス故障発生フラグ 図６８は、ＴＭＲユニット１０において、バス１２自体
の故障が発生してバス１２が切り離されたときに、この
バス故障の事象をソフトウェアに表示するための機能を
備えた実施形態である。このバス切離しとなる故障の事
象をソフトウェアに表示するため、ＴＭＲユニット１０
の処理装置１０−１に代表して示すように、故障表示フ
ラグ回路６４２が設けられる。

【０３１８】図６９は、図６８の故障表示フラグ回路６
４２のブロック図である。故障表示フラグ回路６４２に
は、フラグレジスタ６４４が設けられる。フラグレジス
タ６４４のデータ入力端子に対しては、図６８のバス故
障検出回路５４４Ｂからのバス故障可能性パターンの２
回目の検出でオンする第２バス故障検出信号Ｅ１７２が
入力される。

【０３１９】フラグレジスタのライトイネーブル端子に
は、ＯＲゲート６４６により第２バス故障検出信号Ｅ１
７２とソフトリセット指示信号Ｅ１７６の論理和出力が
与えられる。バス故障可能性パターンが２回連続して第
２バス故障検出信号Ｅ１７２がオンすると、フラグレジ
スタ６４４のバス故障発生フラグがオンし、フラグ信号
Ｅ１７８が出力される。このときソフトウェアは、後の
説明で明らかにする回路によって故障通知を受け、フラ
グレジスタ６４４のバス故障発生フラグをリードし、こ
のフラグがオンであることによりバス故障の発生を知る
ことができる。

【０３２０】このバス故障の発生時にあっては、バスの
切り離しが行われていることから、ソフトウェアは故障
バスで実行中にあったコマンドを縮退後も正常に残って
いるバスを通じて再実行するなどの故障処理を行う。 （２）処理装置２台動作時の故障発生フラグ 図７０は、ＴＭＲユニット１０が２台の処理装置のみで
縮退運転を実行中に、バス情報の故障あるいはマスター
情報の故障を検出した場合、この事象をソフトウェアに
通知するための機能を備えた実施形態である。

【０３２１】図７０のＴＭＲユニット１０の各処理装置
については、処理装置１０−１に代表して示すように、
２台の処理装置のみで縮退運転を実行しているときの故
障検出状態を示す故障表示フラグをセット／リセットす
る故障表示フラグ回路６４２Ａが設けられている。故障
表示フラグ回路６４２には、生存処理装置フラグ制御回
路３４０から処理装置１０−１〜１０−３の生存を示す
生存処理装置表示フラグ信号Ｅ４１〜Ｅ４３が入力され
る。また、バス情報故障判定回路９８Ｂからバス故障検
出信号Ｅ２１が入力され、更にＴＭＲ制御回路４０２に
設けているマスター情報故障検出判定回路からのマスタ
ー情報故障検出信号Ｅ５０が入力される。更に、バス故
障検出回路５４４Ｂからのバス故障可能性パターンの２
回目の検出でオンする第２バス故障検出信号Ｅ１７２が
入力される。

【０３２２】図７１は、図７０の故障表示フラグ回路６
４２Ａの実施形態のブロック図である。この故障表示フ
ラグ回路６４２Ａは、図６９の故障表示フラグ回路６４
２に加え更に、処理装置２台時故障発生フラグをオンオ
フするフラグレジスタ６６０を設けている。フラグレジ
スタ６６０のデータ入力端子に対しては、生存処理装置
フラグ信号Ｅ４１，Ｅ４２，Ｅ４３から処理装置２台の
縮退パターンがＡＮＤゲート６４８，６５０，６５２及
びＯＲゲート６５４で検出される。

【０３２３】例えば図７０の処理装置１０−２，１０−
３の２台に縮退した運転を実行している場合には、生存
処理装置フラグ信号Ｅ４１は切り離しによりオフ、Ｅ４
２，Ｅ４３がオンであることから、ＡＮＤゲート６４８
の出力がオンとなり、ＯＲゲート６５４を介してＡＮＤ
ゲート６５６に入力する。ＡＮＤゲート６５６の他方の
入力には、ＯＲゲート６５８を介してバス情報故障検出
信号Ｅ２１またはマスター情報故障検出信号Ｅ５０が与
えられている。

【０３２４】したがって、故障検出時にはＡＮＤゲート
６５６の出力がオンとなり、フラグレジスタ６６０の処
理装置２台時故障発生フラグがオンにセットされる。Ｆ
Ｆ６６０のフラグリセットは、ＯＲゲート６６２を経由
したソフトリセット指示信号Ｅ１８０で行うことができ
る。このため、ソフトウェアはバス情報故障検出信号Ｅ
２１もしくはマスター情報故障検出信号Ｅ５０による故
障検出の通知を受けた際に、フラグレジスタ６４４，６
６０からのフラグ信号Ｅ１７８，Ｅ１８２をリードし、
フラグ信号Ｅ１８２のオンから処理装置２台時故障発生
であることを認識し、ソフトウェアは必要な故障処理を
行うことができる。 （３）ソフト通知 図７２は、バス自体の故障が発生したとき、あるいはＴ
ＭＲユニット１０が２台の処理装置のみで縮退運転を実
行しているときにバス情報の不一致あるいはマスター情
報の不一致による故障を検出したとき、この事象をソフ
トウェアに通知するための機能を備えた実施形態であ
る。この実施形態にあっては、ＴＭＲユニット１０を構
成する処理装置１０−１に示すように、ソフト通知信号
生成回路６６４を新たに設けている。

【０３２５】図７３は、図７２のソフト通知信号生成回
路６６４の実施形態のブロック図である。ソフト通知信
号生成回路６６４は、図７１の故障表示フラグ回路６４
２Ａに、更にＯＲゲート６６６と割込信号用のＦＦ６６
８を設けている。即ち、フラグレジスタ６６４のバス故
障発生フラグのオンによるフラグ信号Ｅ１７８と、フラ
グレジスタ６６０の処理装置２台時故障発生フラグのオ
ンによるフラグ信号Ｅ１８２をＯＲゲート６６６を介し
てＦＦ６６８に保持するようにしている。

【０３２６】このため、バス故障可能性パターンが２回
連続したときのフラグレジスタ６４４のバス故障発生フ
ラグのオンによるフラグ信号Ｅ１７８により、ＯＲゲー
ト６６６を介して割込信号用ＦＦ６６８がセットされ、
割込信号Ｅ１８４のオンによりソフトウェアに故障発生
が通知され、必要な故障発生処理を行うことができる。

【０３２７】同様に、処理装置２台で縮退運転を行って
いるときにバス情報故障またはマスター情報故障が検出
されてフラグレジスタ６６０の処理装置２台時故障発生
フラグがオンすると、割込信号用ＦＦ６６８がセットさ
れ、割込信号Ｅ１８４がオンとなって、ソフトウェアに
対する故障発生の割込通知が行われ、同様に、必要な故
障処理を行うことができる。 １６．故障装置交換時のウェイクアップモード （１）ウェイクアップモード 図７４は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３のうちの１台である処理装置１０−３が
故障により離脱した後に、新しい装置と交換した際の、
システム立上げ時に設定されるウェイクアップモードの
実施形態である。尚、この実施形態では、マスタ１モジ
ュール、スレーブ２モジュール（内１つは交換モジュー
ル）の３モジュール構成を例にとっているが、マスタ１
モジュール、スレーブ１モジュール（＝交換モジュー
ル）の２モジュール構成についても同様に適用できる。

【０３２８】図７４はウェイクアップモードの設定状態
であり、ＴＭＲユニット１０はマスター処理装置１０−
１とスレーブ処理装置１０−２の２台の縮退構成をとっ
ている。交換処理装置１０−３は、メモリ内容がマスタ
ー処理装置１０−１及びスレーブ処理装置１０−２のメ
モリ内容に一致しないことから、ＴＭＲユニット１０に
復帰させることはできない。このためウェイクアップモ
ードにあっては、交換処理装置１０−３に対するマスタ
ー処理装置１０−１からのメモリコピー処理が行われ
る。

【０３２９】ここで、処理装置を交換するときの手順は
次のようになる。まず処理装置１０−３が故障した状態
で、ＴＭＲユニット１０はマスター処理装置１０−１と
スレーブ処理装置１０−２の２台に縮退して多重化動作
を行っている。この状態でオペレータは処理装置１０−
３の故障を確認すると、故障した処理装置１０−３を図
示のように新たな処理装置に交換する。

【０３３０】故障装置の交換が行われると、処理装置１
０−１〜１０−３をクロック同期レベルから立ち上げな
ければならないため、この時点でＴＭＲユニット１０の
多重化動作を一旦停止する。この多重化動作による所謂
システム停止状態で、まず３台の処理装置１０−１〜１
０−３の間で既存の処理装置１０−１，１０−２と交換
処理装置１０−３との間のクロックレベルの同期化を行
い、更に交換処理装置の状態を既存の処理装置１０−
１，１０−２の状態と同一に設定する。

【０３３１】このような処理装置間の同期化及び内部状
態の設定が終了したならば、全ての処理装置１０−１〜
１０−３についてウェイクアップモードを設定して、マ
スター処理装置１０−１とスレーブ処理装置１０−２に
よるＴＭＲユニット１０としての多重化動作及び交換処
理装置１０−３に対するメモリのコピー処理を起動す
る。

【０３３２】このようなウェイクアップモードにおける
処理動作を可能とするため、図７４のマスター処理装置
１０−１に代表して示すように、マスター処理装置１０
−１内のプロセッサエレメント７０２−１及び主記憶と
してのメモリ７０４−１に対しメモリ制御部７０６−１
が設けられる。メモリ制御部７０６−１は、ＴＭＲ制御
回路４８−１を介してバス１２に接続される。バス１２
は、データバス１２−１０とアドレスバス１２−１１で
構成される。ＴＭＲ制御回路４８−１そのものは、前述
の実施例で詳細に示した回路が使用される。

【０３３３】メモリ制御部７０６−１には、ウェイクア
ップモードを設定部としてウェイクアップフラグ設定回
路１０４０−１が設けられる。ウェイクアップフラグ設
定回路１０４０−１は、交換処理装置１０−１に差し替
えた後の処理装置１０−１〜１０−３間のクロックレベ
ルの動作終了及び内部状態の設定終了時点でウェイクア
ップフラグを１にオンする。一度オンしたウェイクアッ
プフラグは、マスター処理装置１０−１のメモリ７０４
−１から交換処理装置１０−３のメモリに対するコピー
処理が終了した時点で０にオフされる。

【０３３４】タイミング生成部１０６０は、プロセッサ
エレメント７０２−１からのＰＥアクセス信号ｅ１０２
とＴＭＲ制御回路４８−１からのバスアクセス信号ｅ１
０４を受けて、リードアクセス及びライトアクセスのタ
イミングでタイミング信号ｅ６０，ｅ７０，ｅ８０を出
力する。即ち、タイミング信号ｅ６０は、他の処理装置
によるリードアクセスで装置自身のメモリ７０４−１の
リードアクセスを行う場合にオンし、それ以外のアクセ
スでオフとなっている。タイミング信号ｅ７０は、装置
自身のプロセッサエレメント７０２−１によるメモリ７
０４−１のリードアクセスでオンする。タイミング信号
ｅ８０は、同じく装置自身のプロセッサエレメント７０
２−１によるメモリ７０４−１のライトアクセスでオン
する。

【０３３５】プロセッサエレメント７０２−１からはア
ドレスバス１０８４がマルチプレクサ１０８２を介して
メモリ７０４−１に与えられている。またマルチプレク
サ１０８２には、ＴＭＲ制御回路４８−１よりバス１２
側のアドレスバス１０８６が入力されている。マルチプ
レクサ１０８２は、タイミング生成部１０６０からの装
置自身のプロセッサエレメント７０２−１によるリード
アクセスまたはライトアクセスでオンするタイミング信
号ｅ７０またはｅ８０を、ＯＲゲート１０７４を介して
入力することで、プロセッサエレメント７０２−１から
のアドレスバス１０８４をメモリ７０４−１に接続す
る。

【０３３６】これに対し、タイミング生成部１０６０で
他の処理装置からのリードアクセスでメモリ７０４−１
をリードする際のタイミング信号ｅ６０のオンの際に
は、ＯＲゲート１０７４の出力がオフとなることで、マ
ルチプレクサ１０８２はＴＭＲ制御回路４８−１からの
アドレスバス１０８６をメモリ７０４−１に接続する。
プロセッサエレメント７０２−１からのデータバス１０
８８はマルチプレクサ１０７６を介してメモリ７０４−
１に接続され、またマルチプレクサ１０７８からＴＭＲ
制御回路４８−１を経由して外部のデータバス１２−１
０に接続される。マルチプレクサ１０７６は、プロセッ
サエレメント７０２−１からのデータバス１０８８とＴ
ＭＲ制御回路４８−１を経由した外部のデータバス１２
−１０からのデータバス１０９０を選択する。

【０３３７】即ち、タイミング生成部１０６０からの装
置自身のプロセッサエレメント７０２−１によるライト
アクセスでタイミング信号ｅ８０がオンで、ウェイクア
ップモードでないとき、マルチプレクサ１０７６はプロ
セッサエレメント７０２−１からのデータバス１０８８
を選択してメモリ７０４−１に接続する。これに対し外
部アクセスによりタイミング信号ｅ７０がオフまたはウ
ェイクアップモードになると、ＴＭＲ制御回路４８−１
側からのデータバス１０９０を選択してメモリ７０４−
１に接続する。

【０３３８】マルチプレクサ１０７８は、外部のデータ
バス１２−１０に対するメモリ７０４−１からのデータ
バス１０９２とプロセッサエレメント７０２−１からの
データバス１０８８を選択する。マルチプレクサ１０７
８の選択制御は、ＡＮＤゲートとＯＲゲートを備えたゲ
ート回路１０７０で行われる。ゲート回路１０７０のＡ
ＮＤゲートには、ウェイクアップフラグ設定回路１０４
０−１からのフラグ信号ｅ５５とタイミング生成部１０
６０からの装置自身のリードアクセスによるタイミング
信号ｅ７０が入力されている。

【０３３９】このためウェイクアップモードの設定状態
でフラグ信号ｅ５５がオン状態にあり、この状態では、
タイミング生成部１０６０からの装置自身のリードアク
セスを示すタイミング信号ｅ７０がオンすると、ゲート
回路１０７０の出力がオフとなり、メモリ７０４−１か
らのデータバス１０９２を選択して、リードデータを外
部のデータバス１２−１０に転送する。

【０３４０】またウェイクアップモードの如何に関わら
ず、タイミング生成部１０６０からの他の処理装置から
のリードアクセスでタイミング信号ｅ６０がオンになる
と、ゲート回路１０７０を介してマルチプレクサ１０７
８は、同様にメモリからのリードデータをデータバス１
２−１０に転送するように切り替わる。マルチプレクサ
１０８０は、メモリ７０４−１からのデータバス１０９
２とＴＭＲ制御回路４８−１を経由した外部のデータバ
ス１２−１０からのデータバス１０９０を選択する。マ
ルチプレクサ１０８０の選択制御は、ゲート回路１０７
２で行われる。ゲート回路１０７２は、２入力のＮＡＮ
Ｄゲートとインバータで構成されている。

【０３４１】ウェイクアップモードにあっては、フラグ
信号ｅ５５がオンしているため、ゲート回路１０７２の
インバータの出力はオフとなり、このためＮＡＮＤゲー
トの出力はタイミング生成部１０６０からの装置自身の
リードアクセスのタイミング信号ｅ７０のオンオフの如
何に関わらず常にオンとなっており、マルチプレクサ１
０８０は外部のデータバス１２−１０からのデータバス
１０９０を選択してプロセッサエレメント７０２−１の
データバス１０８８に接続している。

【０３４２】このためウェイクアップモードにあって
は、メモリ７０４−１からのリードデータはマルチプレ
クサ１０８０から直接プロセッサエレメント７０２−１
には転送されず、マルチプレクサ１０７８から外部のデ
ータバス１２−１０に転送すると同時に、マルチプレク
サ１０８０側から取り込んでプロセッサエレメント７０
２−１に転送するようにしている。 （２）リードアクセス 図７５（Ａ）（Ｂ）は、ウェイクアップモードの設定状
態におけるリードアクセスを、処理装置１０−１〜１０
−３を簡略化した状態で表わしている。

【０３４３】図７５（Ａ）は、処理装置１０−１〜１０
−３のプロセッサエレメント７０２−１〜７０２−３で
同時に、同じメモリアドレスに対するリードアクセスが
発生した状態である。即ち、ＴＭＲユニット１０を構成
しているマスター処理装置１０−１，１０−２及び交換
処理装置１０−３のプロセッサエレメント７０２−１〜
７０２−３のそれぞれは、メモリ７０４−１〜７０４−
３に対し、メモリ制御部７０６−１〜７０６−３に設け
たデータ切替部１０５０−１〜１０５０−３を介してリ
ードアクセスを一斉に行う。このとき、それぞれのウェ
イクアップフラグ設定回路１０４０−１〜１０４０−３
にあっては、フラグを１にオンしている。

【０３４４】図７５（Ｂ）は、メモリのリードアクセス
に続くリードデータの転送を示している。まずマスター
処理装置１０−１にあっては、ウェイクアップモードの
設定によりデータ切替部１０５０−１はメモリ７０４−
１からのリードデータを外部のバス１２に転送し、同時
にバス１２上のリードデータを取り込んでプロセッサエ
レメント７０２−１に転送する。

【０３４５】これに対しスレーブ処理装置１０−２及び
交換処理装置１０−３にあっては、プロセッサエレメン
ト７０２−２，７０２−３のリードアクセスで、メモリ
７０４−２，７０４−３からのリードデータはデータ切
替部１０５０−２，１０５０−３でプロセッサエレメン
ト７０２−２，７０２−３にそれぞれ転送せずに無視す
る。この代わり、バス１２上のリードデータを取り込ん
で、プロセッサエレメント７０２−２，７０２−３にそ
れぞれ転送する。

【０３４６】このようにウェイクアップモードにおける
リードアクセスにあっては、マスター処理装置１０−１
のメモリ７０４−１からのリードデータが、データバス
１２を経由して全ての処理装置１０−１〜１０−３のプ
ロセッサエレメント７０２−１〜７０２−３に反映され
る。図７６（Ａ）（Ｂ）は、図７４に示したマスター処
理装置と同じ内部構成について、図７５におけるリード
アクセス時の処理動作を示している。

【０３４７】図７６（Ａ）はマスター処理装置１０−１
の動作である。プロセッサエレメント７０２−１からの
リードアクセスにより、タイミング生成部１０６０はタ
イミング信号ｅ７０をオンする。このときウェイクアッ
プフラグ設定回路１０４０−１からのフラグ信号ｅ５５
はオンしていることから、ゲート回路１０７０のＡＮＤ
ゲートの出力がオンし、ＯＲゲートを介してマルチプレ
クサ１０７８をメモリ７０４−１側のデータバス１０９
２に切り替える。

【０３４８】一方、マルチプレクサ１０８０はフラグ信
号ｅ５５のオンによりゲート回路１０７２の出力がオン
していることから、常時、ＴＭＲ制御回路４８−１から
のデータバス１０９０を選択している。更に、タイミン
グ信号ｅ７０のオンによりＯＲゲート１０７４を介して
マルチプレクサ１０８２がプロセッサエレメント７０２
−１からのアドレスバス１０８４を選択しており、メモ
リ７０４−１はプロセッサエレメント７０２−１からの
リードアドレスを受けてリードデータを出力する。

【０３４９】メモリ７０４−１からのリードデータは、
太線の矢印で示すようにマルチプレクサ１０７８からＴ
ＭＲ制御回路４８−１を通って外部のデータバス１２−
１０に転送される。なお、外部のアドレスバス１２−１
１に対してもプロセッサエレメント７０２−１からのア
ドレスデータが直接転送されている。この外部のデータ
バス１２−１０に転送されたリードデータは、同時にＴ
ＭＲ制御回路４８−１、マルチプレクサ１０８０を介し
てプロセッサエレメント７０２−１に転送されている。

【０３５０】図７６（Ｂ）は、リードアクセス時のスレ
ーブ処理装置１０−２及び交換処理装置１０−３の動作
状態である。動作は図７６（Ａ）のマスター処理装置１
０−１と同じであるが、バス１２へのデータ出力は行わ
ない。このため交換処理装置１０−３にあっては、マス
ター処理装置１０−１によってデータバス１２−１０に
転送されたリードデータを、ＴＭＲ制御回路４８−３及
びマルチプレクサ１０８０を通してプロセッサエレメン
ト７０２−３に転送する。即ち、交換処理装置１０−３
にあっては、メモリ７０４−３のリードアクセスによる
リードデータは無視される。スレーブ処理装置１０−２
も、図７６（Ｂ）の交換処理装置１０−３と同じ処理動
作となる。 （３）ライトアクセス 図７７は、ウェイクアップモードの設定状態におけるラ
イトアクセス時のデータ転送を示している。通常、図７
５（Ａ）（Ｂ）に示したリードアクセスが済むと、その
後、図７７のように、処理装置１０−１〜１０−３のプ
ロセッサエレメント７０２−１〜７０２−３はメモリ７
０４−１〜７０４−３に対するライトアクセスが実行さ
れる。このライトアクセスの際に、マスター処理装置１
０−１はデータ切替部１０５０−１を介して外部のバス
１２にライトデータを転送し、バス１２上からライトデ
ータをデータ切替部１０５０−１で取り込んでメモリ７
０４−１に書き込む。

【０３５１】一方、スレーブ処理装置１０−２及び交換
処理装置１０−３にあっては、プロセッサエレメント７
０２−２，７０２−３のライトアクセスが行われると、
バス１２上にマスター処理装置１０−１から転送された
ライトデータをデータ切替部１０５０−２，１０５０−
３で取り込み、メモリ７０４−２，７０４−３に書き込
む。即ち、スレーブ処理装置１０−２，交換処理装置１
０−３にあっては、装置自身のプロセッサエレメント７
０２−２，７０２−３からのライトデータは無視され
る。

【０３５２】図７８（Ａ）（Ｂ）は、図７７のライトア
クセスにおけるマスター処理装置１０−１と交換処理装
置１０−３の内部の処理動作を詳細に示している。図７
８（Ａ）は、マスター処理装置１０−１のウェイクアッ
プモード設定状態におけるライトアクセスである。プロ
セッサエレメント７０２−１のライトアクセスに伴うＰ
Ｅアクセス信号ｅ１０２を受けて、タイミング生成部１
０６０はタイミング信号ｅ８０をオンとする。このため
ＯＲゲート１０７４の出力がオンし、マルチプレクサ１
０８４を選択してメモリ７０４−１に対するアドレス設
定を行う。

【０３５３】マルチプレクサ１０７８は、ゲート回路１
０７０の出力がタイミング信号ｅ８０のオンにより同時
にオンすることから、プロセッサエレメント７０２−１
からのデータバス１０８８を選択してＴＭＲ制御回路４
８−１を介して外部のデータバス１２−１０に接続して
いる。マルチプレクサ１０７６は、ウェイクアップフラ
グがオンであるからデータバス１２−１０に出力された
データがＴＭＲ制御回路４８−１を介したデータバス１
０９０が選択され、メモリ７０４−１にライトされる。

【０３５４】図７８（Ｂ）はスレーブ処理装置１０−２
及び交換処理装置１０−３のライトアクセスである。動
作は、図７８（Ａ）のマスター処理装置１０−１と同じ
であるが、バス１２へのデータ出力は行わない。図７４
の実施形態は、メモリ制御部７０６−１にハードウェア
構成のデータ切替部１０５０を設けた場合を例にとって
いるが、プロセッサ等によるソフトウェア処理によりウ
ェイクアップモードでのライトアクセス及びリードアク
セスを行うこともできる。

【０３５５】図７９は、ソフトウェアで行うマスター処
理装置におけるライトアクセスのフローチャートであ
る。まずステップＳ１で、ウェイクアップフラグが１か
否かチェックする。ウェイクアップフラグが１であれば
ステップＳ２に進み、リードアクセスまたはライトアク
セスをチェックする。リードアクセスであれば、ステッ
プＳ３でメモリをリードする。

【０３５６】続いてステップＳ４で、バスにリードデー
タを転送する。そしてステップＳ５でバスからリードデ
ータを取り込んでプロセッサエレメントに転送する。ス
テップＳ２でライトアクセスを判別した場合には、ステ
ップＳ６でライトデータをプロセッサエレメントからバ
スに転送し、ステップＳ７でバスからライトデータを取
り込み、ステップＳ８でメモリにライトする。

【０３５７】このようなウェイクアップモード設定状態
に対し、通常のＴＭＲユニットの多重化構成の動作時に
は、ウェイクアップフラグが０であることからステップ
Ｓ９に進み、リード／ライトを判別する。リードアクセ
スであればステップＳ１０でメモリのリードを行って、
ステップＳ１１でリードデータをプロセッサエレメント
に転送する。またライトアクセスであれば、ステップＳ
１２でプロセッサエレメントからメモリにライトデータ
を転送し、ステップＳ１３でメモリにライトする。即
ち、通常のメモリアクセスにあっては、外部のバスに対
するリードデータ及びライトデータの転送は行われず、
装置内部での処理となる。

【０３５８】図８０は、図７９のマスター処理に対応し
たスレーブ処理装置あるいは交換処理装置の処理のフロ
ーチャートである。まずステップＳ１でウェイクアップ
フラグが１にセットされていることを判別すると、ステ
ップＳ２でリードアクセスかライトアクセスかを判別す
る。リードアクセスであれば、ステップＳ３でプロセッ
サエレメントによるメモリリードを行い、ステップＳ４
でメモリのリードデータを無視し、バス上に転送されて
いるマスター処理装置からのリードデータを取り込み、
ステップＳ５でリードデータをプロセッサエレメントに
転送する。

【０３５９】ライトアクセスであれば、ステップＳ６で
プロセッサエレメントによるメモリライトを行うが、ス
テップＳ７でプロセッサエレメントによるライトデータ
を無視し、バス上にマスター処理装置から転送されてい
るライトデータを取り込み、ステップＳ８でメモリに転
送してライトする。これに対しウェイクアップフラグが
０にオフされている通常の多重化動作時には、図７９の
マスター処理装置のステップＳ９〜Ｓ１３と同様にし
て、リードアクセスまたはライトアクセスに対し装置内
部でのメモリリードによるプロセッサエレメントへの転
送、プロセッサエレメントからメモリ転送によるライト
を行う。

【０３６０】図８１は、本発明のウェイクアップモード
の設定による処理とウェイクアップモードを設定しない
ときの処理を、処理フェーズに分けて示している。図８
１（Ａ）はウェイクアップモードを設定しない場合の処
理である。まず通常時は、３モジュール即ち３台の処理
装置１０−１〜１０−３による多重化動作を行ってい
る。この状態でフェーズＦ２のように故障モジュールが
発生すると、フェーズＦ３で故障モジュールをＴＭＲユ
ニット１０から切り離し、残された正常な処理装置の中
で新たなマスター処理装置を決定し、２モジュールに縮
退した多重化動作に移行する。

【０３６１】２モジュールによる多重化動作に移行する
と、フェーズＦ４でソフト割込みにより故障モジュール
が認識されて外部出力され、オペレータが故障したモジ
ュールを認識することができる。そこでフェーズＦ５の
ように、オペレータは故障モジュールを抜き取り、フェ
ーズＦ６で新モジュールを追加する装置交換を行う。こ
の場合の装置交換は、システムは２モジュール動作状態
のまま行う活性保守となる。

【０３６２】フェーズＦ６で新モジュールが追加できた
ならば、フェーズＦ７で既存のモジュールによる２モジ
ュール多重動作の処理を一旦停止する。このシステム停
止状態でフェーズＦ８のように、まず新モジュールと既
存モジュールの間のクロックレベルの同期化を行い、更
に新モジュールの内部状態を既存モジュールの内部状態
に設定する。

【０３６３】続いて既存モジュールの主記憶から新モジ
ュールの主記憶に対するメモリコピーをフェーズＦ９で
行う。このメモリコピーの段階では、多重化動作は起動
しない。もし多重化動作を起動すると、コピー中にコピ
ー元のメモリの書替えが行われ、既存モジュールと新モ
ジュールのメモリ内容が一致しなくなるからである。メ
モリコピーが終了したならば、フェーズＦ１０でＴＭＲ
ユニットのスレーブモジュールに割り付け、３台の処理
装置を対象にＴＭＲユニットを再構築し、フェーズＦ１
１でシステム停止を解除して、３モジュール多重動作に
よる処理を再開する。

【０３６４】このように本発明のウェイクアップモード
をもたない場合には、フェーズＦ７の既存モジュールに
よる２モジュール多重動作の処理停止からフェーズＦ８
の同期化、フェーズＦ９のメモリコピー、フェーズＦ１
０の３モジュールの再構築の間に亘るＴ１時間に亘って
システム停止を必要とする。これに対し本発明のウェイ
クアップモードの設定状態を可能とした場合には、図８
１（Ｂ）のようになる。図８１（Ｂ）について、フェー
ズＦ１〜Ｆ７は、図８１（Ａ）と同じである。フェーズ
Ｆ７で、新モジュールの交換追加に基づき２モジュール
多重動作による既存モジュールの処理を停止したなら
ば、フェーズＦ８で、既存モジュールと新モジュール間
のクロックレベルの同期化及び内部状態の設定を行った
後、フェーズ９でウェイクアップモードを設定するため
モードフラグを１にオンする。

【０３６５】続いてフェーズＦ１０で、メモリコピーを
終了することなく処理を再開する。この処理の再開は、
既存モジュールによる２モジュール多重動作の再開であ
る。このため本発明にあっては、フェーズＦ７の既存モ
ジュールの処理停止からフェーズＦ９のウェイクアップ
モード設定までの僅かな時間Ｔ２のみがシステム停止と
なる。

【０３６６】フェーズＦ１０で処理を再開したならば、
フェーズＦ１１で既存モジュールの主記憶から新モジュ
ールの主記憶に対するメモリコピーを行う。このメモリ
コピーの際に２モジュール多重動作によって主記憶の書
替えが行われても、主記憶の書替えに伴うアクセスデー
タはマスター処理装置から外部のバスに転送され、スレ
ーブ処理装置及び交換処理装置の主記憶に反映され、常
にコピー元とコピー先のメモリ内容の一致が図られる。

【０３６７】これによって新モジュールのメモリコピー
の間にシステムを停止する必要がなく、２モジュール多
重動作を継続することができる。フェーズＦ１１のメモ
リコピーが終了したならば、フェーズＦ１２でウェイク
アップモードのフラグを０にオフする。このフラグオフ
に基づき、フェーズＦ１３で新モジュールをＴＭＲユニ
ットに復帰させ、３モジュールによるＴＭＲユニットを
再構築して３モジュール多重動作の処理を再開する。

【０３６８】尚、ウェイクアップモードの設定状態にお
ける交換処理装置に対するメモリコピー処理は、マスタ
ー処理装置１０−１のプロセッサエレメントで実行して
もよいが、プロセッサエレメントの負担を軽減するた
め、バス１２に対しメモリコピー専用のシステムアダプ
タを設け、マスター処理装置１０−１からのメモリコピ
ーの指示でシステムアダプタ側がマスター処理装置から
交換処理装置に対するメモリコピーのアクセスを行うよ
うにしてもよい。 １７．ディレクトリメモリ （１）ディレクトリメモリの運用中の無効化 図８２は本発明のＴＭＲユニットに使用する処理装置１
０−１を取り出しており、メインメモリのアクセスにデ
ィレクトリ方式を採用している。

【０３６９】図８２において、処理装置１０−１にはプ
ロセッサエレメント７０２が設けられ、プロセッサエレ
メント７０２はＣＰＵとキャッシュ機構で構成される。
またプロセッサエレメント７０２としては、キャッシュ
付きの複数のＣＰＵを備えたマルチＣＰＵ構成であって
もよい。プロセッサエレメント７０２に対しては、主記
憶としてのメインメモリ７０４がメモリ制御部７０６を
介して設けられている。

【０３７０】メインメモリ７０４はディレクトリ方式に
より管理されている。このディレクトリ方式を実現する
ため、ディレクトリメモリ制御部１１０２とディレクト
リメモリ１１００が設けられている。ディレクトリメモ
リ制御部１１０２は更に、今までの実施形態で明らかに
したＴＭＲ制御回路４８を介して外部のバス（共通バ
ス）１２に接続されている。

【０３７１】ディレクトリメモリ１１００には、メイン
メモリ７０４を所定ブロック単位例えば６４バイト単位
に分け、このメモリブロックが処理装置１０−１内でど
のような状態にあるかを示すディレクトリ情報を、メモ
リブロックのアドレスをエントリとして保持している。
ディレクトリメモリ１１００に保持するディレクトリ情
報としてのメモリブロック状態としては、例えばシェア
ード状態、ダーティ状態及び無効状態などがある。

【０３７２】シェアード状態とは、メインメモリ７０４
のメモリブロックと同じデータを１または複数のプロセ
ッサエレメント７０２のキャッシュに保持している状態
である。ダーティ状態とは、プロセッサエレメント７０
２のキャッシュが保持する最新データとメインメモリ７
０４の内容が異なる状態である。更に無効状態とは、メ
インメモリ７０４内のデータが最新で、どのプロセッサ
エレメントのキャッシュにも同じデータが存在しない状
態である。

【０３７３】本発明の高信頼性情報処理装置を構成する
ＴＭＲユニットにあっては、多重化動作中に特定の処理
装置で故障が発生すると、故障装置をＴＭＲユニットか
ら切り離し、残された正常に動作している処理装置でＴ
ＭＲユニットを再構築する。故障によりＴＭＲユニット
から切り離された処理装置は、オペレータにより新しい
処理装置に交換される。この故障処理装置の新しい装置
への交換時に、交換処理装置をＴＭＲユニットに復帰さ
せるためにディレクトリメモリ１１００の全エントリを
無効化させる必要がある。

【０３７４】この無効化処理は、プロセッサエレメント
７０２がディレクトリメモリ１１００の全エントリに対
するライト処理を行うため、無効化を行っている間、シ
ステム停止となってしまう。このシステム停止時間は可
能な限り短いことが望ましく、そこで本発明にあって
は、ディレクトリメモリ１１００の無効化をごく短い時
間で瞬時に行うことを可能とする。

【０３７５】図８３は、図８２のディレクトリメモリ制
御部１１０２のブロックであり、プロセッサエレメント
による簡単なレジスタ指示値の変更のみをもって瞬時に
ディレクトリメモリ１１００の無効化を行うことができ
る。図８３において、ディレクトリメモリ制御部１１０
２には、アドレス生成部１１０４、指示レジスタ１１０
６、比較部１１０８、及びデータ制御部１１１０が設け
られる。ディレクトリメモリ１１００は、メインメモリ
７０４を所定ブロック単位に分割した各エントリごとに
ディレクトリ情報を格納している。各ディレクトリ情報
は、図示の斜線の特定ビット１１１２とメモリブロック
状態１１１１で構成される。

【０３７６】ディレクトリメモリ１１００の特定ビット
１１１２には、各エントリごとにシステムの電源投入に
よる初期化処理の際に、特定の値α、例えばα＝０のビ
ット値が書き込まれる。またシステム立ち上げ時の初期
化処理の際には、メモリブロック状態フィールド１１１
１には初期状態を示すコード、例えばオール０が書き込
まれている。

【０３７７】指示レジスタ１１０６にはシステム立ち上
げ時にディレクトリメモリ１１００の特性ビット１１１
２に書き込んだビット値αと同じ値、例えばα＝０が書
き込まれている。このため、システム電源投入による立
ち上げ後の運用状態において、指示レジスタ１１０６の
値とディレクトリメモリ１１００の特性ビット１１１２
の値は必ず一致している。

【０３７８】ＴＭＲユニットとしての動作状態におい
て、プロセッサエレメント７０２からのメインメモリ７
０４に対するアクセスアドレスは、アドレス生成部１１
０４にセットされ、ディレクトリメモリ１１００のリー
ドアクセスにより、対応するエントリのディレクトリ情
報がリードされる。このディレクトリ情報のリードにお
いて、特定ビット１１１２の値は比較部１１０８に与え
られ、指示レジスタ１１０６の値と比較される。このと
き指示レジスタ１１０６及び特定ビット１１１２の値は
共にαであり、比較部１１０８は一致出力を生じ、この
場合、比較部１１０８からの無効化指示１１１４はオフ
となる。

【０３７９】このため、データ制御部１１１０はディレ
クトリメモリ１１００からリードしたメモリブロック状
態１１１１を有効として、メモリブロック状態１１１１
に示されるシェアード、ダーティあるいはインバリッド
（無効状態）に応じたメインメモリ７０４のアクセスあ
るいはプロセッサエレメント７０２のキャッシュアクセ
スを行うことになる。

【０３８０】運用中に装置交換などによりディレクトリ
メモリ１１００の無効化を必要とする場合には、プロセ
ッサエレメント７０２の指示により指示レジスタ１１０
６の値αを別の値β、例えばβ＝１に変更し、アドレス
生成部１１０４に対しディレクトリメモリ１１００の全
エントリのアドレス生成を指定して無効化処理を行わせ
る。

【０３８１】即ち、アドレス生成部１１０４でディレク
トリメモリ１１００のエントリとなるアドレスを指定す
るごとに、特定ビット１１１２を読み出して比較部１１
０８で比較する。このとき特定ビット１１１２の値はα
であるが、指示レジスタ１１０６の値は無効化動作のた
めにβに変更されており、比較部１１０８において不一
致となることで無効化指示１１１４がオンする。

【０３８２】この無効化指示１１１４を受けたデータ制
御部１１１０は、ディレクトリメモリ１１００のメモリ
ブロック状態１１１１の如何に関わらず無効状態を示す
値、例えば初期化時と同じオール０に交換する。このよ
うなディレクトリメモリ制御部１１０２によるディレク
トリメモリ１１００に対するアドレス指定で、先頭アド
レスから最終アドレスまでプロセッサエレメント７０２
の介入を必要とすることなく高速に無効化処理を完了す
る。

【０３８３】図８４のフローチャートは、図８２の処理
装置１０−１におけるシステム電源投入時の立ち上げ時
におけるディレクトリメモリ１１００の初期化処理であ
る。この初期化処理にあっては、ステップＳ１で、プロ
セッサエレメントが指示レジスタに特定値αをライト
し、続いてステップＳ２でアドレス生成部１１０４に開
始アドレスをセットし、ステップＳ３で、ディレクトリ
メモリ１１００の特定ビット１１１２に指示レジスタ１
１０６にセットしたと同じ特定値αをライトする。

【０３８４】続いてステップＳ４で、メモリブロック状
態フィールド１１１１に初期状態コードをライトする。
１エントリの初期化が済むと、ステップＳ５で最終アド
レスか否かチェックし、最終アドレスでなければステッ
プＳ６でアドレスを更新し、同じ処理を繰り返す。最終
アドレスであれば、ステップＳ７でプロセッサエレメン
ト７０２に初期化終了を通知する。

【０３８５】図８５のフローチャートは、通常の運用状
態における処理である。ステップＳ１で、プロセッサエ
レメント７０２からのメインメモリ７０４のアクセスに
伴うディレクトリメモリ制御部１１０２に対するアクセ
スがあると、アドレス生成部１１０４によりアクセスア
ドレスを指定してディレクトリメモリ１１００のリード
を行い、特定ビット１１１２の値を獲得する。

【０３８６】続いてステップＳ３で、指示レジスタ１１
０６の値と比較部１１０８により比較する。ステップＳ
４で両者の一致が判別されると、ステップＳ５に進み、
ディレクトリメモリ１１００のメモリ状態ブロックフィ
ールド１１１１を有効として、そのリードデータに従っ
た処理を実行する。万が一、比較部１１０８で不一致と
なった場合には無効化指示部１１１４がオンとなり、ス
テップＳ６で、ディレクトリメモリ１１００のメモリブ
ロック状態フィールド１１１１の無効化処理が行われる
ことになる。この場合には、ステップＳ７で、無効化状
態に従ってメインメモリ７０４のアクセスとなる。

【０３８７】図８６のフローチャートは、図８３におけ
るディレクトリメモリ制御部１１０２の運用中における
無効化処理である。まずステップＳ１で、プロセッサエ
レメント７０２が指示レジスタ１１０６に初期化設定値
αと異なる値βをセットする。続いてステップＳ２で、
アドレス生成部１１０４によりディレクトリメモリ１１
００の開始アドレスをセットし、ステップＳ３で、開始
アドレスで指定したエントリの特定ビット１１１２をリ
ードし、ステップＳ４で、指示レジスタ１１０６の値と
比較部１１０８によって比較する。

【０３８８】この場合、比較部１１０８による比較結果
は必ず不一致となることから、ステップＳ５でこれを判
別して、ステップＳ６に進み、ディレクトリメモリ１１
００の特性ビット１１１２に指示レジスタ１１０６の値
βを書き込み、同時にメモリブロック状態フィールド１
１１１に無効化状態を示す値をライトする。続いてステ
ップＳ７で最終アドレスか否かチェックし、最終アドレ
スでなければステップＳ８でアドレスを更新し、次のエ
ントリのアクセスを行う。最終アドレスであれば、ステ
ップＳ９でプロセッサエレメント７０２に無効化終了を
通知し、これを受けてプロセッサエレメント７０２は例
えばＴＭＲユニットを再構築した運用状態に移行する。

【０３８９】このような第１回目の無効化処理により、
ディレクトリメモリ１１００における全エントリの特定
ビット１１１２は、無効化の際に変更した指示レジスタ
１１０６の値βに変更されている。図８７は、図８３の
ディレクトリメモリ制御部１１０２を論理回路で構成し
たブロック図である。データ制御部１１１０にはディレ
クトリ制御部１１１５が設けられ、プロセッサエレメン
ト７０２との間でアクセス情報１１１６のやり取りを行
っている。

【０３９０】通常の運用時にメインメモリに対するアク
セスが行われると、アクセス情報１１１６がディレクト
リ制御部１１１５に入力され、所定のタイミングでオン
になるアドレス保持指示１１３６により、メモリアクセ
スのアドレス１１１８がアドレス生成部１１０４に設け
たＤ−ＦＦ１１３４に保持される。同時にディレクトリ
制御部１１１５はメモリ制御信号１１５０を出力し、ア
クセス情報に基づいてメモリブロック状態フィールド１
１１１の更新を行う。

【０３９１】次に本発明の運用中の無効化処理を可能と
するため、まず電源投入直後の初期化時にあっては、プ
ロセッサエレメント７０２がメインメモリ７０４をクリ
アすることで、ディレクトリメモリ１１１０のメモリブ
ロック状態フィールド１１１１は、全エントリについて
オール０が設定される。このときディレクトリメモリ１
１１０の全エントリの特定ビット１１１２には、指示レ
ジスタ１１０６を構成するＤ−ＦＦと同じ値α、例えば
α＝ビット０が設定される。

【０３９２】指示レジスタ１１０６も電源投入直後の初
期化時にプロセッサエレメントからのデータ１１２０と
して特定値αの供給を受け、所定のタイミングでデコー
ダ１１２４及びＡＮＤゲート１１２６を設けたレジスタ
デコーダ部１１２２からのレジスタセット指示１１３０
のオンにより特定値αを保持している。このレジスタセ
ット指示１１３０も、ディレクトリ制御部１１１５から
のレジスタライト指示１１２８のオンに同期して行われ
る。

【０３９３】運用の途中で処理装置交換などに伴ってデ
ィレクトリメモリ１１１０を無効化する場合には、プロ
セッサエレメントが指示レジスタ１１０６に異なった値
β、例えばβ＝ビット１をライトする。即ち、プロセッ
サエレメントからのアクセス情報１１１６を受けたディ
レクトリ制御部１１１５はレジスタライト指示１１２８
をオンとし、このタイミングでプロセッサエレメントよ
りアドレス１１１８及びデータ１１２０が供給され、デ
コーダ１１２４でレジスタライトを認識し、レジスタセ
ット指示１１３０をオンとし、データ１１２０として与
えられた異なった値βを指示レジスタ１１０６にセット
する。

【０３９４】続いてプロセッサエレメントは、ディレク
トリメモリ１１１０を無効化するためのアクセス情報１
１１６及びアドレス１１１８を先頭番地から順番に発行
する。このため、アドレス生成部１１０４でディレクト
リメモリ１１１０のアクセスアドレスを保持するごと
に、ディレクトリ制御部１１１５からのメモリ制御信号
１１５０によるディレクトリメモリ１１１０のリード動
作が行われる。

【０３９５】なお、ディレクトリメモリ１１１０からの
ディレクトリ制御部１１１５に対するデータは、ドライ
バ１１４４によるライトデータ転送、ドライバ１１４６
によるリードデータ転送で行われる。このときディレク
トリメモリ１１１０の特定ビット１１１２は、比較部１
１０８に与えられる。比較部１１０８はライト用のドラ
イバ１１４０、リード用のドライバ１１４２及び比較回
路１１３８で構成される。特定ビット１１１２のリード
データはドライバ１１４２を介して比較回路１１３８に
与えられ、このときβに変更された指示レジスタ１１０
６の値と比較される。

【０３９６】特定ビット１１１２の値は、電源投入によ
る初期化時にライトした特定値αであることから両者は
不一致となり、比較回路１１３８の出力する無効化指示
１１１４がオンとなる。この無効化指示１１１４のオン
によりＡＮＤゲート１１４８は禁止状態となり、ディレ
クトリメモリ１１１０のメモリブロック状態フィールド
１１１１からのリードデータはディレクトリ制御部１１
１５に供給されず、メモリブロック状態フィールド１１
１１が無効となる。

【０３９７】ディレクトリ制御部１１１５は無効化指示
１１１４のオンにより禁止状態となって、ＡＮＤゲート
１１４８から得られたデータをメモリ状態フィールド１
１１１のリードデータと見做し、これをドライバ１１４
４を介してメモリ状態フィールド１１１１にライトバッ
クする更新処理を行う。この結果、メモリブロック状態
フィールド１１１１は、無効化状態を示す例えばオール
０に書き替えられる。

【０３９８】図８８は図８３のディレクトリメモリ制御
部１１０２の他の実施例であり、新たに制御レジスタ１
１６０を設けることで、比較部１１０８による無効化指
示１１１４のオンを強制的に禁止できるようにしたこと
を特徴とする。本発明の高信頼性情報処理装置としての
ＴＭＲユニットを構成する場合には、装置交換に伴う運
用中におけるディレクトリメモリ１１１０の瞬時の無効
化が必要であるが、本発明で使用している処理装置を他
の処理装置、例えば単独で使用するような場合には、Ｔ
ＭＲユニットにおけるような瞬時的なディレクトリメモ
リ１１００の無効化は行わなくてもよい場合がある。

【０３９９】そこで図８８の実施形態にあっては、ＴＭ
Ｒユニットで使用する際には制御レジスタ１１６０の値
による比較部１１０８の機能を有効とし、瞬時の無効化
を必要としない他の用途にあっては、制御レジスタ１１
６０の値を変更することで比較部１１０８による無効化
指示の機能を解除できるようにしている。図８９は、図
８８のディレクトリメモリ制御部１１０２の論理回路で
構成したブロック図である。ディレクトリメモリ制御部
１１０２には新たに制御レジスタ１１６０が設けられ、
プロセッサエレメントからのデータ１１６４とアクセス
情報１１１６に基づいたディレクトリ制御部１１１０か
らのレジスタライト指示１１２８に基づくレジスタデコ
ード部１１２２からのレジスタセット指示１１３０によ
り、制御レジスタ１１６０の値を変更できるようにして
いる。

【０４００】制御レジスタ１１６０の出力は、比較部１
１０８に設けたＡＮＤゲート１１６６に入力される。Ａ
ＮＤゲート１１６６の他方には比較回路１１３６の出力
が入力される。このＡＮＤゲート１１６６の出力が無効
化指示１１１４としてデータ制御部１１１０に与えられ
ている。本発明のＴＭＲユニットの処理装置として使用
する場合には、制御レジスタ１１６０にビット１を書き
込み、ＡＮＤゲート１１６６に対する制御出力をオンと
し、ＡＮＤゲート１１６６を許容状態としておく。この
ため無効化処理にあっては、比較回路１１３８における
不一致による無効化指示信号の出力がオンとなり、これ
がデータ制御部１１１０に有効に与えられ、ディレクト
リメモリ１１００の無効化が行われる。

【０４０１】一方、ＴＭＲユニット以外の使用で運用中
における瞬時のディレクトリメモリ１１１０の無効化が
必要ない場合には、制御レジスタ１１６０にビット０を
格納してＡＮＤゲート１１６６に対する制御出力をオフ
としておく。これによりＡＮＤゲート１１６６は禁止状
態におかれ、比較回路１１３８における出力のオンオフ
の如何に関わらず、データ制御部１１１０に対する無効
化指示１１１４をオフとし、常にディレクトリメモリ１
１００からリードしたメモリブロック状態フィールド１
１１１の値を有効として扱うことができる。 （２）ディレクトリメモリの運用中の初期化 図８２に示したディレクトリ方式の処理装置１０−１を
ＴＭＲユニットで使用する場合、システム構成によって
は複数回無効化を行いたい場合がある。この場合、図１
００のディレクトリメモリ制御部１１０２にあっては、
１回ディレクトリメモリ１１００の無効化を行うと、そ
の特定ビット１１１２が無効化のために変更した指示レ
ジスタ１１０６の値βに変更されてしまう。

【０４０２】このため、無効化終了で指示レジスタ１１
０６を元の値αに戻し、その後に再度無効化するために
指示レジスタ１１０６の値をβに変更すると、特定ビッ
ト１１１２は最初の無効化でβとなっているため、２回
目の無効化で比較部１１０８は全て一致し、無効化指示
１１１４がオフとなり、無効化処理ができなくなる。し
たがって、運用中に複数回無効化を行うためにはディレ
クトリメモリ１１００の無効化が済んだ後に、特定ビッ
ト１１１２の変更された値βを元の値αに戻すための初
期化処理が必要となる。この特定ビット１１１２を元の
値αに戻すための再度の初期化処理は、ＴＭＲユニット
として処理装置が動作している間に行われるため、図８
３のように、プロセッサエレメント７０２からのアクセ
ス情報及びエントリアドレスの指示で行うのではプロセ
ッサエレメント７０２の負担が増え、ＴＭＲユニットと
しての多重化処理の性能が低下する。

【０４０３】このため、図９０のジェネリックフローチ
ャートのように、ステップＳ１で初期化した後に、ステ
ップＳ２で通常処理を行い、ステップＳ３で装置交換な
どによる最初の無効化を行った後に、ステップＳ４で再
度初期化処理を行い、続いてステップＳ５で２回目の無
効化を行うような場合、ステップＳ４の運用中における
再初期化におけるプロセッサエレメントの負担を低減す
るため、図９１の実施例のように、ディレクトリメモリ
制御部１１０２側にハードウェアとしての初期化回路を
設ける。

【０４０４】図９１において、ディレクトリメモリ制御
部１１０２は、図８３の実施例と同様、アドレス生成部
１１０４、指示レジスタ１１０６、比較部１１０８及び
データ制御部１１１０を有する。これに加えてディレク
トリメモリ制御部１１０２には、ディレクトリメモリ１
１００の初期化処理のためのハードウェアとして初期化
制御部１１７０、初期化起動レジスタ１１７２、初期化
アドレスレジスタ１１７４及び完了表示レジスタ１１７
６が設けられる。

【０４０５】ディレクトリメモリ制御部１１０２は、指
示レジスタ１１０６の値をαからβに変更することによ
ってディレクトリメモリ１１００の無効化が終了する
と、プロセッサエレメント７０２は初期化起動レジスタ
１１７２に初期指示を示す値をライトする。この初期化
起動レジスタ１１７２のライトによる出力を受けて、初
期化制御部１１７０が初期化を開始する。

【０４０６】初期化動作は、まずディレクトリメモリ１
１００の先頭アドレスを初期化アドレスレジスタ１１７
４にセットし、アドレス生成部１１０４を介してディレ
クトリメモリ１１００をリードする。このリードにより
特定ビット１１１２と指示レジスタ１１０６の値を比較
部１１０８で比較する。このとき１回目の無効化により
ディレクトリメモリ１１００の特定ビット１１１２は変
更値βとなっており、指示レジスタ１１０６の値は元の
値αに戻っている。

【０４０７】したがって、比較部１１０８は不一致によ
り無効化指示１１１４をオンする。この無効化指示１１
１４のオンを受けたデータ制御部１１１０は、リードデ
ータの特定ビット１１１２の値を指示レジスタ１１０６
の値αと同じにし、またメモリブロック状態フィールド
１１１１については初期状態に変えて再びライトする。

【０４０８】以上の初期化処理をディレクトリメモリ１
１００の全エントリについて行い、処理を終了すると、
完了表示レジスタ１１７６に完了を示す値を書き込み、
プロセッサエレメント７０２からのステータスコマンド
に対する応答として通知する。このようなディレクトリ
メモリ１１００の運用中における初期化が終了すれば、
再度、指示レジスタ１１０６の値をαからβに変更する
ことによるディレクトリメモリ１１００の無効化を再び
行うことができる。

【０４０９】図９２は、図９１のディレクトリメモリ制
御部１１０２の論理回路のブロック図である。図１０９
において、プロセッサエレメントからのアクセス情報１
１１６に基づくディレクトリ制御部１１１５からのレジ
スタセット指示１１８６のタイミングで、プロセッサエ
レメントから送られてきたデータ１１８４が初期化起動
レジスタ１１７２に保持され、これにより初期化制御部
１１７０に対するスタート指示１１８８がオンとなる。
同時に初期化スタート指示１１８８のオンはアドレスカ
ウンタとして動作する初期化アドレスカウンタ１１７４
をクリアする。

【０４１０】初期化制御部１１７０には、タイマ回路１
１７８と一定値判定回路１１８０が設けられている。タ
イマ回路１１７８はスタート指示１１８８のオンを受け
ると起動し、以後、一定の周期で初期化指示１１９０を
出力する。この初期化指示１１９０はディレクトリ制御
部１１１５に与えられ、ディレクトリメモリ１１００の
初期化更新が行われる。

【０４１１】このときディレクトリメモリアドレス１１
８５は、マルチプレクサ１１８２を介して初期化アドレ
スレジスタ１１７４より与えられている。なお無効化の
際にはマルチプレクサ１１８２はＤ−ＦＦ１１３４側に
切り替わり、プロセッサエレメントからのアド１１１８
をディレクトリメモリアドレス１１８５として出力す
る。

【０４１２】ディレクトリメモリ１１００に対するメモ
リ制御信号１１５０により得られたメモリデータ１１４
５即ちリードデータは、ドライバ１１４６を通ってＡＮ
Ｄゲート１１４８に入力される。このときディレクトリ
メモリ制御部１１０２には、図には省略しているが、図
１０６と同じ比較部１１０８が設けられており、ディレ
クトリメモリ１１００の特定ビット１１１２の値と指示
レジスタ１１０６の値を比較している。

【０４１３】指示レジスタ１１０６の値はαであるが、
ディレクトリメモリ１１００の特定ビット１１１２の値
は無効化によりβとなっており、不一致であることから
無効化指示１１１４がオンとなり、ＡＮＤゲート１１４
８を禁止状態としている。このためディレクトリ制御部
１１１５に対するディレクトリメモリ１１００からのリ
ードによるメモリデータ１１４５は、オール０としてデ
ィレクトリ制御部に入力される。

【０４１４】ディレクトリメモリ制御部１１１５に入力
したオール０のリードデータは、メモリ制御信号１１５
０によりＡＮＤゲート１１４２に与えられる。このとき
初期化指示１１９０はオンとなってＡＮＤゲート１１４
２を禁止状態としており、このためディレクトリ制御部
１１１５からのライトデータはオール０となって、ドラ
イバ１１４４によりメモリデータ１１４５としてディレ
クトリメモリ１１００に供給され、書き込まれる。

【０４１５】この結果、ディレクトリメモリ１１００の
特定ビット１１１２には指示レジスタと同じα＝０が書
き込まれ、ブロック状態フィールド１１１１も全てオー
ル０が書き込まれる。書込み終了後に初期化制御部１１
７０に設けたタイマ１１７８が再度初期化指示１１９０
をオンすると、初期化アドレスレジスタ１１７４が＋１
となって次のメモリアドレスを指定する。

【０４１６】また初期化制御部１１７０に設けた一定値
判定回路１１８０は、初期化中における初期化アドレス
レジスタのメモリアドレス１１７５とディレクトリメモ
リ１１００の予め定められた最大アドレスとを比較して
いる。このため、一定値判定回路１１８０でメモリアド
レス１１７５がディレクトリメモリ１１００の最大アド
レスに一致すると、初期化完了指示１１９２がオンし、
タイマ回路１１７８をリセットして初期化動作を停止す
る。

【０４１７】同時に完了表示レジスタとしてのＤ−ＦＦ
１１７６に初期化完了指示をセットし、データ１１９４
としてプロセッサエレメントに通知される。この完了表
示レジスタ１１７６の値のプロセッサエレメントに対す
る通知は、プロセッサエレメントがステータスコマンド
などの発行により周期的に完了表示レジスタ１１７６を
参照してもよいし、完了表示レジスタ１１７６の出力を
プロセッサエレメントに対する割込としてもよい。

【０４１８】図９３は図９１の変形実施例であり、ディ
レクトリメモリ１１００に対する初期化処理の間隔をプ
ロセッサエレメントからの値で任意に設定できるように
したことを特徴とする。即ち、図９１の初期化制御部１
１７０にあっては、図９２のように、タイマ回路１１７
８により固定的に初期化の周期を決めているが、ディレ
クトリメモリ１１００のアクセス間隔が短すぎるとプロ
セッサエレメント７０２からのメモリアクセスがビジィ
となり、性能低下の原因となる。

【０４１９】また、アクセス間隔が長すぎると初期化に
時間がかかり過ぎる。更に、初期化処理のためのアクセ
ス間隔の最適値はシステムや運用形態によっても変わっ
てくる。そこで図９３の実施形態にあっては、必要に応
じてプロセッサエレメント７０２からの指示で初期化処
理のアクセス間隔の周期を設定可能としている。図９３
の実施例にあっては、図９１の実施例に新たに一定間隔
指示レジスタ１２００を設けている。その詳細は図９４
のディレクトリメモリ制御部１１０２のように、初期化
制御部１１７０に設けたタイミング回路１１７８のタイ
マ周期を外部設定可能なタイマ回路とし、一定間隔指示
レジスタ１２００からの一定間隔情報１２０２のセット
で初期化指示１１９０をオンするタイマ周期を可変でき
るようにしている。

【０４２０】一定間隔指示レジスタ１２００にはレジス
タセット指示１１８６のオンのタイミングでプロセッサ
エレメント７０２からのデータ１１８４を保持し、この
データ１１８４によってタイマ回路１１７８のタイマ周
期を決めることができる。なお、これ以外の構成は図１
０９の論理回路と同じである。 （３）メモリ実装に対応したディレクトリメモリの初期
化 図９５は、図８２の処理装置１０−１におけるメインメ
モリ７０４の実装状態に対するディレクトリメモリ１１
００の使用状態である。通常、メインメモリは例えばメ
インメモリ７０４−１からメインメモリ７０４−ｎのｎ
台まで拡張可能な構造となっており、実装するメモリ数
によって容量が大きく異なる。

【０４２１】これに対しディレクトリメモリ１１００
は、メインメモリの最大容量に対応したメモリ容量をも
っている。このような拡張可能なメインメモリの構成に
おいて、実際の装置でメインメモリが最大実装になるこ
とはまれである。図９５の例では３台のメインメモリ７
０４−１〜７０４−３を実装しており、この実装状態に
対するディレクトリメモリ１１００の使用状態は斜線で
示す使用領域１２０４となっている。このような場合に
ディレクトリメモリ１１００の初期化で全領域を初期化
することは無駄であり、使用領域１２０４のみを初期化
すればよい。

【０４２２】そこで図９６の実施例にあっては、ディレ
クトリメモリ１１００の先頭アドレスからメインメモリ
の実装に対応した初期化エントリ数分の初期化処理を可
能とする。図９６において、ディレクトリメモリ制御部
１１０２には図９１の実施例に加え新たに初期化エント
リ数レジスタ１２０６とアドレス比較部１２０８が設け
られる。初期化エントリ数レジスタ１２０６にはメイン
メモリの実装数に対応した初期化エントリ数が格納され
る。この初期化エントリ数は、メインメモリの実装容量
を、ディレクトリ方式のブロック容量で割った値であ
る。

【０４２３】アドレス比較部１２０８は、初期化制御部
１１７０による初期化処理で更新される初期化アドレス
レジスタ１１７４の値と、ディレクトリメモリの初期化
終了位置を示す初期化エントリ数レジスタ１２０６の値
を比較し、両者が一致したときに比較出力をオンとし、
初期化制御部１１７０による初期化処理を終了させる。

【０４２４】図９７は、図９６のディレクトリメモリ制
御部１１０２における初期化制御部１１７０、アドレス
比較部１２０８及び初期化エントリ数レジスタ１２０６
の部分の論理回路である。まず初期化エントリ数レジス
タ１２０６には、プロセッサエレメントからの指示で初
期化エントリ数を示すデータ１２１２が与えられ、レジ
スタセット指示１２１０のオンのタイミングで保持され
る。

【０４２５】この初期化エントリ数レジスタ１２０６に
保持された初期化エントリ数は、アドレス比較部１２０
８に与えられる。一方、初期化制御部１１７０は、この
実施形態にあっては、タイマ回路１１７８のみを備え、
初期化起動レジスタ１１７２からのスタート指示１１８
８のオンにより起動し、一定のタイマ周期で初期化指示
１１９０をオンし、初期化アドレスレジスタ１１７４及
び図示しないディレクトリ制御部１１１５に出力する。

【０４２６】初期化アドレスレジスタ１１７４の現在の
初期化アドレス１１７５は、アドレス比較部１２０８で
初期化エントリ数レジスタ１２０６の値と比較される。
そして両者が一致すると初期化完了指示１１９２がオン
し、タイマ１１７８をリセットすることで初期化処理を
終了させる。図９８は図９６の変形実施例であり、メイ
ンメモリの実装状態が分散していることに対応し、任意
のディレクトリメモリの領域を特定して初期化処理を行
うようにしたことを特徴とする。即ち、図９５における
ようなメインメモリの実装アドレスは、連続ではなく飛
び飛びに割り振られる場合がある。このような場合にデ
ィレクトリメモリの０番地から最大番地までの初期化動
作を行うと時間がかかるため、部分的に割り振られた領
域に対する初期化が必要である。

【０４２７】そこで図９８の実施例にあっては、図９６
の初期化エントリ数レジスタ１２０６に対し、更に、開
始アドレスレジスタ１２１４とアドレス加算部１２１６
を加えている。開始アドレスレジスタ１２１４には、プ
ロセッサエレメント７０２からの指示により任意の初期
化開始アドレスを書き込むことができる。初期化エント
リ数レジスタ１２０６には、初期化アドレスレジスタ１
２１４の開始アドレスを起点とした使用領域の初期化エ
ントリ数が格納される。開始アドレスレジスタ１２１４
の開始アドレスは、初期化アドレスレジスタ１１７４に
送られて開始アドレスが生成される。

【０４２８】またアドレス加算部１２１６で初期化エン
トリ数レジスタ１２０６の値と加算され、これによれ初
期化終了アドレスが算出されてアドレス比較部１２０８
に設定される。アドレス比較部１２０８は、初期化アド
レスレジスタ１１７４より初期化ごとに出力される初期
化対象アドレスとアドレス加算部１２１６からの初期化
終了アドレスとを比較し、両者が一致すると、初期化制
御部１１７０の制御を停止させる。

【０４２９】図９９は、図９８の初期化制御部１１７
０、アドレス比較部１２０８、初期化エントリ数レジス
タ１２０６、開始アドレスレジスタ１２１４及びアドレ
ス加算部１２１６についての論理回路である。即ち、図
１１４の回路に新たにＤ−ＦＦを用いた開始アドレスレ
ジスタ１２１４とアドレス加算部１２１６を設けてお
り、開始アドレスレジスタ１２１４にレジスタ指示１２
１８のオンにより格納したデータ１２２０による開始ア
ドレスを初期化アドレスレジスタ１１７４に対するデー
タとして格納し、これをカウンタ初期値としている。

【０４３０】このため初期化制御部１１７０に設けたタ
イマ１１７８からの一定周期の初期化指示１１９０のオ
ンで、初期化アドレスレジスタ１１７４は、開始アドレ
スレジスタ１２１４でセットされた開始アドレスからの
カウントを開始し、開始アドレスからの初期化を行うこ
とになる。そしてアドレス加算部１２１６から出力され
た初期化終了アドレスとの一致がアドレス比較部１２０
８で判別されると、初期化完了指示１１９２をオンして
タイマ１１７８をオフし、初期化処理を終了する。

【０４３１】図１００は図９８の変形実施例であり、ハ
ードウェア構成を簡単にするため、プロセッサエレメン
ト７０２からのディレクトリメモリ１１００における初
期化の終了アドレスを設定する終了アドレスレジスタ１
２２２を設けたことを特徴とする。それ以外の構成は図
１１５と同じである。図０１は、図１００の初期化制御
部１１７０、アドレス比較部１２０８、終了アドレスレ
ジスタ１２２２、開始アドレスレジスタ１２１４及び初
期化アドレスレジスタ１１７４の部分を取り出した論理
回路である。この論理回路は図１１６と対比すると、初
期化エントリ数レジスタ１２０６及び加算部１２１６の
代わりに、終了アドレスレジスタ１２２２のみで済み、
ハードウェア構成を簡略化することができる。もちろ
ん、終了アドレスレジスタ１２２２にセットするディレ
クトリメモリ１１００の初期化終了アドレスは、プロセ
ッサエレメント７０２側でメインメモリの実装状態に応
じた開始アドレスの値に実装メモリ容量に基づく初期化
エントリ数を加算した値として算出して設定することに
なる。

【０４３２】

【発明の効果】

（ＴＭＲユニット）以上説明してきたように本発明によ
れば、大規模なハードウェア構成を用意することなく、
比較的小規模なハードウェア構成により、充分な高信頼
性機能を備えた情報処理システムを安価に実現すること
ができる。

【０４３３】また本発明にあっては、確実に故障を検出
することができると共に、更に故障発生時に多重化ユニ
ットを構成する全ての処理装置を停止することなく、故
障を起こした処理装置を切り離して縮退した構成を再構
築し、処理内容の整合性を保ちながら処理を続行でき
る。抑制することで、メモリコピー中の更新を抑止する
と同時に、通常動作における制限を最小限に抑えること
が可能となり、メモリコピーに時間が掛かっても、業務
の停止といった事態を確実に回避できる。またメモリコ
ピーに先立ってテストコピーを行うことで、転送制御系
回路の正常動作を確認できるため、早期に異常の検出が
可能となり、システムの迅速な復旧を図ることができ
る。

【０４３４】更に、メモリコピーの処理中に特定のメモ
リ領域がアクセス禁止に陥っても、 （ウェイクアップモード）本発明によれば、故障した処
理装置を新たな処理装置に交換した際の主記憶コピー中
であっても、ウェイクアップモードの設定によりマスタ
ー処理装置のメモリアクセスをバス転送を介してスレー
ブ処理装置及び交換処理装置のメモリに反映させること
で、既存の多重化ユニットを構成する処理装置による多
重化動作を停止することなく、またコピー処理によるメ
モリ内容の不一致を起こすことなく動作させ、装置交換
時のシステム停止時間を最小限にして、フォルトトレー
ラントとしての情報処理装置の高信頼化を著しく向上す
ることができる。 （ディレクトリ方式）本発明によれば、ディレクトリメ
モリの特定ビットと指示レジスタの不一致に基づいて無
効化を行うため、指示レジスタの変更のみでディレクト
リメモリの全領域の無効化が可能となり、ごく短時間で
ディレクトリメモリの無効化が完了し、ＴＭＲユニット
として運用している際のシステム停止時間を最小限に抑
え、高信頼性情報処理装置としての性能向上に大きく寄
与する。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明によるＴＭＲ系の故障を検出する実施例
のブロック図

【図３】多重バス構成の実施例を示したブロック図

【図４】故障検出を高速化するための実施例のブロック
図

【図５】故障検出タイミングを通知する本発明の実施例
のブロック図

【図６】故障検出結果を相互に通知する本発明の実施例
のブロック図

【図７】バス情報の故障箇所を判定する本発明の実施例
のブロック図

【図８】図７の故障処理装置判定回路の実施例を示した
回路図

【図９】図８の実施例による故障箇所の判定内容の説明
図

【図１０】故障発生時に各種資源の更新を抑止する本発
明の実施例のブロック図

【図１１】図１０の更新抑止が行われる内部回路の一部
の実施例を示した回路図

【図１２】故障処理装置をＴＭＲユニットから切り離す
本発明の実施例のブロック図

【図１３】図１２の故障処理装置判定回路の実施例を示
した回路図

【図１４】図１２のバス出力イネーブル生成回路の実施
例を示した回路図

【図１５】故障検出時にマスター処理装置の再決定を行
う本発明の実施例のブロック図

【図１６】図１５のマスター処理装置故障判定回路の実
施例を示したブロック図

【図１７】図１５のマスター情報レジスタの実施例を示
した回路図

【図１８】図１７によるマスター処理装置番号の更新の
説明図

【図１９】故障時の保持情報を再転送する本発明の実施
例のブロック図

【図２０】図１９の故障処理装置判定回路の実施例を示
した回路図

【図２１】図１９の再転送制御回路の実施例を示した回
路図

【図２２】故障時に保持情報の再転送を指示する本発明
の実施例のブロック図

【図２３】図２２の故障処理装置判定回路の実施例を示
した回路図

【図２４】図２２の再転送信号用トライステート回路の
実施例を示した回路図

【図２５】図２２の再転送制御回路の実施例を示した回
路図

【図２６】図２５の動作を示したタイミングチャート

【図２７】生存処理装置表示フラグ回路を備えた実施形
態のブロック図

【図２８】生存処理装置表示フラグによるパス情報故障
検出結果のマスク出力のブロック図

【図２９】パス出力許可フラグによるパス情報故障検出
結果のマスク出力のブロック図

【図３０】生存処理装置表示フラグによるパス情報故障
検出結果のマスク入力のブロック図

【図３１】マスター情報通知機能を有するＴＭＲユニッ
トのブロック図

【図３２】マスター情報の故障検出機能を有するＴＭＲ
ユニットのブロック図

【図３３】マスター情報の故障検出を起した装置の判定
機能を有するＴＭＲユニットのブロック図

【図３４】装置自身の生存処理装置表示フラグによりマ
スター情報をマスク出力するＴＭＲユニットのブロック
図

【図３５】バス出力フラグによりマスター情報をマスク
出力するＴＭＲユニットのブロック図

【図３６】各処理装置の生存処理装置表示フラグにより
他の処理装置からのマスター情報をマスク入力するＴＭ
Ｒユニットのブロック図

【図３７】マスター情報の通知による故障検出判定機能
を備えた多重バス構成のＴＭＲユニットのブロック図

【図３８】故障検出時に生存処理装置表示フラグをオフ
する機能を有するＴＭＲユニットのブロック図

【図３９】図３８の生存処理装置表示フラグ制御回路の
ブロック図

【図４０】故障検出時にバス出力許可フラグをオフする
機能を有するＴＭＲユニットのブロック図

【図４１】図４０のバス情報故障判定回路のブロック図

【図４２】図４０のマスター情報故障検出判定回路のブ
ロック図

【図４３】図４０のバス出力イネーブル生成回路のブロ
ック図

【図４４】マスター処理装置の故障検出時にマスター情
報を更新する機能を有するＴＭＲユニットのブロック図

【図４５】図４４のマスター情報レジスタ回路のブロッ
ク図

【図４６】マスター処理装置の故障検出時にマスター情
報を更新しない機能を有するＴＭＲユニットのブロック
図

【図４７】図４６のマスター情報レジスタ回路のブロッ
ク図

【図４８】故障検出時に各種資源の更新抑止機能を有す
るＴＭＲユニットのブロック図

【図４９】図４８のデータ更新抑止回路のブロック図

【図５０】故障検出時に再転送を指示する機能を有する
ＴＭＲユニットのブロック図

【図５１】図５０の再転送指示用トライステート回路の
ブロック図

【図５２】バス故障可能性フラグを有するＴＭＲユニッ
トのブロック図

【図５３】図５２におけるバス故障パターンの説明図

【図５４】図５２のバス故障検出回路のブロック図

【図５５】図５２のバス情報検出判定回路のブロック図

【図５６】図５２のマスター情報レジスタ回路のブロッ
ク図

【図５７】バス故障検出フラグのリセット機能を備えた
ＴＭＲユニットのブロック図

【図５８】図５７のバス故障検出回路のブロック図

【図５９】バス故障可能性フラグをもつ多重バス構成と
したＴＭＲユニットのブロック図

【図６０】図５９の多重バス故障判定回路のブロック図

【図６１】バス故障検出でバス出力イネーブルフラグを
オフして故障バスを切離すＴＭＲユニットのブロック図

【図６２】図６１のバス故障検出回路のブロック図

【図６３】図６１のマスター情報レジスタ回路のブロッ
ク図

【図６４】図６１のバス出力イネーブル回路のブロック
図

【図６５】バス故障可能性フラグをソフトウェアの指示
でリセットするバス故障検出回路のブロック図

【図６６】図６５のソフトウェアによるリセット処理の
フローチャート

【図６７】バス故障可能性フラグをハードウェアでリセ
ットするバス故障検出回路のブロック図

【図６８】バス故障表示フラグを備えたＴＭＲユニット
のブロック図

【図６９】図６８の故障表示フラグ回路のブロック図

【図７０】バス故障発生フラグを備えたＴＭＲユニット
のブロック図

【図７１】縮退による処理装置２台故障発生フラグを備
えたＴＭＲユニットのブロック図

【図７２】ソフトウェアに故障発生を通知する機能を備
えたＴＭＲユニットのブロック図

【図７３】図７２のソフト通知信号生成回路のブロック
図

【図７４】ウェイクアップモードにより装置交換を立ち
上げる実施例のブロック図

【図７５】ウェイクアップモードのリードアクセスの処
理説明図

【図７６】図７５のリードアクセスの回路動作の説明図

【図７７】ウェイクアップモードのライトアクセスの処
理説明図

【図７８】図７５のライトアクセスの回路動作の説明図

【図７９】ウェイクアップモードの有無によるマスタ処
理のフローチャート

【図８０】ウェイクアップモードの有無によるスレーブ
及び交換装置処理のフローチャート

【図８１】ウェイクアップモードの有無による装置交換
時のシステム停止を対比した説明図

【図８２】ディレクトリメモリを備えた処理装置のブロ
ック図

【図８３】無効化を行うディレクトリメモリ制御部のブ
ロック図

【図８４】電源投入時のディレクトリメモリの初期化処
理のフローチャート

【図８５】運用中のディレクトリメモリの通常のフロー
チャート

【図８６】運用中のディレクトリメモリの無効化処理の
フローチャート

【図８７】図８３のディレクトリメモリ制御部の回路ブ
ロック図

【図８８】無効化処理の禁止を制御可能なディレクトリ
メモリ制御部のブロック図

【図８９】図８８のディレクトリメモリ制御部の回路ブ
ロック図

【図９０】運用中における複数回の無効化と初期化処理
のジェネリックフローチャート

【図９１】運用中に初期化処理を行うディレクトリメモ
リ制御部のブロック図

【図９２】図９１のディレクトリメモリ制御部の回路ブ
ロック図

【図９３】エントリ単位の初期化処理の時間間隔を制御
可能なディレクトリメモリ制御部のブロック図

【図９４】図９３における時間間隔の制御部分の回路ブ
ロック図

【図９５】メインメモリの実装状態とディレクトリメモ
リの使用状態の説明図

【図９６】メインメモリ実装に応じた領域を初期化する
ディレクトリメモリ制御部のブロック図

【図９７】図９６における特定領域の初期化部分の回路
ブロック図

【図９８】不連続なメインメモリ実装に応じた領域を初
期化するディレクトリメモリ制御部のブロック図

【図９９】図９８における特定領域の初期化部分の回路
ブロック図

【図１００】図９８の初期化終了アドレスの設定を簡略
化したディレクトリメモリ制御部のブロック図

【図１０１】図１００における特定領域の初期化部分の
回路ブロック図

【符号の説明】

１０：ＴＭＲユニット（３重化構成ユニット） １０−１，１０−２，１０−３，１０−ｎ：処理装置 １２，１２−１，１２−２：バス １６：マスター情報一致判定回路 １８−１〜１８−３：外部端子 ２０：ドライバ ２２：出力情報生成回路 ２４：バス用トライステート回路 ２６，６４，７８−１〜７８−３：出力ドライバ ２８，６６，８０−１〜８０−３：入力ドライバ ３０−１〜３０−３：バス接続端子 ３２：出力タイミング生成回路 ３４：バス出力イネーブル生成回路 ３６，４４：ＡＮＤゲート ３８：バス情報一致判定回路 ４０：バス情報故障検出回路 ４２：インバータ ４６：各種処理回路 ４８，４８−１，４８−２：ＴＭＲ制御回路（多重化制
御回路）

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年８月２３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 情報処理装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重化ユニットを
構成する少なくとも３台のプロセッサをバスで接続して
同じ処理を同時に実行することで故障を検出して必要な
処理を行う高信頼性情報処理装置に関し、多重化ユニッ
トの内の１台をマスター処理装置、残りをスレーブ装置
として故障を検出する高信頼性の情報処理装置に関す
る。

【０００２】近年、情報処理装置が各種分野で広く使用
されてきたのに伴い、情報処理装置が故障した場合、社
会的、経済的に大きな影響を与える可能性が考えられ
る。このため出来る限り故障が発生しにくく、また、万
一故障が発生した場合でも、確実に故障が検出でき、更
には、処理装置が停止せずに、処理内容の整合性を保ち
ながら、処理を続行できるような、信頼性の高い情報処
理装置が求められている。

【０００３】

【従来の技術】従来、高信頼性情報処理装置としては、
３重以上の多重化構成を備えた情報処理装置が提供され
ている。このような多重化処理装置を実現する方法とし
ては、次のようなものが考えられている。一つのユニッ
ト内に、３台以上のプロセッサ等の処理装置と多数決論
理回路を用意する。多数決論理回路は、同一クロックで
同期動作している３個以上の処理装置の出力信号に対
し、多数決論理に基づいた演算を行い、その結果を、主
記憶ユニット等の他の処理装置に送出する方法である。

【０００４】

【発明が解決しようとする課題】しかしながら、多数決
論理を用いた多重化処理装置にあっては、各処理装置の
実行サイクル数は増えないが、多数決論理を行う分だけ
実行サイクル数が増して処理時間が遅くなる。また、専
用の多数決論理回路そのもののハードウェア量が大き
く、また処理装置と多数決論理回路の間にも多数の信号
線が必要になり、回路構成が複雑化しコスト的にも高価
であった。

【０００５】本発明は、このような問題点に鑑みてなさ
れたもので、比較的小規模なハードウェア量で十分な高
信頼性機能を実現できるコスト的にも安価な高信頼性情
報処理装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明の情報処理装置は、多重化処理装置、
最小構成で処理装置を３台備えた３重化処理装置１０
（以下「ＴＭＲユニット」という）を基本とする。ここ
でＴＭＲユニット１０とは、次の条件を満足する装置で
ある。

【０００７】少なくとも３台の処理装置１０−１〜１
０−３をバス１２で接続している。 ３台の処理装置１０−１〜１０−３は同一クロックに
同期して同じ処理を行う。 処理装置１０−１〜１０−３の内、１台の処理装置１
０−１がマスター処理装置に設定され、残りの処理装置
１０−２，１０−３がスレーブ処理装置に設定されてい
る。

【０００８】マスター処理装置１０−１は、生成した
情報をバス１２に出力し、またバス１２の情報を取り込
む。 スレーブ処理装置１０−２，１０−３は、生成した情
報をバス１２に出力せず、バス１２の情報の取り込みの
みを行う。 このようなＴＭＲユニット１０につき、本発明は、処理
装置１０−１〜１０−３の各々に、多重化制御回路（Ｔ
ＭＲ制御回路）４８を設ける。多重化制御回路４８は、
処理装置１０−１〜１０−３が生成した出力情報とバス
１２上に出力されたバス情報との比較に基づいて故障を
検出し、内部回路に必要な処理を行わせる。

【０００９】ここで処理装置１０−１〜１０−３で生成
されてバス１２に出力される情報とは、データ、アドレ
ス、バス制御情報等の各種の情報を意味する。多重化制
御回路４８は、バス情報と各処理装置１０−１〜１０−
３が生成した出力情報との不一致からバス情報の故障を
検出するバス情報一致判定回路を有し、バス情報一致判
定回路による故障検出の判断を、各処理装置１０−１〜
１０−３が生成した出力情報の出力タイミングで行う。

【００１０】多重化制御回路４８は、バス１２上に生成
した情報を出力する際に、情報出力タイミングを示すタ
イミング信号を生成する出力タイミング生成回路と、マ
スター処理装置の割当て状態で、タイミング信号を専用
の信号線により他の処理装置に出力するタイミング信号
出力回路と、マスター処理装置の割当て状態では、信号
線から入力した装置自身が生成したタイミング信号また
は装置自身が生成したタイミング信号で、バス情報と出
力情報の比較による故障検出を行い、スレーブ処理装置
の割当て状態では、信号線から入力したマスター処理装
置からのタイミング信号または装置自身が生成したタイ
ミング信号で、バス情報と出力情報を比較して不一致時
に故障を検出するバス情報故障検出回路を備える。

【００１１】多重バス構成の場合は、各バス毎に出力タ
イミング生成回路、タイミング信号出力回路、及びバス
情報故障検出回路を設ける。マスター処理装置の故障検
出時に、マスター処理装置が割り当てられた処理装置１
０−１の多重化制御回路４８は、装置自身でバス１２と
の接続を切り離し、スレーブ処理装置が割り当てられた
処理装置１０−２，１０−３の多重化制御回路４８にあ
っては、残りの処理装置１０−２，１０−３の中で新た
なマスター処理装置を決定し、縮退した多重化ユニット
を再構成する。多重化制御回路は、マスター処理装置を
設定するためマスター情報レジスタ回路を備える。

【００１２】このような本発明の高信頼性情報処理装置
によれば、ＴＭＲユニットを構成している各処理装置
は、バスに生成した情報（データ、アドレス、その他の
バス制御情報を含む）を出力する場合、マスター処理装
置が生成した情報のみが出力され、スレーブ処理装置の
生成した情報は、バスに出力されないように抑止され
る。この状態でＴＭＲユニットを構成する各処理装置
は、処理装置が生成した情報を出力するタイミングで、
バス上に出力された情報を取り込み、処理装置が生成し
た出力情報とバス上の情報が一致するか否かを処理装置
が生成した情報出力タイミングで行い、不一致の際にＴ
ＭＲユニット内での故障を判定する。

【００１３】バスは１本でもよいし、多重バス構成でも
よい。多重バス構成の場合は、バス毎に故障検出を行
う。特定バスの故障が検出された場合には、故障バスを
切り離し、残った正常なバスのみを使用した縮退構成で
処理を継続する。ＴＭＲユニットを構成している各処理
装置は、バスから受信したバス情報、処理装置が生成し
た出力情報、情報出力タイミングを、一旦、装置内に保
持した後に故障検出を行う。この場合、バスのアクセス
サイクル数は若干増加するが、検出処理を終るまでバス
上に情報を維持する必要がないので、バスのサイクルタ
イムを短くでき（高速化）、全体としてのバス性能の向
上が図られる。

【００１４】マスター処理装置は、バス上に情報を出力
する場合、同時に情報出力タイミングを示す信号を出力
する。出力されたタイミング信号は、ＴＭＲを構成して
いる各処理装置間に用意された専用の信号線を用いて、
ＴＭＲを構成している各処理装置に入力される。ＴＭＲ
ユニットを構成しているマスター処理装置を含む各処理
装置は、マスター処理装置から送られてきた情報出力タ
イミング信号と、各処理装置が生成した同様な情報出力
タイミング信号の論理和を取り、これを内部の一致検出
タイミング信号として使用する。バス情報と装置が生成
した出力情報の比較による不一致か否かの検出は、一致
検出タイミング信号に基づいて行われる。

【００１５】尚、常時出力されるバス情報の一致検出
は、特別な出力タイミング信号は使用せずに、バス上の
情報と各処理装置が生成した出力情報を比較すればよ
い。ＴＭＲユニットを構成する各処理装置でバス情報の
不一致による故障が検出された場合、各処理装置は故障
検出信号を生成し、各処理装置間に用意された専用の信
号線を用いて各処理装置に送る。マスター処理装置を含
む各処理装置は、送られてきた故障検出信号により故障
発生を判定する。故障が検出された場合、ＴＭＲユニッ
トを構成している各処理装置は、受け取った故障検出信
号の判定パターンに従い故障箇所を判定する。

【００１６】故障が検出された場合、故障データによる
各種資源の破壊を抑止するため、バスから入力された情
報は、故障検出が完了するまでの必要な時間だけ保持さ
れ、内部回路の制御には、保持された情報が使用され
る。また、故障が検出された場合は、内部回路の各種資
源の更新を抑止する。更に故障検出で、故障した処理装
置はバスから切り離される。

【００１７】バスから切り離された処理装置がマスター
処理装置であることを判定した場合、残りの正常な処理
装置の中から新しいマスター処理装置を決定する。マス
ター処理装置の再決定が行われ縮退したＴＭＲユニット
が再構成されると、故障発生で保持していた情報を新マ
スター処理装置がバスに再転送し、リトライを行わせ
る。

【００１８】この再転送は、装置内部で転送指示を行っ
てもよいし、各装置間に専用の信号線を接続し、故障を
検出したマスター処理装置から再転送を指示する信号を
送って行ってもよい。この再転送は、ＴＭＲユニットを
構成する処理装置に限定されず、同じバスに接続されて
いる他の処理装置についても同様である。 （生存処理装置表示フラグ）ＴＭＲユニット１２を構成
する処理装置１０−１〜１０−３の多重化制御回路４８
には、現在どの処理装置が正常に動作しており、どの処
理装置が故障等によって多重化ユニット１０から離脱し
ているかを示す生存処理装置表示フラグを備えた生存処
理装置表示フラグ回路を設けている。

【００１９】生存処理装置表示フラグのフラグ信号は、
故障判定結果のマスク出力とマスク入力に使用される。
例えば、出力マスク回路は、装置自身がＴＭＲユニット
１０からの離脱でオフしている生存処理装置表示フラグ
の信号により、装置自身からの情報の出力をマスクして
出力する。これによってＴＭＲユニット１０を離脱した
処理装置が、誤った故障検出結果をＴＭＲユニット１０
を構成する他の処理装置１０−２，１０−３に通知して
誤動作させてしまうことを防止する。

【００２０】また多重化制御回路４８は、バスの出力許
可状態の時にオンするバス出力許可フラグを備えたバス
出力許可フラグ回路を有することから、出力マスク回路
は、装置自身からの情報の出力を、バス出力許可フラグ
の信号によりマスクして出力する。これによってＴＭＲ
ユニット１０を離脱した処理装置が、誤った故障検出結
果をＴＭＲユニット１０を構成する他の処理装置１０−
２，１０−３に通知して誤動作させてしまうことを、二
重化して確実に防止する。

【００２１】また生存処理装置表示フラグのフラグ信号
は、入力マスク回路において、他の処理装置からの出力
情報をマスクして入力する。これによってＴＭＲユニッ
ト１０を離脱した他の処理装置から誤った故障検出結果
が通知されても、誤動作しないようにできる。各処理装
置１０−１〜１０−３の多重化制御回路４８は、各処理
装置がどの処理装置をマスター処理装置として認識して
いるかを示すマスター情報を、専用の信号線を介して入
出力することにより互いに通知するマスター情報通知回
路を備える。

【００２２】また多重化制御回路は、マスター情報故障
判定回路を備え、マスター情報通知回路における装置自
身のマスター情報と他の処理装置から通知されたマスタ
ー情報との比較結果に基づいて、マスター情報故障を起
した処理装置を示すマスター情報故障判定信号を生成す
る。ＴＭＲユニット１０を構成している処理装置１０−
１〜１０−３は、マスター処理装置のバス情報の故障あ
るいはマスター情報の故障が判定された場合には、残り
の正常な処理装置の中から、新しいマスター処理装置を
決定し、マスター情報の内容を更新する。

【００２３】（バス故障可能性フラグ）ＴＭＲユニット
１０を構成している各処理装置１０−１〜１０−３が、
多重化制御回路４８とバス１２との間に、更にトランシ
ーバ回路を設けた装置構成の場合、バス１２自体の故障
が発生すると、マスタ処理装置１０−１で正常で且つ全
てのスレーブ装置１２−２，１２−２でバス情報故障あ
りとなる故障検出パターンが得られる。この故障検出パ
ターンは、多数決処理によりマスター装置故障のように
判定されてしまう。

【００２４】そこで、このバス故障可能性パターンを検
出した際にバス故障可能性フラグをオンするバス故障検
出回路を設ける。バス故障可能性パターンを検出すると
バス故障可能性フラグをオンし、マスター処理装置を更
新をすると共に旧マスター処理装置の多重化ユニットか
らの切り離しは行わないようにする。バス故障可能性パ
ターンの故障が一度発生し、バス故障可能性フラグをオ
ンした後に、旧マスター処理装置の故障を検出した場合
は、旧マスター処理装置の故障と断定し、多重化ユニッ
トから切り離す。

【００２５】またバス故障可能性パターンの故障が一度
発生し、バス故障可能性フラグをオンした後に、バス自
体の故障を検出した場合は、もう一度、バス故障可能性
パターンが検出されるので、その時にバス自体を切り離
す。バスの多重化構成の場合には、バス毎にバス故障検
出回路を設け、バス自体の故障が検出された場合は、故
障したバスを切り離し、残った正常なバスのみを使用
し、縮退したバス構成で処理を続行する。

【００２６】更に、ＴＭＲユニット１０を構成している
処理装置が故障すると、通常、ハードウェアで故障した
処理装置が自動的に切り離され、縮退構成を形成して処
理を続行する。 （ウェイクアップモード）ＴＭＲユニット１０を構築し
ている複数の処理装置１０−１〜１０−３の中で、例え
ば処理装置１０−３が故障すると、２台の処理装置１０
−１，１０−２に縮退したＴＭＲユニット１０が再構築
される。尚、２台の処理装置でＴＭＲユニットを構成し
ている場合も含む。

【００２７】この場合、故障した処理装置１０−３を新
しい処理装置に交換し、３重化構成に戻す必要がある。
３重化構成に戻すためには、交換処理装置１０−３のク
ロックレベルの同期が完了した後に、ＴＭＲユニット１
０の処理装置１０−１，１０−２のメモリを交換処理装
置１０−３にコピーして一致させる必要がある。しか
し、メモリコピー中に多重化動作を行うと、コピーの済
んだコピー元のメモリ内容が書き替えられ、メモリ内容
の一致が保証できない。このためメモリコピーが完了す
るまでは、ＴＭＲユニット１０としての多重化動作を禁
止せざるを得ず、この間、システムが停止状態となる。

【００２８】そこで本発明によれば、故障処理装置の交
換から多重化動作開始までのシステム停止時間を最小限
にする高信頼性情報処理装置が提供される。本発明の高
信頼性情報処理装置は、モード設定部により、故障によ
りＴＭＲユニット１０から切り離された例えば処理装置
１０−３を新しい処理装置に交換して、ＴＭＲユニット
１０を構成している処理装置１０−１，１０−２とのク
ロックレベルの同期化が行われた時に、ウェイクアップ
モードを設定する。

【００２９】このウェイクアップモードの設定状態で
は、マスター処理装置１０−１のメモリ制御部は、内部
でのメモリアクセスをバス１２を経由して行わせ、スレ
ーブ処理装置１０−２及び交換処理装置１０−３の各メ
モリ制御部は、内部でのメモリアクセスを、バス１２上
のデータを取り込んで行わせる。具体的には、ウェイク
アップモードの設定状態で、リードアクセスは次のよう
になる。マスター処理装置１０−１のメモリ制御部は、
プロセッサからメモリに対するリードアクセスがあった
場合、メモリのリードデータをバス１２に転送すると同
時にバス１２からリードデータを取り込んでプロセッサ
に転送する。またスレーブ処理装置１０−２および交換
処理装置１０−３の各メモリ制御部は、メモリに対する
リードアクセスがあった場合、バス１２からマスター処
理装置１０−１が転送したリードデータを取り込んでプ
ロセッサに転送する。

【００３０】またウェイクアップモードの設定状態での
ライトアクセスは次のようになる。マスター処理装置１
０−１のメモリ制御部は、プロセッサからメモリに対す
るライトアクセスがあった場合、メモリのライトデータ
をバス１２に転送すると同時に、バス１２からライトデ
ータを取り込んでメモリに転送して書き込む。スレーブ
処理装置１０−２および交換処理装置１０−３の各メモ
リ制御部は、メモリに対するライトアクセスがあった場
合、バス１２からマスター処理装置１０−１が転送した
ライトデータを取り込んでメモリに書き込む。

【００３１】このように故障装置を交換した後のウェイ
クアップモードの設定状態では、マスター処理装置のメ
モリアクセスによるデータは全てバス上に転送され、ス
レーブ装置及び交換処理装置のメモリに反映される。こ
のため多重化動作とメモリコピー動作を並行して行って
も、多重化動作によるメモリ書き替えでコピーしたメモ
リ内容が一致しなくなることはない。

【００３２】このためＴＭＲユニットとしてのシステム
停止は、故障処理装置を交換してからクロックレベルの
同期を取るまでの最小時間に抑えることができる。クロ
ックレベルの同期が取れたら、メモリコピーが完了して
いなくともＴＭＲユニット１０としての多重化動作を再
開でき、更にメモリコピーが完了したら、交換処理装置
を含めたＴＭＲユニット１０の再構築による多重化動作
に移行できる。 （ディレクトリ方式）本発明のＴＭＲユニット１０で
は、メモリ容量の拡大、プロセッサ数の増加、共通バス
性能に対応するため、ディレクトリ方式のメモリシステ
ムを採用する。

【００３３】ディレクトリ方式は、メモリをあるブロッ
ク単位に分け、各メモリブロックがどのような状態であ
るかを、ブロックアドレスに対応したエントリ（アドレ
ス）によりディレクトリメモリに保持する。メインメモ
リのメモリブロック状態とは、同じデータを１又は複数
のプロセッサのキャッシュ上に保持している状態を示す
シェアード状態、キャッシュ上に保持する最新データと
メモリ内容が異なっ状態を示すダーティ状態、メインメ
モリ内のデータが最新で、どのプロセッサのキャッシュ
上にも存在しない無効状態（インバリッド）などがあ
る。ディレクトリメモリは、管理するメモリのサイズを
ブロックサイズで割った容量が必要であり、かなり大き
なメモリ容量となる。本発明の高信頼システムとしての
ＴＭＲユニット１０では、故障した処理装置をシステム
の電源を切らずに新しい装置に交換した時、ＴＭＲユニ
ットとしてのシステム動作を停止し、交換した処理装置
との間でクロックレベルの同期及び内部状態を同じに設
定し、続いてシステムを起動して既存の処理装置のメモ
リを交換処理装置にコピーした後に、再度、ＴＭＲユニ
ットを再構築して本来のＴＭＲユニットとしての多重化
動作を再開する。

【００３４】この装置交換に伴なう処理装置間で内部状
態を同じに設定する際に、ディレクトリメモリを全て無
効化させる必要がある。即ち、システムを停止した際に
マスター処理装置１０−１及びスレーブ処理装置１０−
２につき、ディレクトリメモリ上でダーティ状態となっ
てキャッシュ上に最新データが存在するブロックを、全
てメインメモリにライトバックしてインバリッド状態と
した後、交換処理装置を含む全ての処理装置１０−１〜
１０−３のディレクトリメモリを無効化し、初期状態と
する。

【００３５】この場合のディレクトリメモリの無効化
は、無効化処理を高速化して短時間で済ます必要があ
る。即ち、無効化処理は、プロセッサがディレクトリメ
モリ制御部を経由してディレクトリメモリに対し、１エ
ントリずつ無効を示す値を順次ライトする。このため全
エントリのライトをプロセッサが行って無効化する場
合、無効化の間、ＴＭＲユニット１０のシステム動作は
停止する。本発明の高信頼情報処理装置では、数ミリセ
カンドといった短時間のシステム停止でも運用に影響が
出てしまう場合がある。

【００３６】そこで、本発明は、ディレクトリメモリの
無効化を瞬時で完了するようにした高信頼性情報処理装
置を提供することを目的とする。この目的を達成するた
め、ＴＭＲユニット１０を構成する処理装置１０−１〜
１０−３の各々は、ディレクトリメモリに、所定のブロ
ックサイズに分けられたメインメモリの各メモリブロッ
クの状態を示すディレクトリ情報を格納すると共に、電
源投入によるシステムの初期設定時にディレクトリ情報
の特定ビットに特定の値αを書き込んでおく。またディ
レクトリ情報の特定ビットと同じ値αを格納した指示レ
ジスタを準備する。

【００３７】ディレクトリメモリのデータ制御部は、デ
ィレクトリメモリの読出し時に特定ビットの値と指示レ
ジスタ値を比較し、一致していればディレクトリ情報を
有効とし、一致していなければメインメモリのデータが
最新で他の部位に存在しないことを示す無効化を示す値
にディレクトリ情報を更新する。このため、無効化部に
よつて、処理装置の交換時等に、指示レジスタの値αを
別の値βに変更するだけで、データ制御部によりディレ
クトリメモリの全内容を瞬時に無効化させることができ
る。

【００３８】ここで、データ制御部によるディレクトリ
メモリの無効化を禁止させる制御レジスタを設け、指示
レジスタの値とディレクトリ情報の特定ビットの値が一
致しなくとも、ディレクトリ情報を有効とすることも可
能である。これは故障によりＴＭＲユニット１０から外
された処理装置を、故障の修理後にＴＭＲユニット１０
以外の処理装置として使用する場合等、運用中の無効化
を必要としない場合に利用できる。

【００３９】またＴＭＲユニットにあっては、複数回無
効化を行いたい場合もある。この場合、一度無効化を行
うと、ディレクトリメモリの特定ビットは指示レジスタ
で変更した値βに変更される。そこで無効化終了で指示
レジスタを元の値αに戻し、次の無効化で指示レジスタ
の値を再びβに変更した場合、ディレクトリメモリの特
定ビットは前回の無効化でβとなっており、指示レジス
タの値と一致するため有効となり、無効化できない。

【００４０】このため、無効化が終了したらディレクト
リメモリの特定ビットの値βを元の値αに戻す再度の初
期化が必要となる。しかし、運用中の初期化はプロセッ
サの負担となる。そこで本発明にあっては、ディレクト
リメモリの制御部に次のような初期化機能を設ける。即
ち、初期化起動レジスタと初期化完了表示レジスタを設
け、初期化制御部により、プロセッサから初期化起動レ
ジスタに一定値が書き込まれた時に、データ制御部にデ
ィレクトリメモリの初期化動作を開始させる。初期化動
作中は、ディレクトリメモリの特定ビットに指示レジス
タと同じ値αを書き込み、他のビットには無効状態を示
す値を書き込む。

【００４１】ディレクトリメモリの全領域（全エント
リ）の書込みが済んだら、完了表示レジスタに初期化完
了を示す値を書き込む。このようなディレクトリメモリ
の初期化を無効化後に行なうことで、複数回の無効化を
可能とする。ディレクトリメモリの初期化動作におい
て、１エントリ毎の処理間隔が短いとプロセッサからの
アクセスがビジィとなり、性能低下の原因となる。そこ
で、時間間隔指示レジスタを設け、初期化制御部による
ディレクトリメモリのエントリ単位の初期化動作の時間
間隔を指定し、プロセッサのアクセスに対するビジィを
低減し、性能低下を抑える。

【００４２】メインメモリは、最大実装可能範囲で任意
の実装状態をとる。ディレクトリメモリは、メインメモ
リの最大実装の最大容量をブロックサイズで割った数の
エントリをもつ。しかし、初期化処理の際に未実装のメ
インメモリのエントリの初期化を行うことは、初期化の
時間を必要以上に長くする。そこで、メインメモリの実
装数に応じた初期化エントリ数を指示する初期化エント
リ数レジスタを設け、アドレス比較部で、初期化動作中
に更新される初期化対象アドレスが初期化エントリ数レ
ジスタの指示するエントリ数に一致したときに、初期化
制御部に初期化動作の終了を指示する。これによってメ
インメモリの実装に対応したディレクトリメモリのエン
トリのみの初期化を可能とする。

【００４３】またメインメモリの実装は飛び飛びに行わ
れることもあるので、初期化開始アドレスレジスタの指
示する開始アドレスに、初期化エントリレジスタの指示
する初期化エントリ数をアドレス加算部で加算して初期
化終了アドレスを求める。

【００４４】そして、アドレス比較部で、初期化動作中
に更新される初期化対象アドレスが前記加算部からのア
ドレスに一致したときに、初期化動作の終了を指示し、
メインメモリの実装に対応したディレクトリメモリの離
散した実装エントリの初期化を可能とする。この場合、
アドレス加算部を使用せず、初期化終了アドレスを指示
する終了アドレスレジスタを設けてもよい。

【００４５】

【発明の実施の形態】 ＜目次＞ １．ＴＭＲ構成 ２．多重バス構成 ３．故障検出の高速化 ４．故障検出タイミングの通知 ５．故障検出結果の通知 ６．故障箇所の判定 ７．故障発生時の各種資源の更新抑止 ８．故障処理装置の切り離し ９．マスター処理装置の再決定 １０．保持情報の再転送 １１．再転送指示信号の生成 １２．生存処理装置表示フラグ １３．マスター情報の保証 １４．バス故障検出 １５．バス切り離しソフト通知 １６．故障装置交換時のウェイクアップモード １７．ディレクトリメモリ１．ＴＭＲ構成 （１）装置構成図１ は本発明による高信頼性情報処理装置におけるＴＭ
Ｒ構成を示す。図２において、ＴＭＲユニット１０は、
処理装置１０−１，１０−２，１０−３の３台を少なく
とも備える。ＴＭＲユニット１０を構成する処理装置１
０−１，１０−２，１０−３は、情報の受渡しを行うた
め、バス１２に接続されている。バス１２にはＴＭＲユ
ニット１０以外の処理装置１０−ｎも接続される。尚、
以下の説明にあっては、処理装置とはＴＭＲユニット１
０を構成している処理装置１０−１〜１０−３を、特別
な説明がない限り意味する。

【００４６】ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３は、ＴＭＲ構成での動作中には、処理
装置１０−１〜１０−３の内の１台がマスター処理装置
として動作し、残りの２台がスレーブ処理装置として動
作している。通常はマスター処理装置がバス１２に必要
な情報を出力し、全ての処理装置（１台のマスター処理
装置と２台のスレーブ処理装置）がバス１２上の情報の
チェックを行い、故障検出を行っている。以下に、ＴＭ
Ｒユニット１０を構成する処理装置１０−１〜１０−３
の内部構成と動作を処理装置１０−１のＴＭＲ制御回路
４８を例にとって説明する。 （２）自処理装置のマスター／スレーブ判定 処理装置１０−１〜１０−３に対しては、ＴＭＲユニッ
ト１０を構成する各処理装置間で重複しないように設定
された処理装置番号＃１，＃２，＃３が外部から入力さ
れている。ここで、処理装置番号＃１〜＃３を外部から
入力せず、処理装置内部で設定するようにしてもよい。

【００４７】しかしながら、装置内部での特別な設定を
せず、処理装置を例えばバックパネルなどに挿入した時
点で自動的に固定的な処理装置番号が入力されるように
した方が、設定誤りが発生する可能性がなくなる。この
ため、高信頼性情報処理装置としては外部入力による処
理装置番号の設定の方が有利である。処理装置１０−１
を例にとると、装置内部にはマスター情報レジスタ１４
が用意されており、現在のマスター処理装置番号例えば
＃１が設定されている。このマスター処理装置番号＃１
は、他のプロセッサ１０−２，１０−３のマスター情報
レジスタ１４にも同様に設定されている。

【００４８】マスター情報一致判定回路１６には、入力
端子１８−１およびドライバ２０を介して外部から入力
された自処理装置の処理装置番号＃１と、マスター情報
レジスタ１４に保持されているマスター処理装置番号＃
１が入力されている。マスター情報一致判定回路１６
は、入力された２つの装置番号の一致検出を行う。装置
番号が一致していた場合には自処理装置がマスター処理
装置であると判断し、自マスター信号Ｅ１をオンにす
る。

【００４９】ここで信号のオンとは、信号の論理レベル
をＨレベルにセットすることを意味する。このことから
信号のオフとは、Ｈレベルにある信号をＬレベルに立ち
下げることを意味する。処理装置１０−１にあっては、
マスター情報一致判定回路１６が入力した２つの装置番
号が共に＃１であることから、自マスター信号Ｅ１をオ
ンする。これに対し、処理装置１０−２，１０−３側に
あっては、装置番号が不一致になることから自処理装置
はスレーブ処理装置であると判断し、自マスター信号Ｅ
１をオフすることになる。 （３）バスへの情報出力 処理装置１０−１に設けられた出力情報生成回路２２
は、不図示の内部回路からの各種指示により必要に応じ
て出力情報Ｄ１を生成している。この出力情報Ｄ１に
は、データ，アドレスおよび各種のバス制御信号が含ま
れている。出力情報生成回路２２で生成された出力情報
Ｄ１は、バス用トライステート回路２４に入力される。
バス用トライステート回路２４には出力ドライバ２６が
設けられ、出力情報生成回路２２からの出力情報Ｄ１を
入出力端子３０からバス１２に出力する。

【００５０】出力情報生成回路２２による出力情報の生
成と同時に、出力タイミング生成回路３２が出力タイミ
ング信号としてバス出力信号Ｅ２を生成する。生成され
たバス出力信号Ｅ２は、バス出力イネーブル生成回路３
４に入力される。この実施例ではバス出力イネーブル生
成回路３４は、ＡＮＤゲート３６で実現される。バス出
力イネーブル生成回路３４にはマスター情報一致判定回
路１６で生成された自マスター信号Ｅ１も入力される。

【００５１】このためバス出力イネーブル生成回路３４
では、入力されたバス出力信号Ｅ２と自マスター信号Ｅ
１が共にオンの場合にのみ、即ち処理装置１０−１がマ
スター処理装置である場合にのみ、バス用トライステー
ト回路２４のドライバ２６に対するバスイネーブル信号
をオンにする。バス用トライステート回路２４のドライ
バ２６は、バス出力イネーブル生成回路３４からのバス
イネーブル信号Ｅ３をイネーブル端子に受け、バスイネ
ーブル信号Ｅ３がオンの場合にのみ出力情報生成回路２
２からの出力情報Ｄ１をバス１２に出力する。 バス用
トライステート回路２４の入出力端子３０は、外部のバ
ス１２に接続され、ＴＭＲユニット１０を構成している
他のスレーブ処理装置１０−２，１０−３やＴＭＲユニ
ット１０以外の処理装置１０−ｎと接続される。 （４）バス情報の故障検出 バス１２上の情報は処理装置１０−１に入力され、バス
用トライステート回路２４の入力ドライバ２８を経由し
てバス情報一致検出回路３８にバス情報Ｄ２として入力
される。また内部出力情報生成回路２２で生成された情
報Ｄ１も、バス情報一致判定回路３８に入力される。バ
ス情報一致判定回路３８は、入力された２つの情報Ｄ
１，Ｄ２の一致判定を行う。

【００５２】２つの情報Ｄ１，Ｄ２が一致していた場合
には、バス情報一致判定回路３８はバス正常信号Ｅ４を
オンにする。また２つの情報Ｄ１，Ｄ２が不一致であっ
た場合は、バス正常信号Ｅ４をオフにする。バス情報故
障検出回路４０はインバータ４２とＡＮＤゲート４４で
構成され、バス情報一致判定回路３８から出力されたバ
ス正常信号Ｅ４と出力タイミング生成回路３２で生成さ
れたバス出力信号Ｅ２が入力される。バス情報故障検出
回路４０は、バス出力信号Ｅ２がオンで且つバス正常信
号Ｅ４がオフの場合にのみ、バス情報の故障検出を意味
する不一致発生信号Ｅ５をオンにする。

【００５３】この不一致発生信号Ｅ５は、後の説明で明
らかにする処理装置内部の各回路に供給される。不一致
発生信号Ｅ５を受けた各内部回路は、不一致発生信号Ｅ
５がオンの場合は、ＴＭＲユニット１０を構成している
処理装置１０−１〜１０−３のいずれか（バス１２自体
の故障も含む）で故障が発生したと判断し、必要な故障
処理を行う。

【００５４】以上のように、図２のＴＭＲ構成にあって
は、ＴＭＲユニット１０を構成している３台の処理装置
１０−１〜１０−３以外に、各処理装置１０−１〜１０
−３で生成したバス情報の多数決などを行う別の装置は
不要であり、３台の同一の処理装置１０−１〜１０−３
のみでＴＭＲ構成による高信頼性機能を経済的に実現で
きる。 ２．多重バス構成 （１）装置構成 図３は多重バス構成をとる本発明の高信頼性情報処理装
置の実施例である。まずＴＭＲユニット１０を構成する
処理装置１０−１〜１０−３は、複数のバス、この実施
例にあっては２つのバス１２−１，１２−２により接続
され、データの受渡しを行うことになる。ＴＭＲユニッ
ト１０以外の処理装置１０−ｎについても、バス１２−
１，１２−２に接続される。

【００５５】ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３は、ＴＭＲ構成による動作中、処理装
置１０−１〜１０−３の内の１台がマスター処理装置と
して動作し、残りの２台の処理装置がスレーブ処理装置
として動作している。通常は、マスター処理装置がバス
１２−１，１２−２のいずれかに対し必要な情報を出力
し、全処理装置（１台のマスター処理装置と２台のスレ
ーブ処理装置）がバス１２−１または１２−２の出力情
報をチェックし、故障検出を行っている。

【００５６】バス１２−１，１２−２の２つによる多重
バス構成にあっては、各処理装置１０−１〜１０−３が
各バス１２−１，１２−２ごとに図２の実施例に示した
ような故障検出機能をもっている。以下に、多重バス構
成におけるＴＭＲユニット１０の処理装置１０−１〜１
０−３の内部構成を処理装置１０−１を例にとって説明
する。 （２）処理装置の内部構成 ＴＭＲユニット１０の処理装置１０−１〜１０−３は、
処理装置１０−１に代表して示すように、内部回路は大
きく分けて３つの回路により構成されている。１つはＴ
ＭＲ処理機能以外の本来の処理装置の機能を実現するた
めの各種処理回路４６である。残り２つはＴＭＲ処理機
能を実現するためのＴＭＲ制御回路４８−１，４８−２
であり、基本的には、同一の機能を有する回路が外部の
バス１２−１，１２−２に対応して設けられている。即
ち、ＴＭＲ制御回路４８−１が外部のバス１２−１に対
応して設けられ、ＴＭＲ制御回路４８−２が外部のバス
１２−２に対応して設けられる。

【００５７】各種処理回路４６とＴＭＲ制御回路４８−
１，４８−２は、データ／制御用の信号線５０で接続さ
れている。この実施例にあっては、データ／制御用の信
号線５０は２つのＴＭＲ制御回路４８−１，４８−２で
共通としているが、信号線５０をＴＭＲ制御回路４８−
１，４８−２ごとに別々に設けてもよい。ＴＭＲ制御回
路４８−１，４８−２から各種処理回路４６に対して
は、切り離し通知信号Ｅ６，Ｅ７の信号線が接続されて
いる。この実施例にあっては、バス故障の切り離し通知
信号Ｅ６，Ｅ７を出力する場合を例にとっているが、バ
ス切り離し情報をＴＭＲ制御回路４８−１，４８−２内
に保持し、各種処理回路４６が必要に応じバス切り離し
情報を取りに行ってもよい。またバス切り離し情報は、
ＴＭＲ制御回路４８−１，４８−２の内部ではなく各種
処理回路４６の内部で、必要な期間、保持するようにし
てもよい。

【００５８】正常な運用状態で各種処理回路４６が外部
のバス１２−１，１２−２と情報のやり取りを行う場合
は、使用するバス１２−１または１２−２に対応するＴ
ＭＲ制御回路４８−１または４８−２との間で必要な情
報のやり取りを行う。対応するＴＭＲ制御回路４８−１
または４８−２は、各種処理回路４６から処理を依頼さ
れた情報に対し、外部のバス１２−１または１２−２と
の間で必要な情報のやり取りを行う。

【００５９】このとき例えばバス１２−１に関する故障
が発生し、ＴＭＲ制御回路４８−１の内部のバス切り離
し検出回路５２−１でバス１２−１に関する故障を検出
した場合、検出結果を保持するＦＦ５４−１をオンにす
る。このＦＦ５４−１は、リセット指示がくるまで故障
検出結果のオン状態を保持する。ＦＦ５４−１がオンに
なった場合、対応するバス切り離し通知信号Ｅ６がオン
となり、各種処理回路４６にバス１２−１の故障検出が
通知される。

【００６０】各種処理回路４６は、切り離し通知信号Ｅ
６のオンにより、対応するバス１２−１側で故障が発生
したことを認識し、バス１２−１の故障発生に対応する
処理を行うと共に、以後、外部のバスを使用する場合は
残った正常なバス１２−２のみを使用するようにし、故
障したバス１２−１を切り離した縮退状態で継続処理を
行うことになる。

【００６１】このようなバス故障はバス１２−２側につ
いても同様であり、ＴＭＲ制御回路４８−２のバス切り
離し検出回路５２−２でバス１２−２に関する故障を検
出して検出結果を保持するＦＦ５４−２をオンし、バス
切り離し通知信号Ｅ７により各種処理回路４６に通知
し、バス１２−２の故障発生に対応する処理と、故障し
たバス１２−２の切り離しの縮退処理を行う。 ３．故障検出の高速化 （１）故障検出を高速化するための構成 図４は、３台の処理装置１０−１〜１０−３でＴＭＲユ
ニット１０を構成し、単一の外部のバス１２で接続して
情報のやり取りを行っており、更にＴＭＲ構成をとらな
い他の処理装置１０−ｎも接続している。ＴＭＲユニッ
ト１０を構成する３台の処理装置１０−１〜１０−３
は、処理装置１０−１に代表して示す内部構成をもつ。

【００６２】処理装置１０−１の内部構成は図２の実施
例と同じであるが、更に故障検出を高速化するため、バ
ス１２に出力する情報Ｄ１を保持するＦＦ５６、バス１
２上に出力された情報Ｄ２を保持するＦＦ５８、更に出
力タイミング信号生成回路３２からのバス出力信号Ｅ２
を保持するＦＦ６０を新たに設けている。このようにＦ
Ｆ５６，５８，６０を設けたことで、それ以降の回路部
における判断処理を待つことなく、バス１２側に対する
内部回路の処理を終了することができ、バス１２の故障
検出の高速化を図ることができる。

【００６３】具体的には、出力情報生成回路２２で出力
情報Ｄ１が生成され、バス用トライステート回路２４を
介してバス１２に出力されると、この出力情報Ｄ１はＦ
Ｆ５６に保持される。また出力情報Ｄ１の生成と同時に
出力タイミング生成回路３２よりバス出力信号Ｅ２が出
力されるが、これもＦＦ６０で保持される。更にバス１
２上の情報は、バス用トライステート回路２４を介して
バス情報Ｄ２としてＦＦ５８に保持される。

【００６４】ＦＦ５６，５８に保持された情報Ｄ１，Ｄ
２は、バス情報一致判定回路３８で比較判定され、その
判定結果がバス情報故障検出回路４０でＦＦ６０に保持
されたバス出力信号Ｅ８を用いてバス情報の故障検出を
行う。図２のＦＦによる保持を行わない場合にあって
は、バス情報一致判定回路３８およびバス情報故障検出
回路４０による判定結果および検出結果が得られるま
で、外部のバス１２に対する出力情報Ｄ１の出力状態お
よび内部の出力タイミング生成回路３２からのバス出力
信号Ｅ２の出力状態を保持しなければならず、故障検出
のためにバスの１サイクルの時間が長めに必要となる。
これに対し、ＦＦ５６，５８，６０を設けたことで出力
情報Ｄ１，バス情報Ｄ２およびバス出力信号Ｅ２の出力
状態の継続がＦＦの保持タイミングまでの短い時間で済
み、故障検出の高速化が実現できる。この場合、バスサ
イクル数は増加するが、サイクル時間の短縮の方が大き
い。 （２）バス情報の故障検出 図４の実施例において、ＦＦ５６，５８，６０を設ける
ことで故障検出の高速化を図った場合の動作を説明す
る。出力情報生成回路２２で生成された出力情報Ｄ１
は、バス用トライステート回路２４に与えられる。ここ
で処理装置１０−１はマスター処理装置であることか
ら、バス出力イネーブル生成回路３４からのバスイネー
ブル信号Ｅ３がオンとなってドライバ２６をイネーブル
状態としている。

【００６５】この出力情報Ｄ１は出力ドライバ２６、入
出力端子３０を経由してバス１２に出力される。このと
き出力タイミング生成回路３２が出力したバス出力信号
Ｅ２は、ＦＦ６０に一旦保持され、バス出力信号Ｅ８と
してバス情報故障検出回路４０に出力される。バス１２
上に出力された情報は処理装置１０−１に入力され、バ
ス用トライステート回路２４を経由してＦＦ５８に一旦
保持される。このとき内部の出力情報生成回路２２で生
成した出力情報Ｄ１は、別のＦＦ５６に保持されてい
る。ＦＦ５６，５８に保持された出力情報Ｄ１とバス情
報Ｄ２は、バス情報一致判定回路３８に入力される。

【００６６】バス情報一致判定回路３８は、入力された
２つの情報Ｄ１，Ｄ２の一致判定を行い、一致していた
場合はバス正常信号Ｅ４をオンし、不一致であった場合
にはバス正常信号Ｅ４をオフにする。バス情報故障検出
回路４０は、バス情報一致判定回路３８から出力された
バス正常信号Ｅ４とＦＦ６０に保持されたバス出力信号
Ｅ８を入力し、バス出力信号Ｅ８がオンで且つバス正常
信号Ｅ４がオフの場合にのみ、バス情報の故障検出を意
味する不一致発生信号Ｅ５をオンにする。

【００６７】バス情報故障検出回路４０からの不一致発
生信号Ｅ５は、処理装置１０−１の図示しない内部回路
に入力され、バス１２自体の故障を含み、ＴＭＲユニッ
ト１０を構成している処理装置１０−１〜１０−３のい
ずれかで故障が発生したと判断し、必要な故障処理を行
う。このようなＴＭＲユニット１０を構成している各処
理装置１０−１〜１０−３について、バス１２に出力さ
れた出力情報、自らが生成した出力情報、更に自らが生
成した出力タイミングのそれぞれをバスごとに保持し、
装置内に保持したこれらの情報を使用してバス情報の故
障検出を行うことにより、バス１２のアクセスサイクル
数は若干増加するがバス１２のサイクルタイム自体を高
速化することができ、全体的にバス性能の向上を図るこ
とができる。 ４．故障検出タイミングの通知 （１）装置構成 図５は図４の実施例に更に、バス１２に対する情報出力
の出力タイミングに関する故障を検出する機能を設けた
ことを特徴とする。図５の実施例にあっては、ＴＭＲユ
ニット１０を構成する処理装置１０−１〜１０−３の中
の処理装置１０−１に代表して示すように、図４の実施
例に設けた回路に加え、更に、出力タイミング用トライ
ステート回路６２、ＦＦ７０およびバス情報チェックタ
イミング生成回路７２を設けている。

【００６８】即ち、出力タイミング生成回路３２で生成
されたバス出力信号Ｅ２は、出力タイミング用トライス
テート回路６２に設けられた出力ドライバ６４に入力さ
れる。出力ドライバ６４のイネーブル端子には、マスタ
ー情報一致判定回路１６より出力された自マスター信号
Ｅ１が入力される。処理装置１０−１はマスター処理装
置であることから、自マスター信号Ｅ１はオンになって
おり、出力ドライバ６４がイネーブル状態にあり、バス
出力信号Ｅ２は出力ドライバ６４から入出力端子６８−
１に出力される。この入出力端子６８に相当する端子
が、他の処理装置１０−２，１０−３にも入出力端子６
８−２，６８−３として設けられており、入出力端子６
８−１〜６８−３の間を専用の信号線７５で接続してい
る。

【００６９】このため、出力タイミング用トライステー
ト回路６２の出力ドライバ６４から出力された処理装置
１０−１のバス出力信号Ｅ２は、信号線７５を介して他
の処理装置１０−２，１０−３の入出力端子６８−２，
６８−３に供給される。一方、出力タイミング用トライ
ステート回路６２には入力ドライバ６６が設けられてお
り、入出力端子６８−１を介して信号線７５より入力し
たバス出力信号を入力して、出力タイミング信号Ｅ９を
得るようにしている。出力タイミング用トライステート
回路６２に対する処理装置１０−１自身で生成したバス
出力信号Ｅ２はＦＦ６０に保持され、また出力タイミン
グ用トライステート回路６２の入力ドライバ６６より出
力された出力タイミング信号Ｅ９はＦＦ７０に保持され
る。

【００７０】ＦＦ６０，７０の出力は、ＯＲゲート７４
を備えたバス情報チェックタイミング生成回路７２に入
力される。バス情報チェックタイミング生成回路７２
は、ＯＲゲート７４により、処理装置１０−１自身で生
成したバス出力信号Ｅ２のＦＦ６０による保持信号と、
信号線７５を介して入力した出力タイミング信号のＦＦ
７０の保持信号のＯＲ出力として、バスチェック信号Ｅ
１０を出力する。

【００７１】このバスチェック信号Ｅ１０は、バス情報
故障検出回路４０にバス情報一致判定回路３８からのバ
ス正常信号Ｅ４と共に入力される。正常な動作状態にあ
っては、ＦＦ６０による内部のバス出力信号Ｅ２の保持
出力と信号線７５による出力タイミング信号のＦＦ７０
による保持出力は、同時に得られる。これに対し、同じ
動作を行っている処理装置１０−１〜１０−３の間で出
力タイミングにずれがあると、スレーブ処理装置となる
処理装置１０−２，１０−３にあっては、ＦＦ６０，７
０の保持出力のいずれか一方が先に得られる。例えば、
ＦＦ７０によりマスター処理装置１０−１からの出力タ
イミング信号が先にオンして、バス情報チェックタイミ
ング生成回路７２より出力されるバスチェック信号Ｅ１
０がオンになったとする。

【００７２】このとき処理装置１０−２または１０−３
では出力タイミング生成回路３２からのバス出力信号Ｅ
２はオンとなっておらず、出力情報生成回路２２からの
出力情報Ｄ１の送出が行われていないため、バス情報一
致判定回路３８からのバス正常信号Ｅ４はオフとなって
おり、バスチェック信号Ｅ１０のみがオンすることで不
一致発生信号Ｅ５がオンし、処理装置１０−１〜１０−
３の間で情報出力タイミングに関する故障が発生したこ
とを認識することができる。 （２）出力タイミングと故障検出 次に図５の実施例における処理装置１０−１の動作を説
明する。

【００７３】処理装置１０−１のマスター情報一致判定
回路１６は、マスター情報レジスタ１４の装置番号と外
部から入力された自処理装置の番号とを比較し、両者が
一致していることから、自マスター信号Ｅ１をオンして
おり、このため出力タイミング用トライステート回路６
２の出力バッファ６４をイネーブル状態としている。出
力情報生成回路２２は、内部回路からの各種の指示によ
り必要に応じて出力情報Ｄ１を生成している。生成され
た情報Ｄ１は、バス用トライステート回路２４の出力ド
ライバ２６に与えられる。このとき同時に出力タイミン
グ生成回路３２よりバス出力信号Ｅ２が生成されてオン
となり、バス出力イネーブル生成回路３４からのイネー
ブル信号Ｅ３がオンとなり、出力ドライバ２６がイネー
ブル状態になる。このため出力情報生成回路２２からの
出力情報Ｄ１は、出力ドライバ２６よりバス１２に出力
される。

【００７４】一方、出力タイミング生成回路３２で生成
されたバス出力信号Ｅ２は、出力タイミング用トライス
テート回路６２の出力ドライバ６４に入力される。出力
ドライバ６４は、このときマスター情報一致判定回路１
６からの自マスター信号Ｅ１がオンとなることでイネー
ブル状態にあり、入力したバス出力信号Ｅ２を入出力端
子６８を介し信号線７５に出力する。同時に、出力タイ
ミング生成回路３２からのバス出力信号Ｅ２はＦＦ６０
に保持される。

【００７５】出力タイミング用トライステート回路６２
の入力ドライバ６６は、このとき出力ドライバ６４より
出力されたバス出力信号Ｅ２を出力タイミング信号Ｅ９
として入力し、ＦＦ７０に保持させる。バス情報チェッ
クタイミング生成回路７２は、ＦＦ６０，７０の保持出
力のＯＲをとることでバスチェック信号Ｅ１０をオンと
する。

【００７６】一方、バス情報一致判定回路３８は、ＦＦ
５６に保持された出力情報Ｄ１とＦＦ５８に同時に保持
されたバス情報Ｄ２の一致判定を行い、両情報Ｄ１，Ｄ
２が一致していた場合はバス正常信号Ｅ４をオンにし、
不一致であった場合にはバス正常信号Ｅ４をオフにす
る。バス正常信号Ｅ４は、バスチェック信号Ｅ１０と共
にバス情報故障検出回路４０に入力される。バス情報故
障検出回路４０は、バス情報一致検出回路からのバス正
常信号Ｅ４がオフの場合にのみ、バスチェック信号Ｅ１
０がオンとなったタイミングで、バス情報の故障検出を
意味する不一致発生信号Ｅ５をオンにする。

【００７７】バス情報故障検出回路４０より出力された
不一致発生信号Ｅ５は、図示しない内部の各回路に与え
られ、バス１２自体の故障を含むＴＭＲユニット１０を
構成している処理装置１０−１〜１０−３のいずれかで
故障が発生したと判断し、必要な故障処理を行う。 ５．故障検出結果の通知 （１）装置構成 図６に示すＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３は、バス情報の不一致を検出した場合、
不一致検出を示す信号をバス情報故障検出信号として処
理装置１０−１〜１０−３ごとに別々に出力する。処理
装置１０−１〜１０−３は、専用の信号線８６−１，８
６−２，８６−３を介して他の処理装置から送られてく
るバス情報故障検出信号を受信し、故障発生の判定を行
う。

【００７８】これによって、ＴＭＲユニット１０を構成
する処理装置１０−１〜１０−３のいずれかで発生した
故障を全処理装置で検出することができる。このような
故障検出結果の通知のため、図６の処理装置１０−１に
代表して示すように、図５の構成に加え新たに、一致検
出用トライステート回路７６、装置番号デコード回路８
２、ＦＦ８８，９０，９２およびバス情報故障通知信号
生成回路９４が設けられる。

【００７９】一致検出用トライステート回路７６には、
処理装置１０−１〜１０−３に対応して３つのトライス
テート回路が設けられる。即ち、処理装置１０−１に対
応してイネーブル端子付きの出力ドライバ７８−１と入
力ドライバ８０−１が設けられ、処理装置１０−２に対
応してイネーブル端子付きの出力ドライバ７８−２と入
力ドライバ８０−２が設けられ、更に処理装置１０−３
に対応してイネーブル端子付きの出力ドライバ７８−３
と入力ドライバ８０−３が設けられている。

【００８０】装置番号デコード回路８２は、外部から入
力された装置番号をデコードして、デコード信号Ｅ１１
−１，Ｅ１１−２またはＥ１１−３のいずれか１つをオ
ンにする。ここで、デコード信号Ｅ１１−１は装置番号
＃１のデコードでオンし、デコード信号Ｅ１１−２は装
置番号＃２のデコードでオンし、更にデコード信号Ｅ１
１−３は装置番号＃３のデコードでオンする。

【００８１】装置番号デコード回路８２からのデコード
信号Ｅ１１−１〜Ｅ１１−３は、一致検出用トライステ
ート回路７６の出力ドライバ７８−１〜７８−３のイネ
ーブル端子に与えられる。これによって、外部から設定
された装置番号＃１に対し装置番号デコード回路８２は
デコード信号Ｅ１１−１のみをオンしているため、出力
ドライバ７８−１のみがイネーブル状態となる。

【００８２】出力ドライバ７８−１〜７８−３には、バ
ス情報故障検出回路４０によるバス情報の不一致を示す
バス情報故障検出信号Ｅ５が並列的に入力される。出力
ドライバ７８−１〜７８−３の出力は入出力端子８４−
１１，８４−１２，８４−１３のそれぞれに接続され、
専用の信号線８６−１，８６−２，８６−３を介して他
の処理装置１０−２，１０−３に接続される。

【００８３】処理装置１０−２，１０−３は、処理装置
１０−１と同様、対応する入出力端子８４−２１〜８４
−２３および８４−３１〜８４−３３を備えており、そ
れぞれ専用の信号線８６−１〜８６−３に接続してい
る。一致検出用トライステート回路７６に設けた入力ド
ライバ８０−１〜８０−３の出力は、ＦＦ８８，９０，
９２のそれぞれに接続される。

【００８４】ＦＦ８８，９０，９２はバス情報故障検出
信号の遅延を考慮して設けられたもので、遅延が問題に
ならない場合は設ける必要はない。ＦＦ８８，９０，９
２に保持されたバス情報故障検出信号は、それぞれ保持
信号Ｅ１３，Ｅ１４，Ｅ１５として、ＯＲゲート９６を
用いたバス情報故障通知信号生成回路９４に入力され
る。

【００８５】バス情報故障通知信号生成回路９４は、処
理装置１０−１，１０−２，１０−３に対応したバス情
報故障検出信号の保持信号Ｅ１３，Ｅ１４，Ｅ１５のＯ
Ｒをとって、処理装置１０−１〜１０−３のいずれかで
故障を検出したことを示すバス情報故障判定信号Ｅ２１
を内部回路へ出力する。 （２）故障検出結果の外部出力と装置内での故障検出 次に、図６の処理装置１０−１の動作を故障検出結果の
外部出力と装置内での故障検出に分けて説明する。

【００８６】図５の実施例で説明したとおり、処理装置
１０−１で生成した出力情報とバス１２上のバス情報が
不一致の場合、バス情報故障検出回路４０からのバス情
報故障検出信号Ｅ５がオンとなり、一致検出用トライス
テート回路７６に入力される。一方、外部から入力され
た処理装置番号＃１は装置番号デコード回路８２で解読
され、装置番号＃１に対応したデコード信号Ｅ１１−１
のみをオンにする。このため、一致検出用トライステー
ト回路７６の処理装置１０−１に対応した出力ドライバ
７８−１のみがイネーブル状態となり、バス情報故障検
出信号Ｅ５は信号線８６−１に出力され、他の処理装置
１０−２，１０−３に送られるとともに、ＦＦ８８に保
持される。

【００８７】一方、他の処理装置１０−２，１０−３に
おいて、同様にしてバス情報故障検出信号が信号線８６
−２または８６−３に出力されている場合には、一致検
出用トライステート回路７６の入力ドライバ８０−２，
８０−３よりバス情報故障検出信号の受信信号が得ら
れ、ＦＦ９０，９２に保持される。この結果、ＦＦ８８
には処理装置１０−１で検出したバス情報故障検出信号
Ｅ５が保持され、ＦＦ９０には処理装置１０−２より信
号線８６−２を介して送られてきたバス情報故障検出信
号が保持され、更にＦＦ９２には処理装置１０−３より
信号線８６−３を介して送られてきたバス情報故障検出
信号が保持され、それぞれ保持信号Ｅ１３，Ｅ１４，Ｅ
１５としてバス情報故障通知信号生成回路９４に入力さ
れる。

【００８８】バス情報故障通知信号生成回路９４は、処
理装置１０−１〜１０−３の各々のバス情報故障検出を
示す保持信号１３，Ｅ１４，Ｅ１５のＯＲをとり、処理
装置１０−１〜１０−３のいずれかで故障を検出したこ
とを示すバス情報故障判定信号Ｅ２１を生成して内部回
路へ出力し、必要な故障処理を行わせる。 ６．故障箇所の判定 （１）装置構成 図７は、ＴＭＲユニット１０を構成する処理装置１０−
１〜１０−３のいずれかでバス１２の故障を含む処理装
置の故障が検出された場合に、どこで故障が発生したか
を判定するようにした実施例である。この故障箇所の判
定のため、処理装置１０−１に代表して示すように、図
６に設けたバス情報故障通知信号生成回路９４に代えて
新たに故障処理装置を判定するバス情報故障判定回路９
８が設けられる。

【００８９】バス情報故障判定回路９８に対しては、Ｆ
Ｆ８８，９０，９２で保持された処理装置１０−１，１
０−２，１０−３ごとのバス情報故障検出信号Ｅ１３，
Ｅ１４，Ｅ１５が入力される。更に、バス情報故障判定
回路９８に対しては、現在、マスター処理装置として設
定している装置番号をセットしたマスター情報レジスタ
１４からのレジスタ信号Ｅ０を入力している。

【００９０】このレジスタ信号Ｅ０は、処理装置１０−
１〜１０−３の装置番号を＃１，＃２，＃３とすると、
２ビット信号で表わされる。処理装置１０−１をマスタ
ー装置とした場合にはマスター装置番号＃１に対応した
（０１）が出力され、処理装置１０−２をマスター装置
とした場合には装置番号＃２に対応した２ビットデータ
（１０）が出力され、更に処理装置１０−３をマスター
装置とした場合には装置番号＃３を示す２ビットデータ
（１１）が出力され、各々レジスタ信号Ｅ０として入力
される。

【００９１】バス情報故障判定回路９８は、各処理装置
１０−１〜１０−３からのバス情報故障検出信号Ｅ１３
〜Ｅ１５およびマスター情報レジスタ１４からのレジス
タ信号Ｅ０に基づき、故障箇所を示す判定信号Ｅ１８，
Ｅ１９，Ｅ２０またはＥ２１′のいずれかをオンとす
る。図８は図７のバス情報故障判定回路９８の回路ブロ
ック図である。図８において、バス情報故障判定回路９
８は、マスター処理装置を決めるマスター番号＃１，＃
２，＃３の各々に対応して、＃１用故障判定回路１０
０、＃２用故障判定回路１０２および＃３用故障判定回
路１０４を備える。

【００９２】即ち、処理装置１０−１がマスター装置に
設定されていると＃１用故障判定回路１００の出力信号
が判定に用いられ、処理装置１０−２がマスター装置に
セットされていると＃２用故障判定回路１０２の出力信
号が判定に用いられ、また処理装置１０−３がマスター
装置にセットされている場合には＃３用故障判定回路１
０４の出力信号が判定に用いられる。

【００９３】＃１用故障判定回路１００はＡＮＤゲート
１０６，１０８，１１２，１１４，１１６およびＯＲゲ
ート１１０で構成される。＃２用故障判定回路１０２お
よび＃３用故障判定回路１０４も＃１用故障判定回路１
００と同じゲート回路を有する。＃１用故障判定回路１
００，＃２用故障判定回路１０２および＃３用故障判定
回路１０４の相違は、入力信号Ｅ１３，Ｅ１４，Ｅ１５
の入力位置が相違している。

【００９４】入力信号Ｅ１３は処理装置１０−１のバス
情報故障検出信号であり、入力信号Ｅ１４は処理装置１
０−２のバス情報故障検出信号であり、更に入力信号Ｅ
１５は処理装置１０−３のバス情報故障検出信号であ
る。＃１用故障判定回路１００には、入力信号Ｅ１３，
Ｅ１４，Ｅ１５の順番に入力される。これに対し＃２用
故障判定回路１０２には、入力信号Ｅ１４，Ｅ１５，Ｅ
１３の順番に入力される。

【００９５】更に＃３用故障判定回路１０４には、入力
信号Ｅ１５，Ｅ１３，Ｅ１４の順番に入力される。＃１
用故障判定回路１００，＃２用故障判定回路１０２およ
び＃３用故障判定回路１０４に続いては、選択回路１１
８，１２０，１２２が設けられる。選択回路１１８は、
＃１用故障判定回路１００からの４つの信号出力に対応
してＡＮＤゲート１２６，１２８，１３０，１３２を設
けている。ＡＮＤゲート１２６，１２８，１３０，１３
２は、マスター情報レジスタ１４からのレジスタ信号Ｅ
０としての２ビットのレジスタ信号Ｅ１６，Ｅ１７を入
力したＡＮＤゲート１２４により選択される。 （２）故障処理装置の判定 処理装置１０−１をマスター装置とした場合のマスター
情報レジスタ信号Ｅ１６，Ｅ１７は、装置番号＃１を２
ビットで表わした（０１）であることから、上位ビット
のレジスタ信号Ｅ１７を反転入力することで、レジスタ
信号（０１）の入力で出力が１となり、ＡＮＤゲート１
２６，１２８，１３０，１３２を許容状態とする。

【００９６】この選択回路１１８の構成は、選択回路１
２０，１２２についても同様であり、レジスタ信号Ｅ１
６，Ｅ１７の２ビットデータで許容状態を作り出すＡＮ
Ｄゲート１３４，１４４に対する入力状態が異なる。即
ち、選択回路１２０にあっては、処理装置１０−２をマ
スター装置とした場合の装置番号＃２の２ビットレジス
タ信号（１０）で出力を１とするように、レジスタ信号
Ｅ１６を反転入力としている。

【００９７】また選択回路１２２は、処理装置１０−３
をマスター装置としたときの装置番号＃３に対応した２
ビットデータ（１１）で出力１となるように、ＡＮＤゲ
ート１４４にレジスタ信号Ｅ１６，Ｅ１７を直接入力し
ている。最終段には、選択回路１１８，１２０，１２２
の各出力のＯＲをとる４つのＯＲゲート１５４，１５
６，１５８，１６０が設けられる。ＯＲゲート１５４，
１５６，１５８，１６０の出力信号Ｅ１８，Ｅ１９，Ｅ
２０，Ｅ２１は故障箇所の判定信号であり、判定信号Ｅ
１８がオンすると処理装置１０−１の故障を示す。判定
信号Ｅ１９がオンすると処理装置１０−２の故障を示
し、判定信号Ｅ２０がオンすると処理装置１０−３の故
障を示し、更に判定信号Ｅ２１′がオンするとバス１２
の故障を示す。

【００９８】図９は、マスター処理装置を装置番号＃１
の処理装置１０−１としたときの図８の実施例における
故障判定内容である。図９において、○印が、処理装置
１０−１〜１０−３が正常でそれぞれのバス情報故障検
出信号Ｅ１３，Ｅ１４，Ｅ１５がオフとなって故障検出
なしの場合である。また×印が、処理装置１０−１〜１
０−３のバス情報故障検出信号がオンとなって故障検出
ありの場合である。

【００９９】まずモード１にあっては、処理装置１０−
１〜１０−３のいずれにおいても故障検出が行われてお
らず、この場合の故障処理装置の判定結果は、全処理装
置が正常となる。モード２は、スレーブ処理装置として
の処理装置１０−３が故障した場合である。モード３
は、スレーブ処理装置としての処理装置１０−２が故障
した場合である。

【０１００】モード４は、マスター処理装置としての処
理装置１０−１が正常でスレーブ処理装置としての処理
装置１０−２，１０−３の両方で故障が検出された場合
である。この場合には、２台のスレーブ処理装置として
の処理装置１０−２，１０−３が故障ではなく、マスタ
ー処理装置としての処理装置１０−１に故障があるもの
と判定される。モード５は、処理装置１０−１が故障し
た場合である。

【０１０１】モード６は、マスター処理装置としての処
理装置１０−１と２台のスレーブ処理装置の内の処理装
置１０−３が故障を検出した場合である。この場合は二
重故障ということができる。モード７も、マスター処理
装置としての処理装置１０−１と２台のスレーブ処理装
置の内の処理装置１０−２が故障を検出した場合であ
り、この場合にも、いわゆる二重故障と判定する。

【０１０２】モード８は処理装置１０−１〜１０−３の
全てが故障を検出した場合であり、この場合には、処理
装置１０−１〜１０−３の故障ではなくバス１２の故障
と判定される。図８の＃１用故障判定回路１００は、図
９におけるモード４，５、モード３、モード２およびモ
ード８における、それぞれの故障箇所の判定を論理的に
行う。まずＡＮＤゲート１０６にはバス情報故障検出信
号Ｅ１３，Ｅ１４，Ｅ１５の３つが入力され、その内、
処理装置１０−１の故障検出を示す信号Ｅ１３が反転入
力となっている。このため、（Ｅ１３，Ｅ１４，Ｅ１
５）＝（０１１）となるモード４でＡＮＤゲート１０６
の出力はオンとなる。

【０１０３】ＡＮＤゲート１０８は、処理装置１０−１
の故障検出信号Ｅ１３を入力すると共に、処理装置１０
−２の故障検出信号Ｅ１４を反転入力している。このた
め、（Ｅ１３，Ｅ１４）＝（１０）となったときＡＮＤ
ゲート１０８の出力がオンする。これは図９のモード５
における処理装置１０−１，１０−２の故障検出状態を
判定している。このとき処理装置１０−３の故障検出状
態は無視し、回路構成を簡略化している。

【０１０４】ＯＲゲート１１０は、図９のモード４とモ
ード５はいずれも処理装置１０−１の故障であることか
ら両者のＯＲをとり、選択回路１１８およびＯＲゲート
１５４を介して、処理装置１０−１が故障箇所であるこ
とを示す判定信号Ｅ１８をオンとしている。ＡＮＤゲー
ト１１２は、処理装置１０−２の故障検出信号Ｅ１４を
入力すると共に、処理装置１０−３の故障検出信号を反
転入力する。このため、（Ｅ１４，Ｅ１５）＝（１０）
のときＡＮＤゲート１１２の出力がオンとなる。これは
図９のモード３の処理装置１０−２が故障した場合であ
り、したがって選択回路１１８およびＯＲ回路１５６を
介して判定信号Ｅ１９がオンとなり、モード３の故障判
定結果、即ち処理装置１０−２が故障箇所であることを
示す。

【０１０５】ＡＮＤゲート１１４は、処理装置１０−２
の故障検出信号Ｅ１４を反転入力し、処理装置１０−３
の故障検出信号Ｅ１５をそのまま入力する。このため、
（Ｅ１４，Ｅ１５）＝（０１）のときＡＮＤゲート１１
４の出力がオンになる。これは図９のモード２における
処理装置１０−３が故障した場合であり、選択回路１１
８およびＯＲゲート１５８を介して判定信号Ｅ２０がオ
ンとなり、モード２の処理装置１０−３が故障箇所であ
ることを示す。

【０１０６】更にＡＮＤゲート１１６は、３つの故障検
出信号Ｅ１３，Ｅ１４，Ｅ１５のＡＮＤをとっており、
これは図９のモード８の処理装置１０−１〜１０−３の
全てが故障を検出した場合であり、選択回路１１８およ
びＯＲゲート１６０を介して判定信号Ｅ２１をオンし、
これによってバス１２の故障を示すことになる。図８の
＃２用故障判定回路１０２が有効となるのは、処理装置
１０−２をマスター処理装置とし残り２つの処理装置１
０−１，１０−３をスレーブ処理装置とした場合であ
る。このとき判定条件は、図９におけるマスター処理装
置を処理装置１０−２とし、第１のスレーブ処理装置を
処理装置１０−３とし、第２のスレーブ処理装置を処理
装置１０−１とすればよい。

【０１０７】同様に、＃３用故障判定回路１０４が有効
となるのは、処理装置１０−３をマスター処理装置とし
た場合である。この場合の判定条件は、図９のマスター
処理装置を処理装置１０−３とし、第１のスレーブ処理
装置を処理装置１０−１とし、第２のスレーブ処理装置
を処理装置１０−２とすればよい。 ７．故障発生時の各種資源の更新抑止 （１）装置構成 図１０は、ＴＭＲユニット１０の各処理装置１０−１〜
１０−３で故障が検出された場合に、故障が発生したサ
イクルの情報による装置内部の各資源の更新を抑止する
ための実施例である。図１０の実施例は、図６の故障検
出の実施例に加え、処理装置１０−１に代表して示すよ
うに、更新抑止の対象となる内部回路の一部１６２、内
部制御回路１６４、バス１２からのデータを保持するた
めのＦＦ１６６を新たに示している。

【０１０８】ここで図１０の実施例は図６の実施例によ
る故障検出を例にとっているが、これ以外の図２，図
４，図５に示した故障検出についても同様に適用でき、
この場合には、バス情報を保持するためのＦＦの段数が
必要に応じて変更されることになる。 （２）バス情報の保持 図６の実施例で詳細に説明したように、処理装置１０−
１でバス情報の故障が検出されると、バス情報故障通知
信号生成回路９４からバス情報故障通知信号Ｅ２１が出
力される。

【０１０９】一方、バス１２から入力された情報は、バ
ス用トライステート回路２４に続いて設けられたＦＦ５
８と次の内部回路の一部分１６２に至る経路に設けたＦ
Ｆ１６６の２つにより、２サイクルに亘り順次保持され
る。ＦＦ１６６は、バス情報故障通知信号作成回路９４
におけるバス情報故障通知信号Ｅ２１の生成とバス１２
からの情報のタイミングを合わせるために設けている。

【０１１０】ここでＦＦ５８に保持されたバス情報をＤ
２、次のＦＦ１６６に保持されたバス情報をＤ２−１と
する。ＦＦ１６６に保持されたバス情報Ｄ２−１は、内
部回路の一部分１６２に送られる。 （３）各種資源の更新抑止 ここで、更新抑止の対象となる資源としてＴＭＲユニッ
ト１０以外の処理装置からリードしてきたデータにより
更新される内部回路のレジスタを例にとって、故障発生
時の更新抑止を説明する。

【０１１１】図１１は図１０の内部回路の一部分１６２
の一例を示す。この内部回路の一部分はＦＦを用いたレ
ジスタ１７６を有し、レジスタ１７６のデータ入力側に
ＡＮＤゲート１６８，１７０，１７２とＯＲゲート１７
４を用いたマルチプレクサ回路を設けている。またレジ
スタ１７６はイネーブル端子１８０を有し、図１０のバ
ス情報故障通知信号Ｅ２１をインバータ１７８を介して
入力している。

【０１１２】レジスタ１７６を更新するためにＴＭＲユ
ニット１０以外の処理装置からデータをリードした場
合、バス１２上のデータは、２サイクル後にバスデータ
Ｄ２−１として、レジスタ１７６に対する入力マルチプ
レクサ回路のＡＮＤゲート１６８に入力する。ＡＮＤゲ
ート１６８には図１０の内部制御回路１６４からバス選
択信号Ｅ２２が入力しており、バス１２からのデータＤ
２−１の入力と同時にバス選択信号Ｅ２２がオンにな
る。このとき、他のＡＮＤゲート１７０，１７２に対す
る選択信号はオフとなっている。

【０１１３】バス選択信号Ｅ２２のオンにより入力マル
チプレクサ回路のＡＮＤゲート１６８より出力されたデ
ータＤ２−１は、ＯＲゲート１７４を介してレジスタ１
７６に入力される。通常時にあっては、バス情報故障通
知信号Ｅ２１がオフにあり、レジスタ１７６はイネーブ
ル状態にあるため、バス１２上のデータが２サイクル後
にレジスタ１７６にセットされる。

【０１１４】しかしながら、バス情報の故障が検出され
た場合には、バス情報故障通知信号Ｅ２１が２サイクル
後にオンとなるため、２サイクル後のタイミングでイン
バータ１７８による反転信号を受けたイネーブル端子１
８０はオフとなり、レジスタ１７６に対するデータＤ２
−１の書込みは抑止される。このため、バス情報の故障
発生時のデータによるレジスタ１７６の内容の破壊を抑
止することができる。

【０１１５】この実施例における各種資源の更新抑止
は、レジスタの制御を例にとっているが、他の内部回路
についても必要に応じて同様の制御を行い、故障発生時
のバス情報による内部資源の破壊を抑止することができ
る。また図１１の内部回路については、故障検出時の抑
止サイクル期間は１サイクルとなるが、必要に応じて連
続して必要なサイクル間、抑止するようにしてもよい。 ８．故障処理装置の切り離し （１）装置構成 図１２は、故障発生時に故障箇所がバスを介して他の処
理装置に悪影響を及ぼさないようにＴＭＲユニット１０
から切り離すための構成を備えた実施例である。

【０１１６】図１２において、処理装置１０−１に代表
して示すＴＭＲユニット１０を構成する処理装置は、故
障検出については図７と同じであるが、図７のバス情報
故障判定回路９８に代えてバス情報故障判定回路１８２
を設け、また図７のバス出力イネーブル生成回路３４に
代えてバス出力イネーブル生成回路１８４を設けてい
る。

【０１１７】バス情報故障判定回路１８２に対しては、
図７の実施例と同様、処理装置１０−１，１０−２，１
０−３ごとのバス情報故障検出信号のＦＦ８８，９０，
９２による保持信号Ｅ１３，Ｅ１４，Ｅ１５が入力され
る。また装置番号デコード回路８２でデコードされた外
部からの装置番号＃１のデコードによるデコード信号Ｅ
１１−１，Ｅ１１−２，Ｅ１１−３が入力される。

【０１１８】処理装置１０−１にあっては、装置番号＃
１を入力していることから、装置番号デコード回路８２
より出力される３つのデコード信号の内のデコード信号
Ｅ１１−１のみがオンとなっている。更にバス情報故障
判定回路１８２には、マスター情報レジスタ１４に保持
されている現在のマスター処理装置の装置番号＃１を示
すマスター装置番号信号Ｅ０も入力している。このマス
ター装置番号信号Ｅ０は２ビットの信号Ｅ１６，Ｅ１７
からなり、装置番号＃１の場合は（Ｅ１７，Ｅ１６）＝
（０１）となっている。

【０１１９】バス情報故障判定回路１８２は、入力され
たバス情報故障検出信号Ｅ１３，Ｅ１４，Ｅ１５、装置
番号のデコード信号Ｅ１１−１〜Ｅ１１−３、およびマ
スター装置番号信号Ｅ０（Ｅ１６，Ｅ１７の２ビット信
号）に基づき、故障した処理装置が自分自身か否かの判
定を行い、自分自身の故障と判定した場合には故障処理
装置判定信号Ｅ２４をオンにする。

【０１２０】バス出力イネーブル生成回路１８４は、正
常状態でオンされるバス出力許可フラグをもっている。
バス出力許可フラグがオンで、且つマスター情報一致判
定回路１６からの自マスター信号Ｅ１がオンしている状
態で、出力情報生成回路２２による出力情報Ｄ１の生成
に同期して出力タイミング生成回路３２で生成されたバ
ス出力信号Ｅ２がオンになると、バス用トライステート
回路２４の出力ドライバ２６に対するイネーブル信号Ｅ
３をオンする。 （２）故障処理装置の判定 図１３は図１２のバス情報故障判定回路１８２の実施例
である。

【０１２１】図１３において、バス情報故障判定回路１
８２は、処理装置１０−１をマスター装置とした場合に
故障箇所を判定する＃１用故障判定回路１８６、処理装
置１０−３をマスター装置としたときの故障箇所を判定
する＃２用故障判定回路１８８、および処理装置１０−
２をマスター装置としたときの故障箇所を判定する＃３
用故障判定回路１９０を備える。

【０１２２】＃１用、＃２用、＃３用の各故障判定回路
１８６，１８８，１９０は、＃１用故障判定回路１８６
に代表して示すように、同じ回路構成をもつ。即ち、４
つのＡＮＤゲート１０６，１０８，１１２，１１４とＯ
Ｒゲート１１０を備える。この回路は、図７のバス情報
故障判定回路９８の実施例を示した図８の＃１用故障判
定回路１００のＡＮＤゲート１１６を除いた回路であ
る。

【０１２３】＃１用、＃２用、＃３用故障判定回路１８
６，１８８，１９０に続いては、選択回路１９２，１９
４，１９６が設けられる。この選択回路１９２，１９
４，１９６も、図８の選択回路１１８，１２０，１２２
におけるＡＮＤゲート１３２，１４２，１５２を除いた
と同じ回路である。続いてＯＲゲート１５４，１５６，
１５８が設けられ、これは図８の最終段のＯＲゲート１
６０を除いたと同じ回路である。更に、ＡＮＤゲート１
９８，２００，２０２とＯＲゲート２０４の出力回路部
が設けられる。

【０１２４】図１３の＃１用故障判定回路１８６は、処
理装置１０−１，１０−２，１０−３の故障検出信号Ｅ
１３，Ｅ１４，Ｅ１５を入力しており、図９に示した表
に従った故障処理装置の判定を論理的に行う。即ちＡＮ
Ｄゲート１０６は、図９のモード４におけるマスター処
理装置としての処理装置１０−１が正常で、スレーブ処
理装置としての２台の処理装置１０−２，１０−３で故
障検出となった場合に、出力をオンし、マスター処理装
置としての処理装置１０−１の故障を判定する。

【０１２５】またＡＮＤゲート１０８は、図９のモード
５におけるマスター処理装置としての処理装置１０−１
が故障しスレーブ処理装置としての２台の処理装置１０
−２，１０−３が正常なときに出力がオンし、処理装置
１０−１の故障を判定する。ＡＮＤゲート１０６，１０
８のいずれの出力がオンとなった場合にも処理装置１０
−１の故障であることから、ＯＲゲート１１０でとりま
とめて出力する。

【０１２６】ＡＮＤゲート１１２は、図９のモード３の
スレーブ処理装置としての処理装置１０−２が故障のと
き出力がオンし、処理装置１０−２の故障を判定する。
更にＡＮＤゲート１１４は図９のモード２であり、スレ
ーブ処理装置としての処理装置１０−３が故障のとき出
力がオンし、処理装置１０−３の故障を判定する。続い
て設けられた選択回路１９２は、マスター情報レジスタ
１４にセットされたマスター装置番号＃１に対応した２
ビットの信号Ｅ１６，Ｅ１７の組合せによる（Ｅ１７，
Ｅ１６）＝（０１）によってＡＮＤゲート１２４の出力
をオンし、３つのＡＮＤゲート１２６，１２８，１３０
を許容状態として＃１用故障判定回路１８６からの判定
信号を出力させる。

【０１２７】このため、ＯＲゲート１５４の出力信号Ｅ
１８がオンするとマスター処理装置としての処理装置１
０−１の故障を示し、ＯＲゲート１５６の出力信号Ｅ１
９がオンするとスレーブ処理装置としての処理装置１０
−２の故障を示し、更にＯＲゲート１５８の出力信号Ｅ
２０がオンするとスレーブ処理装置としての処理装置１
０−３の故障を示すことになる。

【０１２８】次のＡＮＤゲート１９８，２００，２０２
の各々には、図１２の装置番号デコード回路８２からの
デコード信号Ｅ１１−１，Ｅ１１−２，Ｅ１１−３が入
力されている。処理装置１０−１にあっては、外部から
装置番号＃１がセットされているため、デコード信号Ｅ
１１−１のみがオンとなり、ＯＲゲート１５４からの処
理装置１０−１の故障を示す信号Ｅ１８のみが選択さ
れ、ＯＲゲート２０４を介して故障処理装置判定信号Ｅ
２４として、図１２のバス出力イネーブル生成回路１８
４に出力される。

【０１２９】（３）バス情報の出力抑止 図１４は、図１２のバス出力イネーブル生成回路１８４
の実施例である。このバス出力イネーブル生成回路１８
４は、フラグレジスタ２０５、フラグレジスタ２０５に
対するデータ入力用のＡＮＤゲート２０６、フラグレジ
スタ２０５のライトイネーブルとリセットを制御するＯ
Ｒゲート２０３、更に出力用のＡＮＤゲート２０８で構
成される。

【０１３０】フラグレジスタ２０５にはバス出力許可フ
ラグが用意されている。このバス出力許可フラグは、処
理装置の運用開始時にフラグをオンするためのセットデ
ータＤ３とソフトセット指示信号Ｅ２５をソフトウェア
の処理で供給することで、初期値としてバス出力許可フ
ラグ１がセットされ、以後、通常動作時はフラグ１が保
持されている。

【０１３１】図１３のバス情報故障判定回路１８２によ
り自装置による故障検出に基づき故障処理装置判定信号
Ｅ２４がオンになると、ＯＲゲート２０３を介してフラ
グレジスタ２０５にリセットが掛かり、バス出力許可フ
ラグが０にリセットされる。フラグレジスタ２０５にバ
ス出力許可フラグ１がセットされて保持されているとき
には、ＡＮＤゲート２０８に対するフラグ信号Ｅ２６は
オンしており、またマスター処理装置の場合には図１２
のマスター情報一致判定回路１６より出力される自マス
タ信号Ｅ１もオンになっている。このため図１２の出力
タイミング生成回路３２からのバス出力信号Ｅ２がオン
になったとき、図１４のＡＮＤゲート２０８の出力する
イネーブル信号Ｅ３がオンとなり、バス用トライステー
ト回路２４に設けている出力ドライバ２６をイネーブル
状態として、出力情報生成回路２２からの出力情報をバ
ス１２に送出することができる。

【０１３２】これに対し、自装置の故障検出に基づく故
障処理装置判定信号Ｅ２４のオンでフラグレジスタ２０
５のフラグが０にリセットされると、フラグ信号Ｅ２６
もオフとなってＡＮＤゲート２０８を禁止状態とし、イ
ネーブル信号Ｅ３をオフに固定する。これによって故障
を起こした処理装置からバス１２に対する出力情報の送
出を禁止し、バス１２から切り離す。このように故障を
起こした処理装置をバス１２から切り離すことで、他の
処理装置に悪影響を及ぼすことを防止できる。 ９．マスター処理装置の再決定 （１）装置構成 図１５は、現在マスター処理装置となっている処理装置
が故障発生によりバスから切り離された場合に、残され
ている正常なＴＭＲユニット１０を構成する処理装置間
で新たにマスター処理装置を決定して処理を継続するた
めのマスター処理装置の再決定の実施例である。

【０１３３】図１５において、ＴＭＲユニット１０を構
成する処理装置１０−１，１０−２，１０−３は、現在
マスター処理装置となっている処理装置１０−１に代表
して示す構成をもつ。この処理装置１０−１の構成は、
図７の実施例に設けているバス情報故障判定回路９８の
代わりにマスター処理装置故障判定回路２１２を設け、
更に図７のマスター情報レジスタ１４の代わりに別の構
成をもつマスター情報レジスタ２１４を設けたことを特
徴とする。それ以外の構成は図７の実施例と同じであ
る。 （２）マスター処理装置の故障判定 処理装置１０−１には、マスター処理装置の故障を判定
するためマスター処理装置故障判定回路２１２が設けら
れる。マスター処理装置故障判定回路２１２には、一致
検出用トライステート回路７６より得られた処理装置１
０−１〜１０−３の各故障検出結果に基づく信号がＦＦ
８８，９０，９２で保持され、故障検出信号Ｅ１３，Ｅ
１４，Ｅ１５として入力している。

【０１３４】またマスター情報レジスタ２１４に保持さ
れている現在のマスター処理装置番号、即ち処理装置１
０−１の装置番号＃１を示すマスター番号信号Ｅ０も入
力されている。このマスター番号信号Ｅ０は信号Ｅ１
７，Ｅ１６の２ビットの信号であり、マスター装置番号
＃１，＃２，＃３に対し２ビット信号（Ｅ１７，Ｅ１
６）は（０１）（１０）（１１）のように設定される。

【０１３５】マスター処理装置故障判定回路２１２は、
入力された故障検出信号Ｅ１３，Ｅ１４，Ｅ１５および
マスター番号信号Ｅ０（Ｅ１７，Ｅ１６の２ビットデー
タ）に基づいて、マスター処理装置の故障判定を行う。
図１６は図１５のマスター処理装置故障判定回路２１２
の実施例である。図１６において、処理装置１０−１を
マスター処理装置としたときの故障判定は＃１用故障判
定回路２１６で行われる。処理装置１０−２をマスター
処理装置としたときの故障判定は＃２用故障判定回路２
１８で行われる。更に、処理装置１０−３をマスター処
理装置としたときの故障判定は＃３用故障判定回路２２
０で行われる。

【０１３６】＃１用故障判定回路２１６はＡＮＤゲート
１０６，１０８およびＯＲゲート１１０を備える。＃１
用故障判定回路２１６の判定条件は、図９の表に従う。
即ち、図９のモード４とモード５のパターンにおける故
障検出信号Ｅ１３，Ｅ１４，Ｅ１５の入力に基づき、Ｏ
Ｒゲート１１０の出力がオンになる。即ち、モード４は
マスター処理装置としての処理装置１０−１が正常でス
レーブ処理装置としての２台の処理装置１０−２，１０
−３を検出した故障の場合であり、この場合にはマスタ
ー処理装置としての処理装置１０−１の故障と判定され
る。

【０１３７】このとき故障検出信号Ｅ１３はオフ、故障
検出信号Ｅ１４，Ｅ１５の２つがオンとなる。したがっ
て、ＡＮＤゲート１０６の出力がオンになる。図９のモ
ード５はＡＮＤゲート１０８で判定される。モード５は
マスター処理装置としての処理装置１０−１が故障でス
レーブ処理装置としての処理装置１０−２が正常な場合
であり、この場合にはマスター処理装置としての処理装
置１０−１の故障と判定される。このとき故障検出信号
Ｅ１３がオン、故障検出信号Ｅ１４がオフであることか
ら、ＡＮＤゲート１０８の出力がオンになる。

【０１３８】マスター処理装置が処理装置１０−２，１
０−３である場合の＃２用故障判定回路２１８と＃３用
故障判定回路２２０については、回路構成は同じである
が故障検出信号Ｅ１３，Ｅ１４，Ｅ１５の入力位置が異
なっている。＃２用故障判定回路２１８はマスター処理
装置にセットされている処理装置１０−２の故障を検出
して出力をオンする。また＃３用故障判定回路２２０は
マスター処理装置に処理装置１０−３が設定されている
場合に故障を検出して出力をオンするようになる。

【０１３９】＃１，＃２，＃３用故障判定回路２１６，
２１８，２２０に続いては、３入力のＡＮＤゲート２６
０，２６２，２６４が設けられる。ＡＮＤゲート２６０
は図８の選択回路１１８に設けているＡＮＤゲート１２
４，１２６を１つにしたものである。ＡＮＤゲート２６
２も図８の選択回路１２０に設けているＡＮＤゲート１
３４，１３６を１つにしたものである。同様に、ＡＮＤ
ゲート２６４も図８の選択回路１２２に設けているＡＮ
Ｄゲート１４５，１４６を１つにしたものである。

【０１４０】ＡＮＤゲート２６０は、図１５のマスター
情報レジスタ２１４にマスター処理装置として処理装置
１０−１の装置番号＃１に対応する２ビットデータ（０
１）がセットされて信号Ｅ１７がオフ、Ｅ１６がオンの
とき許容状態となり、＃１用故障判定回路２１６の出力
をマスター処理装置故障判定信号Ｅ２７として出力す
る。

【０１４１】またＡＮＤゲート２６２は、図１５のマス
ター情報レジスタ２１４にマスター処理装置を処理装置
１０−２としたときの２ビットデータ（１０）がセット
されているときの信号Ｅ１７のオン、信号Ｅ１６のオフ
で許容状態となり、＃２用故障判定回路２１８によるマ
スター処理装置としての処理装置１０−２の判定に基づ
く故障判定信号Ｅ２８を出力する。

【０１４２】更にＡＮＤゲート２６４は、図１５のマス
ター情報レジスタ２１４にマスター処理装置を処理装置
１０−３としたときの装置番号＃３に応じてセットされ
た２ビットデータ（１１）による信号Ｅ１７，Ｅ１６の
両方のオンで許容状態となり、＃３用故障判定回路２２
０からのマスター処理装置として処理装置１０−３の故
障判定信号Ｅ２９を出力する。

【０１４３】ＡＮＤゲート２６０，２６２または２６４
からのマスター処理装置に関する故障判定信号は、ＯＲ
ゲート２３４でとりまとめられ、マスター処理装置故障
判定信号Ｅ３０として、図１５のマスター情報レジスタ
２１４に供給される。 （３）マスター処理装置番号の更新 図１５のマスター情報レジスタ２１４には、処理装置の
運用開始時にソフトウェアからの指示により初期値とし
てのマスター処理装置番号、例えば処理装置番号＃１に
対応した２ビットデータ（０１）がセットされる。この
状態で、マスター処理装置故障判定回路２１２におい
て、現在、マスター処理装置となっている処理装置１０
−１の故障が判定され、マスター処理装置故障判定信号
Ｅ３０がオンしたとする。

【０１４４】この場合、マスター情報レジスタ２１４は
内蔵した２ビットレジスタを１ビットインクリメントし
て、新マスター処理装置番号への更新を行う。例えば、
現在、マスター処理装置番号＃１であれば、故障判定に
より新マスター処理装置番号＃２に更新される。図１７
は図１５のマスター情報レジスタ２１４の実施例であ
る。図１７のマスター情報レジスタ２１４には、ＦＦ２
３８，２４０を備えた２ビットレジスタ２３６が設けら
れる。２ビットレジスタ２３６はＦＦ２３８で１ビット
目（下位ビット）を生成し、ＦＦ２４０で２ビット目
（上位ビット）を生成し、それぞれＦＦ２３８，２４０
の出力は２ビット信号Ｅ１６，Ｅ１７となる。

【０１４５】２ビットレジスタ２３６の１ビット目のＦ
Ｆ２３８の入力段にはＡＮＤゲート２４２，２４４およ
びＯＲゲート２４６を備えた入力マルチプレクサ回路が
設けられる。また、２ビット目のＦＦ２４０の入力段に
も、ＡＮＤゲート２４８，２５０、ＥＸ−ＯＲゲート２
５２およびＯＲゲート２５４を備えた入力マルチプレク
サ回路が設けられる。

【０１４６】更に、２ビットレジスタ２３６に設けたＦ
Ｆ２３８，２４０のライトイネーブル端子に対しては、
ＯＲゲート２５６よりソフトセット指示信号Ｅ３１また
は図１５のマスター処理装置故障判定回路２１２からの
マスター処理装置故障判定信号Ｅ３０が与えられてい
る。更に、ＡＮＤゲート２４２，２４８の一方の入力に
は、ソフトウェアによるセットデータＤ４が与えられ
る。

【０１４７】電源投入直後の初期状態にあっては、２ビ
ットレジスタ２３６のＦＦ２３８，２４０は共にリセッ
トされて零出力となっている。この状態でソフトウェア
によりセットデータＤ４を０１とし且つソフトセット指
示信号Ｅ３１をオンすると、２ビットレジスタ２３６の
１ビット目のＦＦ２３８に、セットデータＤ４に従って
１が書き込まれる。

【０１４８】２ビット目のＦＦ２４０には、セットデー
タＤ４に従って０が書き込まれる。したがって初期状態
にあっては、２ビットレジスタ２３６の２ビット信号Ｅ
１７，Ｅ１６は（０１）であり、１０進でマスター装置
番号＃１を表わしている。この２ビットレジスタ２３６
のＦＦ２３８に１がセットされＦＦ２４０に０がセット
された最初の処理装置１０−１をマスター処理装置にセ
ットした状態で、ＦＦ２３８の帰還出力とＦＦ２４０の
帰還出力によりＥＸ−ＯＲ２５２の出力が１となり、Ｆ
Ｆ２４０の入力ポートは１にセットされている。これに
対し、ＦＦ２３８の入力ポートは０にセットされてい
る。

【０１４９】このような処理装置１０−１の装置番号＃
１を２ビットレジスタ２３６にセットした２ビットデー
タ（０１）の保持状態で、マスター処理装置にセットさ
れている処理装置１０−１で故障が判定され、故障判定
信号Ｅ３０がオンになったとする。この故障判定信号Ｅ
３０は、ＯＲゲート２５６を介して２ビットレジスタ２
３６におけるＦＦ２３８，２４０のライトイネーブル端
子をオンする。

【０１５０】ＦＦ２３８は入力が０であることから１か
ら０にセットされ、またＦＦ２４０は入力が１であるこ
とから０から１にセットされ、２ビット信号Ｅ１７，Ｅ
１６は（１０）に変化し、この２ビットデータ（１０）
は処理装置１０−２を示す１０進の装置番号＃２を表わ
す。このようにして、現在、マスター処理装置となって
いる処理装置での故障判定信号に基づき、マスター情報
レジスタ２１４に新たなマスター処理装置を示す処理装
置１０−２の装置番号＃２への更新が行われる。

【０１５１】図１８は図１５のマスター情報レジスタ２
１４によるマスター処理装置番号の更新をとりまとめた
ものであり、装置番号＃１の場合には＃２に更新され、
＃２の場合は＃３に更新され、更に＃３の場合は＃１に
更新される。 １０．保持情報の再転送 （１）装置構成 図１９は、故障が発生して必要があれば新たなマスター
処理装置の再決定が行われた後に、ＴＭＲユニット１０
以外の処理装置を含む各処理装置に保持してある故障発
生以降に各装置が生成した各種の情報を、新たに再構築
した処理装置系によってバスに再出力するための実施例
である。

【０１５２】このような故障検出後の再構成後の保持情
報の再転送により、縮退したＴＭＲ構成によって故障発
生処理からのリトライを行うことで信頼性を保証でき
る。図１９の実施例は、ＴＭＲユニット１０を構成する
処理装置１０−１〜１０−３の中の処理装置１０−１に
代表して示すように、処理装置１０−１は図１５の実施
例のマスター処理装置故障判定回路２１２の代わりにバ
ス情報故障判定回路３００を設け、また出力データ生成
回路２２側に新たに再転送制御回路３０２を設けてい
る。 （２）処理装置の故障判定 図１５の実施例で説明したと同様、ＴＭＲユニット１０
を構成する処理装置１０−１〜１０−３の各々で生成さ
れた故障検出信号は、一致検出用トライステート７６に
入力され、ＦＦ８８，９０，９２を経由し、バス情報故
障判定回路３００に対し処理装置１０−１〜１０−３に
対応した故障検出信号Ｅ１３，Ｅ１４，Ｅ１５として入
力される。

【０１５３】バス情報故障判定回路３００には更に、マ
スター情報用レジスタ２１４にセットされたマスター処
理装置番号例えばマスター処理装置番号＃１に対応した
２ビットレジスタ情報（０１）を示すマスター番号信号
Ｅ０も入力する。このマスター番号信号Ｅ０は、２ビッ
トの信号Ｅ１６，Ｅ１７で構成される。バス情報故障判
定回路３００は、ＦＦ８８，９０，９２に保持された故
障検出信号Ｅ１３，Ｅ１４，Ｅ１５およびマスター情報
レジスタ２１４からのマスター番号信号Ｅ０の入力に基
づき、マスター処理装置の故障を示す故障処理装置判定
信号Ｅ３０を、新マスター処理装置を決定するためにマ
スター情報レジスタ２１４に必要があれば出力する。ま
た再転送制御回路３０２に対し、故障検出時に保持して
いる出力情報をバス１２に再転送するための制御信号
（３サイクルオン信号）Ｅ３２を出力する。

【０１５４】図２０は図１９のバス情報故障判定回路３
００の実施例である。図２０においては、＃１用故障判
定回路２１６、＃２用故障判定回路２１８および＃３用
故障判定回路２２０が設けられる。これら＃１用，＃２
用および＃３用故障判定回路２１６，２１８，２２０
は、図１５のマスター処理装置故障判定回路２１２の実
施例を示した図１６と同じものである。

【０１５５】続いて設けられたＡＮＤゲート２６０，２
６２，２６４およびＯＲゲート２３４よりなる回路も、
図１６の回路と同じ回路である。ＯＲゲート２３４の出
力は、後述する２サイクルオン信号Ｅ３１´の反転信号
と共に、ＡＮＤゲート２３５に入力される。この回路部
によって、現在、マスター処理装置となっている処理装
置の故障発生を示す処理装置故障判定信号Ｅ３０を生成
し、図１９のマスター情報レジスタ２１４に供給して、
マスター処理装置の故障発生時、マスター処理装置番号
の更新を行わせる。このためのマスター情報レジスタ２
１４としては、図１７の回路が使用される。

【０１５６】ここで、２サイクルオン信号Ｅ３１´の反
転信号を、ＡＮＤゲート２３５に入力しているのは、一
度、バス情報による故障が検出された場合、故障処理装
置をＴＭＲユニット１０の構成から離脱させるまでの
間、同じ処理装置による故障が連続して発生する可能性
があるため、連続故障の検出を抑止している。この場
合、他の原因により連続して故障が発生した場合には、
再転送制御回路３０２による現在の故障に基づく再転送
時に再度故障検出が行われることになる。

【０１５７】故障検出信号Ｅ１３，Ｅ１４，Ｅ１５は、
ＯＲゲート２７１でとりまとめられ、その出力が故障検
出時に１サイクルの間オンとなる１サイクルオン信号Ｅ
３１を生成する。ＯＲゲート２７１からの故障検出時に
オンとなる１サイクルオン信号Ｅ３１は後述する２サイ
クルオン信号Ｅ３１´の反転信号と共にＡＮＤゲート２
７２に入力される。そのＡＮＤゲート２７２の出力はＦ
Ｆ２７３，ＦＦ２７４，ＦＦ２７５に順次ラッチされ、
ＯＲゲート２７６でＦＦ２７３の出力とＦＦ２７４の出
力の論理和をとることで、故障検出から２サイクルの間
オンとなる２サイクルオン信号Ｅ３１´を生成する。

【０１５８】同様に、ＯＲゲート２７７で、２サイクル
オン信号Ｅ３１´と、ＦＦ２７５の出力の論理和をとる
ことで、故障検出から３サイクルの間オンとなる３サイ
クルオン信号Ｅ３２を生成する。この３サイクルオン信
号Ｅ３２は、図１９の再転送制御回路３０２に出力され
る。 （３）再転送制御 図１９の処理装置１０−１に設けた再転送制御回路３０
２には、出力データ生成回路２２で生成されたバス１２
に対する出力データＤ１を入力し、またバス情報故障判
定回路３００からの３サイクルオン信号Ｅ３２が入力さ
れている。３サイクルオン信号Ｅ３２がオフとなってい
る通常時にあっては、出力情報Ｄ１は再転送制御回路３
０２を通過して、バス用トライステート回路２４より外
部のバス１２に転送される。

【０１５９】故障発生時は、１サイクル目から３サイク
ル目までの出力データＤ１を再転送制御回路３０２内に
保持し、４サイクル目からオンとなるバス情報故障判定
回路３００からの２サイクルオン信号Ｅ３２により保持
している出力情報Ｄ１のバス１２に対する再転送を行
う。図２１は図１９の再転送制御回路３０２の実施例で
ある。再転送制御回路３０２はＦＦ２７８，２７９，２
８０を直列接続し、最終段にＡＮＤゲート２８２，２８
４およびＯＲゲート２８６を用いたマルチプレクサ回路
を設けている。このマルチプレクサ回路のＡＮＤゲート
２８４には、故障検出に基づく３サイクルオン信号Ｅ３
２が直接入力され、ＡＮＤゲート２８２側には反転入力
されている。

【０１６０】通常時、３サイクルオン信号Ｅ３２はオフ
であることから、ＡＮＤゲート２８４が禁止状態、ＡＮ
Ｄゲート２８２が許容状態にあり、入力した出力情報Ｄ
１はＡＮＤゲート２８２およびＯＲゲート２８６を通っ
て出力情報Ｄ１−１としてそのまま出力される。一方、
入力データＤ１は１サイクル目でＦＦ２７８に保持さ
れ、２サイクル目でＦＦ２７９に保持され、３サイクル
目でＦＦ２８０に保持されている。このため再転送制御
回路３０２には、バス１２に出力した情報を含む３サイ
クル分の出力情報がリアルタイムで保持されることにな
る。

【０１６１】バス情報の故障が発生すると、２サイクル
後でバス情報故障判定回路３００より故障処理装置判定
信号Ｅ３０がマスター情報レジスタ２１４に出力され
て、マスター処理装置が故障した場合は、新マスター処
理装置番号の更新による新たなマスター装置への切替え
が行われる。続いて、故障発生から３サイクル後にバス
情報故障判定回路３００からの３サイクルオン信号Ｅ３
２がオンとなる。

【０１６２】これにより図２１の再転送制御回路３０２
のＡＮＤゲート２８４が許容状態となり、故障検出から
ＦＦ２８０，２７９，２７８に順次保持している３サイ
クル分の出力情報をバス１２に再度転送し、必要がある
場合は、新マスター装置に切り替えた新たなＴＭＲユニ
ット１０の構成、即ち２台の処理装置例えば処理装置１
０−２，１０−３でＴＭＲユニット１０を構成し、処理
装置１０−２をマスター処理装置にした状態での再転送
によるリトライを行うようになる。

【０１６３】この場合、再転送制御回路３０２の機能に
より保持している３サイクル分の出力情報を転送するの
は、新たなマスター処理装置となった処理装置１０−２
から行われることになる。勿論、故障を起こした、それ
までマスター処理装置となっていた１０−１は、バス１
２から切り離されている。尚、スレーブ処理装置が故障
した場合は、故障したスレーブ処理装置をバス１２から
切り離し、従来からのマスター処理装置及び、残ったス
レーブ処理装置でＴＭＲユニット１０を構成し、マスタ
ー処理装置によるリトライを行うようにする。

【０１６４】また、図１９の実施例にあっては、ＴＭＲ
ユニット１０を構成する処理装置１０−１〜１０−３に
おける故障検出時の再転送制御を説明しているが、故障
検出に基づくマスター処理装置の切替えまでにＴＭＲユ
ニット１０以外の処理装置がバス１２に情報を出力して
いた場合には、他の処理装置が装置内部に保持している
保持データを再度該当するサイクルでバス１２に出力す
るようになる。

【０１６５】これは、ＴＭＲユニット１０の処理装置１
０−１〜１０−３を含めてバス１２に情報を出力する機
能をもった全ての処理装置は装置内部に再転送用の送出
情報保持回路を備えていることによる。またバス１２か
ら情報を受信する機能を有する全ての処理装置は、装置
内部にＴＭＲユニット１０を構成する処理装置１０−１
〜１０−３のいずれか、またはバス１２で故障が発生し
たことを検出する機能と、故障を検出した場合は故障デ
ータによる内部資源の更新を抑止する機能を備えてい
る。

【０１６６】以上のような故障検出時に必要により新マ
スター処理装置への切替えが済んだ後の保持情報の再転
送により、正常なタイミング時にバス情報に誤りがある
場合は勿論のこと、誤ったタイミングでバス情報を送出
した場合、例えばＴＭＲユニット１０以外の処理装置が
バス情報を送出しているタイミングに、誤ってＴＭＲユ
ニット１０を構成している処理装置即ちマスター処理装
置がバス情報を出力した場合、本来のバス情報を送出す
べき処理装置が正常なバス情報を再送出することによ
り、最終的に、正しいバス情報の転送を正常終了するこ
とができる。 １１．再転送指示信号の生成 （１）装置構成 図２２は、バスを含むＴＭＲユニット１０を構成する処
理装置１０−１〜１０−３で故障が発生した場合に、マ
スター処理装置からスレーブ処理装置、更にはＴＭＲユ
ニット１０以外の他の処理装置に対し再転送指示を示す
信号を送出して、故障発生後の新たなＴＭＲユニットの
縮退構成でバスに情報を再出力するための実施例であ
る。

【０１６７】図２２の実施例は、ＴＭＲユニット１０を
構成する処理装置１０−１〜１０−３につき、現在マス
ター処理装置にセットされている処理装置１０−１に代
表して示す構成をもつ。処理装置１０−１におけるバス
１２の故障を含む各処理装置１０−１〜１０−３の故障
検出については図１９の実施例と同じであるが、再転送
指示のための信号を生成するため、図１９の実施例にお
けるバス情報故障判定回路３００および再転送制御回路
３０２が若干構成の異なるバス情報故障判定回路３０５
および再転送制御回路３１２となっている。

【０１６８】更にＴＭＲユニット１０を構成する他の処
理装置１０−２，１０−３、更にＴＭＲユニット１０以
外の他の処理装置に対し、再転送指示用の信号を送出す
るため、新たに再転送信号用トライステート回路３０６
を設けている。 （２）処理装置の故障判定 処理装置１０−１に設けた一致検出用トライステート７
６は、図１９の実施例と同様、各処理装置１０−１〜１
０−３で生成された故障検出結果に基づく信号を受けて
故障検出信号Ｅ１３，Ｅ１４，Ｅ１５をＦＦ８８，ＦＦ
９０，ＦＦ９２経由でバス情報故障判定回路３０５に入
力する。またバス情報故障判定回路３０５には、マスタ
ー情報レジスタ２１４にセットされた現在のマスター処
理装置を示す２ビットデータでなるマスター番号信号Ｅ
０が入力される。

【０１６９】このマスター番号信号Ｅ０は、この場合、
処理装置１０−１をマスター処理装置としていることか
ら、装置番号＃１に対応した２ビットデータ（０１）の
入力となる。この２ビットデータは信号Ｅ１７，Ｅ１６
で表わされ、（Ｅ１７，Ｅ１６）＝（０１）となってい
る。図２３は図２２のバス情報故障判定回路３０５の実
施例である。故障検出信号Ｅ１３，Ｅ１４，Ｅ１５はＯ
Ｒゲート２７１に入力される。ＯＲゲート２７１の出力
は、後述する２サイクルオン信号Ｅ３１´の反転と共
に、ＡＮＤゲート２７２に入力され、ＴＭＲユニット１
０を構成する処理装置１０−１〜１０−３のいずれかで
故障が発生したことを示すＴＭＲ系故障検出信号Ｅ３４
を生成する。

【０１７０】このＴＭＲ系故障検出信号Ｅ３４は、図２
２の再転送信号用トライステート回路３０６に出力され
る。またＡＮＤゲート２７２の出力はＦＦ２７３，ＦＦ
２７４に順次保持され、ＦＦ２７３の出力とＦＦ７２４
の出力をＯＲゲート２７６に入力してＯＲをとること
で、故障発生２サイクル後から２サイクルの間オンする
２サイクルオン信号Ｅ３１´を生成する。

【０１７１】ＡＮＤゲート２７２の入力に、２サイクル
オン信号Ｅ３１´の反転信号を入力するのは、一度、バ
ス情報の故障が検出された場合、故障した処理装置をＴ
ＭＲユニット１０から離脱させるまでは故障が連続して
発生する可能性がある。したがって、連続故障の検出を
抑止するため、２サイクルオン信号Ｅ３２の反転によ
り、ＴＭＲ系故障検出信号Ｅ３４をオフしている。

【０１７２】選択回路２１６，２１８，２２０、マスタ
ー情報レジスタ２１４からのマスター処理装置の装置番
号＃１に対応した２ビットデータを与える信号Ｅ１７，
Ｅ１６で制御されるＡＮＤゲート２６０，２６２，２６
４、ＯＲゲート２３４、更にＡＮＤゲート２３５でなる
回路が設けられる。この回路部は、図１９のバス情報故
障判定回路３００の実施例である図２０の出力段の回路
と同じものである。この出力段の回路によって、ＴＭＲ
ユニット１０における現在マスター処理装置となってい
る処理装置に故障が発生したことを示す故障処理装置判
定信号Ｅ３０が、図２２のマスター情報レジスタ２１４
に出力される。 マスター情報レジスタ２１４は故障処
理装置判定信号Ｅ３０がオンすると、現在セットしてい
るマスター処理装置の装置番号の更新を行う。具体的に
は、図１７に示した回路構成をもち、図１８の表に従っ
たマスター処理装置の装置番号の更新を行う。 （３）再転送指示信号の出力 バス情報故障判定回路３０５で生成されたＴＭＲ系故障
検出信号Ｅ３４は、再転送信号用トライステート回路３
０６に入力されている。再転送信号用トライステート回
路３０６には更に、マスター情報一致判定回路１６で生
成した自マスタ信号Ｅ１が入力される。ここで処理装置
１０−１はマスター処理装置であることから、自マスタ
信号Ｅ１はオンしている。

【０１７３】再転送信号用トライステート回路３０６
は、再転送指示のための信号を入出力端子３０８−１を
介して専用の信号線３１０に出力する。信号線３１０
は、ＴＭＲユニット１０を構成する他の処理装置１０−
２，１０−３に設けている同じく図示しない再転送信号
用トライステート回路を接続している入出力端子３０８
−２，３０８−３に接続される。更に、図示しないＴＭ
Ｒユニット１０以外の他の処理装置に設けている再転送
信号用トライステート回路の入出力端子に対しても、信
号線３１０は接続されている。

【０１７４】図２４は再転送信号用トライステート回路
３０６の実施例である。再転送信号用トライステート回
路３０６には、イネーブル端子付きの出力ドライバ３１
４と入力ドライバ３１６が設けられる。出力ドライバ３
１４はマスター情報一致判定回路１６からの自マスタ信
号Ｅ１のオンによりイネーブル状態となり、バス情報故
障判定回路３０５からのＴＭＲ系故障検出信号Ｅ３４を
入出力端子３０８−１を介して信号線３１０に送出し、
ＴＭＲユニット１０を構成する他の処理装置１０−２，
１０−３、更にＴＭＲユニット１０以外の他の処理装置
に再転送を指示するための信号を送る。

【０１７５】入力ドライバ３１６は、信号線３１０を経
由してＴＭＲユニット１０を構成する他の処理装置から
送られてきた再転送を指示するための信号を入力し、リ
トライ信号Ｅ３５として図２２の再転送制御回路３１２
に出力する。 （４）再転送制御 図２２の再転送制御回路３１２には、再転送信号用トラ
イステート回路３０６で受信したＴＭＲユニット１０を
構成する他の処理装置からの再転送を指示する信号に基
づくリトライ信号Ｅ３５を入力している。リトライ信号
Ｅ３５がオフしている通常状態にあっては、出力情報生
成回路２２で生成した出力情報Ｄ１は、そのまま再転送
制御回路３１２を通過し、バス用トライステート回路２
４よりバス１２に送出される。リトライ信号Ｅ３５がオ
ンすると、再転送制御回路３１２による再転送制御が行
われる。

【０１７６】図２５は図２２の再転送制御回路３１２の
実施例である。リトライ信号Ｅ３５は、３段接続された
ＦＦ３３０，３３２，３３４の初段のＦＦ３３０に入力
される。ＦＦ３３０，３３２，３３４の各出力はＯＲゲ
ート３３６でとりまとめられ、３サイクルオン信号Ｅ３
６を生成する。尚、３サイクルオン信号Ｅ３６は図示し
ない内部回路にも送られ、故障発生時の内部資源の更新
抑制制御に使用される。

【０１７７】一方、図２２の出力情報生成回路２２で生
成された出力情報Ｄ１は、ＡＮＤゲート３２４に入力さ
れると同時に、３段に縦接続したＦＦ３１８，３２０，
３２２の初段のＦＦ３１８に入力される。ＡＮＤゲート
３２４に対しては、ＯＲゲート３３６からの３サイクル
オン信号Ｅ３６が反転入力されている。また、３サイク
ルオン信号Ｅ３６はＡＮＤゲート３２６に直接入力さ
れ、ＡＮＤゲート３２６には最終段のＦＦ３２２の出力
も入力されている。

【０１７８】ＡＮＤゲート３２４，３２６の出力はＯＲ
ゲート３２８でとりまとめられ、出力情報Ｄ１−１とし
て図２２のバス用トライステート回路２４に出力され
る。図２６（Ａ）〜（Ｉ）は、図２５の再転送制御回路
３１２のタイミングチャートである。まず図２６（Ａ）
のリトライ信号Ｅ３５がオンになると、図２６（Ｂ）〜
（Ｄ）のように順次ＦＦ３３０，３３２，３３４に保持
される。このため、図２６（Ｅ）のＯＲゲート３３６か
ら出力される３サイクルオン信号Ｅ３６は、リトライ信
号Ｅ３５がオンした次のサイクルから３サイクルの間オ
ンする信号となる。

【０１７９】一方、故障発生時に入力したデータＤ１
は、図２６（Ｆ）のようにＦＦ３１８に保持される。こ
のとき３サイクルオン信号Ｅ３６はオフしているため、
ＡＮＤゲート３２６は禁止状態にあり、出力情報Ｄ１を
直接出力している。ＦＦ３１８に保持された出力情報Ｄ
１は、図２６（Ｇ）〜（Ｈ）のように、順次、ＦＦ３２
０，３２２に保持される。そして３サイクル目にＦＦ３
２２に保持されたとき、その保持出力が許容状態にある
ＡＮＤゲート３２６からＯＲゲート３２８を介して３サ
イクル間、順次再転送されることになる。

【０１８０】このように再転送制御回路３１２にあって
は、バス情報に故障が発生してから再転送開始までの間
に生成された出力情報が保持され、必要により新たにマ
スター処理装置となった処理装置からバス１２に再度、
転送されることになる。尚、再転送開始までにＴＭＲユ
ニット１０を構成する処理装置以外の処理装置がバス１
２に情報を出力していた場合には、その処理装置が内部
に保持している保持データを再度、該当するサイクルで
バス１２に出力するようになる。この機能を実現するた
め、ＴＭＲユニット１０を構成する処理装置１０−１〜
１０−３以外の処理装置についても、全ての処理装置が
装置内部に再転送用の送出データ保持回路を備えている
ことになる。

【０１８１】勿論、ＴＭＲユニット１０以外の処理装置
にあっても、バス１２から情報を受信する機能を有する
全ての処理装置は、ＴＭＲユニット１０のマスター処理
装置から送られてきた再転送を指示する信号を受けて故
障検出を認識し、内部資源の更新を抑止する機能も備え
ている。 １２．生存処理装置表示フラグ （１）生存処理装置表示フラグ 図２７は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３の内、どの処理装置が正常に動作してい
るか、あるいは逆にどの処理装置が故障等によってＴＭ
Ｒユニットから離脱しているかを示す生存処理装置表示
フラグを設けたことを特徴とする。

【０１８２】図２７の実施例は、図６に示したＴＭＲユ
ニット１０の処理装置１０−１の構成を例にとってい
る。処理装置１０−１には生存処理装置表示フラグ回路
３４０が設けられる。生存処理装置表示フラグ回路３４
０には、ＴＭＲユニット１０を構成する３つの処理装置
１０−１〜１０−３に対応して、フラグレジスタ３４
２，３４４，３４６が設けられている。

【０１８３】フラグレジスタ３４２は処理装置１０−１
の生存処理装置表示フラグを有し、フラグレジスタ３４
４は処理装置１０−２の生存処理装置表示フラグを有
し、フラグレジスタ３４６は処理装置１０−３の生存処
理装置表示フラグを有する。同様に、他の処理装置１０
−２〜１０−３についても、生存処理装置表示フラグ回
路３４０が設けられている。 処理装置１０−１のソフ
トウェアは、必要に応じて生存処理装置表示フラグ回路
３４０の各フラグレジスタ３４２〜３４６をリードする
ことにより、ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３の稼働状態を認識することができる。 （２）生存処理装置表示フラグによる不一致検出信号の
マスク出力 図２８は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３について、処理装置自身が故障等により
ＴＭＲユニット１０から離脱しているときに、誤ってバ
ス情報故障検出による不一致発生信号を他の処理装置に
送出しないようにした実施形態である。

【０１８４】図２８において、生存処理装置表示フラグ
回路３４０は処理装置１０−１〜１０−３に対応したフ
ラグレジスタ３４２，３４４，３４６を有する。フラグ
レジスタ３４２〜３４６は、ＴＭＲユニット１０におい
て装置が正常に動作している場合にはオン、故障等によ
り離脱している場合はオフとなる。フラグレジスタ３４
２，３４４，３４６に続いては、ＡＮＤゲート３５２，
３５４，３５６が設けられる。

【０１８５】ＡＮＤゲート３５２，３５４，３５６のそ
れぞれには、装置番号デコード回路８２からのデコード
信号Ｅ１１−１，Ｅ１１−２，Ｅ１１−３が入力され、
フラグレジスタ３４２，３４４，３４６からのフラグ信
号Ｅ４１，Ｅ４２，Ｅ４３との論理積をとっている。装
置番号デコード回路８２は入力端子１８−１からの処理
装置番号＃１をデコードして、デコード信号Ｅ１１−１
のみをオンにしている。このためＡＮＤゲート３５２の
みが許容状態となって、フラグレジスタ３４２からの処
理装置１０−１についての生存処理装置表示フラグに対
応したフラグ信号がＯＲゲート３４８を介して出力信号
Ｅ４０として出力される。

【０１８６】一致検出用トライステート回路７６には、
マスク出力回路を構成するＡＮＤゲート３５０が設けら
れている。ＡＮＤゲート３５０の一方の入力にはバス情
報故障検出回路４０より不一致検出信号Ｅ５が入力さ
れ、他方の入力には生存処理装置表示フラグ回路３４０
からの出力信号Ｅ４０が入力されている。このため、Ａ
ＮＤゲート３５０においてバス情報故障検出回路４０に
よる他の処理装置１０−２，１０−３に対する不一致発
生信号Ｅ５の出力は、生存処理装置表示フラグ回路３４
０からの出力信号Ｅ４０によりマスクされた後に出力さ
れる。

【０１８７】即ち、処理装置１０−１がＴＭＲユニット
１０の中で正常に動作しているときは生存処理装置表示
フラグ回路３４０からの出力信号Ｅ４０はオンとなり、
ＡＮＤゲート３５０を許容状態とする。このとき、もし
バス情報故障検出回路４０による故障検出で不一致発生
信号Ｅ５がオンすると、マスク用のＡＮＤゲート３５０
を通って出力ドライバ７８−１により専用の信号線８６
−１を介して他の処理装置１０−２，１０−３にバス情
報故障検出結果が通知される。

【０１８８】一方、故障等により処理装置１０−１がＴ
ＭＲユニット１０から離脱している場合には、フラグレ
ジスタ３４２のフラグはオフであることから出力信号Ｅ
４０もオフとなり、マスク用のＡＮＤゲート３５０を禁
止状態としている。このため、バス情報故障検出回路４
０からの不一致発生信号がバス故障検出に基づきオフと
なっていても、他の処理装置１０−２，１０−３に対す
るバス故障検出結果の通知を禁止することができる。

【０１８９】このようなマスク出力によってＴＭＲユニ
ット１０から離脱している装置は、他の処理装置には常
にバス情報故障を検出していない状態を通知することと
なり、故障した処理装置がＴＭＲユニット１０全体に悪
影響を与えることを回避できる。 （３）バス出力許可フラグによる不一致検出信号のマス
ク出力 図２９は、ＴＭＲユニット１０を故障等により離脱した
処理装置が誤ってバス情報故障検出結果を他の処理装置
に送出しないための他の実施形態である。

【０１９０】図２９の実施形態にあっては、図２８の一
致検出用トライステート回路７６に設けたマスク出力回
路としてのＡＮＤゲート３５０を更に３入力のＡＮＤゲ
ート３５２とし、生存処理装置表示フラグ回路３４０か
らの記録信号Ｅ４０に加え、バス出力イネーブル生成回
路３４にセットしているバス出力許可フラグに基づくフ
ラグ信号Ｅ４２を入力するようにしたことを特徴とす
る。

【０１９１】まずバス出力イネーブル生成回路３４は、
図２のように、ＡＮＤゲート３６を備え、マスター情報
一致判定回路１６からの自マスター信号Ｅ１により出力
タイミング生成回路３２からのバス出力信号Ｅ２の出力
を許容し、バス用トライステート回路２４の出力ドライ
バにイネーブル信号として供給している。そこで、ＡＮ
Ｄゲート３６に加え自マスター信号Ｅ１のオンによりバ
ス出力許可フラグをセットするフラグレジスタを設け、
フラグレジスタの出力をフラグ信号Ｅ４２として、図２
９のように一致検出用トライステート回路７６に設けた
マスク出力用のＡＮＤゲート３５２に入力すればよい。

【０１９２】このようなバス出力許可フラグに基づくフ
ラグ信号Ｅ４２をマスク出力に用いることで、故障によ
りＴＭＲユニット１０から離脱状態にある処理装置１０
−１において、生存処理装置表示フラグ回路３４０の生
存処理装置表示フラグもしくはバス出力イネーブル生成
回路３４のバス出力許可フラグの少なくとも一方が正常
であれば、離脱状態にある処理装置１０−１からＴＭＲ
ユニット１０を構成して正常に動作している他の処理装
置１０−２，１０−３に対するバス情報故障検出回路４
０からの故障検出結果に基づくオフ状態となった不一致
発生信号Ｅ５の送出を禁止することができる。

【０１９３】即ち、故障によりＴＭＲユニット１０から
離脱した処理装置１０−１の不必要なバス情報故障検出
結果の他の処理装置１０−２，１０−３に対する出力禁
止のマスク出力機能を二重化して、信頼性を更に向上し
ている。 （４）生存処理装置表示フラグによる不一致検出情報の
マスク入力 図３０は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３の内、故障等により離脱している処理装
置から誤ってバス情報故障検出結果を示す一致検出信号
が送られてきても、誤動作しないようにマスク入力を行
う実施形態である。

【０１９４】図３０において、一致検出用トライステー
ト回路７６には、図２９の実施形態で示したマスク出力
用のＡＮＤゲート３５２に加え、入力ドライバ８０−
１，８０−２，８０−３の出力側にマスク入力用のＡＮ
Ｄゲート３６０，３６２，３６４を設けている。ＡＮＤ
ゲート３６０，３６２，３６４の他方の入力には、生存
処理装置表示フラグ回路３４０に設けたフラグレジスタ
３４２，３４４，３４６のフラグ信号Ｅ４１，Ｅ４２，
Ｅ４３が直接入力される。

【０１９５】このため、ＴＭＲユニット１０から故障等
により離脱した処理装置は、対応するフラグレジスタ３
４２，３４４，３４６の生存処理装置表示フラグがオフ
となるため、ＡＮＤゲート３６０，３６２，３６４の対
応するものが禁止状態となり、ＴＭＲユニット１０から
離脱した処理装置から送られてくるバス情報故障検出結
果に基づくオフ状態で有効となる不一致検出信号Ｅ５の
ＦＦ８８，９０，９２に対する出力を禁止する。このよ
うなバス情報故障検出結果のマスク入力により、ＴＭＲ
ユニット１０から離脱している他の処理装置より誤って
バス情報故障検出結果を示す不一致検出信号Ｅ５が送ら
れてきても、この信号を無視することができ、故障した
処理装置がＴＭＲユニット１０全体に悪影響を与えるこ
とを回避することができる。 １３．マスター情報の保証 （１）マスター情報 図３１は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３の間でどの処理装置がマスター処理装置
として認識しているかを示すマスター情報を互いに通知
して、誤ったマスター情報の認識を防止する実施形態の
ブロック図である。

【０１９６】ＴＭＲユニット１０を構成する処理装置１
０−１〜１０−３の内、処理装置１０−１に代表して示
すように、マスター処理装置はマスター情報レジスタ１
４に対する設定で決められており、例えば処理装置１０
−１がマスター処理装置の割当てを受け、他の処理装置
１０−２，１０−３がスレーブ処理装置の割当てを受け
ているとする。

【０１９７】マスター情報レジスタ１４は、保持された
マスター情報に基づいて自マスター信号Ｅ０を出力す
る。処理装置１０−１〜１０−３間でマスター情報を通
知し合うため、マスター情報用トライステート回路３６
６が設けられる。マスター情報用トライステート回路３
６６は、処理装置１０−１〜１０−３に対応して３つの
トライステート出力ドライバ３６８−１，３６８−２，
３６８−３及び入力ドライバ３７０−１，３７０−２，
３７０−３を有する。

【０１９８】マスター情報用トライステート回路３６６
の３つのトライステート回路の出力は、端子３７２−１
１，３７２−１２，３７２−１３より専用の信号線３７
４−１，３７４−２，３７４−３によって、他の処理装
置１０−２，１０−３の対応する端子３７２−２１〜２
３、３７２−３１〜３３に接続される。マスター情報用
トライステート回路３６６に設けた出力ドライバ３６８
−１，３６８−２，３６８−３には、マスター情報レジ
スタ１４からのマスター処理装置番号信号Ｅ０が共通に
入力される。また出力ドライバ３６８−１〜３６８−３
のイネーブル端子には、装置番号デコード回路８２から
のデコード信号Ｅ１１−１〜Ｅ１１−３がそれぞれ入力
される。

【０１９９】装置番号デコード回路８２は、入力端子１
８−１に対する処理装置番号＃１を解読してデコード信
号Ｅ１１−１のみをオンとしている。このため出力ドラ
イバ３６８−１のみがイネーブルとなり、マスター情報
レジスタ１４からのマスター処理装置番号信号Ｅ０を制
御用の信号線３７４−１によって他の処理装置１０−
２，１０−３に通知している。同時に、入力ドライバ３
７０−１により処理装置自身がマスター情報レジスタ１
４のマスター処理装置番号信号Ｅ０を信号Ｅ４４として
取り込んでいる。

【０２００】同様なマスター情報用トライステート回路
３６６は、他の処理装置１０−２，１０−３にも設けら
れている。このため、専用の信号線３７４−２，３７４
−３によって処理装置１０−２，１０−３のマスター情
報レジスタ１４の保持しているマスター情報に基づいた
マスター処理装置番号信号が通知され、入力ドライバ３
６８−２，３６８−３より処理装置１０−２，１０−３
から通知されたマスター処理装置番号信号Ｅ４５，Ｅ４
６を得ることができる。

【０２０１】このようなマスター情報用トライステート
回路３６６によるＴＭＲユニット１０を構成する処理装
置１０−１〜１０−３間でのマスター情報レジスタの通
知機能により、互いに通知しているマスター情報を判定
することで、装置自身がマスター処理装置であるにも係
わらずスレーブ処理装置と誤認識してＴＭＲユニット１
０からマスター処理装置がなくなってしまったり、逆に
装置自身がスレーブ処理装置であるにも係わらずマスタ
ー処理装置と誤認識してしまってＴＭＲユニット１０に
複数のマスター処理装置が存在してしまうようなことを
回避することができる。 （２）マスター情報の故障検出 図３２は、図３１の実施形態に加え、ＴＭＲユニット１
０を構成する処理装置１０−１〜１０−３が互いに自分
の認識するマスター処理装置番号を通知し合うことによ
ってマスター情報の故障検出を行うようにしたことを特
徴とする。

【０２０２】このマスター情報の故障検出のため、マス
ター情報用トライステート回路３６６に続いてマスター
情報故障検出回路３７６が設けられる。マスター情報故
障検出回路３７６は、処理装置１０−１〜１０−３に対
応して３つの比較器３８４，３８６，３８８を設け、３
つの比較出力をＡＮＤゲート３８６に入力している。

【０２０３】比較器３８４には、入力ドライバ３７０−
１からＦＦ３７８を介して、処理装置１０−１によるマ
スター情報に基づいたマスター処理装置番号信号Ｅ４４
が入力される。比較器３８６には、入力ドライバ３７０
−２により処理装置１０−２から通知されたマスター処
理装置番号信号Ｅ４５がＦＦ３８０を介して入力され
る。更に比較器３８８には、入力ドライバ３７０−３に
より処理装置１０−３から通知されたマスター処理装置
番号信号Ｅ４６がＦＦ３８２を介して入力される。

【０２０４】比較器３８４は、処理装置１０−１と処理
装置１０−２のマスター処理装置番号信号Ｅ４４とＥ４
５を比較する。比較器３８６は、処理装置１０−２と処
理装置１０−３のマスター処理装置番号信号Ｅ４５とＥ
４６を比較する。更に比較器３８８は、処理装置１０−
３と処理装置１０−１のマスター処理装置番号信号Ｅ４
６とＥ４４を比較する。

【０２０５】比較器３８４，３８６，３８８のそれぞれ
は、２つのマスター処理装置番号信号が一致していると
出力がオンとなり、不一致でオフとなる。全ての処理装
置１０−１〜１０−３に正しいマスター情報が設定され
ていると、全てのマスター処理装置番号信号Ｅ４４，Ｅ
４５，Ｅ４６は等しいことから、比較器３８４，３８
６，３８８の出力は全てオンとなり、ＡＮＤゲート３９
０の出力となるマスター情報故障発生信号Ｅ５０はオフ
となっている。

【０２０６】これに対し、いずれか１つのマスター処理
装置番号信号が不一致であった場合には、３つの比較器
３８４，３８６，３８８のいずれか２つの出力がオフと
なる。このためＡＮＤゲート３９０から出力されるマス
ター情報故障発生信号Ｅ５０がオンとなる。これによ
り、ＴＭＲユニット１０を構成している処理装置１０−
１〜１０−３のいずれかでマスター情報の故障が発生し
たことを認識し、必要な故障処理を行うことができる。

【０２０７】なお、マスター情報用トライステート回路
３６６とマスター情報故障検出回路３７６の間にＦＦ３
７８，３８０，３８２を設け、３つのマスター装置番号
信号を１回保持するようにしているが、これはバス情報
故障が発生してから検出されるまでの時間とマスター情
報に故障が発生してから検出されるまでの時間を同じタ
イミングにするためである。またバス情報故障検出回路
４０側に設けているＦＦ５６，５８の段数に応じてマス
ター情報故障検出側のＦＦの段数も変わってくる。 （３）マスター情報の多数決処理 図３３は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３が互いに自分の認識するマスター処理装
置番号を多数決比較することによって、マスター情報の
故障を検出した場合に、どの処理装置のマスター情報が
故障したのかを判定するようにしたことを特徴とする。

【０２０８】このマスター情報が故障した処理装置を判
定するため、図３２の実施形態に対し更に、マスター情
報故障判定回路３９２を新たに設けている。マスター情
報故障判定回路３９２は、処理装置１０−１，１０−
２，１０−３に対応して、反転入力のＡＮＤゲート３９
４，３９６，３９８を設けている。ＡＮＤゲート３９４
には、マスター情報故障検出回路３７６の比較器３８４
と３８８の出力が入力される。

【０２０９】ＡＮＤゲート３９６には、比較器３８６と
３８４の出力が入力される。更にＡＮＤゲート３９８に
は、比較器３８６と３８８の出力が入力される。ＡＮＤ
ゲート３９４は、処理装置１０−１のマスター情報の故
障を判別すると、マスター情報故障信号Ｅ５１をオンす
る。ＡＮＤゲート３９６は、処理装置１０−２のマスタ
ー情報の故障を検出すると、マスター情報故障信号Ｅ５
２をオンする。更にＡＮＤゲート３９８は、処理装置１
０−３のマスター情報の故障を検出すると、マスター情
報故障信号Ｅ５３をオンする。

【０２１０】例えば処理装置１０−２のマスター情報が
故障したとする。このためマスター情報故障検出回路３
７６にあっては、故障したマスター情報に基づくマスタ
ー処理装置番号信号Ｅ４５を入力している比較３８４，
３８６の出力がオフとなり、これとは関係のない比較器
３８８の出力がオンとなっている。比較器３８４，３８
６の出力はマスター情報判定回路３９２のＡＮＤゲート
３９６に入力されており、このためマスター情報故障判
定信号Ｅ５２もオンとなり、処理装置１０−２のマスタ
ー情報の故障と判定することができる。

【０２１１】他の処理装置１０−１，１０−３について
も、同様な論理によってマスター情報の故障が発生した
ときにどの処理装置のマスター情報が故障したのかを判
定することができる。更に図３３の実施形態にあって
は、一致検出用トライステート回路７６にＦＦ８８，９
０，９２を介してバス情報故障についてのバス情報故障
判定回路９８を設けている。このバス情報故障判定回路
９８は図７の実施形態のものであり、その詳細は図８の
回路に示した通りである。即ち、処理装置１０−１，１
０−２，１０−３の各々がバス故障を起こした処理装置
であることを示す判定信号Ｅ１８，Ｅ１９，Ｅ２０と、
いずれかの処理装置においてバス情報の故障が起きたこ
とを判定するバス情報故障判定信号Ｅ２１を出力してい
る。このバス情報故障判定回路９８の各判定信号は、後
の説明で明らかにする図３７の二重化構成において利用
される。 （４）マスター情報の生存処理装置表示フラグによるマ
スク出力 図３４は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３が、装置自身の故障によりＴＭＲユニッ
ト１０から離脱しているときに、誤ったマスター情報を
ＴＭＲユニットを構成している他の処理装置へ通知しな
いようにした実施形態である。

【０２１２】図３３の実施形態にあっては、処理装置１
０−１〜１０−３のいずれかがＴＭＲユニット１０から
故障等により離脱しているときも、ＴＭＲユニット１０
を構成している他の処理装置に対しマスター情報がその
まま出力されており、このため他の処理装置が誤った認
識を起こす恐れがある。これを回避するため、図３４の
実施形態にあっては、ＴＭＲユニット１０から離脱して
いる処理装置はマスター情報として存在しない処理装置
番号、この実施例にあっては処理装置番号＃１，＃２，
＃３を使用していることから、存在しない処理装置番号
＃０を出力させる。

【０２１３】この処理装置番号＃０の通知に対し、ＴＭ
Ｒユニット１０を構成している処理装置は他の処理装置
から存在しない処理装置番号＃０をマスター情報として
通知されたときは、これを正常と認識することによって
誤動作を回避する。ＴＭＲユニット１０から離脱した状
態で存在しない処理装置番号＃０をマスター情報として
他の処理装置に通知するため、マスター情報用トライス
テート回路３６０にマスク出力用のＡＮＤゲート４１２
を設けている。ＡＮＤゲート４１２の一方の入力にはマ
スター情報レジスタ１４からのマスター処理装置番号Ｅ
０が入力される。

【０２１４】ＡＮＤゲート４１２の他方の入力には生存
処理装置表示フラグ回路３４０からの装置自身の生存を
示すフラグ信号Ｅ４０を入力する。このフラグ信号Ｅ４
０は、図２８の生存処理装置表示フラグ回路３４０に示
したように、処理装置１０−１に対応したフラグレジス
タ３４２に対する生存処理装置表示フラグのオンと、装
置番号デコード回路８２より出力される処理装置１０−
１の番号＃１に対応したデコード信号Ｅ１１−１に基づ
いて、オンとなる。

【０２１５】処理装置１０−１がＴＭＲユニット１０を
構成している場合には、生存処理装置表示フラグがオン
していることからフラグ信号Ｅ４０もオンとなり、ＡＮ
Ｄゲート４１２を許容状態として他の処理装置１０−
２，１０−３に至るマスター情報の通知を行っている。
これに対し、故障等により処理装置１０−１がＴＭＲユ
ニット１０から離脱した場合には、装置自身の生存処理
装置表示フラグがオフとなり、フラグ信号Ｅ４０もオフ
となることで、ＡＮＤゲート４１２を禁止状態とする。

【０２１６】このため出力ドライバ３６８−１による他
の処理装置１０−２，１０−３に対するマスター情報と
しての装置番号＃１の通知は禁止され、結果として、存
在しない処理装置の装置番号＃０が通知されたと同じ状
態になる。これによってＴＭＲユニット１０から離脱す
るときは、マスター情報として存在しない装置番号＃０
をマスター処理装置として認識していることを他の処理
装置に通知することができる。

【０２１７】一方、ＴＭＲユニット１０を構成して動作
中の処理装置は、ＴＭＲユニット１０から離脱した他の
処理装置から存在しない処理装置番号＃０をマスター情
報として通知されたときは、このマスター情報の通知を
無視しなければならない。そこで、マスター情報故障検
出回路３７６に、比較器３８４，３８６，３８８のそれ
ぞれに入力するマスター処理装置と認識した装置番号が
処理装置として存在しない装置番号＃０であることを検
出して出力をオンするマスター装置番号検出器３８５，
３８７，３８９を設け、比較器３８４，３８６，３８８
の出力と共にＯＲゲート４０７，４０８，４１０に入力
する。このＯＲゲート４０７，４０８，４１０の出力を
ＡＮＤゲート３９０及びマスター情報故障判定回路３９
２に与えている。

【０２１８】例えば処理装置１０−２がＴＭＲユニット
１０から離脱して、存在しない処理装置番号＃０をマス
ター情報として通知したとすると、マスター情報故障検
出回路３７６において装置番号＃０の通知を入力した比
較器３８４，３８６の出力がオフとなる。同時に、３つ
のマスター番号検出回路３８５，３８７，３８９のうち
処理装置１０−２に対応したマスター番号検出回路３８
７が、通知された装置番号＃０を検出してその出力をオ
ンする。

【０２１９】このため、存在しない処理装置番号＃０に
より比較器３８４，３８６の出力がオフとなっている
が、マスター番号検出回路３８７の出力がオンとなるた
め、ＯＲゲート４０７，４０８の出力をオンとすること
ができる。このときＯＲゲート４１０の出力はオンであ
ることから、ＮＡＮＤゲート３９０から出力されるマス
ター情報故障発生信号Ｅ５０はオフとなり、ＴＭＲユニ
ット１０から離脱した処理装置１０−２から存在しない
装置番号＃０の通知があっても、これを無視して、マス
ター情報故障の検出を抑止することができる。 （５）マスター情報のバス出力許可フラグによるマスク
出力 図３５は、ある処理装置が故障等によりＴＭＲユニット
１０から離脱しているときに誤ったマスター情報をＴＭ
Ｒユニットを構成している他の処理装置に通知しないた
めの実施形態であり、図３５の生存処理装置表示フラグ
に加えてバス出力許可フラグを用いてマスター情報のマ
スク出力を行うようにしたことを特徴とする。

【０２２０】図３５の実施形態にあっては、マスター情
報用トライステート回路３６０にはマスク出力用に３入
力のＡＮＤゲート４１３を設けている。ＡＮＤゲート４
１３には、図３４と同様に、マスター情報レジスタ１４
からのマスター処理装置番号信号Ｅ０と、生存処理装置
表示フラグ回路３４０からのＴＭＲユニット１０への加
入と離脱を示すフラグ信号Ｅ４０が入力される。

【０２２１】更にＡＮＤゲート４１３には、バス出力イ
ネーブル回路３４に設定したバス出力許可フラグに基づ
くフラグ信号Ｅ４２を入力している。このバス出力許可
フラグに基づくフラグ信号Ｅ４２は、図２９におけるバ
ス情報故障検出結果のマスク出力に使用したものと同じ
ものである。このようなマスク出力用のＡＮＤゲート４
１３を設けることで、生存処理装置表示フラグ回路３４
０からのフラグ信号Ｅ４０とバス出力イネーブル生成回
路３４に設けたバス出力許可フラグに基づくフラグ信号
Ｅ４２の少なくともいずれか一方の回路部が正常であれ
ば、ＴＭＲユニット１０から離脱している処理装置はマ
スター情報として存在しない処理装置番号＃０を出力す
ることができる。この二重化によって、故障した処理装
置がＴＭＲユニット全体に悪影響を与えることを確実に
回避できる。 （６）マスター情報の生存処理装置表示フラグによるマ
スク入力 図３６は、故障等によりＴＭＲユニット１０から離脱し
ている処理装置から、ＴＭＲユニット１０を構成してい
る他の処理装置に誤ったマスター情報が通知されても、
誤動作しないように入力マスクするようにした実施形態
である。

【０２２２】処理装置１０−１にあっては、他の処理装
置１０−２，１０−３から専用の信号線３７４−２，３
７４−３により通知されたマスター情報の処理装置番号
に関する信号を、装置自身を含めて入力ドライバ３７０
−１，３７０−２，３７０−３により取り込んでおり、
この出力段に入力マスク用のＡＮＤゲート４１４，４１
６，４１８を設けている。

【０２２３】ＡＮＤゲート４１４，４１６，４１８の他
方の入力には、生存処理装置表示フラグ回路３４０から
出力される処理装置１０−１〜１０−３ごとのフラグ信
号Ｅ４１，Ｅ４２，Ｅ４３がそれぞれ入力されている。
このため、ＴＭＲユニット１０から離脱している処理装
置に対応するフラグ信号Ｅ４１〜Ｅ４３はオフであるこ
とから、ＡＮＤゲート４１４，４１６，４１８のうち対
応するものが禁止状態に置かれ、マスター情報故障検出
回路３７６に対するマスター情報を示す処理装置番号信
号の入力が禁止される。

【０２２４】ＡＮＤゲート４１４，４１６，４１８で入
力がマスクされた処理装置番号信号は装置番号＃０とし
て扱われる。この装置番号＃０は存在しない処理装置番
号であることから、マスター情報故障回路３７６は入力
マスク用のＡＮＤゲート４１４，４１６，４１８による
入力禁止のマスクによって、故障により離脱した処理装
置がＴＭＲユニット全体に悪影響を与えることを回避す
ることができる。 （７）バス多重化時のマスター情報の故障検出 図３７は、多重バス構成をとる高信頼性情報処理装置の
実施形態である。この多重化バス構成にあっては、ＴＭ
Ｒユニット１０を構成する処理装置１０−１，１０−
２，１０−３は複数のバス、この実施形態にあってはバ
ス１２−１とバス１２−２に接続され、データの受け渡
しを行うことになる。この場合、処理装置１０−１〜１
０−３が認識しているマスター処理装置番号も、バス１
２−１，１２−２ごとに他の処理装置に通知される。

【０２２５】この場合、バス１２−１，１２−２ごとに
マスター処理装置が異なるような運用も考えられるが、
全てのバス１２−１，１２−２で同じ処理装置をマスタ
ー処理装置に設定した方が制御は非常に簡単になる。図
３７の実施形態にあっては、バス１２−１側は図３３の
実施形態とした場合を例にとっている。ここでバス１２
−１側について、処理装置１０−１の多重化制御回路
を、バス情報故障制御部を構成するＴＭＲ制御回路４０
０とマスター情報故障制御部を構成するＴＭＲ制御回路
４０２に分けて表わしている。

【０２２６】同じ回路構成はバス１２−２側のバス情報
故障制御部としてＴＭＲ制御回路４０４に設けられ、バ
ス１２−２のマスター情報故障制御回路部としてＴＭＲ
制御回路４０６が設けられる。もちろん、バス１２−２
側についてはバス１２−１側と全く同様な処理装置１０
−１，１０−２，１０−３間の信号線接続が行われる。

【０２２７】ＴＭＲ制御回路４０２，４０６には、ＴＭ
Ｒ制御回路４０２側に示すマスター情報故障検出回路３
７６によってＴＭＲユニット１０におけるマスター情報
故障を示すマスター情報故障判定信号Ｅ５０が得られ
る。またマスター情報故障判定回路３９４において、マ
スター情報に異常のある処理装置の判定信号Ｅ５１，Ｅ
５２，Ｅ５３が得られている。同様な判定信号はバス１
２−２側のＴＭＲ制御回路４０６でも得られている。

【０２２８】そこで両者のマスター情報に関する故障検
出及び判定信号について、ＯＲゲート４２２，４２４，
４２６，４２８を設け、バス１２−１，１２−２間で対
応する信号同士の論理和をとることによって、マスター
情報の故障発生と、どの処理装置でマスター情報の故障
が発生したかを判別できる。即ち、バス１２−２に対す
るマスター情報故障制御部としてのＴＭＲ制御回路４０
６からは、マスター情報故障検出信号Ｅ６０、処理装置
１０−１〜１０−３に対応したマスター情報故障判定信
号Ｅ６１，Ｅ６２，Ｅ６３が得られることから、それぞ
れＡＮＤゲート４２２，４２４，４２６，４２８でバス
１２−１側のＴＭＲ制御回路４０２から得られた信号Ｅ
５０，Ｅ５１，Ｅ５２，Ｅ５３のそれぞれとの論理和を
とり、バス１２−１，１２−２を対象とした全体として
のマスター情報故障検出信号Ｅ７０及びマスター情報の
故障が発生した処理装置の判定信号Ｅ７１，Ｅ７２，Ｅ
７３を得ることができる。

【０２２９】なお、図３７の多重バス構成にあっては、
処理装置１０−１の各バス系統のＴＭＲ制御回路を図３
３の実施形態とした場合を例にとっているが、図３４〜
図３６のいずれかの実施形態の回路構成であってもよい
ことは勿論である。 （８）故障検出時の生存処理装置表示フラグのオフ 図３８は、ＴＭＲユニット１０を構成している処理装置
１０−１〜１０−３のいずれかがバス情報あるいはマス
ター情報の不一致により故障と判定されたときにＴＭＲ
ユニットから離脱させるために、該当する処理装置の生
存処理装置表示フラグをオフに制御するようにした実施
形態である。

【０２３０】図３８において、処理装置１０−１には生
存プロセッサ表示フラグ回路を内蔵した生存処理装置表
示フラグ制御回路３４１が設けられる。生存処理装置表
示フラグ制御回路３４１に対しては、バス情報故障制御
部としてのＴＭＲ制御回路４００に設けたバス情報故障
判定回路９８からのバス情報故障処理装置を示す判定信
号Ｅ１８，Ｅ１９，Ｅ２０が入力される。

【０２３１】またマスター情報故障制御部としてのＴＭ
Ｒ制御回路４０２に設けたマスター情報故障判定回路３
９２からのマスター情報故障を起こした処理装置を示す
判定信号Ｅ５１，Ｅ５２，Ｅ５３を入力している。生存
処理装置表示フラグ制御回路３４１は、図３９に示す構
成をもつ。図３９において、まず処理装置１０−１，１
０−２，１０−３に対応して、各処理装置の生存処理装
置表示フラグを格納するフラグレジスタ３４２，３４
４，３４６が設けられる。フラグレジスタ３４２，３４
４，３４６としては、通常、ＦＦが使用される。フラグ
レジスタ３４２，３４４，３４６のデータ入力端子に対
しては、ＡＮＤゲート４３０，４３４，４３８の出力が
接続される。ＡＮＤゲート４３０，４３４，４３８は２
入力のＡＮＤゲートであり、ソフトセット指示信号Ｅ７
４を共通入力し、またセットデータＥ７７，Ｅ７８，Ｅ
７９を処理装置１０−１〜１０−３に対応して入力する
ようにしている。即ち、フラグレジスタ３４２，３４
４，３４６に対しては、プログラムにより対応する生存
処理装置表示フラグを任意にセットまたはリセットする
ことができる。

【０２３２】フラグレジスタ３４２，３４４，３４６の
ライトイネーブル端子に対しては、３入力のＯＲゲート
４３２，４３６，４３７の出力が接続される。ＯＲゲー
ト４３２，４３６，４３７には、図３８のバス情報故障
判定回路９８からのバス故障情報検出結果が得られた処
理装置を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０が入力さ
れる。同時に、図３８のマスター情報故障判定回路から
出力されるマスター情報故障を起こした処理装置を示す
判定信号Ｅ５１，Ｅ５２，Ｅ５３が入力されている。

【０２３３】図３８，図３９において、例えば処理装置
１０−３で故障が発生したとすると、バス情報の故障の
場合については、処理装置１０−３に対応したバス情報
故障の判定信号Ｅ２０がオンとなる。これによって図３
９におけるフラグレジスタ３４６の表示フラグがオフと
なる。またマスター情報の故障の場合にも、同様に処理
装置１０−３のマスター情報故障を示す判定信号Ｅ５３
がオフとなり、フラグレジスタ３４６の表示フラグがオ
フされる。

【０２３４】このように、故障によりＴＭＲユニット１
０から離脱した処理装置に対応する生存処理装置表示フ
ラグを全ての処理装置でオフすることにより、故障した
処理装置がＴＭＲユニット１０を構成して正常に動作し
ている他の処理装置に悪影響を及ぼすのを回避すること
ができる。 （９）故障検出時のバス出力フラグのオフ 図４０は、故障発生時に、故障した処理装置がバスを介
して、ＴＭＲユニットを構成している他の処理装置に悪
影響を及ぼさないようにするため、バス出力を禁止する
ことでＴＭＲユニット１０から故障処理装置を切り離す
ようにしたことを特徴とする実施形態である。

【０２３５】図４０において、ＴＭＲユニット１０に故
障が発生すると、バス情報故障の場合には、バス情報故
障処理装置判定回路９８Ａの出力するバス情報故障検出
信号Ｅ２１がオンとなり、またバス情報故障を起こした
処理装置を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０のいず
れかがオンとなる。これに加えバス情報故障判定回路９
８Ａは、バス情報故障が処理装置自身で発生した場合に
オンする自装置故障判定信号Ｅ８１を出力する。この自
装置故障判定信号Ｅ８１は、バス情報故障処理装置判定
回路９８Ａに対する装置番号デコード回路８２からのデ
コード信号Ｅ１１−１〜Ｅ１１−３を使用して生成され
る。

【０２３６】図４１は、図４０のバス情報故障処理装置
判定回路９８Ａの実施形態である。まず回路部９８は図
７，図８の実施形態に示した回路構成をもっており、Ｆ
Ｆ８８，９０，９２からの処理装置１０−１〜１０−３
ごとのバス情報故障検出信号Ｅ１３，Ｅ１４，Ｅ１５が
入力され、更にマスター情報レジスタ１４からのマスタ
ー処理装置番号信号Ｅ０が入力される。

【０２３７】回路部９８からは、バス情報故障検出信号
Ｅ２１及びバス情報故障を起こした処理装置１０−１〜
１０−３を示す判定信号Ｅ１８，Ｅ１９，Ｅ２０が出力
される。そこで、バス情報故障の処理装置を示す判定信
号Ｅ１８，Ｅ１９，Ｅ２０のそれぞれをＡＮＤゲート４
４２，４４４，４４６に入力して装置番号デコード回路
８２からのデコード信号Ｅ１１−１，Ｅ１１−２，Ｅ１
１−３との論理積をとり、ＯＲゲート４４８でとりまと
めて、バス情報故障に関する自装置故障判定信号Ｅ８１
を出力している。

【０２３８】このため、故障が発生した装置が例えば処
理装置１０−１自身であった場合には、回路部９８から
の処理装置１０−１を示す判定信号Ｅ１８がオンし、装
置番号デコード回路８２からのデコード信号Ｅ１１−１
もこのときオンになっていることから、ＡＮＤゲート４
４２の出力がオンとなり、ＯＲゲート４４８を介して自
装置故障判定信号Ｅ８１がバス出力イネーブル生成回路
３４Ａに出力される。

【０２３９】そして内部のフラグレジスタにセットされ
ているバス出力許可フラグをオフとし、バス用トライス
テート回路２４に対するイネーブル信号Ｅ３のオフによ
り、バス１２に対する出力情報生成回路２２からのバス
情報Ｄ１の送出を禁止する。一方、図４０のマスター情
報故障制御部となるＴＭＲ制御回路４０２側には、マス
ター情報故障検出判定回路４４０が設けられる。マスタ
ー情報故障検出判定回路４４０は、図３８に示している
マスター情報故障検出回路３７６とマスター情報故障判
定回路３９２を合わせた回路であり、更に自装置のマス
ター情報故障を判定したときにオンする自装置故障判定
信号Ｅ８０を出力するようにしている。

【０２４０】図４２は図４０のマスター情報故障検出判
定回路４４０の実施形態であり、図３８に示したマスタ
ー情報故障検出回路３７６及びマスター情報故障判定回
路３９２を備えている。マスター情報故障判定回路３９
２からは、マスター情報の故障検出信号Ｅ５０と、マス
ター情報の故障を起こした処理装置を示す判別信号Ｅ５
１，Ｅ５２，Ｅ５３が出力されている。

【０２４１】マスター情報故障が自装置であることを示
す自装置故障判定信号Ｅ８０は、ＡＮＤゲート４５０，
４５２，４５４及びＯＲゲート４５６の回路部で生成さ
れる。即ち、ＡＮＤゲート４５０，４５２，４５４の一
方の入力にマスター情報故障判定回路３９２からのマス
ター情報故障の処理装置を示す判定信号Ｅ５１，Ｅ５
２，Ｅ５３の各々を入力し、他方の入力に装置番号デコ
ード回路８２からのデコード信号Ｅ１１−１，Ｅ１１−
２，Ｅ１１−３を入力し、これら３つの論理積出力の論
理和をＯＲゲート４５６でとって、マスター情報故障が
装置自身であることを示す自装置故障判定信号Ｅ８０を
出力している。

【０２４２】このマスター情報故障処理装置判定回路４
４０からのマスター情報故障に関する自装置故障判定信
号Ｅ８０も、図４０のようにバス出力イネーブル生成回
路３４Ａに与えられ、バス出力許可フラグをオフするこ
とでイネーブル信号Ｅ３をオフし、バス用トライステー
ト回路２４によるバス情報のバス１２に対する出力を禁
止させることになる。

【０２４３】図４０のバス出力イネーブル生成回路３４
Ａは、図４３の回路構成を有する。まずバス出力許可フ
ラグのセット／リセットを行うフラグレジスタ４６０が
設けられる。フラグレジスタ４６０のデータ入力端子に
は、ＡＮＤゲート４５６による論理積出力のためソフト
セット指示信号Ｅ８２とセットデータＥ８３が入力され
ている。

【０２４４】フラグレジスタ４６０のライトイネーブル
端子に対しては３入力のＯＲゲート４５８の出力が接続
され、ＯＲゲート４５８には、図４１のバス情報故障処
理装置判定回路９８Ａからの自装置故障判定信号Ｅ８
１、図４２のマスター情報故障処理装置判定回路４４０
からの自装置故障判定信号Ｅ８０が入力されている。こ
のため、ソフトウェアによりセットされたフラグレジス
タ４６０のバス出力許可フラグは、装置自身のバス情報
の故障あるいはマスター情報の故障のいずれについても
強制的にリセットされる。

【０２４５】フラグレジスタ４６０の出力は、図４０の
マスター情報一致判定回路１６からの自マスター信号Ｅ
１及び出力タイミング生成回路３２からのバス出力信号
Ｅ２が入力され、３つの信号が全てオンであればバスイ
ネーブル信号Ｅ３をオンし、バス出力を許容する。しか
しながら、装置自身のバス情報の故障またはマスター情
報の故障によりフラグレジスタ４６０のバス出力許可フ
ラグがオフになると、フラグ信号Ｅ８４によりＡＮＤゲ
ート４６２が禁止状態となり、バス用トライステート回
路２４に対するイネーブル信号Ｅ３をオフし、バス１２
に対するバス情報の出力が禁止される。

【０２４６】このようにバス情報またはマスター情報の
故障によりＴＭＲユニット１０から離脱した処理装置の
バス出力許可フラグをオフすることにより、故障した処
理装置がバスにアクセスして他の正常に動作しているＴ
ＭＲユニットの処理装置に悪影響を及ぼすことを回避で
きる。 （１０）マスター故障時のマスター更新 図４４は、現在マスター処理装置となっている処理装置
がマスター情報の故障によりバスから切り離された場合
に、ＴＭＲユニット１０を構成する残された正常な処理
装置から新たにマスター処理装置を決定して処理を続行
するための再決定の実施形態である。

【０２４７】このマスター処理装置の再決定のために、
処理装置１０−１に代表して示すようにマスター情報レ
ジスタ回路１４Ａが設けられる。マスター情報レジスタ
回路１４Ａに対してはバス情報故障判定回路９８Ａから
のバス情報の故障を起こした処理装置を示す判定信号Ｅ
１８，Ｅ１９，Ｅ２０と、マスター情報故障検出判定回
路４４０からのマスター情報故障を起こした処理装置の
判定信号Ｅ５１，Ｅ５２，Ｅ５３が入力されている。

【０２４８】図４５は、マスター情報レジスタ回路１４
Ａの実施形態である。まずマスター情報は、マスター情
報レジスタ４９４に格納される。マスター情報レジスタ
４９４に対するマスター情報の設定は、ＡＮＤゲート４
８６に対するソフトセット指示信号Ｅ８６とソフトデー
タＥ８７により、ソフトウェアにより行うことができ
る。

【０２４９】ＡＮＤゲート４８６の出力は、ＡＮＤゲー
ト４８８、ＯＲゲート４９２を介して、マスター情報レ
ジスタ４９４に与えられてマスター情報を設定する。な
お、ＡＮＤゲート４８８は必ずしも設ける必要はない。
マスター情報レジスタ４９４のライトイネーブル端子に
対しては、ＯＲゲート４９６の出力が与えられる。ライ
トイネーブル端子は、ソフトウェアによるマスター情報
の書込時にソフトセット指示信号Ｅ８６によりオンする
ことができる。またライトイネーブル端子はバス情報ま
たはマスター情報の故障がマスタプロセッサで発生した
ときにオンとなり、新マスター処理装置番号生成回路４
８４のアルゴリズムによってマスター情報を更新するこ
とができる。

【０２５０】バス情報の故障を検出した際の処理装置を
判定する判定信号Ｅ１８，Ｅ１９，Ｅ２０は、ＯＲゲー
ト４６４，４６６，４６８を介してデコーダ４７０，４
７２，４７４に入力される。またＯＲゲート４６４，４
６６，４６８の他方の入力には、マスター情報の故障に
ついて処理装置の判定信号Ｅ５１，Ｅ５２，Ｅ５３が入
力される。デコーダ４７０，４７２，４７４は、ＯＲゲ
ート４６４，４６６，４６８の出力のオンによるバス情
報またはマスター情報の故障が判定された処理装置に対
応するデコーダ信号０１，１０，１１を出力する。この
デコーダ出力は、マスター情報レジスタ４９４に対する
マスター処理装置の設定情報と同じものを使用する。

【０２５１】比較器４７６，４７８，４８０は、マスタ
ー情報レジスタ４９４に設定したマスター処理装置を表
わすマスター情報と、デコーダ４７０，４７２，４７４
のそれぞれより出力されたデコーダ信号を比較し、一致
した際に出力をオンとする。例えばマスター情報レジス
タ４９４にマスター処理装置１０−１のマスター情報０
１が登録されており、例えば処理装置１０−１のバス情
報の故障により、その判定信号Ｅ１８がオンして、デコ
ーダ４７０よりデコーダ信号０１が出力されると、比較
器４７６の出力がオンする。

【０２５２】比較器４７６，４７８，４８０の出力はＯ
Ｒゲート４８２でとりまとめられて、マスター情報故障
信号としてＯＲゲート４９６を介してマスター情報レジ
スタ４９４のライトイネーブル端子に与えられ、マスタ
ー情報レジスタ４９４をイネーブル状態とする。同時
に、ＡＮＤゲート４９０に与えられて許容状態とし、新
マスター処理装置番号生成回路４８４による新たなマス
ター処理装置のマスター情報の更新を可能とする。

【０２５３】新マスター処理装置番号生成回路４８４に
よるマスター情報レジスタ４９４の更新は、例えば図１
７に示した新マスター処理装置の生成順序に従って新し
いマスター処理装置番号をマスター情報レジスタ４９４
にセットする。もちろん、新マスター処理装置を選ぶ順
序はどのような順序でも構わないが、ＴＭＲユニットを
構成する全ての処理装置が同じアルゴリズムによって更
新できるようにする必要がある。この結果、マスター処
理装置にバス情報またはマスター情報の故障が発生して
も、残りの処理装置の中から新たなマスター処理装置を
選ぶことによって引き続きＴＭＲユニットによる処理を
続けることができる。 （１１）マスター故障時のマスター非更新 図４６は、現在マスター処理装置となっている処理装置
がマスター情報の故障によりバスから切り離された場
合、ＴＭＲユニット１０を構成している残された正常な
処理装置の中から新たにマスター処理装置を決定しない
ようにした場合の実施形態である。

【０２５４】即ち、図４５の実施形態にあっては、マス
ター処理装置がマスター情報の故障と認識された場合に
は、次にマスター処理装置となる順序割当てを受けた処
理装置が自分自身でマスター情報レジスタに装置自身の
番号をセットして新マスター処理装置となる。この場
合、故障を起こした処理装置が現在マスター処理装置と
なっている処理装置であれば問題ない。

【０２５５】しかし、そうではなく次のマスター処理装
置候補となっているスレーブ処理装置でマスター情報が
故障した場合には、現マスター処理装置が故障したと誤
認識して、故障を起こしたスレーブ処理装置自身がマス
ター処理装置になろうとし、ＴＭＲユニットの中に２台
のマスター処理装置が存在することになってシステムダ
ウンに至る危険性がある。

【０２５６】そこで図４６の実施形態にあっては、マス
ター情報の故障が検出されてもマスター処理装置の再決
定を行わないようにしている。このため図４６の処理装
置１０−１に代表して示すマスター情報レジスタ回路１
４Ｂに対しては、マスター情報故障検出判定回路４４０
からの判定信号Ｅ５１，Ｅ５２，Ｅ５３は入力されず、
バス情報故障判定回路９８Ａからの判定信号Ｅ１８，Ｅ
１９，Ｅ２０のみを入力している。

【０２５７】図４７はマスター情報レジスタ１４Ｂの実
施形態であり、デコーダ４７０，４７２，４７４に対し
バス情報の故障による処理装置の判定信号Ｅ１８，Ｅ１
９，Ｅ２０のみを入力している。他の構成は図４５の回
路と同じである。この結果、マスター情報の故障が判定
されてもマスター情報レジスタ４９４の新マスター処理
装置への更新は行われず、バス情報故障が検出された場
合にのみ、そのときのバス情報故障の処理装置を示す判
定信号Ｅ１８，Ｅ１９またはＥ２０のいずれかのオンに
基づいたマスター処理装置における新マスター処理装置
のためのマスター情報レジスタ４９４の更新が行われ
る。 （１２）マスター故障時の各種資源の更新抑止 図４８は、マスター情報の故障時（バス情報故障時も含
む）に、故障発生時のバス上のデータを各処理装置が内
部回路に取り込まないように各種資源の更新を抑止する
実施形態である。

【０２５８】既に説明したように、バス情報の故障が発
生した場合、バス情報故障判定回路９８Ａからバス情報
故障判定信号Ｅ２１が出力される。またマスター情報に
故障が発生したときには、マスター情報故障検出判定回
路４４０からマスター情報故障判定信号Ｅ５０が出力さ
れる。バス１２からバス用トライステート回路２４に取
り込まれたデータは、ＦＦ５８及び５００により２回保
持される。これはバス情報故障判定信号Ｅ２１の生成と
のタイミングを合わせるためである。

【０２５９】ＦＦ５００に保持されたデータは、バスデ
ータＤ１１としてデータ更新抑止回路４９６を介して内
部回路に送られる。データ更新抑止回路４９６は、内部
制御回路４９８からのバス選択信号Ｅ９１、バス情報故
障判定回路９８Ａからのバス情報故障判定信号Ｅ２１、
及びマスター情報故障判定回路４４０からのマスター情
報故障判定信号Ｅ５０を受けて、データ更新と抑止を制
御する。

【０２６０】図４９は、データ更新抑止回路４９６の実
施形態の回路図である。ＦＦ５００に保持されたデータ
Ｄ１１は、マルチプレクサ５０１のＡＮＤゲート５０２
に入力される。ＡＮＤゲート５０２には、バス選択信号
Ｅ９１が入力される。マルチプレクサ５０１は、他の回
路に対応して例えばＡＮＤゲート５０４，５０６を備え
ている。

【０２６１】マルチプレクサ５０１は、ＡＮＤゲート５
０２，５０４または５０６で選択されたいずれかのデー
タをレジスタ５１０の入力データパスに出力する。レジ
スタ５１０のイネーブル端子に対しては、ＯＲゲート５
１２及びインバータ５１４が設けられる。ＯＲゲート５
１２には、バス情報故障判定信号Ｅ２１とマスター情報
故障判定信号Ｅ５０が入力される。

【０２６２】ＴＭＲユニット１０の処理装置１０−１〜
１０−３が正常に動作している通常時には、バス情報故
障判定信号Ｅ２１及びマスター情報故障信号Ｅ５０の両
方ともオフであり、このためインバータ５１４の出力が
オンとなってレジスタ５１０はイネーブル状態にある。
このため、マルチプレクサ５０１に対するバス選択信号
Ｅ９１のオンによりバス上のデータは、データＤ１１と
してＡＮＤゲート５０２，ＯＲゲート５０８を介してレ
ジスタ５１０にセットされる。

【０２６３】これに対し、バス情報あるいはマスター情
報の故障が検出された場合には、バス情報故障判定信号
Ｅ２１またはマスター情報故障判定信号Ｅ５０がオン
し、インバータ５１４の出力がオフとなって、レジスタ
５１０をデセーブル状態とする。このデセーブル状態
は、バス上にデータが出力された後の２サイクル後のタ
イミングとなる。

【０２６４】このときマルチプレクサ５０１からバス上
のデータＤ１１がレジスタ５１０に入力するが、デセー
ブル状態にあることから、レジスタ５１０に対するデー
タＤ１１の書込みは抑止され、故障発生時のバス上のデ
ータによるレジスタ内容の破壊を抑止することができ
る。なお図４９は、故障発生時のバス上のデータによる
レジスタ内容の破壊防止を例にとっているが、他の内部
回路においても必要に応じて同様の制御を行い、故障発
生時のデータによる資源の破壊を抑止することができ
る。また図４９にあっては、抑止サイクル期間を１サイ
クルとしているが、連続して必要なサイクル数分だけ抑
止するようにしてもよい。 （１３）マスター情報故障時の再転送指示 ＴＭＲユニットの動作中に故障が発生すると、そのとき
バス上のデータは信用できないため、故障した処理装置
を切り離した後、もう一度バスに再出力する必要があ
る。また同じバスに繋がっているＴＭＲユニット以外の
処理装置は、故障の発生を装置自身で検出できないた
め、ＴＭＲユニットを構成している処理装置から故障の
発生を通知する必要がある。ＴＭＲユニットを構成する
処理装置以外の処理装置は、故障発生を通知された場
合、装置自身がバスにアクセス中であればＴＭＲユニッ
トが再構成された後に再びバスにデータを出力する必要
がある。

【０２６５】図５０は、故障の発生をバス１２に接続さ
れている全ての処理装置１０−１〜１０−ｎに通知する
実施形態である。この故障発生時の再転送指示のため、
処理装置１０−１に代表して示すように、再転送指示用
トライステート回路５１６が設けられる。再転送指示用
トライステート回路５１６に対しては、マスター情報一
致判定回路１６からの自マスター信号Ｅ１、バス情報故
障判定回路９８Ａからのバス情報故障検出信号Ｅ２１、
マスター情報故障検出判定回路４４０からのマスター情
報故障検出信号Ｅ５０、マスター情報用トライステート
回路３６０より得られてＦＦ３９５，３９７，３９９に
保持されたマスター情報装置番号信号Ｅ１０１，Ｅ１０
２，Ｅ１０３、更にマスター情報故障検出判定回路４４
０から出力されるマスター情報故障を起こした処理装置
の判定信号Ｅ５１，Ｅ５２，Ｅ５３が入力される。

【０２６６】再転送指示用トライステート回路５１６か
らは、端子５１８−１により専用の信号線５２０によっ
て、ＴＭＲユニット１０を構成する処理装置１０−２，
１０−３、更にＴＭＲユニット１０以外のその他の処理
装置１０−ｎに対し接続している。図５１は、図５０の
再転送指示用トライステート回路５１６の実施形態の回
路図である。まず専用の信号線５２０に対するトライス
テート回路部として、出力ドライバ５３８と入力ドライ
バ５４０が設けられる。出力ドライバ５３８に対して
は、ＯＲゲート５３６によりバス情報故障検出信号Ｅ２
１とマスター情報故障検出信号Ｅ５０の論理和が与えら
れる。出力ドライバ５３８のイネーブル端子には、ドラ
イバ５３４によるイネーブル信号が与えられる。

【０２６７】このイネーブル信号は故障検出時にオンと
なり、そのときＯＲゲート５３６に入力しているバス情
報故障検出信号Ｅ２１またはマスター情報故障検出信号
Ｅ５０を、専用の信号線５２０により他の処理装置に対
する再転送指示信号として出力する。同時に入力ドライ
バ５４０によって装置自身に対するリトライ信号Ｅ９２
を生成する。

【０２６８】まずバス情報の故障を検出した場合には、
マスター情報自体は信用できるので、故障発生時点のマ
スター処理装置を示す自マスター信号Ｅ１がオンになっ
ていることを条件に、他の処理装置に再転送指示信号を
送出する。即ち、バス情報故障検出信号Ｅ２１と自マス
ター信号Ｅ１はＡＮＤゲート５３０で論理積がとられ、
ＯＲゲート５３２を介してドライバ５３４により出力ド
ライバ５３８のイネーブル端子をオンし、そのとき得ら
れているバス情報故障検出情報Ｅ２１を再転送指示信号
として専用の信号線５２０により他の処理装置に送出す
る。

【０２６９】これに対しマスター情報の故障の場合に
は、処理装置自身のマスター情報自体が必ずしも信用で
きないため、マスター情報の故障を起こしていないと判
断された処理装置が認識しているマスター処理装置番号
が装置自身の装置番号と一致しているか否かチェックす
る。一致していれば、その処理装置がマスター処理装置
に代わって他の処理装置に対し再転送指示信号を送出す
るように構成する。

【０２７０】即ち、マスター情報の故障検出時の処理装
置を示す判定信号Ｅ５１，Ｅ５２，Ｅ５３をＡＮＤゲー
ト５１８，５２０，５２２に反転入力する。ＡＮＤゲー
ト５１８，５２０，５２２の他方の入力には、マスター
処理装置番号信号Ｅ１０１，Ｅ１０２，Ｅ１０３が入力
される。いま図５１の再転送指示用トライステート回路
５１６が図５０の処理装置１０−１に設けられたもので
あり、処理装置１０−２でマスター情報の故障が起きた
とする。この場合、ＡＮＤゲート５２１に対するマスタ
ー情報の故障装置を示す判定信号Ｅ５２がオンし、反転
入力であることからＡＮＤゲート５２１を禁止状態と
し、故障と判断されたマスター情報であるマスター処理
装置番号信号Ｅ１０２の入力を抑止する。

【０２７１】このため、許容状態にあるＡＮＤゲート５
１８，５２２からの正しいマスター処理装置番号信号Ｅ
１０１，Ｅ１０３、例えば信号Ｅ１０１，Ｅ１０３は共
に正しいマスター処理装置番号＃０１であり、ＯＲゲー
ト５２４を介して比較器５２６に設定される。比較器５
２６の他方の入力には、処理装置１０−１自身の処理装
置番号＃１が設定されている。

【０２７２】このため、比較器５２６の出力が一致検出
によりオンし、このときマスター情報故障検出信号Ｅ５
０がオンしていることから、ＡＮＤゲート５２８、更に
ＯＲゲート５３２を介してドライバ５３４よりイネーブ
ル信号をオンする。このため、ＯＲゲート５３６に対す
るマスター情報故障検出信号Ｅ５０が再転送指示信号と
して専用の信号線５２０により他の処理装置に送出され
る。再転送指示信号による通知を受けた他の処理装置
は、データの再転送、各種資源の更新抑止等の必要な故
障処理を行う。 １４．バス故障検出 （１）バス故障可能性フラグ これまでに説明してきた本発明のＴＭＲユニットの実施
形態では、各処理装置内部とバスとの間のトライステー
ト回路は１段のみであったが、実際の装置にあっては、
図５２の処理装置１０−１のように、処理装置１０−１
の内部の論理回路によるトライステート入出力端子とバ
ス１２との間に、プリント基板上で更にトランシーバ素
子５４６，５４８，５５０，５５２，５５４が設けられ
ることが多い。

【０２７３】ここで、バストランシーバ素子５４６はバ
ス信号用、バストランシーバ素子５４８は出力タイミン
グ信号用、バストランシーバ素子５５０はバス情報故障
検出信号（不一致検出信号）用、バストランシーバ素子
５５２はマスター情報信号用、更にバストランシーバ素
子５５４は再転送指示信号用である。そしてバスドライ
バ素子５４６〜５５４は、出力ドライバと入力ドライバ
を一体に備えている。

【０２７４】このように処理装置内部とバスとの間に更
にトランシーバ素子を設けた構成の場合、故障がマスタ
ー処理装置のトランシーバ素子やあるいはバス１２自体
で発生すると、バス１２に対しては間違ったデータが出
力されるが、マスター処理装置にあっては、論理回路内
あるいはプリント基板内で装置自身の出力データを折り
返して取り込んでいるため、装置自身は正しいデータを
取り込んでしまう。

【０２７５】その結果、バス情報故障検出回路４０の出
力するバス情報故障検出信号（不一致検出信号）Ｅ５
は、マスター処理装置でオフ、他のスレーブ処理装置で
全てオンとなり、バス情報故障判定回路９８Ｂでは多数
決によりマスター処理装置の故障と判定されてしまう。
このため、トライステート入出力端子に続いて更にトラ
ンシーバ素子を設けた構成の場合、バス自体の故障が発
生すると、マスター処理装置の故障との区別がつかなく
なってしまう。

【０２７６】図５３は、図５２の実施形態におけるバス
情報故障判定回路９８Ｂにおける各処理装置１０−１〜
１０−３からのバス情報故障検出信号、具体的にはＦＦ
８８，９０，９２に保持された不一致検出信号Ｅ１２
１，Ｅ１２２，Ｅ１２３に基づいた判定内容である。こ
こで、バス情報の故障検出が行われていない場合を○、
バス情報の故障検出が行われている場合を×で表わして
いる。

【０２７７】まず、ＴＭＲユニット１０を構成する処理
装置１０−１〜１０−３の内の１台がバス情報の故障検
出を行ったモード２，３，５の場合は、その処理装置の
故障と断定できる。また全ての処理装置１０−１〜１０
−３が故障検出を行ったモード８の場合にも、マスター
処理装置の故障と断定できる。もちろん、全ての処理装
置１０−１〜１０−３で故障検出が行われていないモー
ド１は、全処理装置が正常である。なお、モード６，７
のマスター処理装置に加えてスレーブ処理装置が１台故
障する二重故障はあり得ないことから、判定対象から除
外する。

【０２７８】しかしながら、モード４のように、マスタ
ー処理装置のみが故障を検出しておらず、残り２台のス
レーブ処理装置がバス情報の故障を出力していた場合に
は、故障箇所がマスター処理装置であるのかバスである
のかが特定できない。このモード４の検出パターンを、
バス故障可能性パターンという。そこで図５２の実施形
態にあっては、図５３のモード４のような場合にマスタ
ー処理装置の故障かバスの故障かを断定できる判定機能
を有する。この判定機能は、図５２の処理装置１０−１
に示すように、新たにバス故障検出回路５４４を設け、
バス故障信号Ｅ１１４を生成し、このバス故障検出信号
Ｅ１１４をバス情報故障判定回路９８Ｂおよびマスター
情報レジスタ回路１４Ｂの各々に供給することにより判
定可能とする。

【０２７９】図５４は、図５２のバス故障検出回路５４
４のブロック図である。バス情報故障検出回路５４４
は、４入力のＡＮＤゲート５９０，５９２，５９４、Ｏ
Ｒゲート５９６及びバス故障可能性フラグのセットリセ
ットを行うフラグレジスタ５９８で構成される。ＮＡＮ
Ｄゲート５９０，５９２，５９４には、それぞれ図５２
のマスター装置番号デコード回路５４２でデコードされ
たマスター情報デコード信号Ｅ１１１，Ｅ１１２，Ｅ１
１３が入力されている。

【０２８０】ここで処理装置１０−１を例にとってお
り、処理装置１０−１がマスター処理装置の割り当てを
受けていたとすると、マスター情報デコード信号Ｅ１１
１のみがオンとなっている。また、ＡＮＤゲート５９
０，５９２，５９４の残りの３つの入力には、図５２の
一致検出用トライステート回路７６に続いて設けられた
ＦＦ８８，９０，９２に保持された処理装置１０−１自
身及び他の処理装置１０−２，１０−３から通知された
バス情報故障検出信号（不一致検出信号）Ｅ１２１，Ｅ
１２２，Ｅ１２３が並列的に入力されている。

【０２８１】この内、ＡＮＤゲート５９０，５９２，５
９４に対する対応する処理装置のバス情報故障検出信号
Ｅ１２１，Ｅ１２２，Ｅ１２３の各々は反転入力となっ
ている。このＡＮＤゲート５９０，５９２，５９４は、
図５３のモード４に示すマスター処理装置からのバス情
報故障検出信号Ｅ１２１がオフで、残り２つのスレーブ
処理装置から通知されたバス情報故障検出信号Ｅ１２
２，Ｅ１２３がオンの場合にのみ、ＡＮＤゲート５９０
の出力がオンするようになっている。

【０２８２】このようなモード４におけるＡＮＤゲート
５９０の出力のオンにより、ＯＲゲート５９６を介して
バス故障検出信号Ｅ１１４をオンするようにしている。
同時に、フラグレジスタ５９８のバス故障可能性フラグ
を１にセットする。図５５は、図５２のバス情報故障判
定回路９８Ｂの実施形態のブロック図である。

【０２８３】図５２のＦＦ８８，９０，９２で保持した
マスター処理装置及び残りのスレーブ処理装置から通知
されたバス情報故障検出信号（不一致検出信号）Ｅ１２
１，Ｅ１２２，Ｅ１２３を上側に設けたＮＡＮＤゲート
５６８と下側に設けたＡＮＤゲート５７０に入力され
る。下側のＡＮＤゲート５７０は、３つのバス情報故障
検出信号Ｅ１２１，Ｅ１２２，Ｅ１２３の全てが故障検
出を示してオンとなった時出力をオンする。

【０２８４】即ち、図５３のモード８で出力がオンす
る。これに対し上側のＮＡＮＤゲート５６８は、３つの
バス情報故障検出信号Ｅ１２１，Ｅ１２２，Ｅ１２３の
少なくとも１つで故障検出が行われずオフのとき、出力
がオンする。即ち、図５３のモード８以外の他のモード
で出力がオンする。バス情報故障検出信号Ｅ１２１，Ｅ
１２２，Ｅ１２３、ＮＡＮＤゲート５６８及びＡＮＤゲ
ート５７０は、２つのＡＮＤゲートとその出力を取りま
とめた１つのＯＲゲートで構成される複合ゲート回路５
６２，５６４，５６６に入力される。更に複合ゲート回
路５６２，５６４，５６６のそれぞれには、図５２のマ
スター装置番号デコード回路５４２より出力されたマス
ター情報デコード信号Ｅ１１１，Ｅ１１２，Ｅ１１３の
それぞれが入力している。

【０２８５】例えば、処理装置１０−１に対応した複合
ゲート回路５６２を例にとると、ＡＮＤゲート５７０の
出力がオンする全ての処理装置からバス情報故障が通知
されたモード８の場合、処理装置１０−１のマスターデ
コード信号Ｅ１１１のみがオンであることから、複合ゲ
ート回路５６２の出力がオンする。一方、ＮＡＮＤゲー
ト５６８の出力がオンとなる３つの処理装置の内の少な
くとも１つよりバス情報の故障検出の通知がなかった場
合には、マスター処理装置となっている処理装置１０−
１自身の故障検出を示すバス情報故障検出信号Ｅ１２１
が故障検出によりオンとなっている場合にのみ、複合ゲ
ート回路５６２の出力がオンする。

【０２８６】複合ゲート回路５６２，５６４，５６６の
出力は、各々ＡＮＤゲート５７２，５７４，５７６に入
力されている。ＡＮＤゲート５７２，５７４，５７６の
他方の反転入力には、図５４のバス故障検出回路５４４
より出力されたバス故障検出信号Ｅ１１４が入力してい
る。このバス故障検出信号Ｅ１１４は、図５３のモード
４の場合にのみオンとなって、反転入力によりＡＮＤゲ
ート５７２，５７４，５７６を禁止状態とし、バス情報
不一致の故障検出を起こした処理装置を示すバス情報故
障判定信号Ｅ１８，Ｅ１９，Ｅ２０の出力を禁止する。

【０２８７】このモード４以外の他のモードにあって
は、バス故障検出信号Ｅ１１４はオフであることから、
ＡＮＤゲート５７２，５７４，５７６よりそのときのバ
ス情報故障検出を行っている処理装置を示すバス情報故
障判定信号Ｅ１８，Ｅ１９，Ｅ２０のいずれかがオンと
なって出力される。ＯＲゲート５７８は複合ゲート回路
５６２，５６４，５６６の出力の論理和をとっており、
これがＴＭＲユニット１０にバス情報故障が起きたこと
を示すバス情報故障検出信号Ｅ２１を出力する。更に、
バス情報故障検出が自処理装置であることを示すバス情
報故障判定信号Ｅ８１を出力するＡＮＤゲート５８２，
５８４，５８６、ＯＲゲート５８８及びＡＮＤゲート５
８０を設けている。

【０２８８】このＡＮＤゲート５８０についても、モー
ド４でオンとなるバス故障検出信号Ｅ１１４の反転入力
によりモード４の検出状態で自処理装置におけるバス情
報故障検出を示す判定信号Ｅ８１の出力を禁止してい
る。このような図５４のバス故障検出回路５４４及び図
５５のバス情報故障判定回路９８Ｂの構成により、図５
３のモード４のマスター処理装置のみが正常で他の２つ
のスレーブ処理装置からマスター処理装置のバス出力に
対する故障検出の通知が行われた場合、バス故障可能性
パターンの検出でマスター処理装置のバス情報故障の判
定信号Ｅ１８がオンしてしまうことを阻止し、図５４の
ように、バス情報故障判定回路９８Ｂに設けているバス
故障可能性フラグ５９８をオンする処理を行う。これに
よって、モード４においてバス側の故障が起きた場合、
誤ってマスター処理装置でのバス情報不一致との故障判
定が行われてしまうことを防止できる。

【０２８９】図５６は、図５４のバス故障検出回路５４
４によってバス故障可能性パターンを検出したときに、
マスター処理装置を切り替えるためのマスター情報レジ
スタ回路１４Ｂの実施形態である。このマスター情報レ
ジスタ１４Ｂにあっては、図５４のバス故障検出回路５
４４より得られるバス故障検出信号Ｅ１１４が図５３の
モード４でオンした際に、ＯＲゲート６００を介してバ
ス故障検出信号Ｅ８５を強制的にオンし、ＯＲゲート４
９７によりマスター情報レジスタ４９４のライトイネー
ブル端子をオンし、新マスター処理装置番号生成回路４
８４の順序に従った次のマスター処理装置に切り替える
ためのマスター情報の更新を行うようにしている。

【０２９０】また図５２の生存処理装置表示フラグ制御
回路３４１については、図５５のバス情報故障判定回路
９８Ｂより入力するバス情報故障の発生箇所を示す判定
信号Ｅ１８，Ｅ１９，Ｅ２０の各々が、ＡＮＤゲート５
７２，５７４，５７６において図５４のバス故障検出回
路５４４からの故障検出信号Ｅ１１４でマスクされてい
る。このため、マスター処理装置の生存処理装置表示フ
ラグはオフされず、マスター情報レジスタ回路１４Ｂの
更新によってマスター処理装置のみが切り替わって、Ｔ
ＭＲユニット１０としての処理を続行することができ
る。

【０２９１】更に、再転送指示用トライステート回路５
１６は、バス情報故障判定回路９８Ｂの出力するバス情
報故障検出信号Ｅ２１がオンとなるので、専用の信号線
５２０を介してバス１２に転送している全ての処理装置
に対し再転送指示信号を通知して再転送処理を行わせる
ことになる。以上のように、ＴＭＲユニット１０が１回
目のバス故障可能性パターンを検出した後は、マスター
処理装置が更新されていること及びバス故障可能性フラ
グがオンになっていることを除けば、それ以前の動作状
態と変わっていない。この状態で通常のバス情報の故障
が発生すると、バス情報の故障を起こした処理装置がＴ
ＭＲユニット１０から切り離されることになる。 （２）旧マスター処理装置故障時のバス故障可能性フラ
グのリセット 図５７は、１回目のバス故障可能性パターンの検出後、
処理装置の切り離しは行わず、マスター処理装置だけを
更新し処理を続行し、その後に旧マスター処理装置の故
障が検出されたとき、１回目のバス故障可能性パターン
の検出でセットしたバス故障可能性フラグをリセットす
る機能を備えた実施形態である。この実施形態にあって
は、処理装置１０−１に代表して示すバス故障検出回路
５４４Ａが設けられる。バス故障検出回路５４４Ａは、
図５８の回路構成を備える。

【０２９２】図５８において、バス故障検出回路５４４
Ａは図５４の実施形態と基本的に同じであるが、バス故
障可能性フラグのセット／リセットを行うフラグレジス
タ５９８のライトイネーブル端子に対しＯＲゲート６０
２によりバス情報故障検出信号Ｅ２１とマスター情報故
障検出信号Ｅ５０の論理和出力を与えている。それ以外
の構成は図５４と同じである。

【０２９３】即ち、図５３のモード４のバス故障可能性
パターンが検出されたとき、図５８のバス故障検出回路
５４４Ａはフラグレジスタ５９８にバス故障可能性フラ
グをオンする。このときマスター処理装置の切り離しは
行わず、図５６に示したマスター情報レジスタ回路１４
Ｂによってマスター処理装置を更新し、処理を続行す
る。最初の故障がマスター処理装置の故障に起因してい
れば、マスター処理装置切り替え後、再び旧マスター処
理装置（この時点ではスレーブ処理装置になっている）
の故障が検出されるはずである。

【０２９４】このときはスレーブ処理装置のバス情報故
障を示す検出信号Ｅ２１あるいはマスター情報故障を示
す検出信号Ｅ５０が得られることから、ＯＲゲート６０
２を介してフラグレジスタ５９８のライトイネーブル端
子をオンすることで、バス故障可能性フラグをオフし、
同時に旧マスター処理装置のＴＭＲユニット１０からの
切り離しが行われる。

【０２９５】このようなバス故障可能性フラグのオフに
よって旧マスター処理装置が切り離された後、マスター
処理装置が別の要因で故障を発生したとき、直ちにバス
情報故障と判定されてＴＭＲユニット１０を構成できな
くなる危険性を回避することができる。 （３）バス多重化構成のバス故障可能性検出 図５９は、多重バス構成をとった本発明の高信頼性情報
処理装置の実施形態であり、図５７に示した単一のバス
構成の場合の処理装置１０−１〜１０−３の構成をバス
１２−１，１２−２のバス二重化構成に適用したことを
特徴とする。即ち、バス１２−１，１２−２に対し、処
理装置１０−１に示すように、図５７に示した内部回路
及びバストランシーバ素子をもつ回路が２系統設けられ
ている。

【０２９６】この２系統の回路部に対し、バス１２−１
側についてバス故障検出回路５４４Ａが設けられ、バス
１２−２側についてバス故障検出回路６０４が設けられ
る。バス故障検出回路５４４Ａは、図５８と同じもので
ある。バス１２−２側のバス故障検出回路６０４も図５
８と同じ回路構成をもち、入力するバス情報故障検出信
号Ｅ１３１〜Ｅ１３４がバス１２−２側に設けたＴＭＲ
制御回路４０４のバス情報故障判定回路から得られ、ま
たマスター情報故障判定信号Ｅ１３５，Ｅ１４１〜Ｅ１
４３が、バス１２−２側に設けたＴＭＲ制御回路４０６
のマスター情報故障検出判定回路から得られる。

【０２９７】更に、多重バス故障判定回路６０６が設け
られる。多重バス故障判定回路６０６は、図６０に示す
ように、ＯＲゲート６０８〜６２８で構成される。ＯＲ
ゲート６０８〜６１６の５つがバス１２−１，１２−２
側のバス情報故障検出の回路部である。例えばＯＲゲー
ト６０８を例にとると、バス１２−１側のバス情報故障
検出信号Ｅ２１とバス１２−２側のバス情報故障検出信
号Ｅ１６１の論理和をとって、システム全体としてのバ
ス故障検出信号Ｅ１５０を出力している。

【０２９８】ＯＲゲート６１０，６１２，６１４は、バ
ス情報故障検出が起きた処理装置を示す判定信号Ｅ１５
１，Ｅ１５２，Ｅ１５３を出力する。このため、ＯＲゲ
ート６１０，６１２，６１４には、バス１２−１側のバ
ス情報故障検出の処理装置を示す判定信号Ｅ１８，Ｅ１
９，Ｅ２０に対し、バス１２−２側の同じ判定信号Ｅ１
６２，Ｅ１６３，Ｅ１６４が各々２入力の組み合わせを
もって与えられている。

【０２９９】ＯＲゲート６１６は、バス情報の自装置故
障検出信号Ｅ８１，Ｅ１６５を２つのバス１２−１，１
２−２について入力し、システム全体としてのバス情報
の自装置故障検出信号Ｅ１５４を出力する。ＯＲゲート
６１８〜６２６の５つは、バス１２−１，１２−２のマ
スタ情報故障検出に関する判定を行う。ＯＲゲート６１
８は、バス１２−１，１２−２の各マスタ情報故障検出
信号Ｅ５０，Ｅ１６６を入力し、全体としてのマスタ情
報故障検出信号Ｅ１５５を出力する。

【０３００】ＯＲゲート６２０，６２２，６２４は、バ
ス１２−１，１２−２ごとのマスタ情報故障を起こした
処理装置１０−１〜１０−３のそれぞれを示す２組の判
定信号Ｅ５１とＥ１６７、Ｅ５２とＥ１６８、及びＥ５
３とＥ１６９を入力して、それぞれの論理和によって各
処理装置１０−１〜１０−３でのマスター情報の故障を
示す判定信号Ｅ１５６，Ｅ１５７，Ｅ１５８を出力す
る。

【０３０１】ＯＲゲート６２６は、バス１２−１，１２
−２のマスター情報の自装置故障検出信号Ｅ８０，Ｅ１
６９を入力して、システム全体としてのマスター情報の
自故障検出信号Ｅ１５９を出力する。最後のＯＲゲート
６２８は、図５９のバス故障検出回路５４４Ａとバス故
障検出回路６０４のバス故障検出信号Ｅ１１４，Ｅ１２
４の論理和をとって、システム全体としてのバス故障検
出信号Ｅ１６０を出力する。

【０３０２】このようにバス１２−１，１２−２のいず
れかのバスでバス自体の故障の可能性のあるパターンを
検出すると、バス１２−１とバス１２−２の故障検出に
関する信号の論理和をとった信号により、マスター処理
装置の切り離しは行わず、マスター処理装置だけを更新
して処理を続行する。 （４）バス故障発生時のバス故障可能性検出処理 図６１は、１回目のバス故障可能性パターンを検出した
後、処理装置の切り離しは行わず、マスター処理装置だ
けを更新し、処理を続行したとき再びバス故障可能性パ
ターンが検出されたとき、２回目の故障検出でバス自体
の故障と判断してバスを切り離す機能を備えた本発明の
実施形態である。

【０３０３】図６１のバス故障検出回路５４４Ｂは、１
回目のバス故障可能性パターンの検出に基づいて第１バ
ス故障検出信号Ｅ１７１を出力し、２回目のバス故障可
能性パターンの検出で第２バス故障検出信号Ｅ１７２を
出力する。なお、バス故障検出信号Ｅ１１４は、１回目
及び２回目のそれぞれにおいて出力される。バス故障検
出回路５５４Ｂから出力された１回目のバス故障可能性
パターンの検出に基づく第１バス故障検出信号Ｅ１７１
は、マスター情報レジスタ回路１４Ｃに与えられ、マス
ター処理装置の更新を行わせる。２回目のバス故障可能
性パターンの検出でバス故障検出回路５４４Ｂから出力
された第２バス故障検出信号Ｅ１７２は、バス出力イネ
ーブル生成回路３４に与えられ、バス出力許可フラグを
オフすることでバス１２に対する接続が切り離される。

【０３０４】図６２は、図６１のバス故障検出回路５４
４Ｂの実施形態のブロック図である。このバス故障検出
回路５４４Ｂは、基本的には図５４のバス故障検出回路
５４４と同じであり、処理装置１０−１〜１０−３にお
けるバス情報不一致で得られたバス情報故障検出信号Ｅ
１２１，Ｅ１２２，Ｅ１２３をＡＮＤゲート５９０，５
９２，５９４に並列的に入力し、ＡＮＤゲート５９０，
５９２，５９４の各々にはマスター装置番号デコード回
路５４２からのデコード信号Ｅ１１１，Ｅ１１２，Ｅ１
１３のそれぞれを入力している。

【０３０５】この場合、処理装置１０−１にマスター処
理装置が割り当てていれば、デコード信号Ｅ１１１のみ
がオンとなり、バス故障可能性パターンとなる図５３の
モード４の （Ｅ１２１，Ｅ１２２，Ｅ１２３）＝（オフ，オン，オ
ン） のときＡＮＤゲート５９０の出力がオンし、ＯＲゲート
５９６を介してバス故障検出信号Ｅ１１４をオンとす
る。ＯＲゲート５９６からのバス故障検出信号Ｅ１１４
は、ＡＮＤゲート６３０，６３２のそれぞれに入力され
ている。ＡＮＤゲート６３０の他方の入力には、バス故
障可能性フラグのセット／リセットを行うフラグレジス
タ５９８の出力が反転入力されている。

【０３０６】初期状態においてバス故障可能性フラグは
オフであることから、フラグレジスタ５９８の出力はオ
フとなっており、この反転入力でＡＮＤゲート６３０は
許容状態にある。したがって、第１回目の故障可能性パ
ターンの検出によりバス故障検出信号Ｅ１１４がオンに
なると、ＡＮＤゲート６３０の出力もオンとなり、第１
バス故障検出信号Ｅ１７１をオンするようになる。この
とき第１バス故障検出信号Ｅ１７１はフラグレジスタ５
９８のデータ入力端子に与えられていることから、この
ときＯＲゲート６０２を介して得られるバス情報故障検
出信号Ｅ２１のオンによりバス故障可能性フラグがセッ
トされる。

【０３０７】第１バス故障検出信号Ｅ１７１は、図６１
のように、マスター情報レジスタ回路１４Ｃに与えられ
ることでマスター処理装置の更新が行われる。図６３
は、図６１のマスター情報レジスタ回路１４Ｃのブロッ
ク図である。マスター情報レジスタ回路１４Ｃの基本的
な構成は図５６と同じであり、ＯＲゲート６００の代わ
りにＯＲゲート６３４としており、ＯＲゲート６３４に
図６２のバス故障検出回路５４４Ｂより出力された第１
バス故障検出信号Ｅ１７１を入力し、強制的にマスター
情報レジスタ１４Ｃの新マスタープロセッサ番号生成回
路４８４による更新を行うようにしている。

【０３０８】再び図６２を参照するに、第１バス故障検
出信号Ｅ１７１のオンによるマスター処理装置の更新後
に再度、同じモード４の故障パターンが検出されると、
例えばこのときマスター処理装置は処理装置１０−２に
切り替わって、そのデコード信号Ｅ１１２がオンしてい
ることから、バス故障可能性パターンに従ったバス情報
故障検出信号としての（Ｅ１２１，Ｅ１２２，Ｅ１２
３）＝（オン，オフ，オン）でＡＮＤゲート５９２の出
力がオンし、ＯＲゲート５９６を介して再びバス故障検
出信号Ｅ１１４がオンする。

【０３０９】このときフラグレジスタ５９８にはバス故
障可能性フラグがオンしていることから、ＡＮＤゲート
６３０は反転入力により禁止されており、ＡＮＤゲート
６３２が許容状態にある。このため、ＯＲゲート５９６
の出力のオンに伴ってＡＮＤゲート６３２の出力がオン
し、これが第２バス故障検出信号Ｅ１７２として出力さ
れる。

【０３１０】この２回目のバス故障可能性パターンの検
出に基づく第２バス故障検出信号Ｅ１７２は、図６４に
示すバス出力イネーブル生成回路３４Ｂに入力される。
バス出力イネーブル生成回路３４Ｂの基本的な回路構成
は、図４３のバス出力イネーブル生成回路３４Ａと同じ
であり、ＯＲゲート６３６に対し図６２のバス故障検出
回路５４４Ｂより第２バス故障検出信号Ｅ１７２を入力
し、強制的にバスレジスタ４６０のバス出力許可フラグ
をオフするようにしている。

【０３１１】このバス出力許可フラグのオフによりフラ
グ信号Ｅ８４がオフとなり、ＡＮＤゲート４６２を禁止
状態とし、自マスター信号Ｅ１とバス出力タイミング信
号Ｅ２によるバスイネーブル信号Ｅ３のオンを禁止し、
図５２のバス用トライステート回路２４をバス１２から
切り離す。このバス１２からの処理装置１０−１の切り
離しは、他の処理装置１０−２，１０−３においても同
時に行われる。この結果、ＴＭＲユニット１０を構成す
る全ての処理装置１０−１〜１０−３でバス出力許可フ
ラグがオフされ、ＴＭＲユニット１０のバス１２からの
切り離しが行われる。この場合、もしＴＭＲユニット１
０が図５９のように多重バスを構成していたならば、故
障したバスがＴＭＲユニット１０から切り離され、残り
の縮退した多重バスによる構成で処理を続行することが
できる。 （５）バス故障可能性フラグのソフトリセット 図６１のような実施形態において、バス１２にノイズな
どによって間欠的な故障が発生すると、この故障はバス
故障可能性パターンとしてＴＭＲユニット１０で検出さ
れる。このバス故障可能性パターンの検出によりＴＭＲ
ユニット１０はマスター処理装置が更新され、バス故障
可能性フラグがセットされる。

【０３１２】この状態で長時間、正常に運用された後、
再びバス１２でノイズなどによって間欠的な故障が発生
すると、バス故障可能性フラグがオンのまま残っている
ため、バス故障が発生したと判定されてバス１２が切り
離されてしまう。そこで、図６１のバス故障検出回路５
４４Ｂの代わりに図６５のバス故障検出回路５４４Ｃを
使用し、間欠的なバスのノイズによってバスが切り離さ
れてしまうのを回避するために、一度オンしたバス故障
可能性フラグをソフトウェアでリセットする機能を備え
る。

【０３１３】図６５のバス故障検出回路５４４Ｃは、図
６２のバス故障検出回路５４４Ｂのフラグレジスタ５９
８に対するＯＲゲート６０２を３入力のＯＲゲート６３
８とし、バス情報故障検出信号Ｅ２１、マスター情報故
障検出信号Ｅ５０に加え、ソフトリセット指示信号Ｅ１
７４によりフラグレジスタ５９８のバス故障可能性フラ
グをオフできるようにしたことを特徴とする。

【０３１４】このバス故障可能性フラグに対するソフト
ウェアによるリセット処理は、図６６のフローチャート
のようになる。まずステップＳ１で、定期的にフラグレ
ジスタ５９８のバス故障可能性フラグをリードしてお
り、ステップＳ２でフラグオンを判別すると、ステップ
Ｓ３に進み、一定時間後に再びバス故障可能性フラグを
リードする。

【０３１５】一定時間後のフラグリードで再度フラグオ
ンであったことをステップＳ４で判別すると、ステップ
Ｓ５に進み、ソフトリセット指示信号Ｅ１７４をオンす
ることによってステップＳ５でバス故障可能性フラグを
リセットする。このため、ノイズなどによる間欠的なバ
ス故障が一定時間を超えて２回連続して発生しても、一
度オンしたバス故障可能性フラグはソフトウェアによる
指示で強制的にオフされることから、次のバス故障の検
出でバスが切り離されてしまうことを回避できる。 （６）バス故障可能性フラグのハードリセット 図６７は、図６１の実施形態におけるバス故障検出回路
５４４Ｂの代わりに使用する他のバス故障検出回路５４
４Ｄの実施形態のブロック図である。この実施例にあっ
ては、バス故障可能性フラグが１回目の故障検出でオン
した後にタイマを起動し、タイマによる一定時間経過後
に強制的にバス故障可能性フラグをオフに戻すようにし
たことを特徴とする。

【０３１６】即ち、図６１のバス故障検出回路５４４Ｄ
にあっては、図６５のソフトウェアでフラグリセットを
行うバス故障検出回路５４４Ｃについて更に、フラグレ
ジスタ５９８のフラグオンにより出力で起動して一定時
間後にタイマ信号Ｅ１７５をオンするタイマ６４０を設
け、タイマ６４０のタイマ信号Ｅ１７５をソフトリセッ
ト指示信号Ｅ１７４の代わりにＯＲゲート６３８に入力
したことを特徴とする。このため、１回目のバス故障可
能性パターンの検出によるＯＲゲート５９６からのバス
故障検出信号Ｅ１１４のオンで、ＡＮＤゲート６３０の
オン出力によりフラグレジスタ５９８のバス故障可能性
フラグがオンすると、タイマ６４０のイネーブル入力端
子がオンとなり、そのとき出力される第１バス故障検出
信号Ｅ１７１によりロード端子がオンし、タイマ６４０
が起動する。

【０３１７】予め定めた一定時間が経過するとタイマ出
力信号Ｅ１７５がオンとなり、ＯＲゲート６３８を介し
てフラグレジスタ５９８のバス故障可能性フラグが強制
的にオフにリセットされる。このようなタイマを用いた
ハードウェア構成により間欠的なバス故障が２回連続し
て発生するような場合にＴＭＲユニット１０からバスが
切り離されてしまうことを回避できる。 １５．バス切り離しのソフト通知 （１）バス故障発生フラグ 図６８は、ＴＭＲユニット１０において、バス１２自体
の故障が発生してバス１２が切り離されたときに、この
バス故障の事象をソフトウェアに表示するための機能を
備えた実施形態である。このバス切離しとなる故障の事
象をソフトウェアに表示するため、ＴＭＲユニット１０
の処理装置１０−１に代表して示すように、故障表示フ
ラグ回路６４２が設けられる。

【０３１８】図６９は、図６８の故障表示フラグ回路６
４２のブロック図である。故障表示フラグ回路６４２に
は、フラグレジスタ６４４が設けられる。フラグレジス
タ６４４のデータ入力端子に対しては、図６８のバス故
障検出回路５４４Ｂからのバス故障可能性パターンの２
回目の検出でオンする第２バス故障検出信号Ｅ１７２が
入力される。

【０３１９】フラグレジスタのライトイネーブル端子に
は、ＯＲゲート６４６により第２バス故障検出信号Ｅ１
７２とソフトリセット指示信号Ｅ１７６の論理和出力が
与えられる。バス故障可能性パターンが２回連続して第
２バス故障検出信号Ｅ１７２がオンすると、フラグレジ
スタ６４４のバス故障発生フラグがオンし、フラグ信号
Ｅ１７８が出力される。このときソフトウェアは、後の
説明で明らかにする回路によって故障通知を受け、フラ
グレジスタ６４４のバス故障発生フラグをリードし、こ
のフラグがオンであることによりバス故障の発生を知る
ことができる。

【０３２０】このバス故障の発生時にあっては、バスの
切り離しが行われていることから、ソフトウェアは故障
バスで実行中にあったコマンドを縮退後も正常に残って
いるバスを通じて再実行するなどの故障処理を行う。 （２）処理装置２台動作時の故障発生フラグ 図７０は、ＴＭＲユニット１０が２台の処理装置のみで
縮退運転を実行中に、バス情報の故障あるいはマスター
情報の故障を検出した場合、この事象をソフトウェアに
通知するための機能を備えた実施形態である。

【０３２１】図７０のＴＭＲユニット１０の各処理装置
については、処理装置１０−１に代表して示すように、
２台の処理装置のみで縮退運転を実行しているときの故
障検出状態を示す故障表示フラグをセット／リセットす
る故障表示フラグ回路６４２Ａが設けられている。故障
表示フラグ回路６４２には、生存処理装置フラグ制御回
路３４０から処理装置１０−１〜１０−３の生存を示す
生存処理装置表示フラグ信号Ｅ４１〜Ｅ４３が入力され
る。また、バス情報故障判定回路９８Ｂからバス故障検
出信号Ｅ２１が入力され、更にＴＭＲ制御回路４０２に
設けているマスター情報故障検出判定回路からのマスタ
ー情報故障検出信号Ｅ５０が入力される。更に、バス故
障検出回路５４４Ｂからのバス故障可能性パターンの２
回目の検出でオンする第２バス故障検出信号Ｅ１７２が
入力される。

【０３２２】図７１は、図７０の故障表示フラグ回路６
４２Ａの実施形態のブロック図である。この故障表示フ
ラグ回路６４２Ａは、図６９の故障表示フラグ回路６４
２に加え更に、処理装置２台時故障発生フラグをオンオ
フするフラグレジスタ６６０を設けている。フラグレジ
スタ６６０のデータ入力端子に対しては、生存処理装置
フラグ信号Ｅ４１，Ｅ４２，Ｅ４３から処理装置２台の
縮退パターンがＡＮＤゲート６４８，６５０，６５２及
びＯＲゲート６５４で検出される。

【０３２３】例えば図７０の処理装置１０−２，１０−
３の２台に縮退した運転を実行している場合には、生存
処理装置フラグ信号Ｅ４１は切り離しによりオフ、Ｅ４
２，Ｅ４３がオンであることから、ＡＮＤゲート６４８
の出力がオンとなり、ＯＲゲート６５４を介してＡＮＤ
ゲート６５６に入力する。ＡＮＤゲート６５６の他方の
入力には、ＯＲゲート６５８を介してバス情報故障検出
信号Ｅ２１またはマスター情報故障検出信号Ｅ５０が与
えられている。

【０３２４】したがって、故障検出時にはＡＮＤゲート
６５６の出力がオンとなり、フラグレジスタ６６０の処
理装置２台時故障発生フラグがオンにセットされる。Ｆ
Ｆ６６０のフラグリセットは、ＯＲゲート６６２を経由
したソフトリセット指示信号Ｅ１８０で行うことができ
る。このため、ソフトウェアはバス情報故障検出信号Ｅ
２１もしくはマスター情報故障検出信号Ｅ５０による故
障検出の通知を受けた際に、フラグレジスタ６４４，６
６０からのフラグ信号Ｅ１７８，Ｅ１８２をリードし、
フラグ信号Ｅ１８２のオンから処理装置２台時故障発生
であることを認識し、ソフトウェアは必要な故障処理を
行うことができる。 （３）ソフト通知 図７２は、バス自体の故障が発生したとき、あるいはＴ
ＭＲユニット１０が２台の処理装置のみで縮退運転を実
行しているときにバス情報の不一致あるいはマスター情
報の不一致による故障を検出したとき、この事象をソフ
トウェアに通知するための機能を備えた実施形態であ
る。この実施形態にあっては、ＴＭＲユニット１０を構
成する処理装置１０−１に示すように、ソフト通知信号
生成回路６６４を新たに設けている。

【０３２５】図７３は、図７２のソフト通知信号生成回
路６６４の実施形態のブロック図である。ソフト通知信
号生成回路６６４は、図７１の故障表示フラグ回路６４
２Ａに、更にＯＲゲート６６６と割込信号用のＦＦ６６
８を設けている。即ち、フラグレジスタ６６４のバス故
障発生フラグのオンによるフラグ信号Ｅ１７８と、フラ
グレジスタ６６０の処理装置２台時故障発生フラグのオ
ンによるフラグ信号Ｅ１８２をＯＲゲート６６６を介し
てＦＦ６６８に保持するようにしている。

【０３２６】このため、バス故障可能性パターンが２回
連続したときのフラグレジスタ６４４のバス故障発生フ
ラグのオンによるフラグ信号Ｅ１７８により、ＯＲゲー
ト６６６を介して割込信号用ＦＦ６６８がセットされ、
割込信号Ｅ１８４のオンによりソフトウェアに故障発生
が通知され、必要な故障発生処理を行うことができる。

【０３２７】同様に、処理装置２台で縮退運転を行って
いるときにバス情報故障またはマスター情報故障が検出
されてフラグレジスタ６６０の処理装置２台時故障発生
フラグがオンすると、割込信号用ＦＦ６６８がセットさ
れ、割込信号Ｅ１８４がオンとなって、ソフトウェアに
対する故障発生の割込通知が行われ、同様に、必要な故
障処理を行うことができる。 １６．故障装置交換時のウェイクアップモード （１）ウェイクアップモード 図７４は、ＴＭＲユニット１０を構成する処理装置１０
−１〜１０−３のうちの１台である処理装置１０−３が
故障により離脱した後に、新しい装置と交換した際の、
システム立上げ時に設定されるウェイクアップモードの
実施形態である。尚、この実施形態では、マスタ１モジ
ュール、スレーブ２モジュール（内１つは交換モジュー
ル）の３モジュール構成を例にとっているが、マスタ１
モジュール、スレーブ１モジュール（＝交換モジュー
ル）の２モジュール構成についても同様に適用できる。

【０３２８】図７４はウェイクアップモードの設定状態
であり、ＴＭＲユニット１０はマスター処理装置１０−
１とスレーブ処理装置１０−２の２台の縮退構成をとっ
ている。交換処理装置１０−３は、メモリ内容がマスタ
ー処理装置１０−１及びスレーブ処理装置１０−２のメ
モリ内容に一致しないことから、ＴＭＲユニット１０に
復帰させることはできない。このためウェイクアップモ
ードにあっては、交換処理装置１０−３に対するマスタ
ー処理装置１０−１からのメモリコピー処理が行われ
る。

【０３２９】ここで、処理装置を交換するときの手順は
次のようになる。まず処理装置１０−３が故障した状態
で、ＴＭＲユニット１０はマスター処理装置１０−１と
スレーブ処理装置１０−２の２台に縮退して多重化動作
を行っている。この状態でオペレータは処理装置１０−
３の故障を確認すると、故障した処理装置１０−３を図
示のように新たな処理装置に交換する。

【０３３０】故障装置の交換が行われると、処理装置１
０−１〜１０−３をクロック同期レベルから立ち上げな
ければならないため、この時点でＴＭＲユニット１０の
多重化動作を一旦停止する。この多重化動作による所謂
システム停止状態で、まず３台の処理装置１０−１〜１
０−３の間で既存の処理装置１０−１，１０−２と交換
処理装置１０−３との間のクロックレベルの同期化を行
い、更に交換処理装置の状態を既存の処理装置１０−
１，１０−２の状態と同一に設定する。

【０３３１】このような処理装置間の同期化及び内部状
態の設定が終了したならば、全ての処理装置１０−１〜
１０−３についてウェイクアップモードを設定して、マ
スター処理装置１０−１とスレーブ処理装置１０−２に
よるＴＭＲユニット１０としての多重化動作及び交換処
理装置１０−３に対するメモリのコピー処理を起動す
る。

【０３３２】このようなウェイクアップモードにおける
処理動作を可能とするため、図７４のマスター処理装置
１０−１に代表して示すように、マスター処理装置１０
−１内のプロセッサエレメント７０２−１及び主記憶と
してのメモリ７０４−１に対しメモリ制御部７０６−１
が設けられる。メモリ制御部７０６−１は、ＴＭＲ制御
回路４８−１を介してバス１２に接続される。バス１２
は、データバス１２−１０とアドレスバス１２−１１で
構成される。ＴＭＲ制御回路４８−１そのものは、前述
の実施例で詳細に示した回路が使用される。

【０３３３】メモリ制御部７０６−１には、ウェイクア
ップモードを設定部としてウェイクアップフラグ設定回
路１０４０−１が設けられる。ウェイクアップフラグ設
定回路１０４０−１は、交換処理装置１０−１に差し替
えた後の処理装置１０−１〜１０−３間のクロックレベ
ルの動作終了及び内部状態の設定終了時点でウェイクア
ップフラグを１にオンする。一度オンしたウェイクアッ
プフラグは、マスター処理装置１０−１のメモリ７０４
−１から交換処理装置１０−３のメモリに対するコピー
処理が終了した時点で０にオフされる。

【０３３４】タイミング生成部１０６０は、プロセッサ
エレメント７０２−１からのＰＥアクセス信号ｅ１０２
とＴＭＲ制御回路４８−１からのバスアクセス信号ｅ１
０４を受けて、リードアクセス及びライトアクセスのタ
イミングでタイミング信号ｅ６０，ｅ７０，ｅ８０を出
力する。即ち、タイミング信号ｅ６０は、他の処理装置
によるリードアクセスで装置自身のメモリ７０４−１の
リードアクセスを行う場合にオンし、それ以外のアクセ
スでオフとなっている。タイミング信号ｅ７０は、装置
自身のプロセッサエレメント７０２−１によるメモリ７
０４−１のリードアクセスでオンする。タイミング信号
ｅ８０は、同じく装置自身のプロセッサエレメント７０
２−１によるメモリ７０４−１のライトアクセスでオン
する。

【０３３５】プロセッサエレメント７０２−１からはア
ドレスバス１０８４がマルチプレクサ１０８２を介して
メモリ７０４−１に与えられている。またマルチプレク
サ１０８２には、ＴＭＲ制御回路４８−１よりバス１２
側のアドレスバス１０８６が入力されている。マルチプ
レクサ１０８２は、タイミング生成部１０６０からの装
置自身のプロセッサエレメント７０２−１によるリード
アクセスまたはライトアクセスでオンするタイミング信
号ｅ７０またはｅ８０を、ＯＲゲート１０７４を介して
入力することで、プロセッサエレメント７０２−１から
のアドレスバス１０８４をメモリ７０４−１に接続す
る。

【０３３６】これに対し、タイミング生成部１０６０で
他の処理装置からのリードアクセスでメモリ７０４−１
をリードする際のタイミング信号ｅ６０のオンの際に
は、ＯＲゲート１０７４の出力がオフとなることで、マ
ルチプレクサ１０８２はＴＭＲ制御回路４８−１からの
アドレスバス１０８６をメモリ７０４−１に接続する。
プロセッサエレメント７０２−１からのデータバス１０
８８はマルチプレクサ１０７６を介してメモリ７０４−
１に接続され、またマルチプレクサ１０７８からＴＭＲ
制御回路４８−１を経由して外部のデータバス１２−１
０に接続される。マルチプレクサ１０７６は、プロセッ
サエレメント７０２−１からのデータバス１０８８とＴ
ＭＲ制御回路４８−１を経由した外部のデータバス１２
−１０からのデータバス１０９０を選択する。

【０３３７】即ち、タイミング生成部１０６０からの装
置自身のプロセッサエレメント７０２−１によるライト
アクセスでタイミング信号ｅ８０がオンで、ウェイクア
ップモードでないとき、マルチプレクサ１０７６はプロ
セッサエレメント７０２−１からのデータバス１０８８
を選択してメモリ７０４−１に接続する。これに対し外
部アクセスによりタイミング信号ｅ７０がオフまたはウ
ェイクアップモードになると、ＴＭＲ制御回路４８−１
側からのデータバス１０９０を選択してメモリ７０４−
１に接続する。

【０３３８】マルチプレクサ１０７８は、外部のデータ
バス１２−１０に対するメモリ７０４−１からのデータ
バス１０９２とプロセッサエレメント７０２−１からの
データバス１０８８を選択する。マルチプレクサ１０７
８の選択制御は、ＡＮＤゲートとＯＲゲートを備えたゲ
ート回路１０７０で行われる。ゲート回路１０７０のＡ
ＮＤゲートには、ウェイクアップフラグ設定回路１０４
０−１からのフラグ信号ｅ５５とタイミング生成部１０
６０からの装置自身のリードアクセスによるタイミング
信号ｅ７０が入力されている。

【０３３９】このためウェイクアップモードの設定状態
でフラグ信号ｅ５５がオン状態にあり、この状態では、
タイミング生成部１０６０からの装置自身のリードアク
セスを示すタイミング信号ｅ７０がオンすると、ゲート
回路１０７０の出力がオフとなり、メモリ７０４−１か
らのデータバス１０９２を選択して、リードデータを外
部のデータバス１２−１０に転送する。

【０３４０】またウェイクアップモードの如何に関わら
ず、タイミング生成部１０６０からの他の処理装置から
のリードアクセスでタイミング信号ｅ６０がオンになる
と、ゲート回路１０７０を介してマルチプレクサ１０７
８は、同様にメモリからのリードデータをデータバス１
２−１０に転送するように切り替わる。マルチプレクサ
１０８０は、メモリ７０４−１からのデータバス１０９
２とＴＭＲ制御回路４８−１を経由した外部のデータバ
ス１２−１０からのデータバス１０９０を選択する。マ
ルチプレクサ１０８０の選択制御は、ゲート回路１０７
２で行われる。ゲート回路１０７２は、２入力のＮＡＮ
Ｄゲートとインバータで構成されている。

【０３４１】ウェイクアップモードにあっては、フラグ
信号ｅ５５がオンしているため、ゲート回路１０７２の
インバータの出力はオフとなり、このためＮＡＮＤゲー
トの出力はタイミング生成部１０６０からの装置自身の
リードアクセスのタイミング信号ｅ７０のオンオフの如
何に関わらず常にオンとなっており、マルチプレクサ１
０８０は外部のデータバス１２−１０からのデータバス
１０９０を選択してプロセッサエレメント７０２−１の
データバス１０８８に接続している。

【０３４２】このためウェイクアップモードにあって
は、メモリ７０４−１からのリードデータはマルチプレ
クサ１０８０から直接プロセッサエレメント７０２−１
には転送されず、マルチプレクサ１０７８から外部のデ
ータバス１２−１０に転送すると同時に、マルチプレク
サ１０８０側から取り込んでプロセッサエレメント７０
２−１に転送するようにしている。 （２）リードアクセス 図７５（Ａ）（Ｂ）は、ウェイクアップモードの設定状
態におけるリードアクセスを、処理装置１０−１〜１０
−３を簡略化した状態で表わしている。

【０３４３】図７５（Ａ）は、処理装置１０−１〜１０
−３のプロセッサエレメント７０２−１〜７０２−３で
同時に、同じメモリアドレスに対するリードアクセスが
発生した状態である。即ち、ＴＭＲユニット１０を構成
しているマスター処理装置１０−１，１０−２及び交換
処理装置１０−３のプロセッサエレメント７０２−１〜
７０２−３のそれぞれは、メモリ７０４−１〜７０４−
３に対し、メモリ制御部７０６−１〜７０６−３に設け
たデータ切替部１０５０−１〜１０５０−３を介してリ
ードアクセスを一斉に行う。このとき、それぞれのウェ
イクアップフラグ設定回路１０４０−１〜１０４０−３
にあっては、フラグを１にオンしている。

【０３４４】図７５（Ｂ）は、メモリのリードアクセス
に続くリードデータの転送を示している。まずマスター
処理装置１０−１にあっては、ウェイクアップモードの
設定によりデータ切替部１０５０−１はメモリ７０４−
１からのリードデータを外部のバス１２に転送し、同時
にバス１２上のリードデータを取り込んでプロセッサエ
レメント７０２−１に転送する。

【０３４５】これに対しスレーブ処理装置１０−２及び
交換処理装置１０−３にあっては、プロセッサエレメン
ト７０２−２，７０２−３のリードアクセスで、メモリ
７０４−２，７０４−３からのリードデータはデータ切
替部１０５０−２，１０５０−３でプロセッサエレメン
ト７０２−２，７０２−３にそれぞれ転送せずに無視す
る。この代わり、バス１２上のリードデータを取り込ん
で、プロセッサエレメント７０２−２，７０２−３にそ
れぞれ転送する。

【０３４６】このようにウェイクアップモードにおける
リードアクセスにあっては、マスター処理装置１０−１
のメモリ７０４−１からのリードデータが、データバス
１２を経由して全ての処理装置１０−１〜１０−３のプ
ロセッサエレメント７０２−１〜７０２−３に反映され
る。図７６（Ａ）（Ｂ）は、図７４に示したマスター処
理装置と同じ内部構成について、図７５におけるリード
アクセス時の処理動作を示している。

【０３４７】図７６（Ａ）はマスター処理装置１０−１
の動作である。プロセッサエレメント７０２−１からの
リードアクセスにより、タイミング生成部１０６０はタ
イミング信号ｅ７０をオンする。このときウェイクアッ
プフラグ設定回路１０４０−１からのフラグ信号ｅ５５
はオンしていることから、ゲート回路１０７０のＡＮＤ
ゲートの出力がオンし、ＯＲゲートを介してマルチプレ
クサ１０７８をメモリ７０４−１側のデータバス１０９
２に切り替える。

【０３４８】一方、マルチプレクサ１０８０はフラグ信
号ｅ５５のオンによりゲート回路１０７２の出力がオン
していることから、常時、ＴＭＲ制御回路４８−１から
のデータバス１０９０を選択している。更に、タイミン
グ信号ｅ７０のオンによりＯＲゲート１０７４を介して
マルチプレクサ１０８２がプロセッサエレメント７０２
−１からのアドレスバス１０８４を選択しており、メモ
リ７０４−１はプロセッサエレメント７０２−１からの
リードアドレスを受けてリードデータを出力する。

【０３４９】メモリ７０４−１からのリードデータは、
太線の矢印で示すようにマルチプレクサ１０７８からＴ
ＭＲ制御回路４８−１を通って外部のデータバス１２−
１０に転送される。なお、外部のアドレスバス１２−１
１に対してもプロセッサエレメント７０２−１からのア
ドレスデータが直接転送されている。この外部のデータ
バス１２−１０に転送されたリードデータは、同時にＴ
ＭＲ制御回路４８−１、マルチプレクサ１０８０を介し
てプロセッサエレメント７０２−１に転送されている。

【０３５０】図７６（Ｂ）は、リードアクセス時のスレ
ーブ処理装置１０−２及び交換処理装置１０−３の動作
状態である。動作は図７６（Ａ）のマスター処理装置１
０−１と同じであるが、バス１２へのデータ出力は行わ
ない。このため交換処理装置１０−３にあっては、マス
ター処理装置１０−１によってデータバス１２−１０に
転送されたリードデータを、ＴＭＲ制御回路４８−３及
びマルチプレクサ１０８０を通してプロセッサエレメン
ト７０２−３に転送する。即ち、交換処理装置１０−３
にあっては、メモリ７０４−３のリードアクセスによる
リードデータは無視される。スレーブ処理装置１０−２
も、図７６（Ｂ）の交換処理装置１０−３と同じ処理動
作となる。 （３）ライトアクセス 図７７は、ウェイクアップモードの設定状態におけるラ
イトアクセス時のデータ転送を示している。通常、図７
５（Ａ）（Ｂ）に示したリードアクセスが済むと、その
後、図７７のように、処理装置１０−１〜１０−３のプ
ロセッサエレメント７０２−１〜７０２−３はメモリ７
０４−１〜７０４−３に対するライトアクセスが実行さ
れる。このライトアクセスの際に、マスター処理装置１
０−１はデータ切替部１０５０−１を介して外部のバス
１２にライトデータを転送し、バス１２上からライトデ
ータをデータ切替部１０５０−１で取り込んでメモリ７
０４−１に書き込む。

【０３５１】一方、スレーブ処理装置１０−２及び交換
処理装置１０−３にあっては、プロセッサエレメント７
０２−２，７０２−３のライトアクセスが行われると、
バス１２上にマスター処理装置１０−１から転送された
ライトデータをデータ切替部１０５０−２，１０５０−
３で取り込み、メモリ７０４−２，７０４−３に書き込
む。即ち、スレーブ処理装置１０−２，交換処理装置１
０−３にあっては、装置自身のプロセッサエレメント７
０２−２，７０２−３からのライトデータは無視され
る。

【０３５２】図７８（Ａ）（Ｂ）は、図７７のライトア
クセスにおけるマスター処理装置１０−１と交換処理装
置１０−３の内部の処理動作を詳細に示している。図７
８（Ａ）は、マスター処理装置１０−１のウェイクアッ
プモード設定状態におけるライトアクセスである。プロ
セッサエレメント７０２−１のライトアクセスに伴うＰ
Ｅアクセス信号ｅ１０２を受けて、タイミング生成部１
０６０はタイミング信号ｅ８０をオンとする。このため
ＯＲゲート１０７４の出力がオンし、マルチプレクサ１
０８４を選択してメモリ７０４−１に対するアドレス設
定を行う。

【０３５３】マルチプレクサ１０７８は、ゲート回路１
０７０の出力がタイミング信号ｅ８０のオンにより同時
にオンすることから、プロセッサエレメント７０２−１
からのデータバス１０８８を選択してＴＭＲ制御回路４
８−１を介して外部のデータバス１２−１０に接続して
いる。マルチプレクサ１０７６は、ウェイクアップフラ
グがオンであるからデータバス１２−１０に出力された
データがＴＭＲ制御回路４８−１を介したデータバス１
０９０が選択され、メモリ７０４−１にライトされる。

【０３５４】図７８（Ｂ）はスレーブ処理装置１０−２
及び交換処理装置１０−３のライトアクセスである。動
作は、図７８（Ａ）のマスター処理装置１０−１と同じ
であるが、バス１２へのデータ出力は行わない。図７４
の実施形態は、メモリ制御部７０６−１にハードウェア
構成のデータ切替部１０５０を設けた場合を例にとって
いるが、プロセッサ等によるソフトウェア処理によりウ
ェイクアップモードでのライトアクセス及びリードアク
セスを行うこともできる。

【０３５５】図７９は、ソフトウェアで行うマスター処
理装置におけるライトアクセスのフローチャートであ
る。まずステップＳ１で、ウェイクアップフラグが１か
否かチェックする。ウェイクアップフラグが１であれば
ステップＳ２に進み、リードアクセスまたはライトアク
セスをチェックする。リードアクセスであれば、ステッ
プＳ３でメモリをリードする。

【０３５６】続いてステップＳ４で、バスにリードデー
タを転送する。そしてステップＳ５でバスからリードデ
ータを取り込んでプロセッサエレメントに転送する。ス
テップＳ２でライトアクセスを判別した場合には、ステ
ップＳ６でライトデータをプロセッサエレメントからバ
スに転送し、ステップＳ７でバスからライトデータを取
り込み、ステップＳ８でメモリにライトする。

【０３５７】このようなウェイクアップモード設定状態
に対し、通常のＴＭＲユニットの多重化構成の動作時に
は、ウェイクアップフラグが０であることからステップ
Ｓ９に進み、リード／ライトを判別する。リードアクセ
スであればステップＳ１０でメモリのリードを行って、
ステップＳ１１でリードデータをプロセッサエレメント
に転送する。またライトアクセスであれば、ステップＳ
１２でプロセッサエレメントからメモリにライトデータ
を転送し、ステップＳ１３でメモリにライトする。即
ち、通常のメモリアクセスにあっては、外部のバスに対
するリードデータ及びライトデータの転送は行われず、
装置内部での処理となる。

【０３５８】図８０は、図７９のマスター処理に対応し
たスレーブ処理装置あるいは交換処理装置の処理のフロ
ーチャートである。まずステップＳ１でウェイクアップ
フラグが１にセットされていることを判別すると、ステ
ップＳ２でリードアクセスかライトアクセスかを判別す
る。リードアクセスであれば、ステップＳ３でプロセッ
サエレメントによるメモリリードを行い、ステップＳ４
でメモリのリードデータを無視し、バス上に転送されて
いるマスター処理装置からのリードデータを取り込み、
ステップＳ５でリードデータをプロセッサエレメントに
転送する。

【０３５９】ライトアクセスであれば、ステップＳ６で
プロセッサエレメントによるメモリライトを行うが、ス
テップＳ７でプロセッサエレメントによるライトデータ
を無視し、バス上にマスター処理装置から転送されてい
るライトデータを取り込み、ステップＳ８でメモリに転
送してライトする。これに対しウェイクアップフラグが
０にオフされている通常の多重化動作時には、図７９の
マスター処理装置のステップＳ９〜Ｓ１３と同様にし
て、リードアクセスまたはライトアクセスに対し装置内
部でのメモリリードによるプロセッサエレメントへの転
送、プロセッサエレメントからメモリ転送によるライト
を行う。

【０３６０】図８１は、本発明のウェイクアップモード
の設定による処理とウェイクアップモードを設定しない
ときの処理を、処理フェーズに分けて示している。図８
１（Ａ）はウェイクアップモードを設定しない場合の処
理である。まず通常時は、３モジュール即ち３台の処理
装置１０−１〜１０−３による多重化動作を行ってい
る。この状態でフェーズＦ２のように故障モジュールが
発生すると、フェーズＦ３で故障モジュールをＴＭＲユ
ニット１０から切り離し、残された正常な処理装置の中
で新たなマスター処理装置を決定し、２モジュールに縮
退した多重化動作に移行する。

【０３６１】２モジュールによる多重化動作に移行する
と、フェーズＦ４でソフト割込みにより故障モジュール
が認識されて外部出力され、オペレータが故障したモジ
ュールを認識することができる。そこでフェーズＦ５の
ように、オペレータは故障モジュールを抜き取り、フェ
ーズＦ６で新モジュールを追加する装置交換を行う。こ
の場合の装置交換は、システムは２モジュール動作状態
のまま行う活性保守となる。

【０３６２】フェーズＦ６で新モジュールが追加できた
ならば、フェーズＦ７で既存のモジュールによる２モジ
ュール多重動作の処理を一旦停止する。このシステム停
止状態でフェーズＦ８のように、まず新モジュールと既
存モジュールの間のクロックレベルの同期化を行い、更
に新モジュールの内部状態を既存モジュールの内部状態
に設定する。

【０３６３】続いて既存モジュールの主記憶から新モジ
ュールの主記憶に対するメモリコピーをフェーズＦ９で
行う。このメモリコピーの段階では、多重化動作は起動
しない。もし多重化動作を起動すると、コピー中にコピ
ー元のメモリの書替えが行われ、既存モジュールと新モ
ジュールのメモリ内容が一致しなくなるからである。メ
モリコピーが終了したならば、フェーズＦ１０でＴＭＲ
ユニットのスレーブモジュールに割り付け、３台の処理
装置を対象にＴＭＲユニットを再構築し、フェーズＦ１
１でシステム停止を解除して、３モジュール多重動作に
よる処理を再開する。

【０３６４】このように本発明のウェイクアップモード
をもたない場合には、フェーズＦ７の既存モジュールに
よる２モジュール多重動作の処理停止からフェーズＦ８
の同期化、フェーズＦ９のメモリコピー、フェーズＦ１
０の３モジュールの再構築の間に亘るＴ１時間に亘って
システム停止を必要とする。これに対し本発明のウェイ
クアップモードの設定状態を可能とした場合には、図８
１（Ｂ）のようになる。図８１（Ｂ）について、フェー
ズＦ１〜Ｆ７は、図８１（Ａ）と同じである。フェーズ
Ｆ７で、新モジュールの交換追加に基づき２モジュール
多重動作による既存モジュールの処理を停止したなら
ば、フェーズＦ８で、既存モジュールと新モジュール間
のクロックレベルの同期化及び内部状態の設定を行った
後、フェーズ９でウェイクアップモードを設定するため
モードフラグを１にオンする。

【０３６５】続いてフェーズＦ１０で、メモリコピーを
終了することなく処理を再開する。この処理の再開は、
既存モジュールによる２モジュール多重動作の再開であ
る。このため本発明にあっては、フェーズＦ７の既存モ
ジュールの処理停止からフェーズＦ９のウェイクアップ
モード設定までの僅かな時間Ｔ２のみがシステム停止と
なる。

【０３６６】フェーズＦ１０で処理を再開したならば、
フェーズＦ１１で既存モジュールの主記憶から新モジュ
ールの主記憶に対するメモリコピーを行う。このメモリ
コピーの際に２モジュール多重動作によって主記憶の書
替えが行われても、主記憶の書替えに伴うアクセスデー
タはマスター処理装置から外部のバスに転送され、スレ
ーブ処理装置及び交換処理装置の主記憶に反映され、常
にコピー元とコピー先のメモリ内容の一致が図られる。

【０３６７】これによって新モジュールのメモリコピー
の間にシステムを停止する必要がなく、２モジュール多
重動作を継続することができる。フェーズＦ１１のメモ
リコピーが終了したならば、フェーズＦ１２でウェイク
アップモードのフラグを０にオフする。このフラグオフ
に基づき、フェーズＦ１３で新モジュールをＴＭＲユニ
ットに復帰させ、３モジュールによるＴＭＲユニットを
再構築して３モジュール多重動作の処理を再開する。

【０３６８】尚、ウェイクアップモードの設定状態にお
ける交換処理装置に対するメモリコピー処理は、マスタ
ー処理装置１０−１のプロセッサエレメントで実行して
もよいが、プロセッサエレメントの負担を軽減するた
め、バス１２に対しメモリコピー専用のシステムアダプ
タを設け、マスター処理装置１０−１からのメモリコピ
ーの指示でシステムアダプタ側がマスター処理装置から
交換処理装置に対するメモリコピーのアクセスを行うよ
うにしてもよい。 １７．ディレクトリメモリ （１）ディレクトリメモリの運用中の無効化 図８２は本発明のＴＭＲユニットに使用する処理装置１
０−１を取り出しており、メインメモリのアクセスにデ
ィレクトリ方式を採用している。

【０３６９】図８２において、処理装置１０−１にはプ
ロセッサエレメント７０２が設けられ、プロセッサエレ
メント７０２はＣＰＵとキャッシュ機構で構成される。
またプロセッサエレメント７０２としては、キャッシュ
付きの複数のＣＰＵを備えたマルチＣＰＵ構成であって
もよい。プロセッサエレメント７０２に対しては、主記
憶としてのメインメモリ７０４がメモリ制御部７０６を
介して設けられている。

【０３７０】メインメモリ７０４はディレクトリ方式に
より管理されている。このディレクトリ方式を実現する
ため、ディレクトリメモリ制御部１１０２とディレクト
リメモリ１１００が設けられている。ディレクトリメモ
リ制御部１１０２は更に、今までの実施形態で明らかに
したＴＭＲ制御回路４８を介して外部のバス（共通バ
ス）１２に接続されている。

【０３７１】ディレクトリメモリ１１００には、メイン
メモリ７０４を所定ブロック単位例えば６４バイト単位
に分け、このメモリブロックが処理装置１０−１内でど
のような状態にあるかを示すディレクトリ情報を、メモ
リブロックのアドレスをエントリとして保持している。
ディレクトリメモリ１１００に保持するディレクトリ情
報としてのメモリブロック状態としては、例えばシェア
ード状態、ダーティ状態及び無効状態などがある。

【０３７２】シェアード状態とは、メインメモリ７０４
のメモリブロックと同じデータを１または複数のプロセ
ッサエレメント７０２のキャッシュに保持している状態
である。ダーティ状態とは、プロセッサエレメント７０
２のキャッシュが保持する最新データとメインメモリ７
０４の内容が異なる状態である。更に無効状態とは、メ
インメモリ７０４内のデータが最新で、どのプロセッサ
エレメントのキャッシュにも同じデータが存在しない状
態である。

【０３７３】本発明の高信頼性情報処理装置を構成する
ＴＭＲユニットにあっては、多重化動作中に特定の処理
装置で故障が発生すると、故障装置をＴＭＲユニットか
ら切り離し、残された正常に動作している処理装置でＴ
ＭＲユニットを再構築する。故障によりＴＭＲユニット
から切り離された処理装置は、オペレータにより新しい
処理装置に交換される。この故障処理装置の新しい装置
への交換時に、交換処理装置をＴＭＲユニットに復帰さ
せるためにディレクトリメモリ１１００の全エントリを
無効化させる必要がある。

【０３７４】この無効化処理は、プロセッサエレメント
７０２がディレクトリメモリ１１００の全エントリに対
するライト処理を行うため、無効化を行っている間、シ
ステム停止となってしまう。このシステム停止時間は可
能な限り短いことが望ましく、そこで本発明にあって
は、ディレクトリメモリ１１００の無効化をごく短い時
間で瞬時に行うことを可能とする。

【０３７５】図８３は、図８２のディレクトリメモリ制
御部１１０２のブロックであり、プロセッサエレメント
による簡単なレジスタ指示値の変更のみをもって瞬時に
ディレクトリメモリ１１００の無効化を行うことができ
る。図８３において、ディレクトリメモリ制御部１１０
２には、アドレス生成部１１０４、指示レジスタ１１０
６、比較部１１０８、及びデータ制御部１１１０が設け
られる。ディレクトリメモリ１１００は、メインメモリ
７０４を所定ブロック単位に分割した各エントリごとに
ディレクトリ情報を格納している。各ディレクトリ情報
は、図示の斜線の特定ビット１１１２とメモリブロック
状態１１１１で構成される。

【０３７６】ディレクトリメモリ１１００の特定ビット
１１１２には、各エントリごとにシステムの電源投入に
よる初期化処理の際に、特定の値α、例えばα＝０のビ
ット値が書き込まれる。またシステム立ち上げ時の初期
化処理の際には、メモリブロック状態フィールド１１１
１には初期状態を示すコード、例えばオール０が書き込
まれている。

【０３７７】指示レジスタ１１０６にはシステム立ち上
げ時にディレクトリメモリ１１００の特性ビット１１１
２に書き込んだビット値αと同じ値、例えばα＝０が書
き込まれている。このため、システム電源投入による立
ち上げ後の運用状態において、指示レジスタ１１０６の
値とディレクトリメモリ１１００の特性ビット１１１２
の値は必ず一致している。

【０３７８】ＴＭＲユニットとしての動作状態におい
て、プロセッサエレメント７０２からのメインメモリ７
０４に対するアクセスアドレスは、アドレス生成部１１
０４にセットされ、ディレクトリメモリ１１００のリー
ドアクセスにより、対応するエントリのディレクトリ情
報がリードされる。このディレクトリ情報のリードにお
いて、特定ビット１１１２の値は比較部１１０８に与え
られ、指示レジスタ１１０６の値と比較される。このと
き指示レジスタ１１０６及び特定ビット１１１２の値は
共にαであり、比較部１１０８は一致出力を生じ、この
場合、比較部１１０８からの無効化指示１１１４はオフ
となる。

【０３７９】このため、データ制御部１１１０はディレ
クトリメモリ１１００からリードしたメモリブロック状
態１１１１を有効として、メモリブロック状態１１１１
に示されるシェアード、ダーティあるいはインバリッド
（無効状態）に応じたメインメモリ７０４のアクセスあ
るいはプロセッサエレメント７０２のキャッシュアクセ
スを行うことになる。

【０３８０】運用中に装置交換などによりディレクトリ
メモリ１１００の無効化を必要とする場合には、プロセ
ッサエレメント７０２の指示により指示レジスタ１１０
６の値αを別の値β、例えばβ＝１に変更し、アドレス
生成部１１０４に対しディレクトリメモリ１１００の全
エントリのアドレス生成を指定して無効化処理を行わせ
る。

【０３８１】即ち、アドレス生成部１１０４でディレク
トリメモリ１１００のエントリとなるアドレスを指定す
るごとに、特定ビット１１１２を読み出して比較部１１
０８で比較する。このとき特定ビット１１１２の値はα
であるが、指示レジスタ１１０６の値は無効化動作のた
めにβに変更されており、比較部１１０８において不一
致となることで無効化指示１１１４がオンする。

【０３８２】この無効化指示１１１４を受けたデータ制
御部１１１０は、ディレクトリメモリ１１００のメモリ
ブロック状態１１１１の如何に関わらず無効状態を示す
値、例えば初期化時と同じオール０に交換する。このよ
うなディレクトリメモリ制御部１１０２によるディレク
トリメモリ１１００に対するアドレス指定で、先頭アド
レスから最終アドレスまでプロセッサエレメント７０２
の介入を必要とすることなく高速に無効化処理を完了す
る。

【０３８３】図８４のフローチャートは、図８２の処理
装置１０−１におけるシステム電源投入時の立ち上げ時
におけるディレクトリメモリ１１００の初期化処理であ
る。この初期化処理にあっては、ステップＳ１で、プロ
セッサエレメントが指示レジスタに特定値αをライト
し、続いてステップＳ２でアドレス生成部１１０４に開
始アドレスをセットし、ステップＳ３で、ディレクトリ
メモリ１１００の特定ビット１１１２に指示レジスタ１
１０６にセットしたと同じ特定値αをライトする。

【０３８４】続いてステップＳ４で、メモリブロック状
態フィールド１１１１に初期状態コードをライトする。
１エントリの初期化が済むと、ステップＳ５で最終アド
レスか否かチェックし、最終アドレスでなければステッ
プＳ６でアドレスを更新し、同じ処理を繰り返す。最終
アドレスであれば、ステップＳ７でプロセッサエレメン
ト７０２に初期化終了を通知する。

【０３８５】図８５のフローチャートは、通常の運用状
態における処理である。ステップＳ１で、プロセッサエ
レメント７０２からのメインメモリ７０４のアクセスに
伴うディレクトリメモリ制御部１１０２に対するアクセ
スがあると、アドレス生成部１１０４によりアクセスア
ドレスを指定してディレクトリメモリ１１００のリード
を行い、特定ビット１１１２の値を獲得する。

【０３８６】続いてステップＳ３で、指示レジスタ１１
０６の値と比較部１１０８により比較する。ステップＳ
４で両者の一致が判別されると、ステップＳ５に進み、
ディレクトリメモリ１１００のメモリ状態ブロックフィ
ールド１１１１を有効として、そのリードデータに従っ
た処理を実行する。万が一、比較部１１０８で不一致と
なった場合には無効化指示部１１１４がオンとなり、ス
テップＳ６で、ディレクトリメモリ１１００のメモリブ
ロック状態フィールド１１１１の無効化処理が行われる
ことになる。この場合には、ステップＳ７で、無効化状
態に従ってメインメモリ７０４のアクセスとなる。

【０３８７】図８６のフローチャートは、図８３におけ
るディレクトリメモリ制御部１１０２の運用中における
無効化処理である。まずステップＳ１で、プロセッサエ
レメント７０２が指示レジスタ１１０６に初期化設定値
αと異なる値βをセットする。続いてステップＳ２で、
アドレス生成部１１０４によりディレクトリメモリ１１
００の開始アドレスをセットし、ステップＳ３で、開始
アドレスで指定したエントリの特定ビット１１１２をリ
ードし、ステップＳ４で、指示レジスタ１１０６の値と
比較部１１０８によって比較する。

【０３８８】この場合、比較部１１０８による比較結果
は必ず不一致となることから、ステップＳ５でこれを判
別して、ステップＳ６に進み、ディレクトリメモリ１１
００の特性ビット１１１２に指示レジスタ１１０６の値
βを書き込み、同時にメモリブロック状態フィールド１
１１１に無効化状態を示す値をライトする。続いてステ
ップＳ７で最終アドレスか否かチェックし、最終アドレ
スでなければステップＳ８でアドレスを更新し、次のエ
ントリのアクセスを行う。最終アドレスであれば、ステ
ップＳ９でプロセッサエレメント７０２に無効化終了を
通知し、これを受けてプロセッサエレメント７０２は例
えばＴＭＲユニットを再構築した運用状態に移行する。

【０３８９】このような第１回目の無効化処理により、
ディレクトリメモリ１１００における全エントリの特定
ビット１１１２は、無効化の際に変更した指示レジスタ
１１０６の値βに変更されている。図８７は、図８３の
ディレクトリメモリ制御部１１０２を論理回路で構成し
たブロック図である。データ制御部１１１０にはディレ
クトリ制御部１１１５が設けられ、プロセッサエレメン
ト７０２との間でアクセス情報１１１６のやり取りを行
っている。

【０３９０】通常の運用時にメインメモリに対するアク
セスが行われると、アクセス情報１１１６がディレクト
リ制御部１１１５に入力され、所定のタイミングでオン
になるアドレス保持指示１１３６により、メモリアクセ
スのアドレス１１１８がアドレス生成部１１０４に設け
たＤ−ＦＦ１１３４に保持される。同時にディレクトリ
制御部１１１５はメモリ制御信号１１５０を出力し、ア
クセス情報に基づいてメモリブロック状態フィールド１
１１１の更新を行う。

【０３９１】次に本発明の運用中の無効化処理を可能と
するため、まず電源投入直後の初期化時にあっては、プ
ロセッサエレメント７０２がメインメモリ７０４をクリ
アすることで、ディレクトリメモリ１１１０のメモリブ
ロック状態フィールド１１１１は、全エントリについて
オール０が設定される。このときディレクトリメモリ１
１１０の全エントリの特定ビット１１１２には、指示レ
ジスタ１１０６を構成するＤ−ＦＦと同じ値α、例えば
α＝ビット０が設定される。

【０３９２】指示レジスタ１１０６も電源投入直後の初
期化時にプロセッサエレメントからのデータ１１２０と
して特定値αの供給を受け、所定のタイミングでデコー
ダ１１２４及びＡＮＤゲート１１２６を設けたレジスタ
デコーダ部１１２２からのレジスタセット指示１１３０
のオンにより特定値αを保持している。このレジスタセ
ット指示１１３０も、ディレクトリ制御部１１１５から
のレジスタライト指示１１２８のオンに同期して行われ
る。

【０３９３】運用の途中で処理装置交換などに伴ってデ
ィレクトリメモリ１１１０を無効化する場合には、プロ
セッサエレメントが指示レジスタ１１０６に異なった値
β、例えばβ＝ビット１をライトする。即ち、プロセッ
サエレメントからのアクセス情報１１１６を受けたディ
レクトリ制御部１１１５はレジスタライト指示１１２８
をオンとし、このタイミングでプロセッサエレメントよ
りアドレス１１１８及びデータ１１２０が供給され、デ
コーダ１１２４でレジスタライトを認識し、レジスタセ
ット指示１１３０をオンとし、データ１１２０として与
えられた異なった値βを指示レジスタ１１０６にセット
する。

【０３９４】続いてプロセッサエレメントは、ディレク
トリメモリ１１１０を無効化するためのアクセス情報１
１１６及びアドレス１１１８を先頭番地から順番に発行
する。このため、アドレス生成部１１０４でディレクト
リメモリ１１１０のアクセスアドレスを保持するごと
に、ディレクトリ制御部１１１５からのメモリ制御信号
１１５０によるディレクトリメモリ１１１０のリード動
作が行われる。

【０３９５】なお、ディレクトリメモリ１１１０からの
ディレクトリ制御部１１１５に対するデータは、ドライ
バ１１４４によるライトデータ転送、ドライバ１１４６
によるリードデータ転送で行われる。このときディレク
トリメモリ１１１０の特定ビット１１１２は、比較部１
１０８に与えられる。比較部１１０８はライト用のドラ
イバ１１４０、リード用のドライバ１１４２及び比較回
路１１３８で構成される。特定ビット１１１２のリード
データはドライバ１１４２を介して比較回路１１３８に
与えられ、このときβに変更された指示レジスタ１１０
６の値と比較される。

【０３９６】特定ビット１１１２の値は、電源投入によ
る初期化時にライトした特定値αであることから両者は
不一致となり、比較回路１１３８の出力する無効化指示
１１１４がオンとなる。この無効化指示１１１４のオン
によりＡＮＤゲート１１４８は禁止状態となり、ディレ
クトリメモリ１１１０のメモリブロック状態フィールド
１１１１からのリードデータはディレクトリ制御部１１
１５に供給されず、メモリブロック状態フィールド１１
１１が無効となる。

【０３９７】ディレクトリ制御部１１１５は無効化指示
１１１４のオンにより禁止状態となって、ＡＮＤゲート
１１４８から得られたデータをメモリ状態フィールド１
１１１のリードデータと見做し、これをドライバ１１４
４を介してメモリ状態フィールド１１１１にライトバッ
クする更新処理を行う。この結果、メモリブロック状態
フィールド１１１１は、無効化状態を示す例えばオール
０に書き替えられる。

【０３９８】図８８は図８３のディレクトリメモリ制御
部１１０２の他の実施例であり、新たに制御レジスタ１
１６０を設けることで、比較部１１０８による無効化指
示１１１４のオンを強制的に禁止できるようにしたこと
を特徴とする。本発明の高信頼性情報処理装置としての
ＴＭＲユニットを構成する場合には、装置交換に伴う運
用中におけるディレクトリメモリ１１１０の瞬時の無効
化が必要であるが、本発明で使用している処理装置を他
の処理装置、例えば単独で使用するような場合には、Ｔ
ＭＲユニットにおけるような瞬時的なディレクトリメモ
リ１１００の無効化は行わなくてもよい場合がある。

【０３９９】そこで図８８の実施形態にあっては、ＴＭ
Ｒユニットで使用する際には制御レジスタ１１６０の値
による比較部１１０８の機能を有効とし、瞬時の無効化
を必要としない他の用途にあっては、制御レジスタ１１
６０の値を変更することで比較部１１０８による無効化
指示の機能を解除できるようにしている。図８９は、図
８８のディレクトリメモリ制御部１１０２の論理回路で
構成したブロック図である。ディレクトリメモリ制御部
１１０２には新たに制御レジスタ１１６０が設けられ、
プロセッサエレメントからのデータ１１６４とアクセス
情報１１１６に基づいたディレクトリ制御部１１１０か
らのレジスタライト指示１１２８に基づくレジスタデコ
ード部１１２２からのレジスタセット指示１１３０によ
り、制御レジスタ１１６０の値を変更できるようにして
いる。

【０４００】制御レジスタ１１６０の出力は、比較部１
１０８に設けたＡＮＤゲート１１６６に入力される。Ａ
ＮＤゲート１１６６の他方には比較回路１１３６の出力
が入力される。このＡＮＤゲート１１６６の出力が無効
化指示１１１４としてデータ制御部１１１０に与えられ
ている。本発明のＴＭＲユニットの処理装置として使用
する場合には、制御レジスタ１１６０にビット１を書き
込み、ＡＮＤゲート１１６６に対する制御出力をオンと
し、ＡＮＤゲート１１６６を許容状態としておく。この
ため無効化処理にあっては、比較回路１１３８における
不一致による無効化指示信号の出力がオンとなり、これ
がデータ制御部１１１０に有効に与えられ、ディレクト
リメモリ１１００の無効化が行われる。

【０４０１】一方、ＴＭＲユニット以外の使用で運用中
における瞬時のディレクトリメモリ１１１０の無効化が
必要ない場合には、制御レジスタ１１６０にビット０を
格納してＡＮＤゲート１１６６に対する制御出力をオフ
としておく。これによりＡＮＤゲート１１６６は禁止状
態におかれ、比較回路１１３８における出力のオンオフ
の如何に関わらず、データ制御部１１１０に対する無効
化指示１１１４をオフとし、常にディレクトリメモリ１
１００からリードしたメモリブロック状態フィールド１
１１１の値を有効として扱うことができる。 （２）ディレクトリメモリの運用中の初期化 図８２に示したディレクトリ方式の処理装置１０−１を
ＴＭＲユニットで使用する場合、システム構成によって
は複数回無効化を行いたい場合がある。この場合、図１
００のディレクトリメモリ制御部１１０２にあっては、
１回ディレクトリメモリ１１００の無効化を行うと、そ
の特定ビット１１１２が無効化のために変更した指示レ
ジスタ１１０６の値βに変更されてしまう。

【０４０２】このため、無効化終了で指示レジスタ１１
０６を元の値αに戻し、その後に再度無効化するために
指示レジスタ１１０６の値をβに変更すると、特定ビッ
ト１１１２は最初の無効化でβとなっているため、２回
目の無効化で比較部１１０８は全て一致し、無効化指示
１１１４がオフとなり、無効化処理ができなくなる。し
たがって、運用中に複数回無効化を行うためにはディレ
クトリメモリ１１００の無効化が済んだ後に、特定ビッ
ト１１１２の変更された値βを元の値αに戻すための初
期化処理が必要となる。この特定ビット１１１２を元の
値αに戻すための再度の初期化処理は、ＴＭＲユニット
として処理装置が動作している間に行われるため、図８
３のように、プロセッサエレメント７０２からのアクセ
ス情報及びエントリアドレスの指示で行うのではプロセ
ッサエレメント７０２の負担が増え、ＴＭＲユニットと
しての多重化処理の性能が低下する。

【０４０３】このため、図９０のジェネリックフローチ
ャートのように、ステップＳ１で初期化した後に、ステ
ップＳ２で通常処理を行い、ステップＳ３で装置交換な
どによる最初の無効化を行った後に、ステップＳ４で再
度初期化処理を行い、続いてステップＳ５で２回目の無
効化を行うような場合、ステップＳ４の運用中における
再初期化におけるプロセッサエレメントの負担を低減す
るため、図９１の実施例のように、ディレクトリメモリ
制御部１１０２側にハードウェアとしての初期化回路を
設ける。

【０４０４】図９１において、ディレクトリメモリ制御
部１１０２は、図８３の実施例と同様、アドレス生成部
１１０４、指示レジスタ１１０６、比較部１１０８及び
データ制御部１１１０を有する。これに加えてディレク
トリメモリ制御部１１０２には、ディレクトリメモリ１
１００の初期化処理のためのハードウェアとして初期化
制御部１１７０、初期化起動レジスタ１１７２、初期化
アドレスレジスタ１１７４及び完了表示レジスタ１１７
６が設けられる。

【０４０５】ディレクトリメモリ制御部１１０２は、指
示レジスタ１１０６の値をαからβに変更することによ
ってディレクトリメモリ１１００の無効化が終了する
と、プロセッサエレメント７０２は初期化起動レジスタ
１１７２に初期指示を示す値をライトする。この初期化
起動レジスタ１１７２のライトによる出力を受けて、初
期化制御部１１７０が初期化を開始する。

【０４０６】初期化動作は、まずディレクトリメモリ１
１００の先頭アドレスを初期化アドレスレジスタ１１７
４にセットし、アドレス生成部１１０４を介してディレ
クトリメモリ１１００をリードする。このリードにより
特定ビット１１１２と指示レジスタ１１０６の値を比較
部１１０８で比較する。このとき１回目の無効化により
ディレクトリメモリ１１００の特定ビット１１１２は変
更値βとなっており、指示レジスタ１１０６の値は元の
値αに戻っている。

【０４０７】したがって、比較部１１０８は不一致によ
り無効化指示１１１４をオンする。この無効化指示１１
１４のオンを受けたデータ制御部１１１０は、リードデ
ータの特定ビット１１１２の値を指示レジスタ１１０６
の値αと同じにし、またメモリブロック状態フィールド
１１１１については初期状態に変えて再びライトする。

【０４０８】以上の初期化処理をディレクトリメモリ１
１００の全エントリについて行い、処理を終了すると、
完了表示レジスタ１１７６に完了を示す値を書き込み、
プロセッサエレメント７０２からのステータスコマンド
に対する応答として通知する。このようなディレクトリ
メモリ１１００の運用中における初期化が終了すれば、
再度、指示レジスタ１１０６の値をαからβに変更する
ことによるディレクトリメモリ１１００の無効化を再び
行うことができる。

【０４０９】図９２は、図９１のディレクトリメモリ制
御部１１０２の論理回路のブロック図である。図１０９
において、プロセッサエレメントからのアクセス情報１
１１６に基づくディレクトリ制御部１１１５からのレジ
スタセット指示１１８６のタイミングで、プロセッサエ
レメントから送られてきたデータ１１８４が初期化起動
レジスタ１１７２に保持され、これにより初期化制御部
１１７０に対するスタート指示１１８８がオンとなる。
同時に初期化スタート指示１１８８のオンはアドレスカ
ウンタとして動作する初期化アドレスカウンタ１１７４
をクリアする。

【０４１０】初期化制御部１１７０には、タイマ回路１
１７８と一定値判定回路１１８０が設けられている。タ
イマ回路１１７８はスタート指示１１８８のオンを受け
ると起動し、以後、一定の周期で初期化指示１１９０を
出力する。この初期化指示１１９０はディレクトリ制御
部１１１５に与えられ、ディレクトリメモリ１１００の
初期化更新が行われる。

【０４１１】このときディレクトリメモリアドレス１１
８５は、マルチプレクサ１１８２を介して初期化アドレ
スレジスタ１１７４より与えられている。なお無効化の
際にはマルチプレクサ１１８２はＤ−ＦＦ１１３４側に
切り替わり、プロセッサエレメントからのアド１１１８
をディレクトリメモリアドレス１１８５として出力す
る。

【０４１２】ディレクトリメモリ１１００に対するメモ
リ制御信号１１５０により得られたメモリデータ１１４
５即ちリードデータは、ドライバ１１４６を通ってＡＮ
Ｄゲート１１４８に入力される。このときディレクトリ
メモリ制御部１１０２には、図には省略しているが、図
１０６と同じ比較部１１０８が設けられており、ディレ
クトリメモリ１１００の特定ビット１１１２の値と指示
レジスタ１１０６の値を比較している。

【０４１３】指示レジスタ１１０６の値はαであるが、
ディレクトリメモリ１１００の特定ビット１１１２の値
は無効化によりβとなっており、不一致であることから
無効化指示１１１４がオンとなり、ＡＮＤゲート１１４
８を禁止状態としている。このためディレクトリ制御部
１１１５に対するディレクトリメモリ１１００からのリ
ードによるメモリデータ１１４５は、オール０としてデ
ィレクトリ制御部に入力される。

【０４１４】ディレクトリメモリ制御部１１１５に入力
したオール０のリードデータは、メモリ制御信号１１５
０によりＡＮＤゲート１１４２に与えられる。このとき
初期化指示１１９０はオンとなってＡＮＤゲート１１４
２を禁止状態としており、このためディレクトリ制御部
１１１５からのライトデータはオール０となって、ドラ
イバ１１４４によりメモリデータ１１４５としてディレ
クトリメモリ１１００に供給され、書き込まれる。

【０４１５】この結果、ディレクトリメモリ１１００の
特定ビット１１１２には指示レジスタと同じα＝０が書
き込まれ、ブロック状態フィールド１１１１も全てオー
ル０が書き込まれる。書込み終了後に初期化制御部１１
７０に設けたタイマ１１７８が再度初期化指示１１９０
をオンすると、初期化アドレスレジスタ１１７４が＋１
となって次のメモリアドレスを指定する。

【０４１６】また初期化制御部１１７０に設けた一定値
判定回路１１８０は、初期化中における初期化アドレス
レジスタのメモリアドレス１１７５とディレクトリメモ
リ１１００の予め定められた最大アドレスとを比較して
いる。このため、一定値判定回路１１８０でメモリアド
レス１１７５がディレクトリメモリ１１００の最大アド
レスに一致すると、初期化完了指示１１９２がオンし、
タイマ回路１１７８をリセットして初期化動作を停止す
る。

【０４１７】同時に完了表示レジスタとしてのＤ−ＦＦ
１１７６に初期化完了指示をセットし、データ１１９４
としてプロセッサエレメントに通知される。この完了表
示レジスタ１１７６の値のプロセッサエレメントに対す
る通知は、プロセッサエレメントがステータスコマンド
などの発行により周期的に完了表示レジスタ１１７６を
参照してもよいし、完了表示レジスタ１１７６の出力を
プロセッサエレメントに対する割込としてもよい。

【０４１８】図９３は図９１の変形実施例であり、ディ
レクトリメモリ１１００に対する初期化処理の間隔をプ
ロセッサエレメントからの値で任意に設定できるように
したことを特徴とする。即ち、図９１の初期化制御部１
１７０にあっては、図９２のように、タイマ回路１１７
８により固定的に初期化の周期を決めているが、ディレ
クトリメモリ１１００のアクセス間隔が短すぎるとプロ
セッサエレメント７０２からのメモリアクセスがビジィ
となり、性能低下の原因となる。

【０４１９】また、アクセス間隔が長すぎると初期化に
時間がかかり過ぎる。更に、初期化処理のためのアクセ
ス間隔の最適値はシステムや運用形態によっても変わっ
てくる。そこで図９３の実施形態にあっては、必要に応
じてプロセッサエレメント７０２からの指示で初期化処
理のアクセス間隔の周期を設定可能としている。図９３
の実施例にあっては、図９１の実施例に新たに一定間隔
指示レジスタ１２００を設けている。その詳細は図９４
のディレクトリメモリ制御部１１０２のように、初期化
制御部１１７０に設けたタイミング回路１１７８のタイ
マ周期を外部設定可能なタイマ回路とし、一定間隔指示
レジスタ１２００からの一定間隔情報１２０２のセット
で初期化指示１１９０をオンするタイマ周期を可変でき
るようにしている。

【０４２０】一定間隔指示レジスタ１２００にはレジス
タセット指示１１８６のオンのタイミングでプロセッサ
エレメント７０２からのデータ１１８４を保持し、この
データ１１８４によってタイマ回路１１７８のタイマ周
期を決めることができる。なお、これ以外の構成は図１
０９の論理回路と同じである。 （３）メモリ実装に対応したディレクトリメモリの初期
化 図９５は、図８２の処理装置１０−１におけるメインメ
モリ７０４の実装状態に対するディレクトリメモリ１１
００の使用状態である。通常、メインメモリは例えばメ
インメモリ７０４−１からメインメモリ７０４−ｎのｎ
台まで拡張可能な構造となっており、実装するメモリ数
によって容量が大きく異なる。

【０４２１】これに対しディレクトリメモリ１１００
は、メインメモリの最大容量に対応したメモリ容量をも
っている。このような拡張可能なメインメモリの構成に
おいて、実際の装置でメインメモリが最大実装になるこ
とはまれである。図９５の例では３台のメインメモリ７
０４−１〜７０４−３を実装しており、この実装状態に
対するディレクトリメモリ１１００の使用状態は斜線で
示す使用領域１２０４となっている。このような場合に
ディレクトリメモリ１１００の初期化で全領域を初期化
することは無駄であり、使用領域１２０４のみを初期化
すればよい。

【０４２２】そこで図９６の実施例にあっては、ディレ
クトリメモリ１１００の先頭アドレスからメインメモリ
の実装に対応した初期化エントリ数分の初期化処理を可
能とする。図９６において、ディレクトリメモリ制御部
１１０２には図９１の実施例に加え新たに初期化エント
リ数レジスタ１２０６とアドレス比較部１２０８が設け
られる。初期化エントリ数レジスタ１２０６にはメイン
メモリの実装数に対応した初期化エントリ数が格納され
る。この初期化エントリ数は、メインメモリの実装容量
を、ディレクトリ方式のブロック容量で割った値であ
る。

【０４２３】アドレス比較部１２０８は、初期化制御部
１１７０による初期化処理で更新される初期化アドレス
レジスタ１１７４の値と、ディレクトリメモリの初期化
終了位置を示す初期化エントリ数レジスタ１２０６の値
を比較し、両者が一致したときに比較出力をオンとし、
初期化制御部１１７０による初期化処理を終了させる。

【０４２４】図９７は、図９６のディレクトリメモリ制
御部１１０２における初期化制御部１１７０、アドレス
比較部１２０８及び初期化エントリ数レジスタ１２０６
の部分の論理回路である。まず初期化エントリ数レジス
タ１２０６には、プロセッサエレメントからの指示で初
期化エントリ数を示すデータ１２１２が与えられ、レジ
スタセット指示１２１０のオンのタイミングで保持され
る。

【０４２５】この初期化エントリ数レジスタ１２０６に
保持された初期化エントリ数は、アドレス比較部１２０
８に与えられる。一方、初期化制御部１１７０は、この
実施形態にあっては、タイマ回路１１７８のみを備え、
初期化起動レジスタ１１７２からのスタート指示１１８
８のオンにより起動し、一定のタイマ周期で初期化指示
１１９０をオンし、初期化アドレスレジスタ１１７４及
び図示しないディレクトリ制御部１１１５に出力する。

【０４２６】初期化アドレスレジスタ１１７４の現在の
初期化アドレス１１７５は、アドレス比較部１２０８で
初期化エントリ数レジスタ１２０６の値と比較される。
そして両者が一致すると初期化完了指示１１９２がオン
し、タイマ１１７８をリセットすることで初期化処理を
終了させる。図９８は図９６の変形実施例であり、メイ
ンメモリの実装状態が分散していることに対応し、任意
のディレクトリメモリの領域を特定して初期化処理を行
うようにしたことを特徴とする。即ち、図９５における
ようなメインメモリの実装アドレスは、連続ではなく飛
び飛びに割り振られる場合がある。このような場合にデ
ィレクトリメモリの０番地から最大番地までの初期化動
作を行うと時間がかかるため、部分的に割り振られた領
域に対する初期化が必要である。

【０４２７】そこで図９８の実施例にあっては、図９６
の初期化エントリ数レジスタ１２０６に対し、更に、開
始アドレスレジスタ１２１４とアドレス加算部１２１６
を加えている。開始アドレスレジスタ１２１４には、プ
ロセッサエレメント７０２からの指示により任意の初期
化開始アドレスを書き込むことができる。初期化エント
リ数レジスタ１２０６には、初期化アドレスレジスタ１
２１４の開始アドレスを起点とした使用領域の初期化エ
ントリ数が格納される。開始アドレスレジスタ１２１４
の開始アドレスは、初期化アドレスレジスタ１１７４に
送られて開始アドレスが生成される。

【０４２８】またアドレス加算部１２１６で初期化エン
トリ数レジスタ１２０６の値と加算され、これによれ初
期化終了アドレスが算出されてアドレス比較部１２０８
に設定される。アドレス比較部１２０８は、初期化アド
レスレジスタ１１７４より初期化ごとに出力される初期
化対象アドレスとアドレス加算部１２１６からの初期化
終了アドレスとを比較し、両者が一致すると、初期化制
御部１１７０の制御を停止させる。

【０４２９】図９９は、図９８の初期化制御部１１７
０、アドレス比較部１２０８、初期化エントリ数レジス
タ１２０６、開始アドレスレジスタ１２１４及びアドレ
ス加算部１２１６についての論理回路である。即ち、図
１１４の回路に新たにＤ−ＦＦを用いた開始アドレスレ
ジスタ１２１４とアドレス加算部１２１６を設けてお
り、開始アドレスレジスタ１２１４にレジスタ指示１２
１８のオンにより格納したデータ１２２０による開始ア
ドレスを初期化アドレスレジスタ１１７４に対するデー
タとして格納し、これをカウンタ初期値としている。

【０４３０】このため初期化制御部１１７０に設けたタ
イマ１１７８からの一定周期の初期化指示１１９０のオ
ンで、初期化アドレスレジスタ１１７４は、開始アドレ
スレジスタ１２１４でセットされた開始アドレスからの
カウントを開始し、開始アドレスからの初期化を行うこ
とになる。そしてアドレス加算部１２１６から出力され
た初期化終了アドレスとの一致がアドレス比較部１２０
８で判別されると、初期化完了指示１１９２をオンして
タイマ１１７８をオフし、初期化処理を終了する。

【０４３１】図１００は図９８の変形実施例であり、ハ
ードウェア構成を簡単にするため、プロセッサエレメン
ト７０２からのディレクトリメモリ１１００における初
期化の終了アドレスを設定する終了アドレスレジスタ１
２２２を設けたことを特徴とする。それ以外の構成は図
１１５と同じである。図０１は、図１００の初期化制御
部１１７０、アドレス比較部１２０８、終了アドレスレ
ジスタ１２２２、開始アドレスレジスタ１２１４及び初
期化アドレスレジスタ１１７４の部分を取り出した論理
回路である。この論理回路は図１１６と対比すると、初
期化エントリ数レジスタ１２０６及び加算部１２１６の
代わりに、終了アドレスレジスタ１２２２のみで済み、
ハードウェア構成を簡略化することができる。もちろ
ん、終了アドレスレジスタ１２２２にセットするディレ
クトリメモリ１１００の初期化終了アドレスは、プロセ
ッサエレメント７０２側でメインメモリの実装状態に応
じた開始アドレスの値に実装メモリ容量に基づく初期化
エントリ数を加算した値として算出して設定することに
なる。

【０４３２】

【発明の効果】 （ＴＭＲユニット）以上説明してきたように本発明によ
れば、大規模なハードウェア構成を用意することなく、
比較的小規模なハードウェア構成により、充分な高信頼
性機能を備えた情報処理システムを安価に実現すること
ができる。

【０４３３】また本発明にあっては、確実に故障を検出
することができると共に、更に故障発生時に多重化ユニ
ットを構成する全ての処理装置を停止することなく、故
障を起こした処理装置を切り離して縮退した構成を再構
築し、処理内容の整合性を保ちながら処理を続行でき
る。抑制することで、メモリコピー中の更新を抑止する
と同時に、通常動作における制限を最小限に抑えること
が可能となり、メモリコピーに時間が掛かっても、業務
の停止といった事態を確実に回避できる。またメモリコ
ピーに先立ってテストコピーを行うことで、転送制御系
回路の正常動作を確認できるため、早期に異常の検出が
可能となり、システムの迅速な復旧を図ることができ
る。

【０４３４】更に、メモリコピーの処理中に特定のメモ
リ領域がアクセス禁止に陥っても、 （ウェイクアップモード）本発明によれば、故障した処
理装置を新たな処理装置に交換した際の主記憶コピー中
であっても、ウェイクアップモードの設定によりマスタ
ー処理装置のメモリアクセスをバス転送を介してスレー
ブ処理装置及び交換処理装置のメモリに反映させること
で、既存の多重化ユニットを構成する処理装置による多
重化動作を停止することなく、またコピー処理によるメ
モリ内容の不一致を起こすことなく動作させ、装置交換
時のシステム停止時間を最小限にして、フォルトトレー
ラントとしての情報処理装置の高信頼化を著しく向上す
ることができる。（ディレクトリ方式）本発明によれ
ば、ディレクトリメモリの特定ビットと指示レジスタの
不一致に基づいて無効化を行うため、指示レジスタの変
更のみでディレクトリメモリの全領域の無効化が可能と
なり、ごく短時間でディレクトリメモリの無効化が完了
し、ＴＭＲユニットとして運用している際のシステム停
止時間を最小限に抑え、高信頼性情報処理装置としての
性能向上に大きく寄与する。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明によるＴＭＲ系の故障を検出する実施例
のブロック図

【図３】多重バス構成の実施例を示したブロック図

【図４】故障検出を高速化するための実施例のブロック
図

【図５】故障検出タイミングを通知する本発明の実施例
のブロック図

【図６】故障検出結果を相互に通知する本発明の実施例
のブロック図

【図７】バス情報の故障箇所を判定する本発明の実施例
のブロック図

【図８】図７の故障処理装置判定回路の実施例を示した
回路図

【図９】図８の実施例による故障箇所の判定内容の説明
図

【図１０】故障発生時に各種資源の更新を抑止する本発
明の実施例のブロック図

【図１１】図１０の更新抑止が行われる内部回路の一部
の実施例を示した回路図

【図１２】故障処理装置をＴＭＲユニットから切り離す
本発明の実施例のブロック図

【図１３】図１２の故障処理装置判定回路の実施例を示
した回路図

【図１４】図１２のバス出力イネーブル生成回路の実施
例を示した回路図

【図１５】故障検出時にマスター処理装置の再決定を行
う本発明の実施例のブロック図

【図１６】図１５のマスター処理装置故障判定回路の実
施例を示したブロック図

【図１７】図１５のマスター情報レジスタの実施例を示
した回路図

【図１８】図１７によるマスター処理装置番号の更新の
説明図

【図１９】故障時の保持情報を再転送する本発明の実施
例のブロック図

【図２０】図１９の故障処理装置判定回路の実施例を示
した回路図

【図２１】図１９の再転送制御回路の実施例を示した回
路図

【図２２】故障時に保持情報の再転送を指示する本発明
の実施例のブロック図

【図２３】図２２の故障処理装置判定回路の実施例を示
した回路図

【図２４】図２２の再転送信号用トライステート回路の
実施例を示した回路図

【図２５】図２２の再転送制御回路の実施例を示した回
路図

【図２６】図２５の動作を示したタイミングチャート

【図２７】生存処理装置表示フラグ回路を備えた実施形
態のブロック図

【図２８】生存処理装置表示フラグによるバス情報故障
検出結果のマスク出力のブロック図

【図２９】バス出力許可フラグによるバス情報故障検出
結果のマスク出力のブロック図

【図３０】生存処理装置表示フラグによるバス情報故障
検出結果のマスク入力のブロック図

【図３１】マスター情報通知機能を有するＴＭＲユニッ
トのブロック図

【図３２】マスター情報の故障検出機能を有するＴＭＲ
ユニットのブロック図

【図３３】マスター情報の故障検出を起した装置の判定
機能を有するＴＭＲユニットのブロック図

【図３４】装置自身の生存処理装置表示フラグによりマ
スター情報をマスク出力するＴＭＲユニットのブロック
図

【図３５】バス出力許可フラグによりマスター情報をマ
スク出力するＴＭＲユニットのブロック図

【図３６】各処理装置の生存処理装置表示フラグにより
他の処理装置からのマスター情報をマスク入力するＴＭ
Ｒユニットのブロック図

【図３７】マスター情報の通知による故障検出判定機能
を備えた多重バス構成のＴＭＲユニットのブロック図

【図３８】故障検出時に生存処理装置表示フラグをオフ
する機能を有するＴＭＲユニットのブロック図

【図３９】図３８の生存処理装置表示フラグ制御回路の
ブロック図

【図４０】故障検出時にバス出力許可フラグをオフする
機能を有するＴＭＲユニットのブロック図

【図４１】図４０のバス情報故障判定回路のブロック図

【図４２】図４０のマスター情報故障検出判定回路のブ
ロック図

【図４３】図４０のバス出力イネーブル生成回路のブロ
ック図

【図４４】マスター処理装置の故障検出時にマスター情
報を更新する機能を有するＴＭＲユニットのブロック図

【図４５】図４４のマスター情報レジスタ回路のブロッ
ク図

【図４６】マスター処理装置の故障検出時にマスター情
報を更新しない機能を有するＴＭＲユニットのブロック
図

【図４７】図４６のマスター情報レジスタ回路のブロッ
ク図

【図４８】故障検出時に各種資源の更新抑止機能を有す
るＴＭＲユニットのブロック図

【図４９】図４８のデータ更新抑止回路のブロック図

【図５０】故障検出時に再転送を指示する機能を有する
ＴＭＲユニットのブロック図

【図５１】図５０の再転送指示用トライステート回路の
ブロック図

【図５２】バス故障可能性フラグを有するＴＭＲユニッ
トのブロック図

【図５３】図５２におけるバス故障パターンの説明図

【図５４】図５２のバス故障検出回路のブロック図

【図５５】図５２のバス情報検出判定回路のブロック図

【図５６】図５２のマスター情報レジスタ回路のブロッ
ク図

【図５７】バス故障検出フラグのリセット機能を備えた
ＴＭＲユニットのブロック図

【図５８】図５７のバス故障検出回路のブロック図

【図５９】バス故障可能性フラグをもつ多重バス構成と
したＴＭＲユニットのブロック図

【図６０】図５９の多重バス故障判定回路のブロック図

【図６１】バス故障検出でバス出力イネーブルフラグを
オフして故障バスを切離すＴＭＲユニットのブロック図

【図６２】図６１のバス故障検出回路のブロック図

【図６３】図６１のマスター情報レジスタ回路のブロッ
ク図

【図６４】図６１のバス出力イネーブル回路のブロック
図

【図６５】バス故障可能性フラグをソフトウェアの指示
でリセットするバス故障検出回路のブロック図

【図６６】図６５のソフトウェアによるリセット処理の
フローチャート

【図６７】バス故障可能性フラグをハードウェアでリセ
ットするバス故障検出回路のブロック図

【図６８】バス故障表示フラグを備えたＴＭＲユニット
のブロック図

【図６９】図６８の故障表示フラグ回路のブロック図

【図７０】バス故障発生フラグを備えたＴＭＲユニット
のブロック図

【図７１】縮退による処理装置２台故障発生フラグを備
えたＴＭＲユニットのブロック図

【図７２】ソフトウェアに故障発生を通知する機能を備
えたＴＭＲユニットのブロック図

【図７３】図７２のソフト通知信号生成回路のブロック
図

【図７４】ウェイクアップモードにより装置交換を立ち
上げる実施例のブロック図

【図７５】ウェイクアップモードのリードアクセスの処
理説明図

【図７６】図７５のリードアクセスの回路動作の説明図

【図７７】ウェイクアップモードのライトアクセスの処
理説明図

【図７８】図７５のライトアクセスの回路動作の説明図

【図７９】ウェイクアップモードの有無によるマスタ処
理のフローチャート

【図８０】ウェイクアップモードの有無によるスレーブ
及び交換装置処理のフローチャート

【図８１】ウェイクアップモードの有無による装置交換
時のシステム停止を対比した説明図

【図８２】ディレクトリメモリを備えた処理装置のブロ
ック図

【図８３】無効化を行うディレクトリメモリ制御部のブ
ロック図

【図８４】電源投入時のディレクトリメモリの初期化処
理のフローチャート

【図８５】運用中のディレクトリメモリの通常のフロー
チャート

【図８６】運用中のディレクトリメモリの無効化処理の
フローチャート

【図８７】図８３のディレクトリメモリ制御部の回路ブ
ロック図

【図８８】無効化処理の禁止を制御可能なディレクトリ
メモリ制御部のブロック図

【図８９】図８８のディレクトリメモリ制御部の回路ブ
ロック図

【図９０】運用中における複数回の無効化と初期化処理
のジェネリックフローチャート

【図９１】運用中に初期化処理を行うディレクトリメモ
リ制御部のブロック図

【図９２】図９１のディレクトリメモリ制御部の回路ブ
ロック図

【図９３】エントリ単位の初期化処理の時間間隔を制御
可能なディレクトリメモリ制御部のブロック図

【図９４】図９３における時間間隔の制御部分の回路ブ
ロック図

【図９５】メインメモリの実装状態とディレクトリメモ
リの使用状態の説明図

【図９６】メインメモリ実装に応じた領域を初期化する
ディレクトリメモリ制御部のブロック図

【図９７】図９６における特定領域の初期化部分の回路
ブロック図

【図９８】不連続なメインメモリ実装に応じた領域を初
期化するディレクトリメモリ制御部のブロック図

【図９９】図９８における特定領域の初期化部分の回路
ブロック図

【図１００】図９８の初期化終了アドレスの設定を簡略
化したディレクトリメモリ制御部のブロック図

【図１０１】図１００における特定領域の初期化部分の
回路ブロック図

【符号の説明】 １０：ＴＭＲユニット（３重化構成ユニット） １０−１，１０−２，１０−３，１０−ｎ：処理装置 １２，１２−１，１２−２：バス １６：マスター情報一致判定回路 １８−１〜１８−３：外部端子 ２０：ドライバ ２２：出力情報生成回路 ２４：バス用トライステート回路 ２６，６４，７８−１〜７８−３：出力ドライバ ２８，６６，８０−１〜８０−３：入力ドライバ ３０−１〜３０−３：バス接続端子 ３２：出力タイミング生成回路 ３４：バス出力イネーブル生成回路 ３６，４４：ＡＮＤゲート ３８：バス情報一致判定回路 ４０：バス情報故障検出回路 ４２：インバータ ４６：各種処理回路 ４８，４８−１，４８−２：ＴＭＲ制御回路（多重化制
御回路）

【手続補正書】

【提出日】平成８年８月２３日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１０

【補正方法】変更

【補正内容】

【図１０】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図２７

【補正方法】変更

【補正内容】

【図２７】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図２８

【補正方法】変更

【補正内容】

【図２８】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図２９

【補正方法】変更

【補正内容】

【図２９】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図３０

【補正方法】変更

【補正内容】

【図３０】

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図３１

【補正方法】変更

【補正内容】

【図３１】

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図３２

【補正方法】変更

【補正内容】

【図３２】

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図３５

【補正方法】変更

【補正内容】

【図３５】

【手続補正１４】

【補正対象書類名】図面

【補正対象項目名】図３８

【補正方法】変更

【補正内容】

【図３８】

【手続補正１５】

【補正対象書類名】図面

【補正対象項目名】図３９

【補正方法】変更

【補正内容】

【図３９】

【手続補正１６】

【補正対象書類名】図面

【補正対象項目名】図４０

【補正方法】変更

【補正内容】

【図４０】

【手続補正１７】

【補正対象書類名】図面

【補正対象項目名】図４４

【補正方法】変更

【補正内容】

【図４４】

【手続補正１８】

【補正対象書類名】図面

【補正対象項目名】図４５

【補正方法】変更

【補正内容】

【図４５】

【手続補正１９】

【補正対象書類名】図面

【補正対象項目名】図４６

【補正方法】変更

【補正内容】

【図４６】

【手続補正２０】

【補正対象書類名】図面

【補正対象項目名】図４７

【補正方法】変更

【補正内容】

【図４７】

【手続補正２１】

【補正対象書類名】図面

【補正対象項目名】図４８

【補正方法】変更

【補正内容】

【図４８】

【手続補正２２】

【補正対象書類名】図面

【補正対象項目名】図４９

【補正方法】変更

【補正内容】

【図４９】

【手続補正２３】

【補正対象書類名】図面

【補正対象項目名】図５０

【補正方法】変更

【補正内容】

【図５０】

【手続補正２４】

【補正対象書類名】図面

【補正対象項目名】図５２

【補正方法】変更

【補正内容】

【図５２】

【手続補正２５】

【補正対象書類名】図面

【補正対象項目名】図５３

【補正方法】変更

【補正内容】

【図５３】

【手続補正２６】

【補正対象書類名】図面

【補正対象項目名】図５５

【補正方法】変更

【補正内容】

【図５５】

【手続補正２７】

【補正対象書類名】図面

【補正対象項目名】図５６

【補正方法】変更

【補正内容】

【図５６】

【手続補正２８】

【補正対象書類名】図面

【補正対象項目名】図５７

【補正方法】変更

【補正内容】

【図５７】

【手続補正２９】

【補正対象書類名】図面

【補正対象項目名】図５９

【補正方法】変更

【補正内容】

【図５９】

【手続補正３０】

【補正対象書類名】図面

【補正対象項目名】図６０

【補正方法】変更

【補正内容】

【図６０】

【手続補正３１】

【補正対象書類名】図面

【補正対象項目名】図６１

【補正方法】変更

【補正内容】

【図６１】

【手続補正３２】

【補正対象書類名】図面

【補正対象項目名】図６２

【補正方法】変更

【補正内容】

【図６２】

【手続補正３３】

【補正対象書類名】図面

【補正対象項目名】図６３

【補正方法】変更

【補正内容】

【図６３】

【手続補正３４】

【補正対象書類名】図面

【補正対象項目名】図６７

【補正方法】変更

【補正内容】

【図６７】

【手続補正３５】

【補正対象書類名】図面

【補正対象項目名】図６８

【補正方法】変更

【補正内容】

【図６８】

【手続補正３６】

【補正対象書類名】図面

【補正対象項目名】図７０

【補正方法】変更

【補正内容】

【図７０】

【手続補正３７】

【補正対象書類名】図面

【補正対象項目名】図７２

【補正方法】変更

【補正内容】

【図７２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸野 琢己 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 廣▲瀬▼ 佳生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野田 敬人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松尾 保 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 後藤 誠司 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内

Claims (26)

【特許請求の範囲】
1. 【請求項１】バスを介して接続され、同時に同じ処理動
   作を行う複数の処理装置を有し、前記処理装置の内の１
   台をマスター処理装置とし、残りをスレーブ処理装置と
   し、前記マスター処理装置は生成した情報の前記バスへ
   の送出と前記バス上の情報の取込みを行い、前記スレー
   ブ処理装置は生成した情報を前記バスへ送出せず前記バ
   ス上の情報の取込みのみを行う多重化ユニットと、 前記多重化ユニットの各処理装置に設けられ、各処理装
   置が生成した情報と前記バス上に出力された情報との比
   較に基づいて故障を検出し、内部回路に必要な処理を行
   わせる多重化制御回路と、を備えたことを特徴とする情
   報処理装置。
2. 【請求項２】請求項１記載の情報処理装置に於いて、前
   記多重化制御回路は、前記バス上に出力された情報と各
   処理装置が生成した情報との不一致を検出する情報一致
   判定回路を有し、該情報一致判定回路による不一致検出
   の判断を、各処理装置が生成した情報の出力タイミング
   で行うことを特徴とする情報処理装置。
3. 【請求項３】請求項１記載の情報処理装置に於いて、前
   記多重化制御回路は、 バス上に生成した情報を出力する際に、情報出力タイミ
   ングを示すタイミング信号を生成する出力タイミング生
   成回路と、 マスター処理装置の割当て状態で、前記タイミング信号
   を専用の信号線により他の処理装置に出力するタイミン
   グ信号出力回路と、 マスター処理装置の割当て状態では、前記信号線から入
   力した装置自身が生成したタイミング信号または装置自
   身が生成したタイミング信号でバス情報と出力情報の比
   較結果の出力を行い、スレーブ処理装置の割当て状態で
   は、前記信号線から入力したマスター処理装置からのタ
   イミング信号または装置自身が生成したタイミング信号
   で、バス情報と出力情報を比較結果の出力を行うバス情
   報故障検出回路と、を備えたことを特徴とする情報処理
   装置。
4. 【請求項４】請求項１記載の情報処理装置に於いて、前
   記多重化制御回路は、バス情報と出力情報の比較により
   故障を検出した際に、専用の信号線により他の処理装置
   に故障検出結果を出力するバス情報故障検出回路と、他
   の処理装置からの故障検出結果または装置自身の故障検
   出結果が得られた時に、故障を示す故障判定信号を生成
   するバス情報故障判定回路を設けたことを特徴とする情
   報処理装置。
5. 【請求項５】請求項１記載の情報処理装置に於いて、マ
   スター処理装置の故障検出時に、マスター処理装置が割
   り当てられた処理装置の多重化制御回路は、装置自身で
   前記バスとの接続を切り離し、スレーブ処理装置が割り
   当てられた処理装置の多重化制御回路にあっては、残り
   の処理装置の中で新たなマスター処理装置を決定して縮
   退した多重化ユニットを再構成することを特徴とする情
   報処理装置。
6. 【請求項６】バスを介して接続され、同時に同じ処理動
   作を行う複数の処理装置を有し、前記処理装置のうちの
   １台をマスター処理装置とし、残りをスレーブ処理装置
   とし、前記マスター処理装置は生成した情報の前記バス
   への送出と前記バス上の情報の取り込みを行い、前記ス
   レーブ処理装置は生成した情報を前記バスへ送出せず前
   記バス上の情報の取り込みのみを行う多重化ユニット
   と、 前記多重化ユニットの各処理装置に設けられ、各処理装
   置が生成した出力情報と前記バス上に出力されたバス情
   報との比較に基づいて故障を検出し、内部回路に必要な
   処理を行わせる多重化制御回路と、を備えた情報処理装
   置に於いて、 前記多重化ユニットを構成する複数の処理装置の内、ど
   の処理装置が正常に動作しており、どの処理装置が故障
   等によって前記多重化ユニットから離脱しているかを示
   す生存処理装置表示フラグを備えた生存処理装置表示フ
   ラグ回路を設けたことを特徴とする情報処理装置。
7. 【請求項７】請求項６記載の情報処理装置に於いて、前
   記多重化制御回路は、装置自身が前記多重化ユニットか
   ら離脱しているときにオフしている前記生存処理装置表
   示フラグにより、装置自身からの情報の出力をマスクし
   て出力する出力マスク回路を設けたことを特徴する情報
   処理装置。
8. 【請求項８】請求項７記載の情報処理装置に於いて、前
   記多重化制御回路は、バスへの出力許可状態の時にオン
   するバス出力許可フラグをセットするバス出力許可フラ
   グ回路を有し、前記出力マスク回路は、装置自身からの
   情報の出力を、前記バス出力許可フラグによりマスクし
   て出力することを特徴とする情報処理装置。
9. 【請求項９】請求項７記載の情報処理装置に於いて、前
   記多重化制御回路は、装置自身が前記多重化ユニットか
   ら離脱しているときにオフしている前記生存処理装置表
   示フラグにより、他の処理装置からの出力情報をマスク
   して入力する入力マスク回路を備えたことを特徴とする
   情報処理装置。
10. 【請求項１０】請求項１記載の情報処理装置に於いて、
    前記多重化制御回路は、前記各処理装置がどの処理装置
    をマスター処理装置として認識しているかを示すマスタ
    ー情報を、専用の信号線を介して入出力することにより
    互いに通知するマスタ情報通知回路を備えたことを特徴
    とする情報処理装置。
11. 【請求項１１】請求項１０記載の情報処理装置に於い
    て、前記多重化制御回路は、前記マスター情報通知回路
    における装置自身のマスター情報と他の処理装置から通
    知されたマスター情報との比較結果に基づいて、マスタ
    ー情報故障を起した処理装置を示すマスター故障判定信
    号を生成するマスター情報故障判定回路を備えたことを
    特徴とする情報処理装置。
12. 【請求項１２】請求項１１記載の情報処理装置に於い
    て、前記多重化制御回路は、前記マスター情報故障判定
    回路によりマスター処理装置のマスター情報が故障と判
    定されたときに、故障したマスター処理装置をバスから
    切り離し、残ったスレーブ処理装置の中から新マスター
    処理装置を決定して、縮退した多重化ユニットを再構成
    することを特徴とする情報処理装置。
13. 【請求項１３】バスを介して接続され、同時に同じ処理
    動作を行う複数の処理装置を有し、前記処理装置のうち
    の１台をマスター処理装置とし、残りをスレーブ処理装
    置とし、前記マスター処理装置は生成した情報の前記バ
    スへの送出と前記バス上の情報の取り込みを行い、前記
    スレーブ処理装置は生成した情報を前記バスへ送出せず
    前記バス上の情報の取り込みのみを行う多重化ユニット
    と、 前記多重化ユニットの各処理装置に設けられ、各処理装
    置が生成した出力情報と前記バス上に出力されたバス情
    報との比較に基づいて故障を検出し、内部回路に必要な
    処理を行わせる多重化制御回路と、を備えた情報処理装
    置に於いて、 前記処理装置の各々は、前記多重化制御回路のバス入出
    力回路とバスとの間に更にトランシーバ回路を設け、 前記各処理装置の多重化制御回路は、バス情報故障につ
    いてマスタ処理装置で正常と判定され、且つ全てのスレ
    ーブ装置でバス情報故障と判定されるバス故障可能性パ
    ターンを検出した際に、バス故障可能性フラグをオンす
    るバス故障検出回路を備え、前記バス故障可能性フラグ
    のオンに基づいて、マスター処理装置を更新をすると共
    に旧マスター処理装置の前記多重化ユニットからの切り
    離しは行わないことを特徴とする情報処理装置。
14. 【請求項１４】請求項１３記載の情報処理装置に於い
    て、前記バス故障検出回路は、最初の前記バス故障可能
    性パターン検出による前記フラグのオンに基づいてマス
    ター処理装置の更新を行った後、再び前記バス故障可能
    性パターンを検出した時に、旧マスター処理装置の故障
    と断定して旧マスター処理装置を切り離して縮退した多
    重化ユニットを再構成させることを特徴とする情報処理
    装置。
15. 【請求項１５】請求項１３又は１４記載の情報処理装置
    に於いて、前記バスを複数設けて多重バスを構成し、前
    記各処理装置は各バス毎に設けた多重化制御回路の各々
    に、前記バス故障検出回路を設け、前記バス故障検出回
    路は、最初の前記バス故障可能性パターンの検出による
    前記フラグのオンに基づいてマスター処理装置の更新を
    行った後、再び前記バス故障可能性パターンを検出した
    時に、該バスに接続されるすべての処理装置を該バスか
    ら切り離して、縮退した多重バス構成で動作させること
    を特徴とする情報処理装置。
16. 【請求項１６】請求項１３記載の情報処理装置に於い
    て、前記バス故障検出回路は、一定時間以上故障が発生
    せずにオン状態を継続した時に、前記バス故障可能性フ
    ラグをリセットさせることを特徴とする情報処理装置。
17. 【請求項１７】バスを介して接続され、同じ処理動作を
    同時に行う複数の処理装置を有し、前記処理装置のうち
    の１台をマスター処理装置とし、残りをスレーブ処理装
    置とし、前記マスター処理装置は生成した情報の前記バ
    スへの送出と前記バス上の情報の取り込みを行い、前記
    スレーブ処理装置は生成した情報を前記バスへ送出せず
    前記バス上の情報の取り込みのみを行う多重化ユニット
    を構築して動作する情報処理装置に於いて、 前記処理装置の各々に、 故障により前記多重化ユニットから切り離された処理装
    置を新しい処理装置に交換して前記多重化ユニットを構
    成している処理装置とのクロックレベルの同期化が行わ
    れた時に、ウェイクアップモードを設定するモード設定
    部と、 前記ウェイクアップモードの設定状態で、前記マスター
    処理装置の内部でのメモリアクセスを前記バスを経由し
    て行わせ、前記スレーブ処理装置及び交換処理装置の内
    部でのメモリアセスを前記バス上のデータを取り込んで
    行わせるメモリ制御部と、を設けたことを特徴とする情
    報処理装置。
18. 【請求項１８】請求項１７記載の情報処理装置に於い
    て、前記ウェイクアップモードの設定状態で、 前記マスター処理装置のメモリ制御部は、プロセッサか
    らメモリに対するリードアクセスがあった場合、メモリ
    のリードデータを前記バスに転送すると同時に前記バス
    からリードデータを取り込んで前記プロセッサに転送
    し、 前記スレーブ処理装置および交換処理装置の各メモリ制
    御部は、メモリに対するリードアクセスがあった場合、
    前記バスから前記マスター処理装置が転送したリードデ
    ータを取り込んでプロセッサに転送することを特徴とす
    る情報処理装置。
19. 【請求項１９】請求項１８記載の情報処理装置に於い
    て、前記ウェイクアップモードの設定状態で、 前記マスター処理装置のメモリ制御部は、プロセッサか
    らメモリに対するライトアクセスがあった場合、メモリ
    のライトデータを前記バスに転送すると同時に前記バス
    からライトデータを取り込んで前記メモリに転送して書
    き込み、 前記スレーブ処理装置および交換処理装置の各メモリ制
    御部は、メモリに対するライトアクセスがあった場合、
    前記バスから前記マスター処理装置が転送したライトデ
    ータを取り込んでメモリに書き込むことを特徴とする情
    報処理装置。
20. 【請求項２０】バスを介して接続され、同じ処理動作を
    同時に行う複数の処理装置を有し、前記処理装置のうち
    の１台をマスター処理装置とし、残りをスレーブ処理装
    置とし、前記マスター処理装置は生成した情報の前記バ
    スへの送出と前記バス上の情報の取り込みを行い、前記
    スレーブ処理装置は生成した情報を前記バスへ送出せず
    前記バス上の情報の取り込みのみを行う多重化ユニット
    を構築して動作する情報処理装置に於いて、 前記処理装置の各々は、 所定のブロックサイズに分けらけたメインメモリの各メ
    モリブロックの状態を示すディレクトリ情報を格納し、
    更に、電源投入によるシステムの初期設定時に前記ディ
    レクトリ情報の特定ビットに特定の値を書き込んでいる
    ディレクトリメモリと、 前記ディレクトリ情報の特定ビットと同じ値を格納した
    指示レジスタと、 前記ディレクトリ情報の読出し時に前記特定ビットの値
    と前記指示レジスタ値を比較し、一致していればディレ
    クトリ情報を有効とし、一致していなければメインメモ
    リのデータが最新で他の部位に存在しないことを示す無
    効化状態に前記ディレクトリ情報を更新するデータ制御
    部と、 前記処理装置の交換時等に、前記指示レジスタの値を別
    の値に変更して、前記ディレクトリメモリの内容を全て
    無効化させる無効化部と、を備えたことを特徴とする情
    報処理装置。
21. 【請求項２１】請求項２０記載の情報処理装置に於い
    て、更に、データ制御部による前記ディレクトリメモリ
    の無効化処理を禁止させる制御レジスタを設け、前記指
    示レジスタの値と前記ディレクトリ情報の特定ビットの
    値が一致しなくとも、該ディレクトリ情報を有効とする
    ことを特徴とする情報処理装置。
22. 【請求項２２】請求項２０記載の情報処理装置に於い
    て、 初期化起動レジスタと、 初期化完了表示レジスタと、 プロセッサにより前記初期化起動レジスタに一定値が書
    き込まれた時に、前記データ制御部に前記ディレクトリ
    メモリの初期化動作を開始させ、初期化動作中は、前記
    ディレクトリメモリの特定ビットに前記指示レジスタと
    同じ値を書き込み、他のビットには無効状態を示す値を
    書き込み、前記ディレクトリメモリの全領域の書込みが
    済んだら前記完了表示レジスタに初期化完了を示す値を
    書き込む初期化制御部と、を設け、前記ディレクトリメ
    モリの無効化に続いて初期化することで、複数回の無効
    化を可能とする情報処理装置。
23. 【請求項２３】請求項２２記載の情報処理装置に於い
    て、更に、前記初期化制御部による前記ディレクトリメ
    モリのエントリ単位の初期化動作の時間間隔を指定する
    時間間隔指示レジスタを設けたことを特徴とする情報処
    理装置。
24. 【請求項２４】請求項２２記載の情報処理装置に於い
    て、更に、 前記メインメモリの実装数に対応したディレクトリメモ
    リの初期化エントリ数を指示する初期化エントリ数レジ
    スタと、 初期化動作中に更新される初期化対象アドレスが前記初
    期化エントリ数レジスタの指示するアドレス数に一致し
    たときに、前記初期化制御部に初期化動作の終了を指示
    するアドレス比較部と、を設け、前記メインメモリの実
    装に対応した前記ディレクトリメモリの領域の初期化を
    可能とすることを特徴とする情報処理装置。
25. 【請求項２５】請求項２４記載の情報処理装置に於い
    て、更に、 初期化開始アドレスを指示する開始アドレスレジスタ
    と、 前記開始アドレスレジスタの指示する開始アドレスに、
    前記初期化エントリレジスタの指示する初期化エントリ
    数を加算して初期化終了アドレスを求めるアドレス加算
    部と、を設け、前記アドレス比較部で、初期化動作中に
    更新される初期化対象アドレスが前記加算部からのアド
    レスに一致したときに、前記初期化制御部に初期化動作
    の終了を指示し、前記メインメモリの実装に対応した前
    記ディレクトリメモリの離散した領域の初期化を可能と
    したことを特徴とする情報処理装置。
26. 【請求項２６】請求項２４記載の情報処理装置に於い
    て、更に、 初期化開始アドレスを指示する開始アドレスレジスタ
    と、 初期化終了アドレスを指示する終了アドレスレジスタ
    と、を設け、前記アドレス比較部で、初期化動作中に更
    新される初期化対象アドレスが前記初期化終了アドレス
    に一致したときに、前記初期化制御部に初期化動作の終
    了を指示し、前記メインメモリの実装に対応した前記デ
    ィレクトリメモリの任意の領域の初期化を可能としたこ
    とを特徴とする情報処理装置。