JPH098761A - ポインタ処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 同期ディジタルハイアラーキに準拠したポイ
ンタ処理回路の回路規模を小型化する。 【構成】 同期ディジタルハイアラーキに準拠したＡＵ
信号を伝送路から入力しＡＵポインタを抽出しこの抽出
されたＡＵポインタの内容を解釈してＡＵ信号中に多重
化されたＶＣ信号の位置を認識する。このＶＣ信号中に
多重化されたＴＵポインタを抽出しこのＴＵポインタを
解釈してこのＶＣ信号を装置内のＴＵフレームに乗せ換
える。この装置内のＴＵフレームに乗せ換えられたＶＣ
信号に装置内のＴＵポインタを付加する。 【効果】 ポインタ処理回路を高速化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期ディジタルハイアラ
ーキで定義されるポインタの処理回路に利用する。特
に、ＡＵポインタおよびＴＵポインタの一括処理技術に
関する。

【０００２】

【従来の技術】ＩＴＵ(International Telecommunicati
on Union) により規定される同期ディジタルハイアラー
キでは、多重化する信号の先頭位置を示すポインタを用
いることにより多重化する際の遅延を低減している。ポ
インタには、ＡＵポインタ(AU:Administrative Unit)と
ＴＵポインタ(TU:Tributary Unit) の２種類が定義され
ている。ＴＵポインタはＶＣ−１１、ＶＣ−１２、ＶＣ
−２、ＶＣ−３信号(VC:Virtual Container)をＶＣ−３
またはＶＣ−４に多重化する際に付加し、ＡＵポインタ
はＶＣ−３、ＶＣ−４信号をＳＴＭ−Ｎ信号(STM-N:Syn
chronous Transport Module-N,N=1,4,16) へ多重化する
際に付加する。一方、同期ディジタルハイアラーキに準
拠した信号を扱う通信装置内部では、複数の入力信号を
多重分離処理するため、すべての入力信号を一旦装置内
のフレームに乗せ換える必要がある。その際には、ポイ
ンタの値を付け直す必要がある。このためポインタ処理
回路には、ポインタの解釈と入力信号の装置内フレーム
への乗せ換え処理およびその乗せ換えに伴うポインタの
付け換えを行っている。

【０００３】図２は、従来例のＡＵ−３ポインタ処理回
路のブロック構成図である。この従来例のＡＵ−３ポイ
ンタ処理回路は、伝送路側ＡＵ−３タイミング発生回路
２１と、ＡＵ−３ポインタ解釈回路２２と、メモリ２３
と、装置側ＡＵ−３タイミング発生回路２４と、ＡＵ−
３ポインタ付加回路２５とから構成される。

【０００４】次に、動作を説明する。伝送路側ＡＵ−３
タイミング発生回路２１は、伝送路フレームパルスを先
頭として伝送路クロックパルスを計数してその計数値か
ら、入力フレーム中のＡＵ−３ポインタ位置で入力ＡＵ
−３ポインタタイミング信号と入力ＶＣ−３位置信号を
出力する。ＡＵ−３ポインタ解釈回路２２は、伝送路側
ＡＵ−３タイミング発生回路２１からの入力ＡＵ−３ポ
インタタイミング信号が入力されたときの入力データ
を、ＩＴＵ Ｇ．７８３の解釈則にしたがい、ＶＣ−３
先頭位置を認識してそのタイミングでＪ１信号を出力す
る。メモリ２３は入力ＶＣ−３位置信号が入力されたと
きのＪ１信号とデータ入力信号を保存する。装置側タイ
ミング発生回路２４は、装置内フレームパルスを先頭と
して装置内クロックパルスを計数してその計数値から、
出力フレーム中のＡＵ−３ポインタ位置で出力ＡＵ−３
ポインタタイミング信号と出力ＶＣ−３位置信号を出力
する。メモリ２３は装置側ＡＵ−３タイミング発生回路
２４からの出力ＶＣ−３位置信号が入力された場合に保
存していたデータ信号をＶＣ−３データ信号として読み
出す。また、このとき保存されているＪ１信号も同時に
読み出す。

【０００５】ＡＵ−３ポインタ付加回路２５は、装置側
ＡＵ−３タイミング発生回路２４からの出力ＡＵ−３ポ
インタタイミング信号が入力された場合にはメモリ２３
からのＪ１信号を受信して出力ＡＵ−３ポインタ値を計
算し出力し、出力ＡＵ−３ポインタタイミング信号が入
力されない場合にはメモリ２３からのＶＣ−３データを
そのまま出力する。また、メモリ２３からのＪ１信号を
そのままＶＣ−３先頭位置信号として出力する。

【０００６】図３は、従来例のＴＵ−１２ポインタ処理
回路のブロック構成図である。このＴＵ−１２ポインタ
処理回路は、入力側ＴＵ−１２タイミング発生回路３１
と、ＴＵ−１２ポインタ解釈回路３２と、メモリ３３
と、出力側ＴＵ−１２タイミング発生回路３４と、ＴＵ
−１２ポインタ付加回路３５とから構成される。

【０００７】次に、動作を説明する。入力側ＴＵ−１２
タイミング発生回路３１は、ＶＣ−３先頭位置信号を先
頭としてＶＣ−３位置信号が入力されているときの装置
クロックパルスを計数してその計数値から、入力フレー
ム中のＴＵ−１２ポインタ位置で入力ＴＵ−１２ポイン
タタイミング信号と入力ＶＣ−１２位置信号を出力す
る。ＴＵ−１２ポインタ解釈回路３２は、入力側ＴＵ−
１２タイミング発生回路３１からの入力ＴＵ−１２ポイ
ンタタイミング信号が入力されたときの入力データを、
ＩＴＵ Ｇ．７８３の解釈則にしたがい、ＶＣ−１２先
頭位置を認識してそのタイミングでＶ５信号を出力す
る。メモリ３３は、入力ＶＣ−１２位置信号が入力され
たときのＶ５信号とデータ入力信号を保存する。出力側
ＴＵ−１２タイミング発生回路３４は、装置内フレーム
パルスを先頭として装置内クロックを計数してその計数
値から、出力フレーム中のＴＵ−１２ポインタ位置で出
力ＴＵ−１２ポインタタイミング信号と出力ＶＣ−１２
位置信号を出力する。メモリ３３は出力側ＴＵ−１２タ
イミング発生回路３４からの出力ＶＣ−１２位置信号が
入力された場合に保存していたデータ信号をＶＣ−１２
データ信号として読み出す。また、このとき保存されて
いるＶ５信号も同時に読み出す。ＴＵ−１２ポインタ付
加回路３５は、出力側ＴＵ−１２タイミング発生回路３
４からの出力ＴＵ−１２ポインタタイミング信号が入力
された場合にはメモリ３３からのＶ５信号を受信して出
力ＴＵ−１２ポインタ値を計算し出力する。また、出力
ＴＵ−１２ポインタタイミングが入力されない場合に
は、メモリ３３からのＶＣ−１２データをそのまま出力
する。

【０００８】伝送路内フレームの構成および装置内フレ
ームの構成を図４に示す。図４はＡＵ信号およびＴＵ信
号のフレーム構成を示す図である。伝送路内フレームで
はＶ２に後続していたＶ５の位置が装置内フレームでは
Ｖ１内に置き替えられている。

【０００９】メモリ３３のデータ格納状況を図５に示
す。図５はメモリ３３のデータ格納状況を説明するため
の概念図である。メモリのデータ幅は９ビットあり、ア
ドレス、データ、Ｖ５（位置信号）が格納されている。

【００１０】このように従来は、ＡＵポインタ処理回路
と、ＴＵポインタ処理回路は別々に構成されており、両
方の処理を行う場合には、図２および図３に示す各々の
ポインタ処理回路を従属接続して構成しなくてはならな
い。

【００１１】

【発明が解決しようとする課題】この従来のポインタ処
理回路では、ＡＵポインタとＴＵポインタを処理する場
合には、それぞれのポインタを処理する回路を個別に用
意していた。このため、ＡＵポインタとＴＵポインタの
双方を処理する場合には回路規模が大きくなるという欠
点を持っていた。

【００１２】本発明は、このような背景に行われたもの
であり、回路規模を小型化することができるポインタ処
理回路を提供することを目的とする。本発明は、高速化
することができるポインタ処理回路を提供することを目
的とする。

【００１３】

【課題を解決するための手段】本発明は、伝送路から到
来し同期ディジタルハイアラーキに準拠したＡＵ(Admin
istrative Unit) 信号を入力するデータ入力端子と、装
置内で利用するに適するＴＵフレーム構成のデータ信号
を出力するデータ出力端子とを備えたポインタ処理回路
である。

【００１４】ここで、本発明の特徴とするところは、前
記データ入力端子に到来する信号に含まれるＡＵポイン
タを終端するとともにこの信号に含まれるＴＵ(Tributa
ry Unit)ポインタを抽出しこのＴＵポインタを装置内の
ＴＵポインタに付け替える手段を備えたところにある。

【００１５】前記データ入力端子に到来したデータ信号
系列の少なくとも一つのデータをポインタを付け替える
ための位置情報（Ｖ５）とする手段を備えることが望ま
しい。

【００１６】前記位置情報とともにデータ信号系列が一
時格納されるメモリを備えることが望ましい。

【００１７】

【作用】同期ディジタルハイアラーキに準拠したＡＵ信
号を伝送路から入力しＡＵポインタを抽出しこの抽出さ
れたＡＵポインタの内容を解釈してＡＵ信号中に多重化
されたＶＣ信号の位置を認識する。このＶＣ信号中に多
重化されたＴＵポインタを抽出しこのＴＵポインタを解
釈してこのＶＣ信号を装置内のＴＵフレームに乗せ換え
る。この装置内のＴＵフレームに乗せ換えられたＶＣ信
号に装置内のＴＵポインタを付加する。

【００１８】このとき、入力されたデータ信号系列の内
の少なくとも一つを位置情報を示す信号としてマーク
し、この位置情報にしたがって装置内のＴＵポインタに
付け替えることがよい。また、この位置情報をメモリに
データ系列とともに格納し、データ系列を読み出すとき
には利用することがよい。

【００１９】これにより、ＡＵ信号およびＴＵ信号を一
つの回路において処理することができるため、回路の小
型化および高速化を図ることができる。

【００２０】

【実施例】本発明実施例の構成を図１を参照して説明す
る。図１は本発明実施例回路のブロック構成図である。

【００２１】本発明は、伝送路から到来し同期ディジタ
ルハイアラーキに準拠したＡＵ信号を入力するデータ入
力端子１と、装置内で利用するに適するＴＵフレーム構
成のデータ信号を出力するデータ出力端子２とを備えた
ポインタ処理回路である。

【００２２】ここで、本発明の特徴とするところは、デ
ータ入力端子１に到来する信号に含まれるＡＵポインタ
を終端するとともにこの信号に含まれるＴＵポインタを
抽出しこのＴＵポインタを装置内のＴＵポインタに付け
替える手段としてのＴＵ−１２ポインタ付加回路１７を
備えたところにある。

【００２３】データ入力端子１に到来したデータ信号系
列の少なくとも一つのデータをポインタを付け替えるた
めの位置情報の信号Ｖ５とする手段としてのＴＵ−１２
ポインタ解釈回路１４を備えている。前記位置情報とと
もにデータ信号系列が一時格納されるメモリ１５を備え
ている。

【００２４】伝送路側および装置側のクロックタイミン
グ発生回路としてのＡＵ−３タイミング発生回路１１、
伝送路側ＴＵ−１２タイミング発生回路１３および装置
側ＴＵ−１２タイミング発生回路１６を備えている。

【００２５】本発明実施例では、入力データ信号が２．
０４８Ｍｂｐｓ信号を同期ディジタルハイアラーキでの
規定にしたがって５１．８４Ｍｂｐｓに多重化したもの
であり、ＡＵ−３ポインタとＴＵ−１２ポインタの処理
を実行するものである。

【００２６】次に、本発明実施例の動作を説明する。Ａ
Ｕ−３タイミング発生回路１１は、伝送路クロックパル
スと伝送路フレームパルスを受信してＡＵ−３ポインタ
タイミング信号を出力する。ＡＵ−３ポインタ解釈回路
１２は、ＡＵ−３タイミング発生回路１１からのＡＵ−
３ポインタタイミング信号とデータ入力信号を受信して
ＶＣ−３位置信号とＪ１位置信号を出力する。伝送路側
ＴＵ−１２タイミング発生回路１３は、伝送路クロック
パルスと伝送路フレームパルスおよびＡＵ−３ポインタ
解釈回路１２からのＶＣ−３位置信号とＪ１位置信号を
受信して入力ＶＣ−１２信号に対する書き込み指示信号
を出力する。ＴＵ−１２ポインタ解釈回路１４は、伝送
路側ＴＵ−１２タイミング発生回路１３からの伝送路側
ＴＵ−１２ポインタタイミング信号とデータ入力信号を
受信してＶ５位置信号を出力する。メモリ１５は、伝送
路側ＴＵ−１２タイミング発生回路１３からの書き込み
指示信号を受信して入力データ信号を保存し装置側ＴＵ
−１２タイミング発生回路１６からの読み出し指示信号
を受信して保存したＶＣ−１２データ信号を出力する。
装置側ＴＵ−１２タイミング発生回路１６は、装置内ク
ロックパルスと装置内フレームパルスを受信して装置側
ＴＵ−１２ポインタタイミング信号と出力側のＶＣ−１
２信号に対する読み出し指示信号を出力する。ＴＵ−１
２ポインタ付加回路１７は、メモリ１５からのＶＣ−１
２データ信号とＶ５位置信号および装置側ＴＵ−１２タ
イミング発生回路１６からの装置側ＴＵ−１２ポインタ
タイミング信号を受信してデータ出力信号を出力する。

【００２７】次に、本発明実施例の動作を説明する。な
お、本発明実施例では、データ入力信号は伝送路フレー
ムパルスと伝送路クロックパルスに同期して入力される
ものとした。ＡＵ−３タイミング発生回路１１は、伝送
路フレームパルスを先頭として伝送路クロックパルスを
計数するカウンタを持ち、そのカウント値からフレーム
中のＡＵ−３ポインタ挿入位置を示すパルスとしてＡＵ
−３ポインタタイミング信号を出力する。ＡＵ−３ポイ
ンタ解釈回路１２は、ＡＵ−３タイミング発生回路１１
から受けたＡＵ−３ポインタタイミング信号が示すタイ
ミングにより入力されたデータ入力信号を取り出し、Ｉ
ＴＵ Ｇ．７８３に規定されたＡＵポインタ解釈則にし
たがってそのフレーム中のＶＣ−３信号の先頭位置を認
識して、その先頭位置を示すパルスであるＪ１位置信号
とＶＣ−３ペイロード信号のタイミングを示すＶＣ−３
位置信号を出力する。伝送路側ＴＵ−１２タイミング発
生回路１３は、Ｊ１位置信号を先頭としてＶＣ−３位置
信号のタイミングで伝送路クロックパルスを計数するカ
ウンタを持ち、そのカウント値からＶＣ−３中のＴＵ−
１２ポインタ挿入位置を示すパルスとして伝送路側ＴＵ
−１２ポインタタイミング信号を出力しかつＴＵ−１２
中のＶＣ−１２が入力されるタイミングで書込指示信号
を出力する。ＴＵ−１２ポインタ解釈回路１４は、伝送
路側ＴＵ−１２タイミング発生回路１３からの伝送路側
ＴＵ−１２ポインタタイミング信号が示すタイミングで
入力されたデータ入力信号中のＴＵ−１２ポインタを抽
出し、ＩＴＵ Ｇ．７８３で規定されたＴＵポインタ解
釈則にしたがってそのフレーム中のＶＣ−１２信号の先
頭位置を算出してＶＣ−１２先頭位置のタイミングでＶ
５位置信号を出力する。メモリ１５は、ＦＩＦＯ型メモ
リで、伝送路側ＴＵ−１２タイミング発生回路１３から
の書込指示信号と同時に入力されるデータ入力信号とＴ
Ｕ−１２ポインタ解釈回路１４からのＶ５位置信号をメ
モリに保存する。装置側ＴＵ−１２タイミング発生回路
１６は、装置内フレームパルスを先頭として装置内クロ
ックパルスを計数するカウンタを持ち、そのカウント値
から出力フレーム中の出力ＴＵ−１２ポインタ位置を示
すパルスである装置側ＴＵ−１２ポインタタイミング信
号と出力フレーム中のＶＣ−１２信号位置で読出指示信
号を出力する。メモリ１５は、装置側ＴＵ−１２タイミ
ング発生回路１６からの読出指示信号があったときに、
メモリ内のデータを順番に読み出してＶＣ−１２データ
信号とする。このときＶ５位置信号も同時に読み出す。
ＴＵ−１２ポインタ付加回路１７は、メモリ１５からの
Ｖ５位置信号から出力すべきＴＵ−１２ポインタ値を作
成し、装置側ＴＵ−１２タイミング発生回路１６からの
装置側ＴＵ−１２ポインタタイミング信号のタイミング
でデータ出力信号に出力する。また、ＴＵ−１２ポイン
タ付加回路１７は、装置側ＴＵ−１２タイミング発生回
路１６からの装置側ＴＵ−１２ポインタタイミング信号
が来ないときにはメモリ１５からのＶＣ−１２データ信
号を出力する。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
回路規模を小型化することができるとともに、高速化す
ることができる。

【図面の簡単な説明】

【図１】本発明実施例回路のブロック構成図。

【図２】従来例のＡＵ−３ポインタ処理回路のブロック
構成図。

【図３】従来例のＴＵ−１２ポインタ処理回路のブロッ
ク構成図。

【図４】ＡＵ信号およびＴＵ信号のフレーム構成を示す
図。

【図５】メモリのデータ格納状況を説明するための概念
図。

【符号の説明】

１１ ＡＵ−３タイミング発生回路 １２、２２ ＡＵ−３ポインタ解釈回路 １３ 伝送路側ＴＵ−１２タイミング発生回路 １４、３２ ＴＵ−１２ポインタ解釈回路 １５、２３、３３ メモリ １６ 装置側ＴＵ−１２タイミング発生回路 １７、３５ ＴＵ−１２ポインタ付加回路 ２１ 伝送路側ＡＵ−３タイミング発生回路 ２４ 装置側ＡＵ−３タイミング発生回路 ２５ ＡＵ−３ポインタ付加回路 ３１ 入力側ＴＵ−１２タイミング発生回路 ３４ 出力側ＴＵ−１２タイミング発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 伝送路から到来し同期ディジタルハイア
   ラーキに準拠したＡＵ(Administrative Unit) 信号を入
   力するデータ入力端子と、装置内で利用するに適するＴ
   Ｕフレーム構成のデータ信号を出力するデータ出力端子
   とを備えたポインタ処理回路において、 前記データ入力端子に到来する信号に含まれるＡＵポイ
   ンタを終端するとともにこの信号に含まれるＴＵ(Tribu
   tary Unit)ポインタを抽出しこのＴＵポインタを装置内
   のＴＵポインタに付け替える手段を備えたことを特徴と
   するポインタ処理回路。
2. 【請求項２】 前記データ入力端子に到来したデータ信
   号系列の少なくとも一つのデータをポインタを付け替え
   るための位置情報（Ｖ５）とする手段を備えた請求項１
   記載のポインタ処理回路。
3. 【請求項３】 前記位置情報とともにデータ信号系列が
   一時格納されるメモリを備えた請求項２記載のポインタ
   処理回路。