JPH098249A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH098249A JPH098249A JP7176632A JP17663295A JPH098249A JP H098249 A JPH098249 A JP H098249A JP 7176632 A JP7176632 A JP 7176632A JP 17663295 A JP17663295 A JP 17663295A JP H098249 A JPH098249 A JP H098249A
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Abstract
(57)【要約】
【目的】 簡便な方法により、単位平面積当たりのスト
レージ電極の表面積を大きくし、キャパシタの蓄積電荷
量を増大させた高集積で信頼性の高いＤＲＡＭを形成す
る。 【構成】 ＭＯＳトランジスタ上の絶縁膜３１に形成さ
れた凹部７０内に多結晶シリコン膜３２、３４と二酸化
シリコン膜３３、３５とを交互に積層する。そして、こ
れらの層に上から順次異方性エッチングを施す。さら
に、全面に形成した多結晶シリコン膜３６に異方性エッ
チングを施して、多結晶シリコン膜３２、３４、３６か
らなるストレージ電極を形成する。
レージ電極の表面積を大きくし、キャパシタの蓄積電荷
量を増大させた高集積で信頼性の高いＤＲＡＭを形成す
る。 【構成】 ＭＯＳトランジスタ上の絶縁膜３１に形成さ
れた凹部７０内に多結晶シリコン膜３２、３４と二酸化
シリコン膜３３、３５とを交互に積層する。そして、こ
れらの層に上から順次異方性エッチングを施す。さら
に、全面に形成した多結晶シリコン膜３６に異方性エッ
チングを施して、多結晶シリコン膜３２、３４、３６か
らなるストレージ電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特に簡単な工程でキャパシタ容量を増大さ
せることができる高集積化されたＤＲＡＭ（Dynamic Ra
ndom AccessMemory）などの半導体記憶装置の製造方法
に関する。
方法に関し、特に簡単な工程でキャパシタ容量を増大さ
せることができる高集積化されたＤＲＡＭ（Dynamic Ra
ndom AccessMemory）などの半導体記憶装置の製造方法
に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体記憶装置は、素子
の微細化に伴い制限された微小な面積内でキャパシタ容
量を増加させることが求められている。そのための構造
として、キャパシタのストレージ電極を円筒型電極（Cy
lindrical Electrode ）とすることが提案されている。
また、ストレージ電極の表面積をさらに増やすために２
重円筒型電極とすることも提案されている。以下、この
ストレージ電極を２重円筒型電極としたＤＲＡＭメモリ
セルの製造方法について、図１０〜図１２を参照して説
明する。
の微細化に伴い制限された微小な面積内でキャパシタ容
量を増加させることが求められている。そのための構造
として、キャパシタのストレージ電極を円筒型電極（Cy
lindrical Electrode ）とすることが提案されている。
また、ストレージ電極の表面積をさらに増やすために２
重円筒型電極とすることも提案されている。以下、この
ストレージ電極を２重円筒型電極としたＤＲＡＭメモリ
セルの製造方法について、図１０〜図１２を参照して説
明する。
【０００３】まず、図１０（ａ）に示すように、半導体
基板１０１上にＬＯＣＯＳ法などの公知の方法で素子分
離領域であるフィールド絶縁膜１０２を形成する。この
フィールド絶縁膜１０２で囲まれた活性領域の半導体基
板１０１上に、ビット線１０６およびドレイン領域１０
５を共有し、それぞれゲート電極１０３とソース領域１
０４とを有する２つのＭＯＳトランジスタを、熱酸化
法、ＣＶＤ法、フォトリソグラフィ、エッチング、イオ
ン注入などの技術を用いて形成する。しかる後、半導体
基板１０１全面に絶縁膜１０７を形成し、続いて絶縁膜
１０７上に層間絶縁膜などで平坦化膜１０８を形成す
る。そして、ソース領域１０４に達するコンタクト孔を
絶縁膜１０７および平坦化膜１０８に形成し、このコン
タクト孔を多結晶シリコンで充填することにより柱電極
１０９を形成する。
基板１０１上にＬＯＣＯＳ法などの公知の方法で素子分
離領域であるフィールド絶縁膜１０２を形成する。この
フィールド絶縁膜１０２で囲まれた活性領域の半導体基
板１０１上に、ビット線１０６およびドレイン領域１０
５を共有し、それぞれゲート電極１０３とソース領域１
０４とを有する２つのＭＯＳトランジスタを、熱酸化
法、ＣＶＤ法、フォトリソグラフィ、エッチング、イオ
ン注入などの技術を用いて形成する。しかる後、半導体
基板１０１全面に絶縁膜１０７を形成し、続いて絶縁膜
１０７上に層間絶縁膜などで平坦化膜１０８を形成す
る。そして、ソース領域１０４に達するコンタクト孔を
絶縁膜１０７および平坦化膜１０８に形成し、このコン
タクト孔を多結晶シリコンで充填することにより柱電極
１０９を形成する。
【０００４】そして、平坦化膜１０８上の全面に、二酸
化シリコン膜（シリコン酸化膜）１１０、シリコン窒化
膜１１１および二酸化シリコン膜１１２を順次積層す
る。しかる後、ストレージ電極を形成する領域である柱
電極１０９の上部近傍領域の二酸化シリコン膜１１０、
シリコン窒化膜１１１および二酸化シリコン膜１１２を
エッチングにより除去し、凹部（溝）１３０を形成す
る。
化シリコン膜（シリコン酸化膜）１１０、シリコン窒化
膜１１１および二酸化シリコン膜１１２を順次積層す
る。しかる後、ストレージ電極を形成する領域である柱
電極１０９の上部近傍領域の二酸化シリコン膜１１０、
シリコン窒化膜１１１および二酸化シリコン膜１１２を
エッチングにより除去し、凹部（溝）１３０を形成す
る。
【０００５】次に、図１０（ｂ）に示すように、全面に
多結晶シリコン膜１１３を成膜してから、二酸化シリコ
ン膜を成膜する。そして、この二酸化シリコン膜を異方
性エッチングすることにより、多結晶シリコン膜１１３
の側壁に二酸化シリコンからなるスペーサ１１４を形成
する。
多結晶シリコン膜１１３を成膜してから、二酸化シリコ
ン膜を成膜する。そして、この二酸化シリコン膜を異方
性エッチングすることにより、多結晶シリコン膜１１３
の側壁に二酸化シリコンからなるスペーサ１１４を形成
する。
【０００６】次に、図１１（ａ）に示すように、全面に
多結晶シリコン膜１１５を成膜してから、この多結晶シ
リコン膜１１５上に二酸化シリコン膜１１６を成膜す
る。
多結晶シリコン膜１１５を成膜してから、この多結晶シ
リコン膜１１５上に二酸化シリコン膜１１６を成膜す
る。
【０００７】次に、図１１（ｂ）に示すように、二酸化
シリコン膜１１６をエッチバックして多結晶シリコン膜
１１５の表面を露出させる。このエッチバックにより二
酸化シリコン膜１１６は柱電極１０９上の領域の凹部１
３０内部にのみ残存する。しかる後、多結晶シリコン膜
１１５および多結晶シリコン膜１１３をエッチバックし
て、柱電極１０９上の領域の凹部１３０内部にのみ多結
晶シリコン膜１１５および多結晶シリコン膜１１３を残
存させる。
シリコン膜１１６をエッチバックして多結晶シリコン膜
１１５の表面を露出させる。このエッチバックにより二
酸化シリコン膜１１６は柱電極１０９上の領域の凹部１
３０内部にのみ残存する。しかる後、多結晶シリコン膜
１１５および多結晶シリコン膜１１３をエッチバックし
て、柱電極１０９上の領域の凹部１３０内部にのみ多結
晶シリコン膜１１５および多結晶シリコン膜１１３を残
存させる。
【０００８】次に、図１２に示すように、残存している
二酸化シリコン膜１１２、スペーサ１１４および二酸化
シリコン膜１１６をエッチングにより除去することによ
り、多結晶シリコン膜１１３、１１５からなるストレー
ジ電極（下部電極）が形成される。このストレージ電極
は、多結晶シリコン膜１１３からなる大きな円筒と、そ
の内部にある多結晶シリコン膜１１５からなる小さな円
筒とから構成された２重円筒構造を有する。しかる後、
ストレージ電極の表面に誘電体膜１１７を形成し、続い
て多結晶シリコン膜からなるプレート電極（上部電極）
１１８を全面に形成する。以上の工程により２重円筒型
のストレージノード電極を有するＤＲＡＭメモリセルが
完成する。
二酸化シリコン膜１１２、スペーサ１１４および二酸化
シリコン膜１１６をエッチングにより除去することによ
り、多結晶シリコン膜１１３、１１５からなるストレー
ジ電極（下部電極）が形成される。このストレージ電極
は、多結晶シリコン膜１１３からなる大きな円筒と、そ
の内部にある多結晶シリコン膜１１５からなる小さな円
筒とから構成された２重円筒構造を有する。しかる後、
ストレージ電極の表面に誘電体膜１１７を形成し、続い
て多結晶シリコン膜からなるプレート電極（上部電極）
１１８を全面に形成する。以上の工程により２重円筒型
のストレージノード電極を有するＤＲＡＭメモリセルが
完成する。
【０００９】
【発明が解決しようとする課題】上述した従来の２重円
筒型のストレージノード電極を有するＤＲＡＭメモリセ
ルの製造方法によると、素子の微細化がさらに進んだ場
合に、単位平面積当たりのキャパシタ容量を増加させる
のに限界があるためキャパシタの蓄積電荷量が不足し、
結果としてＤＲＡＭメモリセルでのデータ記憶の信頼性
が失われるという問題があった。
筒型のストレージノード電極を有するＤＲＡＭメモリセ
ルの製造方法によると、素子の微細化がさらに進んだ場
合に、単位平面積当たりのキャパシタ容量を増加させる
のに限界があるためキャパシタの蓄積電荷量が不足し、
結果としてＤＲＡＭメモリセルでのデータ記憶の信頼性
が失われるという問題があった。
【００１０】そこで、本発明は、簡便な方法により、単
位平面積当たりのストレージ電極の表面積を大きくし、
キャパシタの蓄積電荷量を増大させた高集積で信頼性の
高い半導体記憶装置の製造方法を提供することを目的と
する。
位平面積当たりのストレージ電極の表面積を大きくし、
キャパシタの蓄積電荷量を増大させた高集積で信頼性の
高い半導体記憶装置の製造方法を提供することを目的と
する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置の製造方法は、ゲート電極
および一対の不純物拡散層を有するＭＯＳトランジスタ
を半導体基板に形成する工程と、前記ＭＯＳトランジス
タ上に絶縁膜を形成する工程と、前記不純物拡散層の一
方に達するコンタクト孔を前記絶縁膜に形成する工程
と、前記コンタクト孔を第１の多結晶シリコン膜で埋め
込む工程と、シリコン窒化膜および第１のシリコン酸化
膜を全面に順次形成する工程と、前記不純物拡散層の一
方の上部領域の前記シリコン窒化膜および前記第１のシ
リコン酸化膜を選択的に除去する工程と、第２の多結晶
シリコン膜、第２のシリコン酸化膜、第３の多結晶シリ
コン膜および第３のシリコン酸化膜を全面に順次形成す
る工程と、前記第３の多結晶シリコン膜が露出するまで
前記第３のシリコン酸化膜の異方性エッチングを行い、
前記第３のシリコン酸化膜の側壁パターンを形成する工
程と、前記第２のシリコン酸化膜が露出するまで前記第
３の多結晶シリコン膜の異方性エッチングを行い、前記
第３の多結晶シリコン膜の側壁パターンを形成する工程
と、前記第２の多結晶シリコン膜が露出するまで前記第
２のシリコン酸化膜の異方性エッチングを行い、前記第
２のシリコン酸化膜の側壁パターンを形成する工程と、
前記第１のシリコン酸化膜が露出するまで前記第２の多
結晶シリコン膜の異方性エッチングを行い、前記第２の
多結晶シリコン膜の側壁パターンを形成する工程と、第
４の多結晶シリコン膜を全面に形成する工程と、前記第
１のシリコン酸化膜が露出するまで前記第４の多結晶シ
リコン膜の異方性エッチングを行い、前記第４の多結晶
シリコン膜の側壁パターンを形成する工程と、前記シリ
コン窒化膜をエッチングストッパとして、前記第１のシ
リコン酸化膜、前記第２のシリコン酸化膜の側壁パター
ンおよび前記第３のシリコン酸化膜の側壁パターンを除
去する工程と、残存する前記第２の多結晶シリコン膜、
前記第３の多結晶シリコン膜および前記第４の多結晶シ
リコン膜からなるストレージ電極の表面にキャパシタ誘
電体膜を形成する工程と、前記キャパシタ誘電体膜上に
第５の多結晶シリコン膜からなるプレート電極を形成す
る工程とを有する。
に、本発明の半導体記憶装置の製造方法は、ゲート電極
および一対の不純物拡散層を有するＭＯＳトランジスタ
を半導体基板に形成する工程と、前記ＭＯＳトランジス
タ上に絶縁膜を形成する工程と、前記不純物拡散層の一
方に達するコンタクト孔を前記絶縁膜に形成する工程
と、前記コンタクト孔を第１の多結晶シリコン膜で埋め
込む工程と、シリコン窒化膜および第１のシリコン酸化
膜を全面に順次形成する工程と、前記不純物拡散層の一
方の上部領域の前記シリコン窒化膜および前記第１のシ
リコン酸化膜を選択的に除去する工程と、第２の多結晶
シリコン膜、第２のシリコン酸化膜、第３の多結晶シリ
コン膜および第３のシリコン酸化膜を全面に順次形成す
る工程と、前記第３の多結晶シリコン膜が露出するまで
前記第３のシリコン酸化膜の異方性エッチングを行い、
前記第３のシリコン酸化膜の側壁パターンを形成する工
程と、前記第２のシリコン酸化膜が露出するまで前記第
３の多結晶シリコン膜の異方性エッチングを行い、前記
第３の多結晶シリコン膜の側壁パターンを形成する工程
と、前記第２の多結晶シリコン膜が露出するまで前記第
２のシリコン酸化膜の異方性エッチングを行い、前記第
２のシリコン酸化膜の側壁パターンを形成する工程と、
前記第１のシリコン酸化膜が露出するまで前記第２の多
結晶シリコン膜の異方性エッチングを行い、前記第２の
多結晶シリコン膜の側壁パターンを形成する工程と、第
４の多結晶シリコン膜を全面に形成する工程と、前記第
１のシリコン酸化膜が露出するまで前記第４の多結晶シ
リコン膜の異方性エッチングを行い、前記第４の多結晶
シリコン膜の側壁パターンを形成する工程と、前記シリ
コン窒化膜をエッチングストッパとして、前記第１のシ
リコン酸化膜、前記第２のシリコン酸化膜の側壁パター
ンおよび前記第３のシリコン酸化膜の側壁パターンを除
去する工程と、残存する前記第２の多結晶シリコン膜、
前記第３の多結晶シリコン膜および前記第４の多結晶シ
リコン膜からなるストレージ電極の表面にキャパシタ誘
電体膜を形成する工程と、前記キャパシタ誘電体膜上に
第５の多結晶シリコン膜からなるプレート電極を形成す
る工程とを有する。
【００１２】
【作用】メモリセルの平面積を大きくすることなくスト
レージ電極の表面積を増加させることができるので、キ
ャパシタの蓄積電荷量が増大し、半導体記憶装置の信頼
性を大幅に向上させることができる。従って、高集積化
された微細寸法の半導体記憶装置を容易に製造すること
ができる。
レージ電極の表面積を増加させることができるので、キ
ャパシタの蓄積電荷量が増大し、半導体記憶装置の信頼
性を大幅に向上させることができる。従って、高集積化
された微細寸法の半導体記憶装置を容易に製造すること
ができる。
【００１３】
【実施例】以下、本発明をＤＲＡＭの製造に適用した実
施例につき、図面を参照して説明する。
施例につき、図面を参照して説明する。
【００１４】最初に、本発明の第１実施例の方法につい
て、図１〜図３に基づき説明する。
て、図１〜図３に基づき説明する。
【００１５】まず、図１（ａ）に示すように、半導体基
板（シリコン基板）２１上にＬＯＣＯＳ法により素子分
離領域であるフィールド絶縁膜２２を形成する。このフ
ィールド絶縁膜２２で囲まれた活性領域の半導体基板２
１上に、ビット線２６およびドレイン領域２５を共有
し、それぞれゲート電極２３とソース領域２４とを有す
る２つのＭＯＳトランジスタを、熱酸化法、ＣＶＤ法、
フォトリソグラフィ、エッチング、イオン注入などの技
術を用いて形成する。
板（シリコン基板）２１上にＬＯＣＯＳ法により素子分
離領域であるフィールド絶縁膜２２を形成する。このフ
ィールド絶縁膜２２で囲まれた活性領域の半導体基板２
１上に、ビット線２６およびドレイン領域２５を共有
し、それぞれゲート電極２３とソース領域２４とを有す
る２つのＭＯＳトランジスタを、熱酸化法、ＣＶＤ法、
フォトリソグラフィ、エッチング、イオン注入などの技
術を用いて形成する。
【００１６】しかる後、半導体基板２１全面にゲート電
極２３などを他の導電膜から絶縁するための膜厚１００
ｎｍ程度の二酸化シリコン膜からなる絶縁膜２７をＣＶ
Ｄ法により形成する。続いて絶縁膜２７上に膜厚５００
ｎｍ程度のＢＰＳＧ膜を成膜し、窒素雰囲気中で８００
〜９００℃、３０分程度の熱処理を施して平坦化膜２８
を形成する。そして、ソース領域２４に達するコンタク
ト孔を絶縁膜２７および平坦化膜２８に形成してから、
ＣＶＤ法を用いて、リンまたは砒素を２×１０20〜６×
１０20atm/cm3 程度含有した膜厚５００〜１０００ｎｍ
程度の多結晶シリコン膜を平坦化膜２８の上に形成す
る。この後、コンタクト孔内部以外の多結晶シリコン膜
を選択的に除去してコンタクト孔の内部に多結晶シリコ
ンの柱電極２９を形成する。
極２３などを他の導電膜から絶縁するための膜厚１００
ｎｍ程度の二酸化シリコン膜からなる絶縁膜２７をＣＶ
Ｄ法により形成する。続いて絶縁膜２７上に膜厚５００
ｎｍ程度のＢＰＳＧ膜を成膜し、窒素雰囲気中で８００
〜９００℃、３０分程度の熱処理を施して平坦化膜２８
を形成する。そして、ソース領域２４に達するコンタク
ト孔を絶縁膜２７および平坦化膜２８に形成してから、
ＣＶＤ法を用いて、リンまたは砒素を２×１０20〜６×
１０20atm/cm3 程度含有した膜厚５００〜１０００ｎｍ
程度の多結晶シリコン膜を平坦化膜２８の上に形成す
る。この後、コンタクト孔内部以外の多結晶シリコン膜
を選択的に除去してコンタクト孔の内部に多結晶シリコ
ンの柱電極２９を形成する。
【００１７】そして、平坦化膜２８上の全面に、膜厚５
０〜１００ｎｍ程度のシリコン窒化膜３０、および膜厚
３００〜８００ｎｍ程度の二酸化シリコン膜（シリコン
酸化膜）３１をＣＶＤ法により順次積層する。しかる
後、ストレージ電極を形成する領域である柱電極２９の
上部近傍領域のシリコン窒化膜３０および二酸化シリコ
ン膜３１をエッチングにより除去し、凹部（溝）７０を
形成する。
０〜１００ｎｍ程度のシリコン窒化膜３０、および膜厚
３００〜８００ｎｍ程度の二酸化シリコン膜（シリコン
酸化膜）３１をＣＶＤ法により順次積層する。しかる
後、ストレージ電極を形成する領域である柱電極２９の
上部近傍領域のシリコン窒化膜３０および二酸化シリコ
ン膜３１をエッチングにより除去し、凹部（溝）７０を
形成する。
【００１８】次に、図１（ｂ）に示すように、リンまた
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚２００ｎｍ程度の多結晶シリコン膜３２をＣＶＤ法
で形成する。続いて、多結晶シリコン膜３２上に膜厚２
００ｎｍ程度の二酸化シリコン膜３３をＣＶＤ法で形成
してから、リンまたは砒素を２×１０20〜６×１０20at
m/cm3 程度含有した膜厚２００ｎｍ程度の多結晶シリコ
ン膜３４をＣＶＤ法で形成する。
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚２００ｎｍ程度の多結晶シリコン膜３２をＣＶＤ法
で形成する。続いて、多結晶シリコン膜３２上に膜厚２
００ｎｍ程度の二酸化シリコン膜３３をＣＶＤ法で形成
してから、リンまたは砒素を２×１０20〜６×１０20at
m/cm3 程度含有した膜厚２００ｎｍ程度の多結晶シリコ
ン膜３４をＣＶＤ法で形成する。
【００１９】次に、図１（ｃ）に示すように、多結晶シ
リコン膜３４上の全面に膜厚２００ｎｍ程度の二酸化シ
リコン膜を成膜する。そして、この二酸化シリコン膜を
多結晶シリコン膜３４が露出するまで異方性エッチング
することにより、多結晶シリコン膜３４の側壁に二酸化
シリコンからなる側壁パターンであるスペーサ３５を形
成する。
リコン膜３４上の全面に膜厚２００ｎｍ程度の二酸化シ
リコン膜を成膜する。そして、この二酸化シリコン膜を
多結晶シリコン膜３４が露出するまで異方性エッチング
することにより、多結晶シリコン膜３４の側壁に二酸化
シリコンからなる側壁パターンであるスペーサ３５を形
成する。
【００２０】次に、図２（ａ）に示すように、多結晶シ
リコン膜３４を異方性エッチングによりエッチバックし
て二酸化シリコン膜３３の表面を露出させる。このエッ
チバックにより多結晶シリコン膜３４は柱電極２９上の
領域の凹部７０内部にのみ残存する側壁パターンとな
る。しかる後、二酸化シリコン膜３３を異方性エッチン
グによりエッチバックして多結晶シリコン膜３２の表面
を露出させる。このエッチバックにより二酸化シリコン
膜３３は柱電極２９上の領域の凹部７０内部にのみ残存
する側壁パターンとなる。しかる後、多結晶シリコン膜
３２を異方性エッチングによりエッチバックして二酸化
シリコン膜３１の表面を露出させる。このエッチバック
により多結晶シリコン膜３２は柱電極２９上の領域の凹
部７０内部にのみ残存する側壁パターンとなる。
リコン膜３４を異方性エッチングによりエッチバックし
て二酸化シリコン膜３３の表面を露出させる。このエッ
チバックにより多結晶シリコン膜３４は柱電極２９上の
領域の凹部７０内部にのみ残存する側壁パターンとな
る。しかる後、二酸化シリコン膜３３を異方性エッチン
グによりエッチバックして多結晶シリコン膜３２の表面
を露出させる。このエッチバックにより二酸化シリコン
膜３３は柱電極２９上の領域の凹部７０内部にのみ残存
する側壁パターンとなる。しかる後、多結晶シリコン膜
３２を異方性エッチングによりエッチバックして二酸化
シリコン膜３１の表面を露出させる。このエッチバック
により多結晶シリコン膜３２は柱電極２９上の領域の凹
部７０内部にのみ残存する側壁パターンとなる。
【００２１】次に、図２（ｂ）に示すように、リンまた
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚２００ｎｍ程度の多結晶シリコン膜３６をＣＶＤ法
で全面に形成した後、この多結晶シリコン膜３６を異方
性エッチングによりエッチバックして二酸化シリコン膜
３１を露出させる。このエッチバックにより多結晶シリ
コン膜３６は柱電極２９上の領域の凹部７０内部にのみ
残存する側壁パターンとなる。
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚２００ｎｍ程度の多結晶シリコン膜３６をＣＶＤ法
で全面に形成した後、この多結晶シリコン膜３６を異方
性エッチングによりエッチバックして二酸化シリコン膜
３１を露出させる。このエッチバックにより多結晶シリ
コン膜３６は柱電極２９上の領域の凹部７０内部にのみ
残存する側壁パターンとなる。
【００２２】次に、図２（ｃ）に示すように、残存して
いる二酸化シリコン膜３１、３３、スペーサ（二酸化シ
リコン）３５をエッチングにより除去する。このとき、
シリコン窒化膜３０がエッチングストッパ（マスク）と
なる。これにより、柱電極２９上に、多結晶シリコン膜
３２、３４、３６からなるストレージ電極（下部電極）
が形成される。
いる二酸化シリコン膜３１、３３、スペーサ（二酸化シ
リコン）３５をエッチングにより除去する。このとき、
シリコン窒化膜３０がエッチングストッパ（マスク）と
なる。これにより、柱電極２９上に、多結晶シリコン膜
３２、３４、３６からなるストレージ電極（下部電極）
が形成される。
【００２３】このストレージ電極は、多結晶シリコン膜
３２からなる大きな円筒と、その内部にある多結晶シリ
コン膜３４からなる小さな円筒と、その内部にある多結
晶シリコン膜３６からなる更に小さな円筒とから構成さ
れた３重円筒構造を有する。また、小さな円筒を構成す
る多結晶シリコン膜３４は、その底面において大きな円
筒を構成する多結晶シリコン膜３２と接していない。従
って、従来に比べてキャパシタ有効面積が大幅に増加す
ることになる。
３２からなる大きな円筒と、その内部にある多結晶シリ
コン膜３４からなる小さな円筒と、その内部にある多結
晶シリコン膜３６からなる更に小さな円筒とから構成さ
れた３重円筒構造を有する。また、小さな円筒を構成す
る多結晶シリコン膜３４は、その底面において大きな円
筒を構成する多結晶シリコン膜３２と接していない。従
って、従来に比べてキャパシタ有効面積が大幅に増加す
ることになる。
【００２４】次に、図３に示すように、多結晶シリコン
膜３２、３４、３６からなるストレージ電極の表面に膜
厚５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成し、酸
素雰囲気中で９００℃、３０分程度の熱処理を施して、
誘電体膜３７を形成する。続いて、リンまたは砒素を２
×１０20〜６×１０20atm/cm3 程度含有した膜厚２０〜
１００ｎｍ程度の多結晶シリコン膜３８からなるプレー
ト電極（上部電極）を全面に形成する。これにより、Ｄ
ＲＡＭメモリセルが完成する。
膜３２、３４、３６からなるストレージ電極の表面に膜
厚５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成し、酸
素雰囲気中で９００℃、３０分程度の熱処理を施して、
誘電体膜３７を形成する。続いて、リンまたは砒素を２
×１０20〜６×１０20atm/cm3 程度含有した膜厚２０〜
１００ｎｍ程度の多結晶シリコン膜３８からなるプレー
ト電極（上部電極）を全面に形成する。これにより、Ｄ
ＲＡＭメモリセルが完成する。
【００２５】以上の工程により、簡単な製造方法でスト
レージノード電極を多重化することができる。なお、本
実施例と同様な工程を繰り返すことにより、４重以上の
円筒構造のストレージノード電極を形成することも容易
である。
レージノード電極を多重化することができる。なお、本
実施例と同様な工程を繰り返すことにより、４重以上の
円筒構造のストレージノード電極を形成することも容易
である。
【００２６】次に、本発明の第２実施例の方法につい
て、図４〜図６に基づき説明する。
て、図４〜図６に基づき説明する。
【００２７】まず、図４（ａ）に示すように、半導体基
板２１上にＬＯＣＯＳ法により素子分離領域であるフィ
ールド絶縁膜２２を形成する。このフィールド絶縁膜２
２で囲まれた活性領域の半導体基板２１上に、ビット線
２６およびドレイン領域２５を共有し、それぞれゲート
電極２３とソース領域２４とを有する２つのＭＯＳトラ
ンジスタを、熱酸化法、ＣＶＤ法、フォトリソグラフ
ィ、エッチング、イオン注入などの技術を用いて形成す
る。
板２１上にＬＯＣＯＳ法により素子分離領域であるフィ
ールド絶縁膜２２を形成する。このフィールド絶縁膜２
２で囲まれた活性領域の半導体基板２１上に、ビット線
２６およびドレイン領域２５を共有し、それぞれゲート
電極２３とソース領域２４とを有する２つのＭＯＳトラ
ンジスタを、熱酸化法、ＣＶＤ法、フォトリソグラフ
ィ、エッチング、イオン注入などの技術を用いて形成す
る。
【００２８】しかる後、半導体基板２１全面にゲート電
極２３などを他の導電膜から絶縁するための膜厚１００
ｎｍ程度の二酸化シリコン膜からなる絶縁膜２７をＣＶ
Ｄ法により形成する。続いて絶縁膜２７上に膜厚５００
ｎｍ程度のＢＰＳＧ膜を成膜し、窒素雰囲気中で８００
〜９００℃、３０分程度の熱処理を施して平坦化膜２８
を形成する。
極２３などを他の導電膜から絶縁するための膜厚１００
ｎｍ程度の二酸化シリコン膜からなる絶縁膜２７をＣＶ
Ｄ法により形成する。続いて絶縁膜２７上に膜厚５００
ｎｍ程度のＢＰＳＧ膜を成膜し、窒素雰囲気中で８００
〜９００℃、３０分程度の熱処理を施して平坦化膜２８
を形成する。
【００２９】そして、平坦化膜２８上にＣＶＤ法により
膜厚２００ｎｍ程度のシリコン窒化膜３９を形成する。
この後、ソース領域２４に達するコンタクト孔を絶縁膜
２７、平坦化膜２８およびシリコン窒化膜３９に形成し
てから、ＣＶＤ法を用いて、リンまたは砒素を２×１０
20〜６×１０20atm/cm3 程度含有した膜厚５００〜１０
００ｎｍ程度の多結晶シリコン膜をシリコン窒化膜３９
の上の全面に形成してコンタクト孔内部を多結晶シリコ
ンで満たす。この後、コンタクト孔内部以外の多結晶シ
リコン膜を選択的に除去してコンタクト孔の内部に多結
晶シリコンの柱電極４０を形成する。
膜厚２００ｎｍ程度のシリコン窒化膜３９を形成する。
この後、ソース領域２４に達するコンタクト孔を絶縁膜
２７、平坦化膜２８およびシリコン窒化膜３９に形成し
てから、ＣＶＤ法を用いて、リンまたは砒素を２×１０
20〜６×１０20atm/cm3 程度含有した膜厚５００〜１０
００ｎｍ程度の多結晶シリコン膜をシリコン窒化膜３９
の上の全面に形成してコンタクト孔内部を多結晶シリコ
ンで満たす。この後、コンタクト孔内部以外の多結晶シ
リコン膜を選択的に除去してコンタクト孔の内部に多結
晶シリコンの柱電極４０を形成する。
【００３０】しかる後、ＣＶＤ法により、全面に、リン
または砒素を２×１０20〜６×１０20atm/cm3 程度含有
した膜厚５０〜１００ｎｍ程度の多結晶シリコン膜４
１、膜厚５０〜１００ｎｍ程度の二酸化シリコン膜４
２、リンまたは砒素を２×１０20〜６×１０20atm/cm3
程度含有した膜厚５０〜１００ｎｍ程度の多結晶シリコ
ン膜４３、膜厚５０〜１００ｎｍ程度の二酸化シリコン
膜４４、リンまたは砒素を２×１０20〜６×１０20atm/
cm3 程度含有した膜厚５０〜１００ｎｍ程度の多結晶シ
リコン膜４５、および、膜厚４００〜５００ｎｍ程度の
二酸化シリコン膜４６を順次形成することにより積層す
る。このとき、多結晶シリコン膜４１は柱電極４０と接
触することにより、電気的に接続される。
または砒素を２×１０20〜６×１０20atm/cm3 程度含有
した膜厚５０〜１００ｎｍ程度の多結晶シリコン膜４
１、膜厚５０〜１００ｎｍ程度の二酸化シリコン膜４
２、リンまたは砒素を２×１０20〜６×１０20atm/cm3
程度含有した膜厚５０〜１００ｎｍ程度の多結晶シリコ
ン膜４３、膜厚５０〜１００ｎｍ程度の二酸化シリコン
膜４４、リンまたは砒素を２×１０20〜６×１０20atm/
cm3 程度含有した膜厚５０〜１００ｎｍ程度の多結晶シ
リコン膜４５、および、膜厚４００〜５００ｎｍ程度の
二酸化シリコン膜４６を順次形成することにより積層す
る。このとき、多結晶シリコン膜４１は柱電極４０と接
触することにより、電気的に接続される。
【００３１】次に、図４（ｂ）に示すように、ストレー
ジ電極を形成する領域である柱電極２９の上部近傍領域
以外の二酸化シリコン膜４６、多結晶シリコン膜４５、
二酸化シリコン膜４４、多結晶シリコン膜４３、二酸化
シリコン膜４２および多結晶シリコン膜４１をエッチン
グにより選択的に除去し、柱電極２９の上部近傍領域に
パターン７１を形成する。
ジ電極を形成する領域である柱電極２９の上部近傍領域
以外の二酸化シリコン膜４６、多結晶シリコン膜４５、
二酸化シリコン膜４４、多結晶シリコン膜４３、二酸化
シリコン膜４２および多結晶シリコン膜４１をエッチン
グにより選択的に除去し、柱電極２９の上部近傍領域に
パターン７１を形成する。
【００３２】次に、図５（ａ）に示すように、リンまた
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚１００〜３００ｎｍ程度の多結晶シリコン膜４７を
ＣＶＤ法により全面に形成し、この多結晶シリコン膜４
７を異方性エッチングすることにより、パターン７１の
側壁にだけ多結晶シリコン膜４７を残存させる。また、
この異方性エッチングにより、パターン７１下以外の領
域の多結晶シリコン膜４１を除去する。
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚１００〜３００ｎｍ程度の多結晶シリコン膜４７を
ＣＶＤ法により全面に形成し、この多結晶シリコン膜４
７を異方性エッチングすることにより、パターン７１の
側壁にだけ多結晶シリコン膜４７を残存させる。また、
この異方性エッチングにより、パターン７１下以外の領
域の多結晶シリコン膜４１を除去する。
【００３３】しかる後、二酸化シリコン膜４６を除去し
てから、ＣＶＤ法により全面に二酸化シリコン膜を形成
し、この二酸化シリコン膜を異方性エッチングすること
により、残存する多結晶シリコン膜４７の両側に二酸化
シリコン膜のスペーサ４８を形成する。
てから、ＣＶＤ法により全面に二酸化シリコン膜を形成
し、この二酸化シリコン膜を異方性エッチングすること
により、残存する多結晶シリコン膜４７の両側に二酸化
シリコン膜のスペーサ４８を形成する。
【００３４】次に、図５（ｂ）に示すように、スペーサ
４８をエッチングマスクとして多結晶シリコン膜４５を
選択的に除去し、続いて残存するスペーサ４８および多
結晶シリコン膜４５をマスクとして二酸化シリコン膜４
４を選択的に除去する。さらに、スペーサ４８をマスク
として多結晶シリコン膜４３を選択的に除去する。
４８をエッチングマスクとして多結晶シリコン膜４５を
選択的に除去し、続いて残存するスペーサ４８および多
結晶シリコン膜４５をマスクとして二酸化シリコン膜４
４を選択的に除去する。さらに、スペーサ４８をマスク
として多結晶シリコン膜４３を選択的に除去する。
【００３５】次に、図６に示すように、ウエットエッチ
ング法により、スペーサ４８、二酸化シリコン膜４４お
よび二酸化シリコン膜４２を除去する。このとき、シリ
コン窒化膜３９がエッチングストッパ（マスク）とな
る。これにより、柱電極４０上に、多結晶シリコン膜４
１、４３、４５、４７からなるストレージ電極（下部電
極）が形成される。
ング法により、スペーサ４８、二酸化シリコン膜４４お
よび二酸化シリコン膜４２を除去する。このとき、シリ
コン窒化膜３９がエッチングストッパ（マスク）とな
る。これにより、柱電極４０上に、多結晶シリコン膜４
１、４３、４５、４７からなるストレージ電極（下部電
極）が形成される。
【００３６】このストレージ電極は、多結晶シリコン膜
３７からなる大きな円筒と、その内部に、中心孔を有す
る２枚の円盤型多結晶シリコン膜４３、４５と、１枚の
円盤型多結晶シリコン膜４１とを有する３重円盤構造を
有する。従って、キャパシタの有効面積が従来よりも大
幅に増加する。
３７からなる大きな円筒と、その内部に、中心孔を有す
る２枚の円盤型多結晶シリコン膜４３、４５と、１枚の
円盤型多結晶シリコン膜４１とを有する３重円盤構造を
有する。従って、キャパシタの有効面積が従来よりも大
幅に増加する。
【００３７】しかる後、多結晶シリコン膜４１、４３、
４５、４７からなるストレージ電極の表面に膜厚５ｎｍ
程度のシリコン窒化膜をＣＶＤ法で形成し、酸素雰囲気
中で９００℃、３０分程度の熱処理を施して、誘電体膜
４９を形成する。続いて、リンまたは砒素を２×１０20
〜６×１０20atm/cm3 程度含有した膜厚２０〜１００ｎ
ｍ程度の多結晶シリコン膜５０からなるプレート電極
（上部電極）を全面に形成する。これにより、ＤＲＡＭ
メモリセルが完成する。
４５、４７からなるストレージ電極の表面に膜厚５ｎｍ
程度のシリコン窒化膜をＣＶＤ法で形成し、酸素雰囲気
中で９００℃、３０分程度の熱処理を施して、誘電体膜
４９を形成する。続いて、リンまたは砒素を２×１０20
〜６×１０20atm/cm3 程度含有した膜厚２０〜１００ｎ
ｍ程度の多結晶シリコン膜５０からなるプレート電極
（上部電極）を全面に形成する。これにより、ＤＲＡＭ
メモリセルが完成する。
【００３８】以上の工程により、簡単な製造方法でスト
レージ電極の内側に凹凸を作ることができる。なお、本
実施例と同様な工程を繰り返すことにより、４重以上の
円盤構造のストレージ電極を形成することも容易であ
る。
レージ電極の内側に凹凸を作ることができる。なお、本
実施例と同様な工程を繰り返すことにより、４重以上の
円盤構造のストレージ電極を形成することも容易であ
る。
【００３９】次に、本発明の第３実施例の方法につい
て、図７〜図９に基づき説明する。
て、図７〜図９に基づき説明する。
【００４０】まず、図７（ａ）に示すように、半導体基
板２１上にＬＯＣＯＳ法により素子分離領域であるフィ
ールド絶縁膜２２を形成する。このフィールド絶縁膜２
２で囲まれた活性領域の半導体基板２１上に、ビット線
２６およびドレイン領域２５を共有し、それぞれゲート
電極２３とソース領域２４とを有する２つのＭＯＳトラ
ンジスタを、熱酸化法、ＣＶＤ法、フォトリソグラフ
ィ、エッチング、イオン注入などの技術を用いて形成す
る。
板２１上にＬＯＣＯＳ法により素子分離領域であるフィ
ールド絶縁膜２２を形成する。このフィールド絶縁膜２
２で囲まれた活性領域の半導体基板２１上に、ビット線
２６およびドレイン領域２５を共有し、それぞれゲート
電極２３とソース領域２４とを有する２つのＭＯＳトラ
ンジスタを、熱酸化法、ＣＶＤ法、フォトリソグラフ
ィ、エッチング、イオン注入などの技術を用いて形成す
る。
【００４１】しかる後、半導体基板２１全面にゲート電
極２３などを他の導電膜から絶縁するための膜厚１００
ｎｍ程度の二酸化シリコン膜からなる絶縁膜２７をＣＶ
Ｄ法により形成する。続いて絶縁膜２７上に膜厚４００
ｎｍ程度のＢＰＳＧ膜を成膜し、窒素雰囲気中で８００
〜９００℃、３０分程度の熱処理を施して平坦化膜２８
を形成する。
極２３などを他の導電膜から絶縁するための膜厚１００
ｎｍ程度の二酸化シリコン膜からなる絶縁膜２７をＣＶ
Ｄ法により形成する。続いて絶縁膜２７上に膜厚４００
ｎｍ程度のＢＰＳＧ膜を成膜し、窒素雰囲気中で８００
〜９００℃、３０分程度の熱処理を施して平坦化膜２８
を形成する。
【００４２】そして、平坦化膜２８上にＣＶＤ法により
膜厚５０ｎｍ程度のシリコン窒化膜５１を形成してか
ら、このシリコン窒化膜５１上にＣＶＤ法により膜厚４
００ｎｍ程度の二酸化シリコン膜５２を形成する。この
後、ソース領域２４上以外の領域に微細加工法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとして等方性エッチングにより二酸化シリコ
ン膜５２を選択的に除去する。続いて上記フォトレジス
トパターンをマスクとして異方性エッチングによりシリ
コン窒化膜５１、二酸化シリコン膜５２および絶縁膜２
７を選択的に除去して、ソース領域２４に達するコンタ
クト孔を形成する。この結果、コンタクト孔は上部方向
に広がる傾斜が設けられた形状になる。この後、ＣＶＤ
法を用いて、リンまたは砒素を２×１０20〜６×１０20
atm/cm3 程度含有した多結晶シリコン膜５３をコンタク
ト孔を完全に埋め込まない程度の膜厚、例えば膜厚１０
０〜３００ｎｍ程度で全面に成膜する。
膜厚５０ｎｍ程度のシリコン窒化膜５１を形成してか
ら、このシリコン窒化膜５１上にＣＶＤ法により膜厚４
００ｎｍ程度の二酸化シリコン膜５２を形成する。この
後、ソース領域２４上以外の領域に微細加工法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとして等方性エッチングにより二酸化シリコ
ン膜５２を選択的に除去する。続いて上記フォトレジス
トパターンをマスクとして異方性エッチングによりシリ
コン窒化膜５１、二酸化シリコン膜５２および絶縁膜２
７を選択的に除去して、ソース領域２４に達するコンタ
クト孔を形成する。この結果、コンタクト孔は上部方向
に広がる傾斜が設けられた形状になる。この後、ＣＶＤ
法を用いて、リンまたは砒素を２×１０20〜６×１０20
atm/cm3 程度含有した多結晶シリコン膜５３をコンタク
ト孔を完全に埋め込まない程度の膜厚、例えば膜厚１０
０〜３００ｎｍ程度で全面に成膜する。
【００４３】次に、図７（ｂ）に示すように、ＣＶＤ法
により膜厚３００〜６００ｎｍ程度の二酸化シリコン膜
５４を全面に形成する。しかる後、フォトレジスト５５
を全面に塗布することにより、二酸化シリコン膜５４上
を平坦化する。これにより、コンタクト孔に起因する窪
みがフォトレジスト５５で埋め込まれることになる。
により膜厚３００〜６００ｎｍ程度の二酸化シリコン膜
５４を全面に形成する。しかる後、フォトレジスト５５
を全面に塗布することにより、二酸化シリコン膜５４上
を平坦化する。これにより、コンタクト孔に起因する窪
みがフォトレジスト５５で埋め込まれることになる。
【００４４】次に、図７（ｃ）に示すように、フォトレ
ジスト５５をマスクとして二酸化シリコン膜５４を異方
性エッチングにより選択的に除去する。この結果、二酸
化シリコン膜５４はコンタクト孔部分にだけ残存するパ
ターン７２となる。
ジスト５５をマスクとして二酸化シリコン膜５４を異方
性エッチングにより選択的に除去する。この結果、二酸
化シリコン膜５４はコンタクト孔部分にだけ残存するパ
ターン７２となる。
【００４５】次に、図８（ａ）に示すように、フォトレ
ジスト５５を除去した後、リンまたは砒素を２×１０20
〜６×１０20atm/cm3 程度含有した膜厚２００ｎｍ程度
の多結晶シリコン膜５６をＣＶＤ法により全面に形成
し、この多結晶シリコン膜５６を異方性エッチングする
ことにより、パターン７２の側壁および上面にだけ多結
晶シリコン膜４７を残存させる。この異方性エッチング
により二酸化シリコン膜５４の一部が露出する。
ジスト５５を除去した後、リンまたは砒素を２×１０20
〜６×１０20atm/cm3 程度含有した膜厚２００ｎｍ程度
の多結晶シリコン膜５６をＣＶＤ法により全面に形成
し、この多結晶シリコン膜５６を異方性エッチングする
ことにより、パターン７２の側壁および上面にだけ多結
晶シリコン膜４７を残存させる。この異方性エッチング
により二酸化シリコン膜５４の一部が露出する。
【００４６】次に、図８（ｂ）に示すように、ＣＶＤ法
により全面に膜厚２００ｎｍ程度の二酸化シリコン膜５
７を形成し、この二酸化シリコン膜５７を多結晶シリコ
ン膜５６が露出する程度まで異方性エッチングする。
により全面に膜厚２００ｎｍ程度の二酸化シリコン膜５
７を形成し、この二酸化シリコン膜５７を多結晶シリコ
ン膜５６が露出する程度まで異方性エッチングする。
【００４７】次に、図８（ｃ）に示すように、リンまた
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚２００ｎｍ程度の多結晶シリコン膜５８をＣＶＤ法
により全面に形成し、二酸化シリコン膜５４の一部が露
出するように多結晶シリコン膜５６を異方性エッチング
する。このエッチングにより多結晶シリコン膜５３の露
出部分が除去される。続いて、ウエットエッチング法に
より、二酸化シリコン膜５２、５４、５７を除去する。
このとき、シリコン窒化膜５１がエッチングストッパ
（マスク）となる。これにより、多結晶シリコン膜５
３、５６、５８からなる円筒構造のストレージ電極（下
部電極）が形成される。
は砒素を２×１０20〜６×１０20atm/cm3 程度含有した
膜厚２００ｎｍ程度の多結晶シリコン膜５８をＣＶＤ法
により全面に形成し、二酸化シリコン膜５４の一部が露
出するように多結晶シリコン膜５６を異方性エッチング
する。このエッチングにより多結晶シリコン膜５３の露
出部分が除去される。続いて、ウエットエッチング法に
より、二酸化シリコン膜５２、５４、５７を除去する。
このとき、シリコン窒化膜５１がエッチングストッパ
（マスク）となる。これにより、多結晶シリコン膜５
３、５６、５８からなる円筒構造のストレージ電極（下
部電極）が形成される。
【００４８】次に、図９に示すように、多結晶シリコン
膜５３、５６、５８からなるストレージ電極の表面に膜
厚５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成し、酸
素雰囲気中で９００℃、３０分程度の熱処理を施して、
誘電体膜５９を形成する。続いて、リンまたは砒素を２
×１０20〜６×１０20atm/cm3 程度含有した膜厚２０〜
１００ｎｍ程度の多結晶シリコン膜６０からなるプレー
ト電極（上部電極）を全面に形成する。これにより、Ｄ
ＲＡＭメモリセルが完成する。
膜５３、５６、５８からなるストレージ電極の表面に膜
厚５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成し、酸
素雰囲気中で９００℃、３０分程度の熱処理を施して、
誘電体膜５９を形成する。続いて、リンまたは砒素を２
×１０20〜６×１０20atm/cm3 程度含有した膜厚２０〜
１００ｎｍ程度の多結晶シリコン膜６０からなるプレー
ト電極（上部電極）を全面に形成する。これにより、Ｄ
ＲＡＭメモリセルが完成する。
【００４９】以上の工程により、セルフアラインによる
簡単な製造方法でストレージコンタクト部分をキャパシ
タ有効面積に加えることができる。なお、本実施例と同
様な工程を繰り返すことにより、さらに多くの円筒構造
のストレージ電極を形成することも容易である。また、
ストレージ電極のパターニングが不要となり、工程数を
減らすことができる。
簡単な製造方法でストレージコンタクト部分をキャパシ
タ有効面積に加えることができる。なお、本実施例と同
様な工程を繰り返すことにより、さらに多くの円筒構造
のストレージ電極を形成することも容易である。また、
ストレージ電極のパターニングが不要となり、工程数を
減らすことができる。
【００５０】
【発明の効果】本発明によると、メモリセルの平面積を
大きくすることなくストレージ電極の表面積を増加させ
ることができるので、キャパシタの蓄積電荷量が増大
し、ソフトエラー耐性が大幅に改善され、半導体記憶装
置の信頼性を大幅に向上させることができ、高集積化さ
れた微細寸法の半導体記憶装置を容易に製造することが
できる。
大きくすることなくストレージ電極の表面積を増加させ
ることができるので、キャパシタの蓄積電荷量が増大
し、ソフトエラー耐性が大幅に改善され、半導体記憶装
置の信頼性を大幅に向上させることができ、高集積化さ
れた微細寸法の半導体記憶装置を容易に製造することが
できる。
【図１】本発明の第１実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２】本発明の第１実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図３】本発明の第１実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図４】本発明の第２実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図５】本発明の第２実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図６】本発明の第２実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図７】本発明の第３実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図８】本発明の第３実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図９】本発明の第３実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１０】従来のＤＲＡＭの製造方法を工程順に示す断
面図である。
面図である。
【図１１】従来のＤＲＡＭの製造方法を工程順に示す断
面図である。
面図である。
【図１２】従来のＤＲＡＭの製造方法を工程順に示す断
面図である。
面図である。
２１ 半導体基板（シリコン基板） ２２ フィールド絶縁膜 ２３ ゲート電極 ２４ ソース領域 ２５ ドレイン領域 ２６ ビット線 ２７ 絶縁膜 ２８ 平坦化膜 ２９ 柱電極 ３０ シリコン窒化膜 ３１ 二酸化シリコン膜（シリコン酸化膜） ３２ 多結晶シリコン膜（ストレージ電極） ３３ 二酸化シリコン膜 ３４ 多結晶シリコン膜（ストレージ電極） ３５ スペーサ ３６ 多結晶シリコン膜（ストレージ電極） ３７ 誘電体膜 ３８ 多結晶シリコン膜（プレート電極） ７０ 凹部（溝）
Claims (1)
- 【請求項１】 ゲート電極および一対の不純物拡散層を
有するＭＯＳトランジスタを半導体基板に形成する工程
と、 前記ＭＯＳトランジスタ上に絶縁膜を形成する工程と、 前記不純物拡散層の一方に達するコンタクト孔を前記絶
縁膜に形成する工程と、 前記コンタクト孔を第１の多結晶シリコン膜で埋め込む
工程と、 シリコン窒化膜および第１のシリコン酸化膜を全面に順
次形成する工程と、 前記不純物拡散層の一方の上部領域の前記シリコン窒化
膜および前記第１のシリコン酸化膜を選択的に除去する
工程と、 第２の多結晶シリコン膜、第２のシリコン酸化膜、第３
の多結晶シリコン膜および第３のシリコン酸化膜を全面
に順次形成する工程と、 前記第３の多結晶シリコン膜が露出するまで前記第３の
シリコン酸化膜の異方性エッチングを行い、前記第３の
シリコン酸化膜の側壁パターンを形成する工程と、 前記第２のシリコン酸化膜が露出するまで前記第３の多
結晶シリコン膜の異方性エッチングを行い、前記第３の
多結晶シリコン膜の側壁パターンを形成する工程と、 前記第２の多結晶シリコン膜が露出するまで前記第２の
シリコン酸化膜の異方性エッチングを行い、前記第２の
シリコン酸化膜の側壁パターンを形成する工程と、 前記第１のシリコン酸化膜が露出するまで前記第２の多
結晶シリコン膜の異方性エッチングを行い、前記第２の
多結晶シリコン膜の側壁パターンを形成する工程と、 第４の多結晶シリコン膜を全面に形成する工程と、 前記第１のシリコン酸化膜が露出するまで前記第４の多
結晶シリコン膜の異方性エッチングを行い、前記第４の
多結晶シリコン膜の側壁パターンを形成する工程と、 前記シリコン窒化膜をエッチングストッパとして、前記
第１のシリコン酸化膜、前記第２のシリコン酸化膜の側
壁パターンおよび前記第３のシリコン酸化膜の側壁パタ
ーンを除去する工程と、 残存する前記第２の多結晶シリコン膜、前記第３の多結
晶シリコン膜および前記第４の多結晶シリコン膜からな
るストレージ電極の表面にキャパシタ誘電体膜を形成す
る工程と、 前記キャパシタ誘電体膜上に第５の多結晶シリコン膜か
らなるプレート電極を形成する工程とを有することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7176632A JPH098249A (ja) | 1995-06-20 | 1995-06-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7176632A JPH098249A (ja) | 1995-06-20 | 1995-06-20 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098249A true JPH098249A (ja) | 1997-01-10 |
Family
ID=16016983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7176632A Withdrawn JPH098249A (ja) | 1995-06-20 | 1995-06-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018216400A1 (ja) * | 2017-05-25 | 2018-11-29 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子、及び撮像装置 |
-
1995
- 1995-06-20 JP JP7176632A patent/JPH098249A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018216400A1 (ja) * | 2017-05-25 | 2018-11-29 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子、及び撮像装置 |
| JPWO2018216400A1 (ja) * | 2017-05-25 | 2019-11-07 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子、及び撮像装置 |
| CN110651366A (zh) * | 2017-05-25 | 2020-01-03 | 松下知识产权经营株式会社 | 固体摄像元件及摄像装置 |
| US11153521B2 (en) | 2017-05-25 | 2021-10-19 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state image sensor and imaging device |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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