JPH0981720A

JPH0981720A - イメージ処理装置

Info

Publication number: JPH0981720A
Application number: JP7232740A
Authority: JP
Inventors: Minoru Mizobuchi; 実溝渕
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-11
Filing date: 1995-09-11
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】仮想記憶システムにおけるイメージ処理を、イ
メージデータのＤＭＡ転送により高速に行うことができ
るようにする。【解決手段】ＦＩＦＯバッファ１７，１８、ＤＭＡＣ１
９及びアドレス計算回路２０からなる系と、ＦＩＦＯバ
ッファ２１，２２、ＤＭＡＣ２３及びアドレス計算回路
２４からなる系の一方を入力用の、他方を出力用のそれ
ぞれイメージデータのＤＭＡ転送に用いる。アドレス計
算回路２０，２４はＣＰＵ１１のセットしたパラメータ
に従ってイメージデータ領域内のデータの論理アドレス
を計算する。ＤＭＡＣ１９，２３は、この論理アドレス
とイメージデータ領域のオフセットアドレスとから仮想
アドレスを生成して主記憶メモリ１３とＦＩＦＯバッフ
ァ１７，１８，２１，２２の間のＤＭＡ転送を行う。こ
のＤＭＡ転送で入力されたイメージデータはイメージ処
理回路２６で処理されて出力側の系に送られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は仮想記憶システムに
おけるイメージデータのイメージ処理に好適なイメージ
処理装置に関する。

【０００２】

【従来の技術】一般にイメージデータは膨大なデータ量
となる。そこで、イメージデータのイメージ処理を行う
場合には、強力なＣＰＵパワーを必要とするソフトウェ
ア処理よりも、専用ＬＳＩで処理することが多い。この
場合、システムの拡張バスが使用されるのが一般的であ
る。

【０００３】仮想記憶システムにおいて、上述のような
専用ＬＳＩにより構成されるイメージ処理回路を用いて
イメージ処理をさせる場合、従来はＣＰＵアクセスによ
りイメージデータ転送を行っていた。

【０００４】図９は、このようなシステムの構成例を示
すもので、ＣＰＵ１はＭＭＵ（メモリマネージメントユ
ニット）２を介してシステムのメインバス５に接続され
ている。このメインバス５には、主記憶メモリ３も接続
されている。ＣＰＵ１は、主記憶メモリ３をアクセスす
る場合には仮想アドレスをＭＭＵ２に出力する。ＭＭＵ
２は、ＣＰＵ１からの仮想アドレスを物理アドレスに変
換してメインバス５を介して主記憶メモリ３に送ること
で、ＣＰＵ１の仮想アドレスを用いた主記憶メモリアク
セスを可能とする。

【０００５】メインバス５には、ＩＯＭＭＵ（拡張バス
用ＭＭＵ）４を介して拡張バス６が接続されている。こ
の拡張バス６には、入出力ドライバ７，８を介して上述
のような専用ＬＳＩにより構成される圧縮・伸張機能を
有するイメージ処理回路９が接続されている。

【０００６】ＣＰＵ１は、仮想アドレスを用い、ＭＭＵ
２を介して主記憶メモリ３上の（圧縮または伸張処理の
対象となる）イメージデータをアクセスし、メインバス
５、ＩＯＭＭＵ４、そして拡張バス６を介してイメージ
処理回路９に転送する。ここで、圧縮処理の対象となる
イメージデータの場合には、例えば入出力ドライバ７を
介してイメージ処理回路９に送られ、伸張処理の対象と
なるイメージデータの場合には、例えば入出力ドライバ
８を介してイメージ処理回路９に送られる。

【０００７】イメージ処理回路９により圧縮または伸張
されたイメージデータは、入出力ドライバ８または入出
力ドライバ７、拡張バス６、そしてＩＯＭＭＵ４を介し
てメインバス５に送出される。

【０００８】ＣＰＵ１は、仮想アドレスを用い、ＭＭＵ
２を介して主記憶メモリ３をアクセスし、イメージ処理
回路９により処理されたメインバス５上のイメージデー
タを当該主記憶メモリ３に格納する。

【０００９】このように従来は、専用ＬＳＩにより構成
されるイメージ処理回路を用いてイメージ処理をさせる
場合、ＣＰＵアクセスによりイメージデータの転送を行
っていた。この場合、イメージデータの高速転送ができ
ず、十分な処理性能が得られないという問題があった。

【００１０】

【発明が解決しようとする課題】上記したように従来の
イメージ処理システムでは、ＣＰＵアクセスによりイメ
ージデータ転送を行っていたため、処理に時間がかかる
という問題があった。本発明は上記事情を考慮してなさ
れたものでその目的は、仮想記憶システムにおけるイメ
ージ処理を、イメージデータのＤＭＡ転送により高速に
行うことができるイメージ処理装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに本発明は、仮想アドレスを物理アドレスに変換する
ことで主記憶メモリがアクセスされる仮想記憶システム
に適用されるイメージ処理装置に、仮想アドレス空間上
に確保されたイメージデータ領域内のデータの論理アド
レスを計算するアドレス計算手段と、このアドレス計算
手段で論理アドレスが計算される毎に、その論理アドレ
ス及び対応するイメージデータ領域の先頭仮想アドレス
（オフセットアドレス）をもとに仮想アドレスを生成
し、その仮想アドレスを用いて主記憶メモリとの間のＤ
ＭＡ（ダイレクトメモリアクセス）転送を制御するＤＭ
Ａ制御手段（ＤＭＡＣ）と、このＤＭＡ制御手段の制御
によるＤＭＡ転送を連続的に行うためのバッファ手段と
を２系統設けると共に、この２系統の一方の各手段を入
力用のイメージデータのＤＭＡ転送に、他方の各手段を
出力用のイメージデータのＤＭＡ転送に切り替え使用す
る制御手段と、入力側の系統でのＤＭＡ転送で入力され
たイメージデータのイメージ処理を行うイメージ処理手
段とを設けたことを特徴とするものである。

【００１２】また本発明は、アドレス計算手段でのアド
レス計算を、システム全体を制御するＣＰＵによりセッ
トされるアドレス計算パラメータに従って繰り返すこと
をも特徴とする。

【００１３】上記の構成においては、仮想記憶システム
でのイメージデータの転送がＤＭＡ転送で行え、しかも
入力側と出力側の２系統で並行して行える。これによ
り、イメージデータ処理の高速化が可能となる。

【００１４】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係るイメージ処理装置の全体構成を示すブロ
ック図である。なお、図１中の破線の矢印は制御の方向
を示す。

【００１５】図１に示すイメージ処理装置は仮想記憶シ
ステムに適用されるもので、ＣＰＵ１１と、メモリマネ
ージメントユニット（以下、ＭＭＵと称する）１２と、
主記憶メモリ１３と、拡張バス用ＭＭＵ（以下、ＩＯＭ
ＭＵと称する）１４と、メインバス１５と、拡張バス１
６と、ＤＭＡ転送用ＦＩＦＯバッファ（先入れ先出し方
式のバッファ）１７，１８，２１，２２と、ＤＭＡ（ダ
イレクトメモリアクセス）コントローラ（以下、ＤＭＡ
Ｃと称する）１９，２３と、アドレス計算回路２０，２
４と、データ変換回路２５と、イメージ処理回路２６
と、少色化回路２７と、８→３２bit 変換回路２８と、
制御回路２９とから構成される。

【００１６】ＣＰＵ１１は、イメージ処理のためのパラ
メータセット、ＭＭＵ１２とＩＯＭＭＵ１４に対するマ
ッピングテーブル（ここでは、仮想アドレスを物理アド
レスに変換するためのページテーブル）のセット、仮想
アドレスを用いた主記憶メモリ１３のアクセス、及び装
置全体の制御を司る。

【００１７】ＭＭＵ１２は、ＣＰＵ１１によりセットさ
れたマッピングテーブルに従って、ＣＰＵ１１からの仮
想アドレスを物理アドレスに変換するアドレス変換機能
を有する。

【００１８】主記憶メモリ１３は、オペレーティングシ
ステム（ＯＳ）、各種ユーザプログラム及びイメージデ
ータ等を記憶するのに用いられる。ＩＯＭＭＵ１４は、
ＣＰＵ１１によりセットされたマッピングテーブルに従
って、拡張バス１６上の仮想アドレスを物理アドレスに
変換するアドレス変換機能を有する。

【００１９】メインバス１５は、ＭＭＵ１２及びＩＯＭ
ＭＵ１４により出力される物理アドレスとアクセスされ
るデータ等の転送路である。拡張バス１６は、ＩＯＭＭ
Ｕ１４に対する仮想アドレスとＩＯＭＭＵ１４との間で
入出力されるデータ等の転送路である。ここで拡張バス
１６でのデータ転送単位は、ワード（４バイト）単位で
ある。

【００２０】ＦＩＦＯバッファ１７，１８及びＦＩＦＯ
バッファ２１，２２は拡張バス１６との間のデータのＤ
ＭＡ転送を高速に行うための先入れ先出し方式のバッフ
ァメモリであり、それぞれダブルバッファ方式で双方向
転送が可能な構成となっている。

【００２１】アドレス計算回路２０，２４は、ＣＰＵ１
１から設定されるパラメータに応じてイメージデータの
論理アドレス（２次元アドレス、リニアアドレス）を計
算するアドレス計算機能を有する。

【００２２】ＤＭＡＣ１９とＤＭＡＣ２３は、ＦＩＦＯ
バッファ１７，１８とＦＩＦＯバッファ２１，２２の制
御、及び拡張バス１６との間のＤＭＡ転送制御を司る。
このＤＭＡＣ１９，２３は、アドレス計算回路２０，２
４で生成された論理アドレスを仮想アドレスに変換する
アドレス変換機能を有する。

【００２３】データ変換回路２５は、拡張バス１６の転
送単位であるワード（ここでは４バイト、即ち３２ビッ
ト）とイメージ処理回路２６の転送単位（ここでは１ピ
クセルであり、３バイト）のデータ構造の相互変換を司
る。

【００２４】イメージ処理回路２６は、図９に示したイ
メージ処理回路９と同様に専用ＬＳＩにより構成され、
イメージデータのイメージ処理（圧縮・伸張処理）を司
る。少色化回路２７は、拡張バス１６により伸張された
カラーのイメージデータ（ここではＲＧＢ各８ビット）
を８ビットのパレットデータに変換する。

【００２５】８→３２bit 変換回路２８は、少色化回路
２７により変換された８ビットのパレットデータを拡張
バス１６の転送形式であるワード（３２ビット）に変換
する。

【００２６】制御回路２９は、ＣＰＵ１１からの指示に
従うイメージ処理のために、装置内の各部（ここでは、
ＤＭＡＣ１９，２３、データ変換回路２５、イメージ処
理回路２６、少色化回路２７及び８→３２bit 変換回路
２８など）のタイミング制御を司る。

【００２７】次に、以上のように構成した図１のイメー
ジ処理装置の動作について説明する。まず主記憶メモリ
１３上のイメージデータに対するアドレッシング方法の
概要について説明する。

【００２８】本実施形態において、拡張バス１６から主
記憶メモリ１３上のイメージデータをアクセスする際に
は、ＤＭＡＣ１９または２３で仮想アドレスが生成され
る。この仮想アドレスは、アドレス計算回路２０または
２４にて計算される論理アドレス（２次元アドレスまた
はリニアアドレス）をもとに生成されるものである。

【００２９】ＤＭＡＣ１９または２３で生成された仮想
アドレスは拡張バス１６を介してＩＯＭＭＵ１４に転送
され、当該ＩＯＭＭＵ１４により物理アドレスに変換さ
れる。この物理アドレスは、ＩＯＭＭＵ１４からメイン
バス１５を介して主記憶メモリ１３に送られ、これによ
り主記憶メモリ１３（物理メモリ）上のイメージデータ
がアクセスされる。

【００３０】次に上記アドレッシング方法の詳細を説明
する。まず、物理メモリ（主記憶メモリ１３）の物理ア
ドレス空間と仮想アドレス空間の関係を図２に示す。

【００３１】本実施形態において、仮想アドレス空間２
０１上に確保されるイメージデータ領域には、２次元ア
ドレス（論理アドレス）により管理される（通常のイメ
ージデータ格納用の）領域２０２とリニアアドレス（論
理アドレス）により管理される（圧縮されたイメージデ
ータ格納用の）領域２０３の２種類がある。このイメー
ジデータ領域２０２，２０３は、主記憶メモリ１３の物
理アドレス空間２０４上の領域２０５，２０６にマッピ
ングされる。イメージデータ領域２０２，２０３の確保
や、物理アドレス空間２０４（主記憶メモリ１３）への
マッピングは、オペレーティングシステム（ＯＳ）に従
ってＣＰＵ１１により行われる。

【００３２】さて、仮想アドレス空間２０１上に確保さ
れたイメージデータ領域２０２または２０３内の論理ア
ドレス（２次元アドレスまたはリニアアドレス）はアド
レス計算回路２０または２４での計算で生成される。こ
のアドレス計算回路２０，２４でのアドレス計算につい
ては後述する。

【００３３】アドレス計算回路２０，２４で計算された
イメージデータ領域内の論理アドレスは、ＤＭＡＣ１
９，２３に出力される。ＤＭＡＣ１９，２３は、この論
理アドレスと、そのイメージデータ領域（ここではイメ
ージデータ領域２０２，２０３）の仮想アドレス空間２
０１におけるオフセットアドレス（領域の先頭仮想アド
レス）をもとに、対応する仮想アドレスを生成する。

【００３４】そのためにＤＭＡＣ１９，２３には、図３
に示すように、アドレス計算回路２０，２４から出力さ
れた論理アドレス（ここでは３２ビット）を保持するレ
ジスタ３０１と、アクセスしようとするイメージデータ
領域のオフセットアドレス（ここでは３２ビット）を保
持するレジスタ３０２と、両レジスタ３０１，３０２の
保持アドレスを加算して仮想アドレスを生成する（３２
ビットの）加算器３０３と、この加算器３０３の出力
（仮想アドレス）を保持するレジスタ３０４とが、それ
ぞれ設けられている。ここで、レジスタ３０２内のオフ
セットアドレスは一種のパラメータであり、ＣＰＵ１１
により、ＭＭＵ１２、メインバス１５、ＩＯＭＭＵ１４
及び拡張バス１６を介してセットされるものである。

【００３５】ＤＭＡＣ１９，２３は、レジスタ３０１に
保持されている論理アドレス（アドレス計算回路２０，
２４から出力された論理アドレス）に、レジスタ３０２
に保持されているオフセットアドレス（アクセスしよう
とするイメージデータ領域の先頭仮想アドレス）を加算
器３０３にて加えることで、その論理アドレスに対応す
る仮想アドレスを生成して、当該仮想アドレスをレジス
タ３０４にセットする。そしてＤＭＡＣ１９，２３は、
拡張バス１６の使用権を確保して、レジスタ３０４にセ
ットした仮想アドレスを当該拡張バス１６を介してＩＯ
ＭＭＵ１４に与える。

【００３６】ＩＯＭＭＵ１４には、図３に示すようにペ
ージテーブル３０５がセットされている。このページテ
ーブル３０５は仮想アドレスを物理アドレスに変換する
ためのマッピングテーブルであり、ＣＰＵ１１によりセ
ットされるものである。

【００３７】ＩＯＭＭＵ１４は、ＤＭＡＣ１９，２３か
ら拡張バス１６を介して仮想アドレスが与えられると、
当該仮想アドレスをページテーブル３０５を用いて物理
アドレス（ここでは仮想アドレスと同じ３２ビット）に
変換し、当該物理アドレスをメインバス１５を介して主
記憶メモリ１３に転送する。これにより主記憶メモリ１
３上のイメージデータがアクセスされる。

【００３８】以上は、ＤＭＡＣ１９，２３による拡張バ
ス１６からのイメージデータアクセスの場合であるが、
このアクセスはＣＰＵ１１からも可能である。ＣＰＵ１
１から主記憶メモリ１３上のイメージデータをアクセス
する場合、ＣＰＵ１１は主記憶メモリ１３をアクセスす
るための仮想アドレスをＭＭＵ１２に与える。ＭＭＵ１
２は、このＣＰＵ１１から与えられる仮想アドレスを、
当該ＭＭＵ１２によりセットされているページテーブル
（３０５）を用いて物理アドレスに変換し、メインバス
１５を介して主記憶メモリ１３に転送する。これにより
主記憶メモリ１３上のイメージデータがアクセスされ
る。

【００３９】次に、アドレス計算回路２０，２４による
アドレス計算の詳細を説明する。まず、２次元アドレス
により管理されるイメージデータ領域におけるアドレス
空間（以下、２次元アドレス空間と称する）とリニアア
ドレスにより管理されるイメージデータ領域におけるア
ドレス空間（以下、リニアアドレス空間と称する）との
関係を図４に示す。

【００４０】図４から明らかなように、２次元アドレス
空間におけるフレーム（１ラインのイメージデータの集
まり）幅をＸＷ、ウインドウ領域（アドレス計算領域）
の開始位置（ここでは左上端のワード位置）のＸアドレ
ス（スタートＸアドレス），Ｙアドレス（スタートＹア
ドレス）をそれぞれＳＸ，ＳＹとすると、例えば２次元
アドレスＳＸ，ＳＹに対応するリニアアドレスはＳＹ×
ＸＷ＋ＳＸであり、２次元アドレスＳＸ，ＳＹ＋１に対
応するリニアアドレスは（ＳＹ＋１）×ＸＷ＋ＳＸであ
る。この２次元アドレスとリニアアドレスの関係を図５
に示す。即ち、リニアアドレスは、２次元アドレスのＹ
アドレスの下位にＸアドレスを連結した形で表される。

【００４１】以上の関係から、２次元アドレスからリニ
アアドレスへの変換は、アドレス計算回路２０，２４に
て簡単に行うことができる。但し、リニアアドレスへの
変換のもとになる２次元アドレスの計算は少し複雑であ
り、図６に示すような多数のパラメータ（ＸＷ，ＳＸ，
ＳＹ，ＤＸＭ，ＤＹＭ，ＭＮ，ＤＸＳ，ＤＹＳ，ＳＮ，
ＣＸ，ＣＹ，ＣＮ）を必要とする。

【００４２】ここで、ＸＷはフレーム幅、ＳＸはスター
トＸアドレス、ＳＹはスタートＹアドレスである。ま
た、ＤＸＭ，ＤＹＭは主走査方向のそれぞれＸアドレ
ス，Ｙアドレスの増分、ＭＮは主走査方向の繰り返し回
数−１である。

【００４３】またＤＸＳ，ＤＹＳは副走査方向のそれぞ
れＸアドレス，Ｙアドレスの増分、ＳＮは副走査方向の
繰り返し回数−１である。また、ＣＸ，ＣＹはアクセス
されているイメージデータのそれぞれＸアドレス（カレ
ントＸアドレス），Ｙアドレス（カレントＹアドレ
ス）、ＣＮは現在の主走査方向の繰り返し回数である。

【００４４】以上のパラメータうち、ＣＸ，ＣＹ，ＸＮ
を除くパラメータ、即ちＸＷ，ＳＸ，ＳＹ，ＤＸＭ．Ｄ
ＹＭ，ＭＮ，ＤＸＳ，ＤＹＳ，ＳＮの９個は、ＣＰＵ１
１によりアドレス計算回路２０，２４内にセットされ
る。

【００４５】さて、アドレス計算回路２０，２４は、Ｄ
ＭＡＣ１９，２３によって起動されることで、指定され
たアドレス計算を開始する。ここでは、上述のパラメー
タセット（セットアップ動作）が行われている状態で２
次元アドレスをリニアアドレスに変換するためにアドレ
ス計算の起動がかけられたものとする。この場合、アド
レス計算回路２０，２４は、２次元アドレスを生成して
当該２次元アドレスをリニアアドレスに変換する（２次
元アドレスからリニアアドレスを計算する）動作を、図
７のフローチャートに従って次のように実行する。

【００４６】まずアドレス計算回路２０，２４は、スタ
ートＹアドレス（ここではＣＰＵ１１によりセットされ
たＳＹ、即ちＳＹの初期値）をカレントＹアドレス変数
（ＣＹ）に代入し（ステップ７０１）、スタートＸアド
レス（ここではＣＰＵ１１によりセットされたＳＸ、即
ちＳＸの初期値）をカレントＸアドレス変数（ＣＸ）に
代入する（ステップ７０２）。

【００４７】次にアドレス計算回路２０，２４は、主走
査方向の繰り返し回数（ＭＮの値）を、現在の主走査方
向の繰り返し回数の変数（ＣＮ）に代入する（ステップ
７０３）。

【００４８】次にアドレス計算回路２０，２４は、（ア
クセスしようとしているイメージデータの２次元アドレ
ス中のＹアドレスである）カレントＹアドレス（ＣＹ）
と（Ｘアドレスである）カレントＸアドレス（ＣＸ）、
及び（２次元アドレス空間の）フレーム幅（ＸＷ）をも
とにリニアアドレス（Ｚ＝ＸＷ×ＣＹ＋ＣＸ）を計算
し、ＤＭＡＣ１９，２３に出力する（ステップ７０
４）。

【００４９】アドレス計算回路２０，２４は、このリニ
アアドレス計算ステップを終了すると、カレントＸアド
レス（ＣＸ）に主走査方向のＸアドレス増分（ＤＸＭの
値）を加算して、次にアクセスしようとするイメージデ
ータの２次元アドレス中のＸアドレス、即ち新たなカレ
ントＸアドレス（ＣＸ）を求める（ステップ７０５）。
またアドレス計算回路２０，２４は、カレントＹアドレ
ス（ＣＹ）に主走査方向のＹアドレス増分（ＤＹＭの
値）を加算して、次にアクセスしようとするイメージデ
ータの２次元アドレス中のＹアドレス、即ち新たなカレ
ントＹアドレス（ＣＹ）を求める（ステップ７０６）。

【００５０】次にアドレス計算回路２０，２４は、現在
の主走査方向の繰り返し回数（ＣＮ）をカウントダウン
する（ステップ７０７）。そしてアドレス計算回路２
０，２４は、現在の主走査方向の繰り返し回数（ＣＮ）
が０以上の間は（ステップ７０８）、上記ステップ７０
４〜７０７を繰り返す。

【００５１】さて、ステップ７０４〜７０７が繰り返さ
れて、やがて現在の主走査方向の繰り返し回数（ＣＮ）
が０未満になると（ステップ７０８）、アドレス計算回
路２０，２４は、現在のスタートＸアドレス（ここでは
ＳＸの初期値）に副走査方向のＸアドレス増分（ＤＸＳ
の値）を加算して、副走査方向のＸアドレスを計算し、
次の主走査の起点となる新たなスタートＸアドレス（Ｓ
Ｘ）を求める（ステップ７０９）。またアドレス計算回
路２０，２４は、現在のスタートＹアドレス（ここでは
ＳＹの初期値）に副走査方向のＹアドレス増分（ＤＹＳ
の値）を加算して、副走査方向のＹアドレスを計算し、
次の主走査の起点となる新たなスタートＹアドレス（Ｓ
Ｙ）を求める（ステップ７１０）。

【００５２】次にアドレス計算回路２０，２４は、現在
の副走査方向の繰り返し回数（ＳＮ）をカウントダウン
する（ステップ７１１）。そしてアドレス計算回路２
０，２４は、現在の副走査方向の繰り返し回数（ＳＮ）
が０以上の間は（ステップ７１２）、上記ステップ７０
１〜７１１を繰り返す。

【００５３】このようにアドレス計算回路２０，２４で
は、ＣＰＵ１１によりセットされたパラメータに従っ
て、２次元アドレス空間内を順次走査しながら２次元ア
ドレスを生成し、その２次元アドレスからリニアアドレ
ス空間内の対応するリニアアドレスを計算して出力する
処理が実行される。

【００５４】そして、現在の副走査方向の繰り返し回数
（ＳＮ）が０未満になると（ステップ７１２）、アドレ
ス計算回路２０，２４による一連のアドレス計算処理は
終了となる。

【００５５】以上は、アドレス計算回路２０，２４にお
いて２次元アドレスを計算し、この２次元アドレスから
リニアアドレスを計算して当該リニアアドレスを出力す
る場合であるが、２次元アドレスを出力する場合には、
図７のフローチャート中のステップ７０４の処理に代え
て、その時点のカレントＸアドレス（ＣＸの値）とカレ
ントＹアドレス（ＣＹの値）を２次元アドレスとして出
力する処理を行えばよい。

【００５６】次に、図１の構成のイメージ処理装置にお
けるイメージ処理について、イメージデータの圧縮処理
を例に説明する。この場合、まずＣＰＵ１１は、上述し
たアドレス計算のためのパラメータ群をアドレス計算回
路２０，２４にセットすると共に、図２に示した仮想ア
ドレス空間２０１上に確保されたイメージデータ領域
（ここではイメージデータ領域２０２，２０３）のオフ
セットアドレス（先頭仮想アドレス）をＤＭＡＣ１９，
２３にセットする。ここでは、ＤＭＡＣ１９（のレジス
タ３０２）には、圧縮の対象となる（入力側の）イメー
ジデータの領域（ここではイメージデータ領域２０２）
のオフセットアドレスがセットされ、ＤＭＡＣ２３（の
レジスタ３０２）には、圧縮されたイメージデータの格
納先となる（出力側の）イメージデータの領域（ここで
はイメージデータ領域２０３）のオフセットアドレスが
セットされる。

【００５７】次にＣＰＵ１１は、制御回路２９に対し、
ＦＩＦＯバッファ１７，１８、ＤＭＡＣ１９及びアドレ
ス計算回路２０の組（系統）を入力用に、ＦＩＦＯバッ
ファ２１，２２、ＤＭＡＣ２３及びアドレス計算回路２
４の組（系統）を出力用にして、イメージデータの圧縮
処理を行うことを指示する。この指示により、制御回路
２９は、ＤＭＡＣ１９，２３、データ変換回路２５及び
イメージ処理回路２６等のタイミング制御を開始する。

【００５８】まず、ＤＭＡＣ１９はＤＭＡ転送に必要な
アドレス生成のためにアドレス計算回路２０を起動す
る。これによりアドレス計算回路２０は、入力側のイメ
ージデータの２次元アドレス（イメージデータ領域２０
２内の２次元アドレスであり、図７のフローチャート中
のＣＸ，ＣＹに相当）をシステムクロックに同期して繰
り返し生成し、その都度、生成した２次元アドレスをＤ
ＭＡＣ１９に出力する。この２次元アドレスの生成・出
力処理は、図７のフローチャート中のステップ７０４の
処理に代えて、その時点のカレントＸアドレス（ＣＸの
値）とカレントＹアドレス（ＣＹの値）を２次元アドレ
スとして出力する処理を行うことで実現される。

【００５９】ＤＭＡＣ１９は、アドレス計算回路２０か
ら２次元アドレスが出力される都度、当該２次元アドレ
スと（先にＣＰＵ１１によりセットされた）入力側イメ
ージデータ領域２０２のオフセットアドレス（先頭仮想
アドレス）とを加算器３０３により加算することで、対
応する仮想アドレスを生成する。

【００６０】ＤＭＡＣ１９は、仮想アドレスを生成する
毎に、拡張バス１６の使用権を確保して、この生成した
仮想アドレスをＩＯＭＭＵ１４に与えることで、この仮
想アドレスに対応する物理アドレスにより指定される主
記憶メモリ１３の位置（ここでは、仮想アドレス空間２
０１上のイメージデータ領域２０２に対応して主記憶メ
モリ１３上に割り当てられた領域２０５内の位置）から
入力側のイメージデータを１ワード分（４バイト）ＤＭ
Ａ転送で取り出す。

【００６１】このようにして主記憶メモリ１３からＤＭ
Ａ転送される入力側イメージデータ（フルカラーのイメ
ージデータであるとする）は、メインバス１５、ＩＯＭ
ＭＵ１４及び拡張バス１６を介して一旦ＦＩＦＯバッフ
ァ１７または１８に格納される。

【００６２】このＦＩＦＯバッファ１７，１８はＤＭＡ
Ｃ１９の制御によりダブルバッファ形式で使用され、一
方のＦＩＦＯバッファに格納された入力側イメージデー
タを対象とするイメージ処理中に、次の入力側イメージ
データがＤＭＡ転送でもう一方のＦＩＦＯバッファに格
納されるようになっている。これにより、イメージデー
タのイメージ処理と並行してイメージデータのＤＭＡ転
送を切れ目なく（連続的に）高速に行うことが可能とな
る。また、ＦＩＦＯバッファの段数を増やすことによ
り、バースト転送数を増やすことが可能になる。例え
ば、３２ビット（４バイト）×１６個のＦＩＦＯバッフ
ァ構造とすれば、１６バースト（６４バイト）が実現で
きる。

【００６３】さて、ＦＩＦＯバッファ１７または１８に
格納されたフルカラーのイメージデータは、拡張バス１
６の転送単位がピクセル単位ではなくてワード単位（４
バイト）であることから、イメージ処理回路２６におい
てイメージ処理を行うためには、ピクセル単位に変換す
る必要がある。

【００６４】そこで本実施形態では、ＦＩＦＯバッファ
１７，１８とイメージ処理回路２６との間にデータ変換
回路２５を設け、ＦＩＦＯバッファ１７または１８に格
納されたイメージデータをイメージ処理する場合には、
ＦＩＦＯバッファ１７または１８からのワード単位のイ
メージデータをイメージ処理回路２６の入力データ形式
に変換するようにしている。

【００６５】具体的には、フルカラーのイメージデータ
をワード単位（４バイト）で転送する例では、１ピクセ
ルがＲＧＢ各８ビット（１バイト）の３バイトで構成さ
れ、１ワードのデータ形式が図８（ａ）に示すようなＲ
ＧＢＲ形式であるものとすると、４バイト（Ｒ0 Ｇ0 Ｂ
0 Ｒ1 ）の中から先頭側の３バイト（Ｒ0 Ｇ0 Ｂ0 ）が
取り出されることになる。残りの１バイト（Ｒ1 ）はデ
ータ変換回路２５内に保持されて、後続の４バイト（Ｇ
1 Ｂ1 Ｒ2 Ｇ2 ）のうちの先頭側の２バイト（Ｇ1 Ｂ1
）と連結して３バイト（Ｒ1 Ｇ1 Ｂ1 ）とされる。こ
の場合の残りの２バイト（Ｒ2 Ｇ2 ）はデータ変換回路
２５内に保持されて、更に後続の４バイト（Ｂ2 Ｒ3 Ｇ
3 Ｂ3 ）のうちの先頭バイト（Ｂ2 ）と連結して３バイ
ト（Ｒ2 Ｇ2 Ｂ2 ）とされる。この場合の残りの３バイ
ト（Ｒ3 Ｇ3 Ｂ3 ）はデータ変換回路２５内に保持され
て、そのまま次の３バイトとされる。このデータ変換回
路２５内でのデータ変換処理は、３ワードのイメージデ
ータを処理する毎に一巡する。

【００６６】このようにしてデータ変換回路２５で１ピ
クセル単位に変換されたイメージデータ（３バイト）は
イメージ処理回路２６に送られ、当該処理回路２６で圧
縮される。

【００６７】イメージ処理回路２６で圧縮されたイメー
ジデータ（圧縮データ）は、ＦＩＦＯバッファ２１また
は２３に格納される。このＦＩＦＯバッファ２１，２３
は、ダブルバッファ形式で使用され、先に述べたＦＩＦ
Ｏバッファ１７，１８と同様に動作する。

【００６８】さて、圧縮データを格納する主記憶メモリ
１３上の領域（ここでは、仮想アドレス空間２０１上の
イメージデータ領域２０３に対応して主記憶メモリ１３
上に割り当てられた領域２０６）はＣＰＵ１１により予
め確保されている。

【００６９】アドレス計算回路２４はＤＭＡＣ２３によ
り起動されることで、圧縮データのリニアアドレス（圧
縮データの格納先を示す出力側イメージデータ領域２０
３内の論理アドレス）を図７のフローチャートに従って
システムクロックに同期して繰り返し生成し、その都
度、生成したリニアアドレスをＤＭＡＣ２３に出力す
る。

【００７０】ＤＭＡＣ２３は、アドレス計算回路２４か
らリニアアドレスが出力される都度、当該リニアアドレ
スと（先にＣＰＵ１１によりセットされた）出力側イメ
ージデータ領域２０３のオフセットアドレス（先頭仮想
アドレス）とを加算器３０３により加算することで、対
応する仮想アドレスを生成する。

【００７１】ＤＭＡＣ２３は、仮想アドレスを生成する
毎に、この生成した仮想アドレス及びＦＩＦＯバッファ
２１または２２に格納されている圧縮データを１ワード
（４バイト）単位で拡張バス１６を介してＩＯＭＭＵ１
４に与えることで、この仮想アドレスに対応する物理ア
ドレスにより指定される主記憶メモリ１３の位置（ここ
では、仮想アドレス空間２０１上のイメージデータ領域
２０３に対応して主記憶メモリ１３上に割り当てられた
領域２０６内の位置）に当該圧縮データをＤＭＡ転送す
る。

【００７２】次に、図１の装置における圧縮データの伸
張処理について、イメージデータ領域２０３に対応する
主記憶メモリ１３上の領域２０６の圧縮データをＤＭＡ
転送して伸張処理し、イメージデータ領域２０２に対応
する主記憶メモリ１３上の領域２０５にＤＭＡ転送する
場合を例に説明する。なお、基本的な動作は前述した圧
縮処理の場合と同様なので、圧縮処理とは異なる部分を
中心に簡単に述べることにする。

【００７３】まず、アドレス計算回路２４で計算される
圧縮データのリニアアドレスをもとにＤＭＡＣ２３にて
対応する仮想アドレスを生成してＩＯＭＭＵ１４に与え
ることで、この仮想アドレスに対応する物理アドレスに
より指定される主記憶メモリ１３の位置（イメージデー
タ領域２０３に対応する主記憶メモリ１３上の領域２０
６内の位置）から圧縮データをＤＭＡ転送で取り出し、
ＦＩＦＯバッファ２１または２２に一旦格納する。

【００７４】次に、ＦＩＦＯバッファ２１または２２に
格納した圧縮データをイメージ処理回路２６で伸張す
る。そして伸張したイメージデータ（１ピクセル３バイ
ト）を、データ変換回路１５で先の圧縮処理の場合と逆
の手順で４バイト構成の例えばＲＧＢＲ形式に変換し、
ＦＩＦＯバッファ１７または１８に格納する。

【００７５】具体的には、伸張された１ピクセル３バイ
トのＲＧＢイメージデータ（即ち、ＲＧＢ各８ビットの
イメージデータ）をデータ変換回路２５内に一時保持し
ておき、後続の３バイトのＲＧＢイメージデータの先頭
バイト（Ｒデータ）と連結してＲＧＢＲ形式のワード
（４バイト）とする。残りの２バイト（ＧＢデータ）は
データ変換回路２５内に保持されて、更に後続の３バイ
トのＲＧＢイメージデータの先頭側の２バイト（ＲＧデ
ータ）と連結することで次のＲＧＢＲ形式のワード（４
バイト）とされる。以下、同様にして、伸張された１ピ
クセル３バイトのイメージデータがＲＧＢＲ形式に変換
される。なお、図８（ｂ）に示すようなＸＲＧＢ形式の
ワード構造（先頭バイトは不定）を適用する場合には、
伸張された１ピクセル３バイトのＲＧＢイメージデータ
がそのままＸＲＧＢ形式のワードの下位側の３バイトに
アサインされる。

【００７６】また、伸張されたＲＧＢ各８ビットのイメ
ージデータを、少色化回路２７により例えば８ビットの
パレットデータ（表示データ）に変換することも可能で
ある。この場合、８ビットのパレットデータは、８→３
２bit 変換回路２８で４ピクセル分まとめられて、ワー
ドにパックされ、ＦＩＦＯバッファ１７または１８に格
納される。

【００７７】さて、ＦＩＦＯバッファ１７または１８に
格納されたイメージデータは、アドレス計算回路２０で
計算された２次元アドレスをもとにＤＭＡＣ１９により
生成される仮想アドレスに従い、この仮想アドレスに対
応する物理アドレスにより指定される主記憶メモリ１３
の位置（イメージデータ領域２０２に対応して主記憶メ
モリ１３上に割り当てられた領域２０５内の位置）にＤ
ＭＡ転送される。

【００７８】以上に述べたように、本実施形態によれ
ば、仮想記憶システムにおけるイメージデータの転送を
ＤＭＡ転送で行うことにより、ＣＰＵアクセスの場合よ
りも極めて高速にイメージ処理することができる。

【００７９】なお、本発明は上記実施形態に限定される
ものではない。例えば、図１の構成中にイメージデータ
の拡大・縮小・回転を行うためのアフィン回路等を追加
するようにしても構わない。こうすることにより、圧縮
・伸張処理だけでなく、それ以外の種々のイメージ処理
も高速に行うことができる。

【００８０】また、圧縮したデータをイメージ処理回路
２６で伸張し、更に少色化回路２７で８ビットに少色化
したパレットデータを直接画面表示（例えばＣＲＴ表
示）用のフレームバッファに転送するようにしても構わ
ない。こうすることにより、画面表示を高速化できる。

【００８１】

【発明の効果】以上詳述したように本発明によれば、仮
想記憶システムにおけるイメージデータの転送をＤＭＡ
転送で高速に行うことができるため、膨大なイメージデ
ータのイメージ処理が極めて高速に行える。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るイメージ処理装置の
全体構成を示すブロック図。

【図２】物理アドレス空間と仮想アドレス空間の関係を
説明するための図。

【図３】図１中のＤＭＡＣ１９，２３及びＩＯＭＭＵ１
４による仮想アドレス生成と物理アドレスへ変換を説明
するための図。

【図４】２次元アドレスにより管理されるイメージデー
タ領域におけるアドレス空間（２次元アドレス空間）と
リニアアドレスにより管理されるイメージデータ領域に
おけるアドレス空間（リニアアドレス空間）との関係を
説明するための図。

【図５】２次元アドレス（Ｘアドレス，Ｙアドレス）と
リニアアドレスの関係を示す図。

【図６】図１中のアドレス計算回路２０，２４でのアド
レス計算のパラメータを説明するための図。

【図７】図１中のアドレス計算回路２０，２４において
２次元アドレスからリニアアドレスを計算する場合の処
理の流れを示すフローチャート。

【図８】ＲＧＢＲとＸＲＧＢの各データ形式を示す図。

【図９】従来のイメージ処理装置を示すブロック図。

【符号の説明】

１１…ＣＰＵ１１、１２…ＭＭＵ（メモリマネージメントユニット）、１３…主記憶メモリ、１４…ＩＯＭＭＵ（拡張バス用ＭＭＵ）、１５…メインバス（第１のバス）、１６…拡張バス（第２のバス）、１７，１８…ＦＩＦＯバッファ（バッファ手段）、１９，２３…ＤＭＡＣ（ＤＭＡコントローラ、ＤＭＡ制
御手段）、２０，２４…アドレス計算回路、２１，２２…ＦＩＦＯバッファ（バッファ手段）、２５…データ変換回路、２６…イメージ処理回路、２７…少色化回路、２８…８→３２bit 変換回路、２９…制御回路。

Claims

【特許請求の範囲】

【請求項１】仮想アドレスを物理アドレスに変換する
ことで主記憶メモリがアクセスされる仮想記憶システム
に適用されるイメージ処理装置であって、仮想アドレス空間上に確保されたイメージデータ領域内
のデータの論理アドレスを計算するアドレス計算手段
と、このアドレス計算手段で前記論理アドレスが計算さ
れる毎に、その論理アドレス及び対応する前記イメージ
データ領域の先頭仮想アドレスをもとに仮想アドレスを
生成し、その仮想アドレスを用いて前記主記憶メモリと
の間のＤＭＡ（ダイレクトメモリアクセス）転送を制御
するＤＭＡ制御手段と、このＤＭＡ制御手段の制御によ
るＤＭＡ転送を連続的に行うためのバッファ手段とを２
系統備えると共に、前記２系統の一方の各手段を入力用のイメージデータの
ＤＭＡ転送に、他方の各手段を出力用のイメージデータ
のＤＭＡ転送に切り替え使用する制御手段と、入力側の
系統でのＤＭＡ転送で入力されたイメージデータのイメ
ージ処理を行うイメージ処理手段とを備えたことを特徴
とするイメージ処理装置。
【請求項２】仮想アドレスを物理アドレスに変換する
ことで第１のバスを介して主記憶メモリがアクセスされ
る仮想記憶システムに適用されるイメージ処理装置であ
って、前記第１のバスが拡張された第２のバスと、システム全体を制御するＣＰＵによりセットされるアド
レス計算パラメータに従って、仮想アドレス空間上に確
保されたイメージデータ領域内のデータの論理アドレス
を計算する動作を繰り返すアドレス計算手段と、このア
ドレス計算手段で前記論理アドレスが計算される毎に、
その論理アドレス及び対応する前記イメージデータ領域
の先頭仮想アドレスをもとに仮想アドレスを生成して前
記第２のバスに送出することで、前記主記憶メモリとの
間のＤＭＡ（ダイレクトメモリアクセス）転送を制御す
るＤＭＡ制御手段と、このＤＭＡ制御手段の制御による
ＤＭＡ転送を連続的に行うためのバッファ手段とを２系
統備えると共に、前記２系統の一方の各手段を入力用のイメージデータの
ＤＭＡ転送に、他方の各手段を出力用のイメージデータ
のＤＭＡ転送に切り替え使用する制御手段と、入力側の
系統でのＤＭＡ転送で入力されたイメージデータのイメ
ージ処理を行うイメージ処理手段とを備えたことを特徴
とするイメージ処理装置。