JPH098058A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JPH098058A JPH098058A JP14854795A JP14854795A JPH098058A JP H098058 A JPH098058 A JP H098058A JP 14854795 A JP14854795 A JP 14854795A JP 14854795 A JP14854795 A JP 14854795A JP H098058 A JPH098058 A JP H098058A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- semiconductor device
- manufacturing
- compound
- impurity element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】表面漏洩電流による特性劣化のない高速な、或
いは高集積化された、或いは動作寿命の長い化合物半導
体装置及びその製造方法を提供する。 【構成】化合物半導体表面１にのみ不純物元素３を添加
する。 【効果】化合物半導体表面１でのフェルミレベル５の位
置を制御でき、電極間漏洩電流の低減が可能となり、ま
た動作時間に伴うゲート漏洩電流の増加を抑制できる。
いは高集積化された、或いは動作寿命の長い化合物半導
体装置及びその製造方法を提供する。 【構成】化合物半導体表面１にのみ不純物元素３を添加
する。 【効果】化合物半導体表面１でのフェルミレベル５の位
置を制御でき、電極間漏洩電流の低減が可能となり、ま
た動作時間に伴うゲート漏洩電流の増加を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置及びそ
の製造方法に関わり、特に表面漏洩電流による特性劣化
のない高速な、或いは高密度に集積化された、或いは動
作寿命の長い化合物半導体装置及びその製造方法に関わ
る。
の製造方法に関わり、特に表面漏洩電流による特性劣化
のない高速な、或いは高密度に集積化された、或いは動
作寿命の長い化合物半導体装置及びその製造方法に関わ
る。
【０００２】
【従来の技術】従来の化合物半導体装置では例えば特開
平1−184874 号、或いはニュークリアインストラメンツ
アンド メソッズ イン フィジックス リサーチ(N
uclearInstruments and Methods in Phusics Research)
Ｂ８９巻，１９９４,ｐｐ.290−２９７等に記載されて
いるように、１ｋｅＶ乃至１０ＭｅＶの運動エネルギー
を有する水素イオン（Ｈ＋），硼素イオン（Ｂ＋），炭
素イオン（Ｃ＋），酸素イオン（Ｏ＋）等の軽元素イオ
ンや同じく鉄イオン（Ｆｅ＋）乃至はクロムイオン（Ｃ
ｒ＋）等の重金属イオン等の高速のイオンを素子間に注
入し高抵抗化することにより素子間の絶縁を行ってい
る。
平1−184874 号、或いはニュークリアインストラメンツ
アンド メソッズ イン フィジックス リサーチ(N
uclearInstruments and Methods in Phusics Research)
Ｂ８９巻，１９９４,ｐｐ.290−２９７等に記載されて
いるように、１ｋｅＶ乃至１０ＭｅＶの運動エネルギー
を有する水素イオン（Ｈ＋），硼素イオン（Ｂ＋），炭
素イオン（Ｃ＋），酸素イオン（Ｏ＋）等の軽元素イオ
ンや同じく鉄イオン（Ｆｅ＋）乃至はクロムイオン（Ｃ
ｒ＋）等の重金属イオン等の高速のイオンを素子間に注
入し高抵抗化することにより素子間の絶縁を行ってい
る。
【０００３】
【発明が解決しようとする課題】上述したイオン注入を
用いた従来技術では空孔，アンチサイト原子，格子間原
子、及びそれらの複合体からなる高密度の欠陥が半導体
バルク中に発生する。またイオン注入により結晶中の原
子間結合が切断されるため、未結合手も高密度に存在す
る。これらの欠陥や未結合手はしばしば深い準位を作り
電荷を捕獲する。このため緩和時間の長い充放電が起こ
り、半導体装置の高速，高周波動作を阻害して特性を劣
化させるという問題があった。
用いた従来技術では空孔，アンチサイト原子，格子間原
子、及びそれらの複合体からなる高密度の欠陥が半導体
バルク中に発生する。またイオン注入により結晶中の原
子間結合が切断されるため、未結合手も高密度に存在す
る。これらの欠陥や未結合手はしばしば深い準位を作り
電荷を捕獲する。このため緩和時間の長い充放電が起こ
り、半導体装置の高速，高周波動作を阻害して特性を劣
化させるという問題があった。
【０００４】また、インジウムを含んだIII−Ｖ 族化合
物半導体表面に例えば二酸化硅素（ＳｉＯ2)薄膜等の酸
化膜を形成すると電極間に流れる漏洩電流が非常に大き
くなるために素子特性が大幅に低下し、或いは充分な素
子間絶縁が行えないという問題があった。
物半導体表面に例えば二酸化硅素（ＳｉＯ2)薄膜等の酸
化膜を形成すると電極間に流れる漏洩電流が非常に大き
くなるために素子特性が大幅に低下し、或いは充分な素
子間絶縁が行えないという問題があった。
【０００５】また、III−Ｖ 族化合物半導体電界効果ト
ランジスタに於て、動作時間と共にゲート漏洩電流が増
加して素子特性が劣化するという問題もあった。
ランジスタに於て、動作時間と共にゲート漏洩電流が増
加して素子特性が劣化するという問題もあった。
【０００６】本発明の目的は電荷を捕獲する深い準位を
半導体バルク中に導入することなく表面漏洩電流を低減
し、またゲート漏洩電流の増加を抑制することにある。
半導体バルク中に導入することなく表面漏洩電流を低減
し、またゲート漏洩電流の増加を抑制することにある。
【０００７】
【課題を解決するための手段】上記の目的は図１のバン
ド構造に示す様に、化合物半導体表面１にのみ不純物元
素３を添加し、化合物半導体表面１でのフェルミレベル
５の位置を制御することにより達成される。
ド構造に示す様に、化合物半導体表面１にのみ不純物元
素３を添加し、化合物半導体表面１でのフェルミレベル
５の位置を制御することにより達成される。
【０００８】
【作用】III−Ｖ 族化合物半導体では半導体／絶縁膜界
面で半導体のフェルミレベルの位置がバルク中での位置
と異なるために界面でバンドの曲がりが生じる。このた
め界面近傍に伝導電子の蓄積層が形成され、この蓄積層
が電流漏洩経路となって漏洩電流が大幅に増大するとい
う現象が生じる。このような現象を防止するためには半
導体表面でのフェルミレベルの位置を抑制することが必
要である。
面で半導体のフェルミレベルの位置がバルク中での位置
と異なるために界面でバンドの曲がりが生じる。このた
め界面近傍に伝導電子の蓄積層が形成され、この蓄積層
が電流漏洩経路となって漏洩電流が大幅に増大するとい
う現象が生じる。このような現象を防止するためには半
導体表面でのフェルミレベルの位置を抑制することが必
要である。
【０００９】表面でのフェルミレベルの位置を制御する
ためには表面でバンドの曲がりを引き起こす準位を補償
した上で所望の位置に一致するように調整すればよい。
それは目的に応じたドーパントを表面に添加することで
可能となる。本発明の手段では半導体バルク中に電荷を
捕獲する深い準位が導入されることはない。従ってこれ
に伴う特性劣化も起こらない。
ためには表面でバンドの曲がりを引き起こす準位を補償
した上で所望の位置に一致するように調整すればよい。
それは目的に応じたドーパントを表面に添加することで
可能となる。本発明の手段では半導体バルク中に電荷を
捕獲する深い準位が導入されることはない。従ってこれ
に伴う特性劣化も起こらない。
【００１０】更に、セレン（Ｓｅ）、或いはイオウ
（Ｓ）等のVI族元素、或いはＮやＦを用いてIII−Ｖ 族
化合物半導体表面に変成層を形成することにより表面の
未結合手が終端され、表面準位の非常に少なくバンドの
曲がりも殆どない表面が得られる。従って、VI族元素、
Ｎ或いはＦによる変成層を形成することにより表面フェ
ルミレベルの制御は容易になり、添加するドーパントの
量も少なくなる。変成層を形成する前に表面酸化物を除
去して清浄表面を形成すると表面フェルミレベルの制御
性は更に改善される。
（Ｓ）等のVI族元素、或いはＮやＦを用いてIII−Ｖ 族
化合物半導体表面に変成層を形成することにより表面の
未結合手が終端され、表面準位の非常に少なくバンドの
曲がりも殆どない表面が得られる。従って、VI族元素、
Ｎ或いはＦによる変成層を形成することにより表面フェ
ルミレベルの制御は容易になり、添加するドーパントの
量も少なくなる。変成層を形成する前に表面酸化物を除
去して清浄表面を形成すると表面フェルミレベルの制御
性は更に改善される。
【００１１】
（実施例１）初めに本発明を半導体集積回路の素子間絶
縁に用いた場合について説明する。
縁に用いた場合について説明する。
【００１２】図２は燐化インジウム（ＩｎＰ）基板を用
いた半導体集積装置の素子間絶縁工程を示す断面図であ
る。フォスフィン（ＰＨ3 ）フラックスを半絶縁性基板
２０の表面に照射しながら基板温度を４００℃に昇温
し、１０分間保持する。これにより表面の自然酸化物は
除去され清浄表面が得られる。ＰＨ3 フラックスの代わ
りに原子状水素を照射してもよい。原子状水素は２００
０乃至３０００Ｋに加熱したタングステンのチューブや
フィラメントを用いて熱解離により生成してもよく、ま
たマイクロ（μ）波，高周（ｒｆ）波、或いはグロー放
電やコロナ放電により発生させた水素プラズマ中で生成
してもよい。水素プラズマを用いる場合には電場，磁
場，四重極場等により荷電粒子が試料表面に到達しえな
いようにすると尚一層良い。
いた半導体集積装置の素子間絶縁工程を示す断面図であ
る。フォスフィン（ＰＨ3 ）フラックスを半絶縁性基板
２０の表面に照射しながら基板温度を４００℃に昇温
し、１０分間保持する。これにより表面の自然酸化物は
除去され清浄表面が得られる。ＰＨ3 フラックスの代わ
りに原子状水素を照射してもよい。原子状水素は２００
０乃至３０００Ｋに加熱したタングステンのチューブや
フィラメントを用いて熱解離により生成してもよく、ま
たマイクロ（μ）波，高周（ｒｆ）波、或いはグロー放
電やコロナ放電により発生させた水素プラズマ中で生成
してもよい。水素プラズマを用いる場合には電場，磁
場，四重極場等により荷電粒子が試料表面に到達しえな
いようにすると尚一層良い。
【００１３】次に試料表面にＳｅ分子線を３０秒間照射
して厚さ５Åの変成層２２を形成する（図２ａ）。
して厚さ５Åの変成層２２を形成する（図２ａ）。
【００１４】続いて、変成層表面にＦｅ原子２１を１×
１０10cm-2だけ吸着する。Ｆｅの代わりにニッケル（Ｎ
ｉ），コバルト（Ｃｏ）等他の鉄族元素，白金（Ｐ
ｔ），パラジウム（Ｐｄ）等の白金族元素、或いはＣｒ
を用いてもよい。この後、表面保護膜としてＳｉＯ2 薄
膜２３を形成する（図２ｂ）。
１０10cm-2だけ吸着する。Ｆｅの代わりにニッケル（Ｎ
ｉ），コバルト（Ｃｏ）等他の鉄族元素，白金（Ｐ
ｔ），パラジウム（Ｐｄ）等の白金族元素、或いはＣｒ
を用いてもよい。この後、表面保護膜としてＳｉＯ2 薄
膜２３を形成する（図２ｂ）。
【００１５】図２（ａ），（ｂ）に示した本発明による
処理より図３（ａ）に示す様に表面保護膜／半導体界面
におけるＩｎＰ基板のフェルミレベル５は表面保護膜形
成後もミッドギャップ近傍に位置させることができた。
未処理試料の場合、表面保護膜／半導体界面にできるイ
ンジウム酸化物３０のため、図３（ｂ）に示す様にフェ
ルミレベル５は界面付近で伝導電子帯端直下に固着さ
れ、界面付近に伝導電子３１が蓄積される。この伝導電
子３１の蓄積層が電極間の電流漏洩経路となる。
処理より図３（ａ）に示す様に表面保護膜／半導体界面
におけるＩｎＰ基板のフェルミレベル５は表面保護膜形
成後もミッドギャップ近傍に位置させることができた。
未処理試料の場合、表面保護膜／半導体界面にできるイ
ンジウム酸化物３０のため、図３（ｂ）に示す様にフェ
ルミレベル５は界面付近で伝導電子帯端直下に固着さ
れ、界面付近に伝導電子３１が蓄積される。この伝導電
子３１の蓄積層が電極間の電流漏洩経路となる。
【００１６】１μｍ離れた２つの電極間に１０Ｖの直流
電圧を印加すると、図４の曲線４１に示す様に、処理を
行わない従来の方法では１ｍＡ近くのリーク電流が流れ
た。これに対して本発明による処理を行うことにより、
曲線４０のように電極間のリーク電流は１００ｎＡ以下
に抑えることができた。即ち、本発明による処理により
サイドゲート耐圧が向上し、これにより素子の高集積化
も容易になった。
電圧を印加すると、図４の曲線４１に示す様に、処理を
行わない従来の方法では１ｍＡ近くのリーク電流が流れ
た。これに対して本発明による処理を行うことにより、
曲線４０のように電極間のリーク電流は１００ｎＡ以下
に抑えることができた。即ち、本発明による処理により
サイドゲート耐圧が向上し、これにより素子の高集積化
も容易になった。
【００１７】本実施例では変成層としてＳｅ化物を用い
たが、Ｓ化物等他のVI化物，窒化物、或いは弗化物でも
同等の効果が得られることはいうまでもない。また、基
板にＩｎＰを用いたが、他のIII−Ｖ 族化合物半導体、
例えばＩnＧaＡs，ＩnＡlＡs，ＩｎＡｓ，ＩｎＮ，Ｉｎ
Ｓｂ、或いはこれらを含む混晶等でもよい。
たが、Ｓ化物等他のVI化物，窒化物、或いは弗化物でも
同等の効果が得られることはいうまでもない。また、基
板にＩｎＰを用いたが、他のIII−Ｖ 族化合物半導体、
例えばＩnＧaＡs，ＩnＡlＡs，ＩｎＡｓ，ＩｎＮ，Ｉｎ
Ｓｂ、或いはこれらを含む混晶等でもよい。
【００１８】（実施例２）本発明の第２の実施例として
ヘテロ構造バイポーラトランジスタ（ＨＢＴ）の表面保
護に適用した場合について説明する。
ヘテロ構造バイポーラトランジスタ（ＨＢＴ）の表面保
護に適用した場合について説明する。
【００１９】図５はＩｎＰ／ＩｎＧａＡｓ ＨＢＴの製
造工程を示す断面図である。半絶縁性ＩｎＰ基板２０の
上にアンドープのＩｎＧａＡｓバッファ層５０，ｎ＋型
ＩｎＧａＡｓ層５１，ｎ−型ＩｎＧａＡｓ層５２，ｐ型
ＩｎＧａＡｓ層５３，ｎ型ＩｎＰ層５４，ｎ＋型ＩｎＧ
ａＡｓ層５５を順次エピタキシャル成長した後、エミッ
タ電極５６を形成する。前記エミッタ電極５６をマスク
にして不要なｎ型ＩｎＰ層５４及びｎ＋型ＩｎＧａＡｓ
層５５を除去する。ｎ型ＩｎＰ層５４及びｎ＋型ＩｎＧ
ａＡｓ層５５がエミッタ層となる。また、ｐ型ＩｎＧａ
Ａｓ層５３がベース層，ｎ−型ＩｎＧａＡｓ層５２がコ
レクタ層，ｎ＋型ＩｎＧａＡｓ層５１がサブコレクタ層
となる（図５ａ）。
造工程を示す断面図である。半絶縁性ＩｎＰ基板２０の
上にアンドープのＩｎＧａＡｓバッファ層５０，ｎ＋型
ＩｎＧａＡｓ層５１，ｎ−型ＩｎＧａＡｓ層５２，ｐ型
ＩｎＧａＡｓ層５３，ｎ型ＩｎＰ層５４，ｎ＋型ＩｎＧ
ａＡｓ層５５を順次エピタキシャル成長した後、エミッ
タ電極５６を形成する。前記エミッタ電極５６をマスク
にして不要なｎ型ＩｎＰ層５４及びｎ＋型ＩｎＧａＡｓ
層５５を除去する。ｎ型ＩｎＰ層５４及びｎ＋型ＩｎＧ
ａＡｓ層５５がエミッタ層となる。また、ｐ型ＩｎＧａ
Ａｓ層５３がベース層，ｎ−型ＩｎＧａＡｓ層５２がコ
レクタ層，ｎ＋型ＩｎＧａＡｓ層５１がサブコレクタ層
となる（図５ａ）。
【００２０】次いで露出したｐ型ＩｎＧａＡｓ層５３の
表面を原子状水素照射により清浄化した後、原子状窒素
を照射して変成層２２を形成する。変成層２２を形成す
る際の基板温度は４００℃とし、変成層２２の厚さを１
０Åにした。原子状窒素は窒素分子を解離してもよく、
或いはアンモニア(ＮＨ3），ヒドラジン（Ｎ2Ｈ4），ア
ジ化水素(ＨＮ3）、及びこれらの誘導体若しくは置換体
を真空中で加熱或いはプラズマを用いて分解して発生さ
せてもよい。更に炭素(Ｃ)分子線を変成層上に照射して
Ｃ原子を１×１０11cm-2だけ吸着させる。これによりｎ
型ＩｎＰ層５４のフェルミレベルは表面近傍で伝導電子
帯端の直下に、またｐ型ＩｎＧａＡｓ層５３のフェルミ
レベルは表面近傍で価電子帯端の直上に位置させること
ができる。ベリリウム（Ｂｅ），マグネシウ（Ｍｇ），
カルシウム（Ｃａ），ストロンチウム（Ｓｒ），バリウ
ム（Ｂａ）等のIIａ族元素もしくは亜鉛（Ｚｎ），カド
ミウム（Ｃｄ），水銀（Ｈｇ）等のIIｂ族元素をｐ型Ｉ
ｎＧａＡｓ層５３上の変成層表面に吸着させてもよい。
但しこの場合、IIａ族，IIｂ族元素がｎ型ＩｎＰ層５４
の表面に吸着しないようにする必要がある（図５ｂ）。
表面を原子状水素照射により清浄化した後、原子状窒素
を照射して変成層２２を形成する。変成層２２を形成す
る際の基板温度は４００℃とし、変成層２２の厚さを１
０Åにした。原子状窒素は窒素分子を解離してもよく、
或いはアンモニア(ＮＨ3），ヒドラジン（Ｎ2Ｈ4），ア
ジ化水素(ＨＮ3）、及びこれらの誘導体若しくは置換体
を真空中で加熱或いはプラズマを用いて分解して発生さ
せてもよい。更に炭素(Ｃ)分子線を変成層上に照射して
Ｃ原子を１×１０11cm-2だけ吸着させる。これによりｎ
型ＩｎＰ層５４のフェルミレベルは表面近傍で伝導電子
帯端の直下に、またｐ型ＩｎＧａＡｓ層５３のフェルミ
レベルは表面近傍で価電子帯端の直上に位置させること
ができる。ベリリウム（Ｂｅ），マグネシウ（Ｍｇ），
カルシウム（Ｃａ），ストロンチウム（Ｓｒ），バリウ
ム（Ｂａ）等のIIａ族元素もしくは亜鉛（Ｚｎ），カド
ミウム（Ｃｄ），水銀（Ｈｇ）等のIIｂ族元素をｐ型Ｉ
ｎＧａＡｓ層５３上の変成層表面に吸着させてもよい。
但しこの場合、IIａ族，IIｂ族元素がｎ型ＩｎＰ層５４
の表面に吸着しないようにする必要がある（図５ｂ）。
【００２１】更にエミッタ層を挟んでベース電極５７を
形成する。不要なｐ型ＩｎＧａＡｓ層５３及びｎ−型Ｉ
ｎＧａＡｓ層５２を除去してコレクタ電極５８を形成し
た後、エミッタ層，ベース層の側部にＳｉＯ2 からなる
側壁５９を形成すればＨＢＴの主要部分が完成する（図
５ｃ）。
形成する。不要なｐ型ＩｎＧａＡｓ層５３及びｎ−型Ｉ
ｎＧａＡｓ層５２を除去してコレクタ電極５８を形成し
た後、エミッタ層，ベース層の側部にＳｉＯ2 からなる
側壁５９を形成すればＨＢＴの主要部分が完成する（図
５ｃ）。
【００２２】本実施例によりエミッタ層の面積が２μｍ
×２μｍのＨＢＴを作製した場合、ベース−エミッタ電
極間の表面リーク電流や再結合電流は小さく、ベース電
流，コレクタ電流の理想係数（ｎ値）ほぼ１と理想的な
状態になった。またエミッタ接地電流増幅率はコレクタ
電流１０ｎＡ以上（エミッタ−ベース電圧０.３５Ｖ以
上）の領域でほぼ一定になり、その値は１６０以上であ
った。
×２μｍのＨＢＴを作製した場合、ベース−エミッタ電
極間の表面リーク電流や再結合電流は小さく、ベース電
流，コレクタ電流の理想係数（ｎ値）ほぼ１と理想的な
状態になった。またエミッタ接地電流増幅率はコレクタ
電流１０ｎＡ以上（エミッタ−ベース電圧０.３５Ｖ以
上）の領域でほぼ一定になり、その値は１６０以上であ
った。
【００２３】これに対して従来方法による同じエミッタ
サイズのＨＢＴではベース−エミッタ電極間の表面リー
ク電流が大きく、電流増幅率は１以下であり、トランジ
スタ動作は起こらなかった。従来のＨＢＴで同等の電流
増幅率を得るためにはエミッタ電極を１０μｍ×１０μ
ｍとし、１００ｍＡ以上のコレクタ電流（エミッタ−ベ
ース電圧０.８Ｖ 以上）が必要であった。
サイズのＨＢＴではベース−エミッタ電極間の表面リー
ク電流が大きく、電流増幅率は１以下であり、トランジ
スタ動作は起こらなかった。従来のＨＢＴで同等の電流
増幅率を得るためにはエミッタ電極を１０μｍ×１０μ
ｍとし、１００ｍＡ以上のコレクタ電流（エミッタ−ベ
ース電圧０.８Ｖ 以上）が必要であった。
【００２４】以上のように、本実施例では従来例に較べ
駆動電圧を半分以下に下げると共に千倍以上の低電力化
が実現できた。また１０倍以上の集積化も実現できた。
ここで、本実施例では変成層として窒化物を用いたがＳ
化物等のVI族化物、或いは弗化物でも同等の効果が得ら
れることはいうまでもない。また、ＩｎＧａＡｓ表面の
処理を行ったが、他のIII−Ｖ 族化合物半導体、例えば
ＩｎＰ，ＩｎＡｌＡｓ，ＩｎＡｓ，ＩｎＮ，ＩｎＳｂ或
いはこれらを含む混晶等の表面処理でも同様である。
駆動電圧を半分以下に下げると共に千倍以上の低電力化
が実現できた。また１０倍以上の集積化も実現できた。
ここで、本実施例では変成層として窒化物を用いたがＳ
化物等のVI族化物、或いは弗化物でも同等の効果が得ら
れることはいうまでもない。また、ＩｎＧａＡｓ表面の
処理を行ったが、他のIII−Ｖ 族化合物半導体、例えば
ＩｎＰ，ＩｎＡｌＡｓ，ＩｎＡｓ，ＩｎＮ，ＩｎＳｂ或
いはこれらを含む混晶等の表面処理でも同様である。
【００２５】（実施例３）本発明の第３の実施例として
金属−絶縁膜−半導体型電解効果トランジスタ（ＭＩＳ
−ＦＥＴ）に適用した場合について説明する。
金属−絶縁膜−半導体型電解効果トランジスタ（ＭＩＳ
−ＦＥＴ）に適用した場合について説明する。
【００２６】図６は本発明を適用したＭＩＳ−ＦＥＴの
製造工程をを示す断面構造図である。半絶縁性ＩｎＡｓ
基板６０上にｐ型ＩｎＡｓ層６１，ｎ＋型ＩｎＡｓ層６
２を順次エピタキシャル成長した後、エッチングにより
ｎ＋型ＩｎＡｓ層６２の一部を除去してゲート電極部を
形成する。この後、真空装置に導入し、アルシン（Ａｓ
Ｈ3 ）分子線照射下で４００℃に加熱して表面酸化物を
除去する。清浄表面に弗化塩素（ＣｌＦ3 ）ガスを照射
して弗化インジウムからなる厚さ１０Åの変成層１を形
成する。ＣｌＦ3 ガス以外に弗素ガスを用いてもよく、
また弗化炭素（ＣＦ3 ）或いは弗化窒素（ＮＦ3 ）をプ
ラズマ中で分解して生成した弗素ラジカルを用いてもよ
い。変成層２２にＳｉ原子を添加してｎ型領域を形成す
ると２次元電子ガス６３が発生する（図４ａ）。
製造工程をを示す断面構造図である。半絶縁性ＩｎＡｓ
基板６０上にｐ型ＩｎＡｓ層６１，ｎ＋型ＩｎＡｓ層６
２を順次エピタキシャル成長した後、エッチングにより
ｎ＋型ＩｎＡｓ層６２の一部を除去してゲート電極部を
形成する。この後、真空装置に導入し、アルシン（Ａｓ
Ｈ3 ）分子線照射下で４００℃に加熱して表面酸化物を
除去する。清浄表面に弗化塩素（ＣｌＦ3 ）ガスを照射
して弗化インジウムからなる厚さ１０Åの変成層１を形
成する。ＣｌＦ3 ガス以外に弗素ガスを用いてもよく、
また弗化炭素（ＣＦ3 ）或いは弗化窒素（ＮＦ3 ）をプ
ラズマ中で分解して生成した弗素ラジカルを用いてもよ
い。変成層２２にＳｉ原子を添加してｎ型領域を形成す
ると２次元電子ガス６３が発生する（図４ａ）。
【００２７】次に酸化アルミニウム(Ａｌ2Ｏ3)からなる
絶縁膜層６４を変成層２２上に形成する。その後ゲート
電極６５及びオーミック電極６６を形成してＭＩＳ−Ｆ
ＥＴの主要部分が完成する（図４ｂ）。
絶縁膜層６４を変成層２２上に形成する。その後ゲート
電極６５及びオーミック電極６６を形成してＭＩＳ−Ｆ
ＥＴの主要部分が完成する（図４ｂ）。
【００２８】本実施例ではチャネルに高い電界を印加す
ることが容易になり、素子の高速な動作が期待できる。
本素子の伝達コンダクタンスは約５００ｍＳ／mmであっ
た。絶縁膜層６４の材料として酸化タンタル（Ｔａ
2Ｏ5），チタン酸マグネシウム(ＭｇＴｉＯ3）等の誘電
率の大きな材料を用いれば伝達コンダクタンスを更に大
きくすることが可能である。変成層２２中のＳｉ濃度を
変えることによりしきい値電圧を変えることができる。
ｐ型ＩｎＡｓ層４２の代わりにアンドープＩnＡs層を用
い、Ｓｉ原子の代わりにＨ原子を拡散させることにより
空乏モードのＭＩＳ−ＦＥＴを作製することができる。
ることが容易になり、素子の高速な動作が期待できる。
本素子の伝達コンダクタンスは約５００ｍＳ／mmであっ
た。絶縁膜層６４の材料として酸化タンタル（Ｔａ
2Ｏ5），チタン酸マグネシウム(ＭｇＴｉＯ3）等の誘電
率の大きな材料を用いれば伝達コンダクタンスを更に大
きくすることが可能である。変成層２２中のＳｉ濃度を
変えることによりしきい値電圧を変えることができる。
ｐ型ＩｎＡｓ層４２の代わりにアンドープＩnＡs層を用
い、Ｓｉ原子の代わりにＨ原子を拡散させることにより
空乏モードのＭＩＳ−ＦＥＴを作製することができる。
【００２９】本実施例では変成層として弗化物を用いた
がＳ化物等のVI族化物或いは窒化物でも同等の効果が得
られることはいうまでもない。また、ＩｎＡｓ表面の処
理を行ったが、他のＩｎを含んだIII−Ｖ 族化合物半導
体、例えばＩｎＰ，InAlAs，ＩｎＧａＡｓ，ＩｎＮ，Ｉ
ｎＳｂ或いはこれらを含む混晶等の表面処理でも同様で
ある。
がＳ化物等のVI族化物或いは窒化物でも同等の効果が得
られることはいうまでもない。また、ＩｎＡｓ表面の処
理を行ったが、他のＩｎを含んだIII−Ｖ 族化合物半導
体、例えばＩｎＰ，InAlAs，ＩｎＧａＡｓ，ＩｎＮ，Ｉ
ｎＳｂ或いはこれらを含む混晶等の表面処理でも同様で
ある。
【００３０】（実施例４）本発明の第４の実施例として
電解効果トランジスタ（ＦＥＴ）の一種である高電子移
動度トランジスタ（ＨＥＭＴ）に適用した場合について
説明する。
電解効果トランジスタ（ＦＥＴ）の一種である高電子移
動度トランジスタ（ＨＥＭＴ）に適用した場合について
説明する。
【００３１】図７は本発明を適用したＨＥＭＴの製造工
程を示す断面構造図である。半絶縁性ＧａＡｓ基板７０
上にアンドープＧａＡｓ層７１，ｎ型ＡｌＧａＡｓ層７
２，アンドープＡｌＧａＡｓ層７３，ｎ＋型ＧａＡｓ層
７４を順次エピタキシャル成長する。この時アンドープ
ＧａＡｓ層７１とｎ型ＡｌＧａＡｓ層７２との界面に２
次元電子ガス６３が発生する（図７ａ）。
程を示す断面構造図である。半絶縁性ＧａＡｓ基板７０
上にアンドープＧａＡｓ層７１，ｎ型ＡｌＧａＡｓ層７
２，アンドープＡｌＧａＡｓ層７３，ｎ＋型ＧａＡｓ層
７４を順次エピタキシャル成長する。この時アンドープ
ＧａＡｓ層７１とｎ型ＡｌＧａＡｓ層７２との界面に２
次元電子ガス６３が発生する（図７ａ）。
【００３２】次いでホトレジスト層７５をｎ＋型ＧａＡ
ｓ層７４上に塗布し、ホトリソグラフィーによるパター
ニングを行った後、アンドープＡｌＧａＡｓ層７３をス
トッパにしてエッチングによりｎ＋型ＧａＡｓ層７４を
除去してゲート電極部を形成する。前記開口部のアンド
ープＡｌＧａＡｓ層７３の表面上にＰｄ原子３を109cm
-3だけ吸着し、表面より１０Åの深さにまで拡散させた
後、ゲート電極としてアルミニウム層７６を堆積する
（図７ｂ）。
ｓ層７４上に塗布し、ホトリソグラフィーによるパター
ニングを行った後、アンドープＡｌＧａＡｓ層７３をス
トッパにしてエッチングによりｎ＋型ＧａＡｓ層７４を
除去してゲート電極部を形成する。前記開口部のアンド
ープＡｌＧａＡｓ層７３の表面上にＰｄ原子３を109cm
-3だけ吸着し、表面より１０Åの深さにまで拡散させた
後、ゲート電極としてアルミニウム層７６を堆積する
（図７ｂ）。
【００３３】更に余分なアルミニウム層７６をホトレジ
スト層７５除去した後、ｎ＋型ＧａＡｓ層７４上にオー
ミック電極６６を形成し、電極間の半導体表面に表面保
護膜としてＳｉＯ２ 膜２３を堆積すればトランジスタ
の主要部分が完成する(図７ｃ)。
スト層７５除去した後、ｎ＋型ＧａＡｓ層７４上にオー
ミック電極６６を形成し、電極間の半導体表面に表面保
護膜としてＳｉＯ２ 膜２３を堆積すればトランジスタ
の主要部分が完成する(図７ｃ)。
【００３４】本トランジスタではゲート電極に逆バイア
スを印加して２次元電子ガス６３のシート電子濃度を変
化させる。従来の工程によるトランジスタではある動作
時間以上でゲートリーク電流が増加し始めるという劣化
現象が起こる。本発明によるトランジスタでは前記劣化
現象が生じるまでの動作時間を１００倍以上に延ばすこ
とが可能になった。
スを印加して２次元電子ガス６３のシート電子濃度を変
化させる。従来の工程によるトランジスタではある動作
時間以上でゲートリーク電流が増加し始めるという劣化
現象が起こる。本発明によるトランジスタでは前記劣化
現象が生じるまでの動作時間を１００倍以上に延ばすこ
とが可能になった。
【００３５】本実施例では半導体表面にＰｄ原子を添加
したが、他の白金族元素，鉄族元素或いはＣｒを添加し
ても同等の効果が得られる。また、Ｐｄ原子３を吸着さ
せる開口部のアンドープＡｌＧａＡｓ層７３の表面にVI
族化物，弗化物或いは窒化物からなる変成層を形成すれ
ば更に劣化の生じるまでの動作時間を長くすることがで
きる。加えて前記変成層形成前に前記開口部のアンドー
プＡｌＧａＡｓ層７３の表面を原子状水素などを用いて
清浄化すれば、より一層効果的である。
したが、他の白金族元素，鉄族元素或いはＣｒを添加し
ても同等の効果が得られる。また、Ｐｄ原子３を吸着さ
せる開口部のアンドープＡｌＧａＡｓ層７３の表面にVI
族化物，弗化物或いは窒化物からなる変成層を形成すれ
ば更に劣化の生じるまでの動作時間を長くすることがで
きる。加えて前記変成層形成前に前記開口部のアンドー
プＡｌＧａＡｓ層７３の表面を原子状水素などを用いて
清浄化すれば、より一層効果的である。
【００３６】本実施例ではＨＥＭＴに適用したが、他の
ＭＥＳ型ＦＥＴに適用しても同様の効果が得られる。
ＭＥＳ型ＦＥＴに適用しても同様の効果が得られる。
【００３７】
【発明の効果】本発明によれば、インジウムを含む化合
物半導体に関して絶縁膜／半導体構造界面における半導
体フェルミレベルの位置を自由に制御することが可能と
なった。前記構造を電子素子に用いれば表面漏洩電流の
少ない良好な素子が得られる。例えば本発明を半導体集
積装置の素子間絶縁に用いれば素子間漏洩電流成分を大
幅に低減でき、小さな素子間距離で良好な素子間絶縁を
再現性良く実現できる。これにより集積度を高くするこ
とが容易になる。
物半導体に関して絶縁膜／半導体構造界面における半導
体フェルミレベルの位置を自由に制御することが可能と
なった。前記構造を電子素子に用いれば表面漏洩電流の
少ない良好な素子が得られる。例えば本発明を半導体集
積装置の素子間絶縁に用いれば素子間漏洩電流成分を大
幅に低減でき、小さな素子間距離で良好な素子間絶縁を
再現性良く実現できる。これにより集積度を高くするこ
とが容易になる。
【００３８】本発明を化合物半導体ヘテロ接合バイポー
ラトランジスタに用いれば、エミッタ，ベース，コレク
タ電極間の表面漏洩電流が抑制され、トランジスタの増
幅率の低下を阻止することができる。本発明をＭＩＳ型
構造を有する電界効果トランジスタに適用すればチャネ
ル領域へのバイアスの印加が容易になり高速で動作マー
ジンの大きい素子が得られる。また、本発明をＨＥＭＴ
やＭＥＳ型電界効果トランジスタに用いれば動作寿命の
長い素子が得られる。
ラトランジスタに用いれば、エミッタ，ベース，コレク
タ電極間の表面漏洩電流が抑制され、トランジスタの増
幅率の低下を阻止することができる。本発明をＭＩＳ型
構造を有する電界効果トランジスタに適用すればチャネ
ル領域へのバイアスの印加が容易になり高速で動作マー
ジンの大きい素子が得られる。また、本発明をＨＥＭＴ
やＭＥＳ型電界効果トランジスタに用いれば動作寿命の
長い素子が得られる。
【図１】本発明による化合物半導体表面のバンド構造
図。
図。
【図２】本発明の第一の実施例である素子間絶縁の製造
工程を示す断面図。
工程を示す断面図。
【図３】本発明による表面保護膜／半導体界面のバンド
構造図。
構造図。
【図４】本発明、及び従来例による素子間絶縁を示す特
性図。
性図。
【図５】本発明の第二の実施例である化合物半導体ヘテ
ロ構造バイポーラトランジスタの製造工程を示す断面
図。
ロ構造バイポーラトランジスタの製造工程を示す断面
図。
【図６】本発明の第三の実施例である化合物半導体ＭＩ
Ｓ型電界効果トランジスタの製造工程を示す断面図。
Ｓ型電界効果トランジスタの製造工程を示す断面図。
【図７】本発明の第四の実施例である化合物半導体ＨＥ
ＭＴの製造工程を示す断面図。
ＭＴの製造工程を示す断面図。
１…III−Ｖ族化合物半導体表面、２…III−Ｖ族化合物
半導体バルク、３…化合物半導体表面にドープされた特
定不純物原子、４…伝導電子帯端、５…フェルミレベ
ル、６…価電子帯端、１０…電極、２０…半絶縁性Ｉｎ
Ｐ基板、２１…半導体表面に形成された変性層中に拡散
されたＦｅ原子、２２…半導体表面に形成された変性
層、２３…ＳｉＯ2 からなる表面保護膜、３０…Ｉｎ酸
化物、３１…絶縁膜／半導体界面近傍に蓄積された伝導
電子、４０…本発明による素子間漏洩電流、４１…従来
の素子間漏洩電流、５０…アンドープＩｎＧａＡｓ層、
５１…ｎ＋型ＩｎＧａＡｓ層、５２…ｎ−型ＩｎＧａＡ
ｓ層、５３…ｐ型ＩｎＧａＡｓ層、５４…ｎ型ＩｎＰ
層、５５…ｎ＋型ＩｎＧａＡｓ層、５６…エミッタ電
極、５７…ベース電極、５８…コレクタ電極、５９…Ｓ
ｉＯ2からなる側壁、６０…半絶縁性ＩｎＡｓ基板、６
１…ｐ型ＩｎＡｓ層、６２…ｎ＋型ＩｎＡｓ層、６３…
２次元電子ガス、６４…Ａｌ2Ｏ3からなる絶縁膜層、６
５…ゲート電極、６６…オーミック電極、７０…半絶縁
性ＧａＡｓ基板、７１…アンドープＧａＡｓ層、７２…
ｎ型ＡｌＧａＡｓ層、７３…アンドープＡｌＧａＡｓ
層、７４…ｎ＋型ＧａＡｓ層、７５…ホトレジスト層、
７６…アルミニウム層。
半導体バルク、３…化合物半導体表面にドープされた特
定不純物原子、４…伝導電子帯端、５…フェルミレベ
ル、６…価電子帯端、１０…電極、２０…半絶縁性Ｉｎ
Ｐ基板、２１…半導体表面に形成された変性層中に拡散
されたＦｅ原子、２２…半導体表面に形成された変性
層、２３…ＳｉＯ2 からなる表面保護膜、３０…Ｉｎ酸
化物、３１…絶縁膜／半導体界面近傍に蓄積された伝導
電子、４０…本発明による素子間漏洩電流、４１…従来
の素子間漏洩電流、５０…アンドープＩｎＧａＡｓ層、
５１…ｎ＋型ＩｎＧａＡｓ層、５２…ｎ−型ＩｎＧａＡ
ｓ層、５３…ｐ型ＩｎＧａＡｓ層、５４…ｎ型ＩｎＰ
層、５５…ｎ＋型ＩｎＧａＡｓ層、５６…エミッタ電
極、５７…ベース電極、５８…コレクタ電極、５９…Ｓ
ｉＯ2からなる側壁、６０…半絶縁性ＩｎＡｓ基板、６
１…ｐ型ＩｎＡｓ層、６２…ｎ＋型ＩｎＡｓ層、６３…
２次元電子ガス、６４…Ａｌ2Ｏ3からなる絶縁膜層、６
５…ゲート電極、６６…オーミック電極、７０…半絶縁
性ＧａＡｓ基板、７１…アンドープＧａＡｓ層、７２…
ｎ型ＡｌＧａＡｓ層、７３…アンドープＡｌＧａＡｓ
層、７４…ｎ＋型ＧａＡｓ層、７５…ホトレジスト層、
７６…アルミニウム層。
Claims (20)
- 【請求項１】化合物半導体禁制帯中にディープレベルを
形成する不純物元素を前記半導体表面に含ませることに
より前記表面におけるフェルミレベルを前記禁制帯中央
付近に位置させることを特徴とする化合物半導体装置。 - 【請求項２】請求項１の化合物半導体装置に於て、前記
不純物元素が遷移金属元素、特に白金族元素，鉄族元
素、或いはクロムであることを特徴とする化合物半導体
装置。 - 【請求項３】化合物半導体禁制帯中に浅いドナーレベル
を形成する不純物元素を前記半導体表面に含ませること
により前記表面におけるフェルミレベルを伝導帯端直下
付近に位置させることを特徴とする化合物半導体装置。 - 【請求項４】請求項３の化合物半導体装置に於て、前記
不純物元素がIV族元素、特に硅素，ゲルマニウム或いは
スズであることを特徴とする化合物半導体装置。 - 【請求項５】化合物半導体禁制帯中に浅いアクセプタレ
ベルを形成する不純物元素を前記半導体表面に含ませる
ことにより前記表面におけるフェルミレベルを価電子帯
端直下付近に位置させることを特徴とする化合物半導体
装置。 - 【請求項６】請求項１乃至５のいずれか記載の化合物半
導体装置に於て、前記化合物半導体表面にVI族元素，窒
素、或いは弗素の少なくとも一種類を含む分子線或いは
ガスを反応させて得られる前記化合物半導体構成元素の
VI族化物，窒化物，弗化物の少なくとも一種類からなる
変成層が形成されていることを特徴とする化合物半導体
装置。 - 【請求項７】請求項６の化合物半導体装置に於て、前記
変成層が前記化合物半導体構成元素の硫化物，セレン化
物若しくは少なくともそれらの一種を含む混合物である
ことを特徴とする化合物半導体装置。 - 【請求項８】請求項１乃至５の化合物半導体装置に於
て、前記半導体表面を清浄化した後、前記清浄化表面に
前記不純物元素を含ませることを特徴とする化合物半導
体装置。 - 【請求項９】請求項６，７の化合物半導体装置に於て、
前記半導体表面を清浄化した後、前記清浄化表面を変成
することを特徴とする化合物半導体装置。 - 【請求項１０】請求項１乃至９の化合物半導体装置に於
て、前記半導体表面及びその近傍のバルク中に水素原子
を拡散させて不純物準位を終端した後、前記半導体表面
に前記不純物元素を含ませることを特徴とする化合物半
導体装置。 - 【請求項１１】化合物半導体禁制帯中にディープレベル
を形成する不純物元素を前記半導体表面に含ませる工程
を含むことを特徴とする化合物半導体装置の製造方法。 - 【請求項１２】請求項１１の化合物半導体装置の製造方
法に於て、前記不純物元素が遷移金属元素、特に白金族
元素，鉄族元素、或いはクロムであることを特徴とする
化合物半導体装置の製造方法。 - 【請求項１３】前記化合物半導体禁制帯中に浅いドナー
レベルを形成する不純物元素を前記半導体表面に含ませ
る工程を含むことを特徴とする化合物半導体装置の製造
方法。 - 【請求項１４】請求項１３の化合物半導体装置製造方法
に於て、前記不純物元素がIV族元素、特に硅素，ゲルマ
ニウム或いはスズであることを特徴とする化合物半導体
装置の製造方法。 - 【請求項１５】化合物半導体禁制帯中に浅いアクセプタ
レベルを形成する不純物元素を前記半導体表面に含ませ
る工程を含むことを特徴とする化合物半導体装置の製造
方法。 - 【請求項１６】請求項１１乃至１５の化合物半導体装置
の製造方法に於て、前記化合物半導体表面にVI族元素，
窒素、或いは弗素の少なくとも一種類を含む分子線或い
はガスを反応させて、前記化合物半導体構成元素のVI族
化物，窒化物，弗化物の少なくとも一種類からなる変成
層を形成する工程を含むことを特徴とする化合物半導体
装置の製造方法。 - 【請求項１７】請求項１６の化合物半導体装置の製造方
法に於て、前記変成層が前記化合物半導体構成元素の硫
化物，セレン化物もしくは少なくともそれらの一種を含
む混合物であることを特徴とする化合物半導体装置の製
造方法。 - 【請求項１８】請求項１１乃至１５の化合物半導体装置
の製造方法に於て、前記半導体表面を清浄化した後、前
記清浄化表面に前記不純物元素を含ませることを特徴と
する化合物半導体装置の製造方法。 - 【請求項１９】請求項１６，１７の化合物半導体装置の
製造方法に於て、前記半導体表面を清浄化した後、前記
清浄化表面を変成することを特徴とする化合物半導体装
置製造方法。 - 【請求項２０】請求項１１乃至１９に於て、前記半導体
表面及びその近傍のバルク中に水素原子を拡散させて不
純物準位を終端した後、前記半導体表面に前記不純物元
素を含ませることを特徴とする化合物半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854795A JPH098058A (ja) | 1995-06-15 | 1995-06-15 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854795A JPH098058A (ja) | 1995-06-15 | 1995-06-15 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098058A true JPH098058A (ja) | 1997-01-10 |
Family
ID=15455209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14854795A Pending JPH098058A (ja) | 1995-06-15 | 1995-06-15 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335828A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 表面安定化方法、及び半導体装置の製造方法 |
-
1995
- 1995-06-15 JP JP14854795A patent/JPH098058A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335828A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 表面安定化方法、及び半導体装置の製造方法 |
| JP4620333B2 (ja) * | 2003-05-09 | 2011-01-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5616947A (en) | Semiconductor device having an MIS structure | |
| KR20000006005A (ko) | 비소화갈륨계반도체본체위에산화층을구비한아티클,및아티클의제조방법 | |
| JP2006513572A (ja) | エンハンスメントモード金属酸化膜半導体電界効果トランジスタ及びその形成方法 | |
| JPH10135452A (ja) | 中間ギャップ作業関数タングステン・ゲートの製造方法 | |
| Nakagawa et al. | Atomic layer doped field‐effect transistor fabricated using Si molecular beam epitaxy | |
| JPH1022500A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US5780922A (en) | Ultra-low phase noise GE MOSFETs | |
| US20060157732A1 (en) | Fabrication of MOS-gated strained-Si and SiGe buried channel field effect transistors | |
| US8933488B2 (en) | Heterostructure field effect transistor with same channel and barrier configuration for PMOS and NMOS | |
| JPH0260063B2 (ja) | ||
| JP2764049B2 (ja) | 化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタ | |
| US5747838A (en) | Ultra-low phase noise GaAs MOSFETs | |
| JPH098058A (ja) | 化合物半導体装置及びその製造方法 | |
| JP2000101081A (ja) | ＧａＡｓに基づく半導体上に酸化物層を有する素子の製作方法 | |
| US5399230A (en) | Method and apparatus for etching compound semiconductor | |
| JP4050128B2 (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
| JPH06105718B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05335346A (ja) | 半導体装置及びその製造方法 | |
| JPH1012565A (ja) | ダイヤモンド半導体装置及びその製造方法 | |
| JPH05226343A (ja) | 化合物半導体中の酸素のゲッタリング | |
| Sharma | Ion implantation into GaAs | |
| JP3126890B2 (ja) | Ｍｉｓ構造を有する半導体装置及びその製造方法 | |
| JPH04233771A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0797638B2 (ja) | 電界効果トランジスタ | |
| Kar et al. | Physics and Technology of High-k Materials 9 |