JPH0973717A - デコ−ダ回路、及びこれを用いたｃｄ−ｒｏｍプレ−ヤ装置、並びに電子計算機 - Google Patents

Abstract

(57)【要約】 【課題】 同期語とデ−タを簡易な構成で連続的にホス
トＣＰＵに転送する。 【解決手段】 同期語検出器２２は、入力デ−タストリ
−ムから同期語を検出する。同期語が検出されると、マ
ルチプレクサ２３Ｂからは、バッファメモリ上のセクタ
の予め定められた先頭アドレス（２５６０×ｎ）に対し
て一定のオフセット（１２バイト分）をもったアドレス
が出力され、当該アドレスがバッファメモリ１３に与え
られる。即ち、その同期語の直後のデ−タが当該アドレ
スから順次書き込まれる。一方、オフセットの部分に
は、同期語と同じパタ−ンを有する疑似同期語が書き込
まれる。ホストＣＰＵ１４からのデ−タ転送命令に基づ
いて、疑似同期語とそれに続くデ−タが連続してホスト
ＣＰＵ１４へ転送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デ−タを固定長パ
ケットに分割し転送するシステムにおいて、独立した同
期信号を持たず、デ−タ中に同期語を埋め込むことで、
パケットの分割を行うようにしたデ−タ転送技術分野に
属するものであり、例えば、ＣＤ−ＲＯＭ（ＣＤを計算
機などにおけるデ−タの記憶に用いたもの）システムに
おいて、ＣＤフォ−マットから、デコ−ド後のデ−タ
を、ＣＤ−ＲＯＭフォ−マットとする回路に関するもの
で、特にバッファメモリ上のアドレスの管理に使用され
るものである。

【０００２】

【従来の技術】図３は、従来のＣＤ−ＲＯＭシステムの
構成を示している。１０は、ＣＤ−ＲＯＭプレ−ヤ装置
であり、１４は、外部装置（パソコンなど）である。Ｃ
Ｄ−ＲＯＭプレ−ヤ装置１０は、ＣＤプレ−ヤ１１と、
ＣＤ−ＲＯＭデコ−ダ回路１２と、バッファメモリ１３
とを有している。

【０００３】ＣＤプレ−ヤ１１は、ＣＤ−ＲＯＭに記憶
されているデ−タを読み出す。ここで、デ−タは、ＣＤ
−ＲＯＭに所定の規格で記憶されているため、ＣＤプレ
−ヤ１１から読み出されるデ−タは、図４に示すよう
に、所定のフォ−マットを有している。

【０００４】即ち、１セクタは、２３５２バイトから構
成され、同期語（ＳＹＮＣパタ−ン）とその他のデ−タ
を有している。同期語は、１２バイトから構成され、予
め決められた所定のパタ−ン（例えば、００ＦＦ…ＦＦ
００）を有している。その他のデ−タは、２３４０バイ
トから構成され、例えば、ヘッダ、サブヘッダ、ユ−ザ
デ−タ、ゼロデ−タ、ＥＤＣ（エラ−検出コ−ド）、Ｅ
ＥＣ（エラ−訂正コ−ド）、スペ−スなどを有してい
る。

【０００５】ＣＤ−ＲＯＭデコ−ダ回路１２は、ＣＤプ
レ−ヤ１１の出力デ−タ（入力デ−タストリ−ム）をバ
ッファメモリ（ＲＡＭ）１３に記憶すると共に、外部装
置（パソコンなど）１４からのデ−タ転送命令に基づ
き、バッファメモリ１３に記憶されたデ−タを外部装置
１４に転送する。

【０００６】即ち、バッファメモリ１３に所定量のデ−
タが記憶された後に、これら所定量のデ−タは、外部装
置１４からのデ−タ転送命令に基づき、まとめて外部装
置１４に転送される。

【０００７】これは、外部装置１４のデ−タの読み込み
がバッファメモリ１３へのデ−タの記憶よりも高速かつ
非同期に行われること、エラ−訂正を行うため、外部装
置１４のデ−タの読み込み時間を短縮するなどの理由に
よるものである。

【０００８】なお、バッファメモリ１３にデ−タを記憶
する際に、バッファメモリや外部装置がそのデ−タを処
理し易い所定のフォ−マットに変換しておくのがよい。
図５〜図８は、バッファメモリ上の各セクタに記憶され
るデ−タの配置方式の従来例を示すものである。

【０００９】図５の例の場合、入力デ−タストリ−ム
は、連続的にバッファメモリに転送され、かつ記憶され
る。しかし、このような構成では、同期語の検出を行っ
ていないため、同期語及びデ−タのバッファメモリ上の
アドレスが偶然により決まってしまう。即ち、ｍは、任
意の数となるため、同期語及びデ−タのバッファメモリ
上のアドレスを予測することができない。

【００１０】従って、バッファメモリ上のアドレスの管
理が全アドレスに対応する能力が求められるため、ソフ
ト的及びハ−ド的に複雑になり、外部装置へのデ−タの
転送、エラ−検出・訂正機能の実施などがスム−ズに行
えなくなる欠点がある。

【００１１】図６の例の場合、入力デ−タストリ−ムに
ついて同期語の検出を行い、その同期語の検出の直後の
デ−タから次の同期語までを、予め定めておいたセグメ
ントアドレス（先頭アドレス）から順次記憶させてい
る。

【００１２】このような構成では、予めアドレスの先頭
２５６０×ｎ（バッファメモリ上のセクタを２５６０バ
イトから構成した場合）が定められているため、各制御
においてｎという情報を別管理とすれば、セクタ内アド
レス２３５２相当の定められたアドレスをアクセスする
ことだけを考えればよいこととなり、バッファメモリ上
のアドレスの管理が容易になる。

【００１３】また、バッファメモリに同期語及びデ−タ
を記憶させる際に、ＣＤ−ＲＯＭ上のセクタ長さ（論理
フォ−マット長）とバッファメモリ上のセクタ長さを異
なるようにしている。即ち、ＣＤ−ＲＯＭ上では、セク
タ長さが２３５２バイト（規格で定められている）であ
るのに対し、バッファメモリ上では、セクタ長さを２５
６０（２¹¹＋２⁹ ）バイトに設定している。

【００１４】これは、セクタ長さが２５６０バイトの場
合の方が、セクタ長さが２３５２バイトの場合に比べ、
ｎ×２５６０の計算に必要なハ−ド量が少なくなるため
である。

【００１５】本例の場合、バッファメモリにおいて、実
際にデ−タをアクセスするためのアドレスは、セグメン
トアドレス（先頭アドレス）に、そのデ−タが存在する
セクタの論理アドレスを加えることにより求めることが
できる。

【００１６】例えば、１セクタが２５６０バイトから構
成される場合、セクタｎでは、セグメントアドレス２５
６０×ｎに、セクタｎでの論理アドレス（０〜２５６
０）を加えれば、実際にデ−タをアクセスするためのア
ドレスが得られる。

【００１７】また、セグメントアドレスは、同期語を検
出する度に更新される。即ち、同期語が検出されると、
セグメントアドレスが新たな値に更新され、かつ、論理
アドレスが元の値に初期化される。

【００１８】しかし、上記構成では、同期語を検出した
後に、その直後のデ−タをバッファメモリに記憶させる
ため、バッファメモリ上の各セクタにおいては、前半部
分にデ−タが記憶され、後半部分に次セクタの先頭の同
期語が記憶される。また、各セクタの最後尾には、何の
デ−タも記憶されない空の領域が生じる。

【００１９】従って、例えば、外部装置（ホストＣＰ
Ｕ）が、同期語とその同期語に続くデ−タｎを要求する
場合、まず、セクタｎ−１において同期語を読み出して
外部装置に転送すると共に、セクタｎにおいてデ−タｎ
を読み出して外部装置に転送しなければならない。

【００２０】即ち、セクタｎ−１の同期語とセクタｎの
デ−タｎは、バッファメモリ上において連続するアドレ
スに配置されていないため、外部装置への同期語及びデ
−タの転送は、２回に分けて行う必要がある。

【００２１】さらに、セグメントアドレス（先頭アドレ
ス） ＋ 論理アドレス（セクタ内アドレス）という管
理を考えると、異なるセクタに跨るデ−タの転送を行う
必要があるため、セグメントアドレス及び論理アドレス
を同時にプリセットする複雑なプロセスが要求される。

【００２２】図７の例の場合、同期語長（１２バイト）
と同じＦＩＦＯを用い、同期語を検出した後、ＦＩＦＯ
の遅延を利用して同期語及びデ−タを順次バッファメモ
リに転送している。従って、同期語と、その同期語に続
くデ−タは、バッファメモリ上のアドレスが連続とな
り、外部装置への同期語及びデ−タの転送が容易にな
る。

【００２３】しかし、上記構成によれば、ＦＩＦＯを用
いる必要があるため、ハ−ドが複雑になる欠点がある。
また、バッファメモリの一部をＦＩＦＯに転用する場合
には、同一デ−タを転送するのに必要なバスアクセスが
余分に必要になる。

【００２４】図８の例の場合、１つ前のセクタの同期語
（１２バイト）を検出した時点から２３４０（２３５２
−１２）バイト後に、次のセクタの同期語が表れること
を利用し、同期語を検出した時点から２３４０バイト後
からデ−タ（同期語を含む）をバッファメモリに書き込
んでいる。

【００２５】従って、バッファメモリ上の各セクタにお
いては、同期語と、その同期語に続くデ−タを、バッフ
ァメモリ上の連続したアドレスに配置することができ
る。しかし、例えば、ＣＤ−ＲＯＭ上のセクタｎのデ−
タ（同期語を含む）の書き込みは、ＣＤ−ＲＯＭ上の１
つ前のセクタｎ−１の同期語の検出が前提となるため、
ＣＤ−ＲＯＭ上のセクタｎ−１の同期語を検出してか
ら、ＣＤ−ＲＯＭ上のセクタｎの同期語とデ−タｎがバ
ッファメモリに記憶されるまでに、実質的に１セクタ分
の遅れ生じる。従って、このような構成では、サ−チ時
間が長くなるという欠点がある。

【００２６】

【発明が解決しようとする課題】このように、従来は、
各セクタのセグメントアドレス（先頭アドレス）にその
セクタの論理アドレスを加算してバッファメモリの物理
アドレス（実際のアドレス）にアクセスするシステムに
おいては、入力デ−タストリ−ムから同期語の検出を行
い、これをセグメントアドレスの更新及び論理アドレス
の初期化に利用している。

【００２７】しかし、デ−タフォ−マット上、同期語
は、ＣＤ−ＲＯＭ上の各セクタの先頭に配置されている
が、同期語の検出は、同期語を再生した後でしか行うこ
とができない。

【００２８】このため、バッファメモリ上のセクタの先
頭に同期語を配置することが難しい。また、同期語をバ
ッファメモリ上のセクタの先頭に配置するように構成す
ると、ハ−ド的及びソフト的に構成が複雑になったり、
デ−タのサ−チ時間が長くなるなどの欠点が生じる。

【００２９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、バッファメモリ上のセクタの先頭
に同期語を配置し、かつ、同期語とデ−タを連続したア
ドレスに配置することが可能なデコ−ダ回路、特にＣＤ
−ＲＯＭデコ−ダ回路を簡易な構成で提供することであ
る。

【００３０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデコ−ダ回路は、入力デ−タストリ−ムか
ら同期語を検出すると、バッファメモリ上のセクタの先
頭アドレスに対して一定のオフセットをもったアドレス
から前記同期語の直後のデ−タを順次書き込む手段と、
前記オフセットの部分に前記同期語と同じパタ−ンを有
する疑似同期語を書き込む手段と、前記バッファメモリ
に書き込まれた連続アドレスのデ−タを読み出して外部
装置へ転送する手段とを備えている。

【００３１】前記デコ−ダ回路は、前記バッファメモリ
上のセクタに対して該セクタの先頭アドレスから疑似同
期語、同期語以外の入力デ−タ、同期語の配列にてデ−
タを格納し、電源投入時に、前記バッファメモリ上のセ
クタのオフセットの部分に対して疑似同期語を書き込
む。

【００３２】本発明のＣＤ−ＲＯＭプレ−ヤ装置は、バ
ッファメモリと、前記バッファメモリに所定のアドレス
を与えてデ−タの書込み又は読出しを行うデコ−ダ回路
と、ＣＤ−ＲＯＭに書き込まれたデ−タを読み出し、こ
のデ−タを入力デ−タストリ−ムとして前記デコ−ダ回
路に与えるＣＤプレ−ヤとを備え、前記デコ−ダ回路
は、前記入力デ−タストリ−ムから同期語を検出する
と、前記バッファメモリ上のセクタの先頭アドレスに対
して一定のオフセットをもったアドレスから前記同期語
の直後のデ−タを順次書き込む手段と、前記オフセット
の部分に前記同期語と同じパタ−ンを有する疑似同期語
を書き込む手段と、前記バッファメモリに書き込まれた
連続アドレスのデ−タを読み出して外部装置へ転送する
手段とから構成されている。

【００３３】前記デコ−ダ回路は、前記バッファメモリ
上のセクタに対して該セクタの先頭アドレスから疑似同
期語、同期語以外の入力デ−タ、同期語の配列にてデ−
タを格納し、電源投入時に、前記バッファメモリ上のセ
クタのオフセットの部分に対して疑似同期語を書き込
む。

【００３４】本発明の電子計算機は、バッファメモリ
と、前記バッファメモリに所定のアドレスを与えてデ−
タの書込み又は読出しを行うデコ−ダ回路と、前記バッ
ファメモリから読み出されたデ−タについて所定の処理
を行う外部装置とを備え、前記デコ−ダ回路は、前記入
力デ−タストリ−ムから同期語を検出すると、前記バッ
ファメモリ上のセクタの先頭アドレスに対して一定のオ
フセットをもったアドレスから前記同期語の直後のデ−
タを順次書き込む手段と、前記オフセットの部分に前記
同期語と同じパタ−ンを有する疑似同期語を書き込む手
段と、前記外部装置からのデ−タ転送命令に基づいて、
前記バッファメモリに書き込まれた連続アドレスのデ−
タを読み出して前記外部装置へ転送する手段とから構成
されている。

【００３５】前記デコ−ダ回路は、前記バッファメモリ
上のセクタに対して該セクタの先頭アドレスから疑似同
期語、同期語以外の入力デ−タ、同期語の配列にてデ−
タを格納し、電源投入時に、前記バッファメモリ上のセ
クタのオフセットの部分に対して疑似同期語を書き込
む。

【００３６】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。図１は、本発
明の実施の形態に関わるＣＤ−ＲＯＭデコ−ダを示して
いる。このＣＤ−ＲＯＭデコ−ダは、単体で用いられる
他、図３に示されるように、ＣＤプレ−ヤ及びバッファ
メモリと共にＣＤ−ＲＯＭプレ−ヤ装置を構成したり、
又はパソコンなどの電子計算機にシステム化あるいは一
体化される。また、このＣＤ−ＲＯＭデコ−ダは、ＬＳ
Ｉとして、例えば１つの半導体チップ中に形成される。

【００３７】以下、ＣＤ−ＲＯＭデコ−ダ１２の構成に
ついて説明する。ＣＤプレ−ヤから供給される入力デ−
タストリ−ムは、ＳＩＰＯ（シリアルイン・パラレルア
ウト）回路２１に入力される。ＳＩＰＯ回路２１は、例
えば、１バイト（８ビット）のデ−タがたまったらデ−
タライト要求をバス調停回路３１に指示すると共に、こ
の１バイトのデ−タを同期語検出器２２及びマルチプレ
クサ２３Ａにそれぞれまとめて出力する。

【００３８】ここで、バス調停回路３１は、ＣＤプレ−
ヤの動作とは非同期、又はランダムに発生するホストＣ
ＰＵ１４からのデ−タリ−ド要求、疑似同期語ライト要
求の他、ＳＩＰＯ回路からのデ−タライト要求を受け
て、その優先順位に従って、順次、バッファメモリとの
アクセスの許可及び待機を制御するものである。

【００３９】同期語検出器２２は、ＳＩＰＯ回路２１か
ら供給されるデ−タを順次取り入れ、同期語（ＳＹＮＣ
パタ−ン）を検出する。同期語検出器２２は、同期語を
検出すると、カウンタ２４Ａをリセットすると共に、カ
ウンタ２４Ｂのカウント値を１つ進める。

【００４０】カウンタ２４Ａは、カウント値“１２”か
ら無制限にカウントを実行するものや、カウント値“１
２”から“２３６３”までカウントを実行する２３５２
進カウンタなどから構成される。カウンタ２４Ａは、各
セクタでの論理アドレスを設定するためのものである。

【００４１】カウンタ２４Ｂは、最初の同期語の検出に
より“０”又は前もって指定された値のロ−ドとなり、
以後、同期語を検出する度に１ずつカウント値を進め
る。カウンタ２４Ｂは、各セクタでのセグメントアドレ
ス（先頭アドレス）を設定するためのものである。

【００４２】バス調停回路３１は、デ−タライト要求を
受けると、カウンタ２４Ａのカウント値（論理アドレス
“Ａ１”）が加算器２６に出力されるようにマルチプレ
クサ２５Ａを制御すると共に、カウンタ２４Ｂのカウン
ト値“Ａ２”が乗算器２７に出力されるようにマルチプ
レクサ２５Ｂを制御する。

【００４３】乗算器２７は、カウンタ２４Ｂのカウント
値“Ａ２”に、バッファメモリ上のセクタ長さＫ（例え
ば、２５６０）を掛け合わせ、セグメントアドレス“Ａ
２×Ｋ”を生成し、このセグメントアドレス“Ａ２×
Ｋ”を加算器２６に供給する。

【００４４】加算器２６は、乗算器２７から出力される
セグメントアドレス“Ａ２×Ｋ”に、マルチプレクサ２
５Ａから出力される論理アドレス“Ａ１”を加算し、バ
ッファメモリ（例えば、ＲＡＭ）１３における物理アド
レス（実際のアドレス）を生成する。

【００４５】一方、バス調停回路３１は、ホストＣＰＵ
１４からデ−タリ−ド要求を受けると、カウンタ２８Ａ
のカウント値（論理アドレス“Ｂ１”）が加算器２６に
出力されるようにマルチプレクサ２５Ａを制御すると共
に、カウンタ２８Ｂのカウント値“Ｂ２”が乗算器２７
に出力されるようにマルチプレクサ２５Ｂを制御する。

【００４６】なお、カウンタ２８Ａは、デ−タ読み出し
時において各セクタでの論理アドレスを設定するための
ものであり、カウンタ２４Ｂは、デ−タ読み出し時にお
いて各セクタでのセグメントアドレス（先頭アドレス）
を設定するためのものである。カウンタ２８Ａ，２８Ｂ
の動作は、バス調停回路３１により制御されている。

【００４７】乗算器２７は、カウンタ２８Ｂのカウント
値“Ｂ２”に、バッファメモリ上の１セクタ長さＫ（例
えば、２５６０）を掛け合わせ、セグメントアドレス
“Ｂ２×Ｋ”を生成し、このセグメントアドレス“Ｂ２
×Ｋ”を加算器２６に供給する。

【００４８】加算器２６は、乗算器２７から出力される
セグメントアドレス“Ｂ２×Ｋ”に、マルチプレクサ２
５Ａから出力される論理アドレス“Ｂ１”を加算し、バ
ッファメモリ１３における物理アドレス（実際のアドレ
ス）を生成する。

【００４９】バス調停回路３１は、デ−タライト要求を
受けると、ＳＩＰＯ回路２１のデ−タがバッファメモリ
１３に供給されるようにマルチプレクサ２３Ａを制御
し、加算器２６から出力される物理アドレスがバッファ
メモリ１３に供給されるようにマルチプレクサ２３Ｂを
制御する。

【００５０】また、バス調停回路３１は、デ−タリ−ド
要求を受けると、少なくとも加算器２６から出力される
物理アドレスがバッファメモリ１３に供給されるように
マルチプレクサ２３Ｂを制御する。

【００５１】一方、バス調停回路３１は、疑似同期語ラ
イト要求を受けると、疑似同期語がバッファメモリ１３
に供給されるようにマルチプレクサ２３Ａを制御し、疑
似同期語アドレスがバッファメモリ１３に供給されるよ
うにマルチプレクサ２３Ｂを制御する。

【００５２】疑似同期語ライト要求は、例えば、ＣＤ−
ＲＯＭシステムの電源を投入した後、又は、バッファメ
モリ１３にデ−タを書き込んだ後、又は必要に応じて
（例えば、ホストＣＰＵから命令があった後に）、与え
られる。

【００５３】疑似同期語及び疑似同期語アドレスは、疑
似同期語ライト要求があったときに供給される。疑似同
期語は、同期語のパタ−ン（例えば、００ＦＦ…ＦＦ０
０）と同じパタ−ンを有している。

【００５４】なお、疑似同期語ライト要求を用いる理由
については、後に詳述する。バス調停回路３１は、デ−
タライト要求及び疑似同期語ライト要求を受けると、バ
ッファメモリ１３に与える書き込み信号／ＷＲをアクテ
ィブ状態にする。また、バス調停回路３１は、デ−タリ
−ド要求を受けると、バッファメモリ１３に与える読み
出し信号／ＲＤ及びアウトプットイネ−ブル信号／ＯＥ
をそれぞれアクティブ状態にする。

【００５５】次に、図１のＣＤ−ＲＯＭデコ−ダ回路の
動作について、図１及び図２を参照しながら詳細に説明
する。まず、入力デ−タストリ−ムが、ＣＤプレ−ヤか
らＳＩＰＯ回路２１に順次入力される。ＳＩＰＯ回路２
１は、例えば、１バイト（８ビット）のデ−タがたまっ
たらデ−タライト要求をバス調停回路３１に指示すると
共に、この１バイトのデ−タを同期語検出器２２及びマ
ルチプレクサ２３Ａにそれぞれまとめて出力する。

【００５６】同期語検出器２２は、ＳＩＰＯ回路２１か
ら供給されるデ−タを順次取り入れ、同期語（ＳＹＮＣ
パタ−ン）を検出する。同期語検出器２２は、同期語を
検出すると、カウンタ２４Ａをリセットすると共に、カ
ウンタ２４Ｂのカウント値を“０”に設定する（ユ−ザ
指定のアドレスをロ−ドするようにしてもよい）。

【００５７】従って、乗算器２７の出力値が“０”とな
り、バッファメモリ１３上のセクタｎ−１（ｎ＝１）の
セグメントアドレス（先頭アドレス）が“０”になる。
一方、カウンタ２４Ａは、まず、カウント値“１２”を
出力するため、バッファメモリ１３上の物理アドレス
は、“１２”となる。

【００５８】このため、ＣＤ−ＲＯＭ上のセクタｎ−１
（ｎ＝１）のデ−タｎ−１は、バッファメモリ上のセク
タｎ−１において、論理アドレス“１２”から書き込み
が開始される。即ち、バッファメモリ上のセクタｎ−１
の論理アドレス“０”〜“１１”に１２バイト分のオフ
セットが形成される。

【００５９】この後、デ−タｎ−１が、バッファメモリ
１３上のセクタｎ−１の論理アドレス“１２”〜“２３
５１”に順次書き込まれる。また、同期語検出器２２
が、ＣＤ−ＲＯＭ上のセクタｎ（ｎ＝１）の同期語を検
出すると、カウンタ２４Ａをリセットすると共に、カウ
ンタ２４Ｂのカウント値をインクリメントに“１”に設
定する。

【００６０】従って、乗算器２７の出力値が“１”とな
り、バッファメモリ１３上のセクタｎ（ｎ＝１）のセグ
メントアドレス（先頭アドレス）が“２５６０”に更新
される。一方、カウンタ２４Ａは、まず、カウント値
“１２”を出力するため、バッファメモリ１３上の物理
アドレスは、“２５７２”となる。

【００６１】このため、ＣＤ−ＲＯＭ上のセクタｎ（ｎ
＝１）のデ−タｎは、バッファメモリ上のセクタｎにお
いて、論理アドレス“１２”（物理アドレスは“２５７
２”）から書き込みが開始される。

【００６２】即ち、バッファメモリ上のセクタｎ−１の
論理アドレス“２３６４”〜“２５６０”に何のデ−タ
も記憶されない空の領域が生じると共に、バッファメモ
リ上のセクタｎの論理アドレス“０”〜“１１”に１２
バイト分のオフセットが形成される。

【００６３】この後、デ−タｎが、バッファメモリ１３
上のセクタｎの論理アドレス“１２”〜“２３５１”
（物理アドレスは、“２５７２”〜“４９１１”に順次
書き込まれる。

【００６４】また、このようにしてバッファメモリ１３
に書き込まれたデ−タに対して、所定の時期に所定の処
理（エラ−検出、エラ−訂正や、フォ−マットの確認な
ど）が行われる。

【００６５】次に、ホストＣＰＵ１４から、“セクタｎ
の生デ−タを転送しろ”、即ち“同期語とその同期語に
続くデ−タｎの内容を転送しろ”というデ−タリ−ド要
求がなされた場合について考える。

【００６６】まず、デ−タリ−ド要求がなされると、疑
似同期語ライト要求も同時になされるように構成する。
疑似同期語ライト要求がなされると、バス調停回路３１
は、疑似同期語がバッファメモリ１３に与えられるよう
にマルチプレクサ２３Ａを制御し、疑似同期語アドレス
がバッファメモリ１３に与えられるようにマルチプレク
サ２３Ｂを制御する。また、バス調停回路３１は、疑似
同期語ライト要求を受けると、バッファメモリ１３に与
える書き込み信号／ＷＲをアクティブ状態にする。

【００６７】疑似同期語は、同期語のパタ−ン（例え
ば、００ＦＦ…ＦＦ００）と同じパタ−ンを有し、疑似
同期語アドレスは、バッファメモリ１３上のセクタｎの
物理アドレス“２５６０×ｎ”〜“２５６０×ｎ＋１
１”に設定される。

【００６８】即ち、バッファメモリ１３上のセクタｎの
オフセット（論理アドレス“０”〜“１１”）に同期語
が書き込まれる。なお、バッファメモリ１３上のセクタ
ｎのオフセットへの疑似同期語の書き込みは、上述のよ
うに、ホストＣＰＵ１４からのデ−タの転送命令があっ
た後に行ってもよいし、又は、ＣＤ−ＲＯＭ読取り装置
の電源を投入した後や、バッファメモリ１３にデ−タを
書き込んだ後直ちに行ってもよい。

【００６９】次に、バス調停回路３１は、カウンタ２８
Ａのカウント値が“０”〜“２３５１”まで変化するよ
うに設定し、かつ、カウンタ２８Ｂのカウント値を
“ｎ”に設定する。また、バス調停回路３１は、バッフ
ァメモリ１３に与える読み出し信号／ＲＤ及びアウトプ
ットイネ−ブル信号／ＯＥをそれぞれアクティブ状態に
する。

【００７０】その結果、加算器２６からは、バッファメ
モリ１３上のセクタｎの連続した論理アドレス“０”〜
“２３５１”（物理アドレスは“２５６０×ｎ”〜“２
５６０×ｎ＋２３５１”）が出力され、バッファメモリ
１３上のセクタｎにおける同期語（オフセット部分に記
憶）とそれに続くデータｎが連続してホストＣＰＵ１４
に転送される。

【００７１】

【発明の効果】以上、説明したように、本発明のデコ−
ダ回路によれば、次のような効果を奏する。本発明のデ
コ−ダ回路においては、入力デ−タストリ−ム上のセク
タｎ−１における同期語を検出すると、バッファメモリ
上のセクタｎ−１においては、セグメントアドレスから
１２バイト（同期語のバイト数と同じ）分のオフセット
を設けた後に、デ−タｎ−１が順次書き込まれると共
に、入力デ−タストリ−ム上の次のセクタｎにおける同
期語が書き込まれる。

【００７２】また、入力デ−タストリ−ム上のセクタｎ
における同期語を検出すると、バッファメモリ上のセク
タｎにおいては、セグメントアドレスから１２バイト分
のオフセットを設けた後に、デ−タｎが順次書き込まれ
ると共に、入力デ−タストリ−ム上の次のセクタｎ＋１
における同期語が書き込まれる。

【００７３】即ち、上記構成によれば、バッファメモリ
上の各セクタの先頭には、セグメントアドレスから１２
バイト分のオフセットが設けられている。このため、例
えば、ホストＣＰＵが同期語とそれに続くデ−タｎを要
求する場合に、デ−タｎを転送する前に、オフセット部
分に同期語のパタ−ンと同じパタ−ンを予め書き込んで
おけば、連続した物理アドレス（セグメントアドレス＋
論理アドレス）によりバッファメモリをアクセスして、
ホストＣＰＵに同期語とそれに続くデ−タｎを転送する
ことができる。

【００７４】しかも、上記デコ−ダ回路は、同期語検出
器、カウンタ、マルチプレクサなどから簡単に構成する
ことができると共に、疑似同期語や疑似同期語アドレス
を供給する手段も、容易に形成できる。

【００７５】また、アドレス長１２ビットの論理アドレ
スを用いて各セクタのデ−タの実際のアドレス（物理ア
ドレス）の検出、エラ−検出・訂正、デ−タ転送管理な
どを行うことが可能なので、各処理を行う回路規模が、
バッファメモリフルサイズのアドレス長（１メガＲＡＭ
で１７ビット）に比べて小さくなる。

【００７６】また、バッファメモリ上のセクタを２５６
０バイトにしているため、セクタの選択、即ちセクタ番
号とそのセクタのセグメントアドレスとの掛け算が、ビ
ットシフトと１回の加算でのみ行うことができる。掛け
算結果は、９ビット長以上の上位アドレスのみ有効であ
るので、１２ビットの論理アドレスとの加算も容易であ
る。

【００７７】また、同期語に関しては、従来からＣＤ−
ＲＯＭフォ−マット上では、エラ−訂正を行なっておら
ず、バッファメモリに書き込んだ後に、何らかの手段を
用いて正しい同期語に訂正している。従って、本発明の
デコ−ダ回路を用いたＣＤ−ＲＯＭデコ−ダにおいて、
同期語をオフセット部分に書き込む機能の追加は、ハ−
ドやソフトの新たな追加や変更を伴わない。また、オフ
セット部分の同期語のエラ−訂正などをリアルタイムに
行う必要がない。

【００７８】さらに、本発明のデコ−ダ回路をＣＤオ−
ディオのデ−タをホストＣＰＵに転送することに用いた
場合には、同期語が存在しないため、バッファメモリに
は、論理アドレス“１２”〜“２３６４”の全てにデ−
タが書き込まれる。

【００７９】従って、このような場合には、ホストＣＰ
Ｕのデ−タの転送命令に基づき、論理アドレス“１２”
〜“２３６４”のデ−タをホストＣＰＵに転送するよう
にすればよい。

【００８０】なお、論理アドレス“１２”〜“２３６
４”の範囲でデ−タをアクセスすることは、従来よりＣ
Ｄ−ＲＯＭデコ−ダに必須の機能であるので、追加仕様
となるものではない。

【図面の簡単な説明】

【図１】本発明の実施の形態に関わるＣＤ−ＲＯＭデコ
−ダ回路を示す図。

【図２】図１の回路のバッファメモリの各セクタのデ−
タ配置を示す図。

【図３】従来のＣＤ−ＲＯＭシステムの構成を示す図。

【図４】ＣＤ−ＲＯＭデ−タフォ−マットの一例を示す
図。

【図５】従来のバッファメモリの各セクタにおけるデ−
タ配置を示す図。

【図６】従来のバッファメモリの各セクタにおけるデ−
タ配置を示す図。

【図７】従来のバッファメモリの各セクタにおけるデ−
タ配置を示す図。

【図８】従来のバッファメモリの各セクタにおけるデ−
タ配置を示す図。

【符号の説明】

１１ ：ＣＤプレ−ヤ、 １２ ：ＣＤ−ＲＯＭデコ−ダ回路、 １３ ：バッファメモリ、 １４ ：外部装置（パソコンなど）、 ２１ ：ＳＩＰＯ回路、 ２２ ：同期語検出器、 ２３Ａ，２３Ｂ，２５Ａ，２５Ｂ ：マルチプレクサ、 ２４Ａ，２４Ｂ，２８Ａ，２８Ｂ ：カウンタ、 ２６ ：加算器、 ２７ ：乗算器、 ３１ ：バス調停回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力デ−タストリ−ムから同期語を検出
   すると、バッファメモリ上のセクタの先頭アドレスに対
   して一定のオフセットをもったアドレスから前記同期語
   の直後のデ−タを順次書き込む手段と、 前記オフセットの部分に前記同期語と同じパタ−ンを有
   する疑似同期語を書き込む手段と、 前記バッファメモリに書き込まれた連続アドレスのデ−
   タを読み出して外部装置へ転送する手段とを具備するこ
   とを特徴とするデコ−ダ回路。
2. 【請求項２】 前記デコ−ダ回路は、前記バッファメモ
   リ上のセクタに対して該セクタの先頭アドレスから疑似
   同期語、同期語以外の入力デ−タ、同期語の配列にてデ
   −タを格納することを特徴とする請求項１記載のデコ−
   ダ回路。
3. 【請求項３】 前記デコ−ダ回路は、電源投入時に、前
   記バッファメモリ上のセクタのオフセットの部分に対し
   て疑似同期語を書き込むことを特徴とする請求項１又は
   ２記載のデコ−ダ回路。
4. 【請求項４】 バッファメモリと、前記バッファメモリ
   に所定のアドレスを与えてデ−タの書込み又は読出しを
   行うデコ−ダ回路と、ＣＤ−ＲＯＭに書き込まれたデ−
   タを読み出し、このデ−タを入力デ−タストリ−ムとし
   て前記デコ−ダ回路に与えるＣＤプレ−ヤとを具備し、
   前記デコ−ダ回路は、 前記入力デ−タストリ−ムから同期語を検出すると、前
   記バッファメモリ上のセクタの先頭アドレスに対して一
   定のオフセットをもったアドレスから前記同期語の直後
   のデ−タを順次書き込む手段と、 前記オフセットの部分に前記同期語と同じパタ−ンを有
   する疑似同期語を書き込む手段と、 前記バッファメモリに書き込まれた連続アドレスのデ−
   タを読み出して外部装置へ転送する手段とから構成され
   ていることを特徴とするＣＤ−ＲＯＭプレ−ヤ装置。
5. 【請求項５】 バッファメモリと、前記バッファメモリ
   に所定のアドレスを与えてデ−タの書込み又は読出しを
   行うデコ−ダ回路と、前記バッファメモリから読み出さ
   れたデ−タについて所定の処理を行う外部装置とを具備
   し、前記デコ−ダ回路は、 前記入力デ−タストリ−ムから同期語を検出すると、前
   記バッファメモリ上のセクタの先頭アドレスに対して一
   定のオフセットをもったアドレスから前記同期語の直後
   のデ−タを順次書き込む手段と、 前記オフセットの部分に前記同期語と同じパタ−ンを有
   する疑似同期語を書き込む手段と、 前記外部装置からのデ−タ転送命令に基づいて、前記バ
   ッファメモリに書き込まれた連続アドレスのデ−タを読
   み出して前記外部装置へ転送する手段とから構成されて
   いることを特徴とする電子計算機。