JPH0969075A - Bus circuit - Google Patents
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- JPH0969075A JPH0969075A JP7245194A JP24519495A JPH0969075A JP H0969075 A JPH0969075 A JP H0969075A JP 7245194 A JP7245194 A JP 7245194A JP 24519495 A JP24519495 A JP 24519495A JP H0969075 A JPH0969075 A JP H0969075A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、音声信号等のよう
に絶対値の小さなデータを多く含むデータ群のデジタル
処理を行うＣＰＵやＤＳＰ等の内部のブロック間等でデ
ータの送受信を行うバス回路に係り、特にバスにおける
消費電力の低減化を図ったバス回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus circuit for transmitting and receiving data between internal blocks such as a CPU and a DSP for digitally processing a data group including a large amount of data having a small absolute value such as a voice signal. In particular, the present invention relates to a bus circuit for reducing power consumption of a bus.
【０００２】[0002]
【従来の技術】従来、ＣＰＵやＤＳＰ等の内部のブロッ
ク間等でデータの送受信を行うバス回路は、図２に示す
ように、出力端子１２に入力された出力データを出力ド
ライバ１８を介してバス１１に出力し、このバス１１に
出力されたデータを、バスレシーバ２３を介して入力端
子１３に出力させる回路である。2. Description of the Related Art Conventionally, a bus circuit that transmits and receives data between internal blocks such as a CPU and a DSP transmits output data input to an output terminal 12 via an output driver 18 as shown in FIG. It is a circuit that outputs to the bus 11 and outputs the data output to the bus 11 to the input terminal 13 via the bus receiver 23.
【０００３】さらにこれを発展させ、図３に示すよう
に、トライステートバッファ型の出力ドライバ１８′を
用い、バス１１を用いないときは出力制御端子２４に制
御信号を与えて出力ドライバ１８′の出力を高インピー
ダンスにする回路が一般的に用いられている。By further developing this, as shown in FIG. 3, a tri-state buffer type output driver 18 'is used, and when the bus 11 is not used, a control signal is applied to the output control terminal 24 to output the output driver 18'. A circuit that makes the output high impedance is generally used.
【０００４】以下に図３のバス回路の動作を説明する。
出力ドライバ１８′は、出力制御端子２４が「１」のと
きバッファとして動作し、「０」のときは出力が高イン
ピーダンスとなる。出力端子１２に入力されたデータは
出力制御端子２４が「１」のときのみ、出力ドライバ１
８′を介してバス１１に出力される。さらにこのバス１
１に出力されたデータはバスレシーバ２３を介して入力
端子１３に出力され、このデータは入力端子１３以降の
回路に供給される。このときデータとしては、２の補数
表現されたデータが用いられるのが一般である。The operation of the bus circuit shown in FIG. 3 will be described below.
The output driver 18 'operates as a buffer when the output control terminal 24 is "1", and has a high impedance output when it is "0". The data input to the output terminal 12 is output to the output driver 1 only when the output control terminal 24 is "1".
It is output to the bus 11 via 8 '. Furthermore, this bus 1
The data output to 1 is output to the input terminal 13 via the bus receiver 23, and this data is supplied to the circuits after the input terminal 13. At this time, as the data, the data represented by 2's complement is generally used.
【０００５】図４に２の補数と１０進数とを比較して示
した。図４に示すように、絶対値が小さい場合、２の補
数は、値が正の場合に上位ビットは「０」であり、負の
場合は上記ビットは「１」である。FIG. 4 shows a two's complement number and a decimal number for comparison. As shown in FIG. 4, when the absolute value is small, the two's complement has a high-order bit of "0" when the value is positive, and has a high-order bit of "1" when the value is negative.
【０００６】一方、音声ＤＳＰ等で扱う音声データは、
一般に絶対値の小さいなデータを多く含み、かつデータ
の極性の入れ替わりが激しい。音声データは、一般的に
１６〜２０ビットのデータとして取り扱うことが多い
が、その上位８〜６ビットは全て「１」あるいは「０」
であるデータが多い。On the other hand, the voice data handled by the voice DSP etc.
Generally, it contains a lot of data with a small absolute value, and the polarity of the data is frequently changed. Generally speaking, audio data is often handled as 16 to 20 bits, but the upper 8 to 6 bits are all “1” or “0”.
There is a lot of data that is.
【０００７】[0007]
【発明が解決しようとする課題】この場合、極性の入れ
替わりが激しいため、バスの上位ビットに相当する線は
ロウレベル電圧とハイレベル電圧とが頻繁に入れ替わ
り、電力を大きく消費することになる。特に、バスは配
線長が長く、大きな配線容量がつくため、２の補数の音
声信号をバスに出力した場合、そのバスでの消費電力が
大きくなってしまう欠点を有していた。In this case, the polarities are switched so much that the low level voltage and the high level voltage of the line corresponding to the upper bit of the bus are frequently switched, which consumes a large amount of power. In particular, since the bus has a long wiring length and a large wiring capacity, there is a drawback that when a two's complement audio signal is output to the bus, the power consumption of the bus increases.
【０００８】また、上記欠点を解決する手段として、最
上位ビットを極性ビットとし、それ以下のビットで絶対
値を表現する図５に示すサインマグニチュードのデータ
を用いる手法も提案されている。この場合、極性の入れ
替わりで変化するのは最上位ビットのみであり、音声デ
ータのような絶対値の小さなデータをバスに通しても最
上位ビットを除いた上位ビットは「０」のままであり、
２の補数を用いたときのような電力の増加はない。As a means for solving the above-mentioned drawbacks, a method has been proposed in which the most significant bit is used as a polarity bit and the absolute value is expressed by bits less than that, which is shown in FIG. In this case, only the most significant bit changes due to the change of polarity, and even if data having a small absolute value such as voice data is passed through the bus, the upper bits except the most significant bit remain "0". ,
There is no increase in power as when using 2's complement.
【０００９】しかし、音声データの加減算、乗算等を行
う場合、従来から用いられてきた２の補数の加減算器、
乗算器等を用いることができず、特殊な加減算器、乗算
器を必要とする欠点を有している。However, when adding / subtracting or multiplying voice data, a two's complement adder / subtractor, which has been conventionally used,
It has a drawback that it cannot use a multiplier or the like and requires a special adder / subtractor or multiplier.
【００１０】本発明の目的は、上記した電力の欠点、お
よび２の補数以外のデータ形式を用いるときの演算回路
の複雑化に鑑み、データを２の補数で扱うことが可能で
且つバスで消費する電力を低減できるようにしたバス回
路を提供することにある。An object of the present invention is to allow data to be handled in 2's complement and to consume it on a bus in view of the above-mentioned drawbacks of power and complication of an arithmetic circuit when a data format other than 2's complement is used. It is to provide a bus circuit capable of reducing power consumption.
【００１１】[0011]
【課題を解決するための手段】本発明は、音声信号等の
ように絶対値の小さなデータを多く含むデータ群に関し
てデジタル処理を行うＣＰＵやＤＳＰ等の内部のブロッ
ク間等でデータの送受信を行うバス回路において、デー
タの最上位ビットが「０」のときは全データをそのまま
送信し、「１」のときはデータの最上位以外の全部又は
上位のビットを反転して送信し、データの最上位ビット
が「０」のときは全データをそのまま受信し、「１」の
ときはデータの最上位以外の全部又は上記上位のビット
を反転して受信することを特徴とするバス回路として構
成した。According to the present invention, data is transmitted and received between internal blocks such as a CPU and a DSP that perform digital processing on a data group including a large amount of data having a small absolute value such as a voice signal. In the bus circuit, when the most significant bit of the data is “0”, all the data is transmitted as it is, and when the most significant bit of the data is “1”, all but the most significant bits other than the most significant bit of the data are inverted and transmitted. When the high-order bit is "0", all data is received as it is, and when the high-order bit is "1", all but the most significant bit of the data or the above high-order bit is inverted and received. .
【００１２】[0012]
【発明の実施の形態】図１は本発明の実施の形態を示す
バス回路の回路図である。この回路は、図２の回路と同
様に、出力データが出力端子１２に入力し、出力ドライ
バ１８を介してバス１１に出力し、このバス１１に出力
されたデータはバスレシーバ２３を介して入力端子１３
に出力される。1 is a circuit diagram of a bus circuit showing an embodiment of the present invention. In this circuit, similarly to the circuit of FIG. 2, output data is input to the output terminal 12 and output to the bus 11 via the output driver 18, and the data output to the bus 11 is input via the bus receiver 23. Terminal 13
Is output to
【００１３】ただし、最上位ビットの出力端子１２は当
該ビットの出力ドライバ１８の入力側に接続するが、そ
れ以外のビットの出力端子１２は、スイッチ１５とイン
バータ１６の直列回路に対してスイッチ１４を並列接続
して構成した回路を介して、対応するビットの出力ドラ
イバ１８の入力側に接続する。そして、スイッチ１５は
最上位ビットの出力端子１２のデータが「１」のときオ
ンし、「０」のときオフとなる。スイッチ１４はその最
上位ビットの出力端子１２のデータをインバータ１７で
反転したデータが「１」のときオンし、「０」のときオ
フとなる。However, the output terminal 12 of the most significant bit is connected to the input side of the output driver 18 of the bit, but the output terminals 12 of the other bits are connected to the switch 15 and the inverter 16 in series with the switch 14. Is connected in parallel to the input side of the output driver 18 of the corresponding bit via a circuit configured by connecting in parallel. The switch 15 is turned on when the data of the output terminal 12 of the most significant bit is "1", and turned off when the data is "0". The switch 14 turns on when the data obtained by inverting the data of the output terminal 12 of the most significant bit by the inverter 17 is “1”, and turns off when the data is “0”.
【００１４】また、最上位ビットのバスレシーバ２３の
入力側は当該ビットのバス１１の配線にそのまま接続す
るが、それ以外のビットのバスレシーバ２３の入力側
は、スイッチ２０とインバータ２１の直列回路に対して
スイッチ１９を並列接続して構成した回路を介して、対
応するビットのバス１１に接続する。そして、スイッチ
２０は最上位ビットのバス１１のデータが「１」のとき
オン、「０」のときオフとなる。スイッチ１９はその最
上位ビットのバス１１のデータをインバータ２２で反転
したデータが「１」のときオン、「０」のときオフとな
る。The input side of the bus receiver 23 of the most significant bit is directly connected to the wiring of the bus 11 of the bit, but the input side of the bus receiver 23 of the other bits is the serial circuit of the switch 20 and the inverter 21. To the bus 11 of the corresponding bit via a circuit configured by connecting the switch 19 in parallel. The switch 20 is turned on when the data of the bus 11 of the most significant bit is "1" and turned off when the data is "0". The switch 19 is turned on when the data obtained by inverting the data of the bus 11 of the most significant bit by the inverter 22 is "1", and turned off when the data is "0".
【００１５】次に動作を説明する。最上位ビットの出力
端子１２のデータが「０」のときは、スイッチ１４がオ
ン、スイッチ１５がオフとなり、他の全ビットの出力端
子１２のデータがそのまま出力ドライバ１８を介してバ
ス１１に出力する。最上位ビットの出力端子１２のデー
タが「１」のときは、スイッチ１４がオフ、スイッチ１
５がオンとなり、他の全ビットの出力端子１２のデータ
がインバータ１６で反転されて出力ドライバ１８を介し
てバス１１に出力する。Next, the operation will be described. When the data of the output terminal 12 of the most significant bit is "0", the switch 14 is turned on and the switch 15 is turned off, and the data of the output terminals 12 of all other bits are output to the bus 11 via the output driver 18 as they are. To do. When the data of the output terminal 12 of the most significant bit is "1", the switch 14 is turned off and the switch 1
5 is turned on, the data of the output terminals 12 of all other bits are inverted by the inverter 16 and output to the bus 11 via the output driver 18.
【００１６】また、最上位ビットのバス１１のデータが
「０」のときは、スイッチ１９がオン、スイッチ２０が
オフとなり、他の全ビットのバス１１のデータがそのま
まバスレシーバ２３を介して入力端子１３に出力する。
最上位ビットのバス１１のデータが「１」のときは、ス
イッチ１９がオフ、スイッチ２０がオンとなり、他の全
ビットのバス１１のデータがインバータ２１で反転され
てバスレシーバ１３を介して入力端子１３に出力する。Further, when the data of the bus 11 of the most significant bit is "0", the switch 19 is turned on and the switch 20 is turned off, and the data of the bus 11 of all other bits are directly input via the bus receiver 23. Output to terminal 13.
When the data of the bus 11 of the most significant bit is “1”, the switch 19 is turned off and the switch 20 is turned on, and the data of the bus 11 of all other bits is inverted by the inverter 21 and input through the bus receiver 13. Output to terminal 13.
【００１７】以上により、入力端子１３の各ビットに
は、出力端子１２の各ビットに入力したデータと同じデ
ータが得られる。このため、出力端子１２に２の補数の
データを出力すると、入力端子１２には、２の補数のデ
ータが得られる。As described above, the same data as the data input to each bit of the output terminal 12 is obtained in each bit of the input terminal 13. Therefore, when 2's complement data is output to the output terminal 12, 2's complement data is obtained at the input terminal 12.
【００１８】また、２の補数データを出力端子１３に出
力すると、バス１１には、図６に示すように、サインマ
グニチュードに類似した、最上位ビットで極性を表示
し、それ以外のビットで絶対値を表したコードが出力さ
れる。しかも、サインマグチュードでは４ビットで１０
進表示の−７から７までしか表現できないのに対して、
ここでは、４ビットで１０進表示の−８から７までの２
の補数と同等の量の表現ができる。When the 2's complement data is output to the output terminal 13, the polarity of the most significant bit, which is similar to the sine magnitude, is displayed on the bus 11 as shown in FIG. The code representing the value is output. Moreover, with sine magnitude, it is 10 with 4 bits.
While you can only express from -7 to 7 in hexadecimal notation,
Here, 2 bits from -8 to 7 in decimal with 4 bits
It is possible to express an amount equivalent to the complement of.
【００１９】このため、上位８〜６ビットは全て「１」
あるいは「０」であるデータが多く極性の入れ替わりが
激しい２の補数表現される音声データをバスに通して
も、最上位ビット以外のバスの上位ビットに相当する線
はロウレベル電圧のままとなり、大幅な低電力化が可能
となる。Therefore, the upper 8 to 6 bits are all "1".
Alternatively, even if audio data represented by two's complement which has a lot of data of "0" and whose polarities are changed significantly is passed through the bus, the lines corresponding to the upper bits of the bus other than the most significant bit remain at the low level voltage, and It is possible to achieve low power consumption.
【００２０】このように、本発明は、バスへの出力デー
タおよびバスからの入力データを２の補数で取り扱うこ
とが好適であり、ＤＳＰ、ＣＰＵ内の演算回路は従来の
ものを使用でき、且つバスにはデータの極性が入れ替わ
っても最上位ビットを除くデータの上位ビットの値は変
化しないようにできる。As described above, according to the present invention, it is preferable that the output data to the bus and the input data from the bus are handled by the two's complement, and the arithmetic circuits in the DSP and CPU can use the conventional ones, and Even if the polarities of the data are exchanged on the bus, the values of the upper bits of the data except the most significant bit can be kept unchanged.
【００２１】なお、前記したように２の補数表現される
音声データは一般的に１６〜２０ビットのデータとして
扱うことが多いが、その上位８〜６ビットはすべて
「１」又は「０」であるデータが多いので、バスの上位
８〜６ビットのみに本発明を適用することもできる。つ
まり、最上位ビットが「１」のときにデータの最上位以
外の上位のビットを反転して受信／送信するようにする
こともできる。As described above, the voice data represented by 2's complement is generally handled as data of 16 to 20 bits, but the upper 8 to 6 bits are all "1" or "0". Since there is much data, the present invention can be applied only to the upper 8 to 6 bits of the bus. That is, when the most significant bit is "1", the upper bits other than the most significant bit of the data can be inverted and received / transmitted.
【００２２】また、本発明のバス回路は、２の補数表現
されるデータをそこに出力し、そこから入力する場合に
好適であるが、扱うデータ形式は２の補数表現されるデ
ータに限られるものではなく、これと類似に表現される
データでも同様の作用効果を得ることができる。Further, the bus circuit of the present invention is suitable for the case where the data represented by 2's complement is output to and input from there, but the data format handled is limited to the data represented by 2's complement. The same action and effect can be obtained with data expressed in a similar manner.
【００２３】[0023]
【発明の効果】以上から本発明は、音声信号等のように
絶対値の小さなデータを多く含むデータ群の処理回路に
用いると、配線長が長く寄生容量が大きいために電力を
大幅に消費するバス回路の上位ビットを「０」のままと
することができ、上位ビットのバス線の充放電を無くす
ることができ、バス回路を低電力化できる。As described above, according to the present invention, when it is used in a processing circuit for a data group including a large amount of data having a small absolute value such as a voice signal, the wiring length is long and the parasitic capacitance is large, so that the power is significantly consumed. The upper bits of the bus circuit can be left as "0", the charging / discharging of the bus line of the upper bits can be eliminated, and the power consumption of the bus circuit can be reduced.
【００２４】また、バスの入力端子、出力端子では２の
補数表現のコードを取り扱うことができるため、演算回
路等に従来回路をそのまま用いることもできる。Since the code of the two's complement representation can be handled at the input terminal and the output terminal of the bus, the conventional circuit can be used as it is as the arithmetic circuit.
【００２５】さらに、音声データは一般的に１６〜２０
ビットのデータとして扱うことが多いが、その上位８〜
６ビットはすべて「１」又は「０」であるデータが多い
ので、バスの上位８〜６ビットのみに本発明を適用して
も上記と同様の効果が得られる。Furthermore, the voice data is generally 16 to 20.
Often handled as bit data, but the higher 8
Since most of 6 bits are data of "1" or "0", the same effect as above can be obtained by applying the present invention to only the upper 8 to 6 bits of the bus.
【図１】 本発明の実施の形態を示すバス回路の回路図
である。FIG. 1 is a circuit diagram of a bus circuit showing an embodiment of the present invention.
【図２】 従来のバス回路の回路図である。FIG. 2 is a circuit diagram of a conventional bus circuit.
【図３】 従来の別の例のバス回路の回路図である。FIG. 3 is a circuit diagram of another conventional bus circuit.
【図４】 ２の補数表現のコードの説明図である。FIG. 4 is an explanatory diagram of a code of 2's complement representation.
【図５】 サインマグネチュード表現のコードの説明図
である。FIG. 5 is an explanatory diagram of a sign-magnitude representation code.
【図６】 本発明の実施の形態のバス回路のバス上のコ
ードの説明図である。FIG. 6 is an explanatory diagram of codes on a bus of the bus circuit according to the embodiment of this invention.
１１：バス、１２：出力端子、１３：入力端子、１４、
１５：スイッチ、１６、１７：インバータ、１８：出力
ドライバ、１９、２０：スイッチ、２１、２２：インバ
ータ、２３：バスレシーバ。11: bus, 12: output terminal, 13: input terminal, 14,
15: switch, 16 and 17: inverter, 18: output driver, 19 and 20: switch, 21 and 22: inverter, 23: bus receiver.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 享邦 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 重松 智志 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 ─────────────────────────────────────────────────── --- Continuation of the front page (72) Inventor Kyokuni Nishida 1-1-6 Uchisaiwai-cho, Chiyoda-ku, Tokyo Nihon Telegraph and Telephone Corporation (72) Inventor Satoshi Shigematsu 1-1-6 Uchisai-cho, Chiyoda-ku, Tokyo No. Japan Telegraph and Telephone Corporation
Claims (1)
を多く含むデータ群に関してデジタル処理を行うＣＰＵ
やＤＳＰ等の内部のブロック間等でデータの送受信を行
うバス回路において、 データの最上位ビットが「０」のときは全データをその
まま送信し、「１」のときはデータの最上位以外の全部
又は上位のビットを反転して送信し、 データの最上位ビットが「０」のときは全データをその
まま受信し、「１」のときはデータの最上位以外の全部
又は上記上位のビットを反転して受信する、 ことを特徴とするバス回路。1. A CPU for digitally processing a data group including a large amount of data having a small absolute value such as a voice signal.
In a bus circuit that transmits and receives data between internal blocks such as a DSP and DSP, when the most significant bit of data is "0", all data is transmitted as it is, and when it is "1", data other than the most significant data is transmitted. All or upper bits are inverted and transmitted, when the most significant bit of data is "0", all data is received as it is, and when it is "1", all but the most significant bit of the data or the above upper bits are transmitted. A bus circuit characterized by being inverted and received.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7245194A JPH0969075A (en) | 1995-08-31 | 1995-08-31 | Bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7245194A JPH0969075A (en) | 1995-08-31 | 1995-08-31 | Bus circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969075A true JPH0969075A (en) | 1997-03-11 |
Family
ID=17130027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7245194A Pending JPH0969075A (en) | 1995-08-31 | 1995-08-31 | Bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969075A (en) |
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1995
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |