JPH0964301A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0964301A JPH0964301A JP7215784A JP21578495A JPH0964301A JP H0964301 A JPH0964301 A JP H0964301A JP 7215784 A JP7215784 A JP 7215784A JP 21578495 A JP21578495 A JP 21578495A JP H0964301 A JPH0964301 A JP H0964301A
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- opening
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Abstract
(57)【要約】
【課題】エッチング時の異常食刻および熱処理時の空洞
の発生を抑制し、これらに起因する欠陥を防止し、埋め
込み深さの制御性、歩留まり、信頼性に優れた埋め込み
技術を用いた半導体装置およびその製造方法を提供す
る。 【解決手段】半導体基板１または阻止層２に所望の穴ま
たは溝３を開口し、開口部３および基板１または層２上
に所望の埋め込み物質４を多結晶体として堆積し、イオ
ン注入により多結晶体の所望の深さの領域を非晶質化し
て非晶質体領域５を形成し、熱処理により非晶質体領域
５を優先的に結晶成長させて開口部を断面方向に横切る
結晶粒６とすることにより、エッチング速度がこの結晶
粒６において遅くなることを利用して、埋め込み深さを
制御する。
の発生を抑制し、これらに起因する欠陥を防止し、埋め
込み深さの制御性、歩留まり、信頼性に優れた埋め込み
技術を用いた半導体装置およびその製造方法を提供す
る。 【解決手段】半導体基板１または阻止層２に所望の穴ま
たは溝３を開口し、開口部３および基板１または層２上
に所望の埋め込み物質４を多結晶体として堆積し、イオ
ン注入により多結晶体の所望の深さの領域を非晶質化し
て非晶質体領域５を形成し、熱処理により非晶質体領域
５を優先的に結晶成長させて開口部を断面方向に横切る
結晶粒６とすることにより、エッチング速度がこの結晶
粒６において遅くなることを利用して、埋め込み深さを
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、穴または溝を有す
る半導体装置とその製造方法において、歩留まり、信頼
性、エッチングの制御性に優れた穴または溝の埋め込み
技術に関する。
る半導体装置とその製造方法において、歩留まり、信頼
性、エッチングの制御性に優れた穴または溝の埋め込み
技術に関する。
【０００２】
【従来の技術】メモリ−等の高集積半導体装置において
は、配線や素子を３次元的に形成することにより集積度
を向上させる技術が一般的になっている。このように３
次元的に構成された素子間を電気的に接続したり絶縁す
るために、穴もしくは溝を形成して、この穴もしくは溝
に適当な物質を埋め込む技術が多く用いられている。
は、配線や素子を３次元的に形成することにより集積度
を向上させる技術が一般的になっている。このように３
次元的に構成された素子間を電気的に接続したり絶縁す
るために、穴もしくは溝を形成して、この穴もしくは溝
に適当な物質を埋め込む技術が多く用いられている。
【０００３】例えば、多層配線において、層間絶縁膜に
開孔された微細なコンタクトホ−ルや埋め込み配線用の
溝へ導電体を埋め込む技術が非常に重要になっている。
また、４メガビット以上のＤＲＡＭ（Dynamic Random A
ccess Memory）では、基板中に開孔された溝内に形成さ
れたキャパシタ（トレンチキャパシタ）や、ゲ−ト電極
上に積み上げられたキャパシタ（スタックトキャパシ
タ）により構成されたメモリ−セルを用いている。この
ようなトレンチキャパシタを形成するために、多結晶シ
リコン膜等を溝内に制御性よく埋め込む技術は必須であ
る。
開孔された微細なコンタクトホ−ルや埋め込み配線用の
溝へ導電体を埋め込む技術が非常に重要になっている。
また、４メガビット以上のＤＲＡＭ（Dynamic Random A
ccess Memory）では、基板中に開孔された溝内に形成さ
れたキャパシタ（トレンチキャパシタ）や、ゲ−ト電極
上に積み上げられたキャパシタ（スタックトキャパシ
タ）により構成されたメモリ−セルを用いている。この
ようなトレンチキャパシタを形成するために、多結晶シ
リコン膜等を溝内に制御性よく埋め込む技術は必須であ
る。
【０００４】以下、多結晶シリコン膜を所望の溝内に埋
め込む従来の方法について、図５を用いて説明する。半
導体基板１に酸化膜３６を形成し、溝３を開孔した後、
多結晶シリコン膜４を堆積する（図５の（ａ））。例え
ばドライエッチング法により溝以外の部分に堆積した多
結晶シリコン膜４を除去し、さらに所望の深さまで食刻
を行う。
め込む従来の方法について、図５を用いて説明する。半
導体基板１に酸化膜３６を形成し、溝３を開孔した後、
多結晶シリコン膜４を堆積する（図５の（ａ））。例え
ばドライエッチング法により溝以外の部分に堆積した多
結晶シリコン膜４を除去し、さらに所望の深さまで食刻
を行う。
【０００５】この時、穴３の中心に沿って食刻の速い領
域が存在して、多結晶シリコン膜４が図５の（ｂ）に示
すような異常食刻形状を有し、埋め込み深さの制御が困
難であるだけでなく、隙間なく埋め込むことが不可能と
なってしまう。
域が存在して、多結晶シリコン膜４が図５の（ｂ）に示
すような異常食刻形状を有し、埋め込み深さの制御が困
難であるだけでなく、隙間なく埋め込むことが不可能と
なってしまう。
【０００６】さらに、前述の多結晶シリコン膜４の食刻
を行う前に、例えば９００℃程度の熱処理を経ると、図
５の（ｃ）に示すように穴の中心に沿って、空洞３５が
発生するという問題が生じる。
を行う前に、例えば９００℃程度の熱処理を経ると、図
５の（ｃ）に示すように穴の中心に沿って、空洞３５が
発生するという問題が生じる。
【０００７】
【発明が解決しようとする課題】このように、食刻時に
食刻反応材の拡散が早い部分や、熱処理時に埋め込み原
子および空孔の拡散の早い部分が穴の中心に沿って存在
する。これらの原因を解析した結果、この現象は、食刻
反応材や埋め込み原子および空孔の拡散が結晶粒界にお
いて速いことと、多結晶シリコン膜を穴に堆積する時に
多結晶シリコン膜が穴の底だけでなく穴の側壁からも順
次堆積することにより穴の中心に結晶粒界が存在するこ
とに起因することがわかった。
食刻反応材の拡散が早い部分や、熱処理時に埋め込み原
子および空孔の拡散の早い部分が穴の中心に沿って存在
する。これらの原因を解析した結果、この現象は、食刻
反応材や埋め込み原子および空孔の拡散が結晶粒界にお
いて速いことと、多結晶シリコン膜を穴に堆積する時に
多結晶シリコン膜が穴の底だけでなく穴の側壁からも順
次堆積することにより穴の中心に結晶粒界が存在するこ
とに起因することがわかった。
【０００８】このように、従来の半導体装置の形成方法
では、エッチング時の異常食刻あるいは熱処理時の空洞
の発生により、微細な穴に制御性よく所望の膜を埋め込
むことが困難であった。特に素子の微細化に伴い、クォ
−タミクロン（０．２５μｍ）領域の微細な穴へ埋め込
みを行う時に、この問題は致命的な欠陥の発生を招いて
しまう。
では、エッチング時の異常食刻あるいは熱処理時の空洞
の発生により、微細な穴に制御性よく所望の膜を埋め込
むことが困難であった。特に素子の微細化に伴い、クォ
−タミクロン（０．２５μｍ）領域の微細な穴へ埋め込
みを行う時に、この問題は致命的な欠陥の発生を招いて
しまう。
【０００９】本発明の目的は、微細な穴に所望の膜を埋
め込む工程において、エッチング時の異常食刻および熱
処理時の空洞の発生を抑制し、これらに起因する欠陥を
防止し、埋め込み深さの制御性、歩留まり、信頼性に優
れた埋め込み技術を用いた半導体装置およびその製造方
法を提供することである。
め込む工程において、エッチング時の異常食刻および熱
処理時の空洞の発生を抑制し、これらに起因する欠陥を
防止し、埋め込み深さの制御性、歩留まり、信頼性に優
れた埋め込み技術を用いた半導体装置およびその製造方
法を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、半導体基
板または前記基板上に形成された層に開口された開口部
に所望の物質が埋め込まれた構造を有し、前記開口部内
の物質が前記開口部を断面方向に横切る結晶粒構造を有
することを特徴とする。
達成するために、本発明による半導体装置は、半導体基
板または前記基板上に形成された層に開口された開口部
に所望の物質が埋め込まれた構造を有し、前記開口部内
の物質が前記開口部を断面方向に横切る結晶粒構造を有
することを特徴とする。
【００１１】また本発明による半導体装置の製造方法
は、半導体基板または前記基板上に形成された層に開口
された開口部に所望の物質が埋め込まれた構造を有する
半導体装置の製造方法において、前記基板または前記層
に所望の穴または溝を開口する工程と、前記開口部およ
び前記基板または前記層上に開口部を埋め込む物質を多
結晶体として堆積する工程と、イオン注入により前記多
結晶体の所望の深さの領域を非晶質化する工程と、熱処
理により前記非晶質体領域を優先的に結晶成長させて前
記開口部を断面方向に横切る結晶粒とする工程とを具備
することを特徴とする。
は、半導体基板または前記基板上に形成された層に開口
された開口部に所望の物質が埋め込まれた構造を有する
半導体装置の製造方法において、前記基板または前記層
に所望の穴または溝を開口する工程と、前記開口部およ
び前記基板または前記層上に開口部を埋め込む物質を多
結晶体として堆積する工程と、イオン注入により前記多
結晶体の所望の深さの領域を非晶質化する工程と、熱処
理により前記非晶質体領域を優先的に結晶成長させて前
記開口部を断面方向に横切る結晶粒とする工程とを具備
することを特徴とする。
【００１２】上記手段を講じた結果、本発明による半導
体装置は、埋め込み物質が開口部を断面方向に横切る結
晶粒構造を有し、この結晶粒は断面方向に横切る構造で
あるため深さ方向の結晶粒界が存在しない。一般に食刻
反応材の拡散速度は結晶粒界で速いため、この物質を除
去するための食刻がこの結晶粒に到達した時点で、食刻
反応材の深さ方向の拡散が抑制され、食刻速度が低下す
る。このように、食刻をこの粒成長させた領域において
制御性良く止めることが可能となるため、所望の食刻深
さと、欠陥のない埋め込み形状を有する半導体装置を提
供することができる。
体装置は、埋め込み物質が開口部を断面方向に横切る結
晶粒構造を有し、この結晶粒は断面方向に横切る構造で
あるため深さ方向の結晶粒界が存在しない。一般に食刻
反応材の拡散速度は結晶粒界で速いため、この物質を除
去するための食刻がこの結晶粒に到達した時点で、食刻
反応材の深さ方向の拡散が抑制され、食刻速度が低下す
る。このように、食刻をこの粒成長させた領域において
制御性良く止めることが可能となるため、所望の食刻深
さと、欠陥のない埋め込み形状を有する半導体装置を提
供することができる。
【００１３】このような半導体装置の製造方法におい
て、埋め込み物質は多結晶体または非晶質体として堆積
される。また、イオン注入されるイオンはこの物質を構
成する元素の少なくとも１つを含むものが選択される。
例えば物質が多結晶シリコンであればシリコンイオンが
使用され、アルミニウムであればアルミニウムイオンが
使用される。
て、埋め込み物質は多結晶体または非晶質体として堆積
される。また、イオン注入されるイオンはこの物質を構
成する元素の少なくとも１つを含むものが選択される。
例えば物質が多結晶シリコンであればシリコンイオンが
使用され、アルミニウムであればアルミニウムイオンが
使用される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明による第１の
実施の形態を示す工程断面図である。半導体基板１上に
例えば酸化膜あるいは窒化膜等のイオン注入阻止層２を
形成し、通常のリソグラフィ−法と、例えばＲＩＥ（反
応性イオンエッチング）等のエッチング技術を用いて阻
止層２と基板１をエッチングして基板１に溝３を形成す
る。この後、例えばフォスフィン（ＰＨ3 ）とシラン
（ＳｉＨ4 ）を原料ガスとしたＣＶＤ（Chemical Vapor
Deposition ）法等を用いて、燐濃度が１０21〜１０22
ｃｍ-3の多結晶シリコン膜４を堆積する（図１の
（ａ））。
て図面を参照して説明する。図１は本発明による第１の
実施の形態を示す工程断面図である。半導体基板１上に
例えば酸化膜あるいは窒化膜等のイオン注入阻止層２を
形成し、通常のリソグラフィ−法と、例えばＲＩＥ（反
応性イオンエッチング）等のエッチング技術を用いて阻
止層２と基板１をエッチングして基板１に溝３を形成す
る。この後、例えばフォスフィン（ＰＨ3 ）とシラン
（ＳｉＨ4 ）を原料ガスとしたＣＶＤ（Chemical Vapor
Deposition ）法等を用いて、燐濃度が１０21〜１０22
ｃｍ-3の多結晶シリコン膜４を堆積する（図１の
（ａ））。
【００１５】次に、従来と異なり、例えば１００ｋｅＶ
〜１０ＭｅＶの加速電圧でシリコンイオンのイオン注入
を行い、溝３の所望の深さの多結晶シリコン膜４を非晶
質シリコン層５にする。この時、先に形成された阻止層
２はシリコンイオンが基板１に注入されることを防止す
る（図１の（ｂ））。したがって、阻止層２の材質と膜
厚は、イオン注入の加速電圧に応じて適宜設定する必要
がある。
〜１０ＭｅＶの加速電圧でシリコンイオンのイオン注入
を行い、溝３の所望の深さの多結晶シリコン膜４を非晶
質シリコン層５にする。この時、先に形成された阻止層
２はシリコンイオンが基板１に注入されることを防止す
る（図１の（ｂ））。したがって、阻止層２の材質と膜
厚は、イオン注入の加速電圧に応じて適宜設定する必要
がある。
【００１６】この後、例えば８００℃〜１０００℃の不
活性ガス雰囲気中において１０〜１００分の熱処理を行
うことにより、非晶質シリコン層５を選択的に粒成長さ
せて、溝３を断面方向に横切る結晶粒６を形成する。次
に、例えばテトラフルオロメタン（ＣＦ4 ）と酸素（Ｏ
2 ）のマイクロ波放電を用いたダウンストリ−ムエッチ
ング法（通称ＣＤＥ（Cemical Dry Etching ））を用い
て多結晶シリコン膜４を食刻する。結晶粒６中には深さ
方向の結晶粒界が存在しないため、食刻が結晶粒６に到
達した時点で、食刻反応材の深さ方向の拡散が抑制さ
れ、食刻速度が低下する。このために、食刻をこの粒成
長させた領域において制御性良く止めることが可能とな
り、所望の食刻深さを有し、欠陥のない埋め込み形状を
形成することができる。
活性ガス雰囲気中において１０〜１００分の熱処理を行
うことにより、非晶質シリコン層５を選択的に粒成長さ
せて、溝３を断面方向に横切る結晶粒６を形成する。次
に、例えばテトラフルオロメタン（ＣＦ4 ）と酸素（Ｏ
2 ）のマイクロ波放電を用いたダウンストリ−ムエッチ
ング法（通称ＣＤＥ（Cemical Dry Etching ））を用い
て多結晶シリコン膜４を食刻する。結晶粒６中には深さ
方向の結晶粒界が存在しないため、食刻が結晶粒６に到
達した時点で、食刻反応材の深さ方向の拡散が抑制さ
れ、食刻速度が低下する。このために、食刻をこの粒成
長させた領域において制御性良く止めることが可能とな
り、所望の食刻深さを有し、欠陥のない埋め込み形状を
形成することができる。
【００１７】第２の実施の形態として、ＤＲＡＭのトレ
ンチキャパシタの製造工程に本発明を適用した場合を図
２を用いて説明する。この図の実施の形態ではトレンチ
キャパシタは素子分離膜の縁部に形成される。まず、素
子分離絶縁膜７、および拡散層８が形成されたシリコン
基板１上に例えば１０ｎｍの酸化膜（ＳｉＯ2 ）９と２
００ｎｍの窒化膜（ＳｉＮ）１０および６００ｎｍの酸
化膜（ＳｉＯ2 ）１１を形成する。次に、通常のリソグ
ラフィ技術およびＲＩＥ法を用いて溝３を形成する（図
２の（ａ））。
ンチキャパシタの製造工程に本発明を適用した場合を図
２を用いて説明する。この図の実施の形態ではトレンチ
キャパシタは素子分離膜の縁部に形成される。まず、素
子分離絶縁膜７、および拡散層８が形成されたシリコン
基板１上に例えば１０ｎｍの酸化膜（ＳｉＯ2 ）９と２
００ｎｍの窒化膜（ＳｉＮ）１０および６００ｎｍの酸
化膜（ＳｉＯ2 ）１１を形成する。次に、通常のリソグ
ラフィ技術およびＲＩＥ法を用いて溝３を形成する（図
２の（ａ））。
【００１８】この後、例えばタンタルアルコキシドおよ
び酸素を用いたＣＶＤ法により酸化タンタル（Ｔａ2 Ｏ
5 ）１２を溝内に露出している基板表面に堆積する。そ
れに続いて、フォスフィンおよびシランを用いたＣＶＤ
法により１０20〜１０22ｃｍ-3の燐濃度を含む非晶質シ
リコン１３を堆積する。次に、例えば１００ｋｅＶ〜１
０ＭｅＶの加速電圧でシリコンイオンをイオン注入する
ことにより、拡散層領域８よりも下方に位置する所望の
深さ領域１４のシリコン濃度を上昇させる（図２の
（ｂ））。
び酸素を用いたＣＶＤ法により酸化タンタル（Ｔａ2 Ｏ
5 ）１２を溝内に露出している基板表面に堆積する。そ
れに続いて、フォスフィンおよびシランを用いたＣＶＤ
法により１０20〜１０22ｃｍ-3の燐濃度を含む非晶質シ
リコン１３を堆積する。次に、例えば１００ｋｅＶ〜１
０ＭｅＶの加速電圧でシリコンイオンをイオン注入する
ことにより、拡散層領域８よりも下方に位置する所望の
深さ領域１４のシリコン濃度を上昇させる（図２の
（ｂ））。
【００１９】さらに、例えば８００℃〜１０００℃の不
活性ガス雰囲気中において熱処理を行い、シリコン密度
を上昇させた領域１４を選択的に粒成長させ、溝を断面
方向に横切る結晶粒６を形成する。この後、例えばダウ
ンストリ−ムエッチング法により非晶質シリコンを食刻
する。結晶粒６中には深さ方向の結晶粒界が存在しない
ため、食刻が結晶粒６に到達した時点で、食刻反応材の
深さ方向の拡散が抑制され、食刻速度が低下する。この
ために、食刻をこの粒成長させた領域において制御性良
く止めることが可能となり、所望の食刻深さを有し、欠
陥のない埋め込み形状を形成することができる（図２の
（ｃ））。
活性ガス雰囲気中において熱処理を行い、シリコン密度
を上昇させた領域１４を選択的に粒成長させ、溝を断面
方向に横切る結晶粒６を形成する。この後、例えばダウ
ンストリ−ムエッチング法により非晶質シリコンを食刻
する。結晶粒６中には深さ方向の結晶粒界が存在しない
ため、食刻が結晶粒６に到達した時点で、食刻反応材の
深さ方向の拡散が抑制され、食刻速度が低下する。この
ために、食刻をこの粒成長させた領域において制御性良
く止めることが可能となり、所望の食刻深さを有し、欠
陥のない埋め込み形状を形成することができる（図２の
（ｃ））。
【００２０】この後は、通常のＤＲＡＭトレンチキャパ
シタセル形成工程に従い、例えば減圧ＣＶＤ法により絶
縁膜１６を堆積し、ＲＩＥ等を用いてこの絶縁膜１６を
溝３の側面部に残存させる。さらに、ヒ素を含有した多
結晶シリコン膜１７を堆積し、例えばレジストエッチバ
ック法等を用いて多結晶シリコン膜１７を溝３内に埋め
込む。このようにして、溝３内に埋め込まれた多結晶シ
リコン膜４を蓄積電極とし、絶縁膜として酸化タンタル
１２を介して、基板１との間にトレンチキャパシタが完
成する（図２の（ｄ））。
シタセル形成工程に従い、例えば減圧ＣＶＤ法により絶
縁膜１６を堆積し、ＲＩＥ等を用いてこの絶縁膜１６を
溝３の側面部に残存させる。さらに、ヒ素を含有した多
結晶シリコン膜１７を堆積し、例えばレジストエッチバ
ック法等を用いて多結晶シリコン膜１７を溝３内に埋め
込む。このようにして、溝３内に埋め込まれた多結晶シ
リコン膜４を蓄積電極とし、絶縁膜として酸化タンタル
１２を介して、基板１との間にトレンチキャパシタが完
成する（図２の（ｄ））。
【００２１】このようなトレンチキャパシタ構造を有す
るＤＲＡＭでは、例えば多結晶シリコン膜４の上面が、
拡散層８と基板１との接合面に比べて浅い場合に、蓄積
電極４に印加された電圧により基板１と絶縁膜１２の界
面に形成された反転層と拡散層８が接続され、リ−ク電
流が増大してしまうという問題が生じる。これを防止す
るために、多結晶シリコン膜４の上面を拡散層８より深
い位置に形成し、その上方にはさらに厚い絶縁膜１６を
形成することにより、拡散層８の直下では基板１に反転
層が形成されないようにして、拡散層８とキャパシタ部
分の反転層を分離する必要がある。本発明の実施の形態
によれば、多結晶シリコン膜４を溝３内に埋め込む工程
において、多結晶シリコン層４中に形成された結晶粒６
により制御性よく食刻を停止することができるため、多
結晶シリコン層４の埋め込み深さのばらつきによる上記
リ−クの問題を防止することができる。また、この結晶
粒６の深さは、例えばシリコンイオン注入により制御性
よく調整することができる。このように、本実施の形態
によれば、トレンチキャパシタ構造を有するＤＲＡＭの
蓄積電極４を拡散層８よりも深い位置に制御性よく埋め
込むことができるため、リ−ク電流が低いメモリ−セル
を容易に実現し、製造の歩留まりを向上させることが可
能である。
るＤＲＡＭでは、例えば多結晶シリコン膜４の上面が、
拡散層８と基板１との接合面に比べて浅い場合に、蓄積
電極４に印加された電圧により基板１と絶縁膜１２の界
面に形成された反転層と拡散層８が接続され、リ−ク電
流が増大してしまうという問題が生じる。これを防止す
るために、多結晶シリコン膜４の上面を拡散層８より深
い位置に形成し、その上方にはさらに厚い絶縁膜１６を
形成することにより、拡散層８の直下では基板１に反転
層が形成されないようにして、拡散層８とキャパシタ部
分の反転層を分離する必要がある。本発明の実施の形態
によれば、多結晶シリコン膜４を溝３内に埋め込む工程
において、多結晶シリコン層４中に形成された結晶粒６
により制御性よく食刻を停止することができるため、多
結晶シリコン層４の埋め込み深さのばらつきによる上記
リ−クの問題を防止することができる。また、この結晶
粒６の深さは、例えばシリコンイオン注入により制御性
よく調整することができる。このように、本実施の形態
によれば、トレンチキャパシタ構造を有するＤＲＡＭの
蓄積電極４を拡散層８よりも深い位置に制御性よく埋め
込むことができるため、リ−ク電流が低いメモリ−セル
を容易に実現し、製造の歩留まりを向上させることが可
能である。
【００２２】第３の実施の形態として、ＤＲＡＭトレン
チキャパソタと選択トランジスタを接続する配線の形成
工程に本発明を適用した場合を図３を用いて説明する。
図３の（ａ）に示すように、通常のＤＲＡＭトレンチキ
ャパシタセル形成工程により、基板１形成された溝３内
に絶縁膜１２を介して多結晶シリコン膜４によるストレ
−ジノ−ドが形成されている。また、通常の方法によ
り、基板１上にゲ−ト絶縁膜２０を介してゲ−ト電極２
１が形成され、基板１中にソ−スまたはドレイン拡散層
２２、２３が形成されて、選択トランジスタＴが構成さ
れる。
チキャパソタと選択トランジスタを接続する配線の形成
工程に本発明を適用した場合を図３を用いて説明する。
図３の（ａ）に示すように、通常のＤＲＡＭトレンチキ
ャパシタセル形成工程により、基板１形成された溝３内
に絶縁膜１２を介して多結晶シリコン膜４によるストレ
−ジノ−ドが形成されている。また、通常の方法によ
り、基板１上にゲ−ト絶縁膜２０を介してゲ−ト電極２
１が形成され、基板１中にソ−スまたはドレイン拡散層
２２、２３が形成されて、選択トランジスタＴが構成さ
れる。
【００２３】ここで、この選択トランジスタの拡散層２
２とキャパシタのストレ−ジノ−ド４を接続する工程に
埋め込み技術を適用する場合を説明する。基板１および
ゲ−ト電極上に層間絶縁膜としてＢＰＳＧ膜（ボロンと
リンを含有した絶縁膜）２４を堆積する。次にリソグラ
フィ法とエッチング技術を用いて、ＢＰＳＧ膜の一部を
除去し、拡散層２３とストレ−ジノ−ド４を露出するよ
うに開口部２５を形成する（図１の（ａ））。
２とキャパシタのストレ−ジノ−ド４を接続する工程に
埋め込み技術を適用する場合を説明する。基板１および
ゲ−ト電極上に層間絶縁膜としてＢＰＳＧ膜（ボロンと
リンを含有した絶縁膜）２４を堆積する。次にリソグラ
フィ法とエッチング技術を用いて、ＢＰＳＧ膜の一部を
除去し、拡散層２３とストレ−ジノ−ド４を露出するよ
うに開口部２５を形成する（図１の（ａ））。
【００２４】次に、例えばフォスフィンとシランを原料
ガスとしたＣＶＤ法を用いて、燐濃度が１０21〜１０22
ｃｍ-3の多結晶シリコン膜２６を堆積する。さらに、例
えば１００ｋｅＶ〜１０ＭｅＶの加速電圧でシリコンイ
オンのイオン注入を行い、開口部２５内の所望の深さの
多結晶シリコン２６を非晶質シリコン層５にする。
ガスとしたＣＶＤ法を用いて、燐濃度が１０21〜１０22
ｃｍ-3の多結晶シリコン膜２６を堆積する。さらに、例
えば１００ｋｅＶ〜１０ＭｅＶの加速電圧でシリコンイ
オンのイオン注入を行い、開口部２５内の所望の深さの
多結晶シリコン２６を非晶質シリコン層５にする。
【００２５】この後、例えば８００年〜１０００℃の不
活性ガス雰囲気中において１０〜１００分の熱処理を行
うことにより、非晶質シリコン層５を選択的に粒成長さ
せて、開口部２５を断面方向に横切る結晶粒６を形成す
る。次に、例えばダウンストリ−ム法により多結晶シリ
コン膜２６を食刻する。結晶粒６中には深さ方向の結晶
粒界が存在しないため、食刻が結晶粒６に到達した時点
で、食刻反応材の深さ方向の拡散が抑制され、食刻速度
が低下する。このために、食刻をこの粒成長させた領域
において制御性良く止めることが可能となり、所望の食
刻深さを有し、欠陥のない埋め込み形状を形成すること
ができる。
活性ガス雰囲気中において１０〜１００分の熱処理を行
うことにより、非晶質シリコン層５を選択的に粒成長さ
せて、開口部２５を断面方向に横切る結晶粒６を形成す
る。次に、例えばダウンストリ−ム法により多結晶シリ
コン膜２６を食刻する。結晶粒６中には深さ方向の結晶
粒界が存在しないため、食刻が結晶粒６に到達した時点
で、食刻反応材の深さ方向の拡散が抑制され、食刻速度
が低下する。このために、食刻をこの粒成長させた領域
において制御性良く止めることが可能となり、所望の食
刻深さを有し、欠陥のない埋め込み形状を形成すること
ができる。
【００２６】このようにして、ＤＲＡＭトレンチキャパ
シタと選択トランジスタを制御性良く接続することがで
きる。なお、前記３つの実施の形態において、多結晶シ
リコン膜４、１３、２６の代わりに、非晶質シリコンを
堆積することも可能である。一般に、約６００℃以下の
温度においてシラン（ＳｉＨ4 ）を原料ガスとしたＣＶ
Ｄを行うことにより、非晶質シリコンは堆積される。非
晶質シリコンを堆積した後は、前記実施の形態と同様に
シリコンをイオン注入し、熱処理を行うことにより、非
晶質シリコンを結晶成長させ、多結晶シリコン膜を形成
する。とくに、シリコンのイオン注入によりシリコン濃
度が過剰となった領域は結晶成長が速いため、溝を断面
方向に横切る結晶粒を形成することができる。
シタと選択トランジスタを制御性良く接続することがで
きる。なお、前記３つの実施の形態において、多結晶シ
リコン膜４、１３、２６の代わりに、非晶質シリコンを
堆積することも可能である。一般に、約６００℃以下の
温度においてシラン（ＳｉＨ4 ）を原料ガスとしたＣＶ
Ｄを行うことにより、非晶質シリコンは堆積される。非
晶質シリコンを堆積した後は、前記実施の形態と同様に
シリコンをイオン注入し、熱処理を行うことにより、非
晶質シリコンを結晶成長させ、多結晶シリコン膜を形成
する。とくに、シリコンのイオン注入によりシリコン濃
度が過剰となった領域は結晶成長が速いため、溝を断面
方向に横切る結晶粒を形成することができる。
【００２７】また、前記３つの実施の形態において、フ
ォスフィンとシランを原料ガスとしたＣＶＤ法を用い
て、燐を含有した多結晶シリコン膜を堆積したが、たと
えばアルシン（ＡｓＨ3 ）およびシランを用いたＣＶＤ
法により、ヒ素を含有した多結晶シリコン膜を堆積する
ことも可能である。さらに、添加される不純物はこれに
限らず、多結晶シリコン膜に導電性を持たせるものであ
ればよい。
ォスフィンとシランを原料ガスとしたＣＶＤ法を用い
て、燐を含有した多結晶シリコン膜を堆積したが、たと
えばアルシン（ＡｓＨ3 ）およびシランを用いたＣＶＤ
法により、ヒ素を含有した多結晶シリコン膜を堆積する
ことも可能である。さらに、添加される不純物はこれに
限らず、多結晶シリコン膜に導電性を持たせるものであ
ればよい。
【００２８】また、前記実施の形態においては、不活性
ガス雰囲気中で熱処理することにより多結晶シリコン膜
の結晶粒を成長させているが、温度、雰囲気、時間等は
適宜設定する。また、その他の熱処理方法を用いて結晶
成長させても構わない。とくに開口部が溝の場合には、
この溝全面に渡る結晶粒を形成するためにレ−ザ−メル
ト法を用いることが有効である。
ガス雰囲気中で熱処理することにより多結晶シリコン膜
の結晶粒を成長させているが、温度、雰囲気、時間等は
適宜設定する。また、その他の熱処理方法を用いて結晶
成長させても構わない。とくに開口部が溝の場合には、
この溝全面に渡る結晶粒を形成するためにレ−ザ−メル
ト法を用いることが有効である。
【００２９】さらに、多結晶シリコン層のエッチング方
法は、前記実施の形態のようにダウンストリ−ムエッチ
ング法に限らず、例えば塩素（Ｃｌ2 ）あるいは臭化水
素（ＨＢｒ）を用いたＲＩＥ等、種々のドライエッチン
グ法を用いることができる。
法は、前記実施の形態のようにダウンストリ−ムエッチ
ング法に限らず、例えば塩素（Ｃｌ2 ）あるいは臭化水
素（ＨＢｒ）を用いたＲＩＥ等、種々のドライエッチン
グ法を用いることができる。
【００３０】第４の実施の形態として、アルミニウムの
埋め込み配線の形成工程に本発明を適用した場合を図４
を用いて説明する。下層配線２８上に層間絶縁膜２９を
堆積し、通常のリソグラフィ技術とエッチング技術を用
いてヴィアコンタクトホ−ル３０を形成する（図４の
（ａ））。
埋め込み配線の形成工程に本発明を適用した場合を図４
を用いて説明する。下層配線２８上に層間絶縁膜２９を
堆積し、通常のリソグラフィ技術とエッチング技術を用
いてヴィアコンタクトホ−ル３０を形成する（図４の
（ａ））。
【００３１】次に、例えばコリメ−ションスパッタ法で
アルミニウム３１をヴィアコンタクトホ−ル３０および
層間絶縁膜２９上に堆積する。この後、アルミニウムイ
オンをイオン注入してヴィアコンタクトホ−ル３０内の
所望の深さにアルミニウムの非晶質化層３２を形成する
（図４の（ｂ））。
アルミニウム３１をヴィアコンタクトホ−ル３０および
層間絶縁膜２９上に堆積する。この後、アルミニウムイ
オンをイオン注入してヴィアコンタクトホ−ル３０内の
所望の深さにアルミニウムの非晶質化層３２を形成する
（図４の（ｂ））。
【００３２】さらに、４００〜６００℃のフォ−ミング
ガス雰囲気中において１０〜１００分の熱処理を行い、
非晶質領域３２を選択的に粒成長させ、ヴィアコンタク
トホ−ル３０の断面方向を横切る結晶粒３３を形成す
る。この後、通常の方法によりアルミニウム３１の加工
を行い、ヴィアコンタクトの埋め込みおよび配線が完成
する（図４の（ｃ））。
ガス雰囲気中において１０〜１００分の熱処理を行い、
非晶質領域３２を選択的に粒成長させ、ヴィアコンタク
トホ−ル３０の断面方向を横切る結晶粒３３を形成す
る。この後、通常の方法によりアルミニウム３１の加工
を行い、ヴィアコンタクトの埋め込みおよび配線が完成
する（図４の（ｃ））。
【００３３】このようにして形成されたアルミニウム配
線においては、ヴィアコンタクトホ−ル３０を断面方向
に横切る結晶粒が存在するため、この結晶粒界において
アルミニウム原子、空孔の垂直方向の拡散を抑制するこ
とができる。このため、エレクトロマイグレ−ションに
よる配線の不良を抑制し、信頼性の高い配線を形成する
ことができる。
線においては、ヴィアコンタクトホ−ル３０を断面方向
に横切る結晶粒が存在するため、この結晶粒界において
アルミニウム原子、空孔の垂直方向の拡散を抑制するこ
とができる。このため、エレクトロマイグレ−ションに
よる配線の不良を抑制し、信頼性の高い配線を形成する
ことができる。
【００３４】さらに、例えば、コンタクトホ−ルあるい
は配線層の形状により熱応力が発生しやすい場所に粒界
が存在する場合には、この粒界に応力が集中して断線す
る問題が生じるが、本実施の形態によれば、例えばアル
ミニウムのイオン注入により所望の深さに制御性よく結
晶粒３３を形成することができるため、上記のような応
力の集中領域を避けて粒界を形成することが可能とな
る。このため、ストレスマイグレ−ションによる配線の
不良を抑制し、配線の信頼性を向上させることができ
る。
は配線層の形状により熱応力が発生しやすい場所に粒界
が存在する場合には、この粒界に応力が集中して断線す
る問題が生じるが、本実施の形態によれば、例えばアル
ミニウムのイオン注入により所望の深さに制御性よく結
晶粒３３を形成することができるため、上記のような応
力の集中領域を避けて粒界を形成することが可能とな
る。このため、ストレスマイグレ−ションによる配線の
不良を抑制し、配線の信頼性を向上させることができ
る。
【００３５】なお、上記第４の実施の形態においてヴィ
アコンタクトの例を示したが、基板の拡散層に直接形成
されるコンタクトにも適用することは可能である。ま
た、配線材料はアルミニウムに限らず、たとえば銅のよ
うに拡散係数が大きいためにエレクトロマイグレ−ショ
ンが問題となるような材質であれば、本発明を適用する
ことにより、この問題を解決することができる。
アコンタクトの例を示したが、基板の拡散層に直接形成
されるコンタクトにも適用することは可能である。ま
た、配線材料はアルミニウムに限らず、たとえば銅のよ
うに拡散係数が大きいためにエレクトロマイグレ−ショ
ンが問題となるような材質であれば、本発明を適用する
ことにより、この問題を解決することができる。
【００３６】
【発明の効果】以上のように本発明による半導体装置の
製造方法では、異常食刻、あるいは熱処理による原子ま
たは空孔の拡散に起因する空洞の発生を抑制し、埋め込
み深さの制御性、歩留まり、信頼性の向上を図ることが
できる。
製造方法では、異常食刻、あるいは熱処理による原子ま
たは空孔の拡散に起因する空洞の発生を抑制し、埋め込
み深さの制御性、歩留まり、信頼性の向上を図ることが
できる。
【図１】本発明による第１の実施の形態の説明図。
【図２】本発明による第２の実施の形態の説明図。
【図３】本発明による第３の実施の形態の説明図。
【図４】本発明による第４の実施の形態の説明図。
【図５】従来の半導体装置を示す図。
１…半導体基板、２…阻止層、３…溝、４、１３、１７
…多結晶シリコン膜、５…非晶質シリコン膜、６、３３
…結晶粒、７…素子分離領域、８、２２、２３…拡散
層、９、１１…酸化膜、１０…窒化膜、１２…酸化タン
タル、１４…シリコン高濃度領域、１６、２０、３６…
絶縁膜、２１…ゲ−ト電極、２４、２９…層間絶縁膜、
２５、３０…開口部、２６…多結晶シリコン膜、２８…
配線層、３１…アルミニウム、３２…非晶質アルミニウ
ム層、３５…空孔
…多結晶シリコン膜、５…非晶質シリコン膜、６、３３
…結晶粒、７…素子分離領域、８、２２、２３…拡散
層、９、１１…酸化膜、１０…窒化膜、１２…酸化タン
タル、１４…シリコン高濃度領域、１６、２０、３６…
絶縁膜、２１…ゲ−ト電極、２４、２９…層間絶縁膜、
２５、３０…開口部、２６…多結晶シリコン膜、２８…
配線層、３１…アルミニウム、３２…非晶質アルミニウ
ム層、３５…空孔
Claims (5)
- 【請求項１】 半導体基板または前記基板上に形成され
た層に形成された開口部に所望の物質が埋め込まれた構
造を有する半導体装置において、前記開口部内の物質が
前記開口部を断面方向に横切る結晶粒構造を有すること
を特徴とする半導体装置。 - 【請求項２】 半導体基板と、半導体基板に形成された
開口部と、この開口部の側壁に形成された絶縁膜と、こ
の絶縁膜上に前記開口部を埋め込むように形成された蓄
積電極と、前記基板上に前記開口部に隣接する拡散層を
具備する半導体装置において、前記蓄積電極が前記開口
部を断面方向に横切る結晶粒構造を有し、この結晶粒は
前記拡散層と前記基板との接合深さより深くに位置する
ことを特徴とする半導体装置。 - 【請求項３】 半導体基板または前記基板上に形成され
た層に開口された開口部に所望の物質が埋め込まれた構
造を有する半導体装置の製造方法において、前記基板ま
たは前記層に所望の穴または溝を開口する工程と、前記
開口部および前記基板または前記層上に開口部を埋め込
む物質を多結晶体として堆積する工程と、イオン注入に
より前記多結晶体の所望の深さの領域を非晶質化する工
程と、熱処理により前記非晶質体領域を優先的に結晶成
長させて前記開口部を断面方向に横切る結晶粒とする工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体基板または前記基板上に形成され
た層に開口された開口部に所望の物質が埋め込まれた構
造を有する半導体装置の製造方法において、前記基板ま
たは前記層に所望の穴または溝を開口する工程と、前記
開口部および前記基板または前記層上に開口部を埋め込
む物質を非晶質体として堆積する工程と、前記非晶質体
の所望の深さにイオン注入を行う工程と、熱処理により
前記イオン注入された領域を優先的に結晶成長させて前
記開口部を断面方向に横切る結晶粒とする工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記イオン注入されるイオンは、前記物
質を構成する元素の少なくとも１つを含むイオンである
請求項２または請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215784A JPH0964301A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215784A JPH0964301A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964301A true JPH0964301A (ja) | 1997-03-07 |
Family
ID=16678181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7215784A Pending JPH0964301A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2819636A1 (fr) * | 2001-01-12 | 2002-07-19 | St Microelectronics Sa | Circuit integre comportant un point memoire de type dram, et procede de fabrication |
-
1995
- 1995-08-24 JP JP7215784A patent/JPH0964301A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2819636A1 (fr) * | 2001-01-12 | 2002-07-19 | St Microelectronics Sa | Circuit integre comportant un point memoire de type dram, et procede de fabrication |
| US6537873B2 (en) | 2001-01-12 | 2003-03-25 | Stmicroelectronics S.A. | Integrated circuit comprising a memory cell of the DRAM type, and fabrication process |
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