JPH0962579A

JPH0962579A - 情報処理装置及び情報処理システム

Info

Publication number: JPH0962579A
Application number: JP7213375A
Authority: JP
Inventors: Toshiyuki Fukui; 俊之福井; Kazumasa Hamaguchi; 一正濱口; Shuichi Nakamura; 秀一中村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-08-22
Filing date: 1995-08-22
Publication date: 1997-03-07

Abstract

(57)【要約】（修正有）【課題】並列計算機システムにおいて、緩いメモリコン
システンシモデルに適合した形で、キャッシュ一貫性を
保持するためのトラフィック集中を避ける。【解決手段】キャッシュ１１は、メモリ１２から読み出
した後で更新したデータで、メモリ１２にその結果を反
映していないものがあった場合で自分に対する処理要求
がないときには、低優先度のバス要求をバスアービタ１
６に対して発行する。キャッシュ１１は、この低優先度
要求に対して使用許可が与えられると、そのデータをメ
モリ１２に書き戻す。キャッシュ２１は、書き戻された
データがあることを監視し、あればそのアドレスのデー
タを自分が保持しているか調べ、保持しているときに
は、そのデータを無効化する。このようにして、バスの
空き時間にデータの書き戻しを行って一貫性を保持して
おくことで、所定の同期点に書き戻しが集中しなくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュを介し
て接続された複数のプロセッサが並列に動作する情報処
理装置およびその制御方法に関するものである。

【０００２】

【従来の技術】並列計算機システムにおいては、プロセ
ッサから発せられる主記憶に対するアクセス要求に高速
に応じるため、及び、相互結合網のトラフィックを減じ
るために、各プロセッサにキャッシュ・メモリを付随さ
せることが多い。各プロセッサから発行されるメモリ・
アクセスはキャッシュ・メモリを介して行われ、キャッ
シュ・メモリ中にはそれらメモリ・アクセス対象のデー
タ・ブロックのコピーが置かれることになる。並列計算
機システムにおいては、複数あるキャッシュ・メモリ中
に同一データ・ブロックのコピーが各々存在する状況が
生じ得るが、それらコピー間の一貫性を保証するため
に、従来様々な方法が考案・実現されている。

【０００３】プロセッサ間やプロセッサ−主記憶間を相
互に接続する結合網に、全てのトランザクションが監視
可能であるバスのような相互結合網を用いた並列計算機
システムにおいてはスヌープ方式が一般的である。スヌ
ープ方式は、キャッシュ・メモリが結合網上に発行され
る全トランザクションを監視し、トランザクション対象
のデータ・ブロックのコピーが自キャッシュ・メモリ中
に存在していた場合は、必要な一貫性保持動作を施すも
のである。

【０００４】また、プロセッサ間やプロセッサ・主記憶
間を相互に接続する結合網に、全てのトランザクション
を監視することが困難なものを用いた並列計算機システ
ムにおいては、ディレクトリ方式が用いられる。ディレ
クトリ方式は、データ・ブロック単位、あるいはそれに
類する単位毎に、いずれのキャッシュ・メモリ中にその
コピーが存在するかというキャッシング情報を、ディレ
クトリと呼ばれる記憶装置に格納・管理しておき、プロ
セッサからのトランザクション発行時にはディレクトリ
から得られるキャッシング情報をもとにして、トランザ
クション対象データ・ブロックのコピーを有するキャッ
シュ・メモリにトランザクションの発生を通知し、コピ
ー間の一貫性保持を図るものである。

【０００５】一方、メモリに対するアクセス・レイテン
シを抑えるために様々な緩いメモリ・コンシステンシ・
モデルが考案／実現されている。

【０００６】一般に緩いメモリ・コンシステンシ・モデ
ルでは、処理の過程に同期ポイントを定め、処理が同期
ポイントに達した時点で、それまでに発行したメモリ・
トランザクションをシステム中に反映させることを義務
付けている。このことは、同期ポイント以前には各メモ
リ・トランザクション結果を反映させる必要がないこと
を意味する。

【０００７】この、緩いメモリ・コンシステンシ・モデ
ルを採る並列計算機システムにおいて従来のキャッシュ
一貫性保持手法を用いた場合、その時点では不要な一貫
性保持動作がトランザクション毎に入ることとなり、そ
のオーバヘッドは、緩いメモリ・コンシステンシ・モデ
ルの目的に反し、不用意にメモリ・アクセス・レイテン
シを嵩ませると言える。

【０００８】この課題を解決するために、キャッシュの
一貫性保持動作の実施を、緩いメモリ・コンシステンシ
・モデルでメモリ・トランザクションを反映する必要が
生じる同期ポイントの時点にまで遅延させることによっ
て、オーバーヘッドを削減しシステムの性能向上を図っ
た例が、本件出願人らにより出願されている。

【０００９】

【発明が解決しようとする課題】しかし、キャッシュの
一貫性保持動作の実施を、緩いメモリ・コンシステンシ
・モデルでメモリ・トランザクションを反映する必要が
生じる同期ポイントの時点にまで遅延させることによっ
て、不要なキャッシュ一貫性保持動作によるオーバーヘ
ッドを削減するようなシステムにおいては、同期ポイン
トの時点において集中的にキャッシュの一貫性保持動作
が行われるため、同期ポイントの時点で相互結合網上に
集中的にトラフィックが発生することになり、その結
果、相互結合網の利用効率が同期ポイントの時点におい
て極端に低下する恐れがあった。

【００１０】本発明は上記従来例に鑑みてなされたもの
で、不要な一貫性保持動作を行うことによるオーバーヘ
ッドを削減しつつ、同期ポイント時点における相互結合
網上のトラフィックの集中による相互結合網の利用効率
の低下を避け、同期動作に伴う処理のオーバヘッドを軽
減することができる情報処理装置を提供することを目的
とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
本発明の情報処理システムは次のような構成からなる。
すなわち、複数のプロセッサと、それらプロセッサそれ
ぞれに付随するキャッシュ・メモリと主メモリとを含む
複数の結合網利用主体と、各結合網利用主体を相互に接
続する結合網とを含む情報処理システムであって、各プ
ロセッサの処理が予め定めた段階に達した場合、当該プ
ロセッサに付随するキャッシュ・メモリ中に存在するデ
ータ・ブロックの内容の一貫性を保持する一貫性保持処
理を実行する。

【００１２】また、望ましくは、前記プロセッサによる
処理が前記予め定めた段階に達する以前において、前記
結合網の状態が所定の条件を満たした場合には、当該キ
ャッシュ・メモリ中に存在するデータ・ブロックの内容
の一貫性を保持する一貫性保持処理を実行する。

【００１３】また、望ましくは、前記結合網には、前記
結合網利用主体による前記結合網の使用を調停する調停
ユニットが更に接続され、前記結合網利用主体は、前記
調停ユニットに対して、前記予め定めた段階に達する以
前における書き戻しの場合にはその他の場合よりも低い
第１の優先順位で前記結合網の利用要求を発行し、前記
調停ユニットは、前記第１の優先順位の利用要求以外の
利用要求がない場合に、前記条件は満たされていると判
定して前記結合網利用主体の１に前記結合網の利用許可
を付与する。

【００１４】また、望ましくは、前記一貫性保持処理
は、当該キャッシュメモリ中に存在する更新されたデー
タブロックを主メモリに書き戻す。

【００１５】また、望ましくは、当該情報処理システム
は、緩いメモリ・コンシステンシ・モデルを採用する。

【００１６】また、本発明の情報処理装置は次のような
構成からなる。すなわち、バス手段と、前記バス手段に
接続されたメモリ手段と、前記バス手段に接続され、前
記バス手段を少なくとも２つの互いに異なる優先順位で
要求し、前記バス手段を用いて前記メモリ手段から読出
したデータを保持する複数のバスマスタ手段と、前記優
先順位による要求に対して、優先順位の異なる２つ以上
の要求が重複した場合には高優先順位の要求に対して優
先的に前記バス手段を割り当てるバス管理手段とを備
え、前記バスマスタ手段は、第１の条件を満たした場合
には高優先順位で、第２の条件を満たした場合には低優
先順位で、前記バス管理手段に対してバス手段を要求
し、前記バス管理手段によるバスの使用許可に基づいて
前記バス手段を使用して、保持する更新されたデータを
前記メモリ手段に書き戻す。

【００１７】また、望ましくは、前記バスマスタ手段に
接続されたプロセッサ手段を更に備え、該プロセッサ手
段から発行される所定の命令に従って、前記メモリ手段
から読み出して更新したデータを前記メモリ手段に書き
戻す。

【００１８】また、望ましくは、前記バスマスタ手段
は、他のバスマスタ手段が前記メモリ手段にデータを書
き戻した場合、そのデータが重複して前記メモリ手段か
ら当該バスマスタ手段に読み出されているか調べ、読出
されている場合には、そのデータを無効化する。

【００１９】また、望ましくは、前記第１の条件は、所
定の同期時期に達した場合、または、前記バスマスタの
保持するデータを入れ替える場合である。

【００２０】また、望ましくは、前記第２の条件は、前
記バスマスタ手段の保持するデータにアクセスがない場
合である。また、バス手段と、前記バス手段に接続さ
れ、前記バス手段を少なくとも２つの互いに異なる優先
順位で要求し、前記バス手段を用いて前記メモリ手段か
ら読出したデータを保持する複数のバスマスタ手段と、
前記優先順位による要求に対して、優先順位の異なる２
つ以上の要求が重複した場合には高優先順位の要求に対
して優先的に前記バス手段を割り当てるバス管理手段と
を備え、前記バスマスタ手段は、第１の条件を満たした
場合には高優先順位で、第２の条件を満たした場合には
低優先順位で、前記バス管理手段に対してバス手段を要
求し、前記バス管理手段によるバスの使用許可に基づい
て前記バス手段を使用して、保持するデータを前記メモ
リ手段に書き戻す。

【００２１】また、望ましくは、前記バスマスタ手段に
接続されたプロセッサ手段を更に備え、該プロセッサ手
段から発行される所定の命令に従って、前記メモリ手段
から読み出して更新したデータを前記メモリ手段に書き
戻す。

【００２２】また、望ましくは、データを書き戻された
前記メモリ手段は、そのデータが重複して前記メモリ手
段から他のバスマスタ手段に読み出されているか調べ、
読出されている場合には、そのデータを無効化する命令
を当該他のバスマスタ手段に発行する。

【００２３】また、望ましくは、前記バスマスタ手段
は、共有バス手段と、共有メモリ手段と、共有バス手段
により接続された複数の共有バスマスタと、少なくとも
高低２つの優先順位による要求に対して、優先順位の異
なる２つ以上の要求が重複した場合には高優先度の要求
に対して優先的に前記バス手段を割り当てる共有バス管
理手段とを含み、前記共有バスマスタ手段は、前記高優
先順位の要求が前記共有バス手段が使用されていない場
合に、前記共有バス管理手段に対して低優先順位で共有
バス手段を要求し、共有バス管理手段による共有バスの
使用許可に基づいて前記共有バス手段を使用して、前記
共有メモリ手段から読み出して更新したデータを前記共
有メモリ手段に書き戻す。

【００２４】また、望ましくは、前記共有バスマスタ手
段は、前記バス手段と接続されたノード間インターフェ
ースと、前記共有メモリ手段に記憶された内容のコピー
を保持するキャッシュとを含む。

【００２５】また、望ましくは、前記バスマスタ手段
は、前記共有バスマスタ手段に接続されたプロセッサ手
段を更に含み、該プロセッサ手段から発行される所定の
命令に従って、前記共有メモリ手段から読み出して更新
したデータを前記共有メモリ手段に書き戻す。

【００２６】また、望ましくは、前記共有バスマスタ手
段は、他の共有バスマスタ手段が前記共有メモリ手段に
データを書き戻した場合、そのデータが重複して前記共
有メモリ手段から当該共有バスマスタ手段に読み出され
ているか調べ、読出されている場合には、そのデータを
無効化する。

【００２７】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態であるマルチプロセッサシステムを
詳細に説明する。＜マルチプロセッサシステムの構成＞図１は本発明を実
現するためのシステムの第１の実施例の構成図である。

【００２８】１０、２０はプロセッサであり、各プロセ
ッサはプロセッサバス１４、２４を介してキャッシュ１
１、２１に接続される。また、キャッシュ１１、２１は
共有バス１５を介してメインメモリ１２、及びキャッシ
ュ同志の間を接続され、プロセッサの要求に基づいて、
キャッシュ１１、２１の内部にあるデータの更新を行っ
たり、メインメモリ１２に反映させたり等すると共に、
バス上を流れるアドレス情報等をスヌープしてキャッシ
ュのメインテナンスを実施する。バスアービタ１６は共
有バス１５の利用権を調停するためのものである。

【００２９】図２は、第１の実施の形態におけるキャッ
シュの構成図である。

【００３０】キャッシュの本体は、キャッシュ制御シー
ケンサ１１１、アドレスタグ１１２、状態フラグ１１
３、ＳＲＡＭ１１４、比較器１１５、選択器１１６から
なる。

【００３１】ここで、ＳＲＡＭ１１４はデータを保持す
るためのデータ・ブロックを構成する。アドレスタグ１
１２はデータ・ブロックであるＳＲＡＭ１１４のアドレ
スを保持し、状態フラグ１１３はＳＲＡＭ１１４上のデ
ータの状態を保持する役割りを果たす。比較器１１５は
アドレスタグ１１２の内容とプロセッサバス、共有バス
からもたらされるアドレスとを比較する。選択器１１６
は比較器１１５の比較結果からＳＲＡＭ１１４内のデー
タを選択する。なお、キャッシュ制御シーケンサ１１１
はこれらキャッシュ内の各モジュールを制御する。

【００３２】ここでは、２ウェイ・セット・アソシアテ
ィブの構成をとっているが、これらの構成は本発明によ
り制限されるものではない。これらは、プロセッサと
は、プロセッサバスアドレスインタフェース１４４、プ
ロセッサバスデータインタフェース１４５、プロセッサ
バスコントロールインタフェース１４６によって接続さ
れ、プロセッサからもたらされる要求に従って、データ
の供給等を実行する。また、これらは、共有バスに、共
有バスアドレスインタフェース１５４、共有バスデータ
インタフェース１５５、共有バスコントロールインタフ
ェース１５６によって接続され、プロセッサからもたら
される要求に従って、キャッシュミスした場合にデータ
をメインメモリ１２からキャッシュ内にロードしたり、
キャッシュの情報をメインメモリにライトバックした
り、他のキャッシュからもたらされる制御情報をもと
に、キャッシュ内部の状態フラグ１１３を変更したりす
る。

【００３３】本実施形態では、図１、図２に示すような
構成のシステムにおいて、ライトバック型キャッシュ・
メモリの無効化型プロトコルが用いられているとし、そ
の条件の下で、緩いメモリ・コンシステンシ・モデルに
適合したキャッシュメモリの制御方法に基づいて、キャ
ッシュ・メモリの一貫性が保証される例を示す。メモリ
の無効化型プロトコルとは、あるキャッシュでライトバ
ックされたデータブロックを他のキャッシュが重複して
保持していると、その重複したデータブロックを無効な
データとみなし、最新のデータのみを保持することで一
貫性を保持するものである。

【００３４】具体的には、プロセッサから同期のための
命令（ここでは以下ＳＹＮＣ命令と記す）が発行された
時点において、キャッシュ・メモリの一貫性が保証され
るようなプロトコルを用いたシステムにおいて、その性
能を高めるために、将来ＳＹＮＣ命令が発行された時点
においてキャッシュ・メモリからメイン・メモリへの書
き戻しが行われるであろうデータ・ブロック、即ちキャ
ッシュ・メモリ内部で最新の値で書き換えられた後メイ
ンメモリにその値を反映していないデータ・ブロック
（以下“ＤＩＲＴＹ”ブロックと呼ぶ）を、共有バスが
他のバスマスタに利用されていない場合において、あら
かじめ書き戻すことを可能にするシステムの動作手順と
システム構成の詳細に付いて説明する。なお、メインメ
モリから読出されてあるいはメインメモリに書き戻され
てキャッシュブロックの値と、それに対応するメインメ
モリのデータブロックとの値が一致しているブロックを
“ＣＬＥＡＮ”ブロックと呼ぶ。＜キャッシュシステムの基本動作＞まず最初にこのキャ
ッシュシステム自体の基本動作について図１、図２を参
照しながら説明する。［ＬＯＡＤ命令］図３は、メインメモリ１２からプロセ
ッサ１０にデータブロックを読み込むＬＯＡＤ命令実行
の際の、キャッシュ１１による制御手順を示したもので
ある（以下ＬＯＡＤ命令がプロセッサ１０から発行され
たものとして説明する）。

【００３５】図３において、プロセッサ１０から発行さ
れるＬＯＡＤ命令に対して、アドレスバス１４１に出力
されているアドレスとアドレスタグ１１２に格納された
アドレスとを比較器１１５により比較し（ステップＳ３
０１）、キャッシュ・リードヒットした場合、キャッシ
ュ１１は、プロセッサ１０に対してＳＲＡＭ１１４より
データを供給する（ステップＳ３０３）。

【００３６】一方、プロセッサ１０から発行されるＬＯ
ＡＤ命令に対してキャッシュ・リードミスした場合、キ
ャッシュ１１はキャッシュミス処理を行い、メインメモ
リ１２からデータを読み込んで（ステップＳ３０２）、
プロセッサ１０に対してＳＲＡＭ１１４よりデータを供
給する（ステップＳ３０３）。この場合、キャッシュ・
リードミスしたデータがキャッシュ１１に供給されるま
で、キャッシュ１１はプロセッサ１０に対して当該デー
タの供給を行わない。

【００３７】リードキャッシュミス処理は図５に示した
通りの手順で行われる。

【００３８】まず、キャッシュ置換を行う必要があるか
判定する（ステップＳ５０１）。すなわち、ＳＲＡＭ１
１４がすべて使用されており、空いている容量がない場
合には、使用されているブロックと置換することにな
る。置換する場合には、もっとも遠い過去に使用された
ブロックや、予め付された優先順位により決定されたブ
ロックなど、所定の方法で置換されるブロックを決定す
る（ステップＳ５０２）。次に置換対象のブロックをメ
インメモリ１２にライトバックする（ステップＳ５０
３）。ライトバックの結果、キャッシュ１１内の置換対
象のブロックとメインメモリの対応するデータブロック
とが一致することが保証され、そのブロックをキャッシ
ュから削除することが可能となる。

【００３９】その状態で、バスアービタ１６に対して共
有バス１５の利用要求を発行する（ステップＳ５０
４）。

【００４０】キャッシュ１１は、共有バス１５の利用許
可を得た後、共有アドレスバス１５１に対して当該リー
ドアクセスのアドレスを転送し、共有コントロールバス
１５３に対してリード要求を発行し、共有データバス１
５２にデータが供給されるまで待つ（ステップＳ５０
６）。

【００４１】メイン・メモリ１２により、リード要求、
及び当該リードアクセスのアドレスが受け付けられ共有
データバス１５２にデータが供給される（ステップＳ５
０７）。

【００４２】キャッシュ１１は、共有データバス１５２
に供給されたデータをキャッシュ１１内のＳＲＡＭ１１
４の当該データブロックのエントリに登録する（ステッ
プＳ５０８）。

【００４３】その後状態フラグ１１３を所定の値にセッ
トする（ステップＳ５０９）。状態フラグ１１３の値は
後述するが、リードミスであれば“ＣＬＥＡＮ”に、ラ
イトミスであれば“ＤＩＲＴＹ”にセットされる。

【００４４】このようにして、キャッシュミスがあれば
メインメモリ１２から必要なデータブロックを読み出し
て、ＬＯＡＤ命令を実行することができる。［ＳＴＯＲＥ命令］図４は、データをプロセッサ１０か
らキャッシュ１１に書き込むＳＴＯＲＥ命令実行の際
の、キャッシュ１１による制御手順を示したものである
（以下ＳＴＯＲＥ命令がプロセッサ１０から発行された
ものとして説明する）。

【００４５】図４において、プロセッサ１０から発行さ
れるＳＴＯＲＥ命令に対して、アドレスバス１４１に出
力されているアドレスとアドレスタグ１１２に格納され
たアドレスとを比較器１１５により比較して一致するア
ドレスがあるか、すなわちキャッシュヒットしたか調べ
（ステップＳ４０１）、キャッシュ・ライトヒットした
場合、プロセッサ１０はキャッシュ１１に対してデータ
を供給する（ステップＳ４０３）。

【００４６】プロセッサ１０から発行されるＳＴＯＲＥ
命令に対してキャッシュ・ライトミスした場合には、図
５のキャッシュミス処理を行って（ステップＳ４０
２）、対応するエントリをキャッシュ内部に得た後キャ
ッシュ・ライトヒット処理を行う。

【００４７】以上のようにして、ＬＯＡＤ／ＳＴＯＲＥ
命令をキャッシュにおいて処理している。［ＳＹＮＣ命令］また、図１１としてＳＹＮＣ命令に対
する処理を説明する。ＳＹＮＣ命令はプロセッサがそれ
までに発行したメモリトランザクションを、システム中
に反映することを要求するものであり、本実施例におい
てはキャッシュのデータブロックの一貫性を保持するた
めにＤＩＲＴＹブロックを強制的にライトバックさせる
命令となる。コントロール信号のデコードなどでＳＹＮ
Ｃ命令を検出すると、キャッシュ制御シーケンサ１１１
が図８に示した単に後述のライトバック処理によりライ
トバックを実施するというものである。［ライトバック制御（流れ図による説明）］次に本シス
テムの特長であるキャッシュからメモリへのライトバッ
クを実施するまでの制御手順を、図８のフローチャート
を用いて説明する。

【００４８】本システムの特長は緩いコンシステンシモ
デルに合わせて、キャッシュのライトバックを実施する
ことにある。従来では他のプロセッサ等から自キャッシ
ュの最新の値で書き換えられた後メインメモリにその値
を反映していないデータ・ブロック（“ＤＩＲＴＹ”ブ
ロック）に対するリードが行われた場合、ライトバック
を実行していたが、本システムではこれを行わない。ラ
イトバックが行われるのは、１：プロセッサからＳＹＮＣ命令が発行された場合；こ
の場合、キャッシュ内部にある“ＤＩＲＴＹ”ブロック
は全てメイン・メモリにライトバックされる。

【００４９】２：キャッシュミスが発生し、置換対象と
して“ＤＩＲＴＹ”ブロックが選択された場合；この場
合、キャッシュ内部にある、置換の対象となったブロッ
クのみメイン・メモリにライトバックされる。

【００５０】３：キャッシュ内部に“ＤＩＲＴＹ”ブロ
ックが存在し、共有バスが空いている場合；この場合、
共有バスが空いている時、“ＤＩＲＴＹ”ブロックが順
次メモリにライトバックされる。なお、この実行時にプ
ロセッサからＳＹＮＣ命令が発生される等、優先度の高
いトランザクションが発生した時には、共有バス要求は
高優先に切り替わる。という以上３つの場合である。

【００５１】場合１では、プロセッサからＳＹＮＣ命令
が発行されたことをコントロール信号のデコードなどで
検出したキャッシュ制御シーケンサ１１１がキャッシュ
内部の“ＤＩＲＴＹ”ブロックが無くなるまで繰り返し
ライトバックを実施する。

【００５２】また場合２はキャッシュミスした場合で、
キャッシュ・ブロックの置換を必要とした場合に、キャ
ッシュ制御シーケンサ１１１がＬＲＵなどの置換アルゴ
リズムにより置換対象のブロックを検出した後に行なわ
れる。

【００５３】本件出願では特に上記の場合３を特徴とし
ているので、この場合３を実現するための装置および手
順について、以下図８の手順にそって詳細に説明する。
図８は、ライトバックを行う際のキャッシュ制御シーケ
ンサ１１１による制御手順である。

【００５４】ライトバック処理が開始されると、キャッ
シュ内部に“ＤＩＲＴＹ”ブロックがあるか判定し（ス
テップＳ８０１）、あれば、すなわち上記場合１（図１
１から呼び出される場合）であれば、プロセッサからＳ
ＹＮＣ命令が発行されたことによるライトバックである
ことを検出して（ステップＳ８０２）、キャッシュ制御
シーケンサ１１１が高優先の共有バスリクエストを発行
して（ステップＳ８０３）、キャッシュ内部の“ＤＩＲ
ＴＹ”ブロックが無くなるまで繰り返しライトバックを
実施する（ステップＳ８０４〜Ｓ８０５）。この実現方
法に関しては、本願出願による特願平 −
において詳細が説明されている。

【００５５】また場合２であれば（図５から呼び出され
る場合）、すなわちキャッシュミスした際に“ＤＩＲＴ
Ｙ”キャッシュブロックを置換する場合には（ステップ
Ｓ８０６−Ｙｅｓ）、高優先の共有バスリクエストを発
行して共通バス１５の使用許可を得ると（ステップＳ８
０７）、置換対象となるキャッシュブロックをメインメ
モリ１２にライトバックする（ステップＳ８０８）。

【００５６】また、場合３であれば、低優先の共有バス
リクエストを発行して（ステップＳ８０９）、使用許可
（ＢＧ信号）が与えられる前に高優先のバスリクエスト
が発生していないことを判定し（ステップＳ８１０）、
発生していなければ（ステップＳ８１０−Ｎｏ）、“Ｄ
ＩＲＴＹ”ブロックのライトバックを行う（ステップＳ
８１１）。

【００５７】図６は、メイン・メモリへ“ＤＩＲＴＹ”
データブロックのライトバック処理実行の制御手順を示
したものであり、図８におけるライトバック実施（ステ
ップＳ８０４，Ｓ８０８，Ｓ８１０）の手順となる。以
下、メイン・メモリ１２へのライトバック処理がキャッ
シュ１１から発行されたものとして説明する。

【００５８】図６は、キャッシュ１１が共有バス１５の
利用権を要求（共有バスリクエスト）した直後から開始
されている。キャッシュ１１は、共有バス１５の利用権
を獲得した後（ステップＳ６０１）、共有コントロール
バス１５３に対してライトバック要求元情報、及び共有
アドレスバス１５１に対して当該ライトバックアクセス
のアドレスを転送し、共有コントロールバス１５３に対
してライトバック要求を発行し（ステップＳ６０２）、
共有データバス１５２にライトバックするデータを供給
してメインメモリ１２にそのデータを書き込む（ステッ
プＳ６０３）。その後、当該ライトバックされたキャッ
シュブロックの状態フラグを“ＣＬＥＡＮ”に設定する
（ステップＳ６０４）。

【００５９】一方、キャッシュ１１からライトバック要
求が発生すると、キャッシュ１１以外のキャッシュ、例
えばキャッシュ２１は、共有バス１５に転送されるアド
レスをスヌープして（ステップＳ６１１）、キャッシュ
２１内のアドレスタグを検索する（ステップＳ６１
２）。検索の結果、アドレスタグに、スヌープしたアド
レスのデータのコピーが有効な状態、すなわち“ＤＩＲ
ＴＹ”もしくは“ＣＬＥＡＮ”で保持されている場合は
（ステップＳ６１３）、有効な状態で保持しているデー
タブロックに対応する状態フラグを無効化（“ＩＮＶＡ
ＬＩＤ”に）する。この無効化が、本例における一貫性
保持動作である。

【００６０】このように、ライトバック処理が行われる
と、ライトバックしたキャッシュに保持されているデー
タがメインメモリと一致しているデータとして有効とな
り、それ以外のキャッシュに保持されている、ライトバ
ックされたデータは無効化され、データの一貫性が保持
される。

【００６１】図７は、各メモリトランザクション実行時
の状態フラグの状態遷移図を示したものであり、図３〜
図６，図８及び図１１に従ったキャッシュ制御シーケン
サの制御の結果、状態フラグが変遷する様子をまとめた
ものである。以下キャッシュ１１の状態フラグ１１３と
して説明する。

【００６２】図７において、状態“ＩＮＶＡＬＩＤ”は
当該状態フラグ１１３が管理するデータエントリが無効
であることを示す。状態“ＣＬＥＡＮ”は当該状態フラ
グ１１３が管理するデータエントリがメイン・メモリか
らリードされた後、１回も書き換えられていないことを
示す。当該データエントリにはメイン・メモリと同一の
値が格納されているが、他のキャッシュのデータエント
リには最新の値が格納されている可能性がある。状態
“ＤＩＲＴＹ”は当該状態フラグ１１３が管理するデー
タエントリがメイン・メモリからリードされた後、１回
以上最新の値で書き換えられ、かつ、主記憶にその値を
反映していないことを示す。当該データエントリには最
新の値が格納されている。このようなそれぞれの状態に
おいて、処理に応じて図７のように状態が遷移する。以
下、丸数字は図７に対応する。

【００６３】“ＩＮＶＡＬＩＤ”状態のデータに対し
てプロセッサ１０からＬＯＡＤ命令が発行された場合、
キャッシュミス処理が行なわれ、状態フラグは“ＣＬＥ
ＡＮ”に遷移する。

【００６４】“ＩＮＶＡＬＩＤ”状態のデータに対し
てプロセッサ１０からＳＴＯＲＥ命令が発行された場
合、キャッシュライトミス処理が実行され、状態フラグ
は“ＤＩＲＴＹ”に遷移する。

【００６５】“ＣＬＥＡＮ”状態のデータに対してプ
ロセッサ１０からＬＯＡＤ命令が発行された場合、キャ
ッシュ・リードヒット処理が実行され、状態フラグは
“ＣＬＥＡＮ”に遷移する。

【００６６】“ＣＬＥＡＮ”状態のデータに対してプ
ロセッサ１０からＳＴＯＲＥ命令が発行された場合、キ
ャッシュ・ライトヒット処理が実行され、状態フラグは
“ＤＩＲＴＹ”に遷移する。

【００６７】“ＣＬＥＡＮ”状態のデータに対して外
部のバスマスタのライトバック処理に対してスヌープヒ
ットした場合は、一貫性保持動作（他プロセッサからの
無効化トランザクション）が実行され、状態フラグは
“ＩＮＶＡＬＩＤ”に遷移する。

【００６８】“ＤＩＲＴＹ”状態のデータに対してプ
ロセッサ１０からＬＯＡＤ命令が発行された場合、キャ
ッシュ・リードヒット処理が実行され、状態フラグは
“ＤＩＲＴＹ”のままである。

【００６９】“ＤＩＲＴＹ”状態のデータに対しプロ
セッサ１０からＳＴＯＲＥ命令が発行された場合、キャ
ッシュ・ライトヒット処理が実行され、状態フラグは
“ＤＩＲＴＹ”のままである。

【００７０】“ＤＩＲＴＹ”状態のデータに対して主
記憶へのライトバック処理が実行された場合、状態フラ
グは“ＣＬＥＡＮ”に遷移する。

【００７１】“ＤＩＲＴＹ”状態のデータに対して、
外部のバスマスタのライトバック処理に対してスヌープ
ヒットした場合は、一貫性保持動作（他プロセッサから
の無効化トランザクション）が実行され、状態フラグは
“ＩＮＶＡＬＩＤ”に遷移する。

【００７２】以上のように状態を遷移させることで、図
１の構成におけるキャッシュブロックとメインメモリと
の一貫性を保持することができる。＜ライトバック制御（信号による説明）＞以上、ライト
バック制御を手続き的に説明したが、ここでは信号の制
御という点から本件出願の特徴である低優先度共有バス
リクエスト発行を伴うライトバックについて、説明す
る。［キャッシュ］図２において、キャッシュ制御シーケン
サはキャッシュ外部からのアクセスが無い場合、内部レ
ジスタ１９６の値をアドレス−ｍ１７１上に発行し、そ
れによって得られる状態フラグ１１３の状態をステータ
ス信号線１９２を通じて検査する。その結果、そのブロ
ックが“ＤＩＲＴＹ”であると判断されると、共有バス
コントロールインタフェース１５６に対して、低優先度
の共有バスリクエスト信号をドライブするようにＳ−Ｃ
ｏｎｔ信号線１９５を通じて通知する。その通知を受け
た共有バスコントロールインタフェース１５６は、バス
アービタ１６に対して、共有バスリクエスト信号（ＢＲ
１＊）１６１及びそれが低優先度であることを示すバス
リクエスト優先度信号（図９における信号ＬＰ１＊１６
３であり、コントロールバス１５３に含まれる）をそれ
ぞれＬにドライブする。［バスアービタ］各種信号が入力されたバスアービタ１
６は次の様に動作する。図９はバスアービタ６０の構成
図である。

【００７３】キャッシュ１１及び２１からコントロール
バス１５３の一部として、キャッシュ１１の共有バスリ
クエスト信号（ＢＲ１＊）１６１、キャッシュ１１のバ
スリクエスト優先度信号（ＬＰ１＊）１６３、キャッシ
ュ２１の共有バスリクエスト信号（ＢＲ２＊）１６２、
キャッシュ２１のバスリクエスト優先度信号（ＬＰ２
＊）１６４が入力されている。共有バスリクエスト信号
１６１、１６２は、Ｌのときに真である。また、バスリ
クエスト優先度信号１６３、１６４は、その信号がＬに
アサートされたときに低優先度であることを示してい
る。

【００７４】また、キャッシュ１１に対する共有バスグ
ラント信号（ＢＧ１＊）１６５、キャッシュ２１に対す
る共有バスグラント信号（ＢＧ２＊）１６６が出力され
ている。これらの信号もＬの時に真である。

【００７５】さらに、バスアービタ１６には、各バスマ
スタが共有バスを使用しているかどうかを示すバスビジ
ー信号（ＢＢ＊＝Ｌの場合は、あるバスマスタがバスを
使用中であることを示す）１６７も入力されている。バ
スアービタ１６は同期式回路であり、システムクロック
（ＢＣＬＫ）１６８の各立ち上がりで各信号はラッチさ
れ、その信号に合わせて組み合わせ回路１６０は各状態
を遷移する。

【００７６】図１０は、共有バスのアービトレーション
のタイミングの一例を示したものである。本実施例にお
いては、各共有バスマスタは、図１０に示すようにバス
利用要求信号ＢＲ＊を出していて、ＢＢ＊＝Ｈを検出し
たバスクロック（ＢＣＬＫ）の立ち上がり時点におい
て、自分にバス利用許可が降りていること（ＢＧ＊＝
Ｌ）を認識した場合（図１０のタイミングｔ１で、バス
マスタ１がその状態にある）、その次のバスサイクルで
ＢＢ＊をＬにアサートして共有バスの使用を宣言し、自
分が共有バスを利用している間ＢＢ＊をアサートし続け
るという形で、共有バスアービトレーションが行われて
いるものとする。

【００７７】このアルゴリズムの基本は、ＢＢ＊がＨか
らＬに遷移したことを検出した後、（即ち、新しくバス
マスタがバスを利用し始めた後）バスの使用権の調停を
開始し、その時点において優先順位のもっとも高いバス
マスタに対してバスの利用許可を与えるというものであ
る。

【００７８】優先順位は調停開始時点において以下のよ
うなものである。まず、バス利用要求の有無に基づいて
以下の３グループに分けられる。

【００７９】優先度Ａ：高優先度のバスリクエストを出
しているバスマスタ優先度Ｂ：低優先度のバスリクエストを出しているバス
マスタ優先度Ｃ：バスリクエストを出していないが、現在バス
の使用権をもつバスマスタ但し優先度Ａ＞優先度Ｂ＞優先度Ｃとする。

【００８０】各優先度グループの中では各バスマスタの
順位はラウンドロビン方式で決められる。即ち、Ｎ個の
バスマスタがあったとして（本実施例ではＮ＝２）今バ
スマスタ番号ｉ（０≦ｉ≦Ｎ−１）がバスを利用してい
るとすると i+1(mod N)>i+2(mod N) > … > i+N-2(mod N) > i+N-1
(mod N) > i となる。この順番にしたがってバスリクエストを発行し
ているバスマスタに対してバスの利用権が与えられる。
但し、調停開始時点において、どのバスマスタに対して
もその直前にバスの利用権が与えられていなかった場合
には（システム動作開始時）バスマスタ番号ｉが小さい
バスマスタに対してバス利用権が与えられるものとす
る。調停は上記優先度に従って次のバスマスタが決めら
れた段階（ＢＧ＊がアサートされた時点）で終了する。
その調停によって決められたバスマスタがＢＢ＊＝Ｈに
おいて自分のバス使用権を認識するより前に、より優先
度の高いグループに含まれるバス利用要求が発生した場
合には再調停が行われる。なお、一旦次のバスマスタが
決まった後、同一優先度グループ内でラウンドロビン方
式に基づいた優先度が高い要求がきた場合は再調停は行
われない。

【００８１】このようにすることによって、バスアービ
タ１６は、共有バスが真に空いている状態の時のみ各キ
ャッシュに対して、“ＤＩＲＴＹ”ブロックのメモリへ
のライトバックへのライトバックを許可することができ
る。

【００８２】図１２及び図１３は、バスアービタ１６に
より上述の調停を行う論理を示した真理値表である。図
１２は信号ＢＧ１＊を与え、図１３は信号ＢＧ２＊を与
える。図１２（ａ）においては、バスマスタ１にバスの
使用許可を必ず与える（表の値がＬ）のは、優先度信号
の値に関らず信号ＢＲ１＊＝Ｌであって信号ＢＲ２＊＝
Ｈである場合、すなわちバスマスタ１だけがバスを要求
している場合と、ＢＲ１＊＝ＬかつＬＰ１＊＝ＨかつＢ
Ｒ２＊＝ＬかつＬＰ２＊＝Ｌの場合、すなわち、バスマ
スタ１が高優先バスリクエストを発行しており、バスマ
スタ２が低優先バスリクエストを発行している場合であ
る。

【００８３】ＲＲ１は、同一優先グループ内における調
停を行う必要がある場合で、図１２（ｂ）にその内容が
示されている。すなわち、この場合には前述のラウンド
ロビンに従うため、直前に許可されているバスマスタの
次の番号のバスマスタに対してしよう許可する。本例で
はバスマスタは２つであるから、直前のＢＧ２＊（＝Ｂ
Ｇ２’）がＬであれば、ＢＧ１＊をＬとする。

【００８４】信号ＢＧ２＊についても同様であるが、図
１３のように、図１２の信号の番号１と２とを入れ替え
たものとなる。

【００８５】図１０を例として説明すると、タイミング
ｔ２において信号ＢＲ１＊がＨに、信号ＢＲ２＊がＬに
なっており、それぞれの優先度は同一であるため、調停
の結果ＢＧ２＊をＬとしてバスマスタ２にバスの利用を
許可している。

【００８６】また、タイミングｔ３では、バスリクエス
ト信号はいずれのバスマスタからも出されていないた
め、その時点でバスの使用権を持つバスマスタに使用が
許可されており、次のクロックタイミングでバスマスタ
２は一旦バスを開放するが、使用許可が与えられている
ため、直ちにバスの使用を開始する。［再びキャッシュの説明］さて、以上がバスアービタに
よるバス使用許可信号の出力のしかたであるが、バスマ
スタであるキャッシュはバスアービタによる調停に応え
て次のように動作する。

【００８７】図２において、ＢＲ１＊１６１及びＬＰ１
＊１６３に対してＢＢ＝Ｈを満たすバスロックＢＣＬＫ
１６８の立ち上がりでＢＧ１＊１６５がＬであることを
認識したキャッシュ制御シーケンサ１１１は、そのバス
リクエストを発行するに至ったアドレスをアドレス‐ｍ
１７１及びそれによって引き出された上位アドレスアド
レス−ｈ’１７３などから生成し、供給バスアドレスＩ
／Ｆ１５４に供給し共有バス上にドライブする。同時に
そのとき選択されるべきＳＲＡＭ１１４上のデータを、
比較器コントロール信号１７６を１１５の比較器を通す
ことによって得られる選択器に対するセレクト信号１９
３によって選択し、Ｄａｔａ信号線１７４上にドライブ
させる。そのデータは共有バスデータＩ／Ｆ１５５を通
して共有バス上にドライブされ、メインメモリ１２に対
するライトバック動作が実行される。

【００８８】なお、同時にキャッシュ２１はバスをスヌ
ープしており、上記のようなライトバック動作が実行さ
れた場合には、自キャッシュ内を検査し、該当するエン
トリが存在していた場合にはその状態フラグ１１３を無
効化する。

【００８９】この仕組みにより、プロセッサから同期の
ための命令（ここでは以下ＳＹＮＣ命令と記す）が発行
された時点でキャッシュ・メモリの一貫性が保証される
ようなプロトコルを用いたシステムにおいて、その性能
を高めるために将来ＳＹＮＣ命令が発行された時点にキ
ャッシュ・メモリからメイン・メモリへのライトバック
が行われるであろうデータ・ブロックを、共有バスが他
のバスマスタに利用されていない場合にあらかじめ書き
戻すことが可能になり、システムの高性能化が図れるこ
とになる。

【００９０】［第２の実施の形態］先の実施の形態で
は、キャッシュ・メモリの一貫性保持動作にバスをスヌ
ープする方式を用いていた。しかし、プロセッサ間やプ
ロセッサ・メインメモリ間を相互に接続する結合網に、
全てのトランザクションを監視することが困難なものを
用いた並列計算機システムにおいては、ディレクトリ方
式が用いられる。以下、そのような場合を、本発明を適
用した第２のマルチプロセッサシステムとして詳細に説
明する。第１の実施の形態として説明した図面及び番号
などは共通に使えるものはそれを用いる。＜システムの構成＞図１４は、本発明を適用した第２の
マルチプロセッサシステムの構成を示すブロック図であ
る。

【００９１】図１４中、１，２，３は計算機ノードであ
る。１０，２０，３０はプロセッサであり、それぞれプ
ロセッサバス１４，２４，３４を介してキャッシュ１
１，２１，３１に接続される。またキャッシュ１１，２
１，３１は、それぞれ共有バス１５，２５，３５を介し
てメインメモリ１２，２２，３２及び、ノード間インタ
フェース１３，２３，３３と接続される。４はグローバ
ルバスであり、ノード間インタフェース１３，２３，３
３を接続する。グローバルバスの利用調停は５のグロー
バルバスアービタが実施する。

【００９２】図１４では、接続されている計算機ノード
の数は３であるが、この数は３に制限されるものではな
い。また、ノード内部のプロセッサ及びキャッシュの数
はそれぞれ１組ずつであるがこの数も１組に制限される
ものではない。

【００９３】本例では、プロセッサからＳＹＮＣ命令が
発行された時点においてデータの一貫性が保証されるよ
うな、緩いメモリ・コンシステンシ・モデルを採用した
一貫性制御が行われる図１４に示すような構成の情報処
理システムにおいて、キャッシュ内部に最新の値で書き
換えられた後メインメモリにその値を反映していないデ
ータ・ブロック（“ＤＩＲＴＹ”ブロック）が存在する
場合で、グローバルバス、及び各ノード内部の共有バス
が他のバスマスタにおいて利用されていない場合におい
て、“ＤＩＲＴＹ”ブロックを、当該メインメモリにラ
イトバック処理し、かつ、当該キャッシュデータ・ブロ
ックのデータが他のキャッシュに共有コピーを保持して
されている場合は、共有で保持しているキャッシュデー
タ・ブロックに対して一貫性保持トランザクションを実
行することによって、同期命令発行時点で集中的に発生
する一貫性保持トランザクション・トラフィックを分散
することを実現する例を示す。

【００９４】図１５は、本実施例の一部分である計算機
ノードの内部構成を示す図である。図１５においては、
計算機ノード１を例にあげているが、計算機ノード２，
３についても同様な構成をとる。

【００９５】図１５において、プロセッサ１０は、メモ
リ・アクセスを多重発行することが可能であり、多重発
行されたメモリ・アクセスを緩いメモリ・コンシステン
シ・モデルによる一貫性保証下で完了させるための特別
な命令（ＳＹＮＣ命令）を持つものとする。

【００９６】図１５において、１１はキャッシュ、１２
はメインメモリ、１５はノード内共有バス、１３はノー
ド間インタフェースである。メインメモリ１２は、メイ
ンメモリ制御シーケンサ１２１、実メモリ１２３、及び
ディレクトリユニット１２２を含む。プロセッサバス１
４は、プロセッサ１０とキャッシュ１１をそれぞれ接続
するアドレスバス１４１、データバス１４２、コントロ
ールバス１４３の三組の信号線よりなる。ノード内部共
有バス１５１，１５２，１５３は、キャッシュ１１とノ
ード間インタフェース１３とメインメモリ１２を接続す
る、それぞれアドレスバス、データバス、コントロール
バスである。また、各ノード１，２，３間を接続するグ
ローバルバス４は、ノード間インタフェース１３，２
３，３３を接続するアドレスバス４１、データバス４
２、コントロールバス４３を含む。グローバルバス４の
利用権を調停するものがグローバルバスアービタ５であ
る。

【００９７】なお、キャッシュ１１〜３１の構成は前掲
の実施形態と同一であるので図２を流用する。図２にお
いては、キャッシュ１１を例にあげているが、キャッシ
ュ２１，３１についても同様な構成をとる。また、キャ
ッシュのプロトコルはライトバック無効化型として、そ
のフラグの状態遷移は図７と同様であることとする。こ
れらの詳細については第一の実施形態に記しているの
で、ここでは割愛する。

【００９８】まず、本実施形態におけるキャッシュ・シ
ステムの動作について、図１４，図１５，図１６，図１
７，図１８を用いて簡単に説明する。

【００９９】図１６は、本実施形態のシステムの一部分
であるメイン・メモリ１２の構成をより詳細に示す図で
ある。ディレクトリユニット１２２はディレクトリフラ
グ１２４を有しており、メインメモリ制御シーケンサ１
２１がメインメモリ１２全体を制御している。＜ＬＯＡＤ命令の制御＞また、図１７は、本実施形態の
システムにおけるプロセッサ１０のＬＯＡＤ命令の際の
制御手順を示したものである。

【０１００】図１７において、プロセッサ１０から発行
されるＬＯＡＤ命令に対してキャッシュ・リードヒット
した場合、すなわち、キャッシュのアドレスタグに、ロ
ードしようとするデータブロックと一致するアドレスが
ある場合（ステップＳ１７０１−Ｙｅｓ）、キャッシュ
１１は、プロセッサ１０に対してデータを供給する（ス
テップＳ１７０２）。

【０１０１】また、プロセッサ１０から発行されるＬＯ
ＡＤ命令に対してキャッシュ・リードミスした場合、キ
ャッシュ１１は、共有バス１５に対してアクセス要求を
発行する（ステップＳ１７０３）。この場合、キャッシ
ュ・リードミスしたデータがキャッシュ１１に供給され
るまで、キャッシュ１１はプロセッサ１０に対してデー
タの供給を行わない。

【０１０２】キャッシュ・リードミスした場合で、か
つ、当該メモリ・アクセスが計算機ノード１（当該計算
機ノード自身をローカルノードと呼ぶ）内のメインメモ
リ１２に対するものである場合（ステップＳ１７０４−
Ｙｅｓ）、キャッシュ１１はメインメモリ１２に対して
データを要求する（ステップＳ１７０５）。

【０１０３】この後のステップＳ１７０６，Ｓ１７０７
はメインメモリ１２のメインメモリシーケンサ１２１に
よる実行される手順であり、キャッシュ１１の制御シー
ケンサ１１１は、それを受けてステップＳ１７０８から
制御を再開する。メインメモリ制御シーケンサ１２１
は、メインメモリ１２内のディレクトリユニット１２２
にキャッシュ１１に対応したディレクトリフラグ１２４
を登録する（ステップＳ１７０６）。そして、キャッシ
ュ１１から要求されたデータを、共有バス１５を介して
キャッシュ１１に転送する（ステップＳ１７０７）。

【０１０４】キャッシュ１１は共有データバス１５２を
通じてデータを受け取って、ＳＲＡＭ１１４の当該エン
トリにリードした後（ステップＳ１７０８）、プロセッ
サ１０に対してデータを供給する（ステップＳ１７０
９）。

【０１０５】一方、キャッシュ・リードミスした場合
で、かつ、当該メモリ・アクセスが計算機ノード１以外
のノード（リモートノードと呼ぶ）のメインメモリ（例
えばメインメモリ２２）に対するものである場合（ステ
ップＳ１７０４−Ｎｏ）、ノード１のノード間インタフ
ェース１３は、ノード２のノード間インタフェース２３
に対して、グローバルバス４を介してデータ要求を発行
する（ステップＳ１７１０）。

【０１０６】以降、ステップＳ１７１１〜Ｓ１７１３ま
では、ノード２におけるメインメモリ制御シーケンサに
よる処理手順となる。

【０１０７】データ要求を受けたノード間インタフェー
ス２３は、メインメモリ２２に対してデータ要求元情報
とともにデータ要求を発行し（ステップＳ１７１１）、
メイリメモリ２２はそのディレクトリユニットにデータ
要求元のキャッシュに対応するディレクトリフラグを登
録する（ステップＳ１７１２）。それとともに、メイン
メモリ２２は、ノード間インタフェース２３に対してデ
ータを供給し、ノード間インターフェース２３はそれを
グローバルバス４に転送する（ステップＳ１７１３）。

【０１０８】このようにしてグローバルバス４にデータ
が乗せられると、ノード１のノード間インターフェース
１３はグローバルバス４上のデータを読み、共有バス１
５に転送する（ステップＳ１７１４）。キャッシュ１１
はそれを受け取ってキャッシュ内のデータブロックを置
換する（ステップＳ１７１５）。このようにして所望の
データをキャッシュ１１内に読み込むと、それをプロセ
ッサ１０に供給する（ステップＳ１７１６）。

【０１０９】以上のようにして、ローカルノードであろ
うとリモートノードであろうと、ロードしようとするデ
ータをキャッシュに読込み、プロセッサはそのキャッシ
ュ内のデータにアクセスすることができる。

【０１１０】ローカルノード内でのバスの管理は共有バ
スアービタが前記実施の形態に示したと同様の手順で行
う。この場合には、バスマスタは、キャッシュ，ノード
間インターフェースの２者である。また、グローバルバ
ス４の管理はグローバルバスアービタ５が行う。これも
また各ノードのノード間インターフェースをバスマスタ
として、前記実施形態とおなじ要領でバスを管理する。

【０１１１】なお、ＳＴＯＲＥ命令発行時の制御手順は
第一の実施形態における図４で示したものと同様である
ので、ここでは省略する。但し、Ｓ４０２のキャッシュ
ミス処理は、図１７におけるＳ１７０１−Ｎｏのリード
ミス処理以後の処理に置き換えられる。＜ライトバック処理＞本システムにおけるライトバック
の制御は第１の実施形態の図８と同様であるが、バスの
要求の手順がローカルバス（共有バス）とグローバルバ
スとがあるためにやや複雑なものとなっている。また、
第１の実施形態と同様、図８の手順と同様に、ＳＴＯＲ
Ｅ命令や、ＳＹＮＣ命令、あるいはキャッシュミスなど
の際に実行され、以下の３通りでライトバックを実施す
る。

【０１１２】図８に沿って説明すれば、“ＤＩＲＴＹ”
ブロックのライトバックの契機となる第一の原因は、プ
ロセッサ１０からのＳＹＮＣ命令の発行である。

【０１１３】すなわち、キャッシュ１１に、“ＤＩＲＴ
Ｙ”ブロックが１つ以上存在し、かつ、プロセッサ１０
からＳＹＮＣ命令が発行された場合、それら“ＤＩＲＴ
Ｙ”ブロックのメインメモリへの書き戻し処理を実行す
る。ＳＹＮＣ命令が発行された場合、ＤＩＲＹＴブロッ
クのメインメモリへのライトバック処理は“ＤＩＲＴ
Ｙ”ブロックがなくなるまで繰り返し実行される。

【０１１４】この処理は、ノード内部及びノード間を接
続するバスの利用要求に関しては、一般のバスアクセス
と同様高優先度のバスリクエストにより実施される。
“ＤＩＲＴＹ”ブロックのメインメモリへのライトバッ
ク処理の際、メインメモリ制御シーケンサ１２１はメイ
ンメモリへのライトバック処理されるデータ・ブロック
に対応したディレクトリのディレクトリフラグを検索
し、当該最新の値で書き換えた後、“ＤＩＲＴＹ”ブロ
ックのライトバックを実行したキャッシュ以外のキャッ
シュにもデータのコピーが共有保持されていた場合は、
共有で保持しているキャッシュデータ・ブロックに対し
て一貫性保持トランザクションを実行する。

【０１１５】なお、本実施例では一貫性保持トランザク
ションは無効化型のトランザクションとするが、これに
制限されるものではない。

【０１１６】また、第２の契機はキャッシュの置換対象
として“ＤＩＲＴＹ”ブロックが選択された場合であ
る。この場合も、ＳＹＮＣ命令の発行時と同様の処理が
実施される。ただ一つ異なる点は、“ＤＩＲＴＹ”ブロ
ックのメインメモリへのライトバック処理はキャッシュ
ブロックの置換に必要な数だけしか行われない点にあ
る。

【０１１７】第３の契機が、本件出願の特徴である相互
結合網が空いている場合に、他のバスマスタの動作を防
げずにキャッシュ制御シーケンサがライトバックを試み
るというものである。

【０１１８】また、図１８は、本実施形態における図８
中のＤＩＲＴＹデータライトバック処理を詳しく示した
ものである。以下、メイン・メモリへのライトバック処
理がキャッシュ１１から発行されたものとして説明す
る。なお、バスの利用権の調停部分はここでは無視す
る。

【０１１９】図１８の手順は、高優先あるいは低優先の
共有バスリクエストを発行し、バス利用許可をバスアー
ビタ１６から得たものとして開始される。

【０１２０】図１８において、キャッシュ１１は、共有
コントロールバス１５３に対してライトバック要求元情
報、及び、共有アドレスバス１５１に対して当該ライト
バックアクセスのアドレスを転送し、共有バス１５上に
対してライトバック要求を発行する（ステップＳ１８０
１）。そして、共有データバス１５２にライトバックす
るデータを供給し、ライトバックしたデータが当該メイ
ン・メモリのエントリに供給され、必要な一貫性保持動
作が完了し、メイン・メモリへのライトバック処理が完
了するまで待つ。ステップＳ１８０３〜Ｓ１８０７は、
ライトバック要求を受けたローカルノードのメインメモ
リにより行われ、ステップＳ１８０８〜Ｓ１８１４は、
ローカルノードにおいて行われる。

【０１２１】（１）当該メイン・メモリへのライトバッ
ク処理のアドレスが計算機ノード１内のメイン・メモリ
１２に対するライトバックアクセスである場合（ステッ
プＳ１８０２−Ｙｅｓ）：メイン・メモリ制御シーケン
サ１２１は、リード要求、及び当該ライトバックアクセ
スのアドレス及び供給データバス１５２に供給されてい
るデータを受け付けて、メイン・メモリ１２内のディレ
クトリユニット１２２を検索し、ライトバック要求元で
あるキャッシュ１１以外のディレクトリフラグが登録さ
れているか調べる（ステップＳ１８０３）。キャッシュ
１１以外のキャッシュにもデータのコピーが有効状態で
保持されている場合は（ステップＳ１８０４−Ｙｅ
ｓ）、有効状態で保持しているキャッシュデータに対し
て一貫性保持動作を実行する。すなわち、データブロッ
クのコピーをキャッシュに有するノードとしてディレク
トリフラグに登録されているノードに対して、当該デー
タブロックを無効化するための無効化処理命令を発行す
る（ステップＳ１８０５）。発行先のノードでは、その
信号を受けてキャッシュ内のデータブロックの状態フラ
グを“ＩＮＶＡＬＩＤ”とする。この際に共有バス／グ
ローバルバスを使用するが、バスリクエストは高優先度
とし、データの一貫性を保持する処理は迅速に行われ
る。

【０１２２】次に、実メモリにおける当該データのエン
トリを、ライトバック要求とともに送られてきたデータ
で更新する（ステップＳ１８０６）。それが完了する
と、キャッシュ１１に実メモリへのライトバックの完了
を通知する（ステップＳ１８０７）。

【０１２３】なお、本実施例では一貫性保持動作は無効
化型のトランザクションとするが、これは本実施例に制
限されるものではない。（２）当該メインメモリへのライトバック処理のアドレ
スが計算機ノード１外のメイン・メモリ（例えば２２）
に対するライトバックアクセスである場合（ステップＳ
１８０２−Ｎｏ）：ノード間インタフェース１３は、ラ
イトバック要求、及び当該ライトバックアクセスのアド
レス、共有データバス１５２に供給されているデータを
受け付けて、グローバルバスアービタ５に対してグロー
バルバスリクエストを発行し、バスの使用許可を得る
と、グローバルコントロールバス４３に対してライトバ
ック要求元情報、及びグローバルアドレスバス４１に対
して当該ライトバックアドレスのアドレス、グローバル
データバス４２に対して当該ライトバックアクセスのデ
ータを転送し、ノード間インタフェース２３に対してラ
イトバック要求を発行する（ステップＳ１８０８）。

【０１２４】ノード間インタフェース２３は、ライトバ
ック要求、及び当該ライトバックアクセスのアドレスを
受け付けてノード２の共有コントロールバス２５３に対
してライトバック要求元情報、及び供給アドレスバス２
４１に対して当該ライトバックアクセスのアドレス、共
有データバス２５２に対して当該ライトバックアクセス
のデータを転送し、共有コントロールバス２５３に対し
てライトバック要求を発行する（ステップＳ１８０
９）。この場合のバスリクエストは、ＳＹＮＣ命令及び
キャッシュ置換のためのライトバックならば高優先度で
あり、そうでなければ定優先度のグローバルバスリクエ
ストとなる。

【０１２５】メイン・メモリ２２は、ライトバック要
求、及び当該ライトバックアクセスのアドレス及び共有
データバス２５２に供給されているデータを受け付け
て、メイン・メモリ２２内のディレクトリユニット２２
２を検索し、ライトバック要求元であるキャッシュ１１
以外のディレクトリフラグが登録されているか調べる
（ステップＳ１８１０）。キャッシュ１１以外のキャッ
シュにもデータのコピーが有効状態で保持されている場
合は（ステップＳ１８１１−Ｙｅｓ）、有効状態で保持
しているキャッシュデータに対して一貫性保持動作を実
行する（ステップＳ１８１２）。これは、ステップＳ１
８０５における処理と同様である。

【０１２６】この後、メインメモリ制御シーケンサ２２
１は、ライトバック要求とともに受けたライトバックす
べきデータで実メモリの該当するデータを更新する（ス
テップＳ１８１３）。

【０１２７】ライトバック処理終了後、ノード間インタ
フェース２３は、ノード間インタフェース１３にメイン
・メモリへのライトバック処理完了を通達する。ノード
間インタフェース１３は、キャッシュ１１にメイン・メ
モリへのライトバック処理完了を通達する（ステップＳ
１８１４）。＜低優先度ライトバック＞ここで特に、本発明の特徴で
ある、キャッシュにアクセスがない場合に、ＤＩＲＴＹ
ブロックをライトバックする制御手順について、図２、
図９、図１５を参照して更に詳しく説明する。

【０１２８】図２において、キャッシュ制御シーケンサ
はキャッシュ外部からのアクセスが無い場合、内部レジ
スタ１９６の値をアドレス−ｍ１７１上に発行し、それ
によって得られる状態フラグ１１３の状態を１９２ステ
ータス信号線を通じて検査する。その結果がそのブロッ
クが“ＤＩＲＴＹ”であると判断されると、共有バスコ
ントロールインタフェース１５６に対して、低優先度の
共有バスリクエスト信号をドライブするようにＳ‐Ｃｏ
ｎｔ信号線１９５を通じて通知する。その通知を受けた
共有バスコントロールインタフェース１５６は、バスア
ービタ１６に対して、共有バスリクエスト信号（ＢＲ１
＊）１６１及びそれが低優先度であることを示すバスリ
クエスト優先度信号（ＬＰ１＊）１６３をそれぞれＬに
ドライブする。

【０１２９】この要求を受けた共有バスアービタ１６
は、他のノード１内部のバスマスタからの高優先度のバ
ス利用要求が無い場合に、図１２の規則に従って、キャ
ッシュ１１に対してノード１内の共有バス１５の利用権
を認める。この過程に関しては既に第一の実施形態おい
て述べたので、ここでは割愛する。

【０１３０】共有バス１５の利用権を得たキャッシュ制
御シーケンサ１１１は、ノード間インタフェース１３に
対して、グローバルバス４を通じて、ノード２のメイン
メモリ２２にノード間低優先度ライトバックする要求を
出す。具体的には、ノード間インタフェース１３の低優
先度ライトバック用内部レジスタ１３１（アドレス）、
１３２（データ）、１３３（コントロール）に対して、
ライトバックする対象のアドレス、データなどを書き込
む。

【０１３１】この、ノード間低優先度ライトバック要求
を受け取ったノード間インタフェース１３はグローバル
バスの調停を司るグローバルバスアービタ５に対してグ
ローバルバス４の低優先度利用要求を出す。その要求を
受けたグローバルバスアービタ５は、ノード内部での共
有バスの調停と同様にして、グローバルバス４に対して
他のノード間インタフェースから利用要求が来ていない
場合に限り、このノード間低優先度ライトバック要求に
対してグローバルバス４の利用許可を与える。グローバ
ルバスの利用許可を受け取ったノード間インタフェース
１３はノード２のノード間インタフェース２３と通信
し、ノード２のメインメモリ２０に対するノード間低優
先度ライトバック要求を伝える。

【０１３２】キャッシュ１１からのノード間低優先度ラ
イトバック要求を受け取ったノード間インタフェース２
３は、その情報に基づき、ノード内共有バス２５に対し
て低優先度のバスリクエストを発行する。ノード２内部
でも同様にして共有バス２５の調停が行なわれ、他のノ
ード２内部のバスマスタからの高優先度のバス利用要求
がない場合に、所定の規則に従って、ノード間インタフ
ェース２３に対してノード２内の共有バス２５の利用権
を認められる。共有バス２５の利用を認められたノード
間インタフェース１２は、メインメモリ２２に対して、
ライトバック動作を実施する。ライトバック動作を受け
たメインメモリ制御シーケンサ２２１は、その内容を実
メモリ２２３へ反映すると同時に、メインメモリ２２へ
書き戻し処理されるデータ・ブロックに対応したディレ
クトリのディレクトリフラグ２２４を検索し、当該最新
の値で書き換えられた後、“ＤＩＲＴＹ”ブロックのラ
イトバックを実行したノード１のキャッシュ１１以外の
キャッシュにもデータのコピーが共有保持されていた場
合は、共有で保持しているキャッシュデータ・ブロック
に対して一貫性保持トランザクションを実行する。

【０１３３】この一貫性保持動作に伴うバス利用要求
は、キャッシュトランザクションの性質に鑑み、一般の
処理と同様に高優先度で実施される。データコピーを保
持していたキャッシュに対する、一貫性保持動作（この
場合、当該エントリの無効化）が完了すると、その旨が
ノード２のメインメモリ制御シーケンサ２２１から、ノ
ード１のキャッシュ制御シーケンサ１１１に対して高優
先度で通知される。その通知を受け取ったキャッシュ制
御シーケンサ１１１は、ライトバック処理を行なったエ
ントリの状態フラグ１１３を“ＤＩＲＴＹ”から“ＣＬ
ＥＡＮ”（キャッシュ１１とメインメモリ２２上のデー
タの値が一致している状態）に変更する。

【０１３４】このようにして、一連の動作が終了する。

【０１３５】なお、これら一連の動作のうち、低優先度
で行われる部分に関しては、他のバスマスタからのバス
利用要求があった場合には待たされることになる。具体
的には、各ノード間インタフェースが、低優先度ライト
バック要求を受け取って、それを処理するより前に高優
先度の処理要求を受け取った場合、そちらが優先的に処
理される。但し、高優先度の処理要求の内容が、先に低
優先度のライトバック要求を発行したバスマスタと同一
のバスマスタによるものであり、後から来た処理要求が
高優先度のライトバック要求であった場合のみ、処理待
ちになっていた低優先度のライトバックは高優先度扱い
になり、後から来た要求の処理に先立って処理される。

【０１３６】以上のように、複数の計算機ノードをグロ
ーバルバスで接続してなるマルチプロセサシステムにお
いても、高優先バスリクエストが発生していなければキ
ャッシュのライトバック処理を随時行うことができ、ラ
イトバックトランザクションが一時に集中してしまうこ
とを防止できる。

【０１３７】

【発明の効果】以上説明したように、本発明によれば、
緩いメモリ・コンシステンシ・モデルを採用した並列計
算機において、その性能をより向上させるためのキャッ
シュ一貫性保持動作機構を提供し、同期ポイント時点に
おける相互結合網上のトラフィックの集中による相互結
合網の利用効率の低下を避け、同期動作に伴う処理のオ
ーバヘッドを軽減することによりシステム全体の処理能
力の向上をさせるという効果がある。

【０１３８】

【図面の簡単な説明】

【図１】本発明を実現するためのシステムの一構成例を
示す図である。

【図２】本発明の構成例で用いられているキャッシュの
構成を示した図である。

【図３】本発明の第１の実施形態で用いられているＬＯ
ＡＤ命令実行の際の制御手順を示したフローチャートで
ある。

【図４】本発明の第１の実施形態で用いられているＳＴ
ＯＲＥ命令実行の際の制御手順を示したフローチャート
である。

【図５】本発明の第１の実施形態で用いられているＬＯ
ＡＤ／ＳＴＯＲＥ命令実行のキャッシュミスの際の制御
手順を示したフローチャートである。

【図６】本発明の第１の実施形態で用いられているキャ
シュの“ＤＩＲＴＹ”データのライトバック処理手順を
示したフローチャートである。

【図７】本発明の実施形態におけるキャッシュの状態フ
ラグの状態遷移図である。

【図８】本発明の第１の実施形態で用いられているキャ
シュのライトバックを実施する際の制御手順を示したフ
ローチャートである。

【図９】本発明の実施形態の共有バスアービタの構成を
示した図である。

【図１０】本発明の実施形態で用いられているバスアー
ビトレーションプロトコルの例を示す図である。

【図１１】本発明の第１の実施形態で用いられているＳ
ＹＮＣ命令実行の際の制御手順を示したフローチャート
である。

【図１２】本発明の第１の実施形態で用いられている共
有バスアービタの出力信号を生成する真理値表である。

【図１３】本発明の第１の実施形態で用いられている共
有バスアービタの出力信号を生成する真理値表である。

【図１４】本発明の第２の実施形態を実現するためのシ
ステムの構成を示す図である。

【図１５】本発明の第２の実施形態における計算機ノー
ドの構成を示した図である。

【図１６】本発明の第２の実施形態におけるメインメモ
リとディレクトリの構成を示した図である。

【図１７】本発明の第２の実施形態で用いられているＬ
ＯＡＤ命令実行の際の制御手順を示したフローチャート
である。

【図１８】本発明の第２の実施形態で用いられているキ
ャシュの“ＤＩＲＴＹ”データのライトバック処理手順
を示したフローチャートである。

【符号の説明】

１，２，３ノード４グローバルバス５グローバルバスアービタ１０，２０，３０プロセッサ１１，２１，３１キャッシュ１２，２２，３２メインメモリ１３，２３，３３ノード間インタフェース１４，２４，３４プロセッサバス１５，２５，３５共有バス１６，２６，３６共有バスアービタ４１グローバルアドレスバス４２グローバルデータバス４３グローバルコントロールバス１１１キャシュ制御シーケンサ１１２アドレスタグ１１３状態フラグ１１４ＳＲＡＭ１１５比較器１１６選択器１２１メインメモリ制御シーケンサ１２２ディレクトリユニット１２３実メモリ１２４ディレクトリフラグ１３１低優先度ライトバック用内部レジスタ（アドレ
ス）１３２低優先度ライトバック用内部レジスタ（デー
タ）１３３低優先度ライトバック用内部レジスタ（コント
ロール）１４１プロセッサアドレスバス１４２プロセッサデータバス１４３プロセッサコントロールバス１４４プロセッサバスアドレスインタフェース１４５プロセッサバスデータインタフェース１４６プロセッサバスコントロールインタフェース１５１共有アドレスバス１５２共有データバス１５３共有コントロールバス１５４共有バスアドレスインタフェース１５５共有バスデータインタフェース１５６共有バスコントロールインタフェース１５７メインメモリアドレスバスインタフェース１５８メインメモリデータバスインタフェース１５９メインメモリコントロールバスインタフェース１６０バスアービタ内部組み合わせ回路１６１共有バスリクエスト信号１（ＢＲ１＊）１６２共有バスリクエスト信号２（ＢＲ２＊）１６３共有バスリクエスト優先度信号１（ＬＰ１＊）１６３共有バスリクエスト優先度信号２（ＬＰ２＊）１６５共有バスグラント信号１（ＢＧ１＊）１６６共有バスグラント信号２（ＢＧ２＊）１６７バスビジー信号（ＢＢ＊）１６８バスクロック信号（ＢＣＬＫ）１７０ａｄｄｒ‐ｈ１７１ａｄｄｒ‐ｍ１７２ａｄｄｒ‐ｌ１７３ａｄｄｒ‐ｈ’ １７４Ｄａｔａ１７５キャッシュブロックコントロール１７６比較器コントロール信号１９０プロセッサバスＩＦコントロール信号１９１共有バスＩＦコントロール信号１９２ｓｔａｔｕｓ信号１９３Ｓｅｌｅｃｔ信号１９４Ｌ‐Ｃｏｎｔ信号１９５Ｓ‐Ｃｏｎｔ信号

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサと、それらプロセッサ
それぞれに付随するキャッシュ・メモリと主メモリとを
含む複数の結合網利用主体と、各結合網利用主体を相互
に接続する結合網とを含む情報処理システムであって、各プロセッサの処理が予め定めた段階に達した場合、当
該プロセッサに付随するキャッシュ・メモリ中に存在す
るデータ・ブロックの内容の一貫性を保持する一貫性保
持処理を実行することを特徴とする情報処理システム。
【請求項２】前記プロセッサによる処理が前記予め定
めた段階に達する以前において、前記結合網の状態が所
定の条件を満たした場合には、当該キャッシュ・メモリ
中に存在するデータ・ブロックの内容の一貫性を保持す
る一貫性保持処理を実行することを特徴とする請求項１
記載の情報処理システム。
【請求項３】前記結合網には、前記結合網利用主体に
よる前記結合網の使用を調停する調停ユニットが更に接
続され、前記結合網利用主体は、前記調停ユニットに対
して、前記予め定めた段階に達する以前における書き戻
しの場合にはその他の場合よりも低い第１の優先順位で
前記結合網の利用要求を発行し、前記調停ユニットは、
前記第１の優先順位の利用要求以外の利用要求がない場
合に、前記条件は満たされていると判定して前記結合網
利用主体の１に前記結合網の利用許可を付与することを
特徴とする請求項１または２に記載の情報処理システ
ム。
【請求項４】前記一貫性保持処理は、当該キャッシュメ
モリ中に存在する更新されたデータブロックを主メモリ
に書き戻すことを特徴とする請求項１乃至３いずれかに
記載の情報処理システム。
【請求項５】当該情報処理システムは、緩いメモリ・
コンシステンシ・モデルを採用することを特徴とする請
求項１乃至３いずれかに記載の情報処理システム。
【請求項６】バス手段と、前記バス手段に接続されたメモリ手段と、前記バス手段に接続され、前記バス手段を少なくとも２
つの互いに異なる優先順位で要求し、前記バス手段を用
いて前記メモリ手段から読出したデータを保持する複数
のバスマスタ手段と、前記優先順位による要求に対して、優先順位の異なる２
つ以上の要求が重複した場合には高優先順位の要求に対
して優先的に前記バス手段を割り当てるバス管理手段と
を備え、前記バスマスタ手段は、第１の条件を満たした場合には
高優先順位で、第２の条件を満たした場合には低優先順
位で、前記バス管理手段に対してバス手段を要求し、前
記バス管理手段によるバスの使用許可に基づいて前記バ
ス手段を使用して、保持する更新されたデータを前記メ
モリ手段に書き戻すことを特徴とする情報処理装置。
【請求項７】前記バスマスタ手段に接続されたプロセ
ッサ手段を更に備え、該プロセッサ手段から発行される
所定の命令に従って、前記メモリ手段から読み出して更
新したデータを前記メモリ手段に書き戻すことを特徴と
する請求項６に記載の情報処理装置。
【請求項８】前記バスマスタ手段は、他のバスマスタ
手段が前記メモリ手段にデータを書き戻した場合、その
データが重複して前記メモリ手段から当該バスマスタ手
段に読み出されているか調べ、読出されている場合に
は、そのデータを無効化することを特徴とする請求項６
または７に記載の情報処理装置。
【請求項９】前記第１の条件は、所定の同期時期に達
した場合、または、前記バスマスタの保持するデータを
入れ替える場合であることを特徴とする請求項６乃至８
のいずれかに記載の情報処理装置。
【請求項１０】前記第２の条件は、前記バスマスタ手
段の保持するデータにアクセスがない場合であることを
特徴とする請求項６乃至９のいずれかに記載の情報処理
装置。
【請求項１１】バス手段と、前記バス手段に接続され、前記バス手段を少なくとも２
つの互いに異なる優先順位で要求し、前記バス手段を用
いて前記メモリ手段から読出したデータを保持する複数
のバスマスタ手段と、前記優先順位による要求に対して、優先順位の異なる２
つ以上の要求が重複した場合には高優先順位の要求に対
して優先的に前記バス手段を割り当てるバス管理手段と
を備え、前記バスマスタ手段は、第１の条件を満たした場合には
高優先順位で、第２の条件を満たした場合には低優先順
位で、前記バス管理手段に対してバス手段を要求し、前
記バス管理手段によるバスの使用許可に基づいて前記バ
ス手段を使用して、保持するデータを前記メモリ手段に
書き戻すことを特徴とする情報処理装置。
【請求項１２】前記バスマスタ手段に接続されたプロ
セッサ手段を更に備え、該プロセッサ手段から発行され
る所定の命令に従って、前記メモリ手段から読み出して
更新したデータを前記メモリ手段に書き戻すことを特徴
とする請求項１１に記載の情報処理装置。
【請求項１３】データを書き戻された前記メモリ手段
は、そのデータが重複して前記メモリ手段から他のバス
マスタ手段に読み出されているか調べ、読出されている
場合には、そのデータを無効化する命令を当該他のバス
マスタ手段に発行することを特徴とする請求項１１また
は１２に記載の情報処理装置。
【請求項１４】前記バスマスタ手段は、共有バス手段
と、共有メモリ手段と、共有バス手段により接続された
複数の共有バスマスタと、少なくとも高低２つの優先順
位による要求に対して、優先順位の異なる２つ以上の要
求が重複した場合には高優先度の要求に対して優先的に
前記バス手段を割り当てる共有バス管理手段とを含み、前記共有バスマスタ手段は、前記高優先順位の要求が前
記共有バス手段が使用されていない場合に、前記共有バ
ス管理手段に対して低優先順位で共有バス手段を要求
し、共有バス管理手段による共有バスの使用許可に基づ
いて前記共有バス手段を使用して、前記共有メモリ手段
から読み出して更新したデータを前記共有メモリ手段に
書き戻すことを特徴とする請求項１１乃至１３いずれか
に記載の情報処理装置。
【請求項１５】前記共有バスマスタ手段は、前記バス
手段と接続されたノード間インターフェースと、前記共
有メモリ手段に記憶された内容のコピーを保持するキャ
ッシュとを含むことを特徴とする請求項１４に記載の情
報処理装置。
【請求項１６】前記バスマスタ手段は、前記共有バス
マスタ手段に接続されたプロセッサ手段を更に含み、該
プロセッサ手段から発行される所定の命令に従って、前
記共有メモリ手段から読み出して更新したデータを前記
共有メモリ手段に書き戻すことを特徴とする請求項１４
に記載の情報処理装置。
【請求項１７】前記共有バスマスタ手段は、他の共有
バスマスタ手段が前記共有メモリ手段にデータを書き戻
した場合、そのデータが重複して前記共有メモリ手段か
ら当該共有バスマスタ手段に読み出されているか調べ、
読出されている場合には、そのデータを無効化すること
を特徴とする請求項１４に記載の情報処理装置。