JPH0962576A - 情報処理装置及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 並列計算機システムにおける複数キャッシュ
・メモリ中に存在するコピー間の一貫性をとるための動
作は、トランザクション毎に行われるものであった。 【解決手段】 プロセッサ１０からキャッシュ・メモリ
１１に対して発行されたアクセスが同期アクセスである
場合、キャッシュ・メモリ１１内のＤＩＲＴＹブロック
・シークを開始する。キャッシュ・メモリ１１は、シス
テム・バス上にバス・トランザクションを発行し、キャ
ッシュ・メモリ１１内のＤＩＲＴＹブロックのｗｒｉｔ
ｅ ｂａｃｋを、主記憶２０に対して行う。なお一方、
上記のようにして一方のキャッシュ・メモリ１１から発
行されたｗｒｉｔｅ ｂａｃｋのバス・トランザクショ
ンは、他方のキャッシュ・メモリ１６よりスヌープされ
る。以上の様に、緩いメモリ・コンシステンシ・モデル
を採る並列計算機システムにおいて不要な一貫性保持動
作が省かれ、メモリ・アクセス時の遅延を小さくでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
及び複数のキャッシュ・メモリを有する情報処理装置及
びその制御方法に関するものである。

【０００２】

【従来の技術】従来の並列計算機システムにおいては、
プロセッサから発せられる主記憶に対するアクセス要求
に高速に応じるため、及び相互結合網のトラフィックを
減じるために、各プロセッサにキャッシュ・メモリを付
随させることが多い。各プロセッサから発行されるメモ
リ・アクセスはキャッシュ・メモリを介して行われ、キ
ャッシュ・メモリ中にはそれらメモリ・アクセス対象の
データ・ブロックのコピーが置かれることになる。並列
計算機システムにおいては、複数あるキャッシュ・メモ
リ中に同一データ・ブロックのコピーが各々存在する状
況が生じ得るが、それらコピー間の一貫性を保証するた
めに、従来様々な方法が考案あるいは実現されている。

【０００３】プロセッサ間やプロセッサ・主記憶間を相
互に接続する結合網に、全てのトランザクションが監視
可能であるバスのようなものを用いた並列計算機システ
ムにおいては、スヌープ方式が一般的である。スヌープ
方式は、キャッシュ・メモリが結合網上に発行される全
トランザクションを監視し、トランザクション対象のデ
ータ・ブロックのコピーが自キャッシュ・メモリ中に存
在していた場合は、必要な一貫性保持動作を施すもので
ある。

【０００４】また、プロセッサ間やプロセッサ・主記憶
間を相互に接続する結合網に、全てのトランザクション
を監視することが困難なものを用いた並列計算機システ
ムにおいては、ディレクトリ方式が用いられる。ディレ
クトリ方式は、データ・ブロック単位、あるいはそれに
類する単位毎に、いずれのキャッシュ・メモリ中にその
コピーが存在するかというキャッシング情報を、ディレ
クトリと呼ばれる記憶装置に格納・管理しておき、プロ
セッサからのトランザクション発行時にはディレクトリ
から得られるキャッシング情報をもとにして、トランザ
クション対象データ・ブロックのコピーを有するキャッ
シュ・メモリにトランザクションの発生を通知し、コピ
ー間の一貫性保持を図るものである。

【０００５】

【発明が解決しようとしている課題】従来、並列計算機
システムにおける複数キャッシュ・メモリ中に存在する
コピー間の一貫性をとるための動作は、上述の通りトラ
ンザクション毎に行われるものであった。

【０００６】しかしこれは、メモリに対するアクセス・
レイテンシを抑えるために様々考案あるいは実現されて
いる緩いメモリ・コンシステンシ・モデルにはそぐわな
いものである。一般に緩いメモリ・コンシステンシ・モ
デルでは、処理の過程に同期ポイントを定め、処理が同
期ポイントに達した時点で、それまでに発行したメモリ
・トランザクションをシステム中に反映させることを義
務付けている。このことは、同期ポイント以前には各メ
モリ・トランザクション結果を反映させる必要がないこ
とを意味する。即ち、緩いメモリ・コンシステンシ・モ
デルを採る並列計算機システムにおいて従来のキャッシ
ュ一貫性保持手法を用いた場合、その時点では不要な一
貫性保持動作がトランザクション毎に入ることとなり、
そのオーバヘッドは、緩いメモリ・コンシステンシ・モ
デルの目的に反し、不用意にメモリ・アクセス・レイテ
ンシを嵩ませていると言える。

【０００７】

【課題を解決するための手段】本発明は、上記課題を解
決するために、複数のプロセッサと、各プロセッサに付
随する複数のキャッシュ・メモリと、記憶装置と、及び
キャッシュ・メモリと記憶装置間を相互に接続する結合
網から成る情報処理装置であって、各プロセッサの処理
が予め定めた段階に達した時点でのみ、付随するキャッ
シュ・メモリ中に存在するデータ・ブロックのシステム
における一貫性保持を図ることを特徴とする情報処理装
置を提供する。本発明は、上記課題を解決するために、
好ましくは、プロセッサの処理が予め定めた段階に達し
たことを、プロセッサが付随するキャッシュ・メモリに
知らせる手段として、プロセッサが発行した要求の種別
によって判別する機能をキャッシュ・メモリ中に設ける
ことを特徴とする。本発明は、上記課題を解決するため
に、好ましくは、プロセッサの処理が予め定めた段階に
達したことを、プロセッサが付随するキャッシュ・メモ
リに知らせる手段として、プロセッサが発行したアドレ
スによって判別する機能をキャッシュ・メモリ中に設け
ることを特徴とする。本発明は、上記課題を解決するた
めに、好ましくは、上記情報処理装置は緩いメモリ・コ
ンシステンシ・モデルに基づいた動作を行うことを特徴
とする。

【０００８】本発明は、上記課題を解決するために、複
数のプロセッサと、各プロセッサに付随する複数のキャ
ッシュ・メモリと、記憶装置と、及びキャッシュ・メモ
リと記憶装置間を相互に接続する結合網から成る情報処
理装置であって、プロセッサからキャッシュ・メモリに
対するアクセスが同期アクセスか否か判断する判断手段
と、該判断手段により同期アクセスであると判断された
場合、キャッシュ・メモリ内の特定のブロックを検索す
る検索手段と、該検索手段により検索された特定のブロ
ックについて前記記憶装置に対して書き戻しを行う手段
とを有することを特徴とする情報処理装置を提供する。

【０００９】本発明は、上記課題を解決するために、複
数のプロセッサと、各プロセッサに付随する複数のキャ
ッシュ・メモリと、記憶装置と、及びキャッシュ・メモ
リと記憶装置間を相互に接続する結合網から成る情報処
理装置の制御方法であって、各プロセッサの処理が予め
定めた段階に達した時点でのみ、付随するキャッシュ・
メモリ中に存在するデータ・ブロックのシステムにおけ
る一貫性保持を図ることを特徴とする情報処理装置の制
御方法を提供する。

【００１０】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。

【００１１】〈マルチプロセッサシステムの構成〉図１
は本発明を実現するためのシステムの第１のマルチプロ
セッサシステムの構成図である。１０、１５はプロセッ
サであり、各プロセッサはプロセッサバス（１２〜１
４、１７〜１９）を介してキャッシュ・メモリ１１、１
６に接続される。プロセッサバスは、コントロール信号
線１２、１７、アドレス信号線１３、１８、及びデータ
信号線１４、１９から成る。また、キャッシュ・メモリ
１１、１６はシステムバス（２１、２２、２３）を介し
て主記憶２０、及びキャッシュ同志の間を接続され、主
記憶２０に反映させたり等すると共に、バス上を流れる
アドレス情報等をスヌープしてキャッシュのメインテナ
ンスを実施する。システムバスは、コントロール信号線
２１、アドレス信号線２２、及びデータ信号線２３から
成る。バスアービタ２４はシステム・バス（２１、２
２、２３）の利用権を調停するためのものである。

【００１２】図２は、図１におけるキャッシュ・メモリ
１１、１６の構成図である。

【００１３】キャッシュの本体は、キャッシュ全体を制
御する制御論理１００、タグメモリ１０１、データ・メ
モリ１０２、比較器１０３、バッファ１０４、プロセッ
サ・バスとのコントロール信号インタフェース１０５、
プロセッサ・バスとのアドレス信号インタフェース１０
６、プロセッサ・バスとのデータ信号インタフェース１
０７、システム・バスとのコントロール信号インタフェ
ース１０８、システム・バスとのアドレス信号インタフ
ェース１０９、システム・バスとのデータ信号インタフ
ェース１１０からなる。

【００１４】タグ・メモリ１０１は、図３に示すように
キャッシュ・メモリ１１、１６中のデータ・ブロックの
タグとなるアドレス、及びその状態フラグを格納するメ
モリである。データ・メモリ１０２は、データ・ブロッ
クのデータそのものを格納するメモリである。比較器１
０３はヒット或はミスをチェックする。

【００１５】１０４はタグ・メモリから或はタグ・メモ
リへのリード或はライト時に用いるバッファである。１
０５はプロセッサ・バスとのコントロール信号インタフ
ェースである。１０６はプロセッサ・バスとのアドレス
信号インタフェースである。１０７はプロセッサ・バス
とのデータ信号インタフェースである。１０８はシステ
ム・バスとのコントロール信号インタフェースである。
１０９はシステム・バスとのアドレス信号インタフェー
スである。１１０はシステム・バスとのデータ信号イン
タフェースである。

【００１６】１１１はプロセッサ・バスのコントロール
信号インタフェース１０５と制御論理１００間の信号線
である。１１２はシステム・バスのコントロール信号イ
ンタフェース１０８と制御論理１００間の信号線であ
る。１１３、１１４、及び１１５はアドレス信号線であ
り、各々図４に示すタグ・フィールド（ビット０ から
ビット１４の１５ビット）、セット・フィールド（ビッ
ト１５からビット２６の１２ビット）、及びブロック内
フィールド（ビット２７からビット３１の５ビット）が
出力される。１１６はデータ信号線である。１１７は制
御論理１００とプロセッサ・バスのアドレス信号インタ
フェース１０６間の制御信号線であり、１１８は制御論
理１００とプロセッサ・バスのデータ信号インタフェー
ス１０７間の制御信号線である。１１９は制御論理１０
０が発するデータ・メモリ１０２のＯＥ（：Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ）信号であり、１２０は同様にＷ
Ｅ（：Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号である。１２１
は制御論理１００が発するタグ・メモリ１０１のＯＥ信
号であり、１２２は同様にＷＥ信号である。１２３は制
御論理１００が発するバッファ１０４の方向制御信号で
ある。１２４は比較器１０３の比較結果を制御論理１０
０に通知する信号線である。１２５は制御論理１００と
システム・バスのデータ信号インタフェース１１０間の
制御信号線であり、１２６は制御論理１００とシステム
・バスのアドレス信号インタフェース１０９間の制御信
号線である。１２７はタグ・メモリ１０１に格納される
エントリの状態が流れる信号線である。

【００１７】なお、本実施形態におけるキャッシュ・メ
モリの構成は、４ｋエントリ、データ・ブロック・サイ
ズ３２Ｂのダイレクト・マップ方式を採っているが、こ
の構成は本発明を制限するものではない。

【００１８】本実施形態では、図１、図２に示すような
構成のシステムにおいて、緩いメモリ・コンシステンシ
・モデルに適合したキャッシュメモリの制御方法に基づ
いて、キャッシュ・メモリの一貫性が保証される例を示
す。

【００１９】以下、本装置の動作を説明する。

【００２０】以下に、プロセッサ１０からのアクセスを
例にとって実施形態を説明するがこれに限定されるもの
ではない。プロセッサ１５からのアクセスが発行される
場合も同様に処理される。

【００２１】図５に、プロセッサ１０からのアクセスに
起因した動作の流れ図を示す。

【００２２】ステップＳ１で、プロセッサ１０がアクセ
スを発行すると、プロセッサ・バスのコントロール信号
インタフェース１０５は出力されたコントロール信号を
デコードし、制御論理１００に対して、プロセッサ１０
がアクセスを発行したことを通知し、ステップＳ２で、
同期アクセスか否か判断し、プロセッサがアクセスを発
行したこと、及びアクセス属性（リード／ライト、アク
セス・サイズ、同期アクセスであるか否か等）を制御論
理１００に通知する。なお、本実施形態のプロセッサ１
０は同期アクセスとして定義されたアクセスを発行する
ことができ、アクセス種を示すコントロール信号をデコ
ードすることによって、発行されたアクセスが同期アク
セスであるか否かが判断できる。

【００２３】なお、アクセスが同期アクセスでなかった
場合は、ステップＳ３〜ステップＳ６で示すようなキャ
ッシュ・メモリとしての一般的な動作を行う。

【００２４】ステップＳ３では、以下に説明する処理に
よりキャッシュ・アクセスが開始される。

【００２５】制御論理１００は制御信号線１１７を用い
て、プロセッサ・バスのアドレス信号インタフェース１
０６にアドレスのキャッシュ・メモリ１１内への出力を
指示する。プロセッサ・バスのアドレス信号インタフェ
ース１０６がアドレスを出力。アドレス信号線１１３に
タグ・フィールドを、アドレス線１１４にセット・フィ
ールドを、アドレス線１１５にブロック内フィールドを
出力する。制御論理１００はタグ・メモリ１０１のＯＥ
信号１２２をアサートする。プロセッサ１０が発行した
アクセスがリード・アクセスであった場合は、データ・
メモリ１０２のＯＥ信号１１９も同時にアサートする。
タグ・メモリ１０１はセット・フィールドで指されたエ
ントリの内容を出力する。

【００２６】次に、ステップＳ４では、以下の処理によ
りキャッシュにヒットしたか否かが判断される。

【００２７】出力されたデータは、比較器１０３でタグ
・フィールドと比較され、比較の結果（一致／不一致）
が制御論理１００に信号線１２４で伝えられる。伝えら
れた比較結果が一致であった場合はキャッシュ・ヒット
であり、ステップＳ５で、アクセスに対するサービスが
開始される。また、不一致であった場合はキャッシュ・
ミスであり、ステップＳ６で、キャッシュ・ミス処理が
行われる。

【００２８】次に、ステップＳ５の、アクセスに対する
サービスについて説明する。

【００２９】〔ＬＯＡＤ命令〕ＬＯＡＤ命令実行の際
の、キャッシュ１１による制御手順を示したものであ
る。 （ａ）制御論理１００はプロセッサ・バスのデータ信号
インタフェース１０７に対して、制御信号線１１８を用
いて、アドレスのブロック内フィールドで指されるデー
タの、プロセッサ・バスのデータ信号線１４への出力を
指示する。 （ｂ）制御論理１００はプロセッサ・バスのコントロー
ル信号インタフェース１０５に対して、制御信号線１１
１を用いて、アクセスのターミネートを指示する。 （ｃ）プロセッサ・バスのデータ信号インタフェース１
０７はデータ信号線１４へデータを出力し、コントロー
ル信号インタフェース１０５はアクセスをターミネート
する。 （ｄ）プロセッサ１０はデータを受けとる。

【００３０】〔ＳＴＯＲＥ命令〕ＳＴＯＲＥ命令実行の
際の、キャッシュ１１による制御手順を示したものであ
る。 （ａ）制御論理１００はプロセッサ・バスのデータ信号
インタフェース１０７に対して、制御信号線１１８を用
いて、プロセッサ・バスのデータ信号線１４、上に出力
されているデータの、キャッシュ・メモリ１１内への出
力を指示し、キャッシュ・メモリ１１、１６内のデータ
信号線１１６上にデータが出力される。 （ｂ）制御論理１００は、アドレスのブロック内フィー
ルドで指された部分に対応する、データ・メモリ１０２
のＷＥ信号１２０をアサートし、データをデータ・メモ
リ１０２に書き込む。また、信号線１２７に０ｂ１１
（Ｖフラグ＝１、Ｄフラグ＝１）を出力し、タグ・メモ
リ１０１のＷＥ信号１２３をアサートすることで、当該
エントリの状態を更新する。 （ｃ）制御論理１００はプロセッサ・バスのコントロー
ル信号インタフェース１０５に対して、制御信号線１１
１を用いて、アクセスのターミネートを指示し、コント
ロール信号インタフェース１０５はアクセスをターミネ
ートする。

【００３１】次に、ステップＳ２で、アクセスが同期ア
クセスであった場合の動作について説明する。

【００３２】ステップＳ７では、ＤＩＲＴＹブロック
（プロセッサからのライト・アクセスによって書き換え
られたデータブロック）・シークを開始する。

【００３３】（１）制御論理１００は、セット・フィー
ルドに対応するアドレス線１１４に０ｘ０００を出力
し、タグ・メモリ１０１のＯＥ信号１２２をアサートす
る。このとき同時に、データ・メモリ１０２のＯＥ信号
１１９をアサートし、また制御信号１２３を用いてバッ
ファ１０４の方向制御を行い、タグ・メモリ１０１から
出力されるタグ・データがタグ・フィールドに対応する
アドレス線１１３に出力されるようにしておく。

【００３４】ステップＳ８で、制御論理１００は、タグ
・メモリ１０１から出力されるブロックの状態値（Ｖフ
ラグ及びＤフラグ）が０ｂ１１であった場合、即ち当該
エントリがＤＩＲＴＹ状態でると判断された場合は、ス
テップＳ９で、ｗｒｉｔｅｂａｃｋ処理を以下のように
行う。

【００３５】（２−ａ）制御論理１００はシステム・バ
スのコントロール信号インタフェース１０８に対して、
制御信号線１１２を用いて、システム・バスの獲得を指
示する。指示を受けたコントロール信号インタフェース
１０８はバス・アービタ２４に対して、コントロール信
号線２１を用いて、システム・バスの使用を要求する。
バス・アービタ２４は調停の後、コントロール信号線２
１を用いて、システム・バスの使用許可を通知する。使
用許可通知を受けたコントロール信号インタフェース１
０８は制御論理１００に対して、制御信号線１１２を用
いて、システム・バスの獲得を通知する。

【００３６】（２−ｂ）制御論理１００はシステム・バ
スのアドレス信号インタフェース１０９に対して、制御
信号線１２６を用いて、システム・バスのアドレス信号
線２２上にアドレスを出力することを指示し、データ信
号インタフェース１１０に対して、制御信号線１２５を
用いて、システム・バスのデータ信号線２３上にデータ
を出力することを指示する。また、システム・バスのコ
ントロール信号インタフェース１０８に対して、制御信
号線１１２を用いて、バス・トランザクションの開始を
指示する。

【００３７】（２−ｃ）システム・バス上にバス・トラ
ンザクションが発行され、当該データ・ブロックのｗｒ
ｉｔｅ ｂａｃｋが主記憶２０に対して行われる。

【００３８】制御論理１００は、信号線１２７に０ｂ１
０（Ｖフラグ＝１、Ｄフラグ＝０）を出力し、タグ・メ
モリ１０１のＷＥ信号１２３をアサートすることで、当
該エントリの状態を更新する。

【００３９】以上の動作を、セット・フィールドを０ｘ
００１単位でインクリメントして、０ｘｆｆｆまで繰返
しシーク動作を行う。ステップＳ１０で、全ブロックの
シーク動作が完了したと判断された場合、制御論理１０
０はプロセッサ・バスのコントロール信号インタフェー
ス１０５に対して、制御信号線１１１を用いて、アクセ
スのターミネートを指示し、コントロール信号インタフ
ェース１０５はアクセスをターミネートする（ステップ
Ｓ１２）。

【００４０】また、ステップＳ１０で、全ブロックのシ
ークが完了していないと判断された場合は、ステップＳ
８の処理にもどる。

【００４１】なお一方、上記のようにして一方のキャッ
シュ・メモリ１１から発行されたｗｒｉｔｅ ｂａｃｋ
のバス・トランザクションは、他方のキャッシュ・メモ
リ１６によりスヌープされる。

【００４２】図６に、ｗｒｉｔｅ ｂａｃｋのバス・ト
ランザクションに起因した動作の流れ図を示す。

【００４３】ステップＳ６１で、キャッシュ・メモリ１
６のシステム・バス・コントロール信号インタフェース
１０８は、システム・バス上にバス・トランザクション
が発行されたことが検出さ、ステップＳ６２で、そのバ
ス・トランザクションがｗｒｉｔｅ ｂａｃｋであると
判断された場合、制御論理１００に対して、信号線１１
２を用いて、その発生を通知する。また、ステップＳ６
２で、バス・トランザクションがｗｒｉｔｅ ｂａｃｋ
のバス・トランザクションでないと判断された場合は、
ステップＳ６５では、何も行わない。ステップＳ６２
で、バス・トランザクションがｗｒｉｔｅ ｂａｃｋで
あると判断され、ステップＳ６３でヒットした場合、ス
テップＳ６４に処理が移り、ブロック無効化処理を行
う。

【００４４】以下に、ブロック無効化処理について説明
する。

【００４５】通知を受けた制御論理１００は、以下のよ
うな動作を行う。

【００４６】（１）制御論理１００は制御信号線１２６
を用いて、システム・バスのアドレス信号インタフェー
ス１０９にアドレスのキャッシュ・メモリ１６内への出
力を指示する。

【００４７】（２）システム・バスのアドレス信号イン
タフェース１０９がアドレスを出力。アドレス信号線１
１３にタグ・フィールドを、アドレス線１１４にセット
・フィールドを、アドレス線１１５にブロック内フィー
ルドを出力する。

【００４８】（３）制御論理１００はタグ・メモリ１０
１のＯＥ信号１２２をアサートする。

【００４９】（４）タグ・メモリ１０１はセット・フィ
ールドで指されたエントリの内容を出力する。出力され
たデータは、比較器１０３でタグ・フィールドと比較さ
れ、比較の結果（一致／不一致）が制御論理１００に信
号線１２４で伝えられる。

【００５０】（５）伝えられた比較結果が不一致であっ
た場合は、ここでこの操作は終了する。一致であった場
合、制御論理１００は信号線１２７に０ｂ００（Ｖフラ
グ＝０、Ｄフラグ＝０）を出力し、タグ・メモリ１０１
のＷＥ信号１２３をアサートすることで、当該エントリ
の状態を更新し、当該データ・ブロックを無効化する。

【００５１】本装置のキャッシュ・メモリ１１、１６は
以上示したように動作し、状態遷移図は図７のようにな
る。

【００５２】図７は、各メモリトランザクション実行時
の状態フラグの状態遷移図を示したものである。（以下
キャッシュ・メモリ１１の状態フラグとして説明す
る。）

【００５３】図７において、状態”ＩＮＶＡＬＩＤ”は
当該状態フラグが管理するデータエントリが無効である
ことを示す。状態”ＣＬＥＡＮ”は当該状態フラグが管
理するデータエントリがメイン・メモリからリードされ
た後、書き換えられていないことを示す。当該データエ
ントリにはメイン・メモリと同一の値が格納されている
が、他のキャッシュのデータエントリには最新の値が格
納されている可能性がある。状態”ＤＩＲＴＹ”は当該
状態フラグが管理するデータエントリがメイン・メモリ
からリードされた後、１回以上最新の値で書き換えら
れ、かつ、主記憶にその値を反映していないことを示
す。当該データエントリには最新の値が格納されてい
る。

【００５４】”ＩＮＶＡＬＩＤ”状態のデータに対し
てプロセッサ１０からＬＯＡＤ命令が発行された場合、
キャッシュ・リード・ミス処理が行なわれ、状態フラグ
は”ＣＬＥＡＮ”に遷移する。

【００５５】”ＩＮＶＡＬＩＤ”状態のデータに対し
てプロセッサ１０からＳＴＯＲＥ命令が発行された場
合、一旦キャッシュ・リードミス処理が実行され、状態
フラグは”ＣＬＥＡＮ”に遷移する。その後、キャッシ
ュ・ライトヒット処理が実行され、状態フラグは”ＤＩ
ＲＴＹ”に遷移する。

【００５６】”ＣＬＥＡＮ”状態のデータに対してプ
ロセッサ１０からＬＯＡＤ命令が発行された場合、キャ
ッシュ・リードヒット処理が実行され、状態フラグは”
ＣＬＥＡＮ”に遷移する。

【００５７】”ＣＬＥＡＮ”状態のデータに対してプ
ロセッサ１０からＳＴＯＲＥ命令が発行された場合、キ
ャッシュ・ライトヒット処理が実行され、状態フラグ
は”ＤＩＲＴＹ”に遷移する。

【００５８】”ＣＬＥＡＮ”状態のデータに対して外
部のバスマスタのライトバック処理に対してスヌープヒ
ットした場合は、一貫性保持動作が実行され、状態フラ
グは”ＩＮＶＡＬＩＤ”に遷移する。

【００５９】”ＤＩＲＴＹ”状態のデータに対してプ
ロセッサ１０からＬＯＡＤ命令が発行された場合、キャ
ッシュ・リードヒット処理が実行され、状態フラグは”
ＤＩＲＴＹ”のままである。

【００６０】”ＤＩＲＴＹ”状態のデータに対しプロ
セッサ１０からＳＴＯＲＥ命令が発行された場合、キャ
ッシュ・ライトヒット処理が実行され、状態フラグは”
ＤＩＲＴＹ”のままである。

【００６１】”ＤＩＲＴＹ”状態のデータに対して主
記憶へのライトバック処理が実行された場合、状態フラ
グは”ＣＬＥＡＮ”に遷移する。

【００６２】”ＤＩＲＴＹ”状態のデータに対して、
外部のバスマスタのライトバック処理に対してスヌープ
ヒットした場合は、一貫性保持動作が実行され、状態フ
ラグは”ＩＮＶＡＬＩＤ”に遷移する。

【００６３】以上のように状態を遷移させることで、図
１におけるキャッシュブロックとメインメモリとの一貫
性を保持することができる。

【００６４】（他の実施形態）なお、システムの構成は
第１の実施形態のシステム構成図（図１）と同一である
のでここでの説明を省略する。

【００６５】図８は本発明を実現するための第２の実施
形態のキャッシュ・メモリ１１、１６の構成図である。

【００６６】キャッシュの本体は、キャッシュ全体を制
御する制御論理２００、タグメモリ２０１、データ・メ
モリ２０２、比較器２０３、バッファ２０４、プロセッ
サ・バスとのコントロール信号インタフェース２０５、
プロセッサ・バスとのアドレス信号インタフェース２０
６、プロセッサ・バスとのデータ信号インタフェース２
０７、システム・バスとのコントロール信号インタフェ
ース２０８、システム・バスとのアドレス信号インタフ
ェース２０９、システム・バスとのデータ信号インタフ
ェース２１０と、アドレス・デコーダ２１１からなる。

【００６７】タグ・メモリ２０１は、図３に示すように
キャッシュ・メモリ１１、１６中のデータ・ブロックの
タグとなるアドレス、及びその状態フラグを格納するメ
モリである。データ・メモリ２０２は、データ・ブロッ
クのデータそのものを格納するメモリである。比較器２
０３はヒット或はミスをチェックする。

【００６８】２０４はタグ・メモリから或はタグ・メモ
リへのリード或はライト時に用いるバッファである。２
０５はプロセッサ・バスとのコントロール信号インタフ
ェースである。２０６はプロセッサ・バスとのアドレス
信号インタフェースである。

【００６９】２０７はプロセッサ・バスとのデータ信号
インタフェースである。２０８はシステム・バスとのコ
ントロール信号インタフェースである。２０９はシステ
ム・バスとのアドレス信号インタフェースである。２１
０はシステム・バスとのデータ信号インタフェースであ
る。

【００７０】２１１はアドレス・デコーダである。２１
２はプロセッサ・バスのコントロール信号インタフェー
ス２０５と制御論理２００間の信号線である。２１３は
システム・バスのコントロール信号インタフェース２０
８と制御論理２００間の信号線である。２１４、２１
５、及び２１６はアドレス信号線であり、各々図４に示
すタグ・フィールド、セット・フィールド、及びブロッ
ク内フィールドが出力される。２１７はデータ信号線で
ある。２１８は制御論理２００とプロセッサ・バスのア
ドレス信号インタフェース２０６間の制御信号線であ
り、２１９は制御論理２００とプロセッサ・バスのデー
タ信号インタフェース２０７間の制御信号線である。２
２０はアドレス・デコーダ２１１のデコード結果を制御
論理２００に通知する信号線である。２２１は制御論理
２００が発するデータ・メモリ２０２のＯＥ信号であ
り、２２２は同様にＷＥ信号である。２２３は制御論理
２００が発するタグ・メモリ２０１のＯＥ信号であり、
２２４は同様にＷＥ信号である。２２５は制御論理２０
０が発するバッファ２０４の方向制御信号である。２２
６はタグ・メモリ２０１に格納されるエントリの状態が
流れる信号線である。２２７は比較器２０３の比較結果
を制御論理２００に通知する信号線である。２２８は制
御論理２００とシステム・バスのデータ信号インタフェ
ース２１０間の制御信号線であり、２２９は制御論理２
００とシステム・バスのアドレス信号インタフェース２
０９間の制御信号線である。

【００７１】なお、本実施例におけるキャッシュ・メモ
リの構成は、４ｋエントリ、データ・ブロック・サイズ
３２Ｂのダイレクト・マップ方式を採っているが、この
構成は本発明を制限するものではない。

【００７２】本実施形態では、図１、図８に示すような
構成のシステムにおいて、緩いメモリ・コンシステンシ
・モデルに適合したキャッシュメモリの制御方法に基づ
いて、キャッシュ・メモリの一貫性が保証される例を示
す。

【００７３】以下、本装置の動作を説明する。

【００７４】以下に、プロセッサ１０からのアクセスを
例にとって実施形態を説明するがこれに限定されるもの
ではない。プロセッサ１５からのアクセスが発行される
場合も同様に処理される。

【００７５】図９にプロセッサ１０からのアクセスに起
因した動作の流れ図を示す。

【００７６】各ステップの処理については、Ｓ１３を除
いてはほぼ同じ動作を行うので各ステップに添っての詳
細な説明を省略する。

【００７７】ステップＳ１で、プロセッサ１０がアクセ
スを発行すると、プロセッサ・バスのコントロール信号
インタフェース２０５は出力されたコントロール信号を
デコードし、またアドレス・デコーダ２１１はアドレス
をデコードする。ここでプロセッサ・バスのコントロー
ル信号インタフェース２０５は信号線２１２を用いて、
制御論理２００に対して、プロセッサ１０がアクセスを
発行したこと、アクセス属性（リード／ライト、アクセ
ス・サイズ等）を通知する。

【００７８】またアドレス・デコーダ２１１は信号線２
２０を用いて、制御論理２００に対して、アドレスが同
期点動作指示アドレスを指しているか否かを通知する。

【００７９】なお本実施形態の装置は、プロセッサ１０
がキャッシュ・メモリ１１に対して、処理が同期点に至
ったことを通知するためのアドレスが定義されており、
アドレスをデコードすることによってアクセスがその指
示のためのものであるか否かを判別することができる。

【００８０】アクセス・アドレスが同期点動作指示アド
レスを指していなかった場合は、第１の実施形態で示し
たのと同様な、キャッシュ・メモリとしての一般的な動
作を行う。アクセス・アドレスが同期点動作指示アドレ
スを指していた場合は、まず、ステップＳ１３で、制御
論理２００はプロセッサ・バスのコントロール信号イン
タフェース２０５に対して、制御信号線２１２を用い
て、アクセスのターミネートを指示し、コントロール信
号インタフェース２０５はアクセスをターミネートす
る。なお、同期点動作指示を行ったプロセッサ１０はｗ
ａｉｔ状態に入る。

【００８１】以下、次のような動作を行う。

【００８２】（１）制御論理２００は、セット・フィー
ルドに対応するアドレス線２１５に０ｘ０００を出力
し、タグ・メモリ２０１のＯＥ信号２２３をアサートす
る。このとき同時に、データ・メモリ２０２のＯＥ信号
２２１をアサートし、また制御信号２２５を用いてバッ
ファ２０４の方向制御を行い、タグ・メモリ２０１から
出力されるタグ・データがタグ・フィールドに対応する
アドレス線２１４に出力されるようにしておく。

【００８３】（２）制御論理２００は、タグ・メモリ２
０１から出力されるブロックの状態値（Ｖフラグ及びＤ
フラグ）が０ｂ１１であった場合、即ち当該エントリが
ＤＩＲＴＹ状態であった場合は、ｗｒｉｔｅｂａｃｋ
処理を以下のように行う。

【００８４】（２−ａ）制御論理２００はシステム・バ
スのコントロール信号インタフェース２０８に対して、
制御信号線２１３を用いて、システム・バスの獲得を指
示する。指示を受けたコントロール信号インタフェース
２０８はバス・アービタ２４に対して、コントロール信
号線２１を用いて、システム・バスの使用を要求する。
バス・アービタ２４は調停の後、コントロール信号線２
１を用いて、システム・バスの使用許可を通知する。使
用許可通知を受けたコントロール信号インタフェース２
０８は制御論理２００に対して、制御信号線２１３を用
いて、システム・バスの獲得を通知する。

【００８５】（２−ｂ）制御論理２００はシステム・バ
スのアドレス信号インタフェース２０９に対して、制御
信号線２２９を用いて、システム・バスのアドレス信号
線２２上にアドレスを出力することを指示し、データ信
号インタフェース２１０に対して、制御信号線２２８を
用いて、システム・バスのデータ信号線２３上にデータ
を出力することを指示する。また、システム・バスのコ
ントロール信号インタフェース２０８に対して、制御信
号線２１３を用いて、バス・トランザクションの開始を
指示する。

【００８６】（２−ｃ）システム・バス上にバス・トラ
ンザクションが発行され、当該データ・ブロックのｗｒ
ｉｔｅ ｂａｃｋが主記憶２０に対して行われる。

【００８７】（３）制御論理２００は、信号線２２６に
０ｂ１０（Ｖフラグ＝１、Ｄフラグ＝０）を出力し、タ
グ・メモリ２０１のＷＥ信号２２４をアサートすること
で、当該エントリの状態を更新する。

【００８８】以上の動作を、セット・フィールドを０ｘ
００１単位でインクリメントして、０ｘｆｆｆまで繰返
しシーク動作を行う。全ブロックのシーク動作が完了す
ると、制御論理２００はプロセッサ・バスのコントロー
ル信号インタフェース２０５に対して、制御信号線２１
２を用いて、プロセッサ１０に同期点動作が完了したこ
とを割り込み等によって通知することを指示する。指示
を受けたコントロール信号インタフェース２０５はプロ
セッサ１０に対して、同期点動作の完了を通知し、プロ
セッサ１０はｗａｉｔ状態を解かれる。

【００８９】なお一方、上記のようにして一方のキャッ
シュ・メモリ１１から発行されたｗｒｉｔｅ ｂａｃｋ
のバス・トランザクションは、他方のキャッシュ・メモ
リ１６によりスヌープされ、同一アドレスのデータ・ブ
ロックがキャッシングされていた場合は、当該データ・
ブロックの無効化が行われるが、その動作は第１の実施
形態と同様にして行われる。本システムのキャッシュ・
メモリの状態遷移図も、第１の実施形態同様、図７のよ
うになる。

【００９０】

【発明の効果】以上説明したように、プロセッサの処理
が同期ポイントに達した時点でキャッシュ・メモリ内に
存在する全てのＤＩＲＴＹなデータ・ブロックをｗｒｉ
ｔｅｂａｃｋし、ｗｒｉｔｅ ｂａｃｋトランザクショ
ンに対してのみ一貫性保持動作を行うようにすることに
より、緩いメモリ・コンシステンシ・モデルに基づいた
動作を行う並列計算機システムにおいて不要な一貫性保
持動作が省かれ、リード時の遅延を小さくでき、システ
ム性能の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明を実現するためのシステムの一構成例を
示す図である。

【図２】本発明の構成例で用いられているキャッシュ・
メモリの構成を示した図である。

【図３】タグ・メモリ・エントリのフィールド構成を示
す図である。

【図４】本システムのアドレスのフィールド構成を示す
図である。

【図５】第１の実施形態におけるプロセッサのアクセス
発行に起因したキャッシュ・メモリの動作流れ図であ
る。

【図６】バス・トランザクションに起因したキャッシュ
・メモリの動作流れ図である。

【図７】キャッシュ・メモリ中のデータ・ブロックの状
態遷移図である。

【図８】本発明を実現するための第２の実施形態のキャ
ッシュ・メモリの構成である。

【図９】第２の実施形態におけるプロセッサのアクセス
発行に起因したキャッシュ・メモリの動作流れ図であ
る。

【符号の説明】

１０、１５ プロセッサ １１、１６ キャッシュ・メモリ １２、１７ プロセッサ・バスのコントロール信号線 １３、１８ プロセッサ・バスのアドレス信号線 １４、１９ プロセッサ・バスのデータ信号線 ２０ 主記憶 ２１ システム・バスのコントロール信号線 ２２ システム・バスのアドレス信号線 ２３ システム・バスのデータ信号線 ２４ システム・バスのバス・アービタ １００、２００ キャッシュ・メモリの制御論理 １０１、２０１ タグ・メモリ １０２、２０２ データ・メモリ １０３、２０３ 比較器 １０４、２０４ バッファ １０５、２０５ プロセッサ・バスとのコントロール信
号インタフェース １０６、２０６ プロセッサ・バスとのアドレス信号イ
ンタフェース １０７、２０７ プロセッサ・バスとのデータ信号イン
タフェース １０８、２０８ システム・バスとのコントロール信号
インタフェース １０９、２０９ システム・バスとのアドレス信号イン
タフェース １１０、２１０ システム・バスとのデータ信号インタ
フェース １１１、１１２、２１２、２１３ 信号線 １１３、１１４、１１５、２１４、２１５、２１６ ア
ドレス信号線 １１６、２１７ データ信号線 １１７、１１８、２１８、２１９ 制御信号線 １１９、２２１ データ・メモリのＯＥ信号線 １２０、２２２ データ・メモリのＷＥ信号線 １２１、２２３ タグ・メモリのＯＥ信号線 １２２、２２４ タグ・メモリのＷＥ信号線 １２３、２２５ 制御信号線 １２４、２２７ 信号線 １２５、１２６、２２８、２２９ 制御信号線 ２１１ アドレス・デコーダ ２２０ 信号線 １２７、２２６ 信号線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、各プロセッサに付
   随する複数のキャッシュ・メモリと、記憶装置と、及び
   キャッシュ・メモリと記憶装置間を相互に接続する結合
   網から成る情報処理装置であって、 各プロセッサの処理が予め定めた段階に達した時点での
   み、付随するキャッシュ・メモリ中に存在するデータ・
   ブロックのシステムにおける一貫性保持を図ることを特
   徴とする情報処理装置。
2. 【請求項２】 プロセッサの処理が予め定めた段階に達
   したことを、プロセッサが付随するキャッシュ・メモリ
   に知らせる手段として、プロセッサが発行した要求の種
   別によって判別する機能をキャッシュ・メモリ中に設け
   ることを特徴とする請求項１に記載の情報処理装置。
3. 【請求項３】 プロセッサの処理が予め定めた段階に達
   したことを、プロセッサが付随するキャッシュ・メモリ
   に知らせる手段として、プロセッサが発行したアドレス
   によって判別する機能をキャッシュ・メモリ中に設ける
   ことを特徴とする請求項１に記載の情報処理装置。
4. 【請求項４】 上記情報処理装置は緩いメモリ・コンシ
   ステンシ・モデルに基づいた動作を行うことを特徴とす
   る請求項１乃至３記載の情報処理装置。
5. 【請求項５】 複数のプロセッサと、各プロセッサに付
   随する複数のキャッシュ・メモリと、記憶装置と、及び
   キャッシュ・メモリと記憶装置間を相互に接続する結合
   網から成る情報処理装置であって、 プロセッサからキャッシュ・メモリに対するアクセスが
   同期アクセスか否か判断する判断手段と、 該判断手段により同期アクセスであると判断された場
   合、キャッシュ・メモリ内の特定のブロックを検索する
   検索手段と、 該検索手段により検索された特定のブロックについて前
   記記憶装置に対して書き戻しを行う手段とを有すること
   を特徴とする情報処理装置。
6. 【請求項６】 複数のプロセッサと、各プロセッサに付
   随する複数のキャッシュ・メモリと、記憶装置と、及び
   キャッシュ・メモリと記憶装置間を相互に接続する結合
   網から成る情報処理装置の制御方法であって、 各プロセッサの処理が予め定めた段階に達した時点での
   み、付随するキャッシュ・メモリ中に存在するデータ・
   ブロックのシステムにおける一貫性保持を図ることを特
   徴とする情報処理装置の制御方法。