JPH03121548A - ライトバツクキヤツシユと主メモリとの間の無矛盾化を維持するデータバススヌープ制御方法 - Google Patents
ライトバツクキヤツシユと主メモリとの間の無矛盾化を維持するデータバススヌープ制御方法Info
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- JPH03121548A JPH03121548A JP2122789A JP12278990A JPH03121548A JP H03121548 A JPH03121548 A JP H03121548A JP 2122789 A JP2122789 A JP 2122789A JP 12278990 A JP12278990 A JP 12278990A JP H03121548 A JPH03121548 A JP H03121548A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は゛ライトバック°（’ｗｒ １ｔｅ−ｂａｃｋ
’ ）キャッシュ（ｃａｃｈｅ）に関するものであり、
さらに特定すると、メモリアクセス中の゛ライトバック
キャッシュにおける矛盾化（不一致）（ｉｎｃｏｎｓｉ
ｓｔｅｎｔ）データを代替データバスマスターによって
処理するためのライトバックキャッシュと主メモリとの
間の無矛盾化を維持するデータバススヌープ制御方法に
関するものである。
’ ）キャッシュ（ｃａｃｈｅ）に関するものであり、
さらに特定すると、メモリアクセス中の゛ライトバック
キャッシュにおける矛盾化（不一致）（ｉｎｃｏｎｓｉ
ｓｔｅｎｔ）データを代替データバスマスターによって
処理するためのライトバックキャッシュと主メモリとの
間の無矛盾化を維持するデータバススヌープ制御方法に
関するものである。
キャッシュメモリの構成方式はコンピュータ設計者によ
ってよく用いられておりＣＰＵによる主メモリへのアク
セスタイムを減少し、それゆえシステム性能を向上する
ものである。多くの計算システムにおいて、主メモリは
プロセッサ速度に比べて速度が遅い、大容量アレイのメ
モリ装置（デバイス）から構成されている。主メモリへ
のアクセス期間中に、プロセッサはより動作速度の遅い
メモリ装置（デバイス）に適合させるために、追加の待
ち状態（ｗａｉｔ ５ｔａｔｅｓ）を挿入させられる。
ってよく用いられておりＣＰＵによる主メモリへのアク
セスタイムを減少し、それゆえシステム性能を向上する
ものである。多くの計算システムにおいて、主メモリは
プロセッサ速度に比べて速度が遅い、大容量アレイのメ
モリ装置（デバイス）から構成されている。主メモリへ
のアクセス期間中に、プロセッサはより動作速度の遅い
メモリ装置（デバイス）に適合させるために、追加の待
ち状態（ｗａｉｔ ５ｔａｔｅｓ）を挿入させられる。
メモリアクセス期間中のシステム性能はキャッシュによ
り向上し促進され得る。主メモリよりもサイズが小さく
しかも著しく速いキャッシュはプロセッサによってしば
しば使用されるデータ及びインストラクション（命令）
コードのための速いローカル記憶器（ｆａｓｔ １ｏｃ
ａｌ ｓｔｏｒａｇｅ）を提供する。キャッシュを有す
る計算システムにおいて、プロセッサによるメモリ動作
は最初にキャッシュと情報交換する。より遅い主メモリ
はメモリ動作がキャッシュで完了できないときにのみプ
ロセッサによってアクセスされる。一般に、プロセッサ
はキャッシュによりそのメモリ動作の大部分を満足する
高い確率を有する。キャッシュを用いる計算システムに
おいてその結果として、プロセッサと比較的遅い主メモ
リとの間の実効的なメモリアクセスタイムを減少するこ
とができる。
り向上し促進され得る。主メモリよりもサイズが小さく
しかも著しく速いキャッシュはプロセッサによってしば
しば使用されるデータ及びインストラクション（命令）
コードのための速いローカル記憶器（ｆａｓｔ １ｏｃ
ａｌ ｓｔｏｒａｇｅ）を提供する。キャッシュを有す
る計算システムにおいて、プロセッサによるメモリ動作
は最初にキャッシュと情報交換する。より遅い主メモリ
はメモリ動作がキャッシュで完了できないときにのみプ
ロセッサによってアクセスされる。一般に、プロセッサ
はキャッシュによりそのメモリ動作の大部分を満足する
高い確率を有する。キャッシュを用いる計算システムに
おいてその結果として、プロセッサと比較的遅い主メモ
リとの間の実効的なメモリアクセスタイムを減少するこ
とができる。
キャッシュは多数の異なる特徴に従って高度に最適化さ
れる。キャッシュの性能及び設計複雑度に影響を与える
１つの重要な特徴はプロセッサあるいは代替バスマスタ
ー（ｂｕｓ ｍａｓｔｅｒ）による書込みの操作取扱い
である。データあるいはインストラクション（命令）コ
ードの特定なものの２つのコピー、主メモリ内に１つ、
キャッシュに写し、が存在し得るので、主メモリもしく
はキャッシュへの書込みは結果として２つの記憶システ
ムの間の矛盾化（不一致）（１ｎｃｏｈｅｒｅｎｃｙ）
となり得る。例えば、特定のデータがキャッシュと主メ
モリとの両方における所定のアドレスにストアされてい
る。所定のアドレスへのプロセッサ書込み期間中に、プ
ロセッサはまずそのデータのためのキャッシュの内容を
チエツクする。キャッシュにおけるそのデータを見つけ
た後、プロセッサは新しいデータを所定のアドレスにお
いてキャッシュに書込みに行く。結果として、データが
主メモリ内ではなくキャッシュ内において修飾（ｍｏｄ
ｉｆｙ）され、それゆえ、キャッシュ及び主メモリが矛
盾化（不一致）（ｉｎｃｏｈｅｒｅｎｔ）となる。同様
にして、他の代替バスマスターを有するシステムにおい
て、代替バスマスターによる主メモリへの直接メモリア
クセス（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
（ＤＭＡ）書込みがキャッシュではなく主メモリにおい
てデータを修飾する。
れる。キャッシュの性能及び設計複雑度に影響を与える
１つの重要な特徴はプロセッサあるいは代替バスマスタ
ー（ｂｕｓ ｍａｓｔｅｒ）による書込みの操作取扱い
である。データあるいはインストラクション（命令）コ
ードの特定なものの２つのコピー、主メモリ内に１つ、
キャッシュに写し、が存在し得るので、主メモリもしく
はキャッシュへの書込みは結果として２つの記憶システ
ムの間の矛盾化（不一致）（１ｎｃｏｈｅｒｅｎｃｙ）
となり得る。例えば、特定のデータがキャッシュと主メ
モリとの両方における所定のアドレスにストアされてい
る。所定のアドレスへのプロセッサ書込み期間中に、プ
ロセッサはまずそのデータのためのキャッシュの内容を
チエツクする。キャッシュにおけるそのデータを見つけ
た後、プロセッサは新しいデータを所定のアドレスにお
いてキャッシュに書込みに行く。結果として、データが
主メモリ内ではなくキャッシュ内において修飾（ｍｏｄ
ｉｆｙ）され、それゆえ、キャッシュ及び主メモリが矛
盾化（不一致）（ｉｎｃｏｈｅｒｅｎｔ）となる。同様
にして、他の代替バスマスターを有するシステムにおい
て、代替バスマスターによる主メモリへの直接メモリア
クセス（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
（ＤＭＡ）書込みがキャッシュではなく主メモリにおい
てデータを修飾する。
もう−度、キャッシュと主メモリが矛盾化（不一致）（
１ｎｃｏｈｅｒｅｎｔ ）となる。
１ｎｃｏｈｅｒｅｎｔ ）となる。
プロセッサ書込み中のキャッシュと主メモリとの間の矛
盾化（Ｉｎｃｏｈｅｒｅｎｃｙ）は２つの技術を用いて
処理できる。第１の技術において、゛ライトスルー’
（’ｗｒｉｔｅ−ｔｈｒｏｕｇｈ’ ）キャッシュはプ
ロセッサ書込み期間中にキャッシュと主メモリとの両方
に書込むことによってキャッシュと主メモリとの間の無
矛盾化（一致性）を保証する。キャッシュと主メモリの
内容は必ず同一であり、そのために２つの記憶システム
は必ず無矛盾化（一致）（ｃｏ＊ｈｅｒｅｎｔ）する。
盾化（Ｉｎｃｏｈｅｒｅｎｃｙ）は２つの技術を用いて
処理できる。第１の技術において、゛ライトスルー’
（’ｗｒｉｔｅ−ｔｈｒｏｕｇｈ’ ）キャッシュはプ
ロセッサ書込み期間中にキャッシュと主メモリとの両方
に書込むことによってキャッシュと主メモリとの間の無
矛盾化（一致性）を保証する。キャッシュと主メモリの
内容は必ず同一であり、そのために２つの記憶システム
は必ず無矛盾化（一致）（ｃｏ＊ｈｅｒｅｎｔ）する。
第２の技術において、 ゛ライトバック゛（ｗｒｉｔｅ
−ｂａｃｋ’ ）キャッシュはキャッシュのみに書込み
、プロセッサによって変更されたキャッシュエントリを
指定する゛ダーティ′（不一致、 ｄｉｒｔｙ）ビット
をセットすることによってプロセッサ書込みを処理する
。゛ダーティ′（不一致、ｄｉｒｔｙ）もしくは変更さ
れたキャッシュがあとでリプレイス（ｒｅｐｌａｃｅ）
される時、修飾されたデータは主メモリ（記憶）にライ
トバックされる。
−ｂａｃｋ’ ）キャッシュはキャッシュのみに書込み
、プロセッサによって変更されたキャッシュエントリを
指定する゛ダーティ′（不一致、 ｄｉｒｔｙ）ビット
をセットすることによってプロセッサ書込みを処理する
。゛ダーティ′（不一致、ｄｉｒｔｙ）もしくは変更さ
れたキャッシュがあとでリプレイス（ｒｅｐｌａｃｅ）
される時、修飾されたデータは主メモリ（記憶）にライ
トバックされる。
どのキャッシュアーキテクチャが実行されるかに依存し
て、ＤＭＡ読出し動作中のキャッシュと主メモリ（記憶
）との間の矛盾化は、オペレーティングシステムによっ
て実行されるインストラクション（命令）、或いはそれ
らの組み合わせによって、バスウォッチ（ｂｕｓ ｗａ
ｔｃｈ）もしくは°スヌーピング′（監視、 ｓｎｏｏ
ｐｉｎｇ）技術とともに処理され得る。
て、ＤＭＡ読出し動作中のキャッシュと主メモリ（記憶
）との間の矛盾化は、オペレーティングシステムによっ
て実行されるインストラクション（命令）、或いはそれ
らの組み合わせによって、バスウォッチ（ｂｕｓ ｗａ
ｔｃｈ）もしくは°スヌーピング′（監視、 ｓｎｏｏ
ｐｉｎｇ）技術とともに処理され得る。
゛ライトスルー’ （ｗｒｉｔｅ−ｔｈｒｏｕｇｈ）キ
ャッシュにおいて、特別な技術はＤＭＡ動作期間中に何
も必要とされない。“ライトバック’ （ｗｒｉｔｅ−
ｂａｃｋ）キャッシュにおいて、パススヌーピング（監
視）は変更されたデータに対してキャッシュの内容をチ
エツクするために用いられ、無矛盾化を維持することが
適当である時に、キャッシュからリクエスト中（ｒｅｑ
ｕｅｓｔ ｉｎｇ）のバスマスターへデータを供給（ｓ
ｏｕｒｃｅ）する。キャッシュがリクエスト中のバスマ
スターへデータを供給している時には、主メモリ（記憶
）はリクエスト（要求）中のバスマスターにデータを供
給することを禁止される。代りに、オペレーティングシ
ステムはＤＭＡ読出し動作の前にキャッシュから主メモ
リ（記憶）に“ダーティ°（不一致）データを書込む、
ＷＲＩ ＲＴＥインストラクション（命令）を実行可能
である。すべての°ダーティ゛（不一致）データは主メ
モリに書込まれ、それによってキャッシュと主メモリと
の間の無矛盾化（一致性）を確保する。
ャッシュにおいて、特別な技術はＤＭＡ動作期間中に何
も必要とされない。“ライトバック’ （ｗｒｉｔｅ−
ｂａｃｋ）キャッシュにおいて、パススヌーピング（監
視）は変更されたデータに対してキャッシュの内容をチ
エツクするために用いられ、無矛盾化を維持することが
適当である時に、キャッシュからリクエスト中（ｒｅｑ
ｕｅｓｔ ｉｎｇ）のバスマスターへデータを供給（ｓ
ｏｕｒｃｅ）する。キャッシュがリクエスト中のバスマ
スターへデータを供給している時には、主メモリ（記憶
）はリクエスト（要求）中のバスマスターにデータを供
給することを禁止される。代りに、オペレーティングシ
ステムはＤＭＡ読出し動作の前にキャッシュから主メモ
リ（記憶）に“ダーティ°（不一致）データを書込む、
ＷＲＩ ＲＴＥインストラクション（命令）を実行可能
である。すべての°ダーティ゛（不一致）データは主メ
モリに書込まれ、それによってキャッシュと主メモリと
の間の無矛盾化（一致性）を確保する。
ＤＭＡ書込み動作期間中には同様にして、キャッシュと
主メモリとの間の矛盾化は、オペレーティングシステム
によって実行される゛スヌーピングあるいはモニタリン
グ（監視）命令もしくはそれらの組み合わせによって処
理可能である。゛ライトスルー゛キャッシュ及び゛ライ
トバック°キャッシュにおいて、パススヌーピング（監
視）はＤＭＡ書込み動作の後で主メモリと“ステイル°
（ｓｔａｌｅ）もしくは矛盾化となるキャッシュエント
リを無効化する。さらに加えて、キャッシュのＰＵＳＨ
及びＩＮＶＡＬ Ｉ ＤＡＴＥインストラクションが、
ＤＭＡ書込み動作の前にオペレーティングシステムによ
って実行され、ＷＲＩＴＥ’ダーティ゛もしくは変更さ
れたデータを主メモリに書き出し、全キャッシュの内容
を無効化可能である。データの単一コピーのみがインス
トラクションの後に主メモリ内に存在するので、主メモ
リへのＤＭＡ書込みは、キャッシュ内のデータはおよそ
“ステイル”（矛盾化）となる問題を提出しない。
主メモリとの間の矛盾化は、オペレーティングシステム
によって実行される゛スヌーピングあるいはモニタリン
グ（監視）命令もしくはそれらの組み合わせによって処
理可能である。゛ライトスルー゛キャッシュ及び゛ライ
トバック°キャッシュにおいて、パススヌーピング（監
視）はＤＭＡ書込み動作の後で主メモリと“ステイル°
（ｓｔａｌｅ）もしくは矛盾化となるキャッシュエント
リを無効化する。さらに加えて、キャッシュのＰＵＳＨ
及びＩＮＶＡＬ Ｉ ＤＡＴＥインストラクションが、
ＤＭＡ書込み動作の前にオペレーティングシステムによ
って実行され、ＷＲＩＴＥ’ダーティ゛もしくは変更さ
れたデータを主メモリに書き出し、全キャッシュの内容
を無効化可能である。データの単一コピーのみがインス
トラクションの後に主メモリ内に存在するので、主メモ
リへのＤＭＡ書込みは、キャッシュ内のデータはおよそ
“ステイル”（矛盾化）となる問題を提出しない。
仮想メモリシステムにおいて、データは、異なるロジカ
ルページ上で分離し独自のデータが主メモリとディスク
との間で転送される、ページアウト／ページインシーケ
ンス期間中に、メモリと、ディスクのような不揮発性記
憶デバイスとの間でしばしば転送される。ページアウト
シーケンス期間中には、データがメモリから転送されデ
ィスク上にストアされるが、一方ページインシーケンス
期間中には、データがディスクから転送されメモリ内に
ストアされる。例えば、ページアウト／ページインシー
ケンスはコンチクスト（ｃｏｎｔｅｘｔ）スイッチ中も
しくは拡張データ操作中（ｍａｎｉｐｕｌａｔｉｏｎ）
に起り得る。
ルページ上で分離し独自のデータが主メモリとディスク
との間で転送される、ページアウト／ページインシーケ
ンス期間中に、メモリと、ディスクのような不揮発性記
憶デバイスとの間でしばしば転送される。ページアウト
シーケンス期間中には、データがメモリから転送されデ
ィスク上にストアされるが、一方ページインシーケンス
期間中には、データがディスクから転送されメモリ内に
ストアされる。例えば、ページアウト／ページインシー
ケンスはコンチクスト（ｃｏｎｔｅｘｔ）スイッチ中も
しくは拡張データ操作中（ｍａｎｉｐｕｌａｔｉｏｎ）
に起り得る。
数多くの方法が、代替バスマスターによって起動される
ページアウト／ページインシーケンス期間中のライトバ
ックキャッシュと主メモリとの間の無矛盾化）（一致性
）を保証するために存在する。第１の既知の方法におい
て、バスはページアウト動作もしくはページイン動作の
いづれの期間中にもスヌーブ（監視）されない。代りに
、オペレーティングシステムはページアウト動作の前に
ＰＵＳＨ及びｌ ＮＶＡＬ Ｉ ＤＡＴＥインストラク
ションを実行する。前述の議論のとおり、Ｐｕ５）ｌイ
ンストラクション（命令）は、ライトバックキャッシュ
に待機のページアウト動作のアクセスし得る゛ダーティ
゛（不一致）データを求めてすべてのキャッシュエント
リをサーチ（ｓｅａｒｃｈ）させ、これらのエントリを
主メモリにコピーし戻させる（コピーバックさせる）。
ページアウト／ページインシーケンス期間中のライトバ
ックキャッシュと主メモリとの間の無矛盾化）（一致性
）を保証するために存在する。第１の既知の方法におい
て、バスはページアウト動作もしくはページイン動作の
いづれの期間中にもスヌーブ（監視）されない。代りに
、オペレーティングシステムはページアウト動作の前に
ＰＵＳＨ及びｌ ＮＶＡＬ Ｉ ＤＡＴＥインストラク
ションを実行する。前述の議論のとおり、Ｐｕ５）ｌイ
ンストラクション（命令）は、ライトバックキャッシュ
に待機のページアウト動作のアクセスし得る゛ダーティ
゛（不一致）データを求めてすべてのキャッシュエント
リをサーチ（ｓｅａｒｃｈ）させ、これらのエントリを
主メモリにコピーし戻させる（コピーバックさせる）。
ｌ ＮＶＡＬ Ｉ ＤＡＴＥインストラクションはペー
ジ転送によってアクセス可能なライトバックキャッシュ
内におけるデータを無効（ｉｎｖａｌｉｄ）としてマー
クする。メモリからディスクへのＤＭＡページ転送は２
つのインストラクションの実行後に行われ、ページイン
動作に対応するディスクからメモリへの第２のＤＭＡ転
送が後に続く。ライトバックキャッシュがキャッシュＰ
ＵＳＨインストラクション（命令）に続いて主メモリ（
記憶）と無矛盾となるので、スヌープ（監視）は、ＤＭ
Ａページアウト動作期間中には必要とされない。同様に
、ページ転送に対応するキャッシュエントリは無効とマ
ークされており、そのために主メモリ（記憶）の新ペー
ジとステイル゛（ｓｔａｌｅ）もしくは矛盾化となるこ
とからスヌービングは、ＤＭＡページイン動作中には必
要とされない。
ジ転送によってアクセス可能なライトバックキャッシュ
内におけるデータを無効（ｉｎｖａｌｉｄ）としてマー
クする。メモリからディスクへのＤＭＡページ転送は２
つのインストラクションの実行後に行われ、ページイン
動作に対応するディスクからメモリへの第２のＤＭＡ転
送が後に続く。ライトバックキャッシュがキャッシュＰ
ＵＳＨインストラクション（命令）に続いて主メモリ（
記憶）と無矛盾となるので、スヌープ（監視）は、ＤＭ
Ａページアウト動作期間中には必要とされない。同様に
、ページ転送に対応するキャッシュエントリは無効とマ
ークされており、そのために主メモリ（記憶）の新ペー
ジとステイル゛（ｓｔａｌｅ）もしくは矛盾化となるこ
とからスヌービングは、ＤＭＡページイン動作中には必
要とされない。
ページアウト／ページインシーケンス期間中のキャッシ
ュの無矛盾化（一致性）を維持する第１の既知の技法は
実行することが簡単であるけれども、その技法は数多く
の欠点を表現する。もっとも重大な点は、プロセッサが
、゛ダーティ′（不一致）キャッシュエントリをサーチ
してキャッシュ内をシーケンスし、必要とされるキャッ
シュのＰｕ５）Ｉ及びＩＮＶＡＬＩＤＡＴＥインストラ
クション（命令）の実行期間中に、大量の時間を消費す
る点である。インストラクション（命令）の期間中には
、プロセッサは別のタスクもしくはプロセスを実行でき
ないためこの時間は失なわれる。さらに加えて、プロセ
ッサは変更されたキャッシュエントリを主メモリにライ
トバックするために遅い主メモリ（記憶）とさらにイン
タフェースしなければならない。
ュの無矛盾化（一致性）を維持する第１の既知の技法は
実行することが簡単であるけれども、その技法は数多く
の欠点を表現する。もっとも重大な点は、プロセッサが
、゛ダーティ′（不一致）キャッシュエントリをサーチ
してキャッシュ内をシーケンスし、必要とされるキャッ
シュのＰｕ５）Ｉ及びＩＮＶＡＬＩＤＡＴＥインストラ
クション（命令）の実行期間中に、大量の時間を消費す
る点である。インストラクション（命令）の期間中には
、プロセッサは別のタスクもしくはプロセスを実行でき
ないためこの時間は失なわれる。さらに加えて、プロセ
ッサは変更されたキャッシュエントリを主メモリにライ
トバックするために遅い主メモリ（記憶）とさらにイン
タフェースしなければならない。
ページアウト／ページインシーケンス中のキャッシュの
無矛盾化を確保するための第２の既知の技法においては
、バスはメモリからディスクへのページ転送中のみスヌ
ーブ（監視）され、゛ダーティ°（不一致）データが、
無矛盾化（一致性）を維持するのに適当な時にライトバ
ックキャッシュからリクエスト中のバスマスターへ供給
される。ダーティ（不一致）データはページアウト動作
のあとにキャッシュの中に変更されないままでいる。ペ
ージ転送が完了されると、ディスクからメモリへのデー
タの待機中のＤＭＡページ転送を起動する前に、オペレ
ーティングシステムはキャッシュのＩＮＶＡＬ Ｉ Ｄ
ＡＴＥインストラクション（命令）を実行する。
無矛盾化を確保するための第２の既知の技法においては
、バスはメモリからディスクへのページ転送中のみスヌ
ーブ（監視）され、゛ダーティ°（不一致）データが、
無矛盾化（一致性）を維持するのに適当な時にライトバ
ックキャッシュからリクエスト中のバスマスターへ供給
される。ダーティ（不一致）データはページアウト動作
のあとにキャッシュの中に変更されないままでいる。ペ
ージ転送が完了されると、ディスクからメモリへのデー
タの待機中のＤＭＡページ転送を起動する前に、オペレ
ーティングシステムはキャッシュのＩＮＶＡＬ Ｉ Ｄ
ＡＴＥインストラクション（命令）を実行する。
ｌ ＮＶＡＬ Ｉ ＤＡＴＥインストラクションは実質
的に第１の既知の技法と同じ理由のために実行され、ラ
イトバックキャッシュ内のデータがページイン動作中に
主メモリと “ステイル’ （ｓｔａｌｅ）もしくは矛
盾することを防止する。
的に第１の既知の技法と同じ理由のために実行され、ラ
イトバックキャッシュ内のデータがページイン動作中に
主メモリと “ステイル’ （ｓｔａｌｅ）もしくは矛
盾することを防止する。
ページアウト／ページインシーケンス中のキャッシュの
無矛盾化を確保するための第３の既知の技法においては
、データバスはメモリからディスクへのページ転送及び
ディスクからメモリへのページ転送の両方の期間中にス
ヌーズ（監視）される。第２の既知の技法と実質的に同
じ理由のために、゛ダーティ°（不一致）データはペー
ジアウト動作期間中に無矛盾化を確保することが適当で
ある時に、ライトバックキャッシュからリクエスト（要
求）中のバスマスターへ供給される。データバスはさら
に加えてページイン動作中にスヌーズ（監視）され、キ
ャッシュエントリは無効とされ（ｉｎｖａｌｉｄａｔｅ
ｄ）データが主メモリと矛盾化となることシュの無矛盾
化を確保するための第２及び第３の技法は第１の技法よ
りも良い性能をもたらすけれども、それにもかかわらず
、これら第２及び第３の技法はいくつかの欠陥を有する
。第２の技法はすべてのキャッシュエントリ中をシーケ
ンスするのに過度に大量な時間を必要とし得る、オペレ
ーティングシステムのＩ ＮＶＡＬ Ｉ ＤＡＴＥイン
ストラクション（命令）を未だに使用している。第３の
技法はＩＮＶＡＬ Ｉ ＤＡＴＥインストラクションの
必要とされる実行を軽減するためにページインシーケン
ス期間中にスヌーズ（監視）することによって第２の技
法を改善する。この事実にもかかわらず、ライトバック
キャッシュにおける各々の゛ダーティ′（不一致）デー
タ位置は第３の既知の方法においては２度もアクセスさ
れなければならない、すなわち、１回目は“ダーティ°
もしくは変更されたデータをリクエスト中のバスマス
ターへ供給するためにページアウト動作中にアクセスさ
れ、２回目は“ステイル゛ もしくは矛盾化するデータ
を無効とするためにページイン動作中にアクセスされる
。全体のシステム性能はライトバックキャッシュへのア
クセス数が最小とされ得るならば増強され向上される。
無矛盾化を確保するための第３の既知の技法においては
、データバスはメモリからディスクへのページ転送及び
ディスクからメモリへのページ転送の両方の期間中にス
ヌーズ（監視）される。第２の既知の技法と実質的に同
じ理由のために、゛ダーティ°（不一致）データはペー
ジアウト動作期間中に無矛盾化を確保することが適当で
ある時に、ライトバックキャッシュからリクエスト（要
求）中のバスマスターへ供給される。データバスはさら
に加えてページイン動作中にスヌーズ（監視）され、キ
ャッシュエントリは無効とされ（ｉｎｖａｌｉｄａｔｅ
ｄ）データが主メモリと矛盾化となることシュの無矛盾
化を確保するための第２及び第３の技法は第１の技法よ
りも良い性能をもたらすけれども、それにもかかわらず
、これら第２及び第３の技法はいくつかの欠陥を有する
。第２の技法はすべてのキャッシュエントリ中をシーケ
ンスするのに過度に大量な時間を必要とし得る、オペレ
ーティングシステムのＩ ＮＶＡＬ Ｉ ＤＡＴＥイン
ストラクション（命令）を未だに使用している。第３の
技法はＩＮＶＡＬ Ｉ ＤＡＴＥインストラクションの
必要とされる実行を軽減するためにページインシーケン
ス期間中にスヌーズ（監視）することによって第２の技
法を改善する。この事実にもかかわらず、ライトバック
キャッシュにおける各々の゛ダーティ′（不一致）デー
タ位置は第３の既知の方法においては２度もアクセスさ
れなければならない、すなわち、１回目は“ダーティ°
もしくは変更されたデータをリクエスト中のバスマス
ターへ供給するためにページアウト動作中にアクセスさ
れ、２回目は“ステイル゛ もしくは矛盾化するデータ
を無効とするためにページイン動作中にアクセスされる
。全体のシステム性能はライトバックキャッシュへのア
クセス数が最小とされ得るならば増強され向上される。
従って、本発明の目的の１つはユニプロセッサ、即ち単
一キャッシュ計算システムにおいてキャッシュの無矛盾
化（一致性）を維持するための改善されたデータバス制
御方法を提供することである。
一キャッシュ計算システムにおいてキャッシュの無矛盾
化（一致性）を維持するための改善されたデータバス制
御方法を提供することである。
本発明の別の目的の１つはユニプロセッサ、即ち単一キ
ャッシュ計算システム、とマルチプロセッサ、即ち多重
キャッシュ計算システム、との両方においてキャッシュ
の無矛盾化（一致性）を維持するための改善された方法
を提供することである。
ャッシュ計算システム、とマルチプロセッサ、即ち多重
キャッシュ計算システム、との両方においてキャッシュ
の無矛盾化（一致性）を維持するための改善された方法
を提供することである。
本発明のさらに別の目的はページアウト／ページインデ
ータ転送シーケンス中にデータ処理システム内において
ライトバックキャッシュと主メモリとの間の無矛盾化（
一致性）を維持するための改善された機構を提供するこ
とである。
ータ転送シーケンス中にデータ処理システム内において
ライトバックキャッシュと主メモリとの間の無矛盾化（
一致性）を維持するための改善された機構を提供するこ
とである。
本発明の上記及び他の目的の履行において、ひとつもし
くはそれ以上の代替データバスマスターによって用いら
れるデータバススヌープコントローラ（制御器）を実行
するための方法とシステムが、１つの形式において提供
されている。データの無矛盾化（ｃｏｈｅｒｅｎｃｙ）
あるいは統一性（ｕｎｉｆｏｒｍｉｔｙ）はその両者と
もにデータバスに結合されたキャッシュと主メモリとの
間で維持されている。データはデータバスを介してキャ
ッシュと主メモリとの間で通信される。パススヌープコ
ントローラ（制御器）はキャッシュ内の所定のキャッシ
ュエントリ内にストアされたデータに対する転送リクエ
スト（要求）に応答して、データバス転送期間中にデー
タバスがスヌーズ（監視）もしくはモニターされるプロ
セッサ状態を実現することによつて実行される。そのプ
ロセッサの状態の期間中において、パススヌープコント
ローラ（制御器）がひとつもしくはそれ以上の代替バス
マスターによって起動される読出し動作を検知し、所定
のキャッシュエントリが事前のプロセッサ動作によって
変更されているならば、データは、リクエストに応答し
て所定のキャッシュ再ントリから供給される。所定キャ
ッシュエントリは、パススヌープコントローラ（制御器
）が代替バスマスターによって起動される読出し動作を
検知し、所定のキャッシュエントリが事前のプロセッサ
動作によって変ａｒｋ）される。
くはそれ以上の代替データバスマスターによって用いら
れるデータバススヌープコントローラ（制御器）を実行
するための方法とシステムが、１つの形式において提供
されている。データの無矛盾化（ｃｏｈｅｒｅｎｃｙ）
あるいは統一性（ｕｎｉｆｏｒｍｉｔｙ）はその両者と
もにデータバスに結合されたキャッシュと主メモリとの
間で維持されている。データはデータバスを介してキャ
ッシュと主メモリとの間で通信される。パススヌープコ
ントローラ（制御器）はキャッシュ内の所定のキャッシ
ュエントリ内にストアされたデータに対する転送リクエ
スト（要求）に応答して、データバス転送期間中にデー
タバスがスヌーズ（監視）もしくはモニターされるプロ
セッサ状態を実現することによつて実行される。そのプ
ロセッサの状態の期間中において、パススヌープコント
ローラ（制御器）がひとつもしくはそれ以上の代替バス
マスターによって起動される読出し動作を検知し、所定
のキャッシュエントリが事前のプロセッサ動作によって
変更されているならば、データは、リクエストに応答し
て所定のキャッシュ再ントリから供給される。所定キャ
ッシュエントリは、パススヌープコントローラ（制御器
）が代替バスマスターによって起動される読出し動作を
検知し、所定のキャッシュエントリが事前のプロセッサ
動作によって変ａｒｋ）される。
これらと他の目的、特徴、及び利点は、付随する図面と
関連させた以下の詳細な説明からもつと明確に理解され
るであろう。
関連させた以下の詳細な説明からもつと明確に理解され
るであろう。
代替バスマスターによるメモリアクセス期間中にライト
バックキャッシュと主記憶（メモリ）との間の無矛盾化
を維持するためのパススヌープ制御方法。その方法と装
置は、メモリ読出し動作期間中に、ライトバックキャッ
シュから代替バスマスターへ゛ダーティ°（不一致）も
しくは変更されたデータを供給し、かつ同時にライトバ
ックキャッシュからの“ダーティ′（不一致）もしくは
変更されたデータを無効化するオプションを組み入れて
いる。その方法は、代替バスマスターによって起動され
るページアウト／ページインシーケンス中のキャッシュ
と主メモリとの間の無矛盾化を維持するために必要とさ
れるキャッシュアクセス数を最小とし、それによってシ
ステム性能を向上する〔実施例〕 第１図に図示されているのは計算システム１０の望まし
い実施例のブロック図であり、中央演算処理装置（ＣＰ
Ｕ）１２、データキャッシュコントローラ（制御器）１
４、ライトバックキャッシュ１６、内部データバス１８
、バスインタフェースユニット２０、バッファ２２、シ
ステムデータバス２４、主記憶（メモリ）２６ 、ＤＭ
Ａ（直接メモリアクセス）ユニット２８、及びディスク
３０から成る。
バックキャッシュと主記憶（メモリ）との間の無矛盾化
を維持するためのパススヌープ制御方法。その方法と装
置は、メモリ読出し動作期間中に、ライトバックキャッ
シュから代替バスマスターへ゛ダーティ°（不一致）も
しくは変更されたデータを供給し、かつ同時にライトバ
ックキャッシュからの“ダーティ′（不一致）もしくは
変更されたデータを無効化するオプションを組み入れて
いる。その方法は、代替バスマスターによって起動され
るページアウト／ページインシーケンス中のキャッシュ
と主メモリとの間の無矛盾化を維持するために必要とさ
れるキャッシュアクセス数を最小とし、それによってシ
ステム性能を向上する〔実施例〕 第１図に図示されているのは計算システム１０の望まし
い実施例のブロック図であり、中央演算処理装置（ＣＰ
Ｕ）１２、データキャッシュコントローラ（制御器）１
４、ライトバックキャッシュ１６、内部データバス１８
、バスインタフェースユニット２０、バッファ２２、シ
ステムデータバス２４、主記憶（メモリ）２６ 、ＤＭ
Ａ（直接メモリアクセス）ユニット２８、及びディスク
３０から成る。
計算システムｌＯは代替バスマスターによって起動され
たページイン／ページアウトシーケンス期間中に、シス
テム性能を改善するために本発明を利用する典型的なユ
ニプロセッサ（ｕｎ １−ｐｒｏｃｅｓｓｏｒ）、即ち
単一キャッシュ及びその周辺を図示している。図示され
た形式において、ＣＰＵ１２は所定のインストラクショ
ンセットを実行するデータ実行ユニットである。データ
キャッシュコントローラ（制御器［４はＣＰＵ１２とバ
スインタフェースユニット２０に接続され、その結果と
してバスインタフェースユニット２０とＣＰＵ１２との
間にさらに詳しく図示された制御信号を送る。データキ
ャッシュコントローラ（制御器）１４もまたライトバッ
クキャッシュ１６に接続され、ライトバックキャッシュ
１６、ＣＰＵＩ ２、及びバスインタフェースユニット
の間のデータ転送を管理する。データキャッシュコント
ローラ（制御器）１４及びバスインタフェースユニット
２０はシステムデータバス２４のデータバス“スヌーピ
ング°（監視）を支援Ｌ、ＣＰＵ１２がバスマスターで
ない時にシステムデータバス２４をモニター（監視）す
ることによってライトバックキャッシュ１６と主メモリ
２６との間の無矛盾化を維持する。ライトバックキャッ
シュ１６はデータキャッシュコントローラ（制御器）１
４、バッファ２２、及び内部データバス１８に接続され
ている。データキャッシュコントローラ（制御器）１４
はライトバックキャッシュ１６を読出し、書込み、アッ
プデート化しくｕｐｄａｔｅ）、無効化しく １ｎｖａ
ｌｉｄａｔｅ）、及びフラッシュ（ｆｌｕｓｈ）するた
めに必要な論理回路を含む。特筆すべきことは望ましい
形式においてＣＰＵ１２、データキャッシュコントロー
ラ（制御器）１４、及びライトバックキャッシュ１６は
計算システム性能内において可能な最大保持性能を提供
するために同時に動作するということである。
たページイン／ページアウトシーケンス期間中に、シス
テム性能を改善するために本発明を利用する典型的なユ
ニプロセッサ（ｕｎ １−ｐｒｏｃｅｓｓｏｒ）、即ち
単一キャッシュ及びその周辺を図示している。図示され
た形式において、ＣＰＵ１２は所定のインストラクショ
ンセットを実行するデータ実行ユニットである。データ
キャッシュコントローラ（制御器［４はＣＰＵ１２とバ
スインタフェースユニット２０に接続され、その結果と
してバスインタフェースユニット２０とＣＰＵ１２との
間にさらに詳しく図示された制御信号を送る。データキ
ャッシュコントローラ（制御器）１４もまたライトバッ
クキャッシュ１６に接続され、ライトバックキャッシュ
１６、ＣＰＵＩ ２、及びバスインタフェースユニット
の間のデータ転送を管理する。データキャッシュコント
ローラ（制御器）１４及びバスインタフェースユニット
２０はシステムデータバス２４のデータバス“スヌーピ
ング°（監視）を支援Ｌ、ＣＰＵ１２がバスマスターで
ない時にシステムデータバス２４をモニター（監視）す
ることによってライトバックキャッシュ１６と主メモリ
２６との間の無矛盾化を維持する。ライトバックキャッ
シュ１６はデータキャッシュコントローラ（制御器）１
４、バッファ２２、及び内部データバス１８に接続され
ている。データキャッシュコントローラ（制御器）１４
はライトバックキャッシュ１６を読出し、書込み、アッ
プデート化しくｕｐｄａｔｅ）、無効化しく １ｎｖａ
ｌｉｄａｔｅ）、及びフラッシュ（ｆｌｕｓｈ）するた
めに必要な論理回路を含む。特筆すべきことは望ましい
形式においてＣＰＵ１２、データキャッシュコントロー
ラ（制御器）１４、及びライトバックキャッシュ１６は
計算システム性能内において可能な最大保持性能を提供
するために同時に動作するということである。
システムデータバス２４はシステムの主たるデ−タバス
であり、所定のビット幅（ｂｉｔ ｗｉｄｔｈ）を有す
る。主メモリ２６は所定のサイズの物理的メモリであり
かつシステムバス２４に結合されている。ＤＭＡユニッ
ト２８はシステムバス２４の代替データバスマスターと
して機能しシステムバス２４とディスク３０との間のデ
ータ転送を管理する。ディスク３０はＤＭＡユニット２
８に接続された恒久的データ貯蔵システム（ｐｅｒｍａ
ｎｅｎｔ ｄａｔａ ｓｔｏｒａｇｅ ｓｙｓｔｅｍ）
を表わす。
であり、所定のビット幅（ｂｉｔ ｗｉｄｔｈ）を有す
る。主メモリ２６は所定のサイズの物理的メモリであり
かつシステムバス２４に結合されている。ＤＭＡユニッ
ト２８はシステムバス２４の代替データバスマスターと
して機能しシステムバス２４とディスク３０との間のデ
ータ転送を管理する。ディスク３０はＤＭＡユニット２
８に接続された恒久的データ貯蔵システム（ｐｅｒｍａ
ｎｅｎｔ ｄａｔａ ｓｔｏｒａｇｅ ｓｙｓｔｅｍ）
を表わす。
更に加えて、内部データバス１８はライトバックキャッ
シュ１６、バッファ２２及びＣＰＵ１２（７）間でデー
タを通信する。バスインタフェースユニット２０は“ア
ドレス”（“Ａｄｄｒｅｓｓ”）とラベル付けされたア
ドレスバス、 データ“じＤａｔａ”）とラベル付けさ
れたデータバス、及び“制御“（“Ｃｏｎｔｏｒ。
シュ１６、バッファ２２及びＣＰＵ１２（７）間でデー
タを通信する。バスインタフェースユニット２０は“ア
ドレス”（“Ａｄｄｒｅｓｓ”）とラベル付けされたア
ドレスバス、 データ“じＤａｔａ”）とラベル付けさ
れたデータバス、及び“制御“（“Ｃｏｎｔｏｒ。
■“）とラベル付けされた制御バスを介してシステムデ
ータバス２４に結合されている。バスインタフェースユ
ニット２０はシステムデータバスコントローラ（制御器
）であり、システムデータバス２４とＣＰＵ１２、デー
タキャッシュコントローラ（制御器）１４、及びライト
バックキャッシュ１６の各々との間のインタフェースを
管理する。バッファ２２は、ライトバックキャッシュ１
６とバスインタフェースユニット２０との間のデータ転
送中の中間データ貯蔵のためのデータバッファである。
ータバス２４に結合されている。バスインタフェースユ
ニット２０はシステムデータバスコントローラ（制御器
）であり、システムデータバス２４とＣＰＵ１２、デー
タキャッシュコントローラ（制御器）１４、及びライト
バックキャッシュ１６の各々との間のインタフェースを
管理する。バッファ２２は、ライトバックキャッシュ１
６とバスインタフェースユニット２０との間のデータ転
送中の中間データ貯蔵のためのデータバッファである。
バッファ２２は、本発明の重要な特徴を実行可能にする
。ＤＭＡユニット２８のような代替バスマスターがライ
トバックキャッシュ１６のデータの読出し動作をリクエ
スト（要求）するならば、データは貯蔵のためにバッフ
ァ２２へ転送される。
。ＤＭＡユニット２８のような代替バスマスターがライ
トバックキャッシュ１６のデータの読出し動作をリクエ
スト（要求）するならば、データは貯蔵のためにバッフ
ァ２２へ転送される。
代替バスマスターによってリクエスト（要求）されたす
べてのデータが、サイズに関係なく、バッファ２２ヘロ
ードされ、計算システムｌＯが次に述べるような“無効
とマークする”じＭａｒｋ Ｉｎｖａｌｉｄ”）状態に
ある時にのみ、データはライトバックキャッシュＩ６内
でＩＮＶＡＬＩＤ（無効）とマークされ、同時にバスイ
ンタフェースユニット２０及びシステムバス２４を介し
てＤＭＡユニット２８に結合される。データは読出され
修飾されると仮定し自動的にＩ ＮＶＡＬ Ｉ Ｄとマ
ークされる。それゆえに、読み出されたデータ値はもは
やライトバックキャッシュ１６内においては有効（ｖａ
ｌｉｄ）ではない。注意すべき点は、データがＤＭＡユ
ニット２８に結合されているのに対して、ライトバック
キャッシュ１６は他の処理のためにＣＰＵ１２との利用
にあてられ得る点である。
べてのデータが、サイズに関係なく、バッファ２２ヘロ
ードされ、計算システムｌＯが次に述べるような“無効
とマークする”じＭａｒｋ Ｉｎｖａｌｉｄ”）状態に
ある時にのみ、データはライトバックキャッシュＩ６内
でＩＮＶＡＬＩＤ（無効）とマークされ、同時にバスイ
ンタフェースユニット２０及びシステムバス２４を介し
てＤＭＡユニット２８に結合される。データは読出され
修飾されると仮定し自動的にＩ ＮＶＡＬ Ｉ Ｄとマ
ークされる。それゆえに、読み出されたデータ値はもは
やライトバックキャッシュ１６内においては有効（ｖａ
ｌｉｄ）ではない。注意すべき点は、データがＤＭＡユ
ニット２８に結合されているのに対して、ライトバック
キャッシュ１６は他の処理のためにＣＰＵ１２との利用
にあてられ得る点である。
ＤＭＡユニット２８がシステムデータバス２４のバスマ
スター性（ｂｕｓ ｍａｓｔｅｒｓｈｉｐ）を仮定しデ
ータを要求する時は、ＤＭＡユニット２８によって必要
とされるデータは主メモリ２６か、もしくはＣＰＵ１２
、データキャッシュコントローラ（制御器）１４、ライ
トバックキャッシュ１６、バッファ２２、バスインタフ
ェースユニット２０かう成るプロセッサのライトバック
キャッシュ１６のいずれかから読出される。主記憶（メ
モリ）２６あるいはライトバックキャッシュ１６の内の
１つだけがデータを供給し、どのメモリがデータを供給
するかを決めるのはＣＰＬＩＩ２等から成るプロセッサ
である。ＣＰＵ１２等から成るプロセッサから主メモリ
２Ｇへシステムバス２４上で結合されるメモリ禁止制御
信号（図示されていない）は、主メモリ２６がＤＭＡユ
ニット２８のメモリ読出しリクエスト（要求）に応答す
ることを禁止する。ＤＭＡユニット２８リクエストがシ
ステムデータバス２４のデータを読出す時に、ＣＰＵ１
２等から成るプロセッサはライトバックキャッシュ１６
内を内部的に見ることによってスヌープ（監視）し、主
メモリ２６は禁止されているが、ライトバックキャッシ
ュ１６内にデータが存在するかどうかを決定する。読出
されるべきデータがキャッシュ“ヒツト”じｈｉｔ”）
によって明白とされるように、ライトバックキャッシュ
１６内に存在するならば、読出しデータはバッファ２２
の中ヘデータを結合しかつ前述の如くライトバックキャ
ッシュ１６内のデータを無効化することによって供給さ
れている。読出しデータがライトバックキャッシュ１６
内に存在しないならば、キャッシュ“ミス”（“ｍ１ｓ
ｓ”）により明白とされるように、主メモリ２６はメモ
リ禁止制御信号を介して開放されＤＭＡユニット２８に
応答し読出しデータを提供する。
スター性（ｂｕｓ ｍａｓｔｅｒｓｈｉｐ）を仮定しデ
ータを要求する時は、ＤＭＡユニット２８によって必要
とされるデータは主メモリ２６か、もしくはＣＰＵ１２
、データキャッシュコントローラ（制御器）１４、ライ
トバックキャッシュ１６、バッファ２２、バスインタフ
ェースユニット２０かう成るプロセッサのライトバック
キャッシュ１６のいずれかから読出される。主記憶（メ
モリ）２６あるいはライトバックキャッシュ１６の内の
１つだけがデータを供給し、どのメモリがデータを供給
するかを決めるのはＣＰＬＩＩ２等から成るプロセッサ
である。ＣＰＵ１２等から成るプロセッサから主メモリ
２Ｇへシステムバス２４上で結合されるメモリ禁止制御
信号（図示されていない）は、主メモリ２６がＤＭＡユ
ニット２８のメモリ読出しリクエスト（要求）に応答す
ることを禁止する。ＤＭＡユニット２８リクエストがシ
ステムデータバス２４のデータを読出す時に、ＣＰＵ１
２等から成るプロセッサはライトバックキャッシュ１６
内を内部的に見ることによってスヌープ（監視）し、主
メモリ２６は禁止されているが、ライトバックキャッシ
ュ１６内にデータが存在するかどうかを決定する。読出
されるべきデータがキャッシュ“ヒツト”じｈｉｔ”）
によって明白とされるように、ライトバックキャッシュ
１６内に存在するならば、読出しデータはバッファ２２
の中ヘデータを結合しかつ前述の如くライトバックキャ
ッシュ１６内のデータを無効化することによって供給さ
れている。読出しデータがライトバックキャッシュ１６
内に存在しないならば、キャッシュ“ミス”（“ｍ１ｓ
ｓ”）により明白とされるように、主メモリ２６はメモ
リ禁止制御信号を介して開放されＤＭＡユニット２８に
応答し読出しデータを提供する。
１つの形式においては、ライトバックキャッシュ１６は
所定のデータ貯蔵能力を有する４ウエイ（ｆｏｕｒ−ｗ
ａｙ）、セットアソシアティブ（ｓｅｔ−ａｓｓｏｃｉ
ａｔｉｖｅ）ライトバックキャッシュとして組織され得
る。ライトバックキャッシュ１６の各々のラインに関連
させてアドレスタグ（ｔａｇ）及び状態情報が存在する
。アドレスタグは各ライトバックキャッシュ１６のエン
トリに対応する主メモリ２６内の物理的アドレスを示す
。状態情報はＶＡＬＩＤ（有効）ビットとＤＩＲＴＹ（
不一致）ビットから成り、４つの可能な状態まで許容す
る。十分に理解されるべきことは、４つの可能な状態の
いかなる組合せ、或いは全部がエンコードされ用いられ
得るということである。図示された形式では、ＶＡＬＩ
Ｄ（有効）ビットは所定のキャッシュラインが有効なキ
ャッシュ′データを含むかどうかを指示するが、一方Ｄ
ＩＲＴＹ（不一致）ビットは各キャッシュラインの書込
み状態を同定する。ＩＮＶＡＬＩＤ（無効）状態におい
て、適当なるライトバックキャッシュ１６のエントリ内
にはデータが存在しない。ＶＡＬＩＤ（有効）状態にお
いては、ライトバックキャッシュ１６のエントリは主メ
モリ２６と無矛盾化するデータを含む。
所定のデータ貯蔵能力を有する４ウエイ（ｆｏｕｒ−ｗ
ａｙ）、セットアソシアティブ（ｓｅｔ−ａｓｓｏｃｉ
ａｔｉｖｅ）ライトバックキャッシュとして組織され得
る。ライトバックキャッシュ１６の各々のラインに関連
させてアドレスタグ（ｔａｇ）及び状態情報が存在する
。アドレスタグは各ライトバックキャッシュ１６のエン
トリに対応する主メモリ２６内の物理的アドレスを示す
。状態情報はＶＡＬＩＤ（有効）ビットとＤＩＲＴＹ（
不一致）ビットから成り、４つの可能な状態まで許容す
る。十分に理解されるべきことは、４つの可能な状態の
いかなる組合せ、或いは全部がエンコードされ用いられ
得るということである。図示された形式では、ＶＡＬＩ
Ｄ（有効）ビットは所定のキャッシュラインが有効なキ
ャッシュ′データを含むかどうかを指示するが、一方Ｄ
ＩＲＴＹ（不一致）ビットは各キャッシュラインの書込
み状態を同定する。ＩＮＶＡＬＩＤ（無効）状態におい
て、適当なるライトバックキャッシュ１６のエントリ内
にはデータが存在しない。ＶＡＬＩＤ（有効）状態にお
いては、ライトバックキャッシュ１６のエントリは主メ
モリ２６と無矛盾化するデータを含む。
ＤＩＲＴＶ（不一致）状態において、ライトバックキャ
ッシュ１６のエントリは主メモリ２６と矛盾化する有効
データ（ｖａｌｉｄ）を含む。典型的には、Ｄ Ｉ Ｒ
ＴＹ（不一致）状態は、ライトバックキャッシュ１６の
エントリが書込み動作によって変更される時に起こる。
ッシュ１６のエントリは主メモリ２６と矛盾化する有効
データ（ｖａｌｉｄ）を含む。典型的には、Ｄ Ｉ Ｒ
ＴＹ（不一致）状態は、ライトバックキャッシュ１６の
エントリが書込み動作によって変更される時に起こる。
第２図に図示するのは、ＣＰＵ１２、ライトバックキャ
ッシュ１６、バッファ２２、バスインタフェースユニッ
ト２０及びシステムバス２４と機能するためのデータキ
ャッシュコントローラ（制御器）１４の実施例をさらに
詳しく図示するブロック図である。第１図及び第２図の
照合の都合のために、第２図において重複する第１図に
おいて図示された各回路部分は同じ番号が付されている
。
ッシュ１６、バッファ２２、バスインタフェースユニッ
ト２０及びシステムバス２４と機能するためのデータキ
ャッシュコントローラ（制御器）１４の実施例をさらに
詳しく図示するブロック図である。第１図及び第２図の
照合の都合のために、第２図において重複する第１図に
おいて図示された各回路部分は同じ番号が付されている
。
ＣＰＵ１２の仮想アドレス出力はアドレス翻訳キャッシ
ュ４０の入力に接続されている。所定の物理的アドレス
を提供するアドレス翻訳キャッシュ４０の出力はマルチ
プレクサ４２の第１の入力に接続されている。また所定
の物理的アドレスを与えるバスインタフェース回路２０
の第１の出力はマルチプレクサ４２の第２の入力に接続
されている。マルチプレクサ４２の１つの出力は比較器
４６の第１の入力に接続されている。ライトバックキャ
ッシュ１６はＣＰＵ１２のデータ人力／出力端子とバッ
ファ２２の第１のデータ人力／出力端子とを接続する内
部データバス１８を第１の入力／出力端子に接続させる
。ライトバックキャッシュ１６はさらにキャッシュタグ
４８を含む。ライトバック１６の入力端子及びキャッシ
ュタグ４８の入力は各々マルチプレクサ４２の出力に接
続されている。キャッシュタグ４８の出力は比較器４６
の入力に接続されている。比較器４６の出力は“ヒツト
あるいはミス”（“ｈｉｔ ｏｒ ｍ１ｓｓ”）信号を
提供ししかもキャッシュ制御ロジック５０の第１の入力
に接続されている。バスインタフェースユニット２０の
第２の出力は“スヌープルックアップリクエスト”じ５
ｎｏｏｐ １ｏｏｋ−ｕｐ ｒｅｑｕｅｓｔ’）信号を
提供するためにキャッシュ制御ロジック５０の第２の入
力に接続されている。データルックアップリクエスト信
号は選択的にＣＰＵ１２によって提供され、キャッシュ
制御ロジック５０の第３の入力に接続されている。キャ
ッシュ制御ロジック５ｏの制御出力はバスインタフェー
スユニット２０の制御入力に接続されている。バスイン
タフェースユニット２０の第３の出力はバッファ２２の
制御入力に接続されている。バッファ２２の第２のデー
タ人力／出力端子はバスインタフェースユニット２０の
データ入力／′出力端子に接続されている。
ュ４０の入力に接続されている。所定の物理的アドレス
を提供するアドレス翻訳キャッシュ４０の出力はマルチ
プレクサ４２の第１の入力に接続されている。また所定
の物理的アドレスを与えるバスインタフェース回路２０
の第１の出力はマルチプレクサ４２の第２の入力に接続
されている。マルチプレクサ４２の１つの出力は比較器
４６の第１の入力に接続されている。ライトバックキャ
ッシュ１６はＣＰＵ１２のデータ人力／出力端子とバッ
ファ２２の第１のデータ人力／出力端子とを接続する内
部データバス１８を第１の入力／出力端子に接続させる
。ライトバックキャッシュ１６はさらにキャッシュタグ
４８を含む。ライトバック１６の入力端子及びキャッシ
ュタグ４８の入力は各々マルチプレクサ４２の出力に接
続されている。キャッシュタグ４８の出力は比較器４６
の入力に接続されている。比較器４６の出力は“ヒツト
あるいはミス”（“ｈｉｔ ｏｒ ｍ１ｓｓ”）信号を
提供ししかもキャッシュ制御ロジック５０の第１の入力
に接続されている。バスインタフェースユニット２０の
第２の出力は“スヌープルックアップリクエスト”じ５
ｎｏｏｐ １ｏｏｋ−ｕｐ ｒｅｑｕｅｓｔ’）信号を
提供するためにキャッシュ制御ロジック５０の第２の入
力に接続されている。データルックアップリクエスト信
号は選択的にＣＰＵ１２によって提供され、キャッシュ
制御ロジック５０の第３の入力に接続されている。キャ
ッシュ制御ロジック５ｏの制御出力はバスインタフェー
スユニット２０の制御入力に接続されている。バスイン
タフェースユニット２０の第３の出力はバッファ２２の
制御入力に接続されている。バッファ２２の第２のデー
タ人力／出力端子はバスインタフェースユニット２０の
データ入力／′出力端子に接続されている。
バスインタフェースユニット２０の第３の出カババッフ
ァ２２の制御入力に接続されている。詳細には示されて
いない制御信号はデータキャッシュ制御ロジック５０か
ら、キャッシュタグ４８及びマルチプレクサ４２に接続
されており、説明されたようなシステム動作を実施して
いる。
ァ２２の制御入力に接続されている。詳細には示されて
いない制御信号はデータキャッシュ制御ロジック５０か
ら、キャッシュタグ４８及びマルチプレクサ４２に接続
されており、説明されたようなシステム動作を実施して
いる。
−船釣に、ＣＰＵ１２がメモリ検索（ｍｅｍｏｒｙ ｒ
ｅｔｒｉｅｖａｌ）を必要とするデータをリクエストす
ると、ＣＰＵ１２は主メモリ２６を禁止し、アドレス翻
訳キャッシュ４０に対して仮想アドレスを提供し、ライ
トバックキャッシュ１６及びキャッシュタグ４８への物
理的アドレスを提供し、比較器４６に対して仮想アドレ
スの一部分を提供する。データルックアップリクエスト
信号はＣＰＵ１２によってデータキャッシュ制御ロジッ
ク５０へ与えられる。データキャッシュ制御ロジック５
０は次の動作を実行するための制御信号を提供する。キ
ャッシュタグ４８はライトバックキャッシュ１６内のデ
ータについての現在の状態情報を提供するデータのタグ
部分もしくはフィールド（ｆｉｅｌｄ）を含む。
ｅｔｒｉｅｖａｌ）を必要とするデータをリクエストす
ると、ＣＰＵ１２は主メモリ２６を禁止し、アドレス翻
訳キャッシュ４０に対して仮想アドレスを提供し、ライ
トバックキャッシュ１６及びキャッシュタグ４８への物
理的アドレスを提供し、比較器４６に対して仮想アドレ
スの一部分を提供する。データルックアップリクエスト
信号はＣＰＵ１２によってデータキャッシュ制御ロジッ
ク５０へ与えられる。データキャッシュ制御ロジック５
０は次の動作を実行するための制御信号を提供する。キ
ャッシュタグ４８はライトバックキャッシュ１６内のデ
ータについての現在の状態情報を提供するデータのタグ
部分もしくはフィールド（ｆｉｅｌｄ）を含む。
キャッシュタグ４８にある状態情報はアドレス翻訳キャ
ッシュ４０によって受信される仮想アドレスの一部分に
よってアドレスされ得る。状態情報はＶＡＬＩＤ（有効
）、ＩＮＶＡＬＩＤ（無効）、ＤＩＲＴＹ（不一致）デ
ータのような情報を含む。この現在の状態情報はアドレ
ス翻訳キャッシュ４０によって提供されるデータのタグ
部分と比較される。もしもタグ状態のデータが符（整）
合し、かつ特定のキャッシュエントリがＶＡＬＩＤ（有
効）かあるいはＤ Ｉ ＲＴＹ （不一致）かいずれか
であるならば、“ヒツト”（ｈｉｔ”）が表示されデー
タキャッシュ制御ロジック５ｏはライトバックキャッシ
ュ１６に内部データバス１６及びＣＰＵ１２へのアドレ
スされたデータを提供するこの部分の動作は従来のもの
である。
ッシュ４０によって受信される仮想アドレスの一部分に
よってアドレスされ得る。状態情報はＶＡＬＩＤ（有効
）、ＩＮＶＡＬＩＤ（無効）、ＤＩＲＴＹ（不一致）デ
ータのような情報を含む。この現在の状態情報はアドレ
ス翻訳キャッシュ４０によって提供されるデータのタグ
部分と比較される。もしもタグ状態のデータが符（整）
合し、かつ特定のキャッシュエントリがＶＡＬＩＤ（有
効）かあるいはＤ Ｉ ＲＴＹ （不一致）かいずれか
であるならば、“ヒツト”（ｈｉｔ”）が表示されデー
タキャッシュ制御ロジック５ｏはライトバックキャッシ
ュ１６に内部データバス１６及びＣＰＵ１２へのアドレ
スされたデータを提供するこの部分の動作は従来のもの
である。
スヌープ動作を行なうために、バスインタフェースユニ
ット２０はデータキャッシュ制御ロジック５０をリクエ
ストし、ＣＰＵ１２からよりもむしろＤＭＡユニット２
８のような代替バスマスターからの読出しリクエストに
関連させてスヌーブルックアップを実行する。再び、バ
スインタフェースユニット２０は主メモリ２６がリクエ
スト（要求）された読出しデータを提供することを初期
的に禁止する。バスインタフェースユニット２ｏはライ
トバックキャッシュ１６及びキャッシュタグ４８に対し
てマルチプレクサ４２を介してデータの物理的アドレス
を提供し比較器４６に対して仮想アドレスの一部分を提
供する。キャッシュタグ４８はバスインタフェースユニ
ット２ｏによって提供された物理的アドレスにおいてラ
イトバックキャッシュ１６内のデータのタグ部分を提供
する。比較器４６は用意されたアドレスのタグ部分とス
トアされたアドレスとを比較する。“ミス”（”ｍ１ｓ
ｓ”）が示されると、データキャッシュ制御ロジックは
、メモリ禁止信号を主メモリ２６に対してリリースする
、バスインタフェースユニット２０へ信号を送り、その
結果として主メモリはＤＭＡユニット２８へデータを提
供できるようになる。しかしながら、“ヒツト”（“ｂ
ｉｔ”）が示されると、データキャッシュ制御ロジック
５０はライトバックキャッシュ１６内にあるデータを内
部データバスに結合されるようにし、バッファ２２内に
ストアされるようにする。バッファ２２からは、データ
はバスインタフェースユニット２０によって与えられた
制御信号に応答してバスインタフェースユニット２０及
びシステムデータバス２４を介してＤＭＡユニット２８
に結合されている。
ット２０はデータキャッシュ制御ロジック５０をリクエ
ストし、ＣＰＵ１２からよりもむしろＤＭＡユニット２
８のような代替バスマスターからの読出しリクエストに
関連させてスヌーブルックアップを実行する。再び、バ
スインタフェースユニット２０は主メモリ２６がリクエ
スト（要求）された読出しデータを提供することを初期
的に禁止する。バスインタフェースユニット２ｏはライ
トバックキャッシュ１６及びキャッシュタグ４８に対し
てマルチプレクサ４２を介してデータの物理的アドレス
を提供し比較器４６に対して仮想アドレスの一部分を提
供する。キャッシュタグ４８はバスインタフェースユニ
ット２ｏによって提供された物理的アドレスにおいてラ
イトバックキャッシュ１６内のデータのタグ部分を提供
する。比較器４６は用意されたアドレスのタグ部分とス
トアされたアドレスとを比較する。“ミス”（”ｍ１ｓ
ｓ”）が示されると、データキャッシュ制御ロジックは
、メモリ禁止信号を主メモリ２６に対してリリースする
、バスインタフェースユニット２０へ信号を送り、その
結果として主メモリはＤＭＡユニット２８へデータを提
供できるようになる。しかしながら、“ヒツト”（“ｂ
ｉｔ”）が示されると、データキャッシュ制御ロジック
５０はライトバックキャッシュ１６内にあるデータを内
部データバスに結合されるようにし、バッファ２２内に
ストアされるようにする。バッファ２２からは、データ
はバスインタフェースユニット２０によって与えられた
制御信号に応答してバスインタフェースユニット２０及
びシステムデータバス２４を介してＤＭＡユニット２８
に結合されている。
メモリ書込みもしくは読出し動作のいずれかの期間中で
、ライトバックキャッシュ１６は上記のようにタグフィ
ールドと比べられるアドレス翻訳キャッシュ４０からの
物理的アドレスによってアクセスされる。しかしながら
、もしもメモリアクセスが書込み動作であるならば、デ
ータはライトバックキャッシュ１６の適当なるキャッシ
ュエントリに書込まれる。
、ライトバックキャッシュ１６は上記のようにタグフィ
ールドと比べられるアドレス翻訳キャッシュ４０からの
物理的アドレスによってアクセスされる。しかしながら
、もしもメモリアクセスが書込み動作であるならば、デ
ータはライトバックキャッシュ１６の適当なるキャッシ
ュエントリに書込まれる。
第１図のＤＭＡユニット２８のような代替バスマスター
によるメモリアクセスの期間中に、バスインタフェース
ユニット２０及びデータキャッシュコントローラ（制御
器）１４はキャッシュの無矛盾化を確保するためにシス
テムデータバス２４をモニタ（すなわちパススヌーピン
グ）する機構を具備する。データキャッシュコントロー
ラ（制御器）１４は一般的にアドレス翻訳キャッシュ４
０、マルチプレクサ４２、比較器４６、キャッシュタグ
４８、及びキャッシュ制御ロジック５０として第２図と
互いに関係されていてもよい。データキャッシュコント
ローラ（制御器）１４及びバス制御器である、バスイン
タフェースユニット２０はシステム１０内にあるスヌー
プ機構を実行するために集合的に機能する。データキャ
ッシュコントローラ（制御器）１４はシステムデータバ
ス２４上の活動ヲ全く感知せず、バスインタフェースユ
ニット２０はライトバックキャッシュ１６の動作を全く
感知しない。ＤＭＡユニット２８がバスインタフェース
ユニット２０を認識するシステムデータバス２４上にて
活動しようとすると、バスインタフェースユニット２０
はライトバックキャッシュ１６にデータを求めなければ
ならない。同様に、ライトバックキャッシュ１６はバス
インタフェースユニット２０との相互作用を除いてＤＭ
Ａユニット２８によるデータバスアクセスを感知しない
。ＣＰｕ１２及びＤＭＡユニット２８の両方ともバスイ
ンタフェースユニット２０を介してライトバックキャッ
シュ１６をアクセスしなければならないので、バスイン
タフェースユニット２０はＣＰＵ１２に対して優先権を
与えられる。このようにして、パススヌーピング（監視
）はそのパススヌービング動作持続中はＣＰＵ１２によ
るメモリアクセスを除外する。図示された形式では、代
替バスマスターＤＭＡユニット２８は、バスインタフェ
ースユニット２０によって検知され得る、システムデー
タバス２シユの無矛盾化を維持するためにとられる行動
を決定する。ある１つの形式では、スヌープモード状態
はバスインタフェースユニット２０に対して結合され第
３図の表に示されるようにエンコードされたスヌープ制
御信号の２つのビットＳＣＯ及びＳＣＩと共にシステム
データバス２４上で断定され得る。スヌープ制御信号は
システムデータバス２４及びバスインタフェースユニッ
ト２０に対して結合された制御データバスを介してＤＭ
Ａユニット２８からのデータキャッシュ制御ロジック５
０に結合されている。
によるメモリアクセスの期間中に、バスインタフェース
ユニット２０及びデータキャッシュコントローラ（制御
器）１４はキャッシュの無矛盾化を確保するためにシス
テムデータバス２４をモニタ（すなわちパススヌーピン
グ）する機構を具備する。データキャッシュコントロー
ラ（制御器）１４は一般的にアドレス翻訳キャッシュ４
０、マルチプレクサ４２、比較器４６、キャッシュタグ
４８、及びキャッシュ制御ロジック５０として第２図と
互いに関係されていてもよい。データキャッシュコント
ローラ（制御器）１４及びバス制御器である、バスイン
タフェースユニット２０はシステム１０内にあるスヌー
プ機構を実行するために集合的に機能する。データキャ
ッシュコントローラ（制御器）１４はシステムデータバ
ス２４上の活動ヲ全く感知せず、バスインタフェースユ
ニット２０はライトバックキャッシュ１６の動作を全く
感知しない。ＤＭＡユニット２８がバスインタフェース
ユニット２０を認識するシステムデータバス２４上にて
活動しようとすると、バスインタフェースユニット２０
はライトバックキャッシュ１６にデータを求めなければ
ならない。同様に、ライトバックキャッシュ１６はバス
インタフェースユニット２０との相互作用を除いてＤＭ
Ａユニット２８によるデータバスアクセスを感知しない
。ＣＰｕ１２及びＤＭＡユニット２８の両方ともバスイ
ンタフェースユニット２０を介してライトバックキャッ
シュ１６をアクセスしなければならないので、バスイン
タフェースユニット２０はＣＰＵ１２に対して優先権を
与えられる。このようにして、パススヌーピング（監視
）はそのパススヌービング動作持続中はＣＰＵ１２によ
るメモリアクセスを除外する。図示された形式では、代
替バスマスターＤＭＡユニット２８は、バスインタフェ
ースユニット２０によって検知され得る、システムデー
タバス２シユの無矛盾化を維持するためにとられる行動
を決定する。ある１つの形式では、スヌープモード状態
はバスインタフェースユニット２０に対して結合され第
３図の表に示されるようにエンコードされたスヌープ制
御信号の２つのビットＳＣＯ及びＳＣＩと共にシステム
データバス２４上で断定され得る。スヌープ制御信号は
システムデータバス２４及びバスインタフェースユニッ
ト２０に対して結合された制御データバスを介してＤＭ
Ａユニット２８からのデータキャッシュ制御ロジック５
０に結合されている。
第３図の表は代替バスマスターによるメモリアクセスを
支援し、かつキャッシュの無矛盾化を確保するキャッシ
ュ無矛盾化プロトコル（ｃａｃｈｅ ｃｏｎｓｉｓｔｅ
ｎｃｙ ｐｒｏｔｏｃｏｌ）を要約している。第３図に
図示されるように、両方のスヌープ制御ビットの論理低
（ｌｏｗ）値によってエンコードされた“スヌープイン
ヒビッド（ｓｎｏｏｐ−ｉｎｈｉｂｉｔ’ ）状態にお
いて、データパススヌーピングが禁止される。スヌープ
制御ビットＳＣＩに対して論理低値及びスヌープ制御ビ
ットＳＣＯ上において論理高（ｈｉｇｈ）値を与えるこ
とによってエンコード（復号化）された“リーブダーテ
ィ°（’１ｅａｖｅ ｄｉｒｔｙ’ ）スヌーブ状態に
おいて、パススヌーピングはイネーブルされるが、ＤＩ
ＲＴＹ（不一致）キャッシュエントリはＤＩＲＴＹ（不
一致）状態のままで残されている。メモリ動作がＶＡＬ
ＩＤ（有効）状態にあるキャッシュエントリの読出しリ
クエストであるならば、キャッシュエントリ状態を変更
するためのいかなる行動もとられない。キャッシュエン
トリが上記のようにキャッシュから読出されるか無視さ
れるかのどちらかであってもよいが、その場合に主メモ
リ２６はデータを得るためにアドレスされている。メモ
リ動作がＤＩＲＴＶ（不一致）状態にあるキャッシュエ
ントリに対する読出しリクエスト（要求）であるならば
、データは無矛盾化を維持するために上記のようにキャ
ッシュエントリから供給される。もしもメモリ動作がキ
ャッシュエントリへの書込みリクエストであるならば、
キャッシュレジスタタグ４８内のキャッシュエントリは
ＩＮＶＡＬＩＤ（無効）の状態に置かれる。
支援し、かつキャッシュの無矛盾化を確保するキャッシ
ュ無矛盾化プロトコル（ｃａｃｈｅ ｃｏｎｓｉｓｔｅ
ｎｃｙ ｐｒｏｔｏｃｏｌ）を要約している。第３図に
図示されるように、両方のスヌープ制御ビットの論理低
（ｌｏｗ）値によってエンコードされた“スヌープイン
ヒビッド（ｓｎｏｏｐ−ｉｎｈｉｂｉｔ’ ）状態にお
いて、データパススヌーピングが禁止される。スヌープ
制御ビットＳＣＩに対して論理低値及びスヌープ制御ビ
ットＳＣＯ上において論理高（ｈｉｇｈ）値を与えるこ
とによってエンコード（復号化）された“リーブダーテ
ィ°（’１ｅａｖｅ ｄｉｒｔｙ’ ）スヌーブ状態に
おいて、パススヌーピングはイネーブルされるが、ＤＩ
ＲＴＹ（不一致）キャッシュエントリはＤＩＲＴＹ（不
一致）状態のままで残されている。メモリ動作がＶＡＬ
ＩＤ（有効）状態にあるキャッシュエントリの読出しリ
クエストであるならば、キャッシュエントリ状態を変更
するためのいかなる行動もとられない。キャッシュエン
トリが上記のようにキャッシュから読出されるか無視さ
れるかのどちらかであってもよいが、その場合に主メモ
リ２６はデータを得るためにアドレスされている。メモ
リ動作がＤＩＲＴＶ（不一致）状態にあるキャッシュエ
ントリに対する読出しリクエスト（要求）であるならば
、データは無矛盾化を維持するために上記のようにキャ
ッシュエントリから供給される。もしもメモリ動作がキ
ャッシュエントリへの書込みリクエストであるならば、
キャッシュレジスタタグ４８内のキャッシュエントリは
ＩＮＶＡＬＩＤ（無効）の状態に置かれる。
留意すべきことは、クリーンラインデータ（ｃｌｅａｎ
ｌｉｎｅ ｄａｔａ）がキャッシュによって提供されな
い第１及び第２の状態はコントローラ（制御器）に対し
て結合された単一ビットスヌーブインヒビット（Ｓｌ）
信号とともに先に実施されているという点である。
ｌｉｎｅ ｄａｔａ）がキャッシュによって提供されな
い第１及び第２の状態はコントローラ（制御器）に対し
て結合された単一ビットスヌーブインヒビット（Ｓｌ）
信号とともに先に実施されているという点である。
スヌープ制御ビットＳＣＯに論理高値でスヌープ制御ピ
ッ） ＳＣＩに論理低値でエンコード（符号化）された
°マーククリーン’ （’ｍａｒｋ ｃｌｅａｎ’ ）
（一致をマークする）状態において、パススヌーピング
はイネーブルにされダーティキャッシュエントリはキャ
ッシュタグ４８において、クリーン（一致）もしくはＶ
ＡＬＩＤ（有効）とマークされる。メモリ動作がＶＡＬ
ＩＤ（有効）状態にあるキャッシュエントリの読出しリ
クエスト（要求）であるならば、キャッシュエントリ状
態を変更するいかなる行動もとられない。データは上記
のようにキャッシュから読出＆九るか主メモリ２６から
読出されるかのどちらかが可能である。メモリ動作がＤ
ＩＲＴＹ（不一致）状態におけるキャッシュエントリに
対する読出しリクエストであるならば、データは無矛盾
化を維持するためにキャッシュから供給され、キャッシ
ュエントリの状態は変更され、かつＶＡＬＩＤ（有効）
とマークされる。このスヌープ状態にあるキャッシュエ
ントリへの書込み要求は自動的にデータキャッシュ制御
ロジック５０にキャッシュエントリをＩＮＶＡＬＩＤ（
無効）とマークさせる。゛マーククリーン°（一致をマ
ークする）（’ｍａｒｋ−ｃｌｅａｎ’ ）状態はＤＭ
Ａページアウト動作にキャッシュエントリをクリーン（
一致）もしくはＶＡＬＩＤ（有効）とマークし同時にキ
ャッシュエントリからディスクへデータを書出すことを
許す。これは、ＤＭＡページイン動作の前に先行技術に
おいて同じページに対して必要とされた高価なＰＵＳＨ
インストラクション（命令）を不要とする。さらに、′
マーククリーン′（一致をマークする） （’ｍａｒｋ
−ｃｌｅａｎ’ ）オプションは多重バスマスター及び
１つのライトバックキャッシュを有する計算システムが
主メモリをアップデート（ｕｐｄａｔｅ）することを許
す。特に、キャッシュからのダーティ（不一致）データ
は、ダーティ（不一致）データが代替バスマスターへ供
給される一方で、主メモリへ同定されコピーされ得る。
ッ） ＳＣＩに論理低値でエンコード（符号化）された
°マーククリーン’ （’ｍａｒｋ ｃｌｅａｎ’ ）
（一致をマークする）状態において、パススヌーピング
はイネーブルにされダーティキャッシュエントリはキャ
ッシュタグ４８において、クリーン（一致）もしくはＶ
ＡＬＩＤ（有効）とマークされる。メモリ動作がＶＡＬ
ＩＤ（有効）状態にあるキャッシュエントリの読出しリ
クエスト（要求）であるならば、キャッシュエントリ状
態を変更するいかなる行動もとられない。データは上記
のようにキャッシュから読出＆九るか主メモリ２６から
読出されるかのどちらかが可能である。メモリ動作がＤ
ＩＲＴＹ（不一致）状態におけるキャッシュエントリに
対する読出しリクエストであるならば、データは無矛盾
化を維持するためにキャッシュから供給され、キャッシ
ュエントリの状態は変更され、かつＶＡＬＩＤ（有効）
とマークされる。このスヌープ状態にあるキャッシュエ
ントリへの書込み要求は自動的にデータキャッシュ制御
ロジック５０にキャッシュエントリをＩＮＶＡＬＩＤ（
無効）とマークさせる。゛マーククリーン°（一致をマ
ークする）（’ｍａｒｋ−ｃｌｅａｎ’ ）状態はＤＭ
Ａページアウト動作にキャッシュエントリをクリーン（
一致）もしくはＶＡＬＩＤ（有効）とマークし同時にキ
ャッシュエントリからディスクへデータを書出すことを
許す。これは、ＤＭＡページイン動作の前に先行技術に
おいて同じページに対して必要とされた高価なＰＵＳＨ
インストラクション（命令）を不要とする。さらに、′
マーククリーン′（一致をマークする） （’ｍａｒｋ
−ｃｌｅａｎ’ ）オプションは多重バスマスター及び
１つのライトバックキャッシュを有する計算システムが
主メモリをアップデート（ｕｐｄａｔｅ）することを許
す。特に、キャッシュからのダーティ（不一致）データ
は、ダーティ（不一致）データが代替バスマスターへ供
給される一方で、主メモリへ同定されコピーされ得る。
システム性能は、キャッシュの無矛盾化を維持するため
に必要とされるＰＵＳＨインストラクション（命令）の
数が減る傾向にあり、それにより使用可能な許容バスバ
ンド幅が増加することから向上可能である。この向上さ
れたシステム性能は増大された外部主メモリ制御回路を
必要とすることがあり得る。主メモリ２６と接続した追
加の外部制御回路は、ダーティ（不一致）データが代替
バスマスターへ供給される一方で、メモリアップデート
（ｍｅｍｏｒｙ ｕｐｄａｔｅｓ）を許容するのに必要
とされ得る。主メモリ２６はデータがシステムデータバ
ス２４上で転送されるレート（ｒａｔｅ）でデータをと
らえることができねばならない。一般に、この転送レー
トはメモリスピードではなくプロセッサスピードで決定
される。
に必要とされるＰＵＳＨインストラクション（命令）の
数が減る傾向にあり、それにより使用可能な許容バスバ
ンド幅が増加することから向上可能である。この向上さ
れたシステム性能は増大された外部主メモリ制御回路を
必要とすることがあり得る。主メモリ２６と接続した追
加の外部制御回路は、ダーティ（不一致）データが代替
バスマスターへ供給される一方で、メモリアップデート
（ｍｅｍｏｒｙ ｕｐｄａｔｅｓ）を許容するのに必要
とされ得る。主メモリ２６はデータがシステムデータバ
ス２４上で転送されるレート（ｒａｔｅ）でデータをと
らえることができねばならない。一般に、この転送レー
トはメモリスピードではなくプロセッサスピードで決定
される。
両方のスヌープ制御ビットに論理高値で示される゛マー
クインバリッド’（’ｍａｒｋ １ｎｖａｌｅｄ’）状
態において、パススヌーピングはＤＭＡユニット２８に
よってイネーブルされダーティキャッシュエントリの状
態が修飾されＩ ＮＶＡＬ Ｉ Ｄとマークされる。
クインバリッド’（’ｍａｒｋ １ｎｖａｌｅｄ’）状
態において、パススヌーピングはＤＭＡユニット２８に
よってイネーブルされダーティキャッシュエントリの状
態が修飾されＩ ＮＶＡＬ Ｉ Ｄとマークされる。
もしもメモリ動作がキャッシュエントリに対する読出し
リクエストであるならば、キャッシュエントリはＩＮＶ
ＡＬＩＤ（無効）状態に置かれる。もしもメモリ動作が
ＤＩＲＴＹ（不一致）状態にあるキャッシュエントリに
対する読出しリクエストであるならば、データは無矛盾
化を維持するためにキャッシュエントリから供給され、
しかもキャッシュエントリは同時にＩ ＮＶＡＬ Ｉ
Ｄとマークされる。メモリ動作がＶＡＬ Ｉ Ｄもしく
はクリーン（一致）状態にあるキャッシュエントリに対
する読出しリクエストであるならば、データは設計上の
選択に従って、キャッシュエントリからＤＭＡユニット
２８へ供給されてもあるいはされなくてもよい。さらに
、キャッシュエントリへの書込みリクエストはエントリ
の状態に関係な（、キャッシュエントリを無効化（ｉｎ
ｖａｌｉｄａｔｅｓ）する。’？−クインバリツド°（
’ｍａｒｋ−ｉｎｖａｌｉｄ’ ）状態は、後述の通り
、ＤＭＡページイン動作中にユニプロセッサシステム内
のパススヌーピングを不要とする。
リクエストであるならば、キャッシュエントリはＩＮＶ
ＡＬＩＤ（無効）状態に置かれる。もしもメモリ動作が
ＤＩＲＴＹ（不一致）状態にあるキャッシュエントリに
対する読出しリクエストであるならば、データは無矛盾
化を維持するためにキャッシュエントリから供給され、
しかもキャッシュエントリは同時にＩ ＮＶＡＬ Ｉ
Ｄとマークされる。メモリ動作がＶＡＬ Ｉ Ｄもしく
はクリーン（一致）状態にあるキャッシュエントリに対
する読出しリクエストであるならば、データは設計上の
選択に従って、キャッシュエントリからＤＭＡユニット
２８へ供給されてもあるいはされなくてもよい。さらに
、キャッシュエントリへの書込みリクエストはエントリ
の状態に関係な（、キャッシュエントリを無効化（ｉｎ
ｖａｌｉｄａｔｅｓ）する。’？−クインバリツド°（
’ｍａｒｋ−ｉｎｖａｌｉｄ’ ）状態は、後述の通り
、ＤＭＡページイン動作中にユニプロセッサシステム内
のパススヌーピングを不要とする。
゛マークインバリッド’ （’ｍａｒｋ−ｉｎｖａｌｉ
ｄ’ ）状態は多重キャッシュで計算システムに対する
限定された支持（ｓｕｐｐｏｒｔ）を加える。分離した
個々のキャッシュ間の共有されたデータとのキャッシュ
の無矛盾化は重複のキャッシュエントリのひとつだけを
ＶＡＬＩＤ（有効）状態に受入れることによって維持さ
れ得る。残りのキャッシュエントリはＩ ＮＶＡＬ Ｉ
Ｄ（無効）状態にされる。データの特定の共有部分は
、リクエストするキャッシュへキャッシュの保有するあ
るいは′所有の′（ｏｗｎ ｆｎｇ’ ）データから移
される場合に、゛所有の°（“ｏｗｎｉｎｇ”）キャッ
シュにあるキャッシュエントリはＩＮＶＡＬＩＤ（無効
）とマークされ、一方リクエストする（“ｒｅｑｕｅｓ
ｔ ｉｎｇ” ）キャッシュにある重複キャッシュエ
ントリはＶＡＬ Ｉ Ｄとマークされる。留意すべきで
ある点は、ここで述べられる多重キャッシュ無矛盾化プ
ロトコルは結果的にキャッシュデータが共有されしかも
多重キャッシュ内に所在することを許容する他の多重キ
ャッシュ無矛盾化プロトコルと比べてより低い性能とな
る。それゆえに、°マークインバリッド′（’ｍａｒｋ
−ｉｎｖａｌ ｉｄ’ ）状態は主に単一キャッシュ、
マルチプロセッサに対して有用である。
ｄ’ ）状態は多重キャッシュで計算システムに対する
限定された支持（ｓｕｐｐｏｒｔ）を加える。分離した
個々のキャッシュ間の共有されたデータとのキャッシュ
の無矛盾化は重複のキャッシュエントリのひとつだけを
ＶＡＬＩＤ（有効）状態に受入れることによって維持さ
れ得る。残りのキャッシュエントリはＩ ＮＶＡＬ Ｉ
Ｄ（無効）状態にされる。データの特定の共有部分は
、リクエストするキャッシュへキャッシュの保有するあ
るいは′所有の′（ｏｗｎ ｆｎｇ’ ）データから移
される場合に、゛所有の°（“ｏｗｎｉｎｇ”）キャッ
シュにあるキャッシュエントリはＩＮＶＡＬＩＤ（無効
）とマークされ、一方リクエストする（“ｒｅｑｕｅｓ
ｔ ｉｎｇ” ）キャッシュにある重複キャッシュエ
ントリはＶＡＬ Ｉ Ｄとマークされる。留意すべきで
ある点は、ここで述べられる多重キャッシュ無矛盾化プ
ロトコルは結果的にキャッシュデータが共有されしかも
多重キャッシュ内に所在することを許容する他の多重キ
ャッシュ無矛盾化プロトコルと比べてより低い性能とな
る。それゆえに、°マークインバリッド′（’ｍａｒｋ
−ｉｎｖａｌ ｉｄ’ ）状態は主に単一キャッシュ、
マルチプロセッサに対して有用である。
評価されるべき点は、ここで述べられるキャッシュ無矛
盾化プロトコルもまたＤＭＡを有するユニプロセッサシ
ステムに向けられているという点である。事実、キャッ
シュ無矛盾化プロトコルの第１の力点はプロセッサによ
って現在アクセスされていないメモリページへのＤＭＡ
活動に対して置かれている。次の例は第１図の計算シス
テムｌＯにおける典型的なページアウト／ページインシ
ーケンスを図示し、本発明のキャッシュ無矛盾化プロト
コルを用いている。
盾化プロトコルもまたＤＭＡを有するユニプロセッサシ
ステムに向けられているという点である。事実、キャッ
シュ無矛盾化プロトコルの第１の力点はプロセッサによ
って現在アクセスされていないメモリページへのＤＭＡ
活動に対して置かれている。次の例は第１図の計算シス
テムｌＯにおける典型的なページアウト／ページインシ
ーケンスを図示し、本発明のキャッシュ無矛盾化プロト
コルを用いている。
ページアウト動作上で、ＤＭＡユニット２８は次のメモ
リ読出し転送をスヌーブ（監視）するためにデータキャ
ッシュコントローラ（制御器）１４に対して指示する。
リ読出し転送をスヌーブ（監視）するためにデータキャ
ッシュコントローラ（制御器）１４に対して指示する。
スヌープ制御ビットＳＣＯ及びＳＣＩはメモリ読出し期
間中のパススヌープを可能とする°マークインバリッド
°じｍａｒｋ−ｉｎｖａｌｉｄ” ）オプションを選択
するために第３図において説明されたプロトコルに従っ
て断定される。クリーン（一致）もしくはＶＡＬＩＤ
（有効）エントリ上で主メモリ２６によって供給される
読出しデータと関連するキャツシュヒツト（ｂｉｔ）は
そのエントリをＩＮＶＡＬＩＤ（無効）としてマークし
、一方変更されたもしくはＤＩＲＴＹ（不一致）エント
リ上でライトバックキャッシュからのデータと関連する
キャツシュヒツトはライトバックキャッシュ１６からデ
ィスク３０ヘデータを供給し、しかもそのエントリをＩ
ＮＶＡＬＩＤ（無効）としてマークする。留意すべき点
はディスク３０へ移動されるメモリページはもはやライ
トバックキャッシュ１６に所在しないし、オペレーティ
ングシステムのＦＬＵＳＨインストラクション（命令）
はページアウト動作の以前には実行されていないという
ことである。次のページイン動作において、ＤＭＡユニ
ット２８は次のメモリ書込み転送をスヌープ（監視）し
ないようにデータキャッシュ制御器１４へ指示する。ス
ヌープ制御ピッ） ＳＣＯ及びＳＣＩは゛スヌープ禁止
’ （’５ｎｏｏｐ−ｉｎｈｉｂｉｔ’）オプグは、メ
モリページに対応し、かつライトバックキャッシュ１６
に前から所在するすべてのデータが無効とされることか
ら、メモリ書込み期間中に禁止される。このようにして
、メモリページはライトバックキャッシュ１６内にある
キャッシュエントリが矛盾化あるいは°ステイル°（’
５ｔａｌｅ’ ）にならなくとも、主メモリ２６に対し
てコピーされ得る。
間中のパススヌープを可能とする°マークインバリッド
°じｍａｒｋ−ｉｎｖａｌｉｄ” ）オプションを選択
するために第３図において説明されたプロトコルに従っ
て断定される。クリーン（一致）もしくはＶＡＬＩＤ
（有効）エントリ上で主メモリ２６によって供給される
読出しデータと関連するキャツシュヒツト（ｂｉｔ）は
そのエントリをＩＮＶＡＬＩＤ（無効）としてマークし
、一方変更されたもしくはＤＩＲＴＹ（不一致）エント
リ上でライトバックキャッシュからのデータと関連する
キャツシュヒツトはライトバックキャッシュ１６からデ
ィスク３０ヘデータを供給し、しかもそのエントリをＩ
ＮＶＡＬＩＤ（無効）としてマークする。留意すべき点
はディスク３０へ移動されるメモリページはもはやライ
トバックキャッシュ１６に所在しないし、オペレーティ
ングシステムのＦＬＵＳＨインストラクション（命令）
はページアウト動作の以前には実行されていないという
ことである。次のページイン動作において、ＤＭＡユニ
ット２８は次のメモリ書込み転送をスヌープ（監視）し
ないようにデータキャッシュ制御器１４へ指示する。ス
ヌープ制御ピッ） ＳＣＯ及びＳＣＩは゛スヌープ禁止
’ （’５ｎｏｏｐ−ｉｎｈｉｂｉｔ’）オプグは、メ
モリページに対応し、かつライトバックキャッシュ１６
に前から所在するすべてのデータが無効とされることか
ら、メモリ書込み期間中に禁止される。このようにして
、メモリページはライトバックキャッシュ１６内にある
キャッシュエントリが矛盾化あるいは°ステイル°（’
５ｔａｌｅ’ ）にならなくとも、主メモリ２６に対し
てコピーされ得る。
第４図に示されるのはＣＰＵ１２もしくは代替バスマス
ターＤＭＡユニット２８によってメモリアクセス中のラ
イトバックキャッシュ１６内における所定のエントリの
状態の間の遷移を図示する状態図６０である。状態図６
０に図示されるように、ライトバックキャッシュ１６内
の各々のエントリは３つの可能な状態、即ちＶＡＬＩＤ
（有効）状態、ＩＮＶＡＬＩＤ（無効）状態、あるいは
ＤＩＲＴＶ（不一致）状態の内の１つになり得る。状態
間の遷移は矢印によって同定され番号をあとに伴なう状
態（Ｖ＝ＶＡＬＩＤ、 １＝ｌＮＶＡＬＩＤ、 Ｄ＝Ｄ
ＩＲＴＹ ）を指示する大文字でラベルされている。留
意すべき点は、番号の付いたケースのすべてが可能では
ないことから第４図には番号のすべては記載されていな
いということである。次の擬似コード（ｐｓｅｕｄｏ−
ｃｏｄｅ）はもっと詳細にＩＮＶＡＬＩＤ（無効）状態
にあるキャッシュエントリを説明する。第４図のラベル
をする方式は擬似コードにおいても継続されている。
ターＤＭＡユニット２８によってメモリアクセス中のラ
イトバックキャッシュ１６内における所定のエントリの
状態の間の遷移を図示する状態図６０である。状態図６
０に図示されるように、ライトバックキャッシュ１６内
の各々のエントリは３つの可能な状態、即ちＶＡＬＩＤ
（有効）状態、ＩＮＶＡＬＩＤ（無効）状態、あるいは
ＤＩＲＴＶ（不一致）状態の内の１つになり得る。状態
間の遷移は矢印によって同定され番号をあとに伴なう状
態（Ｖ＝ＶＡＬＩＤ、 １＝ｌＮＶＡＬＩＤ、 Ｄ＝Ｄ
ＩＲＴＹ ）を指示する大文字でラベルされている。留
意すべき点は、番号の付いたケースのすべてが可能では
ないことから第４図には番号のすべては記載されていな
いということである。次の擬似コード（ｐｓｅｕｄｏ−
ｃｏｄｅ）はもっと詳細にＩＮＶＡＬＩＤ（無効）状態
にあるキャッシュエントリを説明する。第４図のラベル
をする方式は擬似コードにおいても継続されている。
ＩＮＶＡＬＩＤ（無効）状態
ケース１１：（プロセッサからミス（ｍｉｓｓ）を読出
す。） メモリからキャッシュラインを 読出す。
す。） メモリからキャッシュラインを 読出す。
データをプロセッサに供給する。
ＶＡＬＩＤ（有効）ビットをセットす
る。
ＶＡＬＩＤ（有効）状態に行く。
ケース■２：（プロセッサからヒツト（ｂｉｔ）を読出
す。） 不可能。
す。） 不可能。
ケースＩ３：（プロセッサからミス（ｍｉｓｓ）を書き
込む。） メモリからキャッシュラインを 読出す。
込む。） メモリからキャッシュラインを 読出す。
キャッシュ内のラインにデータ
を書込む。
適当なラインのＤＩＲＴＹ（不一致）
ビットをセットする。
ＶＡＬＩＤ（有効）ビットをセットす
る。
Ｄ ＋ ＲＴＹ （不一致）状態へ行く。
ケースＩ４：（プロセッサからのヒツト（ｂｉｔ）を書
き込む。） 不可能。
き込む。） 不可能。
ケースＩ５： （キャッシュ無効化）
ここに留まる。
ケースＩ６： （キャッシュブツシュ）ここに留まる。
ケースＩ７： （代替バスマスター書込みヒツト（ｂｉ
ｔ）、スヌープされる） 不可能。
ｔ）、スヌープされる） 不可能。
ケース■８： （代替バススター読出しヒツト（ｂｉｔ
） 、スヌープされる） 不可能。
） 、スヌープされる） 不可能。
Ｉ ＮＶＡＬ Ｉ Ｄ （無効）状態には、８つの可能
ケースがある。ケース１１において、メモリアクセスは
ライトバックキャッシュ１６内に含まれていないデータ
のためのプロセッサ読出し動作である。適当なデータは
主メモリ２６からキャッシュエントリに対してコピーさ
れ、プロセッサに供給され、しかもキャッシュエントリ
はＶＡＬＩＤ（有効）状態に変更する。ケースＩ２にお
いて、メモリアクセスは結果的にキャツシュヒツトと成
るプロセッサ読出し動作である。本キャッシュエントリ
はＩ ＮＶＡＬ Ｉ Ｄ（無効）状態にあるので、これ
は不可能である。ケースＩ３において、メモリアクセス
は結果的にキャッシュミスとなるプロセッサ書込み動作
である。適当なデータは主メモリからフェッチ（ｆｅｔ
ｃｈ）されしかもライトバックキャッシュ１６に対して
コピーされる。プロセッサはライトバックキャッシュ１
６に書込むことによって書込み動作を完了する。キャッ
シュエントリはＤＩＲＴＹ（不一致）状態に変化する。
ケースがある。ケース１１において、メモリアクセスは
ライトバックキャッシュ１６内に含まれていないデータ
のためのプロセッサ読出し動作である。適当なデータは
主メモリ２６からキャッシュエントリに対してコピーさ
れ、プロセッサに供給され、しかもキャッシュエントリ
はＶＡＬＩＤ（有効）状態に変更する。ケースＩ２にお
いて、メモリアクセスは結果的にキャツシュヒツトと成
るプロセッサ読出し動作である。本キャッシュエントリ
はＩ ＮＶＡＬ Ｉ Ｄ（無効）状態にあるので、これ
は不可能である。ケースＩ３において、メモリアクセス
は結果的にキャッシュミスとなるプロセッサ書込み動作
である。適当なデータは主メモリからフェッチ（ｆｅｔ
ｃｈ）されしかもライトバックキャッシュ１６に対して
コピーされる。プロセッサはライトバックキャッシュ１
６に書込むことによって書込み動作を完了する。キャッ
シュエントリはＤＩＲＴＹ（不一致）状態に変化する。
ケースＩ４において、メモリアクセスは結果的にキャツ
シュヒツトとなるプロセッサ書込み動作である。本キャ
ッシュエントリはＩ ＮＶＡＬＩＤ（無効）状態にある
ので、これは不可能であるケースＩ５において、キャッ
シュ無効化インストラクション（命令）はオペレーティ
ングシステムによって発出されている。ＩＮＶＡＬＩＤ
（無効）キャッシュエントリはＩＮＶＡＬＩＤ（無効）
状態に留まる。ケース■６において、キャッシュブツシ
ュ（ｃａｓｈ ｐｕｓｈ）インストラクション（命令）
がオペレーティングシステムから発出されている。再び
、ｌ ＮＶＡＬ Ｉ Ｄ（無効）キャッシュエンドリカ
月ＮＶＡＬＩＤ（無効）状態に留まる。最後に、ケース
■７と■８において、メモリアクセスは結果的にキャツ
シュヒツトとなる代替バスマスター書込みもしくは読出
し動作のいずれかである。本キャッシュエントリはＩ
ＮＶＡＬ ＩＤ（無効）状態にあるので、これらのアク
セスは不可能である。
シュヒツトとなるプロセッサ書込み動作である。本キャ
ッシュエントリはＩ ＮＶＡＬＩＤ（無効）状態にある
ので、これは不可能であるケースＩ５において、キャッ
シュ無効化インストラクション（命令）はオペレーティ
ングシステムによって発出されている。ＩＮＶＡＬＩＤ
（無効）キャッシュエントリはＩＮＶＡＬＩＤ（無効）
状態に留まる。ケース■６において、キャッシュブツシ
ュ（ｃａｓｈ ｐｕｓｈ）インストラクション（命令）
がオペレーティングシステムから発出されている。再び
、ｌ ＮＶＡＬ Ｉ Ｄ（無効）キャッシュエンドリカ
月ＮＶＡＬＩＤ（無効）状態に留まる。最後に、ケース
■７と■８において、メモリアクセスは結果的にキャツ
シュヒツトとなる代替バスマスター書込みもしくは読出
し動作のいずれかである。本キャッシュエントリはＩ
ＮＶＡＬ ＩＤ（無効）状態にあるので、これらのアク
セスは不可能である。
次の第２部分の擬似コードはＶＡＬＩＤ（有効）状態に
あるキャッシュエントリを説明する。
あるキャッシュエントリを説明する。
ＶＡＬＩＤ（有効）状態
ケースＶ１：（プロセッサからミス（ｍｉｓｓ）を読出
し、エントリをリプレイス する。） メモリからキャッシュラインを 読出す。
し、エントリをリプレイス する。） メモリからキャッシュラインを 読出す。
データをプロセッサへ供給する。
ここに留まる。
ケースＶ２：（プロセッサからヒツト（ｂｉｔ）を読出
す） データをプロセッサに供給する。
す） データをプロセッサに供給する。
ここに留まる。
ケースｖ３：（プロセッサからミス（ｍｉｓｓ）を書込
み、エントリメをリプレイ スする。） メモリからキャッシュラインを 読出す。
み、エントリメをリプレイ スする。） メモリからキャッシュラインを 読出す。
データをキャッシュ内のライン
に書込む。
適当なラインのＤＩＲＴＹ（不一致）
ビットをセットする。
ＤＩＲＴＶ（不一致）状態へ行く。
ケースｖ４： （プロセッサからヒツト（ｂｉｔ）を書
込む。） データをキャッシュラインへ書 込む。
込む。） データをキャッシュラインへ書 込む。
適当なラインのＤＩＲＴＹ（不一致）
ビットをセットする。
ＤＩＲＴＹ（不一致）状態に行く。
ケースｖ５： （キャッシュ無効化。）ＩＮＶＡＬＩＤ
（無効）状態に行く。
（無効）状態に行く。
ケースＶ６： （キャッシュブツシュ）ＩＮＶＡＬＩＤ
（無効）状態へ行く。
（無効）状態へ行く。
ケースｖ７： （代替バスマスター書込みヒラ） （ｂ
ｉｔ）、スヌープされる。） ＩＮＶＡＬＩＤ（無効）状態へ行く。
ｉｔ）、スヌープされる。） ＩＮＶＡＬＩＤ（無効）状態へ行く。
ケースｖ８： （代替バスマスター読出しヒラ） （ｂ
ｉｔ）、スヌープされる。） ここに留まる。
ｉｔ）、スヌープされる。） ここに留まる。
ＶＡＬＩＤ（有効）状態には、８つの可能なケースがあ
る。ケースＶｔでは、メモリアクセスがライドパ・ツク
キャッシュ１６内に含まれないデータのためのプロセッ
サ読出し動作である。適当なるデータは主メモリ２６か
ら読み出されプロセッサ、ＣＰＵ１２に供給される。本
キャッシュエントリ内にあるデータは新データとリプレ
イスされ、しかもキャッシュエントリはＶＡＬＩＤ（有
効）（状態）に留まる。ケースＶ２において、メモリア
クセスは結果的にキャツシュヒツトとなるプロセッサ読
出し動作である。適当なるデータはライトバックキャッ
シュ１６から供給されキャッシュエントリはＶＡＬ Ｉ
Ｄ（有効）（状態）に留まる。ケースｖ３において、メ
モリアクセスは結果的にキャッシュミス（ｍｉｓｓ）と
なるプロセッサ書込み動作である。適当なるデータは主
メモリ２６から読出されライトバックキャッシュ、１６
に書込まれる。プロセッサは新データを本キャッシュエ
ントリへ書込み、状態をＤＩＲＴＹ（不一致）（状態）
に変える。ケースｖ４において、メモリアクセスは結果
的にキャツシュヒツト（ｂｉｔ）となるプロセッサ書込
み動作である。新しいデータはプロセッサによって本キ
ャッシュエントリに書込まれ状態をＤＩＲＴＹ（不一致
）（状態）に変える。ケースＶ５において、キャッシュ
無効化インストラクション（命令）はオペレーティング
システムによって発出されている。本キャッシュエント
リはＩＮＶＡＬＩＤ（無効）状態に行く。ケースｖ６に
おいて、キャッシュＰＵＳＨ命令はオペレーティングシ
ステムによって発出されている。本キャッシュエントリ
はＩＮＶＡＬＩＤ（無効）状態に行く。ケースｖ７にお
いて、パススヌービングはキャツシュヒツトになる代替
バスマスターによる書込み動作を検知する。本キャッシ
ュエントリは無矛盾化を維持するためにＩＮＶＡＬＩＤ
（無効）状態に変えられる。最後に、ケースｖ８におい
て、パススヌーピングは代替バスマスターによって読出
し動作を検知する。
る。ケースＶｔでは、メモリアクセスがライドパ・ツク
キャッシュ１６内に含まれないデータのためのプロセッ
サ読出し動作である。適当なるデータは主メモリ２６か
ら読み出されプロセッサ、ＣＰＵ１２に供給される。本
キャッシュエントリ内にあるデータは新データとリプレ
イスされ、しかもキャッシュエントリはＶＡＬＩＤ（有
効）（状態）に留まる。ケースＶ２において、メモリア
クセスは結果的にキャツシュヒツトとなるプロセッサ読
出し動作である。適当なるデータはライトバックキャッ
シュ１６から供給されキャッシュエントリはＶＡＬ Ｉ
Ｄ（有効）（状態）に留まる。ケースｖ３において、メ
モリアクセスは結果的にキャッシュミス（ｍｉｓｓ）と
なるプロセッサ書込み動作である。適当なるデータは主
メモリ２６から読出されライトバックキャッシュ、１６
に書込まれる。プロセッサは新データを本キャッシュエ
ントリへ書込み、状態をＤＩＲＴＹ（不一致）（状態）
に変える。ケースｖ４において、メモリアクセスは結果
的にキャツシュヒツト（ｂｉｔ）となるプロセッサ書込
み動作である。新しいデータはプロセッサによって本キ
ャッシュエントリに書込まれ状態をＤＩＲＴＹ（不一致
）（状態）に変える。ケースＶ５において、キャッシュ
無効化インストラクション（命令）はオペレーティング
システムによって発出されている。本キャッシュエント
リはＩＮＶＡＬＩＤ（無効）状態に行く。ケースｖ６に
おいて、キャッシュＰＵＳＨ命令はオペレーティングシ
ステムによって発出されている。本キャッシュエントリ
はＩＮＶＡＬＩＤ（無効）状態に行く。ケースｖ７にお
いて、パススヌービングはキャツシュヒツトになる代替
バスマスターによる書込み動作を検知する。本キャッシ
ュエントリは無矛盾化を維持するためにＩＮＶＡＬＩＤ
（無効）状態に変えられる。最後に、ケースｖ８におい
て、パススヌーピングは代替バスマスターによって読出
し動作を検知する。
本キャッシュエントリはＶＡＬＩＤ（有効）（状態）に
留まる。
留まる。
次の第３部分の擬似コード（ｐｓｅｕｄｏ−ｃｏｄｅ）
はＤＩＲＴＹ（不一致）状態におけるキャッシュエント
リを説明する。
はＤＩＲＴＹ（不一致）状態におけるキャッシュエント
リを説明する。
ＤＩＲＴＹ（不一致）状態
ケースＤｉ ：（ミス（ｍｉｓｓ）をプロセッサから読
出し、エントリをリプレイス する。） ダーティキャッシュデータ（オ ールドエントリ、 Ｏｌｄ Ｅｎｔｒｙ）をメモリへ書
込む。
出し、エントリをリプレイス する。） ダーティキャッシュデータ（オ ールドエントリ、 Ｏｌｄ Ｅｎｔｒｙ）をメモリへ書
込む。
キャッシュラインをメモリから
読出す。
データをプロセッサに供給する。
ＤＩＲＴＹ（不一致）ビットをクリア
する。
ＶＡＬＩＤ（有効）状態へ行く。
ケースＤ２：（ヒツト（ｂｉｔ）をプロセッサから読出
す。） データをプロセッサに供給する。
す。） データをプロセッサに供給する。
ここに留まる。
ケースＤ３：（ミス（ｍｉｓｓ）をプロセッサから書出
し、エントリをリプレイス する。） ダーティキャッシュデータ（オ ールドエントリ、 Ｏｌｄ Ｅｎｔｒｙ）をメモリに書
込む。
し、エントリをリプレイス する。） ダーティキャッシュデータ（オ ールドエントリ、 Ｏｌｄ Ｅｎｔｒｙ）をメモリに書
込む。
新しいキャッシュラインをメモ
リから読出す。
データをキャッシュラインへ書
込む。
ここに留まる。
ケースＤ４：（ヒツト（ｂｉｔ）をプロセッサから書込
む。） データをキャッシュラインに書 込む。
む。） データをキャッシュラインに書 込む。
ここに留まる。
ケースＤ５：（キャッシュ無効化。）
ＶＡＬＩＤ（有効）及びＤＩＲＴＶ（不一致）ビットを
クリアする。
クリアする。
ＩＮＶＡＬＩＤ（無効）状態へ行く。
ケースＤ６： （キャッシュブツシュ）ダーティキャッ
シュデータをメ モリに書込む。
シュデータをメ モリに書込む。
ＶＡＬＩＤ（有効）及びＤ Ｉ ＲＴＶ （不一致）ビ
ットをクリアする。
ットをクリアする。
ＩＮＶＡＬＩＤ（無効）状態へ行く。
ケースＤ７：（代替バスマスター書込みヒラ） （ｂｉ
ｔ）、スヌープされる。） ＶＡＬＩＤ（有効）及びＤ Ｉ ＲＴＹ （不一致）ビ
ットをクリアする。
ｔ）、スヌープされる。） ＶＡＬＩＤ（有効）及びＤ Ｉ ＲＴＹ （不一致）ビ
ットをクリアする。
ＩＮＶＡＬＩＤ（無効）状態に行く。
ケースＤ８：（代替バスマスター読出シヒット（ｂｉｔ
）、スヌープされる。） メモリを禁止しかつデータを提 供する。
）、スヌープされる。） メモリを禁止しかつデータを提 供する。
ここに留まる。
ケースＤ９：（ヒツト（ｂｉｔ）をプロセッサから読出
し、クリーン（一致）とマー クする。） メモリを禁止しかつデータを提 供する。
し、クリーン（一致）とマー クする。） メモリを禁止しかつデータを提 供する。
ＤＩＲＴＶ（不一致）ビットをクリア
する。
ＶＡＬＩＤ（有効）状態へ行く。
ケースＤＩＯ：（代替バスマスク−続出ヒツト（ｂｉｔ
）、ＩＮＶＡＬＩＤ（無効）とマークする。） メモリを禁止しデータを提供す る。
）、ＩＮＶＡＬＩＤ（無効）とマークする。） メモリを禁止しデータを提供す る。
ＶＡＬＩＤ（有効）及びＤＩＲＴＹ（不一致）ビットを
クリアする。
クリアする。
ＩＮＶＡＬＩＤ（無効）状態へ行く。
Ｄ Ｉ ＲＴＶ （不一致）状態では、１０の可能なケ
ースがある。ケースＤ１において、メモリアクセスは結
果としてキャッシュミス（ｍｉｓｓ）となるプロセッサ
読出し動作である。適当なるデータが主メモリ２６から
読出され、プロセッサ、ＣＰＵ１２、に供給される。本
ダーティキャッシュエントリは無矛盾化を維持するよう
に主メモリに書き戻（ライトバック）され、新しいデー
タとリプレイスされる。Ｄ Ｉ ＲＴＹ （不一致）ビ
ットはリセットされ、キャッシュエントリはＶＡＬＩＤ
（有効）状態に変わる。ケースＤ２において、メモリア
クセスは結果的にキャツシュヒツトとなるプロセッサ読
出し動作である。適当なるデータはライトバックキャッ
シュ１６からＣＰＵ１２へ供給され、キャッシュエント
リはＤＩＲＴＶ＜不一致）（状態）に留まる。ケースＤ
３において、メモリアクセスは結果的にキャッシュミス
となるプロセッサ書込み動作である。ダーティ（不一致
）データは本キャッシュエントリから主メモリ２６へ畜
房（ライトバック）され、しかも適当なるデータが主メ
モリ２６から読出される。プロセッサは新しいデータを
本キャッシュエントリに書込み、しかも状態はＤＩＲＴ
Ｖ（不一致）（状態）に留まる。ケースＤ４において、
メモリアクセスは結果的にキャツシュヒツト（ｂｉｔ）
となるプロセッサ書込み動作である。プロセッサは新し
いデータを本キャッシュエントリに書込み、しかも状態
はＤＩＲＴＶ（不一致）（状態）に留まる。ケースＤ５
において、キャッシュＩＮＶＡＬＩＤＡＴＥ（無効化）
インストラクション（命令）はオペレーティングシステ
ムによって発出されている。有効及びダーティビットが
クリアされ、しかも本キャッシュエンドリカ月ＮＶＡＬ
１０（無効）状態に変わる。ケースＤ６において、キ
ャッシュＰυＳ）ｌインストラクション（命令）はオペ
レーティングシステムによって発出されている。ダーテ
ィ（不一致）データは無矛盾化を維持するために本キャ
ッシュエントリから主メモリに書き戻（ライトバック）
され、有効及びダーティ（不一致）ビットがクリアされ
、しかも状態カ月ＮＶＡＬＩＤ（無効）（状態）に変わ
る。ケースＤ７において、パススヌーピングは゛スヌー
プ”（監視）を表示する代替バスマスターによって書込
み動作を検知する。有効及びダーティ（不一致）ビット
はクリアされ、しかも本キャッシュエントリはＩＮＶＡ
ＬＩＤ（無効）状態へ行く。ケースＤ８において、パス
スヌーピングはキャッシュ内でヒツト（ｂｉｔ）する代
替バスマスターによる読出し動作を検知する。ダーティ
（不一致）データは読出しリクエストを満たすために本
キャッシュエントリから供給され、しかもエントリはＤ
ＩＲＴＹ（不一致）（状態）に留まる。ケースＤ９にお
いて、パススヌーピングはキャッシュ内でヒツトする代
替バスマスターによる書込み動作を検知し、ここでバス
マスターは“マーククリーン”（“ｍａｒｋ ｃｌｅａ
ｎ”）（一致をマークする）を表示する。ダーティ（不
一致）データは続出しリクエストを満たすために本キャ
ッシュエントリから供給される。
ースがある。ケースＤ１において、メモリアクセスは結
果としてキャッシュミス（ｍｉｓｓ）となるプロセッサ
読出し動作である。適当なるデータが主メモリ２６から
読出され、プロセッサ、ＣＰＵ１２、に供給される。本
ダーティキャッシュエントリは無矛盾化を維持するよう
に主メモリに書き戻（ライトバック）され、新しいデー
タとリプレイスされる。Ｄ Ｉ ＲＴＹ （不一致）ビ
ットはリセットされ、キャッシュエントリはＶＡＬＩＤ
（有効）状態に変わる。ケースＤ２において、メモリア
クセスは結果的にキャツシュヒツトとなるプロセッサ読
出し動作である。適当なるデータはライトバックキャッ
シュ１６からＣＰＵ１２へ供給され、キャッシュエント
リはＤＩＲＴＶ＜不一致）（状態）に留まる。ケースＤ
３において、メモリアクセスは結果的にキャッシュミス
となるプロセッサ書込み動作である。ダーティ（不一致
）データは本キャッシュエントリから主メモリ２６へ畜
房（ライトバック）され、しかも適当なるデータが主メ
モリ２６から読出される。プロセッサは新しいデータを
本キャッシュエントリに書込み、しかも状態はＤＩＲＴ
Ｖ（不一致）（状態）に留まる。ケースＤ４において、
メモリアクセスは結果的にキャツシュヒツト（ｂｉｔ）
となるプロセッサ書込み動作である。プロセッサは新し
いデータを本キャッシュエントリに書込み、しかも状態
はＤＩＲＴＶ（不一致）（状態）に留まる。ケースＤ５
において、キャッシュＩＮＶＡＬＩＤＡＴＥ（無効化）
インストラクション（命令）はオペレーティングシステ
ムによって発出されている。有効及びダーティビットが
クリアされ、しかも本キャッシュエンドリカ月ＮＶＡＬ
１０（無効）状態に変わる。ケースＤ６において、キ
ャッシュＰυＳ）ｌインストラクション（命令）はオペ
レーティングシステムによって発出されている。ダーテ
ィ（不一致）データは無矛盾化を維持するために本キャ
ッシュエントリから主メモリに書き戻（ライトバック）
され、有効及びダーティ（不一致）ビットがクリアされ
、しかも状態カ月ＮＶＡＬＩＤ（無効）（状態）に変わ
る。ケースＤ７において、パススヌーピングは゛スヌー
プ”（監視）を表示する代替バスマスターによって書込
み動作を検知する。有効及びダーティ（不一致）ビット
はクリアされ、しかも本キャッシュエントリはＩＮＶＡ
ＬＩＤ（無効）状態へ行く。ケースＤ８において、パス
スヌーピングはキャッシュ内でヒツト（ｂｉｔ）する代
替バスマスターによる読出し動作を検知する。ダーティ
（不一致）データは読出しリクエストを満たすために本
キャッシュエントリから供給され、しかもエントリはＤ
ＩＲＴＹ（不一致）（状態）に留まる。ケースＤ９にお
いて、パススヌーピングはキャッシュ内でヒツトする代
替バスマスターによる書込み動作を検知し、ここでバス
マスターは“マーククリーン”（“ｍａｒｋ ｃｌｅａ
ｎ”）（一致をマークする）を表示する。ダーティ（不
一致）データは続出しリクエストを満たすために本キャ
ッシュエントリから供給される。
ダーティ（不一致）ビットはクリアされ、かつ本キャッ
シュエントリはＶＡＬＩＤ（有効）状態に行く。最後に
、ケースＤＩＯにおいて、パススヌーピングは“マーク
−インバリッド°（’ｍａｒｋ−ｉｎｖａｌｉｄ’ ）
を指示する代替バスマスターによる読出し動作を検知す
る。ダーティ（不一致）データは読出しリクエストを満
たすために本キャッシュエントリから供給される。有効
（ｖａｌｉｄ）及びダーティ（不一致）ビットはクリア
され、本キャッシュエントリはｔＮＶＡＬＩＤ（無効）
状態に変わる。
シュエントリはＶＡＬＩＤ（有効）状態に行く。最後に
、ケースＤＩＯにおいて、パススヌーピングは“マーク
−インバリッド°（’ｍａｒｋ−ｉｎｖａｌｉｄ’ ）
を指示する代替バスマスターによる読出し動作を検知す
る。ダーティ（不一致）データは読出しリクエストを満
たすために本キャッシュエントリから供給される。有効
（ｖａｌｉｄ）及びダーティ（不一致）ビットはクリア
され、本キャッシュエントリはｔＮＶＡＬＩＤ（無効）
状態に変わる。
ここまでで明白とすべきことは、共通して“スヌーピン
グ′として言及された、方法及びシステムはユニプロセ
ッサ単一キャッシュシステムとマルチプロセッサ多重キ
ャッシュシステムとの両方においてキャッシュの無矛盾
化を維持するために提供されているという点である。従
来のスヌーピング方式はシステム動作性能を犠牲にする
必要があった。さらに明白であることは、ページイン／
ページアウトシーケンス中のライトバックキャッシュと
主メモリとの間の無矛盾化を維持するための有効な方法
が提供されているという点である。
グ′として言及された、方法及びシステムはユニプロセ
ッサ単一キャッシュシステムとマルチプロセッサ多重キ
ャッシュシステムとの両方においてキャッシュの無矛盾
化を維持するために提供されているという点である。従
来のスヌーピング方式はシステム動作性能を犠牲にする
必要があった。さらに明白であることは、ページイン／
ページアウトシーケンス中のライトバックキャッシュと
主メモリとの間の無矛盾化を維持するための有効な方法
が提供されているという点である。
ここで教示された方法はライトバックキャッシュへのア
クセス数を最小化し、かつプロセッサに動作を続行する
最大量の時間を許容することによってシステム性能を向
上するものである。例えば、システムのｃｐｕは別のタ
スク（ｓｅｐａｒａｔｅ ｔａｓｋｓ）を実行するかも
しくは直接メモリアクセスと同時に実行可能である。Ｄ
ＭＡユニットはまた各データバス転送に際して特定のデ
ータ値を無効化とするかクリーン（一致）とマークする
かどうかを指示する。データＰｕ５）ｌインストラクシ
ョン（命令）はキャッシュと主メモリとの間のデータの
無矛盾化を維持するためにシステムによって実行されな
くてもよい。ここで提供されたパススヌープ制御方法は
“ダーティ゛（“ｄｉｒｔｙ’ ）（不一致）もしくは
変更されたデータを読出し動作中にライトバックキャッ
シュから代替バスマスターに供給するオプションを組み
入れ、同時にライトバックキャッシュからの“ダーティ
′（“ｄｉｒｔｙ’ ）もしくは変更されたデータを無
効化するかあるいはクリーン（一致）とマークする。本
発明はライトバックキャッシュを有するユニプロセッサ
計算機システムにおけるページアウト／ページインシー
ケンス中のプロセッサ制御負担（ｐｒｏｃｅｓｓｏｒ
ｃｏｎｔｒｏｌ ｏｖｅｒｈｅａｄ）を減らし、それに
よってシステム性能を改善するものである。
クセス数を最小化し、かつプロセッサに動作を続行する
最大量の時間を許容することによってシステム性能を向
上するものである。例えば、システムのｃｐｕは別のタ
スク（ｓｅｐａｒａｔｅ ｔａｓｋｓ）を実行するかも
しくは直接メモリアクセスと同時に実行可能である。Ｄ
ＭＡユニットはまた各データバス転送に際して特定のデ
ータ値を無効化とするかクリーン（一致）とマークする
かどうかを指示する。データＰｕ５）ｌインストラクシ
ョン（命令）はキャッシュと主メモリとの間のデータの
無矛盾化を維持するためにシステムによって実行されな
くてもよい。ここで提供されたパススヌープ制御方法は
“ダーティ゛（“ｄｉｒｔｙ’ ）（不一致）もしくは
変更されたデータを読出し動作中にライトバックキャッ
シュから代替バスマスターに供給するオプションを組み
入れ、同時にライトバックキャッシュからの“ダーティ
′（“ｄｉｒｔｙ’ ）もしくは変更されたデータを無
効化するかあるいはクリーン（一致）とマークする。本
発明はライトバックキャッシュを有するユニプロセッサ
計算機システムにおけるページアウト／ページインシー
ケンス中のプロセッサ制御負担（ｐｒｏｃｅｓｓｏｒ
ｃｏｎｔｒｏｌ ｏｖｅｒｈｅａｄ）を減らし、それに
よってシステム性能を改善するものである。
本発明の原理がここで以上に説明されているが、この説
明が実施例を介してのみなされているのであって本発明
の範囲を限定するものではないということは当業技術者
達には明白に理解されるものである。従って、付随する
特許請求の範囲によって、本発明の真正なる精神と展望
の範囲の中において本発明のあらゆる変更を包含するこ
とが意図されている。
明が実施例を介してのみなされているのであって本発明
の範囲を限定するものではないということは当業技術者
達には明白に理解されるものである。従って、付随する
特許請求の範囲によって、本発明の真正なる精神と展望
の範囲の中において本発明のあらゆる変更を包含するこ
とが意図されている。
以下、本発明の実施態様を列記する。
１、 前記キャッシュメモリは、結果的にキャツシュヒ
ツトとなるシステム（主）メモリへの所定のデータのプ
ロセッサ書込みが、前記ライトノくツクキャッシュにの
み前記所定のデータを書込むことによって処理される、
前記ライトバックキャッシュである、請求項１記載のラ
イトバックキャッシュと主メモリとの間の無矛盾化を維
持するデータノくススヌープ制御方法。
ツトとなるシステム（主）メモリへの所定のデータのプ
ロセッサ書込みが、前記ライトノくツクキャッシュにの
み前記所定のデータを書込むことによって処理される、
前記ライトバックキャッシュである、請求項１記載のラ
イトバックキャッシュと主メモリとの間の無矛盾化を維
持するデータノくススヌープ制御方法。
２、 前記キャッシュメモリは、結果的にキャツシュヒ
ツトとなるシステムメモリへの所定のデータのプロセッ
サ書込みが、ライトスルーキャッシュと主メモリとの両
方に前記所定のデータを書込むことによって処理される
、前記ライトスルーキャッシュである、請求項１記載の
ライトバックキャッシュと主メモリとの間の無矛盾化を
維持するデータバススヌープ制御方法。
ツトとなるシステムメモリへの所定のデータのプロセッ
サ書込みが、ライトスルーキャッシュと主メモリとの両
方に前記所定のデータを書込むことによって処理される
、前記ライトスルーキャッシュである、請求項１記載の
ライトバックキャッシュと主メモリとの間の無矛盾化を
維持するデータバススヌープ制御方法。
３、 前記キャッシュメモリと前記システムメモリとの
間の無矛盾化を維持する前記方法が単一キャッシュを有
するユニプロセッサ計算システム内において用いられる
、請求項１記載のライトバックキャッシュと主メモリと
の間の無矛盾化を維持するデータバススヌープ制御方法
。
間の無矛盾化を維持する前記方法が単一キャッシュを有
するユニプロセッサ計算システム内において用いられる
、請求項１記載のライトバックキャッシュと主メモリと
の間の無矛盾化を維持するデータバススヌープ制御方法
。
４、 前記キャッシュメモリと前記システムメモリとの
間の無矛盾化を維持する前記方法が複数のキャッシュメ
モリを有するマルチプロセッサ計算システム内において
用いられる、請求項１記載のライトバックキャッシュと
主メモリとの間の無矛盾化を維持するデータバススヌー
プ制御方法。
間の無矛盾化を維持する前記方法が複数のキャッシュメ
モリを有するマルチプロセッサ計算システム内において
用いられる、請求項１記載のライトバックキャッシュと
主メモリとの間の無矛盾化を維持するデータバススヌー
プ制御方法。
５、 前記代替バスマスターは恒久的データ貯蔵手段・
に結合された直接メモリアクセス（Ｄｉｒｅｃｔ Ｍｅ
ｍ。
に結合された直接メモリアクセス（Ｄｉｒｅｃｔ Ｍｅ
ｍ。
ｒｙ Ａｃｃｅｓｓ）ユニットから成る、請求項１記載
のライトバックキャッシュと主メモリとの間の無矛盾化
を維持するデータバススヌープ制御方法。
のライトバックキャッシュと主メモリとの間の無矛盾化
を維持するデータバススヌープ制御方法。
６、 前記キャッシュメモリは、結果的にキャツシュヒ
ツトとなる主メモリへ所定のデータのプロセッサ書込み
が、前記ライトバックキャッシュにのみ前記所定のデー
タを書込むことによって処理される、ライトバックキャ
ッシュである、請求項７記載のライトバックキャッシュ
と主メモリとの間の無矛盾化を維持するデータバススヌ
ープ制御方法。
ツトとなる主メモリへ所定のデータのプロセッサ書込み
が、前記ライトバックキャッシュにのみ前記所定のデー
タを書込むことによって処理される、ライトバックキャ
ッシュである、請求項７記載のライトバックキャッシュ
と主メモリとの間の無矛盾化を維持するデータバススヌ
ープ制御方法。
７、 前記キャッシュメモリは、結果的にキャツシュヒ
ツトとなる主メモリへ所定のデータのプロセッサ書込み
が、ライトスルーキャッシュと主メモリとの両方に対し
て前記所定のデータを書込むことによって処理される、
前記ライトスルーキャッシュである、請求項２記載のラ
イトバックキャッシュと主メモリとの間の無矛盾化を維
持するデータバススヌープ制御方法。
ツトとなる主メモリへ所定のデータのプロセッサ書込み
が、ライトスルーキャッシュと主メモリとの両方に対し
て前記所定のデータを書込むことによって処理される、
前記ライトスルーキャッシュである、請求項２記載のラ
イトバックキャッシュと主メモリとの間の無矛盾化を維
持するデータバススヌープ制御方法。
８、 前記ページアウト／ページインシーケンスの期間
中の前記キャッシュメモリと前記主メモリとの間の無矛
盾化を維持する前記方法が単一キャッシュメモリを有す
る単一プロセッサ計算システムにおいて用いられる、請
求項２記載のライトバックキャッシュと主メモリとの間
の無矛盾化を維持するデータバススヌープ制御方法。
中の前記キャッシュメモリと前記主メモリとの間の無矛
盾化を維持する前記方法が単一キャッシュメモリを有す
る単一プロセッサ計算システムにおいて用いられる、請
求項２記載のライトバックキャッシュと主メモリとの間
の無矛盾化を維持するデータバススヌープ制御方法。
９、 前記ページアウト／ページインシーケンス期間中
の前記キャッシュメモリと前記主メモリとの間の無矛盾
化を維持する前記方法が複数のキャッシュメモリ回路を
有するマルチプロセッサ計算システムにおいて用いられ
る、請求項２記載のライトバックキャッシュと主メモリ
との間の無矛盾化を維持するデータバススヌープ制御方
法。
の前記キャッシュメモリと前記主メモリとの間の無矛盾
化を維持する前記方法が複数のキャッシュメモリ回路を
有するマルチプロセッサ計算システムにおいて用いられ
る、請求項２記載のライトバックキャッシュと主メモリ
との間の無矛盾化を維持するデータバススヌープ制御方
法。
１０、前記データバススヌープコントローラは前記デー
タバス転送が書込みか読出し要求かどうかを指示する第
１の制御信号と前記パススヌープコントローラの動作状
態、を定義する第２の制御信号とによって制御される、
請求項２記載のライトバックキャッシュと主メモリとの
間の無矛盾化を維持するデータバススヌープ制御方法。
タバス転送が書込みか読出し要求かどうかを指示する第
１の制御信号と前記パススヌープコントローラの動作状
態、を定義する第２の制御信号とによって制御される、
請求項２記載のライトバックキャッシュと主メモリとの
間の無矛盾化を維持するデータバススヌープ制御方法。
第１図は本発明に従うデータバススヌープ制御を有する
計算システムのブロック図である。 第２図は第１図のシステムのパススヌープ特性に関連し
た制御回路のブロック図である。 第３図はライトバックキャッシュと主メモリとの間のデ
ータの統一性（無矛盾性）を維持するためにパススヌー
プ制御器（コントローラ）によって用いられるプロトコ
ルを要約する表である。 第４図は本発明に従ってライトパックキャッシュと主メ
モリにストアされたデータの無矛盾性を保持するための
方法を例示する状態図である。 ｌＯ・・・計算システム １２・・・中央処理装置（ＣＰＵ） １４・・・データキャッシュコントローラ（制御器）１
６・・・ライトバックキャッシュ １８・・・内部データバス ２０・・・バスインタフェースユニット２２・・・バッ
ファ ２４・・・システムデータバス ２６・・・主メモリ（記憶） ２８・・・ＤＭＡ ３０・・・ディスク ４０・・・アドレス翻訳キャッシュ ４２・・・マルチプレクサ ４６・・・比較器（コンパレータ） ４８・・・キャッシュタグ ５０・・・データキャッシュ制御ロジック６０・・・状
態遷移図 Ｉ７γλ３
計算システムのブロック図である。 第２図は第１図のシステムのパススヌープ特性に関連し
た制御回路のブロック図である。 第３図はライトバックキャッシュと主メモリとの間のデ
ータの統一性（無矛盾性）を維持するためにパススヌー
プ制御器（コントローラ）によって用いられるプロトコ
ルを要約する表である。 第４図は本発明に従ってライトパックキャッシュと主メ
モリにストアされたデータの無矛盾性を保持するための
方法を例示する状態図である。 ｌＯ・・・計算システム １２・・・中央処理装置（ＣＰＵ） １４・・・データキャッシュコントローラ（制御器）１
６・・・ライトバックキャッシュ １８・・・内部データバス ２０・・・バスインタフェースユニット２２・・・バッ
ファ ２４・・・システムデータバス ２６・・・主メモリ（記憶） ２８・・・ＤＭＡ ３０・・・ディスク ４０・・・アドレス翻訳キャッシュ ４２・・・マルチプレクサ ４６・・・比較器（コンパレータ） ４８・・・キャッシュタグ ５０・・・データキャッシュ制御ロジック６０・・・状
態遷移図 Ｉ７γλ３
Claims (2)
- （１）キャッシュメモリもしくはシステムメモリのいず
れかと代替バスマスターとの間でデータバスを介してデ
ータが転送されるデータ転送期間中に、データバスに結
合された少なくともひとつの代替データバスマスターに
よって用いられるデータ処理システム内において、デー
タバススヌープコントローラを実行して、データバスに
結合されたプロセッサ内のキャッシュメモリとシステム
（主）メモリとの間の無矛盾化を維持する方法であって
、前記キャッシュ内の所定のキャッシュエントリ内にス
トアされたデータに対する代替バスマスターによる要求
に応答して、前記データバス転送期間中に前記データバ
スがスヌープされるか或いはモニターされるシステムに
おける状態を断定する工程と、 前記データバススヌープが前記代替データバスマスター
によって起動された読出し動作を検知し前記所定のキャ
ッシュエントリが以前のプロセッサ活動によって変更さ
れている場合には、データを前記所定のキャッシュエン
トリから供給する工程と、 前記データバススヌープが前記代替データバスマスター
によって起動された読出し動作を検知し前記所定のキャ
ッシュエントリが以前のプロセッサ活動によって変更さ
れている場合には、前記データを供給する工程と同時に
前記所定のキャッシュエントリを無効あるいは空白とし
てマークする工程とを含む、ライトバックキャッシュと
主メモリとの間の無矛盾化を維持するデータバススヌー
プ制御方法。 - （２）恒久的データ貯蔵手段に結合された代替データバ
スマスターによって実行されるページアウト／ページイ
ンシーケンスの期間中に仮想メモリシステム内において
、キャッシュメモリと主メモリとの間の無矛盾化を維持
する方法であって、前記方法は、 データの第１ページが、前記主メモリから転送されしか
も前記恒久的データ貯蔵手段に書込まれる、ページアウ
ト転送動作を実行する工程を含み、さらに前記ページア
ウト転送動作は、 ページアウト転送動作期間中に並びに前記キヤツシユメ
モリ内の所定のキャッシュエントリ内にストアされたデ
ータの読出しリクエストに応答してキャッシュメモリと
主メモリと代替データバスマスターとに結合されたデー
タバスをスヌープもしくはモニターする工程と、 前記データバススヌープが前記キャッシュメモリ内の前
記所定のキャッシュエントリ内にストアされたデータに
対する読出し要求を検知する場合には、前記所定のキャ
ッシュエントリを無効もしくは空白としてマークする工
程と、 前記データバススヌープが前記キャッシュメモリ内の前
記所定のキャッシュエントリ内にストアされたデータの
読出し要求を検知する場合には、並びに前記所定のキャ
ッシュエントリが以前のプロセッサ活動で変更されてい
る場合には、データを前記所定のキャッシュエントリか
ら供給する工程と、 前記データバススヌープが前記キャッシュメモリ内の前
記所定のキャッシュエントリ内にストアされたデータに
対応する読出し要求を検知する場合には、並びに前記所
定のキャッシュエントリが以前のプロセッサ活動で変更
されている場合には、同時にデータを供給すると共に前
記所定のキャッシュエントリを無効あるいは空白とマー
クする工程と、及び データの第２ページが前記恒久的データ貯蔵手段から転
送されしかも前記主メモリへ書込まれるページイン転送
動作を実行する工程と、及び前記ページイン転送動作中
に前記データバスの前記データバススヌープを禁止する
工程とを含む、ライドバックキャッシュと主メモリとの
間の無矛盾化を維持するデータバススヌープ制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/351,898 US5119485A (en) | 1989-05-15 | 1989-05-15 | Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation |
| US351,898 | 1989-05-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121548A true JPH03121548A (ja) | 1991-05-23 |
Family
ID=23382894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122789A Pending JPH03121548A (ja) | 1989-05-15 | 1990-05-11 | ライトバツクキヤツシユと主メモリとの間の無矛盾化を維持するデータバススヌープ制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5119485A (ja) |
| JP (1) | JPH03121548A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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