JPH0955040A

JPH0955040A - ディジタル信号記録装置

Info

Publication number: JPH0955040A
Application number: JP8132420A
Authority: JP
Inventors: Jung-Wan Ko; ▲禎▼ 完高; Soon-Tae Kim; 洵泰金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-05-29
Filing date: 1996-05-27
Publication date: 1997-02-25
Anticipated expiration: 2016-05-27
Also published as: DE69614762D1; DE69614762T2; EP0745993B1; KR960042675A; JP2977152B2; KR0155824B1; US5852529A; CN1139272A; CN1069991C; EP0745993A3; EP0745993A2

Abstract

(57)【要約】【課題】選択されたチャネルワードを実時間処理して
記録し得るディジタル信号記録装置を提供する。【解決手段】入力されるｎビット情報ワードに付加ビ
ットとしてｎ＋ｍビットを挿入して並列にｎ＋ｍビット
のチャネルワードにエンコーディングし、ｎ＋ｍビット
のチャネルワードの周期とトラックパターンによりスペ
クトルエネルギの周期との公約数に当たるビットでエン
コーディングされたチャネルワードを分割してｎ＋ｍビ
ットのチャネルワードを時間分割多重化し、該時間分割
多重化されたチャネルワードとトラックパターンにより
予め貯蔵されたスペクトルデータを用いて望むパターン
の周波数特性を有するチャネルワードを選択する選択制
御信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号記録
装置に係り、特にｎビットの入力データにｍビットを挿
入して所望の周波数特性を有するｎ＋ｍビットのチャネ
ルワードを実時間処理して記録するディジタル信号記録
装置に関する。

【０００２】

【従来の技術】ＶＣＲを用いる磁気記録媒体より記録さ
れた情報を再生時再生ヘッドがトラックから外れると正
常的な画面が再生されない。従って、ヘッドが目標トラ
ックを正確に追跡すること、即ち、ヘッドのトラッキン
グを保つことが必要となる。特に、民生用ディジタルＶ
ＣＲなどには長時間記録するためにトラックが狭くなっ
ているので、また正確にヘッドのトラッキングを保たな
ければならない。

【０００３】ヘッドのトラッキングずれを抽出するため
には、各トラックのパイロット信号を用いて、前後のト
ラックに記録されたパイロット信号の干渉信号の大きさ
を検出してヘッドのトラッキングが前後トラックの何方
に外れているかを検出する方法が用いられる。図１はこ
のような方法を行う記録装置が如何にパイロット信号を
テープのような磁気記録媒体上に記録するかを示してい
る。

【０００４】図１において、パイロット信号が三種類の
パターンを有して磁気記録媒体のトラック上にＦ０，Ｆ
１，Ｆ０，Ｆ２のような順に繰り返し記録されるが、パ
ターン数及び記録順序は変えることができる。図２
（Ａ）乃至（Ｃ）は図１に示されたＦ０，Ｆ１，Ｆ２パ
ターンによる周波数特性をそれぞれ示している。

【０００５】Ｆ０パターンはｆ１及びｆ２の周波数でノ
ッチ（一名、ディップという）を有し、Ｆ１パターンは
ｆ１の周波数でピーク即ち、パイロット信号を有し、ｆ
２の周波数でノッチを有し、Ｆ２パターンはｆ１の周波
数でノッチを有しｆ２の周波数でパイロット信号を有す
る。即ち、Ｆ０パターンの再生時には隣接トラックのＦ
１，Ｆ２パターンのパイロット信号（ｆ１及びｆ２周波
数成分におけるピーク）の干渉信号の大きさを用いる。
ヘッドがＦ０パターンの中心から外れてＦ１パターン側
に片寄ると、Ｆ１パターンのパイロット信号の干渉信号
がＦ２パターンのパイロット信号の干渉信号に比して大
きくなるので、再生信号のｆ１の周波数成分が大きくな
り、ｆ２の周波数成分は小さくなる。

【０００６】これにより、Ｆ０パターンに対してｆ１，
ｆ２の周波数成分を比較することによってヘッドのトラ
ッキングずれを検出し得るので、圧電素子上に装着され
たヘッドの高さを圧電素子に印加する電圧で制御した
り、磁気記録媒体（テープ）の移送速度を調整して正確
なトラッキングが実現できる。従来のこのようなＦ０，
Ｆ１及びＦ２パターンを記録する方法に対して従来のデ
ィジタル信号記録装置のブロック図なる図３を参照して
説明する。

【０００７】図３によれば、並列直列（以下、“Ｐ／
Ｓ”と称する）変換部１０は並列の８ビットディジタル
信号の直列のｎビットの情報ワードに変換させる。例え
ば、三つの８ビットディジタル信号を直列の２４ビット
の情報ワードに変換させる。複数個（ここではＫ個）の
ビット挿入器１２．１〜１２．Ｋより構成されている信
号挿入部１２は、ｍビットの付加ビットを直列のｎビッ
トの情報ワードのすぐ前に挿入する。これは、付加され
るビット情報により信号挿入部１２の出力信号が所定の
スペクトルエネルギを有するように制御するためであ
る。

【０００８】この際、付加ビットの場合は付加ビット数
に応じて全ての可能な組み合わせよりなる。即ち、信号
挿入部１２でｎビットの情報ワードに挿入される付加ビ
ットが１ビットなら“０”ビットと“１”ビットをそれ
ぞれ挿入した二つのｎ＋１ビットの情報ワードが発生す
る。２ビットで示せる全てのデータをｎビットの情報ワ
ードに挿入する時には“００”、“０１”、“１０”、
“１１”ビットがそれぞれ挿入された四つのｎ＋２ビッ
トの情報ワードが発生する。

【０００９】複数個のプリコーダ１４．１〜１４．Ｋよ
りなる変調部１４は複数個のビット挿入器１２．１〜１
２．Ｋから供給されるｎ＋ｍビット情報ワードをインタ
ーリーブＮＲＺＩ（Non-Return Zero Inversion)してｎ
＋ｍビットのチャネルワードを出力する。複数個のスペ
クトル計算器１８．１〜１８．Ｋよりなる周波数分析部
１８は複数個のプリコーダ１４．１〜１４．Ｋから供給
されるｍビットの付加ビットが挿入された複数個のｎ＋
ｍビットのチャネルワードのスペクトルエネルギの大き
さを計算する。

【００１０】比較制御器２０において、複数のスペクト
ル計算器１８．１〜１８．Ｋから計算された各チャネル
ワードのスペクトルエネルギの大きさを比較して選択制
御信号を発生し、即ち計算されたスペクトルエネルギの
大きさはエラー信号となり、各チャネルワードのエラー
中最小のエラー信号を有するチャネルワードを選択する
選択制御信号を発生して選択部２２に出力し、各スペク
トル計算器の各積分器（図示せず）にｎ＋ｍビット単位
として貯蔵されている累積演算値を選択されたチャネル
信号の累積演算値に変える制御信号（ＣＳ）を各チャネ
ルの積分器にフィードバックする。さらに、比較制御器
２０はそれぞれのプリコーダの初期値も選択されたチャ
ネルのプリコーダの初期値と取り替えるように制御信号
を信号挿入部１２に出力する。

【００１１】マルチプレクサより構成された選択部２２
は選択制御信号に応じて複数個のプリコーダ１４．１〜
１４．Ｋの出力のうち望む周波数特性に近いプリコーダ
の出力を選択し、該選択された出力は記録部２４を通じ
てディジタルテープ上に記録される。ここで、複数個の
遅延器１６．１〜１６．Ｋより構成された時間補償部１
６は制御信号発生部２１で制御信号を発生するのに必要
な時間を補償する。ここで、周波数分析部１８と比較制
御器２０とより制御信号発生部２１が構成される。

【００１２】図４は周波数分析部１８の各スペクトル計
算器の構成を示し、ここではスペクトル計算器１８．１
を例えて説明する。図４によれば、スペクトル計算器１
８．１はプリコーダ１４．１の出力の“０”及び“１”
を、類似した振幅を有した正数値と負数値との間でスイ
ッチされ、直流値が伴わないＩ−ＮＲＺＩ変調算術値に
変換する符号−算出マッパ３０、プリコーダ１４．１か
ら供給される直列のｎ＋ｍビットのチォネルワードが入
力されて該入力されたチャネルワード値と既に存在する
値とを積分する積分器３１、チャネルワードの直列デー
タストリームから所望の周波数（ここではｆ１）のディ
ジタル和の値（ＤＳＶ）に該当する信号（三角波形の信
号）を発生する三角波発生器３２、積分器３１の出力か
ら三角波発生器３２の出力を減算する減算器３３及び減
算された値を二乗する二乗素子３４を具備してプリコー
ダ１４．１の出力スペクトル上で直流成分無しにｆ１周
波数で所望のピークを形成する。

【００１３】さらに、スペクトル計算器１８．１はプリ
コーダ１４．１の出力と正弦波発生器３５から発生する
ｆ２周波数の正弦波システム関数sineω₂tを乗算する第
１乗算器３６、プリコーダ１４．１の出力と余弦波発生
器３９から発生するｆ２周波数の余弦波システム関数を
乗算する第２乗算器４０、各乗算器３６，４０の出力を
積分する積分器３７，４１、各積分器３７，４１の積分
値を二乗する二乗素子３８，４２を具備してプリコーダ
１４．１の出力スペクトルのｆ２周波数で望むノッチを
形成する。

【００１４】さらに、スペクトル計算器１８．１はｆ１
の周波数を有する矩形波を発生する矩形波発生器４３、
プリコーダ１４．１の出力から矩形波を減算する減算器
４４、減算された値と正弦波発生器４５とから発生する
ｆ１周波数の正弦波システム関数sineω₁tを乗算する第
３乗算器４６、減算された値と余弦波発生器４９から発
生するｆ１周波数の余弦波システム関数cos ω₁t) を乗
算する第４乗算器５０、乗算器４６，５０の各出力値を
積分する積分器４７，５１、各積分器４７，５１の積分
値を二乗する二乗素子４８，５２を具備してピークを有
するｆ１周波数付近で望むノッチを形成する。ここで、
“システム関数”とはディジタル電子工学でディジタル
サンプルによりサンプリングされたデータに基づいて記
述されるアナログ方式の関数のことである。

【００１５】ここで、三角波発生器３２は発生器３２に
より発生された三角波を相補する三角波を発生する三角
波発生器と取り替えることができ、減算器３３は動作が
変化することなく加算器に取り替え得る。矩形波発生器
４３は発生器４３により発生される矩形波を相補する矩
形波を発生する矩形波発生器に取り替え、減算器４４は
動作が変化することなくそれぞれの加算器と取り替え得
る。

【００１６】加算器５３は二乗素子３４，３８，４２，
４８，５２の出力を加算してエラー信号を発生した後図
３に示した比較制御器２０にエラー信号を出力する。比
較制御器２０は図４に示されたスペクトル計算器１８．
１〜１８．Ｋのエラー信号が入力されて最小値のエラー
信号を有するチャネルワードが選択する選択制御信号を
発生する。そして、比較制御器２０は最小のエラー信号
を有するチャネルの積分器に累積された値を選択されな
い他のチャネルの積分器に供給する制御信号（ＣＳ）を
発生し、プリコーダ１４．１〜１４．Ｋの初期値を制御
する制御信号を発生する。

【００１７】かかる構成の図４に示されたスペクトル計
算器の周波数特性は図５に示された通りである。図５に
示された周波数スペクトルは図２（Ｂ）に示されたＦ１
パターンの周波数スペクトルに比して、ピーク周波数ｆ
１の両側にディップが形成されてパイロット信号をさら
に検出し易い。即ち、周波数スペクトルの周波数ｆ１辺
りで雑音電力が減少するので周波数ｆ１でパイロット信
号の検出のための信号対雑音比が高くなる。

【００１８】Ｆ１パターンを発生する時、スペクトル計
算器１８．１の動作は上述された。Ｆ２パターンを発生
するとき、スペクトル計算器１８．１の動作はｆ１及び
ｆ２の置換を通じて変更され、よってｗ１及びｗ２に置
き換える。Ｆ０パターンを発生する時、スペクトル計算
器１８．１の動作は変更されて三角波発生器３２と矩形
波発生器４３が作動しなくなる。

【００１９】しかしながら、図３及び図４に示された従
来のディジタル信号記録装置において、ｎ＋ｍビットの
チャネルワードの最後ビットが各スペクトル計算器に入
力されてから次のｎ＋ｍビットのチャネルワードが入力
される前までのスペクトル計算のための全ての演算動作
と、計算されたスペクトルによりチャネルワードを選択
する選択制御信号の発生動作と、各チャネルのスペクト
ル計算結果を累積する積分器の累積値を選択されたチャ
ネルワードの累積値としてプリセッティングしないと実
時間動作が不可能であった。

【００２０】即ち、制御信号発生部から発生され、望む
周波数スペクトルを有するチャネルワードを選択する選
択制御信号に応じて選択されないチャネルの積分器に累
積された値は選択されたチャネルの積分器に累積された
値としてプリセットされなければならない。しかしなが
ら、実際に制御信号を発生するまでは各スペクトル計算
器の乗算器、積分器、二乗回路により時間遅れとなっ
て、制御信号発生部の比較制御器で制御信号が発生する
間次のｎ＋ｍビットチャネルワードが既に各積分器に入
力されて累積されるので実時間処理し難かった。

【００２１】従って、高速の信号伝送を必要とする場合
実際回路の構成上回路素子の信号処理速度の制約により
実時間処理し難く、超高速で動作する素子を用いると高
コストとなる短所があった。

【００２２】

【発明が解決しようとする課題】前記した問題点を克服
するために、本発明の目的はｎビットのディジタルデー
タに付加ビットとして、ｍビットが挿入されたｎ＋ｍビ
ットの情報ワードをインターリーブＮＲＺＩ変調して得
られたｎ＋ｍビットのチャネルワードを所定数に分割し
て並列に処理して所望の周波数特性を有するチャネルワ
ードを選択する選択制御信号が発生されることによっ
て、選択されたチャネルワードを実時間処理して記録す
るディジタル信号記録装置を提供することにある。

【００２３】本発明の他の目的は高価な超高速素子を用
いずにインターリーブＮＲＺＩ変調されたチャネルワー
ドを所定数に分割して並列に処理して高速の信号処理可
能なディジタル信号記録装置を提供することにある。

【００２４】

【課題を解決するための手段】前記した目的を達成する
ために、本発明によるディジタル信号記録装置はｎビッ
トの情報ワードをｎ＋ｍビットのワードチャネルに変換
して該変換されたチャネルワードをディジタル情報とし
て磁気記録媒体上の情報トラックに記録する装置におい
て、前記ｎビットの情報ワードを並列に受信する入力端
子と、前記並列に入力されたｎビットの情報ワードにｍ
ビットを挿入して少なくとも二つ以上のｎ＋ｍビットチ
ャネルワードに変換させて該変換されたチャネルワード
を出力するエンコーディング手段と、前記変換されたチ
ャネルワードを所定数のビット単位に分割して前記分割
された各チャネルワードを分割された並列のチャネルワ
ードとして出力する時間分割多重化手段と、分割された
前記並列のチャネルワードに対応して予め定められたト
ラックパターンによるスペクトルデータを貯蔵して前記
時間分割多重化手段から並列に供給される各チャネルの
複数の分割された並列のチャネルワードの周波数特性を
前記貯蔵されたスペクトルデータを用いて分析し、分析
されたスペクトルに基づいて望む周波数特性を有するチ
ャネルワードが選択されるように選択制御信号を発生す
る制御信号発生手段と、前記選択制御信号に基づいて前
記エンコーディング手段から供給される複数のｎ＋ｍビ
ットチャネルワード中いずれか一つを選択して直列のチ
ャネルワードとして前記磁気記録媒体上の情報トラック
に記録する記録手段とを含むことを特徴とする。

【００２５】

【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。まず、本発明のｍビットの付加ビ
ットの挿入されたｎ＋ｍビットのチャネルワードを並列
に信号処理するためには次の（１）、（２）の条件を満
たすべきである。

【００２６】（１）制御しようとするスペクトルエネル
ギ即ち、Ｆ０，Ｆ１，Ｆ２パターンにおいてｆ１周波
数、ｆ２周波数の周期が信号処理用クロック（システム
クロック）周期の正数倍でなければならない。（２）前記スペクトルエネルギの周期とｎ＋ｍビットの
チャネルワード周期との公約数をｃｄといい、並列に入
力されるインターリーブＮＲＺＩ変調されたｎ＋ｍビッ
トのチャネルワードを公約数で分割して該分割された並
列のチャネルワード単位のスペクトルを分析して望むス
ペクトル特性を有するチャネルワードを選択する選択制
御信号を発生させなければならない。ここで、該公約数
はｎ＋ｍビットのチャネルワードを公約数で分けた値に
該当する処理時間が必要となって最大動作速度を決定付
ける因子となる。

【００２７】図６は本発明によるディジタル信号記録装
置の一実施例によるブロック図である。図６に示された
装置は並列に入力されるディジタルデータをｎビットの
情報ワードに変換する並列／並列（以下“Ｐ／Ｐ”と称
する）変換部１０２、並列に入力されるｎビットの情報
ワードの前にｍビットを挿入する複数個（ここではＫ
個）のビット挿入器１０４．１〜１０４．Ｋより構成さ
れた信号挿入部１０４、ｎ＋ｍビットの情報ワードをｎ
＋ｍビットチャネルワードとして出力する複数個のプリ
コーダ１０６．１〜１０６．Ｋより構成される変調部１
０６、複数個のプリコーダ１０６．１〜１０６．Ｋの出
力を直列信号に変換する複数個のＰ／Ｓ変換器１０８．
１〜１０８．Ｋより構成される第１信号変換部１０８、
複数個のチャネルの直列信号を遅延させる複数個の遅延
器１１０．１〜１１０．Ｋより構成される時間補償部１
１０、複数個のプリコーダ１０６．１〜１０６．Ｋから
出力されたｎ＋ｍビットのチャネルワードを公約数（Ｃ
ｄ）で分割する複数個のＰ／Ｐ変換器１１２．１〜１１
２．Ｋより構成される第２信号変換部１１２、第２信号
変換部１１２の各Ｐ／Ｐ変換器から供給される分割され
たチャネルワードに対応する制御しようとするスペクト
ルエネルギがトラックパターン別に貯蔵されたルックア
ップテーブル（以下、ＬＵＴと称する）を各チャネル当
たり所定数（ここでは三つ）ほど有するメモリ１１４、
ＬＵＴ１１４．１〜１１４．Ｋのアドレスを制御するア
ドレスコントローラ１１６、メモリ１１４のＬＵＴから
読み出されたデータを累積する各チャネル当たり所定数
の積分器１１８．１〜１１８．Ｋよりなる累積回路１１
８、累積回路１１８の各積分器の絶対値を計算する各チ
ャネル当たり所定数の絶対値計算器１２０．１〜１２
０．Ｋよりなる絶対値計算回路１２０、各チャネルの所
定数の絶対値計算器の出力を加算する加算器１２２．１
〜１２２．Ｋより構成された加算回路１２２、各加算器
から供給されるエラー信号のうち最小値のエラー信号を
有するチャネルワードを選択する選択制御信号と選択さ
れたチャネルの累積回路の値で選択されない累積回路の
累積値をプリセットされるように制御する制御信号を累
積回路１１８にフィードバックし、プリコーダ１０６．
１〜１０６．Ｋの初期値と選択されたチャネルのプリコ
ーダの初期値とを同一にする制御信号を変調部１０６に
出力する比較制御器１２４、選択制御信号に応じて望む
周波数特性を有するトラックパターンに最も類似したチ
ャネルワードを選択する選択部１２６、選択部１２６に
より選択されたチャネルワードを記録する記録部１２８
より構成される。ここで、第２信号変換部１１２から比
較制御器１２４までが制御信号発生部１２５を構成す
る。さらに、絶対値計算器１２０．１〜１２０．Ｋは二
乗回路で構成され得る。

【００２８】図６に示された装置はｎビットの情報ワー
ド単位に付加ビットとしてｍビットを挿入して望む周波
数成分を有するチャネルワードを記録する方法を示して
いるが、説明の便宜上ｍは２４、ｎは１、ｃｄは５とす
る２４／２５変調を例えて図６に示された装置の動作を
図７乃至図１０を参照して説明する。図６によれば、Ｐ
／Ｐ変換部１０２は並列に入力される８ビットのディジ
タルデータを並列の２４ビットの情報ワードとして出力
する。信号挿入部１０４は並列に入力される２４ビット
の情報ワードに“０”ビット又は“１”ビットを挿入す
る。

【００２９】図７は２４ビットの情報ワードに“０”ビ
ットが挿入された場合ビット挿入器１０４．１、プリコ
ーダ１０６．１、Ｐ／Ｓ変換器１０８．１の詳細ブロッ
ク図である。図７によれば、“０”ビット挿入器１０
４．１は２５個のラッチ１０４．ａ〜１０４．ｙより構
成され、システムクロック信号とロード信号に応じて最
上位ビットを貯蔵するラッチ１０４．ａに“０”ビット
を挿入し、残り２４個のラッチ１０４ｂ〜１０４．ｙに
Ｐ／Ｐ変換部１０２の出力端１０３から並列に出力され
る２４ビットの情報ワードを入力する。

【００３０】一方、図７のプリコーダ１０６．１の排他
的論理和ゲート（以下、ＸＯＲと称する）１０６．ａ〜
１０６．ｙの各第１入力端は０ビット挿入器１０４．１
の各ラッチ１０４．ａ〜１０４．ｙの出力端に結合され
る。ＸＯＲ１０６．ａ，１０６ｂの各第２入力端はラッ
チ１０６．４，１０６．３の各出力端に結合され、ＸＯ
Ｒを１０６．ｃ〜１０６．ｙのそれぞれの第２入力端は
ＸＯＲ１０６．ａ〜１０４．ｗのそれぞれの出力端に結
合される。ＸＯＲ１０６．ｘ，１０６．ｙの各出力端は
ラッチ１０６．３，１０６．４の各入力端に結合され
る。このような構成のプリコーダ１０６．１の動作は次
の通りである。

【００３１】ＸＯＲ１０６．ａには前の２５ビットチャ
ネルワードの下位から二番目のビットと現在の２５ビッ
トのチャネルワードの最上位ビット（ここでは挿入され
た０ビット）が入力される。ＸＯＲ１０６．ｂには前の
２５ビットチャネルワードの最下位ビットと現在の２５
ビットの上位から二番目のビット（ここでは入力データ
の第１ビット）が入力される。ＸＯＲ１０６．ｃにはＸ
ＯＲ１０６．ａの出力と入力データの第２ビットとが入
力され、ＸＯＲ１０６．ｄにはＸＯＲ１０６．ｂの出力
と入力データと第３ビットとが入力される。ＸＯＲ１０
６．ｅからＸＯＲ１０６．ｙまでは同じ形態であり、２
５ビットのチャネルワードの残りデータを同一な方法で
前置符号化する。ＸＯＲ１０６．ａからＸＯＲ１０６．
ｙまでの出力はプリコーダ１０６．１から並列に出力さ
れる２５ビットのチャネルワード（一名、変調データと
いう）である。

【００３２】図７のＰ／Ｓ変換器１０８．１はＸＯＲ１
０６．ａ〜１０６．ｙのそれぞれの出力をクロック信号
及びロード信号に応じて並列に入力して直列の２５ビッ
トチャネルワードを出力する。ここで、Ｐ／Ｓ変換器１
０８．１は２５個のラッチ１０８．ａ〜１０８．ｙより
構成される。時間補償部１１０の遅延器１１０．１〜１
１０．Ｋの遅延は制御信号発生部１２５の制御信号を発
生するに必要な時間を補償する。

【００３３】第２信号変換部１１２の各Ｐ／Ｐ変換器は
変調部１０６から並列に出力される２５ビットのチャネ
ルワードを５ビットの単位に分けて並列に出力する。各
Ｐ／Ｐ変換器から出力される５ビットのデータは各チャ
ネルのＬＵＴの下位アドレスとなる。各チャネルのＬＵ
Ｔは図８（Ａ）乃至（Ｃ）に示されたように三つのＬＵ
Ｔを有する。各チャネルの一番目のＬＵＴは図８（Ａ）
に示されたように各パターンにより望むピークを形成す
るデータが貯蔵された三つの有効データ領域となってい
る。

【００３４】即ち、一番目のＬＵＴの第１データ領域に
はＦ０パターンでゼロ波数の付近（ＤＣ成分）でノッチ
を有する即ち、直流成分がないデータが貯蔵され、第２
データ領域にはＦ１パターンのｆ１周波数で望むピーク
を有し、直流成分がないデータが貯蔵され、第３データ
領域にはＦ２パターンのｆ２周波数で望むピークを有し
直流成分がないデータが貯蔵される。

【００３５】例えば、Ｆ１パターンで直流成分がなくｆ
１周波数で望むピークを有するためには図９（Ａ）に示
されたようにｆ１周波数（ここで、ｆ１＝９０Ｔ、Ｔ＝
１／ｆｂ、ｆｂはビット周波数）を有し、バイアス信号
が“０”である三角波信号を累積された２５ビットのチ
ャネルワードで減算（又は加算）すれば良い。ここで、
図４においては積分器３１で２５ビットのチャネルワー
ドを累積した後、累積された２５ビットのチャネルワー
ドで三角波を減算すれば、ｆ１周波数で所望のピークが
得られるが、本発明の図６においては積分器１１８．１
がＬＵＴ１１４．１の後端に位置するので三角波信号
（図９（Ａ））を微分した形態の矩形波信号（図９
（Ｂ））をＰ／Ｐ変換器１１２．１から供給されるチャ
ネルワードから減算しないと上記の結果と同一な結果が
得られない。この際、図４の三角波発生器３２、加算器
３３の構成は一番目のＬＵＴの第２のデータ領域に対応
する。

【００３６】従って、バイアス信号は“０”であり、矩
形波信号をシステムクロックにより１周期間９０個のサ
ンプルにサンプリングして、その結果をｆ１周波数と２
５ビットのチャネルワードとの公約数即ち、５個のサン
プル単位に纏めて矩形波に対して１８個のアドレス
（“０００００”−“１０００１”）を発生させる。一
番目のＬＵＴの第２データ領域には第２信号変換部１１
２から供給される、２５ビットのチャネルワードの直列
データストリームから分割された５ビットのチャネルワ
ードが表現できる３２個のデータ即ち、“０００００”
から“１１１１１”までのデータから発生された１８個
のアドレスに対応する５ビットに対する矩形波データを
それぞれ減算した結果値が図１０に示されている。

【００３７】各チャネルの二番目のＬＵＴは図８（Ｂ）
に示されたように各トラックパターンによる望むノッチ
を形成するデータが貯蔵された三つの有効データ領域と
なっている。即ち、二番目のＬＵＴの第１データ領域に
はＦ０パターンのｆ２周波数で望むノッチを有するデー
タが貯蔵され、第２データ領域にはＦ１パターンのｆ２
周波数で望むノッチを有するデータが貯蔵され、第３デ
ータ領域にはＦ２パターンのｆ１周波数で望むノッチを
有するデータが貯蔵される。

【００３８】例えば、Ｆ１パターンのｆ２周波数で望む
ノッチを有するためには図９（Ｃ）に示されたようにｆ
２周波数（ここでは６０Ｔ）を有する正弦波システム関
数と余弦波システム関数をそれぞれ２５ビットのチャネ
ルワードと乗算した値が二番目のＬＵＴの第２データ領
域に貯蔵されなければならない。図４に示された正弦波
発生器３５、余弦波発生器３９、乗算器３６，４０の構
成は二番目のＬＵＴの第２データ領域に該当する。

【００３９】１周期の正弦波システム関数（図９
（Ｃ））と余弦波システム関数をそれぞれ６０個のサン
プルにサンプリングし、該サンプリングされた正弦波シ
ステム関数データをｆ２周波数と２５ビットのチャネル
ワードとの公約数即ち、５個のサンプル単位に纏めると
１２個のアドレス（“０００００”−“０１０１１”）
が発生する。

【００４０】二番目のＬＵＴの第２データ領域には１２
個の５ビットに対するそれぞれの正弦波データを５ビッ
トのチャネルワードが示せる３２個のデータと乗算した
値に、１２個の５サンプルに対するそれぞれの余弦波シ
ステム関数データを５ビットのチャネルワードが示せる
３２個のデータと乗算した値を足した値が貯蔵されてい
る。

【００４１】各チャネルの三番目のＬＵＴは図８（Ｃ）
に示されたように、矩形波信号が正である時各トラック
パターンによるピーク周波数の付近にディップを形成す
るデータが貯蔵された三つのデータ領域と、矩形波信号
が負である時各トラックパターンによるピーク周波数の
付近にディップを形成するデータが貯蔵された三つのデ
ータ領域即ち、総六つの有効領域となっている。

【００４２】即ち、三番目のＬＵＴの第１及び第４デー
タ領域にはＦＯパターンのｆ１周波数でノッチを有する
データが貯蔵され、第２及び第５データ領域にはＦ１パ
ターンでピークを有するｆ１周波数の付近でディップを
有するデータが貯蔵され、第３及び第６データ領域には
Ｆ２パターンでピークを有するｆ２周波数の付近でディ
ップを有するデータが貯蔵される。

【００４３】例えば、Ｆ１パターンのｆ１周波数付近で
ディップを有するためには図９Ｂに示されたようにｆ１
周波数（ここでは９０Ｔ）を有する矩形波信号を２５ビ
ットのチャネルワードで減算（又は加算）した後、減算
（又は加算）した結果にｆ１周波数を有する正弦波シス
テム関数と余弦波システム関数をそれぞれ乗算した値の
三番目のＬＵＴの第２及び第５データ領域に貯蔵されな
ければならない。図４に示された矩形波発生器４３、減
算器４４、正弦波発生器４５、乗算器４６，５０、余弦
波発生器４９の構成は三番目のＬＵＴと第５及び第４デ
ータ領域に該当する。

【００４４】矩形波信号（図９（Ｂ））が正である時９
０Ｔの周期を有する正弦波と余弦波システム関数をそれ
ぞれｆ１周波数の公約数即ち、５個のサンプル単位に纏
めると９個のアドレス（“０００００”−“０１００
０”）が発生される。矩形波信号（図９（Ｂ））が
“負”の時６０Ｔの周期を有する正弦波と余弦波システ
ム関数を５個のサンプル単位に纏めると９個のアドレス
（“０１００１”−“１０００１”）が発生する。

【００４５】三番目のＬＵＴの第２データ領域には矩形
波信号が“正”である時９個のアドレスに対する正弦波
と余弦波システム関数データそれぞれと該当５ビットチ
ャネルワードが表現できる３２個のデータを乗算した結
果の和が貯蔵されており、三番目のＬＵＴの第５データ
領域には矩形波信号が“負”である時９個のアドレスに
対する正弦波と余弦波システム関数データそれぞれと５
ビットのチャネルワードが示せる３２個のデータを乗算
した結果の和が貯蔵されている。

【００４６】従って、各チャネルの三つのＬＵＴには各
Ｐ／Ｐ変換器から供給される５ビットチャネルワードの
トラックパターンによるスペクトルを計算した値が貯蔵
されている。本発明の実施例ではトラックパターンが図
５に示された周波数特性を得るために各チャネル当たり
三つのＬＵＴより構成されることを例えたが、図２
（Ａ）乃至（Ｃ）に示された周波数特性を得るためには
各チャネル当たり二つのＬＵＴより構成されることがで
き、その変形が可能である。

【００４７】一方、アドレスコントローラ１１６では供
給される矩形波信号の正信号又は負信号を示す１ビット
（最上位アドレス）し各チャネルの三番目のＬＵＴにの
み供給され、Ｆ０、Ｆ１、Ｆ２パターンを示す２ビット
（二番目の上位アドレス）は各ＬＵＴのデータ領域にア
クセスされ、５ビットアドレス（三番目の上位アドレ
ス）はＰ／Ｐ変換器から供給される５ビットのチャネル
ワードと共に各データ領域に該当するアドレスに貯蔵さ
れたスペクトルデータにアクセスされる。

【００４８】図８（Ａ）及び図８（Ｂ）に示された各チ
ャネルの一番目と二番目のＬＵＴには該当Ｐ／Ｐ変換器
から供給される下位５ビットアドレス（即ち、チャネル
ワード）とアドレスコントローラ１１６から供給される
上位７ビットアドレス即ち、総１２ビットのアドレスが
入力され、図８に示された三番目のＬＵＴには該当Ｐ／
Ｐ変換器から供給される下位５ビットアドレス（即ち、
チャネルワード）とアドレスコントローラ１１６から供
給される上位８ビットアドレス即ち、総１３ビットのア
ドレスが入力される。

【００４９】該アドレス信号に応じてＬＵＴに予め貯蔵
された各トラックパターンによる５ビット単位のスペク
トルの結果値が読み出されて各ＬＵＴに連結されている
累積回路１１８の積分器に入力される。ここで、各積分
器は５ビット単位のスペクトルの結果値を累積して２５
ビットチャネルワードに該当するスペクトル結果値を累
積する。本発明では図４の符号−算術マッパ３０が要ら
なくなる。

【００５０】各積分器に連結された絶対値計算回路１２
０の絶対値計算器で各積分器の累積値の絶対値を計算す
る。加算回路１２２の各加算器はチャネル当たり三つよ
り構成された絶対値計算器の出力を加算してエラー信号
として出力する。比較制御器１２４は加算回路１２２か
ら供給されるエラー信号中小さい値のエラー信号を有す
るチャネルワードを選択する選択制御信号を発生し、選
択されたチャネルの積分器の値で選択されないチャネル
の積分器の値がプリセットされるように制御信号を出力
する。さらに、比較制御器１２４はプリコーダの初期値
が同一になるように制御信号を各プリコーダに出力す
る。即ち、選択されないチャネルのプリコーダの初期値
は選択されたチャネルのプリコーダの初期値と取り替え
られる。

【００５１】一方、選択部１２６は該選択制御信号に応
じて“０”ビットの加わった２５ビットのチャネルワー
ド又は“１”ビットの加わった２５ビットのチャネルワ
ードを選択する。選択部１２６により選択されたチャネ
ルワードは記録部１２８を通じてディジタルビデオテー
プ上に記録されたり伝送路を通じて伝送される。従っ
て、本発明のディジタル信号記録装置はｎ＋ｍビットの
チャネルワードを公約数（ｃｄ）個ずつ纏めて並列に計
算してｎ＋ｍビットのクロック周期毎に所望の周波数特
性を有するチャネルワードを選択するのでｎ＋ｍ−Ｃｄ
に該当する時間の間ｃｄビット単位にトラックパターン
により予め計算されたスペクトルの結果値を該当するＬ
ＵＴから読み出して周波数特性を分析し、分析された結
果に基づいて望む周波数特性を有するチャネルワードを
選択する選択制御信号を発生し、選択されたチャネルの
積分器に累積された値を選択されない積分器の値として
プリセッティングさせるのでｎ＋ｍビットのチャネルワ
ードの実時間処理が可能となる。

【００５２】

【発明の効果】前記したように、本発明のディジタル信
号記録装置はｎビットの情報ワードにｍビットを挿入し
たｎ＋ｍビットチャネルワードを並列に処理して次のｎ
＋ｍビットのチャネルワードが入力される前まで望む周
波数スペクトルを有するチャネルを選択する選択制御信
号を発生することによってｎ＋ｍビットチャネルワード
を実時間処理して記録し得る。

【００５３】さらに、本発明のディジタル信号記録装置
は超高速素子を用いることなくｎ＋ｍビットのチャネル
ワードを並列に分割して分割されたチャネルワード単位
にトラックパターンによるスペクトルの結果値が予め貯
蔵されたＬＵＴを用いて望むスペクトルを有するチャネ
ルワードを選択する選択制御信号を発生することによっ
てハードウェア数を減らし得る。

【図面の簡単な説明】

【図１】磁気記録媒体上に記録される記録信号のトラッ
クパターン図である。

【図２】（Ａ）乃至（Ｃ）は図１に示されたトラックパ
ターンによる周波数特性図である。

【図３】従来のディジタル信号記録装置の概略的なブロ
ック図である。

【図４】図３に示されたスペクトル計算器の詳細回路図
である。

【図５】図４に示されたスペクトル計算器の周波数特性
図である。

【図６】本発明によるディジタル信号記録装置の一実施
例によるブロック図である。

【図７】図６に示された一部ブロックの詳細図である。

【図８】（Ａ）乃至（Ｃ）は図６に示されたＬＵＴを説
明するための図面である。

【図９】（Ａ）乃至（Ｃ）は三角波信号、矩形波信号、
正弦波信号、２５ビットのチャネルワードのデータスト
リームをそれぞれ説明するための図面である。

【図１０】図８（Ａ）に示されたＬＵＴのデータ領域を
説明するための図面である。

【符号の説明】

１０２Ｐ／Ｐ変換部１０４信号挿入部１０４．１〜１０４．Ｋビット挿入器１０６変調部１０６．１〜１０６．Ｋプリコーダ１０８第１信号変換部１０８．１〜１０８．ＫＰ／Ｓ変換部１１０時間補償部１１０．１〜１１０．Ｋ遅延器１１２第２信号変換部１１２．１〜１１２．ＫＰ／Ｐ変換部１１４メモリ１１４．１〜１１４．ＫＬＵＴ１１６アドレスコントローラ１１８累積回路１１８．１〜１１８．Ｋ積分器１２０絶対値計算回路１２０．１〜１２０．Ｋ絶対値計算器１２２加算回路１２２．１〜１２２．Ｋ加算器１２４比較制御器１２６ＭＵＸ１２８記録部

Claims

【特許請求の範囲】

【請求項１】ｎビットの情報ワードをｎ＋ｍビットの
チャネルワードに変換して該変換されたチャネルワード
をディジタル情報として磁気記録媒体上の情報トラック
に記録する装置において、前記ｎビットの情報ワードを並列に受信する入力端子
と、前記並列に入力されたｎビットの情報ワードにｍビット
を挿入して少なくとも二つ以上のｎ＋ｍビットのチャネ
ルワードに変換させて該チャネルワードを出力するエン
コーディング手段と、前記変換されたチャネルワードを所定数のビット単位に
分割して前記分割された各チャネルワードを分割された
並列のチャネルワードとして出力する時間分割多重化手
段と、分割された前記並列のチャネルワードに対応して予め定
められたトラックパターンによるスペクトルデータを貯
蔵して前記時間分割多重化手段から並列に供給される各
チャネルの分割された並列のチャネルワードの周波数特
性を前記貯蔵されたスペクトルデータを用いて分析し、
分析されたスペクトルに基づいて望む周波数特性を有す
るチャネルワードが選択されるように選択制御信号を発
生する制御信号発生手段と、前記選択制御信号に基づいて前記エンコーディング手段
から供給される複数のｎ＋ｍビットチャネルワード中一
つを選択して直列のチャネルワードとして前記磁気記録
媒体上の情報トラックに記録する記録手段とを含むこと
を特徴とするティジタル信号記録装置。
【請求項２】前記制御信号発生手段は、各チャネルに
所定数より構成され、前記分割された並列のチャネルワ
ードの表現し得る全データに対応して前記トラックパタ
ーン別にスペクトルのデータが貯蔵されているメモリ
と、前記メモリに貯蔵された前記トラックパターンによる望
むスペクトルデータが読み出せるようにアドレス信号を
発生するアドレスコントローラと、各チャネルに所定数より構成され、前記メモリから読み
出されるスペクトルデータをｎ＋ｍビット単位に累積す
る累積回路と、各チャネルに所定数より構成され、前記累積回路に累積
された値の絶対値を求める絶対値計算回路と、各チャネルに構成され、前記所定数の絶対値計算回路の
出力を加算する加算回路と、前記各チャネルの加算回路の出力を比較して最小値を有
するチャネルワードを選択する選択制御信号を出力し、
選択されたチャネルの累積値で選択されない累積回路の
累積値をプリセットする制御信号を前記各チャネルの累
積回路にフィードバックする比較制御器とを含むことを
特徴とする請求項１に記載のディジタル信号記録装置。
【請求項３】前記メモリが前記トラックパターンによ
り直流成分はなく、ピークを形成するデータの貯蔵され
たトラックパターン数に対応するデータ領域を含むルッ
クアップテーブルより構成されることを特徴とする請求
項２に記載のディジタル信号記録装置。
【請求項４】前記メモリが前記トラックパターンによ
りノッチを形成するデータの貯蔵されたデータ領域を含
むルックアップテーブルより形成されることを特徴とす
る請求項２に記載のディジタル信号記録装置。
【請求項５】前記メモリが前記トラックパターンによ
りピーク付近でディップを形成するデータの貯蔵された
データ領域を含むルックアップテーブルより形成される
ことを特徴とする請求項２に記載のディジタル信号記録
装置。
【請求項６】各チャネルのための前記メモリは、前記
トラックパターンにより直流成分はなくピークを形成す
るデータの貯蔵されたデータ領域を含む第１ルックアッ
プテーブルと、前記トラックパターンによりノッチを形成するデータの
貯蔵されたデータ領域を含む第２ルックアップテーブル
と、前記トラックパターンにより前記ピーク付近におけるデ
ィップを形成するデータの貯蔵されたデータ領域を含む
第３ルックアップテーブルとよりなることを特徴とする
請求項２に記載のディジタル信号記録装置。
【請求項７】前記時間分割多重化手段の所定数は前記
ｎ＋ｍビットのチャネルワードの周期と前記トラックパ
ターンにより制御されるスペクトルエネルギ周期との公
約数となり、該スペクトルエネルギはシステムクロック
周期の正数倍であることを特徴とする請求項２に記載の
ディジタル信号記録装置。
【請求項８】ｍは１、ｎは２４であり、公約数は５で
あることを特徴とする請求項７に記載のディジタル信号
記録装置。
【請求項９】各チャネルの前記メモリが前記時間分割
多重化手段から供給される分割された並列のチャネルワ
ードを下位アドレスとして入力し前記アドレスコントロ
ーラから供給されるアドレスを上位アドレスとして入力
して、該上位及び下位アドレスにより、スペクトル成分
に対応するスペクトルデータを読み出すことを特徴とす
る請求項７に記載のディジタル信号記録装置。
【請求項１０】ｎビット情報ワードをｎ＋ｍビットチ
ャネルワードに変換してディジタル情報として磁気記録
媒体上の情報トラックに記録する装置において、前記ｎビット情報ワードを並列に受信する入力端子と、前記並列に入力されたｎビットの情報ワードにｍビット
を挿入として少なくとも二つ以上のｎ＋ｍビットのチャ
ネルワードに変換させて該チャネルワードを出力するエ
ンコーディング手段と、前記変換されたチャネルワードをｎ＋ｍビットのチャネ
ルワード周期と所定のトラックパターンにより制御され
るスペクトルエネルギ周期との公約数に当たるビット単
位に分割して前記分割された各チャネルワードを分割さ
れた並列のチャネルワードとして出力する時間分割多重
化手段。各チャネルに構成され、前記分割された並列の
チャネルワードが示せる全てのデータに対応して、前記
トラックパターンにより制御されるスペクトルエネルギ
のスペクトルデータが貯蔵されているメモリ手段と、前記時間分割多重化手段から供給される各チャネルの分
割された並列のチャネルワードに対応したスペクトルデ
ータがトラックパターン別に前記メモリ手段から読み出
されるようにアドレスを制御するアドレス制御手段と、各チャネルに構成され、前記メモリ手段から読み出され
たスペクトルデータをｎ＋ｍビットのチャネルワード単
位に累積する累積手段と、各チャネルの前記累積手段の結果値を比較してその結果
に基づいて望む周波数特性を有するチャネルワードが選
択されるように選択制御信号を発生し、選択されたチャ
ネルの累積手段の値で選択されない累積手段の累積値を
プリセットする制御信号を前記累積手段にフィードバッ
クする比較制御手段と、前記選択制御信号に基づいて前記エンコーディング手段
から供給される複数のｎ＋ｍビットのチャネルワードの
うち一つを選択して直列のチャネルワードとして前記磁
気記録媒体上の情報トラックに記録する記録手段とを含
むことを特徴とするディジタル信号記録装置。
【請求項１１】各チャネルのための前記メモリ手段
は、前記トラックパターンにより直流成分はなくピーク
を形成するデータの貯蔵されたデータ領域を含む第１ル
ックアップテーブルと、前記トラックパターンによりノッチを形成するデータの
貯蔵されたデータ領域を含む第２ルックアップテーブル
と、前記トラックパターンにより前記ピーク付近におけるデ
ィップを形成するデータの貯蔵されたデータ領域を含む
第３ルックアップテーブルとよりなることを特徴とする
請求項１０に記載のディジタル信号記録装置。
【請求項１２】前記スペクトルのエネルギ周期はシス
テムクロック周期の正数倍であることを特徴とする請求
項１０に記載のディジタル信号記録装置。