JPH0954758A - パケット交換型キャッシュコヒーレントマルチプロセッサシステム用書戻し取消し処理システム - Google Patents

パケット交換型キャッシュコヒーレントマルチプロセッサシステム用書戻し取消し処理システム

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JPH0954758A
JPH0954758A JP8078713A JP7871396A JPH0954758A JP H0954758 A JPH0954758 A JP H0954758A JP 8078713 A JP8078713 A JP 8078713A JP 7871396 A JP7871396 A JP 7871396A JP H0954758 A JPH0954758 A JP H0954758A
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JP8078713A
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Loo William C Van
シー ヴァン ルー ウィリアム
Zahir Ebrahim
エイブラヒム ザヒル
Satyanarayana Nishtala
ニシュタラ サティアナラヤナ
Kevin Normoyle
ノーモイル ケヴィン
Paul Lowenstein
ローウェンスタイン ポール
Iii Louis F Coffin
エフ コフィン ザ サード ルイス
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G06F12/0828—Cache consistency protocols using directory methods with concurrent directory accessing, i.e. handling multiple concurrent coherency transactions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G06F12/0822—Copy directories

Abstract

(57)【要約】 （修正有） 【課題】 システムコントローラに結合した主メモリ及
び複数のサブシステムから成るマルチプロセッサ構成。 【解決手段】 相互接続モジュール１１２は、システム
コントローラ１１０から受け取った相互接続制御信号に
従って主メモリ１０８とサブシステムを相互接続する。
少なくとも二つのサブシステムは、データプロセッサで
あり、それぞれがデータの多重ブロックを記憶する対応
キャッシュメモリ１３０と、キャッシュメモリによって
記憶された各データブロックに対して一つのキャッシュ
タグを含んでいる、マスタキャッシュタグ（Ｅｔａｇ
ｓ）１３２のセットを有している。システムコントロー
ラは、各メモリトランザクションを処理しかつ各データ
プロセッサに対する重複キャッシュタグのセット（Ｄｔ
ａｇｓ）を保持する。そして、データプロセッサからの
メモリアクセス要求をパイプラインで送り、かつ犠牲に
なったキャッシュラインに対応しているＤｔａｇインデ
ックスが無効であるかどうかを決定するために、アクテ
ィベーションの前に所与のデータプロセッサからの各書
戻し要求を処理する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、プロセッサが
メモリ資源を共有するようなマルチプロセッサコンピュ
ータシステムに関し、特に、読取り及び書戻しトランザ
クションを並列化しかつ保留書戻しデータの後続変更に
より保留書戻しトランザクション要求を取消すための機
構を供給することによってメモリアクセス待ち時間を最
小化するために相互接続アーキテクチャ及びキャッシュ
コヒーレンス方法を用いるマルチプロセッサコンピュー
タシステムに関する。
【０００２】
【従来の技術】マルチプロセッサシステムにおいて“キ
ャッシュコヒーレンス”を保持することの必要性は、よ
く知られている。“キャッシュコヒーレンス”を保持す
ることの意味は、最も少なくとも、データが一つのプロ
セッサによって共有アドレス空間の指定された位置に書
き込まれるときにはいつでも、同じアドレス位置にデー
タを記憶する他のプロセッサに対するキャッシュは、無
効にされるか、または新しいデータで更新されるかのい
ずれかである、ということである。キャッシュコヒーレ
ンスを保持するために用いられる二つの主要なシステム
アーキテクチャが存在する。ここでキャッシュスヌープ
アーキテクチャと呼ばれる、一つは、各データプロセッ
サのキャッシュが、共有メモリのデータが新しいデータ
で上書きされるときを検出するように共有アドレスバス
及び種々の制御ラインを監視する論理（ロジック）を含
み、そのデータプロセッサのキャッシュが同じメモリ位
置に対するエントリを含むか否かを決定し、かつキャッ
シュに記憶されたデータが別のプロセッサによって無効
にされるときにそのキャッシュコヒーレント及び／又は
対応キャッシュタグを更新することを必要とする。それ
ゆえに、キャッシュスヌープアーキテクチャでは、全て
のデータプロセッサは、他のキャッシュの状態に一致す
る状態にそれ自体のキャッシュを保持する責任がある。
【０００３】ここでメモリディレクトリーアーキテクチ
ャと呼ばれる、第２のキャッシュコヒーレンスアーキテ
クチャでは、主メモリは、もしあれば、どのデータプロ
セッサがキャッシュに記憶されたデータブロックを有す
るかを示すデータの全てのブロックに対する一組の状態
ビットを含む。主メモリの状態ビットは、キャッシュコ
ヒーレンスアーキテクチャがそのような情報の記憶を必
要とするならばどのプロセッサがデータブロックの“所
有者”であるかと考えられるような、追加の情報を記憶
しうる。
【０００４】
【発明が解決しようとする課題】これらのキャッシュコ
ヒーレンスアーキテクチャでは、読取り失敗(read mis
s) が、変更されたデータを有するキャッシュラインを
犠牲にすることを必要とするときに読取り−書戻しトラ
ンザクション対が発生し、それにより主メモリへの書戻
しを必要とする。従来技術では、これらのトランザクシ
ョンは、通常、要求を出しているプロセッサにデータを
すぐに受け取らせるために書戻しトランザクションの前
に犠牲にされる読取りトランザクションが実行されて、
厳格に守られる(striclty ordered)。厳守すること(str
ict ordering) に加えて、従来技術のキャッシュコヒー
レンスアーキテクチャは、これらの読取り及び書戻しト
ランザクションが順番に実行されることを要求して、ト
ランザクションが異なるキャッシュインデックスの方に
向けられるときでさえも、読取りと書戻しトランザクシ
ョンとの間で同じプロセッサから実行されるべき他のコ
ヒーレントトランザクションを許容しない。同じアドレ
スへの後続データ書込み（そのような新しいデータは、
データプロセッサの一つのキャッシュラインに記憶され
ている）により、書戻しトランザクションがスケジュー
ルされかつ書戻しに関連したデータが無効になるときに
これらのアーキテクチャにおいて一つの問題が発生す
る。これらの場合には、データがもはや有効でないの
で、書戻しトランザクションは、もはや必要ない。しか
しながら、これらの従来技術のアーキテクチャでは、一
度書戻しトランザクションが生成されたならばそれらを
取り消すための簡単な方法が存在しない。これは、これ
らの無効トランザクションの全てを捜すために所与のプ
ロセッサがスヌープできる単一共有アドレスバスが存在
しないからである。同様に、まだ実行されていないかま
たはまだスケジュールされていない書戻しトランザクシ
ョン（読取り−書戻しトランザクション対の一部として
保留されているもの）の取消しは、これらのトランザク
ションに対する可視性（視認性）の欠如により容易に達
成することができない。従って、生ずる不要な書戻しが
これら従来技術のシステムの特徴であり低減されたシス
テム性能を結果として生ずる。
【０００５】従って、無効トランザクションの発生によ
り保留書戻しトランザクションを取り消すための簡単な
機構を供給するアーキテクチャは、総括トランザクショ
ンスループットにおける改善をもたらす。
【０００６】
【課題を解決するための手段】本発明の上記目的は、シ
ステムコントローラ；システムコントローラに結合され
た主メモリ；Ｎが４よりも大きい整数である、Ｎデータ
ブロックを記憶するＮキャッシュラインを有しているキ
ャッシュメモリと、キャッシュメモリの各キャッシュラ
インに対して一つのＥｔａｇを含んでいる、Ｎマスタキ
ャッシュタグ（Ｅｔａｇｓ）と、それが主メモリの中に
書き戻されるまでキャッシュメモリから変位された汚染
犠牲者データブロックを記憶する書戻しバッファとを有
し、各キャッシュラインに対するＥｔａｇが、アドレス
インデックスと、キャッシュラインに記憶されたデータ
ブロックがデータプロセッサによって変更されたデータ
を含むか否かを示すＥｔａｇ状態値とを記憶している、
データプロセッサを備え、データプロセッサは、システ
ムコントローラへメモリトランザクション要求を送る、
システムコントローラに結合された、マスタインターフ
ェイスを含み、メモリトランザクション要求は、読取り
要求及び書戻し要求を含み；各メモリトランザクション
要求は、読み取られるかまたは書き込まれるべき関連デ
ータブロックに対するアドレスを指定し；マスタインタ
ーフェイスは、（Ａ）読取り要求を生成することによ
り、かつ（Ｂ）キャッシュ誤りが変更されたデータを含
む犠牲になるべきキャッシュラインを必要とするとき
に、対応ＥｔａｇのＥｔａｇ状態値により、書戻しバッ
ファに該変更されたデータを有しているデータブロック
を記憶しかつ書戻し要求を生成することにより、キャッ
シュメモリのあらゆるキャッシュライン上のキャッシュ
誤りに応答するキャッシュコヒーレンス論理を更に含
み；システムコントローラは、Ｎ重複キャッシュタグの
セット（Ｄｔａｇｓ）を含み、各Ｄｔａｇは、Ｅｔａｇ
ｓの一つに対応しかつＤｔａｇ状態値及び対応Ｅｔａｇ
と同じアドレスインデックスを記憶し；該Ｄｔａｇ状態
値は、対応キャッシュラインに記憶されたデータブロッ
クがデータプロセッサによって変更されたデータを含む
か否かを示し；システムコントローラは、データプロセ
ッサによる各メモリトランザクション要求を処理するメ
モリトランザクション要求論理を含み；アクセス要求論
理は、データプロセッサからのメモリトランザクション
要求をパイプラインで送るトランザクション実行回路素
子を含み、トランザクション実行回路素子は、書戻し要
求によって指定されたアドレスに対応しているＤｔａｇ
インデックスが無効であるか否かを決定するためにアク
ティベートの前にデータプロセッサからの各書戻し要求
を処理する無効回路素子を含み、無効回路素子は、Ｄｔ
ａｇインデックスが無効でないならば書戻し要求をアク
ティベートしかつＤｔａｇインデックスが無効であるな
らば書戻し要求を取り消し；システムコントローラのメ
モリトランザクション要求論理は、書込みバッファのデ
ータブロックを主メモリに書込みかつ対応Ｄｔａｇの状
態値を無効にすることによってアクティベートされた書
戻し要求を処理する書戻し論理を含んでいるコンピュー
タシステムによって達成される。
【０００７】本発明では、無効回路素子は、主メモリへ
汚染犠牲者データブロックを送らないようにデータプロ
セッサに命令するデータプロセッサへ第１の応答メッセ
ージを送ることによって書戻し要求を取消し、かつ主メ
モリへ汚染犠牲者データブロックを送るべくデータプロ
セッサに命令するデータプロセッサへ第２の応答メッセ
ージを送ることによって書戻し要求をアクティベートす
るように構成してもよい。本発明では、データプロセッ
サは、第１のデータプロセッサを構成し、キャッシュメ
モリは、第１のキャッシュメモリを構成しかつマスタイ
ンターフェイスは、第１のマスタインターフェイスを構
成し；コンピュータシステムは、第２のキャッシュメモ
リを有している第２のデータプロセッサを更に含み；第
２のデータプロセッサは、システムコントローラへメモ
リトランザクション要求を送るための、システムコント
ローラに結合した、第２のマスタインターフェイスを含
み、メモリトランザクション要求は、読取り要求及び書
戻し要求を含み；メモリトランザクション要求論理は、
メモリトランザクション要求を処理するときにＤｔａｇ
ｓを更新するＤｔａｇ更新論理を含み、Ｄｔａｇ更新論
理は、第２のマスタインターフェイスによって送られた
メモリトランザクションを処理することが第１のキャッ
シュメモリに記憶されたデータの排他的所有権を要求す
るときに第１のキャッシュメモリのキャッシュラインに
対するＤｔａｇインデックスを無効にし；それにより第
２のマスタインターフェイスによって送られたメモリト
ランザクションは、第１のデータプロセッサにおける書
戻しバッファの汚染犠牲者キャッシュラインに対応して
いるＤｔａｇインデックスを無効にし、無効回路素子に
書戻し要求を取り消させるように構成してもよい。
【０００８】本発明では、マスタインターフェイスは、
システムコントローラへ送られるべきメモリトランザク
ション要求を記憶するための少なくとも二つの並列出力
要求キューを含み；キャッシュコヒーレンス論理は、
（Ａ）読取り要求を出力要求キューの第１のものに記憶
することによりキャッシュメモリのあらゆるキャッシュ
ライン上のキャッシュ誤りに応答し、かつ（Ｂ）キャッ
シュ誤りが、変更されたデータを含む、対応Ｅｔａｇの
Ｅｔａｇ状態値により、データブロックを記憶している
キャッシュライン上で発生するときに、変更されたデー
タを有しているデータブロックを書戻しバッファに記憶
しかつ出力要求キューの第２のものに書戻し要求を記憶
し；トランザクション実行回路素子は、データプロセッ
サの二つの並列出力要求キューからのメモリトランザク
ション要求をパイプラインで送るように構成してもよ
い。また、本発明の上記目的は、システムコントロー
ラ；システムコントローラに結合された主メモリ；それ
ぞれがデータブロックを記憶するキャッシュラインを有
しているキャッシュメモリと、キャッシュメモリの各キ
ャッシュラインに対して一つのＥｔａｇを含んでいる、
マスタキャッシュタグ（Ｅｔａｇｓ）と、それが主メモ
リの中に書き戻されるまでキャッシュメモリから変位さ
れた汚染犠牲者データブロックを記憶する書戻しバッフ
ァとを有し、各キャッシュラインに対するＥｔａｇが、
アドレスインデックスと、キャッシュラインに記憶され
たデータブロックがデータプロセッサによって変更され
たデータを含むか否かを示すＥｔａｇ状態値とを記憶し
ている、複数のデータプロセッサを備え、データプロセ
ッサのそれぞれは、システムコントローラへメモリトラ
ンザクション要求を送る、システムコントローラに結合
された、マスタインターフェイスを含み、マスタインタ
ーフェイスは、（Ａ）読取り要求を生成することによっ
てキャッシュメモリのあらゆるキャッシュライン上のキ
ャッシュ誤りに応答するキャッシュコヒーレンス論理を
含み、かつ（Ｂ）キャッシュ誤りが変更されたデータを
含む犠牲になるべきキャッシュラインを必要とするとき
に、対応ＥｔａｇのＥｔａｇ状態値により、書戻しバッ
ファに該変更されたデータを有しているデータブロック
を記憶しかつ書戻し要求を生成し；システムコントロー
ラは、重複キャッシュタグのセット（Ｄｔａｇｓ）を含
み、各Ｄｔａｇは、Ｅｔａｇｓの一つに対応しかつＤｔ
ａｇ状態値及び対応Ｅｔａｇと同じアドレスインデック
スを記憶し；該Ｄｔａｇ状態値は、対応キャッシュライ
ンに記憶されたデータブロックがデータプロセッサによ
って変更されたデータを含むか否かを示し；システムコ
ントローラは、データプロセッサのそれぞれによる各メ
モリトランザクション要求を処理するメモリトランザク
ション要求論理を含み；メモリトランザクション要求論
理は、メモリトランザクション要求に基づいて有効から
無効状態値へ指定されたＤｔａｇ状態値を更新する論理
を含んでいる、Ｄｔａｇ状態値を更新するＤｔａｇ更新
論理を含み；メモリトランザクション要求論理は、デー
タプロセッサからのメモリトランザクション要求を実行
するトランザクション実行回路素子を含み、トランザク
ション実行回路素子は、書戻し要求によって指定された
アドレスに対応しているＤｔａｇがデータプロセッサの
別のものによるメモリトランザクション要求によって無
効にされたか否かを決定することによって各書戻し要求
を処理する無効回路素子を含み、無効回路素子は、Ｄｔ
ａｇインデックスが無効でないならば書戻し要求をアク
ティベートしかつＤｔａｇインデックスが無効であるな
らば書戻し要求を取り消し；システムコントローラのメ
モリトランザクション要求論理は、書戻しバッファのデ
ータブロックを主メモリに書込みかつ対応Ｄｔａｇの状
態値を無効にすることによってアクティベートされた書
戻し要求を処理する書戻し論理を含むコンピュータシス
テムによっても達成される。
【０００９】本発明では、無効回路素子は、主メモリへ
汚染犠牲者データブロックを送らないようにデータプロ
セッサに命令するデータプロセッサへ第１の応答メッセ
ージを送ることによって書戻し要求を取消し、かつ主メ
モリへ汚染犠牲者データブロックを送るべくデータプロ
セッサに命令するデータプロセッサへ第２の応答メッセ
ージを送ることによって書戻し要求をアクティベートす
るように構成してもよい。本発明では、データプロセッ
サは、第１のデータプロセッサを構成し、キャッシュメ
モリは、第１のキャッシュメモリを構成しかつマスタイ
ンターフェイスは、第１のマスタインターフェイスを構
成し；コンピュータシステムは、第２のキャッシュメモ
リを有している第２のデータプロセッサを更に含み；第
２のデータプロセッサは、システムコントローラへメモ
リトランザクション要求を送るための、システムコント
ローラに結合した、第２のマスタインターフェイスを含
み、メモリトランザクション要求は、読取り要求及び書
戻し要求を含み；メモリトランザクション要求論理は、
メモリトランザクション要求を処理するときにＤｔａｇ
ｓを更新するＤｔａｇ更新論理を含み、Ｄｔａｇ更新論
理は、第２のマスタインターフェイスによって送られた
メモリトランザクションを処理することが第１のキャッ
シュメモリに記憶されたデータの排他的所有権を要求す
るときに第１のキャッシュメモリのキャッシュラインに
対するＤｔａｇインデックスを無効にし；それにより第
２のマスタインターフェイスによって送られたメモリト
ランザクションは、第１のデータプロセッサにおける書
戻しバッファの汚染犠牲者キャッシュラインに対応して
いるＤｔａｇインデックスを無効にし、無効回路素子に
書戻し要求を取り消させるように構成してもよい。
【００１０】更に、本発明の上記目的は、主メモリ及び
それぞれがキャッシュメモリを有している複数のデータ
プロセッサに結合されたシステムコントローラを有して
いるパケット交換型キャッシュコヒーレントマルチプロ
セッサシステムにおいて書戻しトランザクションを取り
消す方法であって、キャッシュメモリの各キャッシュラ
インに対して一つのＥｔａｇを含んでいる、マスタキャ
ッシュタグ（Ｅｔａｇｓ）を各データプロセッサに記憶
し、各キャッシュラインに対するＥｔａｇが、アドレス
インデックスと、キャッシュラインに記憶されたデータ
ブロックがその対応データプロセッサによって変更され
たデータを含むか否かを示すＥｔａｇ状態値とを記憶し
ており；それが主メモリの中に書き戻されるまでキャッ
シュメモリから変位された汚染犠牲者データブロックを
各データプロセッサの書戻しバッファに記憶し；システ
ムコントローラに各キャッシュメモリのための重複タグ
（Ｄｔａｇｓ）のセットを記憶し、各ＤｔａｇがＤｔａ
ｇ状態値及び該対応Ｅｔａｇと同じアドレスインデック
スを含んでいるＥｔａｇｓの一つに対応しており；デー
タプロセッサからシステムコントローラへメモリトラン
ザクション要求を送り、メモリトランザクション要求
は、読取り要求及び書戻し要求を含み；各メモリトラン
ザクション要求は、読取られるかまたは書込まれるべき
関連データブロックに対するアドレスを指定し；少なく
とも一つのＤｔａｇの無効を要求しているデータプロセ
ッサの一つからのメモリトランザクション要求を処理し
て、少なくとも一つのＤｔａｇの状態値を有効から無効
状態値へ更新し；書戻し要求によって指定されたアドレ
スに対応しているＤｔａｇが無効であるか否かを決定
し；Ｄｔａｇが無効であるならば書戻し要求を取消し；
Ｄｔａｇが無効でないならば書戻し要求をアクティベー
トする：ことによってシステムコントローラによる処理
に対する書戻し要求をアクティベートし；書戻しバッフ
ァの対応するもののデータブロックを主メモリに書込み
かつ対応Ｄｔａｇｓの状態値を無効にすることによって
アクティベートされた書戻し要求を処理する方法によっ
ても達成される。
【００１１】本発明では、アクティベートする段階は、
主メモリへ汚染犠牲者データブロックを送らないように
データプロセッサに命令するデータプロセッサへ第１の
応答メッセージを送ることによって書戻し要求を取消
し、かつ主メモリへ汚染犠牲者データブロックを送るべ
くデータプロセッサに命令するデータプロセッサへ第２
の応答メッセージを送ることによって書戻し要求をアク
ティベートするように構成してもよい。本発明では、更
新段階は、データプロセッサの第２のものによって送ら
れたメモリトランザクションを処理することが第１のデ
ータプロセッサのキャッシュメモリに記憶されたデータ
の排他的所有権を要求するときに第１のデータプロセッ
サのキャッシュメモリのキャッシュラインに対するＤｔ
ａｇ状態値を無効状態値に更新することを含み；それに
より第２のデータプロセッサによって送られたメモリト
ランザクションは、第１のデータプロセッサにおける書
戻しバッファの汚染犠牲者キャッシュラインに対応して
いるＤｔａｇインデックスを無効にし、書戻し要求の取
消しをもたらすように構成してもよい。
【００１２】
【作用】まとめると、本発明は、キャッシュコヒーレン
トマルチプロセッサコンピュータシステムにおけるキャ
ッシュメモリから変位された汚染犠牲者の不要な書戻し
を取り消すためのシステム及び方法である。マルチプロ
セッサシステムは、システムコントローラに結合された
多数のサブシステム及び主メモリを有する。相互接続モ
ジュールは、システムコントローラから受け取った相互
接続制御信号に従って主メモリとサブシステムを相互接
続する。少なくともサブシステムの二つは、データプロ
セッサであり、それぞれが、データの多重ブロックを記
憶する対応キャッシュメモリ及び対応マスタキャッシュ
インデックスを有する。各マスタキャッシュインデック
スは、キャッシュメモリによって記憶された各データブ
ロックに対して一つのキャッシュタグを含んでいる、Ｎ
マスタキャッシュタグのセット（Ｅｔａｇｓ）を有す
る。各データプロセッサは、システムコントローラへ、
読取り及び書戻しトランザクションを含んでいる、メモ
リトランザクション要求を送り、かつデータプロセッサ
の他のものによりメモリトランザクション要求に対応し
ているシステムコントローラからキャッシュアクセス要
求を受け取るためのマスタインターフェイスを含む。デ
ータプロセッサは、各々関連トランザクションが終了す
るまで犠牲になったキャッシュラインを記憶するための
書戻しバッファを更に含む。
【００１３】システムコントローラは、データプロセッ
サによる各メモリトランザクション要求を処理し、どの
キャッシュメモリの一つ及び主メモリが要求しているデ
ータプロセッサに結合するかを決定し、要求しているデ
ータプロセッサを決定されたキャッシュメモリの一つ及
び主メモリに結合するように対応している相互接続制御
信号を相互接続モジュールに送り、かつ決定されたキャ
ッシュメモリの一つ及び主メモリへまたはそれらから一
つのデータパケットを送信または受信すべく要求してい
るデータプロセッサを促すために応答メッセージを要求
しているデータプロセッサに送るメモリトランザクショ
ン要求論理を含む。システムコントローラは、データプ
ロセッサのそれぞれに対するＮ重複キャッシュタグのセ
ット（Ｄｔａｇｓ）を有している重複キャッシュインデ
ックスを保持し、データプロセッサのそれぞれに対する
Ｎ重複キャッシュタグのセットは、マスタキャッシュタ
グの対応セットと同じ数のキャッシュタグを有してい
る。各マスタキャッシュタグは、マスタキャッシュ状態
及びアドレスタグを示す；各マスタキャッシュタグに対
応している重複キャッシュタグは、第２のキャッシュ状
態及び対応しているマスタキャッシュタグと同じアドレ
スタグを示す。システムコントローラは、重複キャッシ
ュインデックスにＮｔｈ＋１エントリを含み、Ｎｔｈ＋
１エントリは、関連データプロセッサの書戻しバッファ
に記憶された犠牲になったキャッシュラインのキャッシ
ュ状態に対応している。
【００１４】システムコントローラは、データプロセッ
サからのメモリトランザクション要求を実行する論理回
路素子を含み、かつ犠牲になったキャッシュラインに対
応しているＤｔａｇインデックスが無効であるか否かを
決定するために所与のデータプロセッサからの各書戻し
要求を処理する無効回路素子を含む。特に、第１のデー
タプロセッサが第２のデータプロセッサからの書戻し要
求の対象である同じキャッシュラインを無効にするメモ
リトランザクションを実行したならば、書戻されるべき
そのキャッシュラインのデータが無効にされかつ第１の
データプロセッサによって重ね書きされるので、書戻し
は、不要である。無効回路素子は、書戻し要求で指定さ
れたアドレスに対するＤｔａｇインデックスが無効でな
いならば書戻しトランザクションに関連した主メモリへ
のデータ転送を実行させ、かつＤｔａｇインデックスが
無効であるならば書戻し要求を取り消す。本発明の更な
る目的及び特徴は、添付した図面を参照して以下の実施
例及び添付した特許請求の範囲から容易に理解できるで
あろう。
【００１５】
【実施例】本発明の実施例を説明する前にこの文書で使
用する用語を以下に説明する。 キャッシュコヒーレンス(Cache Coherence) ：各データ
ブロックの全てのコピーを一定に保つことである。 タグ(Tag) ：タグは、一つのキャッシュラインの状態を
示しかつキャッシュラインに記憶されたデータブロック
に対するアドレスの上位アドレスビットを記憶するため
のキャッシュインデックスにおける記録である。 Ｅｔａｇ：キャッシュメモリに対するキャッシュタグの
主アレーである。Ｅｔａｇアレーは、ＵＰＡポートのデ
ータプロセッサモジュールによってアクセスされかつ更
新される。 Ｄｔａｇ：システムコントローラによって保持されるキ
ャッシュタグの重複アレー。 相互接続(Interconnect)：データプロセッサ、Ｉ／Ｏプ
ロセッサ及びそれらのポートを相互接続するシステム構
成素子のセットである。“相互接続”は、好ましい実施
例においてシステムコントローラ１１０、相互接続モジ
ュール１１２、データバス１１６、アドレスバス１１
４、及び応答バス１２０（Ｓ＿Ｒｅｐｌｙに対して）、
１２２（Ｐ＿Ｒｅｐｌｙに対して）を含む。 犠牲者(Victim)：キャッシュライン／から変位されたデ
ータブロック。 汚染犠牲者(Dirty Victim)：別のデータブロックによる
キャッシュからのその変位の前に関連データプロセッサ
によって更新されたデータブロック。汚染犠牲者は、本
発明では同じデータブロックが書戻しトランザクション
が“アクティブ”になる前に別のデータプロセッサによ
って無効にされるならば書戻しを取り消すことができる
ことを除いて、主メモリに通常書き戻されなければなら
ない。 ライン(Line)：単一のデータブロックを記憶するために
用いられるキャッシュメモリにおけるメモリのユニット
である。 無効(Invalidate)：適切な状態値をキャッシュラインタ
グに書き込むことによってキャッシュラインの状態を
“無効”に変えること。 マスタクラス(Master Class)：データプロセッサに対す
るＵＰＡポートにおける独立要求キュー(independentre
quest queue) 。Ｋマスタクラスを伴うＵＰＡポートを
有しているデータプロセッサは、Ｋマスタクラスのそれ
ぞれにおいてトランザクション要求を発行することがで
きる。各マスタクラスは、トランザクション要求をシス
テムコントローラに発行するためのそれ自体の要求ＦＩ
ＦＯバッファ並びにトランザクション要求に応じてデー
タパケットを受け取るためのそれ自体の独特なインバウ
ンドデータバッファ及び送信されるべきデータパケット
を記憶するためのそれ自体のアウトバウンドデータバッ
ファを有する。 書戻し(Writeback) ：キャッシュメモリから主メモリに
変更したデータをコピーすること。
【００１６】次に、この文書で使用する略語を以下に説
明する。 ＤＶＭＡ：直接仮想メモリアクセス（ＤＭＡ、この文書
の目的に対する直接メモリアクセスと同じ）。 ＤＶＰ：汚染犠牲者の保留(dirt victim pending) 。 Ｉ／Ｏ：入力／出力 ＩＶＰ：私を無効にさせる警告(Invalidate me Advisor
y) ＭＯＥＳＩ：５つのＥｔａｇ状態：排他的変更（Ｍ），
共有変更（Ｏ），排他的クリーン（Ｅ），共有クリーン
（Ｓ）、無効（Ｉ）。 ＭＯＳＩ：４つのＤｔａｇ状態：排他的及び潜在的変更
（Ｍ），共有変更（Ｏ），共有クリーン（Ｓ）、無効
（Ｉ）。 ＮＤＰ：データタグ存在なし。 ＰＡ［ｘｘｘ］：物理アドレス［ｘｘｘ］。 ＳＣ：システムコントローラ。 ＵＰＡ：汎用ポートアーキテクチャ(Universal Port Ar
chitecture) 。 次に、添付した図面を参照して本発明の実施例を説明す
る。
【００１７】図１を参照すると、本発明のコンピュータ
アーキテクチャを組み込んでいるマルチプロセッサコン
ピュータシステム１００が示されている。マルチプロセ
ッサコンピュータシステム１００は、一組の“ＵＰＡモ
ジュール”を含む。ＵＰＡモジュール１０２は、データ
プロセッサ並びにＩ／Ｏハンドラー等のようなスレーブ
装置を含む。各ＵＰＡモジュール１０２は、ここでＵＰ
Ａポートと呼ばれる、ポート１０４を有する。“ＵＰ
Ａ”は、“汎用ポートアーキテクチャ(UniversalPort A
rchitecture) ”を意味する。簡略化のために、ＵＰＡ
モジュール及びそれらの関連ポートは、ここで言われて
いるポートまたはＵＰＡポートがポート及びその関連Ｕ
ＰＡモジュールの両方を含むということを理解した上
で、しばしば纏めて“ポート”または“ＵＰＡポート”
と呼ばれる。システム１００は、複数のメモリバンク１
０９Ｂａｎｋ0 〜Ｂａｎｋm に分割されうる、主メモリ
１０８、システムコントローラ１１０、及びポート１０
４と主メモリ１０８を相互接続する相互接続モジュール
１１２を更に含む。相互接続モジュール１１２は、シス
テムコントローラ１１０からのデータ経路設定信号の制
御下で、ポート１０４と他のポート１０４の間またはポ
ート１０４とメモリバンク１０９の間にデータ経路を形
成することができる。相互接続モジュール１１２は、各
ＵＰＡポート及びメモリモジュールに対して選択可能な
アクセスポートを有する単一の、共有データバスのよう
に簡単でありうるし、またはｍのメモリバンクに対する
ｍのポート及びｎのＵＰＡポートに対するｎのポートを
有している多少複雑なクロスバースイッチでありうる
し、或いはこれら二つの組合せでありうる。本発明は、
使用する相互接続モジュール１１２の型に依存しないの
で、本発明は、多くの異なる相互接続モジュール構造に
用いることができる。
【００１８】ＵＰＡポート１０４は、それぞれが個別に
動作する、パケット交換型アドレスバス１１４及びパケ
ット交換型データバス１１６を介して相互接続モジュー
ル１１２及びシステムコントローラ１１０とそれぞれイ
ンターフェイスする。ＵＰＡモジュールは、ＵＰＡポー
トに論理的にプラグ接続する。ＵＰＡモジュール１０２
は、データプロセッサ、Ｉ／Ｏバスへのインターフェイ
スを有するＩ／Ｏコントローラ、またはグラフィックフ
レームバッファを含みうる。好ましい実施例のＵＰＡ相
互接続アーキテクチャは、３２までのＵＰＡポート、及
び相互接続の多重アドレス及びデータバスを支持する。
４つのＵＰＡポート１０４までは、同じアドレスバス１
１４を共有し、かつ分散型アービトレーションプロトコ
ルでそのマスタシップをアービトレート（裁定・調停）
することができ。システムコントローラ１１０は、集中
コントローラでありかつ次の機能を実行する：コヒーレ
ンス制御；メモリ及びデータ経路制御；多重アドレスバ
スに対するアドレスクロスバーのような接続性。
【００１９】システムコントローラ１１０は、相互接続
モジュール１１２を制御し、かつ二つのＵＰＡポート１
０４の間、またはＵＰＡポート１０４とメモリ１０８の
間のデータの転送をスケジュール（計画）する。本発明
のアーキテクチャは、任意の数のメモリバンク１０９を
支持する。システムコントローラ１１０は、両方の資源
の最大利用に対するデータ経路スケジューリングと共に
メモリアクセスタイミングを制御する。システムコント
ローラ１１０、相互接続モジュール１１２、及びメモリ
１０８は、“相互接続ドメイン”であり、かつそれらの
対応ＵＰＡポート１０４によってＵＰＡモジュール１０
２に結合される。相互接続ドメインは、ＵＰＡモジュー
ル１０４にも供給される、システムクロック１１８によ
って生成された、集中分散型システムクロック信号に完
全同期する。望ましいならば、各ＵＰＡモジュール１０
２は、その専用内部クロックをシステム相互接続クロッ
クに同期することができる。この文書におけるクロック
信号への全ての参照は、特に示さない限り、システムク
ロックに言及する。各ＵＰＡアドレスバス１１４は、３
６ビット双方向性パケット交換要求バスであり、１ビッ
ト奇数パリティを含む。それは、４１ビットの物理アド
レス空間のアドレスビットＰＡ［４０：４］並びにトラ
ンザクション識別情報を担持する。
【００２０】図１及び図２を参照すると、各ＵＰＡアド
レスバス１１４上に４つまでのＵＰＡポート１０４を有
して、システムに多重アドレスバス１１４が存在しう
る。ＵＰＡアドレスバスの正確な数は、可変であり、か
つシステムスピード要求に一般に依存する。アドレスバ
ス１１４上により多くのポートを設置することは、アド
レスバス上の信号伝送を遅くするので、アドレスバス毎
のポートの最大数は、アドレスバスに必要な信号伝送ス
ピードによって決定される。データ経路回路素子（即
ち、相互接続モジュール１１２）及びアドレスバス１１
４は、個別にスケーラブル（計量可能）である。結果と
して、相互接続モジュール１１２の設計に関連したスピ
ード／費用のトレードオフに関する決定に全く独立して
アドレスバスにわたるトランザクション要求の伝送に対
するスピード／費用のトレードオフを最適化するように
所与の数のプロセッサに対して、アドレスバスの数は、
増大または減少することができる。図３は、好ましい実
施例の４つの全てのインターフェイス（以下に詳述）を
有しているＵＰＡポートによって受信及び送信された信
号の完全なセットを示す。表１は、図３に示した信号の
それぞれの短い説明を供給する。
【００２１】
【表１】
【００２２】
【表２】
【００２３】
【表３】
【００２４】
【表４】
【００２５】
【表５】
【００２６】ＵＰＡアドレスバス１１４上の有効パケッ
トは、ＵＰＡ＿Ａｄｄｒ＿ｖａｌｉｄ信号をアサートす
るドライバ（即ち、ＵＰＡポート１０４またはシステム
コントローラ１１０）によって識別される。システムコ
ントローラ１１０は、システム１００の各ＵＰＡアドレ
スバス１１４に接続される。ＵＰＡポート１０４及びシ
ステムコントローラ１１０は、分散型アービトレーショ
ンプロトコルを用いて各ＵＰＡアドレスバス１１４の使
用に対してアービトレートする。ＵＰＡポートは、共有
ＵＰＡアドレスバス１１４上の他のＵＰＡポートと直接
通信しない。その代わり、要求しているＵＰＡポート
が、アドレス指定されたＵＰＡポートへのアクセスを要
求する要求パケットを生成するときに、システムコント
ローラ１１０は、要求パケットを再送信しかつそのＵＰ
Ａ＿Ａｄｄｒ＿ｖａｌｉｄ信号で宛先ＵＰＡポートを修
飾すること(qualifying)によってスレーブアクセスをア
ドレス指定されたＵＰＡポートに前進させる。また、Ｕ
ＰＡポートは、キャッシュコヒーレンスを保持するため
にＵＰＡアドレスバス上を“スヌープ(snoop) ”しな
い。システムコントローラ１１０は、後述する書込み−
無効キャッシュコヒーレンスプロトコルを用いて、その
対応ＵＰＡモジュールがキャッシュメモリを含むそれら
ＵＰＡポートに代わってスヌーピングを実行する。
【００２７】ＵＰＡポート１０４に結合されたＵＰＡア
ドレスバス１１４及びＵＰＡデータバス１１６は、独立
である。アドレスは、以下に説明する順序規則を介して
そのデータに関連（対応）付けられる。ＵＰＡデータバ
スは、１２８ビットのクワッドワード(quad-word) 双方
向データバス、プラス１６の付加ＥＣＣ（誤り訂正コー
ド）ビットである。“ワード(word)”は、３２ビット、
４バイトのデータであるべくここで画定される。クワッ
ドワードは、４つのワード、または１６バイトから構成
されている。ある実施例では、システム１１０の全てま
たはあるデータバス１１６は、６４ビットのダブルワー
ド双方向データバス、ＥＣＣに対するプラス８の付加ビ
ットでありうる。ＥＣＣビットは、１２８ビット幅デー
タバスに対する二つの８ビットハーフに分割される。６
４ビット幅のＵＰＡデータバスは、多くの信号ラインの
半分を有するけれども、それは、１２８ビット幅ＵＰＡ
データバスと同じトランザクション毎のバイト数を担持
するが、しかしクロックサイクルの数の二倍においてで
ある。好ましい実施例では、コヒーレントデータ転送の
最小ユニットは、６４バイトであり、１２８ビットのＵ
ＰＡデータバス上の４つの連続システムクロックサイク
ルの間中に１６バイトの４つの転送を必要とする。
【００２８】ＵＰＡマスタポートとも呼ばれる、“マス
タ”ＵＰＡポートは、データ転送トランザクションを始
動（開始）することができるものであるべくここで画定
される。全てのデータプロセッサＵＰＡモジュールは、
マスタＵＰＡポート１０４を有さなければならない。あ
るデータ処理能力を含むうる、グラフィック装置は、一
般にスレーブインターフェイスだけを有するということ
に注目。スレーブインターフェイスは、以下に説明す
る。この文書の目的に対して、“データプロセッサ”
は、データを主メモリから読取りかつ主メモリに書込む
プログラマブルコンピュータまたはデータ処理装置（例
えば、マイクロプロセッサ）であるべく画定される。大
部分の、だが全てである必要はない、“データプロセッ
サ”は、関連キャッシュメモリを有する。例えば、Ｉ／
Ｏコントローラは、データプロセッサでありそのＵＰＡ
ポートは、マスタＵＰＡポートである。しかしながら、
多くの場合、Ｉ／Ｏコントローラは、キャッシュメモリ
を有していない（または少なくともコヒーレンス・ドメ
インにデータを記憶するキャッシュメモリでない）。キ
ャッシングＵＰＡマスタポートは、コヒーレントキャッ
シュも有するデータプロセッサに対するマスタＵＰＡポ
ートである。キャッシングＵＰＡマスタポートは、キャ
ッシュコヒーレンスプロトコルに加わる（関係する）。
【００２９】“スレーブ”ＵＰＡポートは、データ転送
トランザクションを開始（始動）できないが、そのよう
なトランザクションの受容者(recipient) であるもので
あるべくここで画定される。スレーブポートは、システ
ムコントローラからの要求に応答する。スレーブポート
は、プログラムされたＩ／Ｏに対するそれに関連したア
ドレス空間を有する。マスタＵＰＡポート内の“スレー
ブポート”（即ち、マスタＵＰＡポート内のスレーブイ
ンターフェイス）もキャッシュブロックに対するコピー
バック要求を取り扱い、かつデータプロセッサを含むＵ
ＰＡポートにおいて割込みトランザクションを取り扱
う。８ＥＣＣビットの各セットは、Shigeo Kaneda の６
４ビットＳＥＣ−ＤＥＣ−Ｓ４ＥＤコードを担持する。
相互接続は、ＥＣＣを生成または検査しない。データを
供給している各ＵＰＡポートは、対応ＥＣＣビットを生
成し、かつデータを受け取っているＵＰＡポートは、Ｅ
ＣＣビットを検査する。マスタ機能を有するＵＰＡポー
トは、ＥＣＣを支持する。グラフィック・フレームバッ
ファを含んでいるスレーブ専用ＵＰＡポートは、ＥＣＣ
を支持する必要がない（ＵＰＡ＿ＥＣＣ＿Ｖａｌｉｄ信
号を参照）。
【００３０】ＵＰＡデータバス１１６は、大域共有型共
通データバス(globally shared common data bus) では
ない。図１及び図２に示すように、システムに一つ以上
のＵＰＡデータバス１１６が存在しうるし、かつ正確な
数は、インプリメンテーションに固有のものである。デ
ータは、１２８ビット幅のＵＰＡデータバス上でクロッ
クサイクル毎に１６バイトのユニットで常に転送され、
かつ６４ビット幅のＵＰＡデータバス上で２クロックサ
イクル毎に１６バイトのユニットで常に転送される。好
ましい実施例における各キャッシュラインの大きさは、
６４バイト、または１６の３２ビットワードである。以
下に詳述するように、６４バイトは、キャッシュデータ
の転送を含んでいる全トランザクションに対するデータ
転送の最小ユニットである。即ち、相互接続を介して転
送されたキャッシュデータの各データパケットは、６４
パケットである。非キャッシュデータの転送は、クワッ
ドワード内のどのバイトが転送されるデータを含むかを
示すべく１６ビット・バイトマスクで修飾された、単一
クワッドワード伝送内で１〜１６バイトを転送すること
ができる。
【００３１】システムコントローラ１１０は、ここでＳ
＿ＲＥＰＬＹと呼ばれる信号を用いてＵＰＡデータバス
１１６上のデータ転送をスケジュールする。ブロック転
送に対して、連続クワッドワードがメモリから連続クロ
ックサイクルで読取られるかまたは書込まれることがで
きないならば、ＵＰＡ＿Ｄａｔａ＿Ｓｔａｌｌ信号は、
ＵＰＡポートへシステムコントローラ１１０によってア
サートされる。６４バイトデータブロックのコヒーレン
トブロック読取り及びコピーバックトランザクションに
対して、物理アドレスビットＰＡ［５：４］上にアドレ
ス指定されたクワッドワード（１６バイト）は、最初に
送付され、かつ連続クワッドワードが表２に示されたラ
ップ順序(wrap order)で送付される。アドレス指定され
たクワッドワードは、要求しているデータプロセッサ
が、関連データブロックの最後のクワッドワードの受容
の前にアドレス指定されたクワッドワードを処理するこ
とを受け取りかつ始めることができるように最初に送付
される。このようにして、キャッシュ更新トランザクシ
ョンに関連した待ち時間は、低減される。６４バイトデ
ータブロックの非キャッシュブロック読取り及びブロッ
ク書込みは、６４バイトブロック・バウンダリ（ＰＡ
［５：４］＝０×０）上に常に位置合わせされる。
【００３２】これら６４バイトデータパケットは、付加
アドレス、アドレスタグ、またはトランザクションタグ
なしで送付される。アドレス情報及びデータは、独立の
バス上で独立に送信される。これは効率的であるが、入
力(incoming)データパケットをキャッシュミスデータ要
求と一致させるために、順序制約(ordering constrain
t) が適用されなければならない：データパケットは、
各マスタクラス内の対応要求と同じ順序でＵＰＡポート
に送信されなければならない。（異なるマスタクラスに
おいてデータ要求に対する順序要求事項はない。）この
順序制約がフォローされたときに、各入力データパケッ
トは、対応マスタクラスに対する最も長く顕著な(longe
st outstanding) キャッシュミストランザクション要求
に応答しなければならない。
【００３３】
【表６】
【００３４】要求及び応答メッセージ トランザクションは、“要求”メッセージによって始動
（開始）されかつ“応答”の受容により実行される。Ｕ
ＰＡポートによる要求は、“ポート要求”を意味する、
Ｐ＿ＲＥＱとここでラベル付けされる。ポート要求は、
ＵＰＡポートのアドレスバス１１４を介して送信され
る。アドレスバス１１４が一つ以上のＵＰＡポートによ
って共有されるならば、要求しているポートは、それが
アドレスバスを成功裏にアービトレートした後でのみそ
の要求を送信する。各ポート要求は、Ｓ＿ＲＥＰＬＹと
呼ばれる応答メッセージを介してシステムコントローラ
１１０によって肯定応答(acknowledge) される。システ
ムコントローラ１１０から各ＵＰＡポートへ５ビット応
答メッセージを一方向に送る各ＵＰＡポートに対する、
専用二地点間５ビットシステム応答バス、Ｓ＿ＲＥＰＬ
Ｙバス１２０が存在する。システムコントローラ１１０
は、トランザクション要求に肯定応答してＳ＿ＲＥＰＬ
Ｙバス１２０上の応答コードを駆動し、かつＵＰＡデー
タバス１１６上のデータのソーシング（供給）及びシン
キング（沈降）を協調する。特に、システムコントロー
ラ１１０は、システムコントローラ１１０が要求された
トランザクションを実行するために必要なデータ経路を
設定することを準備するときか、またはトランザクショ
ン（無効トランザクション要求のような）がデータ転送
を含まないならば要求されたトランザクションが終了し
たときにＰ＿ＲＥＱに応じてＳ＿ＲＥＰＬＹを生成す
る。Ｓ＿ＲＥＰＬＹメッセージは、システムコントロー
ラが対応設定信号を相互接続モジュール１１２へ送るの
と本質的に同じ時にシステムコントローラによって生成
される。
【００３５】システムコントローラ１１０によって開始
（始動）された各トランザクションは、要求が指向され
るＵＰＡポート１０４に結合されたアドレスバス１１４
上にＳ＿ＲＥＱ（即ち、システムコントローラ要求）メ
ッセージを送ることによって開始（始動）される。シス
テムコントローラ１１０によって開始されたトランザク
ションは、一般に、ＵＰＡポートによるトランザクショ
ン要求に応じてシステムコントローラ１１０によって実
行された“ネストされたトランザクション”である。例
えば、ＵＰＡポートによるある一定のメモリトランザク
ション要求は、要求されたデータブロックに対する他の
ＵＰＡポートの全てのキャッシュエントリが、システム
コントローラが要求されたデータブロックを要求してい
るＵＰＡポートのキャッシュへ転送できる前に、無効に
されることを要求しうる。キャッシュ無効は、そのキャ
ッシュが要求されたデータブロックを記憶する各ＵＰＡ
ポートへのトランザクション要求を行っているシステム
コントローラによって実行される。各ＵＰＡポート１０
４は、システムコントローラ要求に肯定応答するために
そのポートによって用いられる専用二点間５ビットポー
ト応答バス、Ｐ＿ＲＥＰＬＹ、１２２を有する。
【００３６】全てのシステムコントローラ要求は、ター
ゲットＵＰＡポートの“スレーブポート”部分に指向さ
れる。ＵＰＡポートのスレーブポートは、要求されたデ
ータが読取り要求に対して準備され、送信されたデータ
が書込み要求に対して吸収され、キャッシュ無効が無効
要求に対して終了し、割込みが割込み要求に対して取り
扱われたことを示すためにシステムコントローラ１１０
から受け取ったトランザクションに肯定応答してＰ＿Ｒ
ＥＰＬＹバス１２２上の応答コードを駆動する。システ
ムコントローラ１１０は、要求しているＵＰＡポートへ
のそのＳ＿ＲＥＰＬＹメッセージの送信をトリガするた
めにＵＰＡスレーブポートから受け取ったＰ＿ＲＥＰＬ
Ｙ肯定応答メッセージを用いる。
【００３７】キャッシュメモリ、タグ及びスヌープバス 図１を参照すると、キャッシュメモリ１３０を含む各Ｕ
ＰＡモジュール１０２に対して、Ｅｔａｇｓと呼ばれる
一組の主キャッシュタグを有している主キャッシュイン
デックス１３２が保持される。ほとんどのインプリメン
テーション（実施）では、キャッシュメモリ１３０は、
ＵＰＡモジュール１０２のデータプロセッサ１７８（図
４に示す）が埋め込み型一次レベルまたは二次レベルキ
ャッシュを一般に含むので、“二次レベルキャッシュ”
または“三次レベルキャッシュ”であるということが理
解されるべきである。重複キャッシュタグは、各データ
プロセッサに対する最外側直接マップ型コヒーレントキ
ャッシュに対してだけ保持され、他の低次レベルキャッ
シュは、ＵＰＡポート専用であると考えられかつ完全内
包(perfect inclusion) を通してＵＰＡポートによって
コヒーレントに維持される。キャッシュメモリ１３０の
各ラインに対して一つのＥｔａｇが存在し、キャッシュ
の各ラインは、一つの６４バイト（１６ワード）データ
ブロックを記憶する。好ましい実施例では、各Ｅｔａｇ
は、タグ状態とキャッシュラインに記憶された６４バイ
トブロックのアドレスを識別する一組のアドレスビット
とを記憶する。
【００３８】上述したように、キャッシュブロックの大
きさは、６４バイトである。キャッシュコヒーレンスの
ユニットも６４バイトである。各ＵＰＡポートは、異な
る大きさのキャッシュを有することができる。更に、好
ましい実施例では、直接マップ型キャッシュメモリだけ
がデータプロセッサ及びＩ／Ｏ・ＵＰＡポートに用いら
れる。Ｉ／Ｏ・ＵＰＡポートは、種々のキャッシュメモ
リ構造を有しうる。そのようなキャッシュメモリ構造を
支持するシステムコントローラは、システムコントロー
ラのそのような構造の専用重複タグを通してインプリメ
ント（実施）される。好ましい実施例では、Ｉ／Ｏ・Ｕ
ＰＡポートは、システムコントローラにおいて対応する
数のＤｔａｇｓを有する複数の完全関連コヒーレントバ
ッファを有する。標準であるように、データブロックを
識別するために必要なアドレスビットの数は、キャッシ
ュメモリの大きさ及びキャッシュメモリにマップされた
アドレス空間の大きさに依存する。例えば、８ギガバイ
トのアドレス空間、及び５１２キロバイトの直接マップ
型キャッシュメモリに対して、１４のアドレスビットが
キャッシュメモリの各ラインのデータブロックを識別す
るために必要である。即ち、指定バイトに対して３３ビ
ットアドレスＰＡ［３２：０］、６４バイトラインを有
する５１４キロバイトキャッシュメモリに記憶された対
応６４バイトデータブロックに対して２７ビットアドレ
スＰＡ［３２：６］を与えると、データブロックの完全
アドレスの１４の上位アドレスビットＰＡ［３２：１
９］は、データブロックを識別するためにキャッシュタ
グに記憶され、データブロックのアドレスの次の１３の
ビットＰＡ［１８：６］は、データブロックが記憶され
るのはどのキャッシュラインであるかを決定する。シス
テム１００では、１テラバイトコヒーレントアドレス空
間ＰＡ［３９：０］及び５１２キロバイト直接マップ型
キャッシュライン１３０で、各Ｅｔａｇは、キャッシュ
メモリの対応ラインに記憶されたデータブロックの全ア
ドレスの２１の上位ビットを記憶することが必要であ
る。
【００３９】キャッシュインデックスに記憶されるアド
レスビットの数、従って各マスタＵＰＡポートに対する
キャッシュサイズは、後に詳述するように、各ＵＰＡポ
ートのポートＩＤレジスタ１５８をプローブすることに
よりシステム初期化ソフトウェアによって決定される。
マルチプロセッサシステムにおけるそのコヒーレントキ
ャッシュへのプロセッサの参照とのスヌープ干渉（障
害）を回避するために、タグの重複セット（ＵＰＡモジ
ュールのＥｔａｇ１３２をミラーする）Ｄｔａｇｓ１３
４は、システム１００の他のキャッシュメモリとコヒー
レントに維持されるべきであるキャッシュメモリを有し
ている各ＵＰＡモジュールに対するシステムコントロー
ラ１１０によって保持される。Ｄｔａｇｓ１３４は、直
接マップ型キャッシュメモリを支持する。各Ｅｔａｇエ
ントリに対して、システムコントローラ１１０によるＤ
ｔａｇｓ上のルックアップが、そのＥｔａｇｓへのプロ
セッサアクセスと干渉することなくデータブロックに対
する対応Ｅｔａｇ状態を正確に示すような、対応Ｄｔａ
ｇｓエントリが存在する。スヌープバス１４０は、シス
テムのキャッシュ可能なアドレス空間の大きさ（主メモ
リ空間の大きさ）に対応している全ての関連物理アドレ
スビットＰＡ［４０：６］を担持するように構成された
アドレスバスである。スヌープバスは、二つの双方向ビ
ットライン、マッチ（整合）信号ライン及び各Ｄｔａｇ
アレー１３４に対する書込み制御ラインを更に含む。二
つのビットラインは、Ｄｔａｇｓが読み取られたときに
２ビットのキャッシュライン状態をＤｔａｇｓアレー１
３４からシステムコントローラ１００へ運び、かつシス
テムコントローラ１１０がＤｔａｇｓを更新するときに
２ビット更新型ラインキャッシュを送信するために用い
られる。特定Ｄｔａｇアレーのためのマッチラインは、
スヌープバス１４０上のアドレスが関連キャッシュメモ
リに記憶されたデータブロックのアドレスとマッチする
か否かを示しているマッチ信号を担持する。マッチ信号
は、マッチ信号は、キャッシュメモリの主インデックス
（即ち、Ｅｔａｇアレー）の動作に干渉することなくＤ
ｔａｇアレーから生成されるということを除いて、同じ
アドレスで表されたときにキャッシュメモリの主キャッ
シュインデックスによって生成されたキャッシュ・ヒッ
ト／ミス信号と同等である。
【００４０】スヌープバス１４０は、アドレスバス１１
４と独立にかつデータバス１１６と独立にスケーラブル
である。それゆえに、用いられた並列スヌープバス１４
０の数及び各スヌープバス１４０を装填するＤｔａｇア
レー１３４の数は、アドレス及びデータバス１１４，１
１６のスピード要求事項への依存性なしに、Ｄｔａｇル
ックアップ及び更新動作のスピード要求事項だけに基づ
くことができる。
【００４１】ＵＰＡポートモデル 各ＵＰＡポート１０４は、ポートＩＤまたはＵＰＡ＿Ｐ
ｏｒｔ＿ＩＤ（図３参照）と呼ばれる、固有の５ビット
値によって識別される。これは、システム１００におい
て最大で３２のＵＰＡポートを許容する。図４を参照す
ると、各ＵＰＡポートは、多くとも４つの機能インター
フェイスを有することができる：マスタインターフェイ
ス１５０、スレーブインターフェイス１５２、割込み装
置(interrupter) インターフェイス１５４及び割込みハ
ンドラーインターフェイス１５６。全てのＵＰＡポート
は、ＵＰＡスレーブインターフェイス１５２及びポート
ＩＤレジスタ１５８を含む。ポートＩＤレジスタ１５８
は、その能力（機能）をシステムコントローラ１１０に
伝達するためにＵＰＡポート１０４によって使用され
る。図４に示されるように、これらのインターフェイス
は、多数のキューを含む。スレーブインターフェイス１
５２は、トランザクション要求（ＰＲＥＱ，ＳＲＥ
Ｑ）、割込み要求（ＩＮＴ）、及び要求に関連したデー
タ（ＰＲＥＱ＿ＤＱ，ＩＮＴ＿ＤＱ）を受け取るための
入力要求キューを含む。マスタインターフェイス１５０
は、アウトバウンド要求に対するキューＣ０，Ｃ１を含
みかつ各マスタクラスに対するインバウンド及びアウト
バウンドデータキューＩＤＱ０，ＯＤＱ０，ＩＤＱ１，
ＯＤＱ１を随意に含む。
【００４２】以下の説明のあるものは、特定のトランザ
クション及び応答メッセージを参照する。全てのそのよ
うなトランザクション及び応答メッセージは、“トラン
ザクションの詳細な説明”と題されたこの文書の部分に
記載される。ポートＩＤレジスタ１５８のフィールド
は、以下のようである：ＩＤフィールド１６０は、ポー
トに関連したＵＰＡモジュールを識別する１６ビットフ
ィールドであり、製造者のＩＤ（サン・マイクロシステ
ムズ，Ｉｎｃ．によって割り当てられた）に対する６ビ
ット、モジュールまたはプロセッサの型（製造者によっ
て割り当てられた）に対する６ビット、及びモジュール
・バージョン／リビジョン番号（製造者によって割り当
てられた）に対する４ビットを含んでいる。ＵＰＡＣＡ
Ｐフィールド１６１は、ＵＰＡポートの能力（機能）を
示すための５ビットマスクフィールドである。ＵＰＡが
マスタインターフェイスを有するならばＵＰＡＣＡＰ
［０］がセットされる。ＵＰＡモジュールがキャッシュ
（ＵＰＡポートを“キャッシュマスタ”にする）を有す
るならばＵＰＡＣＡＰ［１］がセットされる。
【００４３】ＵＰＡポートがＵＰＡ＿Ｓｌａｖｅ＿Ｉｎ
ｔ＿Ｌ信号を用いて割込み装置インターフェイスを有す
るならばＵＰＡＣＡＰ［２］がセットされる。このビッ
トは、スレーブ専用ＵＰＡポートによって主にセットさ
れる。ソフトウェアは、割込みハンドラーに対応してい
るターゲット−ＭＩＤをこのＵＰＡポートに割り当て
る。ＵＰＡポートがＰ＿ＩＮＴ＿ＲＥＱトランザクショ
ン要求プロトコルを用いて割込み装置インターフェイス
を有するならばＵＰＡＣＡＰ［３］がセットされる。ソ
フトウェアは、割込みハンドラーに対応しているターゲ
ット−ＭＩＤをこのＵＰＡポートに割り当てる。ＵＰＡ
ポートが割込みハンドラーインターフェイスを有するな
らばＵＰＡＣＡＰ［４］がセットされる。システムコン
トローラは、このビットがセットされたときにだけＰ＿
ＩＮＴ＿ＲＥＱ割込み要求を他のＵＰＡポートからこの
ポートに進める。ＥＣＣＮｏｔＶａｌｉｄフィールド１
６２は、このＵＰＡポートがＥＣＣを支持しないことを
示すための１ビットフィールドである。このフィールド
は、データを供給するときにＵＰＡポートがＥＣＣを生
成できるならば０×０にセットされる。データを供給す
るときにＵＰＡポートがＥＣＣ生成を支持しないならば
それは０×１にセットされ、かつＥＣＣチェッキングが
できないことを受容ＵＰＡポートに示すことをシステム
コントローラ１１０に要求する。ＥＣＣＮｏｔＶａｌｉ
ｄが０×１にセットされたときに、ＵＰＡポートは、Ｕ
ＰＡデータバス上のＥＣＣチェッキングを支持しないし
ＵＰＡアドレスバス上のパリティチェッキングも支持し
ない。
【００４４】ＯＮＥＲＥＡＤフィールド１６４は、この
ＵＰＡポートが一度にそれへの一つの顕著な（突出し
た）スレーブ読取りＰ＿ＲＥＱトランザクションだけを
支持することを示すための１ビットフィールドである。
ＯＮＥＲＥＡＤフィールドがセットされたならば、この
ＵＰＡポートは、Ｐ＿ＲＡＢ＿ＲＥＰＬＹ及びＰ＿ＲＡ
ＳＰ＿ＲＥＰＬＹメッセージを発行できず、それは、Ｐ
＿ＲＡＳＢ＿ＲＥＰＬＹ応答メッセージを用いなければ
ならない。結果として、ＯＮＥＲＥＡＤフィールドがセ
ットされたならば、このＵＰＡポートは、スレーブアク
セスに対してそれに指向されたＰ＿ＮＣＲＤ＿ＲＥＱ及
びＰ＿ＮＣＢＲＤ＿ＲＥＱトランザクションに対してＰ
＿ＲＡＳＢ応答を用いる。以下に説明するように、シス
テムコントローラは、ＵＰＡポートに代わってこれらの
トランザクションに対するＭＩＤ、クラス、及びサイズ
情報を維持する。Ｐ＿ＮＣＲＤ＿ＲＥＱトランザクショ
ン要求メッセージ及びＰ＿ＲＡＳＢ応答メッセージも以
下に詳述する。ＰＲＥＱ＿ＲＱ［３：０］フィールド１
６６は、スレーブインターフェイス１５２のＰＲＥＱ＿
ＲＱキュー１６７の大きさをエンコード（符号化）する
４ビットフィールドである。このフィールドは、ＵＰＡ
スレーブインターフェイス１５２が同時に記憶すること
ができる（２サイクル）入力Ｐ＿ＲＥＱトランザクショ
ン要求パケットの最大数を指定する。全てのＵＰＡポー
トが、最小で、そのポートＩＤレジスタのスレーブ読取
りを支持しなければならないので、ＰＲＥＱ＿ＲＱの最
小値は、０×１である。
【００４５】ＰＲＥＱ＿ＤＱ［５：０］フィールド１６
８は、ＰＲＥＱ＿ＤＱキュー１６９の大きさをエンコー
ドする６ビットフィールドである。このフィールドは、
ＵＰＡスレーブポートが そのＰ＿ＲＥＱ書込みデー
タキュー１６９に受け取ることができる入力クワッドワ
ード（１６バイト量）の数を指定する。書込みデータキ
ューＰＲＥＱ＿ＤＱは、ＰＲＥＱ＿ＲＱ要求キューに支
持された要求の最大数に対するデータブロック（６４バ
イト）を収容しなければならない。結果として、ＰＲＥ
Ｑ＿ＤＱデータキューは、ＵＰＡポートがスレーブ書込
みを支持しないならばＰＲＥＱ＿ＤＱを０×０に等しく
セットすることができることを除いて、常にＰＲＥＱ＿
ＲＱフィールド１６６において指定された大きさの４倍
である。ＰＩＮＴ＿ＲＤＱ［１：０］フィールド１７０
は、ＩＮＴ＿ＲＱ及びＩＮＴ＿ＤＱキュー１７１，１７
２の大きさをエンコードする２ビットフィールドであ
る。ＰＩＮＴ＿ＲＤＱフィールド１７０は、ＵＰＡポー
トが割込みハンドラーインターフェイス１５６を有する
ならば、有効である。割込み要求キューの大きさ、ＩＮ
Ｔ＿ＲＱ１７１は、このフィールドにバイナリバリュー
（２値）プラス１に等しい。割込み要求キューの最大数
は、４つの割込み要求である。纏めると、このフィール
ドは、ＵＰＡスレーブポートが受け取ることができる
（２サイクル）入力Ｐ＿ＩＮＴ＿ＲＥＱ要求の数並びに
ＵＰＡスレーブインターフェイスが受け取ることができ
る６４バイト割込みデータブロックの数を特定する。Ｕ
ＰＡＣＡＰフィールドに関しては、ポートＩＤレジスタ
が読込まれるべきためのスレーブインターフェイスを有
することを全てのＵＰＡポートが要求されるときに、ス
レーブ能力（機能）を示すためのマスクビットが存在し
ない。以下は、ＵＰＡＣＡＰフィールドに対する設定の
例である。プロセッサモジュールのような全機能ＵＰＡ
ポートは、そのＵＰＡＣＡＰマスクが０×１Ｂにセット
される。スレーブアクセスに対してだけマップされかつ
割り込まないグラフィック装置のようなスレーブ専用Ｕ
ＰＡポートは、そのＵＰＡＣＡＰマスクが０×０にセッ
トされる。（ＵＰＡ＿Ｓｌａｖｅ＿Ｉｎｔで）割込みを
生成するスマートスレーブ専用ＵＰＡポートは、そのＵ
ＰＡＣＡＰマスクを０×０４にセットする。ＤＶＭＡ
（直接仮想メモリアクセス）を実行し、キャッシュを有
さず、かつＰ＿ＩＮＴ＿ＲＥＱ割込み要求トランザクシ
ョンを生成するＩ／Ｏ・ＵＰＡポートは、そのＵＰＡＣ
ＡＰマスクを０×９にセットする。
【００４６】マスタインターフェイス マスタインターフェイス１５０は、オプション（任意）
である。ＵＰＡマスタインターフェイスは、ＵＰＡポー
トにトランザクション要求（Ｐ＿ＲＥＱ）を始動（開
始）させる。マスタインターフェイス１５０を有してい
るＵＰＡポート１０４は、ここでマスタポートと呼ばれ
る。マスタポートに対するＵＰＡモジュールは、キャッ
シュマスタポートと呼ばれるような場合に、物理的にア
ドレス指定されたコヒーレントキャッシュを含みうる。
キャッシュは、“ＭＯＥＳＩキャッシュコヒーレンスプ
ロトコル”（後述する）に参与し、かつシステムコント
ローラ１１０からのコピーバック−無効要求に応答す
る。コヒーレントキャッシュは、ＵＰＡモジュールのあ
らゆる他の専用局所キャッシュの全体包含(total inclu
sion) を有する。好ましい実施例では、各キャッシング
ＵＰＡマスタポートは、部分的には各データプロセッサ
のキャッシュメモリが単一書戻しバッファ（図８のバッ
ファ２８０を参照）を有するだけなので、かつ部分的に
は多重書戻しバッファが必要である複雑な制御論理を回
避するために、ほとんどの場合に一つの顕著な（突出し
た）ダーティ・ビクティム（汚染犠牲者）書戻しを有す
ることができる。
【００４７】データプロセッサが多重装填(multiple lo
ads)及びキャッシュミス(cache misses)または先取り(p
refetches)を発行できる、他の実施例では、データプロ
セッサに複数の書戻しバッファとシステムコントローラ
に対応する数のＤｔａｇ非常駐バッファとが存在しう
る。ここに記載された書戻し取扱い論理プロトコルは、
ＵＰＡポートからのあらゆる数の顕著な（突出した）書
戻しで作動する。ＵＰＡマスタインターフェイス１５０
は、トランザクション要求の二つの“クラス”に対する
二つの独立出力要求キューＣ０及びＣ１までを有する。
Ｃ０及びＣ１は、それらがＵＰＡマスタポートによって
始動されたトランザクションのクラスなので、“マスタ
クラス”とも呼ばれる。ＵＰＡマスタインターフェイス
は、あらゆるクラスからのトランザクション要求をを発
行しうる。各トランザクション要求パケットのビット
は、要求がどのクラスからであるのかをシステムコント
ローラに特定する。また、ＵＰＡポートのポートＩＤ
は、ＭＩＤフィールドのトランザクションパケットに担
持される（以下の、トランザクションの説明を参照）。
マスタインターフェイス１５０は、トランザクションク
ラスのそれぞれに対するインバウンド及びアウトバウン
ドデータキュー、ＩＤＱ０，ＯＤＱ０，及びＩＤＱ１，
ＯＤＱ１も含みうる。二つ以上のトランザクションクラ
ス（ここではマスタクラスと呼ばれる）を有することの
目的は、どのメモリトランザクションが順番に順序付け
される必要がありどのメモリトランザクションがその必
要がないかを各データプロセッサに示させることによっ
てメモリトランザクションの並列実行を増大することで
ある。特定データプロセッサからの各マスタクラスのト
ランザクションは、データプロセッサがそのクラスにお
いてメモリ要求を生成するのと同じ順序で終了されなけ
ればならない。異なるクラスにおけるメモリトランザク
ションの間には順序付け要求事項が存在しない。それゆ
えに、データプロセッサが、クラス１で順番にメモリト
ランザクション要求Ｔ１−１，Ｔ１−２，及びＴ１−３
を、クラス２で順番にメモリトランザクションＴ２−１
及びＴ２−２を発行するならば、システムコントローラ
は、それらが生成されたのと同じ順序でトランザクショ
ンＴ１−１，Ｔ１−２，及びＴ１−３を終了しなければ
ならない。同様に、システムコントローラは、それらが
生成されたのと同じ順序でトランザクションＴ２−１及
びＴ２−２を終了しなければならない；しかし、それ
は、トランザクションＴ１−１，Ｔ１−２，及びＴ１−
３に関していつでもトランザクションＴ２−１及びＴ２
−２を終了することができる。
【００４８】データキューは、データ転送の取扱いを簡
略化するために好ましい実施例において用いられる。ア
ウトバウンドデータキューは、対応トランザクション要
求または応答メッセージが送信される前に送信されるべ
きデータで常に満たされる。このように、データ書込み
トランザクション要求メッセージが送信されるか、また
は“データレディ(data ready)”応答メッセージがＵＰ
Ａポートによって送信されるときに、相互接続は、関連
データがすぐに送信可能であることを保証する。その大
部分がオプションである、インバウンドデータキュー
は、あらゆる他の論理の状態とは独立に満たすことがで
きるＦＩＦＯ（先入れ先出し方式）バッファを用いて一
般に実施される。結果として、インバウンドデータキュ
ーがＵＰＡポートに供給される（設けられる）ときには
いつでも、ＵＰＡモジュール（データプロセッサのよう
な）及びそのＵＰＡポートのどちらも、データパケット
を受け取るためのハンドシェークプロトコルを管理する
必要がない。それよりも、データは、インバウンドデー
タキューの相互接続によって単に記憶されかつ関連ＵＰ
ＡポートまたはそのＵＰＡモジュールは、要求された資
源が利用可能であるときはいつでもそのデータを処理す
る。
【００４９】各マスタ要求クラスのトランザクションに
対するＳ＿ＲＥＰＬＹは、トランザクション要求が要求
しているＵＰＡポートによって最初に発行された順序と
同じ順序でシステムコントローラ１１０によって、要求
しているマスタＵＰＡポートに発行される。この要求事
項は、（Ａ）各マスタ要求クラス内のトランザクション
が、トランザクション要求が発行される順序と同じ順序
で厳格にシステムコントローラによって起動されるよう
に先入れ先出しバッファとして各マスタクラス要求キュ
ーＳＣＩＱ０／１を扱うこと、及び（Ｂ）アクティブト
ランザクション要求のセット内で、それらトランザクシ
ョンが起動されたのと同じ順序で同じキューイングＵＰ
Ａポート及びマスタクラスを有しているトランザクショ
ンに対するＳ＿ＲＥＰＬＹの発行をキューイングするこ
とによってシステムコントローラで実施される。上記し
たように、二つのトランザクション要求クラスＣ０，Ｃ
１の間に順序付け（順序）関係が存在しない。一つのク
ラスからの要求に対するＳ＿ＲＥＰＬＹは、それらの要
求がシステムコントローラに送信された順序に関係な
く、二次クラスからの要求に対するＳ＿ＲＥＰＬＹより
も早くまたは遅くくる。
【００５０】異なるマスタＵＰＡポートからの要求間に
も順序付け関係が存在しない。ＵＰＡポートのスレーブ
インターフェイスに指向された異なるマスタＵＰＡポー
トからの読取り／書込み要求は、あらゆる順序でＵＰＡ
ポートスレーブインターフェイスによって実行できる
が、しかし同じマスタＵＰＡポートからでかつ同じマス
タ要求クラスの要求は、それらがＵＰＡポートスレーブ
インターフェイスによって受け取られたと同じ順序でＵ
ＰＡポートスレーブインターフェイスによって実行され
る。Ｉ／Ｏ装置への参照、順序的に一定(sequentially
consistent) である。スレーブＵＰＡインターフェイス
は、装置アドレスによりトランザクションを順序付け
る。同じＩ／Ｏ装置（または所定のアドレス範囲）への
全ての参照は、それらがＵＰＡスレーブインターフェイ
スに到着したのと同じ順序で終了する必要がある。しか
しながら、（バスブリッジにおけるような）同じＵＰＡ
スレーブインターフェイスをハングオフしている(hangi
ng off) 異なるＩ／Ｏ装置に対してなされる参照の順序
付けは、存在せず、かつＵＰＡスレーブインターフェイ
スは、並列に異なるＩ／Ｏ装置（または異なる所定のア
ドレス範囲）に対してなされるトランザクションを実行
することを許容される。
【００５１】各ＵＰＡモジュールは、順序付けが重要で
ある全てのトランザクション要求を単一のマスタ要求ク
ラスに置くことを必要とする。全てのプロセッサＵＰＡ
モジュールに対する好ましいクラス割り当ては、以下の
ようである：クラス０は、キャッシュミス、及びブロッ
ク装填(block loads) による読取りトランザクションに
対して用いられる。クラス１は、書戻し要求、WriteInv
alidate （書込み無効）要求、ブロック記憶、割込み要
求、及び非キャッシュ型読取り／書込み要求に対して用
いられる。クラスへのメモリトランザクションのこの割
り当ては、キャッシュミスによってもたらされたメモリ
トランザクションを他のトランザクションによってブロ
ックされないようにイネーブルしかつデータプロセッサ
が複数の顕著な（突出した）装填及び／または先取りを
支持するときに特に重要である。これは、他の最適化と
共に、キャッシュ充填(cache fills) に対する最も低い
可能な待ち時間を与える。相互接続は、トランザクショ
ンの並列実行を最大化でき、かつ同じＵＰＡポート及び
クラスからのトランザクションを除いて、それらをあら
ゆる順序で終了させる。コヒーレンスを保持し、かつプ
ログラマの視点から順序一定(sequentialconsistency)
を達成するために、ＴＳＯ（総合記憶順序）、ＰＳＯ
（部分的記憶順序）及びＲＭＯ（緩和メモリ順序）メモ
リモデル及びＳＳＯ（強力順序）Ｉ／Ｏ空間メモリモデ
ルは、相互接続のハードウェアを実際に順序一定(seque
ntially consistent) にすることなく支持される。
【００５２】ＵＰＡマスタポートは、そのメモリモデル
に基づいてその内部メモリ事象の順序について単独でま
かされ（責任を有し）、かつそのメモリモデル順序付け
要求事項を支持するためにあらゆる要求クラスからのト
ランザクションの組合せを発行することができる。ＵＰ
Ａポートのデータプロセッサは、その局所メモリモデル
に基づいて必要によりトランザクションを並列化しかつ
順序付けるために二つのマスタクラスを使用しうる。全
てのバリア及び同期は、それがマスタクラスからのトラ
ンザクションを発行する前にそのメモリモデルに基づい
てデータプロセッサによって実施される。全てのデータ
トランザクションは、常に終了し、かつ（一つの割込み
トランザクションを除いて）システムコントローラ１１
０からマスタＵＰＡポートへの再試行（リトライ）ＮＡ
ＣＫは、存在しない。ＵＰＡマスタポートは、それ自体
のスレーブポートへの読取り／書込みスレーブアクセス
を行ってはならないし、既にそのキャッシュの中にある
データブロックに対する要求を行ってもいけないし、そ
れ自身に割込みを送ってもいけない。コネクタに関連し
た電気的制約によりループバック(loopback)は、本発明
の好ましい実施例によって支持されない。しかしなが
ら、ループバックの使用を論理的に妨げるものは、本発
明のシステムアーキテクチャに存在しない。事実、Ｓ＿
ＲＥＰＬＹのプロトコル、データ転送及びキャッシュコ
ヒーレンスは、ループバックで作動するように設計され
ている。
【００５３】スレーブインターフェイス 全てのＵＰＡポートは、スレーブインターフェイス１５
２を含み、かつ全てのＵＰＡポートは、ポートＩＤレジ
スタ１５８をインプリメント（実施）する。スレーブイ
ンターフェイス１５２は、トランザクションにだけ応答
することができ、トランザクションを始動（開始）する
ことができない。スレーブインターフェイス１５２は、
ときどきここで“スレーブポート”と呼ばれる。スレー
ブポートへの全ての参照は、ＵＰＡポートがマスタＵＰ
Ａポートであるか否かに係わりなく、ＵＰＡポートのス
レーブインターフェイスを意味する。キャッシングマス
タＵＰＡポート上のＵＰＡスレーブインターフェイス１
５２は、ＵＰＡ６ポート（ＵＰＡポート）にシステムコ
ントローラ１１０からのコピーバック−無効要求を受け
取らせる。ＵＰＡスレーブインターフェイス１５２は、
スレーブインターフェイスが割込みハンドラーインター
フェイス１５６を含むＵＰＡポートの一部であるなら
ば、ＵＰＡポートに割込みパケットトランザクションを
受け取らせる。
【００５４】ＵＰＡスレーブインターフェイスは、非キ
ャッシュ型アドレス空間を有し、かつマスタＵＰＡポー
トからのＵＰＡモジュール上で、そのポートＩＤレジス
タ１５８を読取ることを含んでいる、装置及びレジスタ
へのプログラムされたＩ／Ｏ（ＰＩＯ）読取り／書込み
アクセスを許容する。各ＵＰＡスレーブインターフェイ
スは、８ギガバイトの非キャッシュ型アドレス空間が割
り当てられる。ＵＰＡポートがそれにアサートされたＵ
ＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ信号を見たときに、最上位
アドレスビット、ＰＡ［４０］が１に等しいならば、ト
ランザクション要求パケットからの物理アドレスビット
ＰＡ［３２：４］は、非キャッシュアドレス空間におけ
るアドレスを表わす。ＵＰＡ相互接続アーキテクチャ
は、システム幅アドレス空間を画定しないし、ポートＩ
Ｄレジスタ１５８を除いて、あらゆるシステムレジスタ
に対するアドレスデコード（復号）も画定しない。ＵＰ
Ａスレーブインターフェイスは、それらの要求が受け取
られたのと同じ順序でマスタＵＰＡポートから同じマス
タクラスからのＰＩＯ読取り／書込みトランザクション
要求を処理する。即ち、それは、トランザクション要求
が受け取られたのと同じ順序でそれらのトランザクショ
ン要求に対するＰ＿ＲＥＰＬＹメッセージを送る。しか
しならが、それは、ＵＰＡポートからの異なるマスタク
ラスにおける要求に対する順序付け、または異なるＵＰ
Ａポートからの要求に対する順序付けを保持する必要が
ない。
【００５５】ＵＰＡスレーブインターフェイスがＩ／Ｏ
バスインターフェイスに接続されているならば、Ｉ／Ｏ
バスインターフェイスも、各個別アドレスまたはアドレ
ス範囲に対してそれが受け取るトランザクションに対す
る順序付けを保持することが必要である。例えば、同じ
Ｉ／Ｏバス上のアドレスＡ（または装置Ａ）への読取り
トランザクションが後続するＩ／Ｏバス上のアドレスＡ
（または装置Ａ）への書込みトランザクションは、Ｉ／
Ｏバスインターフェイスに書込みの前に読取りを再順序
付け(reorder) させてはならない。しかしながら、アド
レスＢ（または装置Ｂ）への読取りトランザクションが
後続するアドレスＡ（または装置Ａ）への書込みは、あ
らゆる順序でＩ／Ｏバスインターフェイスによって実行
することができる。Ｉ／Ｏバス順序付けに対する正確な
機構は、Ｉ／Ｏバスインターフェイスのインプリメンテ
ーション毎に変えることができる。しかしながら、クラ
ス順序付けに対して上述したものに類似するブロッキン
グビット及びブロッキングビットマップスキームは、ク
ラスに基づく順序付け及びＩ／Ｏアドレスに基づく順序
付けの両方に用いることができる。ＵＰＡスレーブイン
ターフェイスは、書込みトランザクション上での書込み
終了を保証することができない。（同じプロセッサによ
り）読取りが後続する書込みは、ロケーション（記憶位
置）が存在するならば最後の書込みの結果をリターンす
る。しかしながら、Ｉ／Ｏ装置レジスタへの読取り−書
込みは、インプリメンテーション指定サイドアフェクト
(side affects)を有することができるので、これの意味
論(semantics) は、各Ｉ／Ｏ装置による。
【００５６】マスタＵＰＡポートは、二つが同じＵＰＡ
アドレスバスを共有している場合でも相互接続モジュー
ル１１２を通してのみスレーブＵＰＡポートと通信す
る。スレーブ専用ＵＰＡポート（マスタインターフェイ
スを有さないＵＰＡポート）は、システムコントローラ
へ割込みを知らせるために専用割込みワイヤを使用する
ことができる。システムコントローラは、それに対する
割込みパケットを生成し、かつそれを割込みハンドラー
ＵＰＡポートへ進める。システムコントローラ１１０
は、図４及び図５に示した３つのスレーブ要求受信キュ
ー（ＰＲＥＱ＿ＲＱ，ＳＲＥＱ＿ＲＱ，ＩＮＴ＿ＲＱ）
及び二つのデータキュー（ＰＲＥＱ＿ＤＱ，ＩＮＴ＿Ｄ
Ｑ）の最大の大きさを知ることによってＵＰＡポートス
レーブインターフェイスへの要求のフロー制御を取り扱
う。各ＵＰＡポートに対するポートＩＤレジスタ１５８
は、それがそのキューに同時に記憶することができる各
型の顕著（突出）なトランザクション要求の最大数、そ
れゆえに、それらの要求のあるものがサービスを受ける
までどのくらいの数のそのような要求をシステムコント
ローラ１１０によってそれに送ることができるかを特定
する。また、ポートＩＤレジスタ１５８は、データキュ
ーのそれぞれが記憶できるクワッドワード（１６バイト
ユニット）の最大数を特定する。
【００５７】ＵＰＡスレーブポートインターフェイス１
５２は、それに送られたあらゆるトランザクションに対
して“再試行ＮＡＣＫ”で応答することができない。そ
のようなネガティブな肯定応答メッセージの必要を回避
するために、システムコントローラ１１０は、スレーブ
インターフェイスがそのキューにおいて有するルームよ
りも多いＵＰＡスレーブインターフェイスへの要求を発
行しない。先のトランザクションの終了を肯定応答する
ためのＵＰＡスレーブインターフェイスからのＰ＿ＲＥ
ＰＬＹは、そのスレーブＵＰＡポートの入力要求キュー
におけるその型の更に一つの要求に対するルームが存在
することをシステムコントローラ１１０に報告する。好
ましい実施例におけるスレーブポートインターフェイス
１５２のシステムコントローラ要求キューＳＲＥＱ＿Ｒ
Ｑ１７４の最大の大きさは、１で固定される。それゆえ
に、スレーブＵＰＡポートに対してせいぜい一つの顕著
なＳ＿ＲＥＱが存在することができる。システム性能を
傷付ける（害する）ことなく単一のエントリ要求キュー
ＳＲＥＱ＿ＲＱ１７４を用いることができる理由は、全
てのＳ＿ＲＥＱ要求が、スレーブインターフェイスによ
って最も高い優先的サービスを与えられかつＳ＿ＲＥＱ
要求をキューイングすることが不要であるように迅速に
サービスを受けるということである。特に、図７に示す
ように、好ましい実施例では、各キャッシングＵＰＡマ
スタポート１０４のキャッシュコントローラ１７６は、
キャッシュコントローラが、ＳＲＥＱ＿ＲＱがデータプ
ロセッサよりも高い優先度を与えられている、ポートデ
ータプロセッサ１７８とＳＲＥＱ＿ＲＱ要求キューの両
方からのキャッシュアクセス要求を受け入れるようにデ
ュアルポートされる(dual ported)。この構成を用い
て、ＳＲＥＱは、ＳＲＥＱ＿ＲＱ要求キュー１７４にお
けるそれらの記憶の２から５システムクロックサイクル
内の各スレーブインターフェイスによって一般にサービ
スを受ける。特に、ＳＲＥＱがアサートされる一クロッ
クサイクル直前にデータプロセッサ１７８によって原子
読取り−変更−書込みキャッシュメモリ動作がスタート
されたならば、それは、終了するためにそのキャッシュ
トランザクションに対して３つの付加システムクロック
サイクルと同じくらい長く掛かりうるし、その後ＳＲＥ
Ｑが一般に２システムクロックサイクル内でサービスを
受ける。
【００５８】更に、上述したデュアルポートされたキャ
ッシュコントローラ方法を用いて、一つのデータプロセ
ッサ１７８から別のものへのコピーバック要求は、相互
接続が競合するメモリトランザクションを有さないとき
に主メモリからの装填とおおよそ同じ量の時間で終了す
る。特に、好ましい実施例では、主メモリからの装填
は、終了するために約８システムクロックサイクルが掛
かり、かつ一つのデータプロセッサキャッシュメモリか
ら別のデータキャッシュメモリプロセッサへのコピーバ
ックも、競合するメモリトランザクションが存在しない
ときに終了するために約８システムクロックサイクルが
掛かる。ほとんどのインプリメンテーションでは、各Ｕ
ＰＡスレーブインターフェイスは、ＵＰＡアドレスバス
を介して受け取ったトランザクション要求のパリティチ
ェックを実行しかつ致命的エラーＰ＿ＲＥＰＬＹメッセ
ージであらゆるパリティエラーを報告することを必要と
する。ほとんどのインプリメンテーションでは、各ＵＰ
Ａスレーブインターフェイス１５２は、ＥＣＣが有効で
あるならば書込みトランザクションのＥＣＣチェックを
実行し、かつデータエラーをログしかつ報告することも
必要である。
【００５９】割込みインターフェイス 割込みインターフェイス１５４は、オフションである。
ＵＰＡポートがマスタインターフェイス１５０を支持す
るならば、それは、マスタＵＰＡポートのあらゆるマス
タクラスから割込みハンドラーであるターゲットスレー
ブＵＰＡポートへ割込みパケットトランザクションを発
行することができる。マスタＵＰＡポートの割込みイン
ターフェイスは、Ｐ＿ＩＮＴ＿ＲＥＱトランザクション
（以下のトランザクションの説明を参照）を始動（開
始）することによって割込みを生成する。マスタＵＰＡ
ポートは、要求パケットのターゲット−ＩＤ＜４：０＞
を特定することによって特定の宛先割込みハンドラーＵ
ＰＡポートに対する割込みパケットを生成する。ターゲ
ット−ＩＤは、宛先ＵＰＡポートの固有５ビットＵＰＡ
＿Ｐｏｒｔ＿ＩＤと同じである。それ自身にＵＰＡポー
トによって導かれた割込みは、電気コネクタ考慮により
好ましい実施例においてＵＰＡインターフェイス上で支
持されないが、しかし本発明の代替実施例においてよく
支持されうる。
【００６０】一つ（またはそれ以上）の割込みハンドラ
ーＵＰＡポートのターゲット−ＩＤは、システム初期化
ソフトウェアによって各非プロセッサ割込み装置ＵＰＡ
ポートに割り当てられる。非プロセッサ割込み装置ＵＰ
Ａポートは、次に割り当てられたターゲット−ＩＤだけ
に割込みトランザクションを送ることができる。プロセ
ッサＵＰＡポートは、（プロセッサ対プロセッサ・ソフ
トウェアクロスコールに対する）あらゆる割込みハンド
ラーターゲット−ＩＤへ割込みトランザクションを送る
ことができる。各割込みトランザクション要求Ｐ＿ＩＮ
Ｔ＿ＲＥＱに対するターゲット−ＩＤ＜４：０＞は、２
サイクル割込みパケットの最初のサイクルの物理アドレ
スフィールドＰＡ＜１８：１４＞に担持される（図９Ｃ
参照）。ＵＰＡポートは、あらゆるマスタ要求クラスに
Ｐ＿ＩＮＴ＿ＲＥＱを置くことができる。それが一つの
クラスまたは別のクラスであるべきであるという要求事
項が存在しない。しかしながら、それは、キャッシュ充
填トランザクションをブロックしないように好ましい実
施例においてクラス１に置かれる。割込みトランザクシ
ョンを始動したＵＰＡポートがＳ＿ＩＮＡＫ応答（さも
なければＮＡＣＫ応答として知られた）を受け取るなら
ば、要求しているＵＰＡポートは、その出力データキュ
ーから割込みデータを、かつマスタ要求クラスキューか
らＰ＿ＩＮＴ＿ＲＥＱ要求を取り除き、あるバックオフ
間隔の後で再試行する。
【００６１】ＵＰＡポートが、ＵＰＡデータバス上の６
４バイトの割込みデータを駆動するためにＳ＿ＷＡＢ応
答を受け取るならば、そしてターゲットが有効な割込み
ハンドラーであるならば、Ｐ＿ＩＮＴ＿ＲＥＱとデータ
の両方がシステムコントローラによってターゲットＵＰ
Ａポートに運ばれる（ちょうど非キャッシュブロック書
込みトランザクションのような）ことが保証される。タ
ーゲットが割込みハンドラーでないならば、システムコ
ントローラがそれを廃棄（かつ状態ビットをセット）し
うるか、または受容ＵＰＡポートがそれを（暗黙のうち
に）廃棄しうる。割込みは、異なるＵＰＡポートへ多重
折り返し(multiple back-to-back) Ｐ＿ＩＮＴ＿ＲＥＱ
トランザクションを発行するならば、それらが同じ順序
で運ばれるという保証はない。しかしながら、同じター
ゲット−ＩＤを特定している折り返しＰ＿ＩＮＴ＿ＲＥ
Ｑは、同じ順序でターゲットＵＰＡポートへシステムコ
ントローラによって運ばれて、システムコントローラ１
１０からのＮＡＣＫｓを結果として生ずるあらゆる割込
み要求も、それらのオリジナル発行順序でＵＰＡ割込み
装置インターフェイスによって再試行されるということ
が提供される。
【００６２】ＵＰＡポートがマスタインターフェイスを
支持しないが、割込みインターフェイス１５４を要求す
るならば、割込みインターフェイス１５４は、システム
コントローラ１１０に単一優先レベル割込みを送るべく
専用ワイヤ（図３においてＵＰＡ＿Ｓｌａｖｅ＿Ｉｎｔ
＿Ｌとラベル付けされた）によって結合される。システ
ムコントローラ１１０は、割込みパケットを発生させか
つ割込みハンドラーＵＰＡポートへ送り出させる。割込
みインターフェイスを有しているスレーブＵＰＡポート
では、割込みハンドラーがスレーブＵＰＡポートの所定
の割込みクリアレジスタへのスレーブ書込みで割込みを
クリアするまで、二次割込みをＵＰＡ＿Ｓｌａｖｅ＿Ｉ
ｎｔ＿Ｌライン上にアサートすることができない。更
に、単一割込み優先レベルだけが、ＵＰＡ＿Ｓｌａｖｅ
＿Ｉｎｔ＿Ｌラインを用いて生成された割込みに対して
利用可能である。
【００６３】割込みハンドラーインターフェイス ＵＰＡポートは、割込みハンドラー１５６でありうる。
データプロセッサＵＰＡモジュールは、割込みハンドラ
ーインターフェイスを一般に支持する。割込みハンドラ
ーであるために、ＵＰＡポートは、図１６に示すＩＮＴ
及びＩＮＴ＿ＤＱキューを支持しなければならない。Ｉ
ＮＴ要求キューの最大の大きさは、４つの割込みであ
る。ＩＮＴ要求キューに配置されたＰ＿ＩＮＴ＿ＲＥＱ
は、プロセッサによって試験される。好ましい実施例で
は、それは、ソフトウェア割込みハンドラーへのトラッ
プをもたらす。割込みハンドラーが割込みをハンドリン
グすることを終了した後、それは、Ｐ＿ＩＮＴ＿ＲＥＱ
がハンドルされかつその入力割込み要求キューに別のＰ
＿ＩＮＴ＿ＲＥＱのためのルームがあるということを示
すためにＰ＿ＲＥＰＬＹがシステムコントローラへのＵ
ＰＡポートによって生成される。好ましい実施例では、
Ｐ＿ＲＥＰＬＹは、ソフトウェアが割込みハンドラーイ
ンターフェイスの‘割込みクリア’レジスタへの書込み
を実行するときに生成される。
【００６４】システムコントローラレジスタ 図５を参照すると、システムコントローラ１１０は、各
マスタクラス（ＳＣＩＱ０，ＳＣＩＱ１）のトランザク
ション要求を受け取るための個別キュー(separate queu
es) 、並びにそれが生成する要求及びそれがＵＰＡポー
トへ進める要求の両方に対するキュー（ＳＣＲＱ）を含
む。また、システムコントローラ１１０は、その能力
（機能）をＵＰＡポートへ伝達（通信）するためのＳＣ
ＩＤレジスタ１８０と、ＳＣ Ｃｏｎｆｉｇレジスタ
１９０と、保留(pending) トランザクション状態アレー
２００を含む。ＳＣ Ｃｏｎｆｉｇレジスタ１９０は、
システムの全てのＵＰＡポートの能力（機能）を記憶す
るため、並びにどのくらいのトランザクション要求がＵ
ＰＡポートのそれぞれの入力キューに現在記憶されてい
るのかを常に把握するために用いられ、保留トランザク
ション状態アレー２００は、全てのインアクティブ及び
アクティブ保留トランザクションを常に把握するために
システムコントローラによって用いられる。ＳＣ ＩＤ
レジスタ１８０のフィールドは、次の通り：ＩＤフィー
ルド１８１は、システムコントローラを識別する１６ビ
ットフィールドである。
【００６５】ＵＰＡＮＵＭフィールド１８２は、システ
ムコントローラが支持することができるＵＰＡポートの
最大数を指定する５ビットマスクフィールドである。Ｓ
ＣＩＱ０［３：０］フィールド１８３は、特定のＵＰＡ
ポートに対する入力クラス０要求キューＳＣＩＱ０に記
憶することができる（２サイクル）要求パケットの数を
特定する４ビットフィールドである。ＳＣＩＱ１［３：
０］フィールド１８４は、特定のＵＰＡポートに対する
入力クラス１要求キューＳＣＩＱ１に記憶することがで
きる（２サイクル）要求パケットの数を特定する４ビッ
トフィールドである。各そのようなマスタＵＰＡポート
に対するＳＣＩＱ０及びＳＣＩＱ１要求入力キューの大
きさを示すために各マスタＵＰＡポートに対するＳＣＩ
Ｑ０及びＳＣＩＱ１レジスタの個別のセットが存在す
る。図６を参照すると、ＳＣ Ｃｏｎｆｉｇレジスタ１
９０は、システムコントローラ１１０によって支持する
ことができる各ＵＰＡポートに対する一つの行または記
録１９２を含む。ＳＣ Ｃｏｎｆｉｇレジスタの各行の
位置は、対応ＵＰＡポートのポートＩＤに対応する。そ
れゆえに、ＳＣ Ｃｏｎｆｉｇレジスタ１９０の最初
（第１）の行は、ポートＩＤ ０００００を有するＵＰ
Ａポートに対する構造データを記憶し、第２の行は、ポ
ートＩＤ ００００１を有するＵＰＡポートに対する構
造データを記憶する、等。各そのような記録は、ここで
“ＳＣＣｏｎｆｉｇレジスタのポート記録”と呼ばれ
る。ＳＣ Ｃｏｎｆｉｇレジスタ１９０の各ポート記録
におけるフィールドは、次の通り：ＵＰＡ＿Ｐｏｒｔ＿
ＩＤ＿Ｒｅｇ１９３のコピーは、事実上、対応ＵＰＡポ
ートのポートＩＤレジスタのコピーである。
【００６６】キャッシュインデックスマスク（ＣＩＭ）
フィールド１９４は、対応ＵＰＡポートの、もしあれ
ば、コヒーレントキャッシュのＥｔａｇブロックエント
リまたはラインの数を指定する。これは、アドレスに用
いるための物理アドレスＰＡ［４０：６］（｛４０：
６］）の下位アドレスビットのどのくらいがキャッシュ
コヒーレンスプロトコルをインプリメントするために比
較するかをシステムコントローラに示す。このフィール
ドは、キャッシュマスタＵＰＡポートに対してだけ有効
である。ＩｎｔＣｎｔフィールド１９５は、ＵＰＡポー
トによっていまだ肯定応答されていない対応ＵＰＡポー
トへシステムコントローラ１１０が進めた割込み要求の
数である。システムコントローラは、このフィールドの
値が、ＵＰＡ＿Ｐｏｒｔ＿ＩＤレジスタのそのコピー１
９３におけるＰＩＮＴ＿ＲＤＱ［１：０］フィールド１
７０に等しいときにはいつでもＵＰＡポートへの追加割
込み要求の送信をブロックする。ＰＲｅｑＣｎｔフィー
ルド１９６は、ＵＰＡポートによっていまだ肯定応答さ
れていない対応ＵＰＡポートへシステムコントローラ１
１０が進めたポートトランザクション要求の数である。
システムコントローラは、このフィールドの値が、ＵＰ
ＡポートＩＤレジスタのそのコピー１９３におけるＰＲ
ＥＱ＿ＲＱ［３：０］フィールド１６６に等しいときに
はいつでもＵＰＡポートへの追加ポートトランザクショ
ン要求の送信をブロックする。
【００６７】ＳＲｅｑＣｎｔフィールド１９７は、ＵＰ
Ａポートによっていまだ肯定応答されていない対応ＵＰ
Ａポートへ送られたシステムコントローラトランザクシ
ョン要求の数である。システムコントローラは、各スレ
ーブインターフェイスにおけるＳＲＥＱキューの最大の
大きさが一つなので、このフィールドの値が１に等しい
ときにはいつでもＵＰＡポートへの追加システムコント
ローラトランザクション要求の送信をブロックする。
【００６８】データフロー 図５及び図７を参照すると、メモリへ及びメモリからの
一般的な読取り／書込みデータフローは、次の通りであ
る。図には明示していないけれども、システムコントロ
ーラ１１０は、各マスタＵＰＡポートに対するＳＣＩＱ
０及びＳＣＩＱ１入力要求キューの個別セットを含む。
更に、図８のフローチャートは、全データ転送トランザ
クションの全てのステップ（段階）を示していないとい
うことに注目すべきである。それよりも、それは、ほと
んどのデータ転送トランザクションに共通なステップだ
けを示す。全ての画定されたデータ転送トランザクショ
ンの更なる詳細は、“トランザクションの詳細な説明”
と題されたこの文書の部分に記載されている。ＵＰＡマ
スタポートは、システムコントローラがそれ自身の二つ
の要求入力キューの一つ（２１２）に受け取る、そのＵ
ＰＡアドレスバス上の読取り／書込みトランザクション
要求（Ｐ＿ＲＥＱ）をシステムコントローラ１１０（２
１０）へ発行する。それがコヒーレント要求（２１４）
であるならば、システムコントローラ１１０は、スヌー
プバス上でＤｔａｇルックアップ（スヌープ）動作を行
い、続いてＤｔａｇ更新動作（２１６）を行う。Ｄｔａ
ｇルックアップと同時に、読取りトランザクションが主
メモリに配置されたアドレス上で実行されるならば、シ
ステムコントローラは、メモリサイクルを開始する（２
１７）。
【００６９】“スヌープ動作”は、いずれかのＤｔａｇ
アレー１３４が特定されたアドレスに対する有効エント
リを記憶するかどうかを決定すべくスヌープバス１４０
に結合された全てのＤｔａｇアレー１３４を同時にアク
セスする。Ｄｔａｇアレー１３４のそれぞれは、各スヌ
ープ動作に応じて２ビット状態値並びにヒット／非ヒッ
トビットを出力する。Ｄｔａｇアレーによって出力され
た２ビット状態値は、ヒット／非ヒットビットがマッチ
ングエントリがＤｔａｇアレー１３４に見出されたこと
を示すならば、Ｄｔａｇの状態を表わす。“ヒット”ビ
ットがトゥルー（Ｔｒｕｅ）でありかつ二つのビットＤ
ｔａｇ状態値が００に等しくないならば、“ヒット”
は、“Ｄｔａｇアレーで検出される。行なわれている指
定トランザクション要求により、“ヒット”がＤｔａｇ
アレー１３４のいずれかで検出されたならば、データ
は、一つのマスタＵＰＡポートのキャッシュメモリから
供給されうるし、指定されたアドレスに対するデータを
記憶するキャッシュメモリのあるものまたは全てにおけ
るキャッシュエントリは、無効にされうるか、またはＤ
ｔａｇ及びＥｔａｇアレーの一つ以上のキャッシュエン
トリのタグ状態は、以下に説明するように、別の方法で
更新されうる。
【００７０】コヒーレント読取りトランザクションに対
して、（Ａ）Ｄｔａｇアレー１３４の指定されたアドレ
スに対してヒットが存在しない（２２２）か、または
（Ｂ）キャッシュヒットに対応している全てのＤｔａｇ
ｓが非変更Ｓ（供給クリーン）状態でありかつトランザ
クションが自分（ＲＤＯ）のトランザクションへの読取
りでないので、データがメモリから入力されるというこ
とを、スヌープが決定するならば、主メモリから要求し
ているＵＰＡポートまで相互接続モジュール１１２を通
るデータ経路は、システムコントローラ１１０によって
セットアップ（準備）される（２２４）。システムコン
トローラ１１０は、要求しているＵＰＡポートが指定さ
れたアドレスに対応しているデータブロックを受け取る
時間であるときに（２２８）要求しているＵＰＡポート
にＳ＿ＲＥＰＬＹメッセージを送る（２２６）。別のＵ
ＰＡポートキャッシュからのコヒーレント読取りは、要
求しているプロセッサ以外のデータプロセッサにおける
キャッシュメモリに対するキャッシュヒットが存在して
おり（２２２）、かつ（Ａ）要求していないデータプロ
セッサに対するＤｔａｇが、変更されたデータブロック
を示す、ＯまたはＭ状態であるか、または（Ｂ）読取り
トランザクションが自分（Ｐ＿ＲＤＯ＿ＲＥＱ）のトラ
ンザクションへの読取りであるときに（２２３）、必要
である。
【００７１】システムコントローラがデータブロックが
別のＵＰＡポートキャッシュによって供給されなければ
ならないということを決定する（２２２，２２３）とき
に、システムコントローラ１１０は、コピーバックＳ＿
ＲＥＱを供給しているＵＰＡポートのスレーブインター
フェイスへ送り、かつメモリサイクルをアボート（異常
終了）する（２４０）。二つ以上のデータプロセッサを
有しているシステムでは、システムコントローラは、無
効トランザクション要求（Ｓ＿ＩＮＶ＿ＲＥＱ）を、供
給しているＵＰＡポート以外の、キャッシュヒットが検
出された全てのキャッシングＵＰＡマスタポートへも送
る（２４０）。データが準備できたときに、スレーブＵ
ＰＡポートは、Ｐ＿ＲＥＰＬＹをシステムコントローラ
１１０へ発行する（２４２）。次に、システムコントロ
ーラ１１０は、供給しているＵＰＡポートから要求して
いるＵＰＡポートまでデータ経路を形成するために制御
信号を相互接続モジュール１１２へ送る（２４４）。ま
た、システムコントローラ１１０は、そのＵＰＡデータ
バス上の要求したデータを駆動するためにＳ＿ＲＥＰＬ
Ｙを供給しているＵＰＡスレーブインターフェイスへ送
り、かつそのＵＰＡデータバスからデータを受け取るべ
くそれを促すためにＳ＿ＲＥＰＬＹを要求しているＵＰ
Ａマスタポート（２４６）へ送る（２２８）。
【００７２】一般的なコヒーレント書込み（Ｐ＿ＷＲＩ
＿ＲＥＱ）トランザクションでは、無効要求は、主メモ
リに書込まれているものと同じデータブロックを記憶し
ているキャッシュメモリへシステムコントローラによっ
て送られて（２１８）、Ｓ＿ＲＥＰＬＹメッセージは、
要求しているＵＰＡポートから主メモリまで相互接続モ
ジュール１１２を通るデータ経路がシステムコントロー
ラ１１０によってセットアップされかつ主メモリがデー
タを書込むためにプライムされた後で、それに書込み動
作に対するデータを供給させるためにシステムコントロ
ーラによって要求しているＵＰＡポートへ発行される
（２３０）。書戻し（Ｐ＿ＷＲＢ＿ＲＥＱ）トランザク
ションは、他のコヒーレント書込みトランザクションと
は異なって取り扱われる。トランザクションに対するＤ
ｔａｇルックアップ（スヌープ）の結果が受け取られた
ときに、書戻しトランザクション要求の指定されたアド
レスに対応しているＤｔａｇが無効であるならば（２５
０）、それは、別のデータプロセッサが、アドレス指定
されたデータブロックの無効を要求したトランザクショ
ンを実行したことを意味する。これが起こったときに、
書戻しトランザクションは、書戻し取消し（Ｓ＿ＷＢＣ
ＡＮ）応答メッセージを要求しているＵＰＡポート（２
５１）へ送り戻すことによりシステムコントローラによ
って取り消され、要求しているＵＰＡポートにその書戻
しバッファ２８０の内容を無効にさせる（図９参照）。
【００７３】書戻しトランザクションが取り消されなけ
れば（２５０）、システムコントローラは、要求してい
るＵＰＡポートから主メモリ（２５２）までデータ経路
をセットアップし、かつデータブロックを主メモリへ供
給すべく要求しているデータプロセッサに指示する（２
５３、２５４）、書込みブロック肯定応答メッセージ
（Ｓ＿ＷＡＢ）を、要求しているデータプロセッサ（２
５３）へ送る。図８Ｄを参照すると、ほとんどの場合、
Ｄｔａｇ更新動作（２１６）は、Ｄｔａｇルックアップ
動作中に読取られるのと同じＤｔａｇエントリに新しい
Ｄｔａｇ値を記憶する。しかしながら、読取り／書戻し
トランザクション対に関して二つの例外が存在する。書
戻しトランザクションに対するＤｔａｇ更新動作を実行
するときに、要求しているプロセッサに対するＤｔａｇ
非常駐バッファＤｔａｇＴＢが有効値を現在記憶してい
るならば（２５５）、それは、現行書戻しトランザクシ
ョンと対の読取りトランザクションが終了した（即ち、
それが書戻しトランザクションの前に終了した）ことを
意味する。その場合には、書戻しトランザクションの終
りで実行されたＤｔａｇ更新動作（２５６）は、書戻し
要求のアドレスに対応しているＤｔａｇにＤｔａｇＴＢ
の内容を転送する。ＤｔａｇＴＢが有効値を現在記憶し
ていないならば（２５５）、それは、対になった読取り
トランザクションがまだ終了していないことを意味し、
その場合には、書戻しトランザクションに対するＤｔａ
ｇ更新動作は、書戻し要求のアドレスに対応しているＤ
ｔａｇを無効にする（２５７）。
【００７４】書戻しトランザクションが取り消されたと
きにＤｔａｇＴＢ有効ビットがトゥルー（Ｔｒｕｅ）に
セットされたならば、Ｄｔａｇ更新動作は、そのままＤ
ｔａｇＴＢの内容を関連キャッシュラインＤｔａｇにコ
ピーするということに注目すべきである。全ての他のデ
ータプロセッサに対するＤｔａｇｓは、書戻しトランザ
クションによって検査されないし変更もされない。読取
りトランザクションに対するＤｔａｇ更新動作を実行す
るときに、ＤＶＰ（汚染犠牲者保留(dirty victim pend
ing)）ビットは、“１”にセットされ、かつ要求してい
るプロセッサに対するＤｔａｇｓのルックアップは、対
応書戻しトランザクションがまだ保留中である（即ち、
アドレスデータブロックに対するＤｔａｇ状態が１に等
しくない）ということを示すならば、アドレスデータブ
ロックに対する新しいＤｔａｇ状態は、書戻しを待機し
ているＤｔａｇ非常駐バッファ（ＤｔａｇＴＢ）に記憶
される（２５９ａ）。さもなければ、（即ち、アドレス
データブロックに対するＤｔａｇ状態が１に等しいなら
ば）、書戻しトランザクションは、読取りトランザクシ
ョンより前に起こり、かつトランザクションによって生
成された新しいＤｔａｇ値は、アドレス指定されたデー
タブロックに対するＤｔａｇの中に直接書込まれる（２
５９ｂ）。
【００７５】読取り廃棄(ReadToDiscard) 動作がＵＰＡ
モジュールのキャッシュメモリの内容に影響を及ぼさな
いので、読取り廃棄(ReadToDiscard) トランザクション
に対するＤｔａｇ更新動作は、存在しない。同様に、読
取り廃棄(ReadToDiscard) トランザクションがキャッシ
ュメモリにおいてデータブロックを変位(displace)しな
いので、ＤＶＰビットは、読取り廃棄(ReadToDiscard)
トランザクションにセットされるべきではない。図８Ａ
及び図８Ｂを参照すると、別のＵＰＡポートからの一般
的な非キャッシュ型スレーブ読取りシーケンスは、以下
の通りである。ＵＰＡマスタポートは、そのＵＰＡアド
レスバス上の読取り要求（Ｐ＿ＲＥＱ）をシステムコン
トローラ１１０へ発行する（２１０，２１２）。アドレ
スをデコーディングしかつアドレスがコヒーレントドメ
インの中ではないということを決定した後、システムコ
ントローラ１１０は、（それに対してアービトレートし
た後）ターゲットＵＰＡのＵＰＡアドレスバス上のター
ゲット（アドレス指定された）ＵＰＡポートのスレーブ
インターフェイスへＰ＿ＲＥＱを進める（２６０）。要
求したデータが送信の準備ができているとき、ターゲッ
トＵＰＡポートは、システムコントローラ１１０へＰ＿
ＲＥＰＬＹを発行する（２６１）。システムコントロー
ラ１１０は、ターゲットＵＰＡポートから要求している
ＵＰＡポートまで相互接続モジュールにデータ経路をセ
ットアップし（２６２）、そのＵＰＡデータバス上の要
求したデータを駆動するためにターゲットＵＰＡポート
へＳ＿ＲＥＰＬＹを発行し、かつそのＵＰＡデータバス
からデータを受け取るために要求しているＵＰＡマスタ
ポート（２６３）へＳ＿ＲＥＰＬＹを発行する（２６
４）。
【００７６】別のＵＰＡポートへの一般的な非キャッシ
ュ型スレーブ書込みシーケンスは、次の通りである。Ｕ
ＰＡマスタポートは、そのＵＰＡアドレスバス上の書込
み要求（Ｐ＿ＲＥＱ）をシステムコントローラ１１０へ
発行する（２１０、２１２）。アドレスをデコーディン
グしかつアドレスがコヒーレントドメインの中ではない
ということを決定した後（２１４）、システムコントロ
ーラ１１０は、（それに対してアービトレートした後）
そのポートのＵＰＡアドレスバス上のアドレス指定され
たＵＰＡポートへＰ＿ＲＥＱを進める（２５０）。シス
テムコントローラ１１０は、要求しているＵＰＡポート
からターゲットＵＰＡポートまで相互接続モジュール１
１２にデータ経路をセットアップし（２６６）、そのＵ
ＰＡデータバス上のデータを駆動するために要求してい
るマスタポートへＳ＿ＲＥＰＬＹを発行し、かつそのＵ
ＰＡデータバスからデータを受け取るためにターゲット
ポートへＳ＿ＲＥＰＬＹを発行する（２６７）。要求し
ているマスタポートは、それがＳ＿ＲＥＰＬＹを受け取
りかつデータを転送したときにトランザクションが終了
したとみなす。しかしながら、ターゲットＵＰＡポート
は、それが供給されたデータを処理することを終えたと
きにＰ＿ＲＥＰＬＹを発行し、Ｐ＿ＲＥＰＬＹがターゲ
ットＵＰＡポートスレーブ入力要求及びデータキューに
おける顕著な要求のそのＰＲｅｑＣｎｔカウントをシス
テムにディクリメントさせることができるのでフロー制
御の目的に対して重要である。
【００７７】アドレス及びデータ経路が独立であり、か
つ全てのＵＰＡポートに対するスレーブインターフェイ
スが要求及びデータ入力キューの両方を含むので、要求
パケット及び対応データは、ＵＰＡポートスレーブイン
ターフェイスへあらゆる順序で進められうる、即ち、ア
ドレスの前にデータをそれに付与することができるし、
その逆もできるということに注目すべきである。データ
が対応要求パケットの前にスレーブインターフェイスへ
運ばれるときに、運ばれたデータは、スレーブインター
フェイスがそれを処理する準備ができるまでスレーブイ
ンターフェイスの入力データキューに単に置かれる。ス
レーブインターフェイスがその入力キューからデータ及
びトランザクション要求をドレインしたときに、それ
は、別のスレーブトランザクションの準備ができている
ことを示しているシステムコントローラ１１０へＰ＿Ｒ
ＥＰＬＹを発行する。システムコントローラ１１０は、
この地点でトランザクション終了とみなす。フロー制御
は、供給している装置が（Ａ）下流のキュー(queue dow
nstream)の最大の大きさを、前もって、常に知っており
かつ（Ｂ）後者のキューに残っている空間の計数を維持
することを確実にすることによって達成される。最大キ
ュー・サイズは、全てのＵＰＡポートに対するＵＰＡポ
ートＩＤレジスタ１５８及びシステムコントローラのＳ
Ｃ ＩＤレジスタ１８０からのパワーオン(power-on)で
初期化ソフトウェアによって統計的に決定され、かつす
ぐ上流のキュー(queueimmediately upstream)に対する
フロー制御レジスタの中に書込まれる。システムコント
ローラのフロー制御レジスタは、（Ａ）ＵＰＡポートＩ
Ｄレジスタのシステムコントローラのコピー１９３に記
憶されたキューサイズパラメータＰＲＥＱ＿ＲＱ及びＰ
ＩＮＴ＿ＲＤＱ、及び（Ｂ）ＳＣ Ｃｏｎｆｉｇレジス
タ１９０におけるＩｎｔＣｎｔ、ＰＲｅｑＣｎｔ及びＳ
ＲｅｑＣｎｔカウンタ１９４、１９５及び１９６であ
る。システムの他のフロー制御レジスタは、ＵＰＡポー
トのマスタインターフェイス１５０におけるレジスタ２
７０、２７２である。特に、図５を参照すると、各ＵＰ
Ａポート１０４の各マスタインターフェイス１５０は、
そのＵＰＡポートに対するシステムコントローラにおけ
るＣ０及びＣ１マスタクラス要求キューの大きさを示す
二つのレジスタ２７０−０、２７０−１、及び二つのマ
スタクラス要求キューのそれぞれにおいて現在保留され
ている要求の数を示す二つのカウンタ２７２−０、２７
２−１を含む。各ＵＰＡマスタポートに対するＳＣ Ｉ
ＤレジスタＳＣＩＱ０、ＳＣＩＱ０（１８３、１８４）
のキューサイズ値は、パワーオンで初期化ソフトウェア
によって各対応ＵＰＡポートマスタインターフェイスの
サイズレジスタ２７０の中にコピーされる。
【００７８】各そのようなキューは、関連装置がエンキ
ューすることを欲しうる最大数の要求またはデータパケ
ットを取り扱うために十分に大きくなければならないと
いうことを除いて、データ及び要求出力キューに対する
指定サイズ制限または要求事項は、存在しない。更に、
出力データ及び要求キューの大きさは、フロー制御目的
に対してシステムの他の装置に関係ないので、それらの
大きさの値は、初期化ソフトウェアによってアクセスさ
れた構成レジスタにおいて示されていない。ソフトウェ
ア初期化の後、上流のキューは、すぐ下流のキューへ後
者のキューが有する容量よりも多くの要求を発行しな
い。システムコントローラ１１０からＵＰＡポートへの
Ｓ＿ＲＥＰＬＹは、システムコントローラ１１０が対応
キューにおける更に一つの要求に対する空間をフリーに
したということをＵＰＡポートに示し、かつそのキュー
に対する別のマスタ要求の準備を整える。ＵＰＡポート
からシステムコントローラ１１０へのＰ＿ＲＥＰＬＹ
は、ＵＰＡスレーブポートがその対応キューにおける更
に一つの要求に対する空間をフリーにしたということを
システムコントローラ１１０に示し、かつ別のスレーブ
要求の準備を整える。
【００７９】ＵＰＡポートのような、上流装置は、なん
らかの応答を待つことなく下流キューの最大容量まで一
連のトランザクションをすばやく連続して送信すること
ができ、そして下流キューへ追加の要求を送信する前に
少なくとも一つのＳ＿ＲＥＰＬＹまたはＰ＿ＲＥＰＬＹ
を待つ（待機する）。フロー制御を図５に絵画的に示
す。システムコントローラ１１０入力要求キューＳＣＩ
Ｑ０及びＳＣＩＱ１は、それぞれＵＰＡマスタ要求クラ
スキューＣ０及びＣ１の下流である（逆に、Ｃ０及びＣ
１は、上流である）。同様に、ＵＰＡスレーブインター
フェイスの全てのキューは、システムコントローラ１１
０の下流である。
【００８０】キャッシュコヒーレンスモデル概要 本発明で用いられるキャッシュコヒーレンスプロトコル
は、二点間書込み無効である。それは、キャッシングＵ
ＰＡマスタポートのキャッシュタグ（Ｅｔａｇｓ）に保
持された５つの“ＭＯＥＳＩ”状態に基づく。（本発明
の別の実施例は、以下に説明するように、“反射メモ
リ”プロトコルを用いているシステムに対して４つの
“ＭＥＳＩ”状態を用いる。）。キャッシュコヒーレン
スプロトコルは、物理的にインデックスされ物理的にタ
グされた（ＰＩＰＴ）キャッシュ上でだけ動作する。Ｕ
ＰＡキャッシュコヒーレンスドメインは、物理的にアド
レス指定されたされたキャッシュによって境界を付けら
れる。一次レベルの仮想的にアドレス指定されたキャッ
シュは、もし存在するならば、ＵＰＡモジュールそれ自
体によってコヒーレントに維持されなければならない。
Ｅｔａｇキャッシュ状態は、次の通り（Ｅｔａｇ状態遷
移に対して図１０を参照）： 無効（Ｉ）：キャッシュインデックス及びキャッシュラ
イン内容が無効である。
【００８１】共有クリーン（Ｓ）：このＥｔａｇに対応
しているキャッシュラインに記憶されたデータブロック
は、（Ａ）このキャッシュに結合されたデータプロセッ
サによって変更されず、かつ（Ｂ）一つ以上の他のキャ
ッシュメモリに記憶されうる。 排他的クリーン（Ｅ）：このＥｔａｇに対応しているキ
ャッシュラインに記憶されたデータブロックは、このキ
ャッシュに結合されたデータプロセッサによって変更さ
れずかつ他のキャッシュメモリに記憶されない。 共有変更（Ｏ）：このＥｔａｇに対応しているキャッシ
ュラインに記憶されたデータブロックは、このキャッシ
ュに結合されたデータプロセッサによって変更されかつ
一つ以上の他のキャッシュメモリに記憶されうる。 排他的変更（Ｍ）：このＥｔａｇに対応しているキャッ
シュラインに記憶されたデータブロックは、このキャッ
シュに結合されたデータプロセッサによって変更されか
つ他のキャッシュメモリに記憶されない。 本発明の別の実施例では、“反射メモリ”プロトコルを
用いているシステムに対して、４つの“ＭＥＳＩ”状態
だけが用いられる。Ｏ状態が必要でない理由は、反射メ
モリシステムでは、最初のデータプロセッサが、Ｍ（排
他的変更）状態における第２のデータプロセッサのキャ
ッシュによって記憶されたデータブロック上にキャッシ
ュミスを有するときにはいつでも、第２から第１のデー
タプロセッサにデータブロックをコピーするために実行
されたコピーバック動作は、変更されたデータブロック
を主メモリへコピーもするということである。普通のコ
ピーバック動作の場合には、トランザクションの終結
で、両方のデータプロセッサは、データブロックをＳ
（共有クリーン）状態に記憶する。コピーバック及び無
効動作の場合には、データブロックに対する要求してい
るデータプロセッサのＥｔａｇは、Ｅ（排他的クリー
ン）状態でありかつ他のデータプロセッサの対応Ｅｔａ
ｇは、無効にされる。それゆえに、反射メモリマルチプ
ロセッサシステムでは、データブロックは、変更状態に
ある間中けっして共有されない。Ｏ状態の回避は、デー
タプロセッサにＭ→Ｏ遷移の代わりにＭ→Ｓ遷移を行わ
せる（Ｓ＿ＣＰＢ＿ＲＥＱの代わりに）Ｓ＿ＣＰＢ＿Ｍ
ＳＩ＿ＲＥＱと称する特別のコピーバックトランザクシ
ョンの使用でシステムコントローラによってデータプロ
セッサに示される。
【００８２】キャッシュコヒーレンスのユニットは、６
４バイトのブロックサイズである。コヒーレント読取り
／書込みトランザクションは、４つのクワッドワードを
用いて、６４バイトブロックだけにデータを転送する。
最小または最大キャッシュサイズ要求事項は、存在しな
い。各キャッシングＵＰＡマスタポートに存在するキャ
ッシュサイズは、システム初期化ソフトウェアによって
決定され、かつキャッシュインデックスのビットの数
は、システムコントローラのＳＣ Ｃｏｎｆｉｇレジス
タ１９０におけるキャッシュインデックスマスク（ＣＩ
Ｍ）１９４の中に書込まれる。システムコントローラ１
１０（ＳＣ）は、他のＵＰＡポートからの共有または変
更されたデータブロックへの読取りまたは書込みアクセ
スに応じて指定ＵＰＡポートへコピーバック無効トラン
ザクションを送ることによってＵＰＡマスタキャッシュ
上のキャッシュコヒーレンスを保持する。初めてデータ
ブロックがＵＰＡポートによって参照されたとき、それ
は、書込み許可のための相互接続へ行くことなくそれが
直接それを続いて書込みことができるようにそのＵＰＡ
ポートに対して排他的に与えられる。別のＵＰＡポート
からそのブロックへの後続の参照で、システムコントロ
ーラ１１０は、適切なコピーバック無効を第１のＵＰＡ
ポートへ送りかつ要求しているＵＰＡポートへデータの
キャッシュ間転送を実行する。一般に、システムコント
ローラ１１０は、要求しているＵＰＡマスタポートへ書
込み許可を与える前にデータの全ての他のコピーを無効
にすることによって記憶の排他的所有権を保証し、かつ
他のＵＰＡマスタポートからの全ての後続の装填または
記憶は、どのマスタが記憶を最後に実行したかに関係な
くそのデータの最終値を常に調べる。
【００８３】代替“性能”インプリメンテーションで
は、記憶を実行しているプロセッサは、全ての他のコピ
ーが無効にされる前でも先に進むことを許される。その
ような実施例では、他のプロセッサは、保留無効トラン
ザクションが作用するまで過渡的時間量(transient amo
unt of time)に対するそれらのキャッシュの古い値を調
べることを継続しうる。しかしながら、保留無効を有し
ているプロセッサからの全記憶ミスは、それらのプロセ
ッサにおける無効が終了するまで、終了することから相
互接続によって遅延されかつ防止される。この最適化に
おいて、システムコントローラは、全ての無効応答を待
たない（待機しない）。しかしながら、この最適化を用
いているときでさえも、記憶は、まだ排他的（即ち、一
度に一つのプロセッサだけがキャッシュブロックへ書込
むことができる）でありかつ二つのプロセッサから同じ
キャッシュブロックまでの二つの記憶の間に過渡的ステ
ール状態(transient stale state) が決して存在しな
い。図７及び図９を参照すると、本発明のキャッシュコ
ヒーレンスプロトコルは、システムコントローラ１１０
からＵＰＡポートまでの顕著なコピーバック無効トラン
ザクションをＵＰＡポート毎につき一つに制限し、かつ
コヒーレントキャッシュへの他の局所アクセスに対して
それに優先権を与えることによって高い優先度を有する
要求にサービスすることをＵＰＡポートに要求する。
【００８４】キャッシュコヒーレンスプロトコルは、書
戻しキャッシュを支持し、かつ顕著な汚染犠牲者(dirty
victim)書戻しトランザクションをＵＰＡポート毎につ
き一つに制限する。書戻しが終了するまでコヒーレンス
ドメインに維持されることを要求される汚染犠牲者にな
ったライン(dirty victimized lines)をハンドリングす
るＵＰＡポートを簡略化するために、キャッシュコヒー
レンスプロトコルは、書戻しが終了する前に汚染犠牲者
(dirty victim)が無効にされたならば、ＵＰＡマスタポ
ートに書戻しトランザクションをリトラクト(retract)
させない。その代わり、システムコントローラは、書戻
しトランザクションが現れるときに書戻しがアボートさ
れる（取り消される）ことが必要であるということを記
憶している責任をもたせる。代替の実施例では、多重書
戻しトランザクションは、プロセッサに多重書戻しバッ
ファを、かつシステムコントローラに同じ数のＤｔａｇ
非常駐バッファを供給することによって支持される。同
じプロトコルは、複数の書戻しトランザクションに対し
て作動する。本実施例は、好ましいデータプロセッサが
複数の顕著なキャッシュミストランザクションを発行し
ないので、一つの顕著な書戻しだけを用いる。代替実施
例は、複数の顕著なキャッシュミスを用いるデータプロ
セッサに対する必要事項である。
【００８５】マルチプロセッサシステムにおけるそのコ
ヒーレントキャッシュへのプロセッサの参照とのスヌー
プ干渉を回避するために、ＵＰＡポートのＥｔａｇｓを
ミラーするタグ（Ｄｔａｇｓ）の重複セットを有してい
る重複キャッシュインデックス（Ｄｔａｇインデックス
と呼ばれる）は、各キャッシングＵＰＡマスタポートに
対してシステムコントローラ１１０によって保持され
る。Ｄｔａｇｓは、ＤｔａｇｓのＥ及びＭ状態が併合さ
れている、４つの“ＭＯＳＩ”キャッシュ状態を用い
る。Ｄｔａｇｓは、直接マップ型キャッシュメモリを支
持する。各Ｅｔａｇエントリに対して、そのＥｔａｇｓ
へアクセスするプロセッサと干渉することなく、システ
ムコントローラ１１０によるＤｔａｇｓ上のルックアッ
プがデータブロックに対する対応Ｅｔａｇ状態を正確に
示すような、対応Ｅｔａｇエントリが存在する。Ｄｔａ
ｇ状態は、次の通り： 無効（Ｉ）：キャッシュインデックス及びキャッシュラ
イン内容が無効である。 共有クリーン（Ｓ）：このＥｔａｇに対応しているキャ
ッシュラインに記憶されたデータブロックは、（Ａ）こ
のキャッシュに結合されたデータプロセッサによって変
更されておらず、かつ（Ｂ）一つ以上の他のキャッシュ
メモリに記憶されうる。
【００８６】共有変更（Ｏ）：このＥｔａｇに対応して
いるキャッシュラインに記憶されたデータブロックは、
このキャッシュに結合されたデータプロセッサによって
変更され、かつ一つ以上の他のキャッシュメモリに記憶
されうる。 排他的及び潜在的変更（Ｍ）：このＥｔａｇに対応して
いるキャッシュラインに記憶されたデータブロックは、
このキャッシュに結合されたデータプロセッサによって
変更され、他のキャッシュメモリに記憶されない。 Ｅ状態がＤｔａｇｓに用いられない理由は、次の通りで
ある。データプロセッサがキャッシュミスを有しかつ
“自分への読取り(read to own) ”トランザクション要
求を有するデータを要求するときに、データプロセッサ
のＵＰＡポートは、要求したデータパケットを受け取り
かつそのＥｔａｇ状態をＭにセットすると同時に、対応
ＤｔａｇもシステムコントローラによってＭ状態にセッ
トされる。それゆえに、システムコントローラは、デー
タプロセッサが、要求したデータブロックを変更しかつ
データブロックがデータプロセッサが要求したデータブ
ロックを変更するための機会を有する前でさえも変更さ
れたことを示しているキャッシュライン状態値を記憶す
るということを“想定する。”結果として、データプロ
セッサが Ｐ＿ＲＤＯ＿ＲＥＱトランザクション要求に
より受け取ったデータブロックを変更したときに、シス
テムコントローラの対応Ｄｔａｇが、既にキャッシュラ
インをＭ状態にあるということを表わすので、それは、
システムコントローラへトランザクションを送る必要が
ない。更に、装填ミスがデータブロックを、Ｅ状態のＥ
ｔａｇ及びＭ状態のＤｔａｇを有する要求しているデー
タプロセッサキャッシュに記憶させるときに、データプ
ロセッサは、Ｄｔａｇが既にＭ状態（排他的変更）にあ
るのでそれがその後そのデータブロックを変更するなら
ば、システムコントローラへのトランザクション要求を
実行しない。Ｅ状態のＤｔａｇのＭ状態への併合は、こ
こで“第１の書込み(first write) ”最適化と呼ばれ、
かつそれは、各データプロセッサによって生成されなけ
ればならないトランザクションの数をかなり低減する。
【００８７】上述したように、“反射メモリ”プロトコ
ルを用いているシステムでは、変更されたデータブロッ
クがけっして共有されないので、Ｏ状態は必要ない。結
果として、反射メモリマルチプロセッサシステムでは、
３つの“ＭＳＩ”状態だけがＤｔａｇｓに対して用いら
れる。Ｉ／Ｏ ＵＰＡポートによるキャッシングの支持
は、システムコントローラによって供給される。例え
ば、Ｉ／Ｏ ＵＰＡポートがＮの完全連想キャッシュバ
ッファを有するならば、システムコントローラは、完全
連想Ｄｔａｇｓの対応する数を有する。Ｉ／Ｏ ＵＰＡ
ポートのキャッシュメモリを支持するシステムコントロ
ーラは、Ｉ／Ｏ ＵＰＡポートに結合されたＩ／Ｏバス
及びＩ／Ｏに独立である。図９を参照すると、本発明
は、“汚染犠牲者(dirty victims) ”と呼ばれる、変位
されたキャッシュデータブロックの書戻しをハンドリン
グするための特別な機構を供給する。ここで、“汚染(d
irty) ”とは、変位サレタデータブロックがＵＰＡポー
トに関連したデータプロセッサによって書込まれた変更
されたデータを有するということを意味し、“犠牲者(v
ictims) ”は、データプロセッサが、変位されているデ
ータブロックと同じキャッシュラインにマップする別の
データを参照するときのキャッシュデータブロックの変
位を意味する。本発明のキャッシュ書戻し機構は、書戻
しトランザクションに、汚染犠牲者によって前に占有さ
れていたキャッシュラインに新しいデータブロックを記
憶するトランザクションと独立にハンドルさせて、それ
により書戻しトランザクションに一般に関連する順序制
約を回避する。
【００８８】図９は、プロセッサＥｔａｇｓ１３２、プ
ロセッサの単一書戻しバッファ２８０、システムコント
ローラ１１０によりＤｔａｇアレーに保持される重複エ
ントリ、及び各キャッシングＵＰＡマスタポートに対す
るシステムコントローラの内側のＤｔａｇ非常駐バッフ
ァ（ＤｔａｇＴＢｓ）を示す。ＤｔａｇＴＢは、ｎ＋１
ｔｈ Ｄｔａｇエントリ（ここでｎは、Ｅｔａｇアレー
のＥｔａｇエントリの数である）として作用（作動）
し、かつキャッシュミスがキャッシュから汚染ブロック
(dirty block) を変位するときに新しいキャッシュブロ
ックに対するＤｔａｇ状態を一時的に保持する。キャッ
シュ充填（読取り）トランザクションは、キャッシュミ
ス・ペナルティを最小化するために汚染犠牲者書戻しと
は独立に実行される。読取りトランザクションが最初に
終了したならば、関連Ｄｔａｇ新状態情報は、Ｄｔａｇ
ＴＢに記憶される。次に、汚染犠牲者ブロックに対する
書戻しトランザクション要求が終了しかつ書戻しトラン
ザクションに対するＤｔａｇ更新動作が実行されるとき
に、ＤｔａｇＴＢの内容は、そのプロセッサに対する関
連キャッシュラインのＤｔａｇエントリに転送される。
Ｄｔａｇ転送へのＤｔａｇＴＢは、Ｄｔａｇ更新動作で
ある。書戻しトランザクションがまず終了するならば、
ＤｔａｇＴＢは、用いられない。
【００８９】ＤｔａｇＴＢに関連する有効ビットがセッ
トされるときにはいつでも、ＤｔａｇＴＢは、Ｄｔａｇ
ルックアップ動作並びにＤｔａｇ更新動作に含まれる。
例えば、キャッシュライン充填動作によって更新された
キャッシュラインが後続のトランザクションによって変
更または無効にされることは、おおいに可能であるが、
しかし対応書戻しトランザクションが実行される前であ
る。この理由により、ＤｔａｇＴＢは、その有効ビット
がセットされかつ実行されているトランザクションが書
戻しトランザクションでない限り他のＤｔａｇエントリ
と同じように全ての点で扱われる（処理される）。上述
したように、書戻しトランザクションに対するＤｔａｇ
更新動作は、ＤｔａｇＴＢの内容を正規（標準）のＤｔ
ａｇアレーに転送させる。図９は、同じデータブロック
Ａをキャッシュする二つのデータプロセッサ１０２−１
及び１０２−ｋを示す。プロセッサ１は、Ｏ状態（共有
変更）にブロックＡを有し、プロセッサｋは、Ｓ状態
（共有クリーン）に有する。プロセッサ１は、新しいデ
ータブロックＢに対してブロックＡを犠牲にし、かつメ
モリに書込むために汚染ブロックＡをその書戻しバッフ
ァ２８０−１へ転送する。システムコントローラ１１０
は、ＤｔａｇＴＢ２８２−１にブロックＢに対するＤｔ
ａｇ状態を保持し、バッファ２８２−１を有効とマーク
（印付け）し、かつ書戻しトランザクションを待つ。プ
ロセッサｋもブロックＢに対してブロックＡを犠牲にす
るならば、ブロックＢは、プロセッサｋに対するＥｔａ
ｇｓ及びＤｔａｇｓにおいてブロックＡを単に上書きす
る；プロセッサｋの書戻しバッファ及びＤｔａｇＴＢ
は、プロセッサｋの犠牲者キャッシュラインがクリーン
であるときにトランザクションに用いられない。
【００９０】以下は、本発明のキャッシュコヒーレンス
プロトコル及び図９に示したような集中重複タグを用い
ているシステムに対する事象の例示シーケンスである。
図８を参照すると、ＵＰＡマスタポートは、それがＵＰ
Ａアドレスバスに対してアービトレートするのを欲して
いることを示すために要求信号をアサートする（共有Ｕ
ＰＡアドレスバスが用いられることを想定して）。ＵＰ
Ａマスタポートは、アービトレーションを結局獲得しか
つＵＰＡアドレスバス上の要求パケットを駆動する（２
１０）。システムコントローラ１１０は、要求を受け取
り（２１２）、要求パケットのトランザクション型及び
物理アドレスをデコード（復号）し、それがコヒーレン
ト読取りまたは書込みトランザクション要求であったな
らば（２１４）、システムコントローラは、全アドレス
を取りかつそれをルックアップ動作のためのスヌープパ
イプラインに置く（２１６）。トランザクションは、い
まアクティブと考慮され、かつ付随更新動作がこのトラ
ンザクションに対して終了しかつＳ＿ＲＥＰＬＹが要求
しているＵＰＡマスタポートへ送られるまでアクティブ
のままである。トランザクションがアクティブである
間、システムコントローラ１１０は、同じキャッシュイ
ンデックスを有する新しく入ってくるトランザクション
をアクティブになることからブロックする。トランザク
ション・ブロッキングは、以下に記載する“トランザク
ション活性化”と題するこの文書の部分で詳述する。
【００９１】コヒーレントトランザクションで指定され
たアドレスが主メモリの中にあるならば、システムコン
トローラもメモリサイクルを始動（開始）する（２１
７）。指定したアドレスが主メモリの中にないならば、
コヒーレントトランザクションは、エラーで終了され
る。システムコントローラは、全てのＤｔａｇｓからの
ルックアップの結果を統合し、かつ次のサイクルで読取
りトランザクションに対してどこからデータがくるのか
を決定する（２２２，２２３）。データが主メモリから
供給されるものであるならば、システムコントローラ
は、メモリサイクルを継続する。データが別のマスタＵ
ＰＡポートキャッシュから供給されるものであるなら
ば、システムコントローラは、メモリサイクルをアボー
トし、かつ要求したキャッシュラインのコピーを有する
ＵＰＡポートの少なくとも一つへＳ＿ＲＥＱを送る（２
４０）。供給しているＵＰＡポートへ送ったＳ＿ＲＥＱ
の型が要求しているＵＰＡポートからのＰ＿ＲＥＱの型
に依存しているならば：Ｐ＿ＲＤＯ＿ＲＥＱ要求に対し
て、供給しているＵＰＡポートへ送られたＳ＿ＲＥＱ
は、Ｓ＿ＣＰＩ＿ＲＥＱである；Ｐ＿ＲＤＳ＿ＲＥＱま
たはＰ＿ＲＤＳＡ＿ＲＥＱに対して、送られたＳ＿ＲＥ
Ｑは、Ｓ＿ＣＰＢ＿ＲＥＱである；そしてＰ＿ＲＤＤ＿
ＲＥＱに対して、送られたＳ＿ＲＥＱは、Ｓ＿ＣＰＤ＿
ＲＥＱである。
【００９２】要求しているＵＰＡポートが指定したデー
タブロックの排他的所有権を要求しているならば（即
ち、要求がＰ＿ＲＤＯ＿ＲＥＱ要求である）、Ｓ＿ＲＥ
Ｑ無効要求が、要求したキャッシュラインのコピーを有
する全てのポートへ送られる。システムコントローラ
は、要求しているＵＰＡポートへＳ＿ＲＥＰＬＹを生成
する前に、Ｓ＿ＲＥＱが送られたＵＰＡポートからのＰ
＿ＲＥＰＬＹを待つ（２４６）。代替的に、システムコ
ントローラ１１０は、Ｓ＿ＲＥＱが送られた他のＵＰＡ
ポートからのＰ＿ＲＥＰＬＹを待つことなく、供給して
いるＵＰＡポートからＰ＿ＲＥＰＬＹを受け取った後に
要求しているＵＰＡポートへＳ＿ＲＥＰＬＹを生成する
ことができる。しかしながら、コヒーレント読取りトラ
ンザクションは、終了されず、かつシステムコントロー
ラは、Ｓ＿ＲＥＱが送られたＵＰＡポートからの全ての
Ｐ＿ＲＥＰＬＹを受け取るまで、アクティブトランザク
ションのシステムコントローラの保留トランザクション
状態アレー２００から除去される。この第２の方法は、
待ち時間を最小化するので好ましいインプリメンテーシ
ョンである。即ち、要求しているデータプロセッサは、
第２のキャッシュコヒーレンスプロトコルを用いるとき
に、要求したデータを早く受け取る。更に、キャッシュ
無効Ｓ＿ＲＥＱトランザクションは、要求しているＵＰ
Ａポートへのデータ転送と並列に実行されて、それによ
り利用可能なシステム資源の効率的使用を行う。
【００９３】Ｄｔａｇｓは、ルックアップ動作において
マッチ（一致）を戻した全てのＵＰＡポートに対して同
時に書込まれる。ＤｔａｇｓのＭＯＳＩ状態ビットは、
新しい値で更新される。要求しているＵＰＡポートへ転
送されるデータの準備が整ったときに、システムコント
ローラは、要求者（リクエスタ）ＵＰＡポートへ肯定応
答Ｓ＿ＲＥＰＬＹを送りデータは供給しているキャッシ
ュ、または主メモリからＵＰＡ＿Ｄａｔａｂｕｓ上へ転
送される。アクティブトランザクションが書戻し要求で
あるならば、Ｄｔａｇルックアップ及び更新は、ＵＰＡ
データバス上のデータを駆動するか、または書戻しを取
り消すために、それへのＳ＿ＲＥＰＬＹを生成する前
に、要求しているマスタＵＰＡポートに対してだけ実行
される。アクティブトランザクションが書込み−無効要
求であるならば、ルックアップ及び更新は、コヒーレン
ト読取り要求に対するのと同じ方法で実行される。シス
テムコントローラは、ルックアップ・マッチを有する全
てのＵＰＡポートへ無効Ｓ＿ＲＥＱを送る。ＵＰＡ＿Ｄ
ａｔａｂｕｓ上のデータを駆動するための要求している
マスタＵＰＡポートへのＳ＿ＲＥＰＬＹは、無効のため
の全てのＰ＿ＲＥＰＬＹ肯定応答が受け取られるまでオ
フのままに保持される。代替的に、システムコントロー
ラ１１０は、Ｓ＿ＲＥＱが送られた他のＵＰＡポートか
らのＰ＿ＲＥＰＬＹを待つことなく、もしあれば、供給
しているＵＰＡポートだけからＰ＿ＲＥＰＬＹを受け取
った後に要求しているＵＰＡポートへＳ＿ＲＥＰＬＹを
生成することができる。しかしながら、コヒーレント書
込みトランザクションは、終了されず、かつシステムコ
ントローラがＳ＿ＲＥＱが送られた全てのＵＰＡポート
から全てのＰ＿ＲＥＰＬＹを受け取るまでアクティブト
ランザクションのシステムコントローラの保留トランザ
クション状態アレー２００から除去される。第２の方法
は、待ち時間を最小にするので好ましいインプリメンテ
ーションである。
【００９４】順序制約 各ＵＰＡマスタ要求クラスからのトランザクションは、
マスタインターフェイス及びスレーブインターフェイス
の終端間で強く順序付けられる。この要求事項は、次の
制約を暗に示す：マスタクラスからの複数の顕著な要求
に対して、各要求に対するＳ＿ＲＥＰＬＹは、トランザ
クション要求がＵＰＡマスタによって発行された順序と
同じ順序で（システムコントローラによって）マスタへ
付与される。例えば、Ｔ１，Ｔ２が、同じマスタクラス
からのマスタＵＰＡポートによって発行された連続の読
取り及び書込みトランザクションであるならば、Ｔ１に
対するＳ＿ＲＥＰＬＹは、システムコントローラ１１０
がＴ１の前にＴ２を終了しえてもＴ２に対するＳ＿ＲＥ
ＰＬＹの前にシステムコントローラ１１０によって発行
される。マスタクラスから異なるＵＰＡポート（または
ＵＰＡスレーブポートに接続されたスレーブ装置）への
複数の顕著な書込み要求に対して、システムコントロー
ラ１１０は、後続のスレーブトランザクションを別のス
レーブＵＰＡポートへ進める前に一つのスレーブＵＰＡ
ポートへ進められた全てのトランザクションに対するＰ
＿ＲＥＰＬＹを待つ。例えば、Ｔ１，Ｔ２がスレーブＵ
ＰＡポートＡへのマスタＵＰＡポートによって発行され
た連続の書込みトランザクションであり、かつＴ３がス
レーブＵＰＡポートＢへの同じマスタによって発行され
た後続の書込みトランザクションであるならば、システ
ムコントローラ１１０は、Ｔ３をスレーブポートＢへ進
める前にスレーブポートＡからのＴ１及びＴ２に対する
Ｐ＿ＲＥＰＬＹを待つ。
【００９５】マスタクラスから異なるＵＰＡスレーブポ
ートへの複数の顕著な読取り要求に対して、システムコ
ントローラ１１０は、マスタが読取り要求を発行したの
と同じ順序で要求しているマスタＵＰＡへのデータレデ
ィに対してＳ＿ＲＥＰＬＹを発行する。マスタクラスか
ら異なるスレーブＵＰＡポートへの複数の顕著な読取り
要求に対して、スレーブＵＰＡポートは、それあトラン
ザクションを受け取ったのと同じ順序でそれらに対して
（システムコントローラへ）Ｐ＿ＲＥＰＬＹ肯定応答を
発行する。スレーブＵＰＡポートは、スレーブ装置への
書込み終了を保証することができない。従って、ＵＰＡ
ポートは、（例えば、それがＩ／Ｏバスに接続された装
置へ行くならば）書込みがその最後の宛先に到達する前
でもシステムコントローラへＰ＿ＲＥＰＬＹを発行する
ことができる。ＵＰＡスレーブポートは、Ｉ／Ｏ装置位
置（またはアドレスのインプリメンテーション指定範
囲）へのプログラムされた入力／出力（ＰＩＯ）リード
アフターライト(read-after-write)は、Ｉ／Ｏ装置自体
がこれを支持する（即ち、アドレス指定された位置がメ
モリのようである）ならば最後に書込まれたデータを戻
すようにトランザクションの順序を保持するためにＩ／
Ｏバスインターフェイスを必要とする。
【００９６】同じＵＰＡポートからの異なるマスタクラ
スから発行されたトランザクション、または異なるＵＰ
Ａポートから発行されたトランザクションに対する順序
制約は、存在しない。マスタＵＰＡポートにおいて二つ
のマスタ要求クラスの間で順序を保持すること（もし望
むならば）は、（トランザクションが相互接続へ発行さ
れる前に二つのクラスの間に導入された適切なインタロ
ックを有する）そのマスタの責任である。また、スレー
ブＵＰＡポートは、異なるＵＰＡマスタからの、または
同じＵＰＡポートからの異なるマスタクラスからの、ト
ランザクションに対するＰ＿ＲＥＰＬＹを順序付けるこ
とを要求しない。好ましい実施例では、同期またはバリ
アトランザクションが存在しない。同期またはバリア
は、ＵＰＡモジュール上のプロセッサにより、かつＵＰ
Ａマスタポートインターフェイスからのトランザクショ
ンをランチング（開始）する前に処理されることが必要
である。本発明の好ましい実施例では、コヒーレント共
有アドレス空間（主メモリ）への参照は、相互接続が物
理的に一定の順序でない（即ち、相互接続において画定
された大域順序(global order)が存在しない）場合であ
っても、一定の順序で現れる。しかしながら、相互接続
は、各ＵＰＡポートへの記憶を排他性を保証する。ま
た、相互接続は、マルチプロセッサシステムにロックを
獲得するためのデッカーのアルゴリズムを作動すること
ができるべくトランザクション終了の正確な順序付けを
保証する。
【００９７】Ｉ／Ｏ装置への参照は、一定の順序であ
る。スレーブＵＰＡインターフェイスは、装置アドレス
によってトランザクションを順序付ける。同じＩ／Ｏ装
置（または所定のアドレス範囲）への全ての参照は、Ｕ
ＰＡスレーブインターフェイスでそれらが到着するのと
同じ順序で終了することを要求される。しかしながら、
（バスブリッジのおけるような）同じＵＰＡスレーブイ
ンターフェイスをハングオフしている（放っている：(h
anging off) ）異なるＩ／Ｏ装置へ行く参照の順序付け
は、存在せず、ＵＰＡスレーブインターフェイスは、並
列で異なるＩ／Ｏ装置（または異なる所定のアドレス範
囲）へ行くトランザクションを実行することを許され
る。
【００９８】トランザクションの詳述 好ましい実施例で画定されたＵＰＡトランザクションの
セットは、ＵＰＡに基づくワークステーション及びサー
バプロダクトの必要性を効率的に支持するために特に設
計された。以下は、ＵＰＡトランザクションの主な要求
事項及び目標である：メモリシステム上の帯域幅及び待
ち時間要求事項を満足するために、主メモリへの読取り
／書込みは、６４バイトブロックだけで実行される。メ
モリへの部分書込みやメモリへの読取り−変更−書込み
は、存在しない。ＵＰＡプロセッサモジュールにおける
キャッシュブロックサイズは、６４バイトであり、キャ
ッシュ充填／書戻しを必要としかつ６４バイトの大さき
のデータブロック上でキャッシュコヒーレンスを保持す
る。中央相互接続プロセッサ（即ち、システムコントロ
ーラ）による重複キャッシュタグ（Ｄｔａｇｓ）の使用
は、主メモリデータ上の原子ロックの必要を除去する
が、書戻し意味論、二点間データ転送意味論、及び命令
フェッチ（取出し）上の読取り専用ミスに対する意味論
に対する効率的な支持を必要とする。
【００９９】割込み意味論は、割込み発生源(interrupt
ing source) からの“不透明な(opaque)”状態情報を画
定するソフトウェアを送付することを必要とし、信頼で
きる送付のための非ブロッキングエントリを有する６４
バイトの割込みパケットを必要とする。ＵＰＡ相互接続
の特質により、トランザクションセットは、４つの構成
素子のセットで構成される：Ｐ＿ＲＥＱは、そのＵＰＡ
アドレスバス上のマスタＵＰＡポートによって生成され
たトランザクション要求を意味する。これが、システム
における全てのデータ転送アクティビティを始動（開
始）するものである。システムコントローラは、Ｐ＿Ｒ
ＥＱトランザクション要求をＵＰＡポートのスレーブイ
ンターフェイス（スレーブアクセスまたは割込みパケッ
ト）へ進めるか、または要求パケットのアドレスがその
管理されたアドレス空間（即ち主メモリ）内に入るなら
ばトランザクションそれ自体をサービスするかのいずれ
かである。Ｓ＿ＲＥＱは、あるＰ＿ＲＥＱに応じてコピ
ーバック−無効のためのキャッシングＵＰＡポートのス
レーブインターフェイスに指向された、適切なＵＰＡア
ドレスバス上のシステムコントローラによって生成され
たトランザクション要求を意味する。
【０１００】Ｐ＿ＲＥＰＬＹは、ＵＰＡポートからシス
テムコントローラまでの二点間双方向ワイヤ上のＵＰＡ
ポートによって生成されたトランザクション肯定応答を
意味する。システムコントローラからの先のＳ＿ＲＥＱ
トランザクションに応じて、またはシステムコントロー
ラによる先のＰ＿ＲＥＱスレーブアドレス空間トランザ
クションの前進により生成される。Ｓ＿ＲＥＰＬＹは、
システムコントローラからＵＰＡポートまでの二点間双
方向ワイヤ上のシステムコントローラによって生成され
たトランザクション肯定応答を意味する。Ｓ＿ＲＥＰＬ
Ｙメッセージは、ＵＰＡポートからのＰ＿ＲＥＱまたは
Ｐ＿ＲＥＰＬＹに応じて生成される。図１０Ａは、コヒ
ーレントＰ＿ＲＥＱ及びＳ＿ＲＥＱトランザクション要
求パケットに対するデータパケットフォーマットを示
す。図１０Ｂは、非キャッシュ型Ｐ＿ＲＥＱトランザク
ション要求パケットに対するデータパケットフォーマッ
トを示す。図１０Ｃは、割込みＰ＿ＩＮＴ＿ＲＥＱトラ
ンザクション要求パケットに対するデータパケットフォ
ーマットを示す。これらの図は、以下の説明で参照され
る。
【０１０１】トランザクションセットまとめが表３に示
されている。表４及び５は、ＵＰＡマスタ及びスレーブ
インターフェイスに対する正当な要求／応答組合せをそ
れぞれ指定する。表６は、キャッシングＵＰＡマスタポ
ートに対する種々の事象により使用するトランザクショ
ンの型を指定する。
【０１０２】
【表７】
【０１０３】
【表８】
【０１０４】
【表９】
【０１０５】
【表１０】
【０１０６】キャッシュコヒーレントトランザクション キャッシュコヒーレントトランザクションは、キャッシ
ュ可能な主メモリアドレス空間をアクセスするために発
行されたトランザクションである。これらのトランザク
ションの多くは、要求しているＵＰＡマスタポートのＥ
ｔａｇ及びＤｔａｇキャッシュ状態並びに他のＵＰＡマ
スタポートのＥｔａｇ及びＤｔａｇ状態を変更する。キ
ャッシュ状態遷移は、“キャッシュコヒーレンスプロト
コル”と題されたこの文書の部分で詳述される。以下
は、画定されたキャッシュコヒーレントトランザクショ
ンのそれぞれの詳述である。 ＲｅａｄＴｏＳｈａｒｅ（Ｐ＿ＲＤＳ＿ＲＥＱ） 共有トランザクションへのコヒーレント読取りは、関連
ＵＰＡモジュールのデータプロセッサが、そのアドレス
が局所キャッシュメモリに記憶されていない、指定され
たアドレスからデータを装填(load)することを試みると
きにＵＰＡマスタポートによってシステムコントローラ
へ送られる。これは、“装填ミス”と呼ばれる。
【０１０７】他のキャッシュが要求したデータを有して
いないならば、要求したデータに対するＥｔａｇ状態
は、Ｅへ遷移し、関連Ｄｔａｇ状態は、Ｍへ遷移する。
これは、別の相互接続トランザクションを生成すること
なくこのデータを後で書込むためにキャッシングＵＰＡ
マスタへの排他的アクセスを与える。他のキャッシュも
このデータを有するならば、要求しているＵＰＡポート
の要求したデータに対するＥｔａｇ及びＤｔａｇ状態の
両方ともＳへ遷移する。データが別のキャッシュから供
給されるならば、システムコントローラは、供給してい
るＵＰＡポートにＳ＿ＣＰＢ＿ＲＥＱコピーバックトラ
ンザクション要求を送り、かつＰ＿ＳＡＣＫまたはＰ＿
ＳＡＣＫＤ応答を待つ。Ｐ＿ＲＥＰＬＹを受け取ったと
きに、システムコントローラは、それにＳ＿ＣＲＡＢ応
答メッセージを送ることによって要求したデータブロッ
クを送るべく供給しているキャッシュに指令する。供給
しているＵＰＡポートは、まずアドレス指定されたクワ
ッドワードを供給し、上記の表２に示したように後続の
クワッドワードに対して下位の物理アドレスビットＰＡ
［５：４］に基づいて１６バイトとして(modulo 16 byt
es) ラップしなければならない。受容ＵＰＡポートは、
この順序で送付されるデータを必要とする。これは、全
てのデータ転送トランザクションに対して真(true)であ
り、それゆえに反復しない。
【０１０８】システムコントローラは、別のキャッシュ
もそれを共有するならばＳ＿ＲＢＳ（読取りブロック共
有）応答メッセージで要求しているマスタＵＰＡポート
へデータを供給し、他のキャッシュがそれを持っていな
いならばＳ＿ＲＢＵ（読取りブロック非共有）応答メッ
セージで要求しているマスタＵＰＡポートへデータを供
給する。このトランザクションがキャッシュの汚染犠牲
者ブロックを変位する（Ｅｔａｇ状態がＭまたはＯ）な
らば、汚染犠牲者保留（ＤＶＰ）ビットは、要求パケッ
トにセットされなけらばならない（図１０Ａのパケット
フォーマット参照）。システムコントローラは、マスタ
ポートのトランザクション要求におけるアドレスがアン
インプリメントされた主メモリに対してであるならば、
要求しているＵＰＡマスタポートへＳ＿ＲＴＯ（タイム
アウト）応答メッセージを発行し、アドレスが非キャッ
シュ可能アドレス空間にあるならばＳ＿ＥＲＲ（バスエ
ラー）を発行して、パリティエラーが検出されたならば
システムをリセットさせる。ＵＰＡスレーブポートがシ
ステムコントローラからこのトランザクションを受け取
るならば、それは、システムコントローラにおける致命
的ハードウェア障害だけによるものでありうる。ＵＰＡ
スレーブポートは、いかなるＰ＿ＲＥＰＬＹを発行する
ことを必要とせず、かつシステムを結局ハング（停止）
する、トランザクションを無視することができる。
【０１０９】ＲｅａｄＴｏＳｈａｒｅＡｌｗａｙｓ（Ｐ
＿ＲＤＳＡ＿ＲＥＱ） 共有常時トランザクションへのコヒーレント読取りは、
命令装填(instructionload)上のミスのような読取り専
用ミス（即ち、読取り専用アドレス位置の読取り上のキ
ャッシュミス）によりシステムコントローラ１１０へＵ
ＰＡマスタによって送られる。このトランザクション
は、要求しているマスタＵＰＡポートのＥｔａｇ及びＤ
ｔａｇが常にＳ（共有クリーン）へ遷移し、かつシステ
ムコントローラがＳ＿ＲＢＳ応答（読取りブロック共有
肯定応答）でデータを供給することを除いて、上述した
ＲｅａｄＴｏＳｈａｒｅトランザクションと同じであ
る。このトランザクションがキャッシュの汚染犠牲者ブ
ロックを変位する（即ち、関連キャッシュラインのＥｔ
ａｇ状態がＭまたはＯ）ならば、汚染犠牲者保留（ＤＶ
Ｐ）ビットは、要求パケットにセットされなければなら
ない（図１０Ａのパケットフォーマットを参照）。Ｒｅ
ａｄＴｏＳｈａｒｅＡｌｗａｙｓトランザクションは、
ミスされたデータが読取り専用（命令キャッシュミスに
おけるような）ということが、先に、知られておりかつ
変更されないときの場合に対する最適化である。従っ
て、このデータは、どれもそれを有していないときでも
共有クリーン（Ｓ）状態における相互接続によって常に
リターンされる。結果として、別のプロセッサが同じア
ドレスを読取り、そのプロセッサにおいてキャッシュミ
スをもたらすならば、ミスされたデータは、主メモリに
よって供給され、既に同じデータを有するキャッシュに
よってではない。これは、それが主メモリから供給され
るべきときに、データがＵＰＡポートのキャッシュメモ
リから供給されるときに発生する“第２の読取りペナル
ティ”を回避する。
【０１１０】それが主メモリから供給されるべきときの
ＵＰＡポートのキャッシュメモリからのデータの供給
は、ＵＰＡポートのキャッシュメモリからのデータを供
給することは、その関連データプロセッサによるそのキ
ャッシュメモリの使用とインターフェア（干渉）するの
で、“第２の読取りペナルティ”と呼ばれる。好ましい
実施例では、コピーバックトランザクションは、そのキ
ャッシュメモリへのデータプロセッサ要求に対して優先
度を有し、それゆえに相互接続による不要なキャッシュ
読取りは、２〜３のクロックサイクルに対して関連デー
タプロセッサの動作を一般に遅延する。ＲｅａｄＴｏＳ
ｈａｒｅＡｌｗａｙｓトランザクションに対するエラー
ハンドリングは、ＲｅａｄＴｏＳｈａｒｅトランザクシ
ョンに対するものと同じである。
【０１１１】ＲｅａｄＴｏＯｗｎ（Ｐ＿ＲＤＯ＿ＲＥ
Ｑ） コヒーレント読取り無効トランザクションは、記憶ミ
ス、または共有ライン上の記憶ヒット、または部分書込
みを併合するための書込きを意図した読取りによりシス
テムコントローラへＵＰＡマスタによって送られる。こ
のトランザクションは、アドレス指定されたデータブロ
ックに対するＥｔａｇ及びＤｔａｇにＭへの両方の遷移
をもたらす（排他的変更）。ＵＰＡマスタがアドレス指
定されたデータブロックを有さず、かつ一つ以上の他の
キャッシュがブロックを有するならば、メモリサイクル
は、アボートされる。システムコントローラは、一つの
ＵＰＡポートにコピーバック−及び−無効に対するＳ＿
ＣＰＩ＿ＲＥＱ要求を送り、かつ全ての他のＵＰＡポー
トに（Ｓ＿ＩＮＶ＿ＲＥＱ）無効要求を送る。システム
コントローラは、Ｓ＿ＲＥＱ要求が送られた全てのＵＰ
ＡポートからのＰ＿ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答
を待つ。全てのＰ＿ＲＥＰＬＹを受け取った後、システ
ムコントローラは、Ｓ＿ＲＢＵ応答で要求しているＵＰ
Ａポートへデータを供給する。代替実施例では、システ
ムコントローラ１１０は、Ｓ＿ＲＥＱが送られた他のＵ
ＰＡポートからのＰ＿ＲＥＰＬＹを待つことなく、もし
あれば、供給しているＵＰＡポートからＰ＿ＲＥＰＬＹ
だけを受け取った後に要求しているＵＰＡポートへＳ＿
ＲＥＰＬＹを生成する。しかしながら、コヒーレント読
取りトランザクションは、終了されず、かつシステムコ
ントローラがＳ＿ＲＥＱが送られた全てのＵＰＡポート
から全てのＰ＿ＲＥＰＬＹを受け取るまでアクティブト
ランザクションのシステムコントローラの保留トランザ
クション状態アレー２００から除去される。
【０１１２】ＵＰＡマスタが共有されたかまたは所有さ
れた状態でブロックを既に有しかつそれがそれを書込む
ことができるように排他的所有権を欲するならば（即
ち、ＳまたはＯ状態におけるライン上の記憶ヒット）、
データは転送されずかつシステムコントローラは、アド
レス指定されたデータブロックをも記憶する全ての他の
キャッシングＵＰＡマスタポートへ無効要求を送る。シ
ステムコントローラは、それがこのブロックを共有する
全ての他のＵＰＡポートからＰ＿ＳＡＣＫまたはＰ＿Ｓ
ＡＣＫＤ応答を受け取った後にＳ＿ＯＡＫ（排他的所有
権肯定応答）応答で要求しているＵＰＡポートへ応答す
る。代替実施例では、Ｓ＿ＯＡＫ応答は、アドレス指定
されたデータブロックを共有する他のＵＰＡポートへ無
効要求が送られた直後にシステムコントローラによって
要求しているＵＰＡポートへ送られるが、しかしトラン
ザクションは、終了されず、かつシステムコントローラ
が無効要求が送られた全てのＵＰＡポートからＰ＿ＲＥ
ＰＬＹを受け取るまでアクティブトランザクションのシ
ステムコントローラの保留トランザクション状態アレー
２００から除去される。更に、無効要求を受け取る各プ
ロセッサは、無効トランザクションが終了されるまでそ
のプロセッサによって連続的に始動（起動）されるあら
ゆるトランザクションを終了することを防ぐ。
【０１１３】このトランザクションがキャッシュにおけ
る汚染犠牲者ブロックを変位するならば（即ち、Ｅｔａ
ｇ状態がＭまたはＯである）、汚染犠牲者保留（ＰＶ
Ｄ）ビットは、要求パケットにセットされなければなら
ない（図１０Ａに示したパケットフォーマットを参
照）。システムコントローラは、Ｄｔａｇｓをスヌープ
することによってデータを転送するか否かを決定する。
ＲｅａｄＴｏＯｗｎトランザクションに対するエラーハ
ンドリングは、ＲｅａｄＴｏＳｈａｒｅトランザクショ
ンに対するものと同じである。
【０１１４】ＲｅａｄＴｏＤｉｓｃａｒｄ（Ｐ＿ＲＤＤ
＿ＲＥＱ） 最初の使用トランザクションの後に廃棄することを意図
したコヒーレント読取りは、要求しているＵＰＡポート
に関連したデータプロセッサがそのキャッシュを汚染す
ることを欲せずかつ一つの使用の後でデータを廃棄する
ときにシステムコントローラへＵＰＡマスタによって送
られる。このトランザクションは、Ｂｃｏｐｙ（ブロッ
クコピー）動作に対するレジスタのコヒーレントＤＶＭ
Ａ読取り、及びブロック装填におけるようにコヒーレン
トドメインからデータを取るためにも用いられる。この
トランザクションは、いずれのＤｔａｇまたはＥｔａｇ
エントリも変えない。このトランザクションは、（Ｍま
たはＯ状態の）所有しているキャッシュから、または主
メモリからの非破壊読取りをもたらす。供給している装
置が要求したデータを送る準備が整ったときに、システ
ムコントローラは、要求しているマスタＵＰＡポートへ
Ｓ＿ＲＥＰＬＹを送ることによってデータ転送をイネー
ブルする。トランザクション要求パケットのＤＶＰビッ
トは、このトランザクションに対してシステムコントロ
ーラによって無視される。ＲｅａｄＴｏＯｗｎトランザ
クションは、ＲｅａｄＴｏＳｈａｒｅトランザクション
に対するものと同じである。
【０１１５】Ｗｒｉｔｅｂａｃｋ（Ｐ＿ＷＲＢ＿ＲＥ
Ｑ） 書戻しトランザクション要求は、そのホーム位置へ汚染
犠牲になったブロックを書戻すためにシステムコントロ
ーラへＵＰＡマスタによって送られる。書戻し要求と対
になった同じキャッシュインデックス上に（ＤＶＰビッ
トセットを有する）コヒーレント犠牲読取りトランザク
ション要求が常に存在する。影響を及ぼされたキャッシ
ュラインに対するＥｔａｇ及びＤｔａｇ状態遷移は、書
戻しが最初に実行されるか、またはラインを犠牲にする
コヒーレント読取りが最初に実行されるかに依存する。
書戻しトランザクション要求が最初に実行されたなら
ば、書戻しトランザクションが実行されるときにＥｔａ
ｇ及びＤｔａｇ状態の両方ともＩ（無効）へ遷移する。
読取りトランザクション要求が実行されるときには、Ｅ
ｔａｇ及びＤｔａｇ状態は、Ｉ状態から読取りデータブ
ロックに関連した状態へ遷移する。書戻しトランザクシ
ョンが最後に実行されたならば、読取りトランザクショ
ンが実行されたときにＥｔａｇは、その新しい状態へ遷
移しかつ対応Ｄｔａｇ状態は、ＤＴａｇ非常駐バッファ
２８２に記憶される。そして、書戻しトランザクション
が実行されるときに、Ｅｔａｇは、変化しないが、ＤＴ
ａｇ非常駐バッファ２８２に一時的に記憶されたＤｔａ
ｇは、読取りデータブロックに関連したＤｔａｇにコピ
ーされる。
【０１１６】（別のＵＰＡポートからのＰ＿ＲＤＯ＿Ｒ
ＥＱまたはＰ＿ＷＲＩ＿ＲＥＱトランザクションによ
り）犠牲になったデータに対する介入無効(intervening
invalidation)（Ｓ＿ＣＰＩ＿ＲＥＱまたはＳ＿ＩＮＶ
＿ＲＥＱ）により書戻しが取り消されるならば、データ
は、書込まれずかつシステムコントローラは、Ｓ＿ＷＢ
ＣＡＮ応答で書戻しを取り消す。書戻し取消しは、“書
戻し取消し”と題されたこの文書の部分に以下で説明さ
れる。書戻しが取り消されなければ、システムコントロ
ーラは、ＵＰＡデータバス上へ６４バイトバウンダリ
（境界）（Ａ［５：４］＝０×０）上で位置合わせされ
たデータの６４バイトブロックを駆動すべく要求してい
るマスタＵＰＡポートを促す、要求しているマスタオＵ
ＰＡポートへＳ＿ＷＡＢを発行する。一つの顕著な書戻
しだけが各ＵＰＡポートから許される。書戻しトランザ
クション及び（ＤＶＰセットを有する）その付随読取り
トランザクションは、第２の書戻し及びその付随読取り
をＵＰＡポートによって発行することができる前に両方
とも終了しなければならない（システムコントローラか
ら対応Ｓ＿ＲＥＰＬＹを受け取る）。
【０１１７】書戻し要求は、（ＤＶＰビットセットを有
する）読取り要求と常に対をなすので、読取りがエラー
で終了されたとしても、書戻しは、読取りが発行された
ならば常に発行されなければならないし、その逆もしか
り。書戻しトランザクションのアドレスがアンインプリ
メントされた主メモリに対するものであるならば、シス
テムコントローラは、この条件が不当であるなら何もせ
ずかつ通常の動作下では発生することができない。それ
が発生したならば、それは、ＵＰＡモジュールの致命的
ハードウェア障害だけによることができかつ最終的にシ
ステムを停止する(hang)。システムコントローラは、そ
れがパリティエラーを検出したならばシステムリセット
をもたらす。ＵＰＡポートの非キャッシュ型スレーブア
ドレス空間に指向されたＰ＿ＷＲＢ＿ＲＥＱトランザク
ションは、不当でありかつ通常の動作下で発生すること
ができずかつプログラミングエラーによって発生される
こともできない。マスタＵＰＡポートがあらゆる非キャ
ッシュ可能空間へＰ＿ＷＲＢ＿ＲＥＱを発行したなら
ば、システムコントローラは、トランザクションを終了
せずかつシステムを停止する。
【０１１８】ＵＰＡスレーブポートがシステムコントロ
ーラからＰ＿ＷＲＢ＿ＲＥＱトランザクションを受け取
ったならば、それは、システムコントローラの致命的ハ
ードウェア障害だけによることができる。ＵＰＡスレー
ブポートは、Ｐ＿ＲＥＰＬＹを発行することを必要とせ
ずかつトランザクションを無視することができ、最終的
にシステムを停止する。
【０１１９】ＷｒｉｔｅＩｎｖａｌｉｄａｔｅ（Ｐ＿Ｗ
ＲＩ＿ＲＥＱ） コヒーレント書込み及び無効要求は、そのホーム位置へ
データブロックをコヒーレントに書込むためにシステム
コントローラへＵＰＡマスタによって送られる。このト
ランザクションは、コヒーレントＤＶＭＡ書込み応答メ
ッセージよＢｃｏｐｙブロック記憶に用いられかつ新し
いデータをコヒーレントドメインに注入するために役立
つ。この要求に関連した犠牲者読取りトランザクション
は、存在しない。アドレス指定されたデータブロックに
関連したＥｔａｇ及びＤｔａｇの両方は、Ｉに遷移す
る。要求しているＵＰＡポートからデータを受け入れる
前に、システムコントローラは、Ｓ＿ＲＥＱをそれらの
ＵＰＡポートへ送ることによって、要求しているＵＰＡ
ポートを含んでいる、全てのキャッシュにおけるデータ
ブロックの全てのコピーを無効にし、かつそれらの全て
からのＰ＿ＲＥＰＬＹを待つ。全ての無効が肯定応答さ
れた後、システムコントローラは、ＵＰＡ＿Ｄａｔａｂ
ｕｓ上へ６４バイトバウンダリー（Ａ［５：４］＝０×
０）上に位置合わせされたデータの６４バイトブロック
を駆動すべくマスタＵＰＡポートを促すためにマスタＵ
ＰＡポートへＳ＿ＷＡＢを発行する。
【０１２０】代替的に、システムコントローラは、無効
要求を送ることができるが、しかし要求しているマスタ
ＵＰＡポートへＳ＿ＷＡＢトランザクション要求を発行
する前に対応Ｐ＿ＲＥＰＬＹを待たない。しかしなが
ら、コヒーレント書込みトランザクションは、終了され
ずかつシステムコントローラが、Ｓ＿ＲＥＱ無効要求が
送られた全てのＵＰＡポートからの全てのＰ＿ＲＥＰＬ
Ｙを受け取るまでアクティブトランザクションのシステ
ムコントローラの保留トランザクション状態アレー２０
０から除去される。更に、無効要求を受け取る各プロセ
ッサは、無効トランザクションが終了されるまでそのプ
ロセッサによって後続して始動（開始）されたあらゆる
トランザクションが終了することを防ぐ。インバリデー
ト・ミー・アドバイザリ・ビット（Ｉｎｖａｌｉｄａｔ
ｅ ｍｅＡｄｖｉｓｏｒｙ ｂｉｔ（ＩＶＡ））は、Ｄ
ｔａｇｓなしでインプリメントされるシステムで使用す
るＰ＿ＷＲＩ＿ＲＥＱトランザクションパケットで画定
される。要求しているＵＰＡマスタは、それにＳ＿ＩＮ
Ｖ＿ＲＥＱトランザクションも送ることをシステムコン
トローラに欲するならば、このビットをセットする。シ
ステムコントローラは、ＩＶＡビットがセットされたな
らば要求しているＵＰＡポートへＳ＿ＩＮＶ＿ＲＥＱト
ランザクションを送るためにＤｔａｇｓを有さないシス
テムでこのビットを用いる。システムコントローラは、
Ｄｔａｇｓを有するシステムでこのビットを無視し、か
つどのＵＰＡポートへＳ＿ＩＮＶ＿ＲＥＱを送るかを決
定するためにＤｔａｇｓを用いる。
【０１２１】複数のＷｒｉｔｅＩｎｖａｌｉｄａｔｅト
ランザクションは、システムコントローラがトランザク
ション要求を記憶するためにその要求受取りキュー(req
uestreceiving queue) Ｃ０またはＣ１に十分な空間を
有するかぎりマスタＵＰＡポートによって連続で発行す
ることができる。システムコントローラは、アドレスが
アンインプリメントされた主メモリに対するものである
ならば（Ｓ＿ＷＡＢ応答を付与した後に）データを言及
せずに廃棄し、かつパリティエラーが検出されたならば
システムリセットをもたらす。ＵＰＡポートの非キャッ
シュ型スレーブアドレス空間に指向されたＰ＿ＷＲＩ＿
ＲＥＱトランザクションは、マスタＵＰＡポートへＳ＿
ＷＡＢ応答を送ることによってシステムコントローラに
よって終了されが、しかしトランザクション及びそのデ
ータは、言及せずに廃棄される。このエラーは、プログ
ラミング・エラーにより発生しうるし、その結果システ
ムによって検出されかつ回復される。そのようなエラー
は、システムコントローラによってログされうる。ＵＰ
Ａスレーブポートがシステムコントローラからこのトラ
ンザクションを受け取るならば、それは、システムコン
トローラにおける致命的なハードウェア障害によるだけ
であることが可能である。ＵＰＡスレーブポートは、Ｐ
＿ＲＥＰＬＹを発行するために必要ではなくかつトラン
ザクションを無視することができ、最終的にシステムを
停止する。
【０１２２】Ｉｎｖａｌｉｄａｔｅ（Ｓ＿ＩＮＶ＿ＲＥ
Ｑ） キャッシングＵＰＡポートのスレーブインターフェイス
へシステムコントローラによって送られた無効要求は、
データブロックに対するＲｅａｄＴｏＯｗｎ（Ｐ＿ＲＤ
Ｏ＿ＲＥＱ）またはＷｒｉｔｅＩｎｖａｌｉｄａｔｅ
（Ｐ＿ＷＲＩ＿ＲＥＱ）要求をサービスするためにシス
テムコントローラによって生成される。アドレス指定さ
れたデータブロックに関連するＥｔａｇ及びＤｔａｇの
両方は、Ｉへ遷移する。Ｐ＿ＲＤＯ＿ＲＥＱトランザク
ションをサービスするために、システムコントローラ
は、次の規則に従ってＵＰＡポートへ無効要求を送る。
一つのＵＰＡポートだけがデータを有するならば、Ｓ＿
ＩＮＶ＿ＲＥＱは、それに送られず、代わりに、コピー
バック−無効要求（Ｓ＿ＣＰＩ＿ＲＥＱ）がデータを供
給及び無効にするためにその一つのＵＰＡポートへ送ら
れる。一つよりも多くのＵＰＡポートがデータ（Ｄｔａ
ｇがＳまたはＯ状態である）を有するならば、Ｓ＿ＣＰ
Ｉ＿ＲＥＱトランザクション要求は、それらＵＰＡポー
トの一つへ送られかつ無効要求（Ｓ＿ＩＮＶ＿ＲＥＱ）
は、全ての他のものへ送られる。
【０１２３】Ｐ＿ＷＲＩ＿ＲＥＱトランザクションをサ
ービスするために、システムコントローラは、要求して
いるＵＰＡポートを含んでいる、そのＤｔａｇ状態がＭ
またはＯまたはＳである全てのＵＰＡポートへ無効要求
を送る。Ｄｔａｇｓなしのシステムでは、Ｐ＿ＷＲＩ＿
ＲＥＱトランザクションパケットのＩｎｖａｌｉｄａｔ
ｅ ｍｅ Ａｄｖｉｓｏｒｙ ｂｉｔ（ＩＶＡ）は、要
求しているＵＰＡポートへＳ＿ＩＮＶ＿ＲＥＱを送るか
否かをシステムコントローラに指定する。ＩＶＡビット
は、要求しているＵＰＡポートへの誤り無効(false inv
alidations) を回避するためにＤｔａｇｓを有さないシ
ステムにおいてスヌープフィルタとして作用する。シス
テムコントローラは、Ｄｔａｇｓを有するシステムにお
いてこのビットを無視し、かつどのＵＰＡポートへＳ＿
ＩＮＶ＿ＲＥＱを送るべきかを決定するためにＤｔａｇ
ｓを用いる。システムコントローラは、要求しているマ
スタＵＰＡポートへ適切なＳ＿ＲＥＰＬＹを発行する前
にＰ＿ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答を待つ。この
トランザクションは、ブロックがそのキャッシュに存在
しないならばＰ＿ＳＮＡＣＫ応答を有するＵＰＡポート
によってＮＡＣＫすることができる。
【０１２４】Ｓ＿ＩＮＶ＿ＲＥＱ無効トランザクション
を受け取っているＵＰＡポートが（そのポートＩＤレジ
スタによって指定されたような）キャッシュマスタでな
いならば、それは、システムコントローラにおける致命
的ハードウェア障害によるだけであることができる。Ｕ
ＰＡポートは、Ｐ＿ＲＥＰＬＹを発行することを必要と
せずかつトランザクションを無視することができ、最終
的にシステムを停止する。しかしながら、キャッシュマ
スタＵＰＡポートは、それを終了するためにこのトラン
ザクションに対する有効Ｐ＿ＲＥＰＬＹを発行しなけれ
ばならない。ＵＰＡスレーブポートがパリティエラーを
検出したならば、それは、Ｐ＿ＦＥＲＲをアサートし、
システムコントローラにシステムリセットを生成させ
る。
【０１２５】Ｃｏｐｙｂａｃｋ（Ｓ＿ＣＰＢ＿ＲＥＱ） キャッシングＵＰＡポートのスレーブインターフェイス
へのシステムコントローラからのコピーバック要求は、
ブロックに対するＲｅａｄＴｏＳｈａｒｅ（Ｐ＿ＲＤＳ
＿ＲＥＱ）またはＲｅａｄＴｏＳｈａｒｅＡｌｗａｙｓ
（Ｐ＿ＲＤＳＡ＿ＲＥＱ）要求をサービスするためにシ
ステムコントローラによって生成される。アドレス指定
されたデータブロックに関連したＤｔａｇ及びＥｔａｇ
の最終状態は、ＯまたはＳである。システムコントロー
ラは、次の規則に従って一つのＵＰＡポートへＳ＿ＣＰ
Ｂ＿ＲＥＱトランザクションを送る。Ｓ＿ＣＰＢ＿ＲＥ
Ｑは、ＭまたはＯのＤｔａｇ状態を有するＵＰＡポート
へ送られる。Ｓ＿ＣＰＢ＿ＲＥＱ要求は、要求している
ＵＰＡポートへ送ることができない。システムコントロ
ーラは、ＵＰＡポートからのＰ＿ＳＡＣＫまたはＰ＿Ｓ
ＡＣＫＤ応答を待つ。ＮＤＰ（Ｎｏ Ｄｔａｇ Ｐｒｅ
ｓｅｎｔ）ビットがＳ＿ＲＥＱでセットされない限り、
このＳ＿ＲＥＱは、ＵＰＡポートがブロックを有してい
ないならばＰ＿ＳＮＡＣＫ応答でＮＡＣＫされることが
できない。Ｐ＿ＳＮＡＣＫ応答は、ＮＤＰビットがセッ
トされないならば致命的エラーとしてシステムコントロ
ーラによって処理される。
【０１２６】Ｐ＿ＲＥＰＬＹを受け取った後、システム
コントローラは、ＵＰＡ＿Ｄａｔａｂｕｓ上のデータを
駆動するために供給しているＵＰＡポートを促すべく供
給しているＵＰＡポートへＳ＿ＣＲＡＢ応答を発行し、
かつ要求しているマスタＵＰＡポートへＳ＿ＲＢＳ応答
を発行する。供給しているＵＰＡポートは、まずアドレ
ス指定されたクワッドワードをコピーバックして、後続
クワッドワードに対してＡ［５：４］のまわりにラッピ
ングするために必要である。コピーバックトランザクシ
ョンに対するエラーハンドリングは、無効トランザクシ
ョンに対するものと同じである。ＵＰＡスレーブポート
がデータエラーを検出したならば、それは、マスタがア
ンコレクタブルＥＣＣエラーを検出しうるようにＵＰＡ
＿Ｄａｔａｂｕｓ上の無効チェックビットを駆動しなけ
ればならない。無効、またはアンインプリメントされた
アドレスは、システムコントローラがＳ＿ＥＲＲで対応
Ｐ＿ＲＥＱトランザクションを終了するので、Ｓ＿ＲＥ
Ｑで決して送られない。
【０１２７】Ｃｏｐｙｂａｃｋ（Ｓ＿ＣＰＢ＿ＭＳＩ＿
ＲＥＱ） Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱコピーバック要求は、以下
のことを除いてＳ＿ＣＰＢ＿ＲＥＱコピーバック要求と
同じである：（Ａ）Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱは、反
射メモリを有しているシステムでのみ用いられ、（Ｂ）
要求しているＵＰＡポートへ書込まれたデータブロック
は、主メモリへも書込まれ、（Ｃ）Ｅｔａｇｓ及びＤｔ
ａｇｓの両方とも、Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱトラン
ザクション要求に応じてＭ→Ｓ遷移を行う。Ｏ状態は、
反射メモリを有しているシステムでは用いられない、そ
れゆえに３つのリーガルＤｔａｇ状態：Ｍ，Ｓ及びＩと
４つのリーガルＥｔａｇ状態：Ｍ，Ｅ，Ｓ及びＩだけが
存在する。
【０１２８】ＣｏｐｙｂａｃｋＩｎｖａｌｉｄａｔｅ
（Ｓ＿ＣＰＩ＿ＲＥＱ） コピーバック及び無効要求は、データブロックに対する
ＲｅａｄＴｏＯｗｎ（Ｐ＿ＲＤＯ＿ＲＥＱ）要求をサー
ビスするためにキャッシングＵＰＡポートのスレーブイ
ンターフェイスへシステムコントローラによって送られ
る。アドレス指定されたデータブロックと関連したＥｔ
ａｇ及びＤｔａｇの両方は、Ｉへ遷移する。システムコ
ントローラは、以下の規則に従って一つのＵＰＡポート
へＳ＿ＣＰＩ＿ＲＥＱトランザクションを送る。Ｓ＿Ｃ
ＰＩ＿ＲＥＱトランザクション要求は、Ｍ，ＯまたはＳ
のＤｔａｇ状態を有する一つだけのＵＰＡポートへ送ら
れる。Ｓ＿ＣＰＩ＿ＲＥＱは、要求しているＵＰＡポー
トへ送ることができない。システムコントローラは、Ｓ
＿ＣＰＩ＿ＲＥＱ要求が送られたＵＰＡポートからのＰ
＿ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答を待つ。ＮＤＳ
（Ｎｏ ＤｔａｇＰｒｅｓｅｎｔ）ビットがＳ＿ＲＥＱ
にセットされない限りこのＳ＿ＲＥＱは、ＵＰＡポート
がブロックを有さないならばＰ＿ＳＮＡＣＫ応答でＮＡ
ＣＫされることができない。ＮＤＰビットがセットされ
ていないならばＰ＿ＳＮＡＣＫ応答は致命的エラーとし
てシステムコントローラによって処理される。
【０１２９】ＵＰＡポート（並びに無効が送られた他の
ＵＰＡポート）からのＰ＿ＲＥＰＬＹを受け取った後、
システムコントローラは、データをＵＰＡデータバス上
に駆動するために供給しているＵＰＡポートを促すべく
供給しているＵＰＡポートへＳ＿ＣＲＡＢ応答を発行
し、かつ要求しているマスタＵＰＡポートへＳ＿ＲＢＵ
応答を発行する。供給しているＵＰＡポートは、まずア
ドレス指定されたクワッドワードをコピーバックし、後
続クワッドワードに対してＡ［５：４］のまわりをラッ
ピングすることを必要とする。ＣｏｐｙｂａｃｋＩｎｖ
ａｌｉｄａｔｅトランザクションに対するエラーハンド
リングは、Ｃｏｐｙｂａｃｋトランザクションに対する
ものと同じである。
【０１３０】ＣｏｐｙｂａｃｋＴｏＤｉｓｃａｒｄ（Ｓ
＿ＣＰＤ＿ＲＥＱ） 非破壊的コピーバック要求は、データブロックに対する
ＲｅａｄＴｏＤｉｓｃａｒｄ（Ｐ＿ＲＤＤ＿ＲＥＱ）要
求をサービスするためにキャッシングマスタＵＰＡポー
トのスレーブインターフェイスへシステムコントローラ
によって送られる。このトランザクションは、アドレス
指定されたデータブロックと関連したＥｔａｇ及びＤｔ
ａｇにおける状態変化をもたらさない。システムコント
ローラは、以下の規則に従って一つのＵＰＡポートへＳ
＿ＣＰＤ＿ＲＥＱトランザクションを送る。Ｓ＿ＣＰＤ
＿ＲＥＱ要求は、ＭまたはＯのＤｔａｇ状態を有する一
つだけのＵＰＡポートへ送られる。Ｓ＿ＣＰＤ＿ＲＥＱ
は、要求しているＵＰＡポートへ送ることができない。
システムコントローラは、Ｓ＿ＣＰＤ＿ＲＥＱが送られ
たＵＰＡポートからのＰ＿ＳＡＣＫまたはＰ＿ＳＡＣＫ
Ｄ応答を待つ。ＮＤＳ（Ｎｏ Ｄｔａｇ Ｐｒｅｓｅｎ
ｔ）ビットがＳ＿ＲＥＱにセットされない限りこの要求
は、ＵＰＡポートがブロックを有さないならばＰ＿ＳＮ
ＡＣＫ応答でＮＡＣＫされることができない。ＮＤＰビ
ットがセットされていないならばＰ＿ＳＮＡＣＫ応答は
致命的エラーとしてシステムコントローラによって処理
される。Ｐ＿ＲＥＰＬＹを受け取った後、システムコン
トローラは、要求したデータをＵＰＡデータバス上に駆
動するために供給しているＵＰＡポートを促すべく供給
しているＵＰＡポートへＳ＿ＣＲＡＢ応答を発行し、か
つ要求しているマスタＵＰＡポートへＳ＿ＲＢＳ応答を
発行する。供給しているＵＰＡポートは、まずアドレス
指定されたクワッドワードをコピーバックし、後続クワ
ッドワードに対してＡ［５：４］のまわりをラッピング
することを必要とする。
【０１３１】ＣｏｐｙｂａｃｋＴｏＤｉｓｃａｒｄトラ
ンザクションに対するエラーハンドリングは、Ｃｏｐｙ
ｂａｃｋトランザクションに対するものと同じである。
【０１３２】Ｎｏｎ−Ｃａｃｈｅｄ Ｄａｔａトランザ
クション 非キャッシュ型データトランザクションは、非キャッシ
ュ型アドレス空間へ発行されたトランザクションであ
る。これらのトランザクションに対しては、スヌーピン
グルックアップ動作は、実行されず、これらのトランザ
クションからのデータは、リクエスタによってキャッシ
ュされず、かつシステムコントローラによってアドレス
ブロッキングが実行されない。
【０１３３】ＮｏｎＣａｃｈｅｄＲｅａｄ（Ｐ＿ＮＣＲ
Ｄ＿ＲＥＱ） 非キャッシュ型読取りトランザクション要求は、システ
ムレジスタ及び他のスレーブＵＰＡポートのスレーブア
ドレス空間を含んでいる、非キャッシュ型アドレス空間
のデータを読取るためにＵＰＡマスタポートによって生
成される。１，２，４，８，または１６バイトがこのト
ランザクションで読取られ、かつバイト位置がバイトマ
スクで指定される。トランザクション要求で指定された
アドレスは、１６バイトバウンダリー上に位置合わせさ
れる。任意のバイトマスクは、読取りに対して許され
ず、かつスレーブは、読取りバイトマスクが正しくない
ならば（Ｐ＿ＲＥＲＲで）エラーを示すべきである。主
メモリは、このトランザクションで読取ることができな
い。システムコントローラは、要求パケットのアドレス
を復号する。それがシステムコントローラによって管理
されたアドレス空間に入るアドレスであるならば、シス
テムコントローラは、ＵＰＡデータバス上のデータを駆
動する。アドレスがＵＰＡポートのスレーブインターフ
ェイスに対するものであるならば、システムコントロー
ラは、データを供給するためにＵＰＡポートスレーブイ
ンターフェイスへこのトランザクションを進めてかつＰ
＿ＲＥＰＬＹを待つ。Ｐ＿ＲＡＳまたはＰ＿ＲＡＳＢ応
答を受け取ったときに、システムコントローラは、その
ＵＰＡデータバス上のデータを駆動するためにＵＰＡポ
ートスレーブインターフェイスへＳ＿ＳＲＳ応答を発行
する。システムコントローラは、Ｓ＿ＲＡＳ（Ｒｅａｄ
Ａｃｋ Ｓｉｎｇｌｅ）応答をそれに送ることによっ
て要求したデータを受け取るために要求しているマスタ
ＵＰＡポートを促す。
【０１３４】システムコントローラは、Ｓ＿ＮＣＲＤ＿
ＲＥＱ要求のアドレスがキャッシュ可能な主メモリ空間
またはアンインプリメントされたアドレス空間に対する
ものであるならばＳ＿ＥＲＲ応答を発行し、ＵＰＡスレ
ーブポートへトランザクションを進めない。システムコ
ントローラは、それが要求パケットにおけるパリティエ
ラーを検出するならばシステムリセットをアサートす
る。トランザクションがＵＰＡポートのスレーブインタ
ーフェイスへ進められ、かつＵＰＡポートのスレーブイ
ンターフェイスがＰ＿ＲＴＯ（タイムアウト）またはＰ
＿ＲＥＲＲ（あらゆる型のバスエラーによる）応答を発
行するならば、システムコントローラは、要求している
ＵＰＡマスタポートへＳ＿ＲＴＯまたはＳ＿ＥＲＲ応答
をそれぞれ発行し、かつデータは、転送されない。アド
レスパケットパリティエラーがＵＰＡポートスレーブイ
ンターフェイスによって検出されたならば、それは、Ｐ
＿ＦＥＲＲをアサートし、かつシステムコントローラ
は、システムリセットを生成する。
【０１３５】ＮｏｎＣａｃｈｅｄＢｌｏｃｋＲｅａｄ
（Ｐ＿ＮＣＢＲＤ＿ＲＥＱ） 非キャッシュ型ブロック読取り要求は、非キャッシュ型
アドレス空間におけるデータのブロック読取りに対して
ＵＰＡマスタポートによって生成される。非キャッシュ
型データの６４バイトは、このトランザクションを有す
るマスタＵＰＡポートによって読取られる。このトラン
ザクションは、バイトマスクが用いられないことを除い
て、Ｐ＿ＮＣＲＤ＿ＲＥＱトランザクションに類似す
る。要求したデータは、６４バイトバウンダリー（ＰＡ
［５：４＝０×０）上に位置合わせされる。更に、シス
テムコントローラは、Ｓ＿ＲＢＵ応答を有する要求して
いるマスタＵＰＡポートへの要求したデータの送付を促
す。
【０１３６】ＮｏｎＣａｃｈｅｄＷｒｉｔｅ（Ｐ＿ＮＣ
ＷＲ＿ＲＥＱ） 非キャッシュ型書込み要求は、非キャッシュ型アドレス
空間にデータを書込むためにＵＰＡマスタポートによっ
て生成される。要求によって指定されたアドレスは、１
６バイトバウンダリー上に位置合わせされる。ゼロから
１６までの、任意の数のバイトは、任意のバイトマスク
（主にグラフィック装置）を有する書込みを支持するス
レーブ装置へ１６ビットバイトマスクによって指定され
たように書込むことができる。全てゼロのバイトマスク
は、ターゲットスレーブインターフェイスへのノーオペ
レーション(no-op) を示す。主メモリは、このトランザ
クションで書込むことができない。システムコントロー
ラは、ＵＰＡデータバスに書込まれるべきデータを駆動
するためにそれを促すべく要求しているマスタＵＰＡポ
ートへＳ＿ＷＡＳ応答を発行する。要求しているマスタ
ＵＰＡポートがシステムコントローラからのＳ＿ＲＥＰ
ＬＹを認識するときに、それは、トランザクションが終
了したとみなしかつシステムコントローラへの顕著な要
求のそのカウントをディクリメントする。システムコン
トローラは、宛先アドレスがシステムコントローラによ
って管理されるアドレス空間の中であるならば要求して
いるマスタＵＰＡポートによって供給されたデータを記
憶する。宛先アドレスがスレーブＵＰＡポートに対する
ものであるならば、システムコントローラは、このトラ
ンザクションをスレーブＵＰＡポートへ進める。システ
ムコントローラは、ＵＰＡデータバスからデータを受け
取るためにそれを促すべくＵＰＡポートスレーブインタ
ーフェイスへＳ＿ＳＷＳ応答を発行しかつこのＰ＿ＮＣ
ＷＲ＿ＲＥＱ要求をＵＰＡアドレスバス上のそれに進め
る。ＵＰＡポートスレーブインターフェイスが肯定応答
Ｐ＿ＲＥＰＬＹをシステムコントローラへ帰する義務が
まだあるけれども、システムコントローラは、この時点
でこのトランザクションが終了したとみなす。Ｐ＿ＷＡ
Ｓ応答がＵＰＡポートスレーブインターフェイスから
（最終的に）受け取られたときに、システムコントロー
ラは、このスレーブＵＰＡポートの入力要求及びデータ
キューにおける顕著な要求の（ＳＣ Ｃｏｎｆｉｇレジ
スタのＰＲｅｑＣｎｔカウンタにおける）そのカウント
をディクリメントする。
【０１３７】書込み要求及びデータは、アドレス及びデ
ータ経路が独立であるように、システムコントローラに
よってＵＰＡポートスレーブインターフェイスへあらゆ
る順序で進められうるということに注目。失敗する書込
みは、言及せずに失敗しかつ非同期で報告されるだけで
ある。例えば、Ｐ＿ＮＣＷＲ＿ＲＥＱトランザクション
は、アドレスがキャッシュ可能主メモリアドレス空間に
あるならば、システムコントローラによってドロップさ
れる。それは、あらゆる型のバスエラーまたはタイムア
ウトエラー上のＵＰＡポートスレーブインターフェイス
によりドロップされる。システムコントローラがエラー
によりトランザクションをドロップするならば、それ
は、エラーをログしうる。ＵＰＡスレーブポートがそれ
をドロップするならば、それは、エラーをログしかつ割
込みを介してそれを報告しうる。アドレスパケットパリ
ティエラーがスレーブによって検出されるならば、それ
は、Ｐ＿ＦＥＲＲ応答をアサートし、システムコントロ
ーラにシステムリセットを生成させる。
【０１３８】ＮｏｎＣａｃｈｅｄＢｌｏｃｋＷｒｉｔｅ
（Ｐ＿ＮＣＢＷＲ＿ＲＥＱ） 非キャッシュ型ブロック書込み要求は、非キャッシュ型
アドレス空間へのブロック書込みのためにＵＰＡマスタ
ポートによって生成される。非キャッシュ型データの６
４バイトは、このトランザクションを有するマスタＵＰ
Ａポートによって書込まれる。このトランザクション
は、バイトマスクが用いられないことを除きＰ＿ＮＣＷ
Ｒ＿ＲＥＱトランザクションに類似する。書込まれるべ
きデータは、６４バイトバウンダリー（ＰＡ［５：４＝
０×０）上に位置合わせされる。システムコントローラ
は、Ｓ＿ＷＡＢ応答で書込まれるべきデータブロックを
供給すべく要求しているマスタＵＰＡポートを促す。
【０１３９】非キャッシュ型制御トランザクション これは、６４バイトデータがそれに関連したアドレス空
間を有していないようなデータトランザクションではな
い。スヌーピングは、実行されずかつデータは、リクエ
スタによってキャッシュされない。好ましい実施例にお
ける唯一の非キャッシュ型制御トランザクションは、割
込みトランザクションである。 Ｉｎｔｅｒｒｕｐｔ（Ｐ＿ＩＮＴ＿ＲＥＱ） 割込みトランザクション要求パケットは、宛先ＵＰＡポ
ート割込みハンドラーインターフェイスへ６４バイトブ
ロックのデータからなるパケット化された割込みを送付
するために割込みマスタＵＰＡポートによって生成され
る。割込みトランザクションは、Ｉ／Ｏ装置からの割込
み、非同期事象及びエラー報告を送るために、かつ割込
みハンドラーＵＰＡポートへソフトウェアクロストーク
を通知する(posting) ために用いられる。割込みトラン
ザクションは、ＵＰＡポートによってそれ自体へ送るこ
とができない。割込みトランザクションパケットは、物
理アドレスを含まない。その代わり、それは、宛先割込
みハンドラーＵＰＡポートのポートＩＤ（ＭＩＤとも呼
ばれる）と同じである、Ｉｎｔｅｒｒｕｐｔ Ｔａｒｇ
ｅｔ ＩＤ（割込みターゲットＩＤ）を担持する。シス
テムコントローラは、ターゲットＩＤによって指定され
たＵＰＡポートへ割込みパケットを送る。
【０１４０】以下の規則は、割込みＵＰＡポートのマス
タインターフェイスに適用する。割込みトランザクショ
ンを指定されたＵＰＡポートのスレーブインターフェイ
スへ送付することができるならば、システムコントロー
ラは、ＵＰＡデータバス上の割込みデータを駆動するた
めにそれを促すべく始動しているＵＰＡポートへＳ＿Ｗ
ＡＢ応答を発行する。フロー制御制限により割込みトラ
ンザクションを送付できない（即ち、ターゲットＵＰＡ
ポートの割込み入力要求キューが満たされている）なら
ば、システムコントローラは、割込みトランザクション
をＮＡＣＫするために始動しているＵＰＡポートへＳ＿
ＩＮＡＫ応答を発行する。ＵＰＡポートは、あるバック
オフ期間後に割込みトランザクションを送ることを再び
試みなければならない。バックオフ期間中、割込みトラ
ンザクションは、マスタＵＰＡポートのクラスキューに
おいてそれの後ろの他のトランザクションをブロックし
ない。以下の規則は、宛先割込みハンドラーＵＰＡポー
トのスレーブインターフェイスで適用する。システムコ
ントローラは、ＵＰＡアドレスバス上の指定したスレー
ブＵＰＡポートへＰ＿ＩＮＴ＿ＲＥＱトランザクション
を進め、かつＵＰＡデータバスからの割込みデータを受
け入れるためにそれを促すべくＳ＿ＳＷＩＢ応答をそれ
に発行する。
【０１４１】割込みハンドラーが入力キューから割込み
パケットを除去した後、スレーブＵＰＡポートは、シス
テムコントローラへＰ＿ＩＡＫ応答で応答する。システ
ムコントローラは、フロー制御に対するこのスレーブＵ
ＰＡポートへの顕著な割込み要求のそのカウント（ＳＣ
Ｃｏｎｆｉｇレジスタ１９０におけるＰＩｎｔＣｎ
ｔ）をディクリメントするためにこのＰ＿ＲＥＰＬＹを
用いる。そのポート−ＩＤレジスタによって指定された
ような割込みハンドラーでないスレーブＵＰＡポートが
Ｐ＿ＩＮＴ＿ＲＥＱを受け取るならば、Ｐ＿ＩＡＫ応答
でそれを受け入れかつ割込み要求及びそのデータを言及
せずに廃棄することが必要である。スレーブポートは、
この誤指向された(misdirected) トランザクションエラ
ーをログする必要がない。プログラミングエラーによる
誤指向された割込みパケット、即ち、非割込みハンドラ
ーＵＰＡポートへ指向された、割込みパケットは、言及
せずに失敗する。システムコントローラは、データを得
るためにマスタＵＰＡポートへＳ＿ＷＡＢ応答を発行す
が、しかしそれを廃棄する。システムコントローラは、
誤指向された割込みをログしうる。
【０１４２】Ｐ＿ＩＮＴ＿ＲＥＱトランザクション要求
が非割込みハンドラーＵＰＡポートによって受け取られ
るならば、これは、システムコントローラにおけるある
致命的ハードウェア障害によるか、またはシステムコン
トローラにおける構成レジスタの誤構成によってのみ発
生しうる。ＵＰＡポートは、トランザクションを無視し
うるしかつあらゆるＰ＿ＲＥＰＬＹを発行しない。
【０１４３】Ｐ＿ＲＥＰＬＹメッセージ 図１０Ｄは、Ｐ＿ＲＥＰＬＹメッセージに対するパケッ
トフォーマットを示す。表７は、好ましい実施例におい
て用いるＰ＿ＲＥＰＬＹメッセージのそれぞれを画定
し、各応答メッセージに対するタイプヴァリュー(type
value)、応答メッセージを送るために必要なクロックサ
イクルの数、応答メッセージの名前、応答メッセージが
用いられたトランザクションの種類、及び応答メッセー
ジが送られるときのＵＰＡポートの状態を含んでいる。
以下の規則は、Ｐ＿ＲＥＰＬＹ生成に適用する。Ｐ＿Ｒ
ＥＰＬＹメッセージは、ＵＰＡポートのスレーブインタ
ーフェイスによってのみ生成される。スレーブ読取りト
ランザクションに対して、Ｐ＿ＲＥＰＬＹメッセージ
は、Ｓ＿ＲＥＰＬＹを待つことなくシステムコントロー
ラへパイプラインで送ることができる。システムコント
ローラは、それがＰ＿ＲＥＰＬＹを受け取ったのと同じ
順序でＳ＿ＲＥＰＬＹを発行する。各スレーブインター
フェイスは、それが受け取ったスレーブＰ＿ＲＥＱトラ
ンザクションのＭＩＤ（即ち、マスタＩＤ）に関してそ
のＰ＿ＲＥＰＬＹメッセージを順序付ける。換言する
と、同じＭＩＤ（即ち、要求しているＵＰＡポートのポ
ートＩＤ）を有する全てのＰ＿ＲＥＰＬＹメッセージ
は、対応要求が受け取られたのと同じ順序で正確に順序
付けられるが、しかし異なるＭＩＤｓを有するＰ＿ＲＥ
ＰＬＹに対する順序付け制約は、存在しない。
【０１４４】Ｐ＿ＲＡＳＢを除き、読取り要求に対する
全てのＰ＿ＲＥＰＬＹ肯定応答は、Ｐ＿ＲＥＰＬＹが応
答しているスレーブ要求からのＭＩＤを含む。図１０Ｄ
に示すように、関連トランザクションに対するＭａｓｔ
ｅｒＩＤ（ＭＩＤ）は、応答メッセージの第２のサイク
ルで送られる。図１０Ａ，１０Ｂ及び１０Ｃは、それぞ
れがトランザクション要求パケットフォーマットの第２
のサイルクにおけるＭＩＤ（ＭａｓｔｅｒＩＤ）フィー
ルドを含む、種々の型のトランザクション要求のパケッ
トフォームを示す。各応答メッセージにおけるＭＩＤ値
は、対応トランザクション要求メッセージにおけるＭＩ
Ｄ値からコピーされる。Ｐ＿ＲＡＳＢ応答メッセージ
は、特別最適化であり、かつ関連トランザクションに対
するＭａｓｔｅｒＩＤを含まない。Ｐ＿ＲＡＳＢ応答メ
ッセージは、顕著なスレーブ読取りだけを支持する（グ
ラフィクスのような）ＵＰＡスレーブポートによって用
いられる。システムコントローラは、そのようなＵＰＡ
スレーブポートへ送られた各要求に対するサイズ、ＭＩ
Ｄ、及びクラス情報を保持する。Ｐ＿ＲＡＳＢ応答メッ
セージを受け取るときに、システムコントローラは、ト
ランザクションについてそれが先に記憶した情報により
それが読取りシングルまたは読取りブロック肯定応答で
あるかがわかり、かつ要求したデータを出力するために
ＵＰＡスレーブポートを促すべく対応Ｓ＿ＳＲＢまたは
Ｓ＿ＳＲＳ応答メッセージを適切にアサートする。
【０１４５】ＵＰＡポートのスレーブインターフェイス
によるＰ＿ＲＥＰＬＹメッセージの生成は、任意の量の
時間を取りうる。タイムアウト期間は、要求をしている
マスタＵＰＡポートではなく、ＵＰＡポートのスレーブ
インターフェイスによって決定される。Ｐ＿ＳＡＣＫ，
Ｐ＿ＳＡＣＫＤ，Ｐ＿ＳＮＡＣＫ応答メッセージは、Ｕ
ＰＡスレーブポートへ送られた全てのＳ＿ＲＥＱトラン
ザクション要求に対する肯定応答である。Ｐ＿ＳＡＣＫ
及びＰ＿ＳＡＣＫＤは、次の場合を除きシステムコント
ローラによって同様に処理される。Ｐ＿ＳＡＣＫＤ応答
メッセージがＳ＿ＩＮＶ＿ＲＥＱまたはＳ＿ＣＰＩ＿Ｒ
ＥＱトランザクション要求に応答するならば、システム
コントローラは、Ｄｔａｇｓを有さないシステムにおけ
るこの応答を思い出すことが必要であり、かつそれが同
じＵＰＡポートから認識するちょうど次の書戻しトラン
ザクション（Ｐ＿ＷＲＢ＿ＲＥＱ）を取り消さなければ
ならない。
【０１４６】
【表１１】
【０１４７】
【表１２】
【０１４８】
【表１３】
【０１４９】
【表１４】
【０１５０】
【表１５】
【０１５１】
【表１６】
【０１５２】
【表１７】
【０１５３】Ｓ＿ＲＥＰＬＹメッセージ 図１０Ｅは、Ｓ＿ＲＥＰＬＹメッセージに対するパケッ
トフォーマットを示す。表８は、好ましい実施例で用い
られるＳ＿ＲＥＰＬＹメッセージのそれぞれを画定し、
各応答メッセージに対するタイプヴァリュー(type valu
e)、応答メッセージを送るために必要なクロックサイク
ルの数、応答メッセージの名前、応答メッセージが用い
られたトランザクションの種類、及び応答メッセージが
送られるときのＵＰＡポートの状態を含んでいる。以下
の規則は、Ｓ＿ＲＥＰＬＹ生成に適用する。Ｓ＿ＲＥＰ
ＬＹパケットは、単一相互接続クロックサイクルで送ら
れる５ビットメッセージである。それは、全てのＳ＿Ｒ
ＥＰＬＹメッセージがシステムコントローラによって生
成されたトランザクション要求に対する応答であるの
で、それが応答しているトランザクションのマスタＩＤ
を含まない。Ｓ＿ＲＥＰＬＹパケットは、ＵＰＡマスタ
がＳ＿ＲＥＰＬＹがどのクラスに対するものであるかを
決定できるようにマスタＵＰＡポートへのＳ＿ＲＥＰＬ
Ｙに対するクラスビットを含まない。異なるマスタクラ
スにおけるトランザクション要求に対するＳ＿ＲＥＰＬ
Ｙの順序付けに関する要求事項は、存在しない。各クロ
ック内で、各ＭＩＤに対して、全てのＳ＿ＲＥＰＬＹメ
ッセージは、対応トランザクション要求が受け取られた
のと同じ順序で送られなければならない。
【０１５４】二つのスレーブデータ受取りキューのそれ
ぞれに対し、かつ対応キューへ異なる大きさのデータを
書込むために、個別のＳ＿ＲＥＰＬＹメッセージが存在
する。Ｓ＿ＳＷＢ応答は、６４バイトを書込むことをシ
ステムコントローラに告げかつＳ＿ＳＷＳ応答は、スレ
ーブのＰ＿ＲＥＱデータ受取りキュー１６９へ１６バイ
トを書込むことをシステムコントローラに告げると同時
に、Ｓ＿ＳＷＩＢ応答は、割込みハンドラースレーブポ
ート１５２のの割込みデータ受取りキュー１７２（図４
参照）へ６４バイトを書込むことをシステムコントロー
ラに告げる。
【０１５５】
【表１８】
【０１５６】
【表１９】
【０１５７】
【表２０】
【０１５８】
【表２１】
【０１５９】
【表２２】
【０１６０】
【表２３】
【０１６１】
【表２４】
【０１６２】
【表２５】
【０１６３】キャッシュコヒーレンスプロトコルの詳述 図１１の状態遷移図は、データ（Ｄａｔａ）ブロックに
対するＥｔａｇＭＯＥＳＩキャッシュ状態の正当な遷移
を示す。それらは、インデックス［ｉ］でキャッシュラ
インによって認識された遷移である必要はなく、それよ
りもこれらは、キャッシュラインへ／から移動している
データブロックに対する遷移であるということに注目。
このコンテキストにおける無効状態は、ブロックがこの
キャッシュに存在しない（しかし別のキャッシュに存在
しうる）ということを意味する。図１２の状態遷移図
は、データ（Ｄａｔａ）ブロックに対するＤｔａｇＭＯ
ＳＩキャッシュ状態の正当な遷移を示す。表９の状態遷
移表は、データブロックに対する全ての正当な状態遷
移、及びその下で遷移が発生する条件を指定する。これ
らの遷移は、両方がそれ自身のコヒーレントアクティビ
ティ並びにそれに影響を及ぼす他のＵＰＡポートのコヒ
ーレントアクティビティによる、そのキャッシュへ／か
ら移動しているデータのブロックに対する始動（開始）
しているプロセッサによって見られたものである。表９
も種々のトランザクション要求タイプ及びこれらの状態
遷移をキャッシングＵＰＡマスタポートで発生させるＳ
＿ＲＥＰＬＹとＰ＿ＲＥＰＬＹタイプを指定する。
【０１６４】一度に一つだけのキャッシュがＤｔａｇＭ
状態における特定のデータブロックを有することができ
ると同時に、一つのキャッシュは、他のキャッシュがそ
のデータのコピーを有しえないＤｔａｇＭ状態における
データブロックを有するということに注目。一度に一つ
だけのキャッシュがＤｔａｇＯ状態における特定のデー
タブロックを有することができ、そのデータブロックを
有している他のキャッシュは、ＤｔａｇＳ状態だけにお
いてそれを有さなければならない。特定のデータブロッ
クを記憶する全てのキャッシュメモリがＤｔａｇＳ状態
におけるキャッシュラインに記憶されたデータブロック
を有するならば、データは、ＲｅａｄＴｏＳｈａｒｅ及
びＲｅａｄＴｏＤｉｓｃａｒｄ要求に対する別のキャッ
シュからの代わりに、主メモリのアドレス指定された位
置から常に供給される。データ転送が必要であるときに
ＲｅａｄＴｏＯｗｎトランザクションに対して、要求し
たデータブロックは、Ｍ，ＯまたはＳ状態においてデー
タブロックを有するキャッシュから常に供給される。キ
ャッシュがデータブロックを現在記憶していないなら
ば、そのときにだけ、それは、主メモリのアドレス指定
された位置から供給される。
【０１６５】Ｐ＿ＷＲＢ＿ＲＥＱトランザクションで、
キャッシュラインは、そのＤｔａｇライン状態がＭまた
はＯであるならば宛先アドレスへ書込まれる。そのＤｔ
ａｇ状態がＩであるならば、書戻しは、取り消される。
特に、Ｐ＿ＷＲＢ＿ＲＥＱトランザクションが取り消さ
れる唯一のときは、あらゆる他のＵＰＡポートからのＰ
＿ＲＤＯ＿ＲＥＱ（このポートへのＳ＿ＣＰＩ＿ＲＥ
Ｑ）またはＰ＿ＷＲＩ＿ＲＥＱ（このポートへのＳ＿Ｉ
ＮＶ＿ＲＥＱ）要求がこのＵＰＡポートの書戻しバッフ
ァの無効をもたらすときである。Ｐ＿ＷＲＩ＿ＲＥＱト
ランザクションで、そのＤｔａｇ状態に関係なくデータ
ブロックは、書込まれる。上記のように指定されたトラ
ンザクションセットは、図１１に示したキャッシュ状態
の複数のサブセットを支持することも可能であるという
ことに注目。しかしながら、そのような動作のモード
は、好ましい実施例では用いられない。
【０１６６】書戻しトランザクション Ｄｉｒｔ＿Ｖｉｃｔｉｍ＿Ｐｅｎｄｉｎｇ（汚染＿犠牲
者＿保留）（ＤＩＶ）ビットは、トランザクション要求
パケットで画定される。好ましい実施例におけるトラン
ザクションの画定されたセットに関して図１０Ａ及び上
記の説明を参照。キャッシングＵＰＡマスタは、誤りが
汚染ライン必要書戻しを犠牲にしたならば誤ったデータ
に対するコヒーレント読取りトランザクションにこのビ
ットをセットする。システムコントローラは、誤ったブ
ロックに対するＤｔａｇ状態の更新を管理するためにＤ
ＶＰビットを用いる。特に、書戻しトランザクション
は、（ＤＶＰビットセットを有する）読取りトランザク
ションと一対一でペアにされる。一対にすること(pairi
ng) は、書戻し及び読取りの両方が同じキャッシュライ
ンに対するものでなければならないことを意味する。し
かしながら、二つのトランザクションは、あらゆる順序
でいずれのマスタクラスからでも発行されうる。（図９
に示したように）一つだけの書戻しバッファ２８０及び
一つのＤｔａｇＴＢ２８２が各キャッシュメモリ１３２
に対して供給されるので、ＵＰＡポート毎にせいぜい一
つの顕著な汚染犠牲者書戻しトランザクションが存在す
る。結果として、キャッシングＵＰＡマスタは、ＤＶＰ
ビットセットを有する一つだけの顕著なコヒーレント読
取りトランザクションを有することができる。第１の読
取り及び書戻しが両方ともに終了するまで、ＵＰＡマス
タポートは、ＤＶＰビットセットを有する後続の読取り
トランザクションを発行してはならない、即ち、ＤＶＰ
ビットセットを有する別のトランザクションがＵＰＡマ
スタポートによって生成することができる前に両方に対
するＳ＿ＲＥＰＬＹが受け取られなければならない。し
かしながら、先の書戻し保留が存在すると同時にＵＰＡ
マスタは、セットされていないＤＶＰビットを有する後
続の読取りトランザクションを発行することができる。
【０１６７】ＵＰＡポートが単一マスタ要求クラスだけ
をインプリメントするならば、セットされたＤＶＰビッ
トを有する顕著なトランザクション上の制限は、必要な
い。マスタクラス内の強い順序付け特性により、ＤＶＰ
ビットに係わらずかつ先のトランザクションからのＳ＿
ＲＥＰＬＹを待つことなく、トランザクションは、パイ
プラインで送ることができる。キャッシングＵＰＡマス
タは、書戻しトランザクションが終了するまで書戻しを
保留しているそれ自体の汚染犠牲になったブロックに対
する後続のコヒーレントトランザクションをブロックし
なければならない（即ち、発行しない）。ＵＰＡポート
が先に犠牲になったブロックに対するコヒーレント要求
を発行することができる最も早いものは、それがその書
戻しトランザクションに対する肯定応答Ｓ＿ＲＥＰＬＹ
を受け取った後である。それは、Ｓ＿ＲＥＰＬＹの後す
ぐ次のクロックサイクルで要求を行うことができる。汚
染データに対する書戻しトランザクション及び誤ったデ
ータに対するコヒーレント読取りトランザクションの両
方が同じマスタ要求クラスに置かれ、かつ犠牲者を戻る
ための後続のトランザクションが最初の二つ（即ち、書
戻しトランザクション及び読取りトランザクションがキ
ャッシュからの犠牲者データブロックを変位した後）の
後ろに置かれたならば、このブロッキング要求事項は、
必要ではない。マスタ要求クラス内の強い順位付け特性
は、自動的にこのブロッキング制約を処理する。
【０１６８】キャッシングＵＰＡマスタは、犠牲者デー
タブロックを変位したトランザクションが終了するまで
クリーン犠牲者データブロック（即ち、主メモリへ書戻
されることなくキャッシュから変位された）に対する後
続のコヒーレントトランザクションもブロックしなけれ
ばならない。しかしながら、クリーン犠牲者変位をもた
らした要求、及び犠牲者をキャッシュに戻す後続のもの
（要求）は、同じマスタ要求クラスに置かれ、そしてＵ
ＰＡポートは、第１のものが終了するまで第２の要求を
ブロックすることを必要としない。二つの要求が異なる
要求クラスから発行することができる（好ましい実施例
における場合である）ならば、このブロッキング要求事
項は、データプロセッサによって強制されなければなら
ない。キャッシングマスタＵＰＡポートは、それ自体の
プロセッサからの犠牲になったデータブロックへの後続
の装填または記憶を防がなければならない。これは、ク
リーン犠牲者並びに汚染犠牲者保留書戻しの両方に適用
する。キャッシングＵＰＡマスタは、クリーン犠牲者の
場合に、キャッシュ充填に対するＳ＿ＲＥＰＬＹ、また
は、汚染犠牲者の場合に、書戻しに対するＳ＿ＲＥＰＬ
Ｙがそれによって受け取られるまで、システムコントロ
ーラからの可能なＳ＿ＲＥＱに対してコヒーレンスドメ
インに犠牲になったデータを維持しなければならない。
換言すると、キャッシングＵＰＡマスタポートは、シス
テムコントローラがそれにキャッシングＵＰＡマスタポ
ートをこのオブリゲーション（義務）から開放するＳ＿
ＲＥＰＬＹを送るようなときまでシステムコントローラ
がそのように要求したならば相互接続へ変位した犠牲者
データブロックを供給することができなければならな
い。
【０１６９】ＵＰＡポートは、システムコントローラか
ら無効Ｓ＿ＲＥＱを受け取ることにより汚染犠牲者ブロ
ックに対するその書戻しトランザクションを取り消さな
い（Ｓ＿ＩＮＶ＿ＲＥＱ，Ｓ＿ＣＰＩ＿ＲＥＱ）。シス
テムコントローラは、その代わり書戻しを取り消す。シ
ステムコントローラは、書戻しが、Ｄｔａｇｓにおいて
かまたはＤｔａｇｓを有さないシステムにおける他の論
理を用いて取消しを保留している状態を保持することが
必要であり、かつ書戻しをそのアドレス指定された位置
へ書込ませてはならない。システムコントローラは、そ
の場合にはＵＰＡポートからデータが転送されない、Ｓ
＿ＷＢＣＡＮ要求を発行することによって、またはＳ＿
ＷＡＢ応答を発行し次にデータを廃棄することによって
ＵＰＡポートからデータを受け入れることで書戻しを取
り消すことができる。
【０１７０】トランザクション要求をアクティブにする
こと 図５及び図１３を参照すると、システムコントローラ１
１０は、全ての保留及びアクティブトランザクション上
の情報を記憶する保留トランザクション状態アレー２０
０を保持する。本発明のキャッシュ利用最適化のあるも
のは、所与のアドレス上のトランザクションの正確な順
序付けを強制することができるシステムコントローラに
依存する。トランザクション状態アレー２００は、トラ
ンザクションの適切な順序付けを保持するためにシステ
ムコントローラによって用いられる一つのツールであ
る。トランザクション状態アレー２００は、“スヌープ
パイプライン”における（即ち、Ｄｔａｇルックアップ
及び更新をうける）トランザクション及びまだ終了して
いない他のアクティブトランザクションを含んでいる、
各アクティブトランザクションに対する行(row) ２９０
を含む。２ステージ・スヌープパイプラインを有してい
る、本発明を用いている二つのデータプロセッサシステ
ムの一般的なインプリメンテーションにおいて、トラン
ザクション状態アレーは、スヌープパイプラインにおけ
るトランザクションに対する２つの行及び各データプロ
セッサに対する２つ（の行）を含んでいる、６つの行２
９０を一般に有する。更に一般的には、トランザクショ
ン状態アレー２００は、各マスタクラスに対するデータ
プロセッサ毎に少なくとも一つの行及びスヌープパイプ
ラインの各ステージに対して一つの行を一般に含む。そ
れゆえに、４つのデータプロセッサ、２つのマスタ要求
クラス、及び２ステージスヌープパイプラインを有する
システムは、そのトランザクション状態テーブル２００
に少なくとも１０の行を有する。しかしながら、トラン
ザクションは、未使用状態アレー行２９０に動的に割り
当てられかつ個々の行２９０が特定のプロセッサまたは
タスクに永続的には割り当てられないということに注目
すべきである。
【０１７１】一つの好ましい実施例では、トランザクシ
ョン状態テーブル２００の各行２９０は、トランザクシ
ョンに関連したデータブロックの完全アドレス(full ad
dress)２９１、要求しているＵＰＡポートのマスタ（ポ
ート）ＩＤ２９２、５ビットトランザクションタイプ２
９３（もしあれば、１ビットマスタ要求クラスと、４ビ
ットトランザクション識別子を含んでいる）、及び状態
ビット２９４のベクトルを含む。システムにおける全て
のデータプロセッサに対して確立された最小キャッシュ
メモリサイズが存在するならば、アドレスフィールド２
９１は、完全アドレスを記憶する必要がない。例えば、
もし最小確立キャッシュメモリサイズが５１２Ｋバイト
であるならば、その大きさのキャッシュは、８１９２キ
ャッシュライン（それぞれが６４バイトデータブロック
を記憶する）を有し、最小サイズキャッシュメモリに対
するキャッシュインデックスは、１３ビットであり、そ
れゆえに、各状態行のアドレスフィールド２９１は、各
アクティブトランザクションに対するアドレス指定され
たデータブロックの物理アドレスビットＰＡ［１８：
６］を記憶するために用いることができる。スヌープバ
ス上でシステムコントローラによって実行される二つの
動作（オペレーション）が存在する：１）ルックアップ
及び２）更新。システムコントローラは、両方の動作を
排他的に実行する。全てのキャッシングＵＰＡマスタポ
ートのＤｔａｇｓは、現在の状態に対して同時にルック
アップされ、かつ次の状態で同時に更新される。
【０１７２】ルックアップ動作は、コヒーレント読取り
トランザクションに対してどこから（即ち、主メモリか
らまたはＵＰＡポートから）データが供給されるかを決
定する。先のコヒーレント読取りトランザクションから
のＤＶＰビットと共に、それは、この書戻しトランザク
ションを取り消すか否かを決定する。Ｄｔａｇルックア
ップ動作は、無効要求を送るＵＰＡポート及びＲｅａｄ
ＴｏＯｗｎまたはＷｒｉｔｅ−Ｉｎｖａｌｉｄａｔｅ
（書込み−無効）トランザクションのどちらに対するコ
ピーバック−無効要求を送るかを決定する。特に、これ
らのトランザクションのいずれに対して、Ｄｔａｇルッ
クアップ動作は、トランザクションによってアドレス指
定されているデータブロックを現在記憶する全てのキャ
ッシングＵＰＡマスタを決定する。Ｗｒｉｔｅ−Ｉｎｖ
ａｌｉｄａｔｅトランザクションの場合には、アドレス
指定されたデータブロックを現在記憶する全てのそれら
キャッシングＵＰＡマスタポートは、システムコントロ
ーラによって無効要求が送られる。ＲｅａｄＴｏＯｗｎ
トランザクションの場合には、アドレス指定されたデー
タブロックを現在記憶する一つを除いて全てのキャッシ
ングＵＰＡマスタポートは、（もしあれば）システムコ
ントローラによって無効要求が送られ、その（除かれ
た）一つは、コピーバック−無効要求（Ｓ＿ＣＰＩ＿Ｒ
ＥＱ）が送られる。
【０１７３】Ｄｔａｇ更新動作は、１）更新が実行され
るトランザクションを始動（開始）したＵＰＡポート、
及び２）Ｓ＿ＲＥＱトランザクション（コピーバック／
無効）がシステムコントローラによって送られたＵＰＡ
ポート、に対してのみシステムコントローラによって適
用される。表９は、好ましい実施例における全ての画定
されたＤｔａｇ更新を掲載する。
【０１７４】
【表２６】
【０１７５】
【表２７】
【０１７６】
【表２８】
【０１７７】
【表２９】
【０１７８】
【表３０】
【０１７９】
【表３１】
【０１８０】
【表３２】
【０１８１】
【表３３】
【０１８２】システムコントローラは、パイプラインと
してスヌープバスを管理する。トランザクションが（ル
ックアップ動作に対して）スヌープパイプラインに入力
すると、トランザクションは、アクティブになりかつト
ランザクションに対する記録は、アクティブトランザク
ション状態アレー２００の利用可能な行に記憶される。
スヌープパイプライン及び／又は資源窮乏効果の前の入
力キューイングにより、トランザクションがシステムコ
ントローラ入力キュー（ＳＣＩＱ０またはＳＣＩＱ１）
に置かれておりかつスヌープパイプラインにまだ入力さ
れていないならば、それはアクティブとみなされない。
一度トランザクションがアクティブになったならば、そ
れが終了するまでそれは、システムコントローラでアク
ティブ状態のままである。それゆえに、アクティブトラ
ンザクション状態アレー２００におけるトランザクショ
ンに対する行２９０は、保持され、かつトランザクショ
ンが終了するまで、種々の条件下で更新される。全ての
後続入力トランザクションは、それらがアクティブにな
ることができる前に以下に説明するアクティベーション
規則に従ってシステムコントローラにおいて既にアクテ
ィブなトランザクションに対して比較される。
【０１８３】アクティブトランザクションは、更新動作
の末期(later) 及び要求しているＵＰＡポートへのその
トランザクションに対するＳ＿ＲＥＰＬＹの発行の後で
のみ終了になることができる。
【０１８４】システムコントローラによるトランザクシ
ョンアクティブ トランザクションのパイプラインで送られた実行は、シ
ステムコントローラによって同時にアクティブである多
重トランザクションを結果として生ずる。多重アクティ
ブトランザクションがＤｔａｇｓの同じキャッシュイン
デックスを共有するならば、これは、システムにおいて
コヒーレンスハザード（災害）を導く。そのようなハザ
ードを回避するために、システムコントローラは、既に
アクティブなトランザクションに対するアクティブトラ
ンザクション状態アレーの情報に基づいてアクティブに
なることからトランザクションをブロックするトランザ
クションアクティベーション論理３００を用いる。例え
ば、システムコントローラが、データに対するＵＰＡポ
ートに対して顕著なＳ＿ＲＥＱを有し、かつキャッシュ
誤りによりそのＵＰＡポートがそのデータを変位するな
らば、システムコントローラは、そのポートによってＳ
＿ＲＥＱに対するＳ＿ＲＥＰＬＹが付与されるまで変位
しているトランザクションに対するＳ＿ＲＥＰＬＹをブ
ロックしなければならない。本発明では、このＳ＿ＲＥ
ＰＬＹ順序を保持するために、システムコントローラ
は、Ｓ＿ＲＥＱが終了するまで入力トランザクションを
アクティブになることからインデックスブロック(index
block) する。
【０１８５】別の視野から、システムコントローラは、
各トランザクションがアクティブになるときに実行され
たＤｔａｇルックアップ動作がトランザクションに対す
るデータがどこから供給されるのかを正確に決定するよ
うに、アクティブトランザクションを正確にブロックし
なければならない。トランザクションに対するＤｔａｇ
ルックアップに基づいて、一度トランザクションに対す
るデータ発生源が決定されたならば、どのくらいかかる
か、またはトランザクションが、ランチされる前に内部
キューにおける別のアクティブトランザクションの後ろ
でどのくらい長く待つかに関係なく、データは、それか
ら供給される。本発明によれば、以下の場合に、入力ト
ランザクションは、アクティブになることからブロック
される： Ａ）入力トランザクションに関連したキャッシュインデ
ックスが既にアクティブなトランザクションによって更
新されるらしい；または Ｂ）入力トランザクションに関連したキャッシュインデ
ックスが既にアクティブなトランザクションに関連する
キャッシュインデックスを更改するらしい；または Ｃ）入力トランザクションが、既にアクティブなトラン
ザクションによって供給されている／無効にされている
キャッシュラインを供給する／無効にするらしい。
【０１８６】しかしながら、トランザクションアクティ
ベーション論理は、入力トランザクション及び既にアク
ティブなトランザクションが読取り−書戻し対（ペア）
であるときにトランザクションのアクティベーションを
ブロックしない。キャッシュ誤り−装填時間は、二つの
トランザクションを同時にアクティブにさせることによ
って最小化され、かなり改良されたシステム性能を結果
として生ずる。コヒーレンスハザードは、第１のルック
アップによるＤｔａｇ更新ベクトルが第２のルックアッ
プに可視であり、かつ第１の更新動作の状態（更新が終
了されたか否かという事実）が第２の更新に対する更新
ベクトルが始動（開始）されるときに可視であるという
ことを確実にすることによって、上記のブロッキング規
則を適用することなく、この場合に削除される。図１３
を参照すると、システムコントローラのトランザクショ
ン入力キューのそれぞれは、アービタ回路３０１にその
入力キューにおける最も古いインアクティブトランザク
ション要求を与える。各保留トランザクション要求に対
する記録におけるアクティブ／インアクティブ状態ビッ
トによって示されるような、先にアクティベートされた
トランザクションは、アービタ回路３０１に与えられな
い。アービタ回路３０１は、一つのインアクティブトラ
ンザクション要求を選択し、Ｉ／Ｏ要求（即ち、Ｉ／Ｏ
ＵＰＡポートからの）に最も高い優先度を、マスタク
ラス０要求（即ち、読取り及びブロック装填要求）へ次
に高い優先度を、そしてマスタクラス１要求（即ち、書
戻し要求、ＷｒｉｔｅＩｎｖａｌｉｄａｔｅ要求、ブロ
ック記憶、割込み要求、及び非キャッシュ型読取り／書
込み要求）へ最も低い優先度を与える。
【０１８７】アービタ回路３０１によって選択されたト
ランザクション要求は、一組のコンパレータ３０２によ
って全ての現行アクティブトランザクションと比較され
る。各コンパレータ３０２は、選択したトランザクショ
ン要求をアクティブトランザクション状態アレー２００
の一つの行２９０に示されたアクティブトランザクショ
ンと比較し、かつ選択したトランザクションが対応行２
９０で示されたアクティブトランザクションに基づいて
ブロックされるならば“１”に等しく、行２９０で示さ
れたアクティブトランザクション（もしあれば）が選択
したインアクティブトランザクションをブロックするこ
とを必要としないならば“０”に等しい出力ライン３０
４上の１ビット“ブロック／非ブロック”結果を出力す
る。全てのコンパレータ３０２によって生成された一つ
のライン３０４上の結果は、ライン３０８上に総計ブロ
ック／非ブロック結果信号を生成するためにＯＲゲート
３０６によって論理的にＯＲされる。トランザクション
アクティベーション論理３００は、（Ａ）アクティブト
ランザクション状態アレー２００に少なくとも一つの自
由（空）な行が存在しかつ（Ｂ）選択したインアクティ
ブトランザクションと現行アクティブトランザクション
との比較がライン３０８上に非ブロック信号を生成する
ならば、選択したトランザクションをアクティベートす
る。
【０１８８】システムコントローラのトランザクション
アクティベーション論理３００の二つの実施例を次に説
明する。両方の実施例は、本発明の先に記載された態様
の全てと互換性がある。事実、並列で複数のデータ転送
動作を実行するためのシステムの能力（機能）を更に低
減するがシステムコントローラのインプリメンテーショ
ンを簡略化する、より制限されたアクティベーション規
則を有するトランザクションアクティベーション論理３
００を用いることができる。両方の好ましい実施例で
は、トランザクションアクティベーション論理３００
は、アクティベーション試験に対する各システムクロッ
クサイクルの間中にシステムコントローラの入力要求キ
ャッシュ（各マスタＵＰＡポートに対するＳＣＩＱ０及
びＳＣＩＱ１、及びＩ／Ｏ装置に対するＳＹＳＩＯＱ）
から一つのインアクティブトランザクションを選択す
る。そのクロックサイクルの間中、選択された入力トラ
ンザクションは、一組のコンパレータ３０２によって全
てのアクティブトランザクションと同時に比較される。
次のシステムクロックサイクルの間中、トランザクショ
ンアクティベーション論理３００は、トランザクション
が現行アクティブトランザクションの一つによってブロ
ックされない先のクロックサイクルの間中に選択されか
つ試験された入力トランザクションをアクティベートす
る。保留インアクティブトランザクションが存在しない
か、またはアクティブトランザクション状態アレー２０
０に利用可能な行が存在しないならば、トランザクショ
ンアクティベーション論理３００は、インアクティブで
ある。
【０１８９】緩和されたトランザクションアクティベー
ション規則 本発明の第１の“緩和されたトランザクションアクティ
ベーション規則”実施例における各コンパレータ３０２
の論理回路素子に対する論理式は、以下の通りである：
【０１９０】
【数１】
【０１９１】ＡｃＴｘは、選択されたインアクティブト
ランザクション状態アレーと比較されるアクティブトラ
ンザクション状態アレーの行である。ＩｎＴｘは、アク
ティブトランザクション状態アレーの行と同じように構
成された選択されたインアクティブトランザクションに
対する一組の情報である。ＡｃＴｘ．ＴｘＴｙｐｅは、
アクティブトランザクションのトランザクションタイプ
である。ＩｎＴｘ．ＴｘＴｙｐｅは、選択されたインア
クティブトランザクションのトランザクションタイプで
ある。ＩｎＴｘ．Ｓｔａｔｕｓ．ＤＶＰは、ＤＶＰビッ
トが選択されたインアクティブトランザクションにセッ
トされるならば、真(True)である。ＳＣ＿Ｃｏｎｆｉｇ
＿Ｒｅｇ（Ｘ）．ＣＩＭは、Ｘ番目のＵＰＡポートに対
するキャッシュインデックスマスク（ＣＩＭ）である。
上記論理式によれば：選択されたインアクティブコヒー
レントトランザクションは、アクティブトランザクショ
ンが存在しなければ、常にアクティベートされる。
【０１９２】アクティブトランザクション及び選択され
たインアクティブトランザクションの両方が書戻しトラ
ンザクションであるならば、アクティブ及び選択された
インアクティブトランザクションと関連したアドレスに
係わりなく、選択されたトランザクションは、アクティ
ブトランザクションによってブロックされない。書戻し
トランザクションであるアクティブトランザクションが
存在し、かつ選択された入力トランザクションが非書戻
しであるならば、またはアクティブトランザクションが
非書戻しでありかつ選択された入力トランザクションが
書戻しであるならば、選択された入力トランザクション
は、完全アドレスマッチが存在するならば、アクティベ
ーションからブロックされる。アクティブトランザクシ
ョンが非書戻しでありかつ選択された入力トランザクシ
ョンが非書戻しであるならば、選択された入力トランザ
クションがブロックされるべきか否かを決定するために
アドレス比較が実行される。選択された入力トランザク
ションのＤＶＰビットがセットされるか、または選択さ
れた入力トランザクションがＰ＿ＲＤＤ＿ＲＥＱまたは
Ｐ＿ＷＲＩ＿ＲＥＱトランザクションであるならば、ア
クティブ及び選択された入力トランザクションの全アド
レスビットが比較される。さもなければ、アクティブ及
び選択された入力トランザクションの両方に対する関連
アドレスビットは、対応ＵＰＡポートのキャッシュイン
デックスフィールドに記憶されたビットであり、かつ比
較は、二つのビットフィールドのインターセクション上
で実行される。キャッシュインデックスフィールドにお
けるビットの数は、各ＵＰＡポートＩＤに対するＳＣ
Ｃｏｎｆｉｇレジスタのキャッシュインデックスマスク
（ＣＩＭ）フィールド１９４において指定される。選択
された入力トランザクションは、マッチが存在しなけれ
ばアクティベートされる。この“緩和されたトランザク
ションアクティベーション規則”実施例に対するブール
論理回路素子の複雑性は、全アドレス比較に対する最小
許容キャッシュメモリのキャッシュインデックスに関連
したそれらのアドレスビットを用いるだけでかなり低減
することができる。上述したように、この実施例で比較
されたアドレスビットの数は、システムの最小キャッシ
ュメモリのキャッシュインデックスにおけるビットの数
である。上記で用いられた例では、最小確立キャッシュ
メモリサイズが５１２Ｋバイトであるときに、最小サイ
ズキャッシュメモリに対するキャッシュインデックス
は、１３バイトであり、アドレス指定されたデータブロ
ックの物理アドレスビットＰＡ［１８：６］に対応して
いる。しかしながら、一度全アドレス比較が削除される
と、読取り／書戻しトランザクション対の重複動作(ove
rlapping operation) を許容するために明示論理が含ま
れなければならない。
【０１９３】システムのこの“低減された複雑性の緩和
されたトランザクションアクティベーション規則”実施
例では、一つの好ましい実施例における各コンパレータ
３０２の論理回路素子に対する論理式は、以下の通りで
ある：
【０１９４】
【数２】
【０１９５】かつＡｄｒ（ＭｉｎＣＩＭ）は、最小サイ
ズキャッシュメモリに対するアドレスインデックスと関
連したアドレスビットである。ＲｅａｄＷＲＢＰａｉｒ
信号に対する上記論理式で表された、読取り／書戻し対
を検出するために回路素子は、（Ａ）二つのトランザク
ションが同じＵＰＡポートからであり、（Ｂ）二つのう
ちの一つが書戻しトランザクションであり、他は、そう
でなく、かつ（Ｃ）書戻しトランザクションではない一
つのトランザクションがそのＤＶＰビットが真にセット
されているならば、ポジティブ（正）のＲｅａｄＷＲＢ
Ｐａｉｒ信号を生成する。上述した“低減された複雑
性”コンパレータ論理の使用は、全アドレス比較上の非
マッチ及び最小キャッシュインデックス上のマッチを有
することの頻度(frequency) が、平均で、Ｎを最小キャ
ッシュインデックスにおけるビットの数とすると、２-N
に等しいので、全コンパレータ論理にわたりシステム性
能にネガティブなインパクトを全く有さない。例えば、
Ｎが１３に等しい（５１２Ｋバイト最小キャッシュメモ
リサイズに対して）ならば、このインプリメンテーショ
ンによってブロックされるトランザクションと低減され
た複雑性インプリメンテーションによってブロックされ
ないものとの平均的割合い(average percentage)は、Ｐ
＿ＲＤＤ＿ＲＥＱ及びＰ＿ＷＲＩ＿ＲＥＱトランザクシ
ョンが全トランザクションの８０％よいも少ないと想定
すると、全トランザクションの０．０１％よりも少な
い。 より厳格なトランザクションアクティベーション規則 本発明の第１の“厳格なトランザクションアクティベー
ション規則”における各コンパレータ３０２の論理回路
素子に対する論理式は、次の通りである：
【０１９６】
【数３】
【０１９７】上記論理式によれば：選択された入力コヒ
ーレントトランザクションは、アクティブトランザクシ
ョンが存在しなければ、常にアクティベートされる。選
択された入力コヒーレントトランザクションは、システ
ムコントローラにおけるアクティブトランザクションと
のアドレスインデックスマッチが存在しなければアクテ
ィベートされる。入力コヒーレントトランザクション
は、入力コヒーレント書戻しトランザクションが書戻し
トランザクションと同じＵＰＡポートからのＲｅａｄで
あるアクティブトランザクションによってブロックされ
ないことを除き、システムコントローラにおけるアクテ
ィブトランザクションとインデックスマッチが存在しな
いならばアクティベーションからブロックされる。各ア
ドレスインデックス比較に用いるためのビットの数は、
どのＵＰＡポートのキャッシュインデックスがアクティ
ブトランザクションが終了するまでガードされているか
に依存する。アクティブトランザクションにおけるＤＶ
Ｐビットがセットされないならば、アドレス比較に用い
られたインデックスのビットの数は、選択された入力ト
ランザクションブロックインデックスの大きさと対応ア
クティブトランザクションブロックインデックスの大き
さとのインターセクションである。アクティブトランザ
クションのＤＶＰビットがセットされるならば、アドレ
ス比較に用いられたインデックスのビットの数は、入力
トランザクションのブロックインデックスサイズであ
る。
【０１９８】上記“厳格な”トランザクションアクティ
ベーション規則は、以下の強い不変量(invariant) を有
する：セットされたＤＶＰを有する読取りトランザクシ
ョン及び同じＵＰＡポートからのその付随書戻しトラン
ザクションを除き、あらゆるキャッシュインデックス上
のシステムにおいてとりわけ一つのトランザクションが
アクティブがあることができる。この“厳格なトランザ
クションアクティベーション規則”実施例に対するブー
ル論理回路素子の複雑性は、全アドレス比較に対する同
じ数のアドレスビットを常に比較することによってかな
り低減することができる。システムのこの“低減された
複雑性の厳格なトランザクションアクティベーション規
則”実施例では、一つの好ましい実施例における各コン
パレータ３０２の論理回路素子に対する論理式は、以下
の通りである：
【０１９９】
【数４】
【０２００】かつＡｄｒ（ＭｉｎＣＩＭ）は、最小サイ
ズキャッシュメモリに対するアドレスインデックスと関
連したアドレスビットである。
【０２０１】アクティブトランザクション管理 上述したアドレスブロッキング規則（いずれかのセット
における）によりアクティブになることからトランザク
ションをブロッキングすることに加えて、システムコン
トローラは、また、以下の条件により進行することから
アクティブトランザクションをブロックしうる：トラン
ザクションがＵＰＡポートへ送られるべき第２のＳ＿Ｒ
ＥＱを必要とすると同時に別のＳ＿ＲＥＱがそのＵＰＡ
ポートに対してまだ顕著であるならば、アクティブトラ
ンザクション上のワークは、ブロックされる。この条件
が検出されるべきためには、しかしながら、システムコ
ントローラは、まずトランザクションをアクティブにさ
せてかつつ関連Ｄｔａｇルックアップを実行しなければ
ならない。アクティブトランザクション上のワークは、
メモリバンクビジー、またはデータ経路ビジー条件のよ
うな、資源コンテンション（争奪）によってブロックす
ることができる。アクティブトランザクション上のワー
クは、フロー制御要求事項によってブロックすることが
できる。特に、トランザクションは、スレーブの入力キ
ューが充填されているならば、ターゲットスレーブＵＰ
Ａポートへ進めることができない。
【０２０２】アクティブトランザクション管理は、上述
したアクティブトランザクション状態アレー２００によ
って、一部、支持される。図１４Ａ〜１４Ｄを参照する
と、状態アレー２００は、各アクティブトランザクショ
ンに対する状態ベクトル２９４を含む。状態アレー２０
０の各行における状態ベクトル２９４は、以下のものを
含む：アクティブトランザクション状態アレー２００の
対応する行２９０がアクティブトランザクションに関す
る有効データを含むときに、真であるＴｘＡｃｔｉｖｅ
フラグ３２０。対応トランザクション要求におけるＤＶ
Ｐ（汚染犠牲者保留）フラグのコピーである、ＤＶＰフ
ラグ３２１。各トランザクション要求に対するＤｔａｇ
アレーに記憶されるべき新しいＤｔａｇ状態値３２２の
ベクトル。図１４Ｂを参照すると、Ｄｔａｇ Ｎｅｗ
Ｓｔａｔｅアレーは、各Ｄｔａｇアレーに対して、Ｄｔ
ａｇ更新が対応Ｄｔａｇアレー上で実行されるべきであ
るならば１に等しい更新ｙｅｓ／ｎｏフラグ３２２ａ
と、このトランザクションに対するキャッシュインデッ
クスに対応しているＤｔａｇに記憶されるべきである２
ビットＤｔａｇ状態値３２２ｂとを含む。（図１４Ｂ参
照） どのＳ＿ＲＥＱサブトランザクションが、もしあれば、
各ＵＰＡポートへ送られるべきであるか、及び各そのよ
うなサブトランザクションの状態を示している、Ｓ＿Ｒ
ＥＱベクトル３２３。図１４Ｃを参照すると、Ｓ＿ＲＥ
Ｑベクトル３２３は、各ＵＰＡポートに対するエントリ
３２３ａを有する。各ＵＰＡポートに対するエントリ３
２３ａは、もしあれば、対応ＵＰＡポートへ送られるべ
き、Ｓ＿ＲＥＱに対する４ビットＳ＿ＲＥＱタイプ値３
２３ｂと、状態値３２３ｃを含む。状態値３２３ｃは、
Ｓ要求が対応ＵＰＡポートへ送られたかまたは送られる
べく待っているときに“１”に等しく、送られるべきＳ
要求がないＵＰＡポートに対してかつ先に送られたＳ＿
ＲＥＱに応じてＰ＿ＲＥＰＬＹを既に送ってしまったＵ
ＰＡポートに対して“０”に等しい。
【０２０３】それからデータがコピーされるべきＵＰＡ
ポート（もしあれば）を識別する、Ｃｏｐｙｂａｃｋ
（コピーバック）ＩＤ３２４。トランザクションが終了
する準備が整ったときに要求しているＵＰＡポートへ送
られるべきＳ＿ＲＥＰＬＹタイプの４ビットコードであ
る、Ｓ＿ＲＥＰＬＹタイプ。Ｓ＿ＲＥＰＬＹも供給して
いるＵＰＡポートへ送られるべきであるときはいつで
も、そのＳ＿ＲＥＰＬＹは、常にＳ＿ＣＲＡＢメッセー
ジであり、それゆえにそのＳ＿ＲＥＰＬＹタイプは、ト
ランザクションに対する状態ベクトルに記憶されること
を必要としない。Ｄｔａｇ無効がこのトランザクション
に対して要求しているＵＰＡポートと同じＵＰＡポート
に対するＤｔａｇ上で実行されるそれぞれ先にアクティ
ベートされかつ未終了のトランザクションに対して非ゼ
ロ値を有する、先の無効カウンタ３２６を待つ。例え
ば、このトランザクション（即ち、この状態アレー行２
９０に対応しているトランザクション）を要求している
ＵＰＡポートに対するＤｔａｇアレーにおけるＤｔａｇ
ｓを無効にさせる２つの保留トランザクションが存在す
るならば、この値は、２に等しい。
【０２０４】アクティブトランザクション状態アレーに
示されたトランザクションのどれがこのトランザクショ
ンが対応している無効サブトランザクションを終了する
までブロックされているのかを示しているビットマップ
である、ＷａｉｔｉｎｇＴｘ’ｓ３２７のＢｉｔＭａ
ｐ。各ブロックされたトランザクションに対して、Ｂｉ
ｔＭａｐ３２６は、“１”ビットを有し、かつ各他のト
ランザクションに対してそれは、“０”ビットを有す
る。いかなる無効サブトランザクションを含まないトラ
ンザクションに対して、ＢｉｔＭａｐ３２７は、全ゼロ
に等しい。
【０２０５】トランザクション実行論理 図２１〜図２５を参照すると、一度トランザクションが
アクティベートされたならば、Ｄｔａｇルックアップ
は、すぐに実行されるか、またはＤｔａｇルックアップ
及び更新論理３４０によりそのトランザクションは、す
ぐに実行される。好ましい実施例では、Ｄｔａｇルック
アップ動作は、次のようにパイプラインで送られる：４
つのシステムクロックサイクルにわたり、２つのＤｔａ
ｇルックアップは、２つの入力トランザクションに対し
て実行され、続いて２つのＤｔａｇ更新動作が実行され
る。Ｄｔａｇルックアップ動作は、各Ｄｔａｇアレーに
対して一組の３つのＤｔａｇビットを生成し、１ビット
は、キャッシュヒットが検出されたかどうかを示し、２
ビットは、もしあれば、トランザクションの指定したデ
ータブロックアドレスに対応している、Ｄｔａｇエント
リの状態を示す。Ｐ＿ＲＥＱトランザクションタイプと
共に、これらのＤｔａｇ状態値は、（Ａ）もしあれば、
要求したトランザクションを実行するためにＵＰＡポー
トへ送られることが必要なＳ＿ＲＥＱ、（Ｂ）データが
どこへまたはどこから供給されるまたは送られるか、
（Ｃ）トランザクションが終了したときに要求している
ＵＰＡポートへ送られるべきＳ＿ＲＥＰＬＹタイプ、及
び（Ｄ）要求したトランザクションの実行の結果として
Ｄｔａｇアレーに記憶されるべき新しいＤｔａｇ状態
値、を決定するために用いられる。これらの値は、トラ
ンザクション表３４１の簡単なテーブル・ルックアップ
を用いて生成される。
【０２０６】表１０は、２データプロセッサシステムに
対するトランザクションルックアップ表３４１の例を示
す。同様な表は、３つ以上のデータプロセッサを有して
いるシステムに対して、当業者により構築することがで
きる。表１０を参照すると、最初の４つのカラム（列）
は、トランザクション表ルックアップの前であって、Ｄ
ｔａｇルックアップ動作の終結において知られたデータ
値を表わす。表１０では、以下の略語が用いられる： Ｔｘ：トランザクション ＣｕｒＳｔ：Ｄｔａｇルックアップから得られた現行Ｄ
ｔａｇ状態値 ＮｅｗＳｔ：Ｄｔａｇ更新に対する新しいＤｔａｇ状態
値 Ｐ０：ＵＰＡポート０に結合した、データプロセッサ０ Ｐ１：ＵＰＡポート１に結合した、データプロセッサ１ Ｍｅｍ：主メモリ Ｘ：なし、または気にしない ｅｒｒｏｒ（誤り）：決して発生すべきでない指定信号
組合せ
【０２０７】Ｄｔａｇルックアップ、要求しているＵＰ
Ａポートの識別及びトランザクション要求のタイプから
得られた現行Ｄｔａｇ状態値を用いて、Ｄｔａｇルック
アップ論理は、トランザクション表３４１（好ましい実
施例ではＲＯＭに記憶される）の対応している行をアク
セスし、かつアクティベートされたトランザクションに
対する状態ベクトル２９４内のＤｔａｇ Ｎｅｗ Ｓｔ
ａｔｅ Ｖａｌｕｅｓベクトル３２２に結果として得ら
れたＤｔａｇの新しい状態値を記憶する。同様に、もし
あれば、トランザクション表３４１に見出されたＳ＿Ｒ
ＥＱタイプは、アクティベートされたトランザクション
に対するＳ＿ＲＥＱベクトル３２３に記憶され、かつト
ランザクション表３４１に見出されたＳ＿ＲＥＰＬＹタ
イプは、アクティベートされたトランザクションに対す
るトランザクション記録２９０のＳ＿ＲＥＰＬＹタイプ
フィールド３２５に記憶される。Ｓ＿ＲＥＰＬＹフィー
ルド３２５は、要求しているＵＰＡポートへ送られるべ
きＳ＿ＲＥＰＬＹを記憶する。それゆえに、Ｄｔａｇル
ックアップ動作の終結において、アクティベートされた
トランザクションを実行するために必要な情報は、状態
アレー２００のトランザクションのトランザクション記
録２９０に記憶される。
【０２０８】好ましい実施例では、Ｄｔａｇアレー１３
４は、Ｄｔａｇルックアップ及びトランザクション表ル
ックアップ動作が終了した直後にＤｔａｇの新しい状態
値ベクトル３２２のＤｔａｇ Ｎｅｗ Ｓｔａｔｅ値で
更新される。図２５は、Ｄｔａｇ更新論理３４０を示
す。特に、Ｄｔａｇ更新論理３４０は、Ｄｔａｇの新し
い状態値ベクトル３２２及びアクティベートされたトラ
ンザクションに対する対応データブロックアドレスを選
択するため及びスヌープバス１４０上にそれらの信号を
アサートするために２つのマルチプレクサ３４２，３４
３を用いる。
【０２０９】
【表３４】
【０２１０】
【表３５】
【０２１１】
【表３６】
【０２１２】
【表３７】
【０２１３】図２６を参照すると、Ｓ＿ＲＥＱのサブト
ランザクションを実行するためのＳ＿Ｒｅｑｕｅｓｔ論
理３５０は、Ｓ＿ＲＥＱ状態アレー３５２、並びにＳ＿
ＲＥＱを受け取るように構成された各データプロセッサ
に対する一つのＳＲｅｑＦＩＦＯバッファを含んでい
る、一組のＳＲｅｑＦＩＦＯバッファ３５６を用いる。
トランザクションがアクティベートされかつそのＤｔａ
ｇルックアップ動作が実行される毎に、各Ｓ＿ＲＥＱが
そのＳ＿ＲＥＱが送られるべきデータプロセッサに対応
しているＳＲｅｑＦＩＦＯバッファ３５６に記憶される
ことを除き、各アクティベートされたトランザクション
のトランザクション記録２９０のベクトル３２３に記憶
されるのと同じＳ＿ＲＥＱデータがＳＲｅｑＦＩＦＯバ
ッファにも記憶される。対応Ｄｔａｇルックアップのと
きにＦＩＦＯに各データプロセッサに対する全てのＳ＿
ＲＥＱを記憶することによって、システムは、第１のデ
ータプロセッサマスタクラスから同じ第２のデータプロ
セッサへ送られたトランザクションがそれらが第１のデ
ータプロセッサのマスタクラス出力キューから送られた
のと同じ順序で実行されるトランザクション順序付け要
求事項を有するコンプライアンスを確実にする。
【０２１４】Ｓ＿ＲＥＱ状態アレー３５２は、各マスタ
ＵＰＡポートに対する一つのＳ＿ＲＥＱ状態記録３５３
を含む。保留Ｓ＿ＲＥＱに関する各マスタＵＰＡポート
記憶情報に対するＳ＿ＲＥＱ状態記録３５３は、もしあ
れば、そのＵＰＡポートへ送られる。Ｓ＿ＲＥＱ状態記
録３５３は、Ｓ＿ＲＥＱが対応ＵＰＡポートに送られた
ときにだけ“１”にセットされる、有効ビット３５４
と、対応Ｐ＿ＲＥＰＬＹを受け取ったときにそのＳ＿Ｒ
ＥＱ状態ビット３２３ｃがクリアされることが必要であ
るアクティベートされたトランザクション記録のＩＤを
記憶するＢｕｆＩＤ３５５とを含む。Ｓ＿ＲＥＱ状態記
録の一つが“０”に等しい有効ビットを有するときはい
つでも、それは、対応ＵＰＡポートにＳ＿ＲＥＱ保留が
存在しないことを意味し、即ち、別のＳ＿ＲＥＱをその
ＵＰＡポートへ送ることができることを意味する。保留
Ｓ＿ＲＥＱを有していないＵＰＡポートの識別、並び
に、もしあれば、そのＵＰＡポートへランチされるべく
待機しているＳ＿ＲＥＱに基づき、Ｓ＿Ｒｅｑｕｅｓｔ
論理は、識別されたＵＰＡポートへ対応ＳＲｅｑＦＩＦ
Ｏ３５６における第１のＳ＿ＲＥＱを送る。ＵＰＡポー
トからＰ＿ＲＥＰＬＹを受け取ったときにはいつでも、
それは、（Ａ）Ｐ＿ＲＥＰＬＹを送ったＵＰＡポートに
対するＳ＿ＲＥＱ状態記録３５３における有効ビット３
５３をクリアすること、（Ｂ）Ｐ＿ＲＥＰＬＹを送った
ＵＰＡポートに対するＳ＿ＲＥＱ状態記録３５３で識別
されたトランザクション状態記録におけるＳ＿ＲＥＱ状
態ビット３２３ｃをクリアすること、によりＳ＿Ｒｅｑ
ｕｅｓｔ論理３５０によって処理される。
【０２１５】一度アクティブコヒーレントトランザクシ
ョンに対する全てのＳ＿ＲＥＱ状態ビット３２３ｃがク
リアされ、トランザクションがデータ転送を要求したな
らばデータ経路セットアップ要求がデータ経路スケジュ
ーラ論理(Datapath scheduler logic)３６０へ送られ
る。データ経路スケジューラ論理３６０は、ラウンドロ
ビンアービトレーションスキームを用いて競合している
データ経路セットアップ要求の間でアービトレートす
る。データ経路スケジューラ論理３６０がデータ経路サ
ービスに対するトランザクションを選択したときに、ま
たそれは、選択されたトランザクションに対する要求し
ているＵＰＡポートへＳ＿ＲＥＰＬＹメッセージを、並
びに、もしあれば、供給シテイルＵＰＡポートへ対応Ｓ
＿ＲＥＰＬＹを送るためにＳ＿Ｒｅｐｌｙ論理３６２を
促すべくＳ＿Ｒｅｐｌｙ論理３６２へ信号を送る。一組
のＳ＿ＲＥＰＬＹＦＩＦＯバッファ３６４は、各マスタ
ＵＰＡポートの各マスタクラスに対する個別のＦＩＦＯ
バッファ３６４を用いて、アクティブトランザクション
に対するＳ＿ＲＥＰＬＹを記憶する。Ｓ＿ＲＥＰＬＹを
順序付けるためのＦＩＦＯバッファ３６４の使用は、各
マスタＵＰＡポートの各マスタクラスにおけるトランザ
クションが各マスタクラス内で発行されるのと同じ順序
で終了することを確実にする。
【０２１６】各終了したトランザクションに対して、Ｓ
＿Ｒｅｐｌｙ論理３６２は、適切なＦＩＦＯ３６４に記
憶されたＳ＿ＲＥＰＬＹメッセージの送信を促す。ＵＰ
Ａポートが要求しているプロセッサへデータを供給して
いるときに、Ｓ＿ＣＲＡＢメッセージは、供給している
ＵＰＡポートへ送られなけらばならない。Ｓ＿ＣＲＡＢ
メッセージは、Ｓ＿Ｒｅｐｌｙ論理３６２のハードワイ
ヤード論理によって生成される。データ転送を要求して
いないトランザクションに対して、Ｓ＿Ｒｅｐｌｙ論理
３６２は、トランザクションに対する全てのＳ＿ＲＥＱ
状態ビット３２３ｃがクリアされたときにＭＩＤフィー
ルド２９２に示されたＵＰＡポートへトランザクション
の状態記録のフィールド３２５に示されたＳ＿ＲＥＰＬ
Ｙ（そのコピーが適切なＳ＿ＲＥＰＬＹ ＦＩＦＯバッ
ファ３６４に記憶される）を送る。非キャッシュ形アド
レス空間への非コヒーレントトランザクションに対し
て、Ｓ＿Ｒｅｐｌｙ論理３６２は、要求しているＵＰＡ
ポートへＳ＿ＲＥＰＬＹメッセージを生成し、かつ一度
初期トランザクション要求に応じてターゲット（供給し
ている）ＵＰＡポートからＰ＿ＲＥＰＬＹを受け取った
ならば、あるトランザクションタイプに対して、供給し
ているＵＰＡポートへＳ＿ＲＥＰＬＹメッセージを生成
する。
【０２１７】Ｓ＿Ｒｅｐｌｙ論理３２６及びＳ＿ＲＥＰ
ＬＹ ＦＩＦＯバッファ３６４は、同じマスタクラスか
らの全ての要求に対して、Ｄｔａｇルックアップ動作の
順序付けと特定の要求しているＵＰＡポートへのデータ
伝送に対するＳ＿ＲＥＰＬＹメッセージの順序付けとの
間で一対一の対応を保持する。それゆえに、ＵＰＡマス
タポートが同じマスタクラスから読取りトランザクショ
ン要求を発行し続いて書込みトランザクション要求を発
行したならば、書込みトランザクションに対するＳ＿Ｒ
ＥＰＬＹは、読取りトランザクションに対するＳ＿ＲＥ
ＰＬＹの後に発行される。Ｓ＿ＲＥＰＬＹ順序付け要求
事項は、対応トランザクションのＤｔａｇルックアップ
動作が終了したときに各データプロセッサマスタクラス
に対してＳ＿ＲＥＰＬＹを記憶するために各データプロ
セッサの各マスタクラスに対するＳ＿ＲＥＰＬＹ ＦＩ
ＦＯバッファを供給することによって満たされる。結果
として、Ｓ＿ＲＥＰＬＹは、Ｄｔａｇルックアップが各
データプロセッサマスタクラスに対するトランザクショ
ン上で実行されるのと同じ順序で正確に順序付けされ
る。別の実施例では、Ｓ＿ＲＥＰＬＹ順序付け要求事項
は、各ＵＰＡポートマスタクラス専用のアクティブトラ
ンザクション状態アレー２００のちょうど一つのエント
リ２９０を供給することによって満たされる。それゆえ
に、それぞれが二つのマスタクラス、プラスＩ／Ｏ Ｕ
ＰＡマスタポートを有している、二つのマスタＵＰＡポ
ートを有するこの第１の好ましい実施例に基づくシステ
ムでは、それぞれが一つのポート及びマスタクラス（適
用可能であれば）専用である、アクティブトランザクシ
ョン状態アレー２００に５つのエントリ２９０が存在す
る。この好ましい実施例では、一度に各ＵＰＡポートマ
スタクラスに対して一つだけのトランザクションをアク
ティベートすることができるので、Ｓ＿ＲＥＰＬＹ順序
付け要求事項は、自動的に満足される。
【０２１８】システムコントローラは、Ｄｔａｇルック
アップ動作が実行される順序と、Ｓ＿ＲＥＱメッセージ
がＵＰＡポートへ送られる順序との間で一対一対応を更
に保持する。
【０２１９】デッカーのアルゴリズムのインプリメンテ
ーション二つのプロセッサＰ１，及びＰ２を有するもの
と仮定する。データブロックまたはワードＡ及びＢが両
方のプロセッサによって共有され、かつ０に初期化され
ると想定する。二つのプロセッサ上で命令の次のシーケ
ンスを実行する： プロセッサＰ１ プロセッサＰ２． ｓｔ １，Ａ ｓｔ １，Ｂ メンバー(membar) メンバー(membar) Ｉｄ Ｂ Ｉｄ Ａ ここで、“メンバー(membar)”は、メンバー命令に続い
く命令の実行の前に全ての先行命令が終了することを必
要とする命令である。デッカーのアルゴリズムは、それ
らの対応装填動作（Ｉｄ Ｂ，Ｉｄ Ａ）を実行すると
きに両方のプロセッサが０を読取るべきでないというこ
とを要求する。通常のシステムでは、デッカーのアルゴ
リズムは、記憶が終了することを許される前に一つ置き
のキャッシュにおける対応ラインが無効にされること
を、キャッシュラインへの記憶誤りが発生するときに、
要求することによって、インプリメントされる。
【０２２０】本発明では、通常の“記憶する前の全ての
キャッシュでの無効”規則は、次に例に示すように、対
応無効を受け取るまで全ての他のプロセッサからの記憶
が終了することをブロックすると同時に、一つのプロセ
ッサからの記憶を終了させることによって、デッカーの
アルゴリズムの正確さをインパクトすることなく、わず
かに緩和される。システムがＰ１の記憶動作を進行さ
せ、かつＰ１からの対応無効肯定応答メッセージを受け
取るまでＰ２の記憶動作をブロックするならば、Ｐ１
は、“０”としてＢを読取り、Ｐ２は、１としてＡを読
取る。本発明のトランザクションアクティベーション論
理は、デッカーのアルゴリズムの正確さを確実にするた
めに、二つ以上のプロセッサが同時にミューテックス・
ロック(mutex locks) をタッチすることを試みるときに
タイム・ウィンド内の一つ以外の全てのプロセッサによ
る記憶動作をブロックする。これは、通常の書込み無効
論理に対して共有データに対する記憶の性能を改善す
る。上述した“緩和された規則”をインプリメントする
Ｓ＿Ｒｅｑｕｅｓｔ論理３５０及びＳ＿Ｒｅｐｌｙ論理
３６２の第１の、保守的な、実施例では、データが要求
しているキャッシュにおいてＳまたはＯ状態にあるなら
ば、Ｓ＿ＲＥＱ論理は、全ての他の共有キャッシュへＳ
＿ＩＮＶ要求を発行し、かつ要求しているキャッシュへ
Ｓ＿ＯＡＫを発行する前にそれらからのＰ＿Ｒｅｐｌｙ
を待つ。
【０２２１】さもなければ、データが他のキャッシュの
Ｍ状態にあるならば、状態マシン３４２は、そのキャッ
シュへＳ＿ＣＰＩを発行し、それからのＰ＿Ｒｅｐｌｙ
を待ち、そして要求しているキャッシュへデータを供給
する。上記条件のいずれも適用せずかつデータがキャッ
シュのＳ状態にあるならば、状態マシン３４２は、共有
キャッシュの一つへＳ＿ＣＰＩ要求を発行し、他の全て
の共有キャッシュへＳ＿ＩＮＶ要求を発行し、そして要
求しているキャッシュへＳ＿Ｒｅｐｌｙを発行する前に
それらの全てからのＰ＿Ｒｅｐｌｙを待つ。上記条件の
いずれも適用しないならば、アドレス指定されたデータ
ブロックは、主メモリから供給される。第２の実施例で
は、Ｄｔａｇルックアップ及び更新論理３４０及びＳ＿
Ｒｅｑｕｅｓｔ及びＳ＿Ｒｅｐｌｙ論理３５０，３６２
は、上述した“緩和された規則”の“性能”版を一緒に
用いる。このインプリメンテーションでは、要求してい
るキャッシュに対して顕著なＳ＿ＲＥＱが存在するなら
ば、Ｓ＿Ｒｅｑｕｅｓｔ論理３５０は、Ｓ＿ＲＥＱへの
Ｐ＿ＲＥＰＬＹを待つ。次に、アドレス指定されたデー
タが要求しているプロセッサのキャッシュメモリのＳま
たはＯ状態にあるならば、システムコントローラは、全
ての他の共有キャッシュへ無効要求（Ｓ＿ＩＮＶ）を発
行しかつ要求しているキャッシュへＳ＿ＯＡＫを発行す
る。
【０２２２】アドレス指定されたデータが要求している
プロセッサのキャッシュメモリのＳまたはＯ状態にない
が、他のキャッシュのＭ状態にあるならば、システムコ
ントローラは、そのキャッシュのＵＰＡスレーブポート
へコピーバック無効要求（Ｓ＿ＣＰＩ）を発行し、それ
からのＰ＿ＲＥＰＬＹを待ち、そして要求しているＵＰ
Ａポートへデータを供給する。上記条件のいずれも適用
せずかつアドレス指定されたデータがあらゆるキャッシ
ュ（即ち、要求しているプロセッサのキャッシュメモリ
以外）のＳ状態にあるならば、システムコントローラ
は、全ての共有キャッシュへ無効要求（Ｓ＿ＩＮＶ）を
発行し、そして主メモリから要求したデータを供給す
る。そして、上記条件のいずれも適用しないならば、シ
ステムコントローラは、主メモリからアドレス指定され
たデータを供給する。好ましい実施例では、送られるべ
きＳ＿ＲＥＱ及びＳ＿ＲＥＰＬＹメッセージと各トラン
ザクションに対するデータ発生源は、Ｄｔａｇ新状態
値、トランザクションに対するＳ＿ＲＥＱベクター及び
トランザクションに対するＳ＿ＲＥＰＬＹを生成するた
めにＤｔａｇルックアップ動作の終りでアクセスされる
トランザクション表３４１において符号化される。
【０２２３】図２７を参照すると、データ経路スケジュ
ーラ３６０は、（Ａ）メモリユニット論理３７０、
（Ｂ）エラーユニット論理３７１、（Ｃ）ＵＰＡユニッ
ト論理３７２、及び（Ｄ）ファースト(Fast)フレームバ
ッファ（ＦＦＢ）論理ユニット３７３からの競合してい
るデータ経路セットアップ要求間でアービトレートす
る。メモリユニット論理３７０は、主メモリからデータ
を読取りかつ主メモリへデータを書込むために必要な信
号を制御する。エラーユニット論理３７１は、タイムア
ウトエラー、不当アドレス範囲エラー等を取り扱う。Ｕ
ＰＡ論理ユニット３７２は、それへデータが供給される
かまたはそれからデータが要求されるＵＰＡユニットと
のＳ＿ＲＥＱ、Ｐ＿ＲＥＱ及びＰ＿ＲＥＰＬＹ通信を取
り扱う。ＦＦＢ論理ユニット３７３は、フレームバッフ
ァ３７４から読取るため及びフレームバッファ３７４へ
書込むために必要な信号を制御する。論理ユニット３７
０〜３７３のそれぞれは、データ経路要求を一時的に記
憶するＦＩＦＯ要求バッファ３７５ａ〜３７５ｄを含
む。各ＦＩＦＯ要求バッファ３７５の各データ経路要求
エントリは、次のものを含む：エントリが有効データを
含むかどうかを示すための、有効ビット；データが転送
されるならば、どこからデータが転送されるのかを示し
ている、発生源（ソース）；データが転送されるなら
ば、どこへデータが転送されるのかを示している、宛
先；要求したデータ経路が“スケジュールされた”（即
ち、許可された）ときに発行すべきＳ＿ＲＥＰＬＹの型
を示している、Ｓ＿ＲＥＰＬＹ型。
【０２２４】データ経路スケジューラ３６０は、回転式
優先順位エンコーダとしてインプリメントされ、それゆ
えにラウンドロビンアービトレーションスキームを用い
る。（ＦＦＢ論理ユニット以外の）論理ユニット３７０
〜３７３からの要求が許可されるときに、それは、次の
アービトレーションサイクルに対して最も低い優先順位
が割り当てられる。ＦＦＢ論理ユニットに対して、その
ＦＩＦＯ３７５ｄの４つのデータ経路要求までは、デー
タ経路スケジューラ３６０が別のアービトレーションサ
イクルを実行しかつ他の要求をサービスする前にそれら
が単一要求であるかのようにデータ経路スケジューラ３
６０によってサービスされる。この特別の優先順位は、
フレームバッファが新しいイメージデータで素早く装填
されることを確実にするためにＦＦＢデータ経路要求に
与えられる。ＦＦＢ３７４は、指定されたアドレス範囲
が割り当てられ、かつその発生源または宛先がその指定
されたアドレス範囲に入る全てのデータ転送動作は、Ｆ
ＦＢＵ論理ユニット３７３によって処理される。図２８
を参照すると、代替実施例では、アクティブトランザク
ション状態アレー２００（図示省略）は、各ＵＰＡポー
トに対する先入れ先出し（ＦＩＦＯ）トランザクション
要求キュー３８０によって補われる。トランザクション
がアクティベートされる度に、Ｄｔａｇルックアップ論
理３４０は、上述したのと同じトランザクション表ルッ
クアップ方法を用いて、トランザクションを実行するた
めに種々の他のＵＰＡポートへ送られるべき、もしあれ
ば、Ｓ＿ＲＥＱを決定するか、またはＰ＿ＲＥＱが進め
られるべきＵＰＡポートを決定する。それらのＳ＿ＲＥ
Ｑ、並びにコヒーレントトランザクションに対するＳ＿
ＲＥＰＬＹは、それらが送られるべきＵＰＡポートに対
するＦＩＦＯキュー３８０にＤｔａｇルックアップ論理
３４０によって記憶される。
【０２２５】宛先ＵＰＡポートへシステムコントローラ
によって進めされる非コヒーレントＰ＿ＲＥＱは、シス
テムコントローラの並列ＦＩＦＯ要求キューバッファに
記憶され、それゆえに非コヒーレントトランザクション
は、コヒーレントトランザクションの進行をブロックし
ない。サブトランザクション要求は、対応トランザクシ
ョンがアクティベートされたのと同じ順序で要求キュー
３８０に記憶される。ＵＰＡポートの要求キュー３８０
の各サブトランザクション要求（Ｓ＿ＲＥＱ）は、それ
がキュー３８０に記憶される順序で実行される。更に、
Ｓ＿ＲＥＰＬＹは、対応トランザクションがアクティベ
ートされるのと同じ順序で要求キュー３８０に記憶され
る。結果として、マスタクラス内のトランザクション及
び各この文書において先に説明したＵＰＡスレーブポー
トによって実行されるトランザクションに対する全ての
順序付け要求事項は、要求キュー機構の動作によって自
動的に満たされる。この要求キュー機構は、ある程度ト
ランザクションの並列実行を低減する。例えば、多くの
場合に、Ｓ＿ＲＥＰＬＹ及びＳ＿ＲＥＱは、並列でＵＰ
Ａポートによってサービスされると同時に、Ｓ＿ＲＥＱ
は、Ｓ＿ＲＥＰＬＹをブロックすることができ、及びそ
の逆もできる。しかしながら、キュー構造の簡略化、そ
して２から８またはそれ以上のデータプロセッサＵＰＡ
ポート及び一つ以上の非プロセッサＵＰＡポートに対す
るこのアーキテクチャを用いているシステムにおいてま
だ許容される高度の並列実行は、魅力的な性能／コスト
特性を提供する。
【０２２６】代替実施例 本発明は、２〜３の特定な実施例を参照して記載された
が、この記載は、本発明の説明のためであり本発明を限
定するものではない。種々の変更は、添付した特許請求
の範囲により画定された真の精神及び範疇から逸脱する
ことなく当業者により生起されうる。
【０２２７】
【発明の効果】本発明のコンピュータシステムは、シス
テムコントローラ；システムコントローラに結合された
主メモリ；Ｎが４よりも大きい整数である、Ｎデータブ
ロックを記憶するＮキャッシュラインを有しているキャ
ッシュメモリと、キャッシュメモリの各キャッシュライ
ンに対して一つのＥｔａｇを含んでいる、Ｎマスタキャ
ッシュタグ（Ｅｔａｇｓ）と、それが主メモリの中に書
き戻されるまでキャッシュメモリから変位された汚染犠
牲者データブロックを記憶する書戻しバッファとを有
し、各キャッシュラインに対するＥｔａｇが、アドレス
インデックスと、キャッシュラインに記憶されたデータ
ブロックがデータプロセッサによって変更されたデータ
を含むか否かを示すＥｔａｇ状態値とを記憶している、
データプロセッサを備え、データプロセッサは、システ
ムコントローラへメモリトランザクション要求を送る、
システムコントローラに結合された、マスタインターフ
ェイスを含み、メモリトランザクション要求は、読取り
要求及び書戻し要求を含み；各メモリトランザクション
要求は、読み取られるかまたは書き込まれるべき関連デ
ータブロックに対するアドレスを指定し；マスタインタ
ーフェイスは、（Ａ）読取り要求を生成することによ
り、かつ（Ｂ）キャッシュ誤りが変更されたデータを含
む犠牲になるべきキャッシュラインを必要とするとき
に、対応ＥｔａｇのＥｔａｇ状態値により、書戻しバッ
ファに該変更されたデータを有しているデータブロック
を記憶しかつ書戻し要求を生成することにより、キャッ
シュメモリのあらゆるキャッシュライン上のキャッシュ
誤りに応答するキャッシュコヒーレンス論理を更に含
み；システムコントローラは、Ｎ重複キャッシュタグの
セット（Ｄｔａｇｓ）を含み、各Ｄｔａｇは、Ｅｔａｇ
ｓの一つに対応しかつＤｔａｇ状態値及び対応Ｅｔａｇ
と同じアドレスインデックスを記憶し；該Ｄｔａｇ状態
値は、対応キャッシュラインに記憶されたデータブロッ
クがデータプロセッサによって変更されたデータを含む
か否かを示し；システムコントローラは、データプロセ
ッサによる各メモリトランザクション要求を処理するメ
モリトランザクション要求論理を含み；アクセス要求論
理は、データプロセッサからのメモリトランザクション
要求をパイプラインで送るトランザクション実行回路素
子を含み、トランザクション実行回路素子は、書戻し要
求によって指定されたアドレスに対応しているＤｔａｇ
インデックスが無効であるか否かを決定するためにアク
ティベートの前にデータプロセッサからの各書戻し要求
を処理する無効回路素子を含み、無効回路素子は、Ｄｔ
ａｇインデックスが無効でないならば書戻し要求をアク
ティベートしかつＤｔａｇインデックスが無効であるな
らば書戻し要求を取り消し；システムコントローラのメ
モリトランザクション要求論理は、書込みバッファのデ
ータブロックを主メモリに書込みかつ対応Ｄｔａｇの状
態値を無効にすることによってアクティベートされた書
戻し要求を処理する書戻し論理を含んでいるので、無効
トランザクションの発生により保留書戻しトランザクシ
ョンを取り消すための簡単な機構のアーキテクチャを供
給し、総括トランザクションスループットにおける改善
をもたらす。
【０２２８】また、本発明のコンピュータシステムは、
システムコントローラ；システムコントローラに結合さ
れた主メモリ；それぞれがデータブロックを記憶するキ
ャッシュラインを有しているキャッシュメモリと、キャ
ッシュメモリの各キャッシュラインに対して一つのＥｔ
ａｇを含んでいる、マスタキャッシュタグ（Ｅｔａｇ
ｓ）と、それが主メモリの中に書き戻されるまでキャッ
シュメモリから変位された汚染犠牲者データブロックを
記憶する書戻しバッファとを有し、各キャッシュライン
に対するＥｔａｇが、アドレスインデックスと、キャッ
シュラインに記憶されたデータブロックがデータプロセ
ッサによって変更されたデータを含むか否かを示すＥｔ
ａｇ状態値とを記憶している、複数のデータプロセッサ
を備え、データプロセッサのそれぞれは、システムコン
トローラへメモリトランザクション要求を送る、システ
ムコントローラに結合された、マスタインターフェイス
を含み、マスタインターフェイスは、（Ａ）読取り要求
を生成することによってキャッシュメモリのあらゆるキ
ャッシュライン上のキャッシュ誤りに応答するキャッシ
ュコヒーレンス論理を含み、かつ（Ｂ）キャッシュ誤り
が変更されたデータを含む犠牲になるべきキャッシュラ
インを必要とするときに、対応ＥｔａｇのＥｔａｇ状態
値により、書戻しバッファに該変更されたデータを有し
ているデータブロックを記憶しかつ書戻し要求を生成
し；システムコントローラは、重複キャッシュタグのセ
ット（Ｄｔａｇｓ）を含み、各Ｄｔａｇは、Ｅｔａｇｓ
の一つに対応しかつＤｔａｇ状態値及び対応Ｅｔａｇと
同じアドレスインデックスを記憶し；該Ｄｔａｇ状態値
は、対応キャッシュラインに記憶されたデータブロック
がデータプロセッサによって変更されたデータを含むか
否かを示し；システムコントローラは、データプロセッ
サのそれぞれによる各メモリトランザクション要求を処
理するメモリトランザクション要求論理を含み；メモリ
トランザクション要求論理は、メモリトランザクション
要求に基づいて有効から無効状態値へ指定されたＤｔａ
ｇ状態値を更新する論理を含んでいる、Ｄｔａｇ状態値
を更新するＤｔａｇ更新論理を含み；メモリトランザク
ション要求論理は、データプロセッサからのメモリトラ
ンザクション要求を実行するトランザクション実行回路
素子を含み、トランザクション実行回路素子は、書戻し
要求によって指定されたアドレスに対応しているＤｔａ
ｇがデータプロセッサの別のものによるメモリトランザ
クション要求によって無効にされたか否かを決定するこ
とによって各書戻し要求を処理する無効回路素子を含
み、無効回路素子は、Ｄｔａｇインデックスが無効でな
いならば書戻し要求をアクティベートしかつＤｔａｇイ
ンデックスが無効であるならば書戻し要求を取り消し；
システムコントローラのメモリトランザクション要求論
理は、書戻しバッファのデータブロックを主メモリに書
込みかつ対応Ｄｔａｇの状態値を無効にすることによっ
てアクティベートされた書戻し要求を処理する書戻し論
理を含むので、無効トランザクションの発生により保留
書戻しトランザクションを取り消すための簡単な機構の
アーキテクチャを供給し、総括トランザクションスルー
プットにおける改善をもたらす。
【０２２９】更に、本発明の方法は、主メモリ及びそれ
ぞれがキャッシュメモリを有している複数のデータプロ
セッサに結合されたシステムコントローラを有している
パケット交換型キャッシュコヒーレントマルチプロセッ
サシステムにおいて書戻しトランザクションを取り消す
方法であって、キャッシュメモリの各キャッシュライン
に対して一つのＥｔａｇを含んでいる、マスタキャッシ
ュタグ（Ｅｔａｇｓ）を各データプロセッサに記憶し、
各キャッシュラインに対するＥｔａｇが、アドレスイン
デックスと、キャッシュラインに記憶されたデータブロ
ックがその対応データプロセッサによって変更されたデ
ータを含むか否かを示すＥｔａｇ状態値とを記憶してお
り；それが主メモリの中に書き戻されるまでキャッシュ
メモリから変位された汚染犠牲者データブロックを各デ
ータプロセッサの書戻しバッファに記憶し；システムコ
ントローラに各キャッシュメモリのための重複タグ（Ｄ
ｔａｇｓ）のセットを記憶し、各ＤｔａｇがＤｔａｇ状
態値及び該対応Ｅｔａｇと同じアドレスインデックスを
含んでいるＥｔａｇｓの一つに対応しており；データプ
ロセッサからシステムコントローラへメモリトランザク
ション要求を送り、メモリトランザクション要求は、読
取り要求及び書戻し要求を含み；各メモリトランザクシ
ョン要求は、読取られるかまたは書込まれるべき関連デ
ータブロックに対するアドレスを指定し；少なくとも一
つのＤｔａｇの無効を要求しているデータプロセッサの
一つからのメモリトランザクション要求を処理して、少
なくとも一つのＤｔａｇの状態値を有効から無効状態値
へ更新し；書戻し要求によって指定されたアドレスに対
応しているＤｔａｇが無効であるか否かを決定し；Ｄｔ
ａｇが無効であるならば書戻し要求を取消し；Ｄｔａｇ
が無効でないならば書戻し要求をアクティベートする：
ことによってシステムコントローラによる処理に対する
書戻し要求をアクティベートし；書戻しバッファの対応
するもののデータブロックを主メモリに書込みかつ対応
Ｄｔａｇｓの状態値を無効にすることによってアクティ
ベートされた書戻し要求を処理するので、無効トランザ
クションの発生により保留書戻しトランザクションを取
り消すための簡単な方法を供給し、総括トランザクショ
ンスループットにおける改善をもたらす。
【図面の簡単な説明】
【図１】本発明を組み込んでいるコンピュータシステム
のブロック図である。
【図２】本発明の一実施例に用いるデータバス及びアド
レスバス構造を示しているコンピュータシステムのブロ
ック図である。
【図３】本発明の好ましい実施例のポートに関連した信
号ラインを示す図である。
【図４】本発明の好ましい実施例のポートで見出される
インターフェイス及びポートＩＤレジスタのブロック図
である。
【図５】データ転送トランザクションを実行する間に使
用する要求及びデータキューを示している、本発明を組
み込んでいるコンピュータシステムのブロック図であ
る。
【図６】本発明の好ましい実施例で用いるシステムコン
トローラ構造(System Controller Configuration) レジ
スタのブロック図である。
【図７】キャッシングＵＰＡマスタポート及び関連ＵＰ
Ａモジュールのキャッシュコントローラのブロック図で
ある。
【図８】本発明の好ましい実施例における一般的な読取
り／書込みデータフロートランザクションの簡略化した
フローチャートの一部である。
【図９】本発明の好ましい実施例における一般的な読取
り／書込みデータフロートランザクションの簡略化した
フローチャート一部である。
【図１０】本発明の好ましい実施例における一般的な読
取り／書込みデータフロートランザクションの簡略化し
たフローチャートの一部である。
【図１１】本発明の好ましい実施例における一般的な読
取り／書込みデータフロートランザクションの簡略化し
たフローチャート一部である。
【図１２】コヒーレントキャッシュ書戻しオペレーショ
ンを取り扱うために使用する書戻しバッファ及びＤｔａ
ｇ一時的（非常駐）バッファ(Dtag Transient Buffers)
を示す図である。
【図１３】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１４】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１５】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１６】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１７】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１８】本発明の好ましい実施例のＥｔａｇアレーの
各キャッシュエントリに対するキャッシュタグライン状
態の状態遷移図である。
【図１９】本発明の好ましい実施例のＤｔａｇアレーの
各キャッシュエントリに対するキャッシュタグライン状
態の状態遷移図である。
【図２０】トランザクションを起動する論理回路素子を
示す図である。
【図２１】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造のブロック
図である。
【図２２】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造の他のブロ
ック図である。
【図２３】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造の他のブロ
ック図である。
【図２４】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造の他のブロ
ック図である。
【図２５】本発明の好ましい実施例のシステムコントロ
ーラのＤｔａｇ参照及び更新論理のブロック図である。
【図２６】本発明の好ましい実施例のシステムコントロ
ーラの Ｓ＿Ｒｅｑｕｅｓｔ及びＳ＿Ｒｅｐｌｙ論理の
ブロック図である。
【図２７】本発明の好ましい実施例のデータ経路スケジ
ューラのブロック図である。
【図２８】本発明の第２の好ましい実施例のシステムコ
ントローラのＳ＿Ｒｅｑｕｅｓｔ及びＳ＿Ｒｅｐｌｙ論
理のブロック図である。
【符号の説明】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザヒル エイブラヒム アメリカ合衆国 カリフォルニア州 94043 マウンテン ヴィュー ガーシア アベニュー 2550 (72)発明者 サティアナラヤナ ニシュタラ アメリカ合衆国 カリフォルニア州 95014 クーパーティノ カントリー ス プリング コート 11522 (72)発明者 ケヴィン ノーモイル アメリカ合衆国 カリフォルニア州 95129 サン ホセ ボリナー ドライヴ 4708 (72)発明者 ポール ローウェンスタイン アメリカ合衆国 カリフォルニア州 94301 パロ アルト メルヴィル アベ ニュー 814 (72)発明者 ルイス エフ コフィン ザ サード アメリカ合衆国 カリフォルニア州 95124 サン ホセ ワイン コーク ウ ェイ 3444

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 システムコントローラ；前記システムコ
    ントローラに結合された主メモリ；Ｎが４よりも大きい
    整数である、Ｎデータブロックを記憶するＮキャッシュ
    ラインを有しているキャッシュメモリと、前記キャッシ
    ュメモリの各前記キャッシュラインに対して一つのＥｔ
    ａｇを含んでいる、Ｎマスタキャッシュタグ（Ｅｔａｇ
    ｓ）と、それが前記主メモリの中に書き戻されるまで前
    記キャッシュメモリから変位された汚染犠牲者データブ
    ロックを記憶する書戻しバッファとを有し、各キャッシ
    ュラインに対する前記Ｅｔａｇが、アドレスインデック
    スと、前記キャッシュラインに記憶された前記データブ
    ロックが前記データプロセッサによって変更されたデー
    タを含むか否かを示すＥｔａｇ状態値とを記憶してい
    る、データプロセッサを備え、 前記データプロセッサは、前記システムコントローラへ
    メモリトランザクション要求を送る、前記システムコン
    トローラに結合された、マスタインターフェイスを含
    み、前記メモリトランザクション要求は、読取り要求及
    び書戻し要求を含み；各メモリトランザクション要求
    は、読み取られるかまたは書き込まれるべき関連データ
    ブロックに対するアドレスを指定し；前記マスタインタ
    ーフェイスは、（Ａ）読取り要求を生成することによ
    り、かつ（Ｂ）前記キャッシュ誤りが変更されたデータ
    を含む犠牲になるべきキャッシュラインを必要とすると
    きに、対応ＥｔａｇのＥｔａｇ状態値により、前記書戻
    しバッファに該変更されたデータを有しているデータブ
    ロックを記憶しかつ書戻し要求を生成することにより、
    前記キャッシュメモリのあらゆるキャッシュライン上の
    キャッシュ誤りに応答するキャッシュコヒーレンス論理
    を更に含み；前記システムコントローラは、Ｎ重複キャ
    ッシュタグのセット（Ｄｔａｇｓ）を含み、各Ｄｔａｇ
    は、前記Ｅｔａｇｓの一つに対応しかつＤｔａｇ状態値
    及び前記対応Ｅｔａｇと同じアドレスインデックスを記
    憶し；該Ｄｔａｇ状態値は、前記対応キャッシュライン
    に記憶された前記データブロックが前記データプロセッ
    サによって変更されたデータを含むか否かを示し；前記
    システムコントローラは、前記データプロセッサによる
    各前記メモリトランザクション要求を処理するメモリト
    ランザクション要求論理を含み；前記アクセス要求論理
    は、前記データプロセッサからの前記メモリトランザク
    ション要求をパイプラインで送るトランザクション実行
    回路素子を含み、前記トランザクション実行回路素子
    は、前記書戻し要求によって指定された前記アドレスに
    対応している前記Ｄｔａｇインデックスが無効であるか
    否かを決定するためにアクティベートの前に前記データ
    プロセッサからの各書戻し要求を処理する無効回路素子
    を含み、前記無効回路素子は、前記Ｄｔａｇインデック
    スが無効でないならば前記書戻し要求をアクティベート
    しかつ前記Ｄｔａｇインデックスが無効であるならば前
    記書戻し要求を取り消し；前記システムコントローラの
    メモリトランザクション要求論理は、前記書込みバッフ
    ァの前記データブロックを前記主メモリに書込みかつ前
    記対応Ｄｔａｇの前記状態値を無効にすることによって
    前記アクティベートされた書戻し要求を処理する書戻し
    論理を含んでいることを特徴とするコンピュータシステ
    ム。
  2. 【請求項２】 前記無効回路素子は、前記主メモリへ前
    記汚染犠牲者データブロックを送らないように前記デー
    タプロセッサに命令する前記データプロセッサへ第１の
    応答メッセージを送ることによって前記書戻し要求を取
    消し、かつ前記主メモリへ前記汚染犠牲者データブロッ
    クを送るべく前記データプロセッサに命令する前記デー
    タプロセッサへ第２の応答メッセージを送ることによっ
    て前記書戻し要求をアクティベートすることを特徴とす
    る請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記データプロセッサは、第１のデータ
    プロセッサを構成し、前記キャッシュメモリは、第１の
    キャッシュメモリを構成しかつ前記マスタインターフェ
    イスは、第１のマスタインターフェイスを構成し；前記
    コンピュータシステムは、第２のキャッシュメモリを有
    している第２のデータプロセッサを更に含み；前記第２
    のデータプロセッサは、前記システムコントローラへメ
    モリトランザクション要求を送るための、前記システム
    コントローラに結合した、第２のマスタインターフェイ
    スを含み、前記メモリトランザクション要求は、読取り
    要求及び書戻し要求を含み；前記メモリトランザクショ
    ン要求論理は、前記メモリトランザクション要求を処理
    するときに前記Ｄｔａｇｓを更新するＤｔａｇ更新論理
    を含み、前記Ｄｔａｇ更新論理は、前記第２のマスタイ
    ンターフェイスによって送られたメモリトランザクショ
    ンを処理することが前記第１のキャッシュメモリに記憶
    されたデータの排他的所有権を要求するときに前記第１
    のキャッシュメモリのキャッシュラインに対する前記Ｄ
    ｔａｇインデックスを無効にし；それにより前記第２の
    マスタインターフェイスによって送られたメモリトラン
    ザクションは、前記第１のデータプロセッサにおける前
    記書戻しバッファの前記汚染犠牲者キャッシュラインに
    対応している前記Ｄｔａｇインデックスを無効にし、前
    記無効回路素子に前記書戻し要求を取り消させることを
    特徴とする請求項１に記載のコンピュータシステム。
  4. 【請求項４】 前記マスタインターフェイスは、前記シ
    ステムコントローラへ送られるべきメモリトランザクシ
    ョン要求を記憶するための少なくとも二つの並列出力要
    求キューを含み；前記キャッシュコヒーレンス論理は、
    （Ａ）読取り要求を前記出力要求キューの第１のものに
    記憶することにより前記キャッシュメモリのあらゆるキ
    ャッシュライン上のキャッシュ誤りに応答し、かつ
    （Ｂ）前記キャッシュ誤りが、変更されたデータを含
    む、対応ＥｔａｇのＥｔａｇ状態値により、データブロ
    ックを記憶しているキャッシュライン上で発生するとき
    に、前記変更されたデータを有しているデータブロック
    を前記書戻しバッファに記憶しかつ前記出力要求キュー
    の第２のものに書戻し要求を記憶し；前記トランザクシ
    ョン実行回路素子は、前記データプロセッサの前記二つ
    の並列出力要求キューからの前記メモリトランザクショ
    ン要求をパイプラインで送ることを特徴とする請求項１
    に記載のコンピュータシステム。
  5. 【請求項５】 システムコントローラ；前記システムコ
    ントローラに結合された主メモリ；それぞれがデータブ
    ロックを記憶するキャッシュラインを有しているキャッ
    シュメモリと、前記キャッシュメモリの各前記キャッシ
    ュラインに対して一つのＥｔａｇを含んでいる、マスタ
    キャッシュタグ（Ｅｔａｇｓ）と、それが前記主メモリ
    の中に書き戻されるまで前記キャッシュメモリから変位
    された汚染犠牲者データブロックを記憶する書戻しバッ
    ファとを有し、各キャッシュラインに対する前記Ｅｔａ
    ｇが、アドレスインデックスと、前記キャッシュライン
    に記憶された前記データブロックが前記データプロセッ
    サによって変更されたデータを含むか否かを示すＥｔａ
    ｇ状態値とを記憶している、複数のデータプロセッサを
    備え、 前記データプロセッサのそれぞれは、前記システムコン
    トローラへメモリトランザクション要求を送る、前記シ
    ステムコントローラに結合された、マスタインターフェ
    イスを含み、前記マスタインターフェイスは、（Ａ）読
    取り要求を生成することによって前記キャッシュメモリ
    のあらゆるキャッシュライン上のキャッシュ誤りに応答
    するキャッシュコヒーレンス論理を含み、かつ（Ｂ）前
    記キャッシュ誤りが変更されたデータを含む犠牲になる
    べきキャッシュラインを必要とするときに、対応Ｅｔａ
    ｇのＥｔａｇ状態値により、前記書戻しバッファに該変
    更されたデータを有しているデータブロックを記憶しか
    つ書戻し要求を生成し；前記システムコントローラは、
    重複キャッシュタグのセット（Ｄｔａｇｓ）を含み、各
    Ｄｔａｇは、前記Ｅｔａｇｓの一つに対応しかつＤｔａ
    ｇ状態値及び前記対応Ｅｔａｇと同じアドレスインデッ
    クスを記憶し；該Ｄｔａｇ状態値は、前記対応キャッシ
    ュラインに記憶された前記データブロックが前記データ
    プロセッサによって変更されたデータを含むか否かを示
    し；前記システムコントローラは、前記データプロセッ
    サのそれぞれによる各前記メモリトランザクション要求
    を処理するメモリトランザクション要求論理を含み；前
    記メモリトランザクション要求論理は、メモリトランザ
    クション要求に基づいて有効から無効状態値へ指定され
    たＤｔａｇ状態値を更新する論理を含んでいる、前記Ｄ
    ｔａｇ状態値を更新するＤｔａｇ更新論理を含み；前記
    メモリトランザクション要求論理は、前記データプロセ
    ッサからの前記メモリトランザクション要求を実行する
    トランザクション実行回路素子を含み、前記トランザク
    ション実行回路素子は、前記書戻し要求によって指定さ
    れた前記アドレスに対応している前記Ｄｔａｇが前記デ
    ータプロセッサの別のものによるメモリトランザクショ
    ン要求によって無効にされたか否かを決定することによ
    って各書戻し要求を処理する無効回路素子を含み、前記
    無効回路素子は、前記Ｄｔａｇインデックスが無効でな
    いならば前記書戻し要求をアクティベートしかつ前記Ｄ
    ｔａｇインデックスが無効であるならば前記書戻し要求
    を取り消し；前記システムコントローラのメモリトラン
    ザクション要求論理は、前記書戻しバッファの前記デー
    タブロックを前記主メモリに書込みかつ前記対応Ｄｔａ
    ｇの前記状態値を無効にすることによって前記アクティ
    ベートされた書戻し要求を処理する書戻し論理を含むこ
    とを特徴とするコンピュータシステム。
  6. 【請求項６】 前記無効回路素子は、前記主メモリへ前
    記汚染犠牲者データブロックを送らないように前記デー
    タプロセッサに命令する前記データプロセッサへ第１の
    応答メッセージを送ることによって前記書戻し要求を取
    消し、かつ前記主メモリへ前記汚染犠牲者データブロッ
    クを送るべく前記データプロセッサに命令する前記デー
    タプロセッサへ第２の応答メッセージを送ることによっ
    て前記書戻し要求をアクティベートすることを特徴とす
    る請求項５に記載のコンピュータシステム。
  7. 【請求項７】 前記データプロセッサは、第１のデータ
    プロセッサを構成し、前記キャッシュメモリは、第１の
    キャッシュメモリを構成しかつ前記マスタインターフェ
    イスは、第１のマスタインターフェイスを構成し；前記
    コンピュータシステムは、第２のキャッシュメモリを有
    している第２のデータプロセッサを更に含み；前記第２
    のデータプロセッサは、前記システムコントローラへメ
    モリトランザクション要求を送るための、前記システム
    コントローラに結合した、第２のマスタインターフェイ
    スを含み、前記メモリトランザクション要求は、読取り
    要求及び書戻し要求を含み；前記メモリトランザクショ
    ン要求論理は、前記メモリトランザクション要求を処理
    するときに前記Ｄｔａｇｓを更新するＤｔａｇ更新論理
    を含み、前記Ｄｔａｇ更新論理は、前記第２のマスタイ
    ンターフェイスによって送られたメモリトランザクショ
    ンを処理することが前記第１のキャッシュメモリに記憶
    されたデータの排他的所有権を要求するときに前記第１
    のキャッシュメモリのキャッシュラインに対する前記Ｄ
    ｔａｇインデックスを無効にし；それにより前記第２の
    マスタインターフェイスによって送られたメモリトラン
    ザクションは、前記第１のデータプロセッサにおける前
    記書戻しバッファの前記汚染犠牲者キャッシュラインに
    対応している前記Ｄｔａｇインデックスを無効にし、前
    記無効回路素子に前記書戻し要求を取り消させることを
    特徴とする請求項５に記載のコンピュータシステム。
  8. 【請求項８】 主メモリ及びそれぞれがキャッシュメモ
    リを有している複数のデータプロセッサに結合されたシ
    ステムコントローラを有しているパケット交換型キャッ
    シュコヒーレントマルチプロセッサシステムにおいて書
    戻しトランザクションを取り消す方法であって、 前記キャッシュメモリの各キャッシュラインに対して一
    つのＥｔａｇを含んでいる、マスタキャッシュタグ（Ｅ
    ｔａｇｓ）を各前記データプロセッサに記憶し、各キャ
    ッシュラインに対する前記Ｅｔａｇが、アドレスインデ
    ックスと、前記キャッシュラインに記憶された前記デー
    タブロックがその対応データプロセッサによって変更さ
    れたデータを含むか否かを示すＥｔａｇ状態値とを記憶
    しており；それが前記主メモリの中に書き戻されるまで
    前記キャッシュメモリから変位された汚染犠牲者データ
    ブロックを各前記データプロセッサの書戻しバッファに
    記憶し；前記システムコントローラに各前記キャッシュ
    メモリのための重複タグ（Ｄｔａｇｓ）のセットを記憶
    し、各前記ＤｔａｇがＤｔａｇ状態値及び該対応Ｅｔａ
    ｇと同じアドレスインデックスを含んでいる前記Ｅｔａ
    ｇｓの一つに対応しており；前記データプロセッサから
    前記システムコントローラへメモリトランザクション要
    求を送り、前記メモリトランザクション要求は、読取り
    要求及び書戻し要求を含み；各メモリトランザクション
    要求は、読取られるかまたは書込まれるべき関連データ
    ブロックに対するアドレスを指定し；少なくとも一つの
    前記Ｄｔａｇの無効を要求している前記データプロセッ
    サの一つからのメモリトランザクション要求を処理し
    て、前記少なくとも一つのＤｔａｇの状態値を有効から
    無効状態値へ更新し；前記書戻し要求によって指定され
    たアドレスに対応している前記Ｄｔａｇが無効であるか
    否かを決定し；前記Ｄｔａｇが無効であるならば前記書
    戻し要求を取消し；前記Ｄｔａｇが無効でないならば前
    記書戻し要求をアクティベートする：ことによって前記
    システムコントローラによる処理に対する書戻し要求を
    アクティベートし；前記書戻しバッファの対応するもの
    の前記データブロックを前記主メモリに書込みかつ前記
    対応Ｄｔａｇｓの前記状態値を無効にすることによって
    前記アクティベートされた書戻し要求を処理することを
    特徴とする方法。
  9. 【請求項９】 前記アクティベートする段階は、前記主
    メモリへ前記汚染犠牲者データブロックを送らないよう
    に前記データプロセッサに命令する前記データプロセッ
    サへ第１の応答メッセージを送ることによって前記書戻
    し要求を取消し、かつ前記主メモリへ前記汚染犠牲者デ
    ータブロックを送るべく前記データプロセッサに命令す
    る前記データプロセッサへ第２の応答メッセージを送る
    ことによって前記書戻し要求をアクティベートすること
    を特徴とする請求項８に記載の方法。
  10. 【請求項１０】 前記更新段階は、前記データプロセッ
    サの第２のものによって送られたメモリトランザクショ
    ンを処理することが第１のデータプロセッサのキャッシ
    ュメモリに記憶されたデータの排他的所有権を要求する
    ときに前記第１のデータプロセッサのキャッシュメモリ
    のキャッシュラインに対する前記Ｄｔａｇ状態値を無効
    状態値に更新することを含み；それにより前記第２のデ
    ータプロセッサによって送られたメモリトランザクショ
    ンは、前記第１のデータプロセッサにおける前記書戻し
    バッファの前記汚染犠牲者キャッシュラインに対応して
    いる前記Ｄｔａｇインデックスを無効にし、前記書戻し
    要求の取消しをもたらすことを特徴とする請求項８に記
    載の方法。
JP8078713A 1995-03-31 1996-04-01 パケット交換型キャッシュコヒーレントマルチプロセッサシステム用書戻し取消し処理システム Pending JPH0954758A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/415,040 US5684977A (en) 1995-03-31 1995-03-31 Writeback cancellation processing system for use in a packet switched cache coherent multiprocessor system
US08/415040 1995-03-31

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