JPH0951480A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0951480A JPH0951480A JP7221048A JP22104895A JPH0951480A JP H0951480 A JPH0951480 A JP H0951480A JP 7221048 A JP7221048 A JP 7221048A JP 22104895 A JP22104895 A JP 22104895A JP H0951480 A JPH0951480 A JP H0951480A
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Abstract
(57)【要約】
【課題】 固体撮像装置の全画素をリセットする場合の
過大なラッシュ電流を防止する。 【解決手段】 光電変換を行なう複数の画素１と、複数
の画素１を順次選択する走査回路５，９を有する固体撮
像装置において、走査回路として複数の回路段の出力を
ほぼ同時に所定の論理状態に設定可能なシフトレジスタ
を備えたものを使用し、画素１として受光素子ＰＤと該
受光素子ＰＤに蓄積された信号電荷を増幅する増幅素子
ＱＡを備えたものを使用する。走査回路５のシフトレジ
スタの複数の回路段の出力を前記所定の論理状態に設定
して複数の画素１を選択し、選択した複数の画素１にお
いて増幅素子ＱＡをカットオフした状態で受光素子ＰＤ
の電荷をリセットする。
過大なラッシュ電流を防止する。 【解決手段】 光電変換を行なう複数の画素１と、複数
の画素１を順次選択する走査回路５，９を有する固体撮
像装置において、走査回路として複数の回路段の出力を
ほぼ同時に所定の論理状態に設定可能なシフトレジスタ
を備えたものを使用し、画素１として受光素子ＰＤと該
受光素子ＰＤに蓄積された信号電荷を増幅する増幅素子
ＱＡを備えたものを使用する。走査回路５のシフトレジ
スタの複数の回路段の出力を前記所定の論理状態に設定
して複数の画素１を選択し、選択した複数の画素１にお
いて増幅素子ＱＡをカットオフした状態で受光素子ＰＤ
の電荷をリセットする。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置に関
し、例えば電子スチルカメラなどに使用され、全画素の
瞬時的なリセットが可能でありしかもリセット時のラッ
シュ電流を大幅に低減することができる固体撮像装置に
関する。
し、例えば電子スチルカメラなどに使用され、全画素の
瞬時的なリセットが可能でありしかもリセット時のラッ
シュ電流を大幅に低減することができる固体撮像装置に
関する。
【０００２】
【従来の技術】図６は、従来の固体撮像装置の概略の構
成を示し、２次元のイメージセンサの例を示している。
同図の装置は、説明の簡略化のため３行×３列の画素構
成としている。また、図面では各素子の参照符号に添字
が付されているが、説明の簡略化のため同じ種類の素子
を代表して表現する場合には添字は省略することがあ
る。
成を示し、２次元のイメージセンサの例を示している。
同図の装置は、説明の簡略化のため３行×３列の画素構
成としている。また、図面では各素子の参照符号に添字
が付されているが、説明の簡略化のため同じ種類の素子
を代表して表現する場合には添字は省略することがあ
る。
【０００３】図６の装置では各画素としては、増幅型受
光素子の例として静電誘導トランジスタ（ＳＩＴ）を使
用している。すなわち、各画素を構成する静電誘導トラ
ンジスタＱＳ１１，ＱＳ１２，ＱＳ１３，ＱＳ２１，Ｑ
Ｓ２２，ＱＳ２３，ＱＳ３１，ＱＳ３２，ＱＳ３３が３
行×３列のマトリクス状に配置されている。
光素子の例として静電誘導トランジスタ（ＳＩＴ）を使
用している。すなわち、各画素を構成する静電誘導トラ
ンジスタＱＳ１１，ＱＳ１２，ＱＳ１３，ＱＳ２１，Ｑ
Ｓ２２，ＱＳ２３，ＱＳ３１，ＱＳ３２，ＱＳ３３が３
行×３列のマトリクス状に配置されている。
【０００４】また、各列の画素を行ごとに順次選択する
ための垂直走査回路ＶＳＲが設けられている。すなわ
ち、マトリクス状に配置された画素のうち各行方向に配
置された静電誘導トランジスタのゲートが共通にそれぞ
れの行ラインＧＶ１，ＧＶ２，ＧＶ３を介して垂直走査
回路ＶＳＲのシフトレジスタの各回路段に接続されてい
る。例えば静電誘導トランジスタＱＳ１１，ＱＳ１２，
ＱＳ１３のゲートは共に行ラインＧＶ１を介して垂直走
査回路ＶＳＲに接続され、各静電誘導トランジスタＱＳ
２１，ＱＳ２２，ＱＳ２３のゲートは行ラインＧＶ２を
介して垂直走査回路ＶＳＲに接続されている。垂直走査
回路ＶＳＲは、初期化信号φＩＮＴＶの印加によって全
回路段がリセットまたはプリセットされて全ての行ライ
ンＧＶ１，ＧＶ２，ＧＶ３を選択状態にすることができ
るのである。
ための垂直走査回路ＶＳＲが設けられている。すなわ
ち、マトリクス状に配置された画素のうち各行方向に配
置された静電誘導トランジスタのゲートが共通にそれぞ
れの行ラインＧＶ１，ＧＶ２，ＧＶ３を介して垂直走査
回路ＶＳＲのシフトレジスタの各回路段に接続されてい
る。例えば静電誘導トランジスタＱＳ１１，ＱＳ１２，
ＱＳ１３のゲートは共に行ラインＧＶ１を介して垂直走
査回路ＶＳＲに接続され、各静電誘導トランジスタＱＳ
２１，ＱＳ２２，ＱＳ２３のゲートは行ラインＧＶ２を
介して垂直走査回路ＶＳＲに接続されている。垂直走査
回路ＶＳＲは、初期化信号φＩＮＴＶの印加によって全
回路段がリセットまたはプリセットされて全ての行ライ
ンＧＶ１，ＧＶ２，ＧＶ３を選択状態にすることができ
るのである。
【０００５】また、各列の画素の静電誘導トランジスタ
のソースはその列の列ラインＬＶ１，ＬＶ２，ＬＶ３に
共通に接続され、各列ラインは定電流源ＣＳＶを介して
所定の電源ＶＥＥに接続されている。各定電流源ＣＳＶ
は各画素からの信号読み出し時に各画素の静電誘導トラ
ンジスタＱＳの負荷となるものである。各画素の静電誘
導トランジスタＱＳのドレインは共通に所定の電源ＶＤ
Ｄに接続されている。各列ラインＬＶ１，ＬＶ２，ＬＶ
３の一端はそれぞれの列ラインをリセットするための垂
直リセット用トランジスタＱＲＳＴＶ１，ＱＲＳＴＶ
２，ＱＲＳＴＶ３を介して接地されている。各々の垂直
リセット用トランジスタには後に説明する垂直読み出し
線用リセット信号φＲＳＴＶが供給されている。
のソースはその列の列ラインＬＶ１，ＬＶ２，ＬＶ３に
共通に接続され、各列ラインは定電流源ＣＳＶを介して
所定の電源ＶＥＥに接続されている。各定電流源ＣＳＶ
は各画素からの信号読み出し時に各画素の静電誘導トラ
ンジスタＱＳの負荷となるものである。各画素の静電誘
導トランジスタＱＳのドレインは共通に所定の電源ＶＤ
Ｄに接続されている。各列ラインＬＶ１，ＬＶ２，ＬＶ
３の一端はそれぞれの列ラインをリセットするための垂
直リセット用トランジスタＱＲＳＴＶ１，ＱＲＳＴＶ
２，ＱＲＳＴＶ３を介して接地されている。各々の垂直
リセット用トランジスタには後に説明する垂直読み出し
線用リセット信号φＲＳＴＶが供給されている。
【０００６】各列ラインＬＶ１，ＬＶ２，ＬＶ３の他端
はそれぞれの転送用スイッチＱＴ１，ＱＴ２，ＱＴ３を
介してそれぞれの水平出力用トランジスタＱＨ１，ＱＨ
２，ＱＨ３のドレインに接続されている。各水平出力用
トランジスタのソースは共通の水平出力線ＨＯＵＴに接
続され、該水平出力線ＨＯＵＴは撮像信号を外部に供給
するためのビデオ出力端子に接続されている。また、各
転送用トランジスタＱＴ１，ＱＴ２，ＱＴ３のソースは
それぞれの容量ＣＴ１，ＣＴ２，ＣＴ３を介して接地さ
れている。
はそれぞれの転送用スイッチＱＴ１，ＱＴ２，ＱＴ３を
介してそれぞれの水平出力用トランジスタＱＨ１，ＱＨ
２，ＱＨ３のドレインに接続されている。各水平出力用
トランジスタのソースは共通の水平出力線ＨＯＵＴに接
続され、該水平出力線ＨＯＵＴは撮像信号を外部に供給
するためのビデオ出力端子に接続されている。また、各
転送用トランジスタＱＴ１，ＱＴ２，ＱＴ３のソースは
それぞれの容量ＣＴ１，ＣＴ２，ＣＴ３を介して接地さ
れている。
【０００７】各列の転送用トランジスタＱＴ１，ＱＴ
２，ＱＴ３のゲートは共通に接続され転送パルスφＴが
供給される。また、水平読み出しトランジスタＱＨ１〜
ＱＨ３のゲートは水平走査回路ＨＳＲの各回路段に接続
されている。水平走査回路ＨＳＲも、前記垂直走査回路
ＶＳＲと同様に、シフトレジスタを備え、該シフトレジ
スタは水平初期化信号φＩＮＴＨにより全回路段のセッ
トまたはリセットが可能なものが使用される。
２，ＱＴ３のゲートは共通に接続され転送パルスφＴが
供給される。また、水平読み出しトランジスタＱＨ１〜
ＱＨ３のゲートは水平走査回路ＨＳＲの各回路段に接続
されている。水平走査回路ＨＳＲも、前記垂直走査回路
ＶＳＲと同様に、シフトレジスタを備え、該シフトレジ
スタは水平初期化信号φＩＮＴＨにより全回路段のセッ
トまたはリセットが可能なものが使用される。
【０００８】図６の固体撮像装置は、例えば電子スチル
カメラに使用された場合には、所定の露光時間の経過後
に、垂直走査回路ＶＳＲに垂直スタート信号φＳＴＶを
加え、かつ垂直シフト用クロック信号φＣＫＶを加える
ことにより、垂直走査回路ＶＳＲのシフトレジスタが順
次前記スタート信号φＳＴＶを各回路段にシフトするよ
う動作する。これによって、各行ラインＧＶ１，ＧＶ
２，ＧＶ３が順次選択される。各静電誘導トランジスタ
ＱＳには入射光に応じた信号電荷が蓄積されており、選
択された行においてはそのゲート電圧に所定の選択電圧
が加えられることによって該静電誘導トランジスタがソ
ースフォロアとして動作し蓄積された電荷に対応する電
圧を各列ラインＬＶに出力する。すなわち、選択された
行の静電誘導トランジスタＱＳからの信号が同時に各垂
直読み出し線ＬＶに出力される。
カメラに使用された場合には、所定の露光時間の経過後
に、垂直走査回路ＶＳＲに垂直スタート信号φＳＴＶを
加え、かつ垂直シフト用クロック信号φＣＫＶを加える
ことにより、垂直走査回路ＶＳＲのシフトレジスタが順
次前記スタート信号φＳＴＶを各回路段にシフトするよ
う動作する。これによって、各行ラインＧＶ１，ＧＶ
２，ＧＶ３が順次選択される。各静電誘導トランジスタ
ＱＳには入射光に応じた信号電荷が蓄積されており、選
択された行においてはそのゲート電圧に所定の選択電圧
が加えられることによって該静電誘導トランジスタがソ
ースフォロアとして動作し蓄積された電荷に対応する電
圧を各列ラインＬＶに出力する。すなわち、選択された
行の静電誘導トランジスタＱＳからの信号が同時に各垂
直読み出し線ＬＶに出力される。
【０００９】そして、このとき転送信号φＴにより各列
の転送トランジスタＱＴを導通させて信号電荷を容量Ｃ
Ｔ１，ＣＴ２，ＣＴ３に充電した後にＱＴを遮断し、垂
直走査回路ＨＳＲにより順次水平読み出しトランジスタ
ＱＨをオンとして各列ごとの信号が水平出力線ＨＯＵＴ
に出力される。
の転送トランジスタＱＴを導通させて信号電荷を容量Ｃ
Ｔ１，ＣＴ２，ＣＴ３に充電した後にＱＴを遮断し、垂
直走査回路ＨＳＲにより順次水平読み出しトランジスタ
ＱＨをオンとして各列ごとの信号が水平出力線ＨＯＵＴ
に出力される。
【００１０】ところで、このような固体撮像装置が、例
えば電子スチルカメラに使用された場合には、シャッタ
を押した瞬間に全画素のリセットを行なった後被写体画
像の撮像が行なわれる。図６の固体撮像装置においては
全画素のリセットは次のようにして行なわれる。
えば電子スチルカメラに使用された場合には、シャッタ
を押した瞬間に全画素のリセットを行なった後被写体画
像の撮像が行なわれる。図６の固体撮像装置においては
全画素のリセットは次のようにして行なわれる。
【００１１】すなわち、垂直走査回路ＶＳＲは、シフト
レジスタを含み、初期化信号φＩＮＴＶ、クロック信号
φＣＫＶ、走査開始信号φＳＴＶで制御される。初期化
信号φＩＮＴＶとφＳＴＶをハイにすると垂直走査回路
ＶＳＲの全回路段がプリセットされて全ての行ラインＧ
Ｖ１，ＧＶ２，ＧＶ３がハイになり、全ての画素が選択
状態になる。これに対し、初期化信号φＩＮＴＶをハイ
にし、走査開始信号φＳＴＶをローにすると垂直走査回
路ＶＳＲの各回路段がリセットされ、全画素が非選択状
態になる。初期化信号φＩＮＴＶをローにすると垂直走
査回路ＶＳＲが通常のシフト動作を開始し、スタート信
号φＳＴＶがハイになった時点からクロック信号φＣＫ
Ｖが入るたびに順次各行ラインＧＶ１，ＧＶ２，ＧＶ３
が順次高レベルとなって画素が１行ずつ順次選択され
る。
レジスタを含み、初期化信号φＩＮＴＶ、クロック信号
φＣＫＶ、走査開始信号φＳＴＶで制御される。初期化
信号φＩＮＴＶとφＳＴＶをハイにすると垂直走査回路
ＶＳＲの全回路段がプリセットされて全ての行ラインＧ
Ｖ１，ＧＶ２，ＧＶ３がハイになり、全ての画素が選択
状態になる。これに対し、初期化信号φＩＮＴＶをハイ
にし、走査開始信号φＳＴＶをローにすると垂直走査回
路ＶＳＲの各回路段がリセットされ、全画素が非選択状
態になる。初期化信号φＩＮＴＶをローにすると垂直走
査回路ＶＳＲが通常のシフト動作を開始し、スタート信
号φＳＴＶがハイになった時点からクロック信号φＣＫ
Ｖが入るたびに順次各行ラインＧＶ１，ＧＶ２，ＧＶ３
が順次高レベルとなって画素が１行ずつ順次選択され
る。
【００１２】そして、図６の固体撮像装置において全画
素のリセットを行なうためには、まず垂直読み出し専用
リセット信号φＲＳＴＶをハイにして、各列の垂直リセ
ット用トランジスタＱＲＳＴＶ１〜３をオンとし、各列
ラインＬＶ１，ＬＶ２，ＬＶ３をグランドに接続する。
素のリセットを行なうためには、まず垂直読み出し専用
リセット信号φＲＳＴＶをハイにして、各列の垂直リセ
ット用トランジスタＱＲＳＴＶ１〜３をオンとし、各列
ラインＬＶ１，ＬＶ２，ＬＶ３をグランドに接続する。
【００１３】次に、垂直走査回路ＶＳＲの前記初期化信
号φＩＮＴＶと走査開始信号φＳＴＶを共にハイにして
垂直走査回路ＶＳＲの各回路段をプリセット状態にす
る。これによって各行ラインＧＶ１，ＧＶ２，ＧＶ３が
共にハイレベルとなって全画素の選択状態となる。この
場合の各行ラインＧＶ１，ＧＶ２，ＧＶ３のハイレベル
の電圧、すなわち制御信号φＳＲ１〜３の電圧は、静電
誘導トランジスタＱＳ１１〜３３のリセット用電圧ＶＲ
ＳＴＰとなるよう設定される。
号φＩＮＴＶと走査開始信号φＳＴＶを共にハイにして
垂直走査回路ＶＳＲの各回路段をプリセット状態にす
る。これによって各行ラインＧＶ１，ＧＶ２，ＧＶ３が
共にハイレベルとなって全画素の選択状態となる。この
場合の各行ラインＧＶ１，ＧＶ２，ＧＶ３のハイレベル
の電圧、すなわち制御信号φＳＲ１〜３の電圧は、静電
誘導トランジスタＱＳ１１〜３３のリセット用電圧ＶＲ
ＳＴＰとなるよう設定される。
【００１４】これによって、周知のように、各静電誘導
トランジスタＱＳ１１〜ＱＳ３３のゲート電極下部に反
転層が形成されて該静電誘導トランジスタＱＳ１１〜３
３のソース・ドレイン間にチャネルができ、ゲートに充
電されていた残存電荷が流れ出して全画素のリセットが
行なわれる。このとき各画素の静電誘導トランジスタＱ
Ｓ１１〜ＱＳ３３にはリセットによる残存電荷の流出に
よる電流が同時に流れる。
トランジスタＱＳ１１〜ＱＳ３３のゲート電極下部に反
転層が形成されて該静電誘導トランジスタＱＳ１１〜３
３のソース・ドレイン間にチャネルができ、ゲートに充
電されていた残存電荷が流れ出して全画素のリセットが
行なわれる。このとき各画素の静電誘導トランジスタＱ
Ｓ１１〜ＱＳ３３にはリセットによる残存電荷の流出に
よる電流が同時に流れる。
【００１５】
【発明が解決しようとする課題】このように、従来の増
幅型撮像素子を有する固体撮像装置においては、全画素
のリセットを行なう場合には、全画素を同時に選択する
ことにより、増幅手段を含む画素部を一体としてリセッ
トを行なっていた。このため、リセット時に、各画素内
の増幅手段も全て同時にオンになって、全増幅手段の電
流が一斉に流れるようになっていた。このときの電流を
ラッシュ電流と言うが、個々の画素のラッシュ電流は小
さくとも、全画素が同時にオンとなるため撮像装置全体
では大きなラッシュ電流が流れる。
幅型撮像素子を有する固体撮像装置においては、全画素
のリセットを行なう場合には、全画素を同時に選択する
ことにより、増幅手段を含む画素部を一体としてリセッ
トを行なっていた。このため、リセット時に、各画素内
の増幅手段も全て同時にオンになって、全増幅手段の電
流が一斉に流れるようになっていた。このときの電流を
ラッシュ電流と言うが、個々の画素のラッシュ電流は小
さくとも、全画素が同時にオンとなるため撮像装置全体
では大きなラッシュ電流が流れる。
【００１６】例えば各画素のラッシュ電流が数マイクロ
アンペアであるとしても、画素数が１００万画素の場合
には、撮像装置全体では数アンペアに達する。固体撮像
装置のチップ内に数アンペアに達する電流が流れると、
エレクトロマイグレーションによる信頼性の低下が問題
になり、またチップ内の各部分の寄生インピーダンスに
よりチップ内各部分の電圧が所定の電圧範囲におさまり
きらず、チップが固体撮像装置として期待した性能を発
揮できず、あるいはラッシュ電流による誤動作などを生
じる恐れもあった。
アンペアであるとしても、画素数が１００万画素の場合
には、撮像装置全体では数アンペアに達する。固体撮像
装置のチップ内に数アンペアに達する電流が流れると、
エレクトロマイグレーションによる信頼性の低下が問題
になり、またチップ内の各部分の寄生インピーダンスに
よりチップ内各部分の電圧が所定の電圧範囲におさまり
きらず、チップが固体撮像装置として期待した性能を発
揮できず、あるいはラッシュ電流による誤動作などを生
じる恐れもあった。
【００１７】したがって、本発明の目的は、このような
従来の装置における問題点に鑑み、増幅型の画素を使用
した固体撮像装置において、リセット時の過大なラッシ
ュ電流を防止し、固体撮像装置のチップ全体が所定の性
能を発揮できるようにすると共に、固体撮像装置の信頼
性の低下をも的確に防止できるようにすることにある。
従来の装置における問題点に鑑み、増幅型の画素を使用
した固体撮像装置において、リセット時の過大なラッシ
ュ電流を防止し、固体撮像装置のチップ全体が所定の性
能を発揮できるようにすると共に、固体撮像装置の信頼
性の低下をも的確に防止できるようにすることにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の態樣によれば、光電変換を行なう複
数の画素と、前記複数の画素を順次選択して読み出すた
めの走査回路を具備する固体撮像装置において、前記走
査回路は複数の回路段が継続接続されて構成され所定の
制御信号の入力に応じて前記複数の回路段の出力をほぼ
同時に所定の論理状態に設定可能なシフトレジスタを備
えたものとし、前記画素は各々少なくとも光信号に応じ
た信号電荷を蓄積する受光素子と、該受光素子に蓄積さ
れた信号電荷を増幅する増幅素子とを備えたものとし、
かつ前記走査回路のシフトレジスタの複数の回路段の出
力を前記所定の論理状態に設定することによって複数の
画素を選択するとともに、選択した複数の画素において
前記増幅素子をカットオフした状態で前記受光素子の電
荷をリセットすることによりリセット時のラッシュ電流
を低減する。
め、本発明の第１の態樣によれば、光電変換を行なう複
数の画素と、前記複数の画素を順次選択して読み出すた
めの走査回路を具備する固体撮像装置において、前記走
査回路は複数の回路段が継続接続されて構成され所定の
制御信号の入力に応じて前記複数の回路段の出力をほぼ
同時に所定の論理状態に設定可能なシフトレジスタを備
えたものとし、前記画素は各々少なくとも光信号に応じ
た信号電荷を蓄積する受光素子と、該受光素子に蓄積さ
れた信号電荷を増幅する増幅素子とを備えたものとし、
かつ前記走査回路のシフトレジスタの複数の回路段の出
力を前記所定の論理状態に設定することによって複数の
画素を選択するとともに、選択した複数の画素において
前記増幅素子をカットオフした状態で前記受光素子の電
荷をリセットすることによりリセット時のラッシュ電流
を低減する。
【００１９】このような構成では、前記走査回路のシフ
トレジスタによって複数の画素を選択し、かつ選択した
複数の画素において前記増幅素子をカットオフした状態
で前記受光素子の電荷をリセットする。したがって、リ
セット時に増幅素子にラッシュ電流が流れることはなく
なり、多数の画素を有する固体撮像装置における全画素
を同時にリセットしたとしても過大なラッシュ電流が流
れることはなくなる。したがって、固体撮像装置の信頼
性が低下することはなく、しかも固体撮像装置のチップ
内の各部分の電圧がラッシュ電流によって大きな変動を
起こすこともなくなり、固体撮像装置が本来の性能を的
確に発揮できるようになる。
トレジスタによって複数の画素を選択し、かつ選択した
複数の画素において前記増幅素子をカットオフした状態
で前記受光素子の電荷をリセットする。したがって、リ
セット時に増幅素子にラッシュ電流が流れることはなく
なり、多数の画素を有する固体撮像装置における全画素
を同時にリセットしたとしても過大なラッシュ電流が流
れることはなくなる。したがって、固体撮像装置の信頼
性が低下することはなく、しかも固体撮像装置のチップ
内の各部分の電圧がラッシュ電流によって大きな変動を
起こすこともなくなり、固体撮像装置が本来の性能を的
確に発揮できるようになる。
【００２０】この場合、前記各々の画素は、さらに、前
記受光素子に蓄積された信号電荷を前記増幅素子の制御
電極に転送する転送素子と、前記増幅素子の制御電極の
電荷をリセットするリセット素子とを具備し、前記転送
素子および前記リセット素子を共にオンとして受光素子
の電荷をリセットするものとすることができる。
記受光素子に蓄積された信号電荷を前記増幅素子の制御
電極に転送する転送素子と、前記増幅素子の制御電極の
電荷をリセットするリセット素子とを具備し、前記転送
素子および前記リセット素子を共にオンとして受光素子
の電荷をリセットするものとすることができる。
【００２１】このような画素構成をとることによって、
リセット時には前記転送素子とリセット素子とを共にオ
ンとし、かつリセット素子を介して増幅素子の制御電極
に該増幅素子をカットオフする電圧を加えることによ
り、増幅素子をカットオフした状態で、受光素子に蓄積
された電荷を前記転送素子およびリセット素子を介して
放出することが可能になる。
リセット時には前記転送素子とリセット素子とを共にオ
ンとし、かつリセット素子を介して増幅素子の制御電極
に該増幅素子をカットオフする電圧を加えることによ
り、増幅素子をカットオフした状態で、受光素子に蓄積
された電荷を前記転送素子およびリセット素子を介して
放出することが可能になる。
【００２２】さらに、前記転送素子およびリセット素子
を共にオンとして受光素子の電荷をリセットする際に、
前記増幅素子にバイアス電圧を印加して前記増幅素子を
カットオフ状態に保持するためのバイアス電圧印加手段
を含むよう構成することもできる。
を共にオンとして受光素子の電荷をリセットする際に、
前記増幅素子にバイアス電圧を印加して前記増幅素子を
カットオフ状態に保持するためのバイアス電圧印加手段
を含むよう構成することもできる。
【００２３】この場合は、上記バイアス電圧印加手段に
よって画素のリセット時に前記増幅素子に対し、前記増
幅素子をカットオフ状態にするためのバイアス電圧を印
加することができる。したがって、受光素子および増幅
素子の特性をそれぞれ独立に最適のものに設定すること
ができ、増幅素子を完全にカットオフした状態で受光素
子の完全空乏化が達成でき、各素子の設計の自由度が増
大し、高品質の固体撮像装置が実現できる。
よって画素のリセット時に前記増幅素子に対し、前記増
幅素子をカットオフ状態にするためのバイアス電圧を印
加することができる。したがって、受光素子および増幅
素子の特性をそれぞれ独立に最適のものに設定すること
ができ、増幅素子を完全にカットオフした状態で受光素
子の完全空乏化が達成でき、各素子の設計の自由度が増
大し、高品質の固体撮像装置が実現できる。
【００２４】また、本発明の他の態樣では、行および列
方向に２次元状に配置され各々光信号に応じた信号電荷
を蓄積し増幅する増幅型光電変換手段からなる複数の画
素と、列方向に配列された各画素の出力端子を共通に接
続した各列ライン毎に設けられた定電流回路と、前記画
素を選択駆動する水平及び垂直各走査回路とを有する固
体撮像装置において、前記垂直走査回路は複数の回路段
が継続接続されて構成され所定の制御信号の入力に応じ
て前記複数の回路段の出力をほぼ同時に所定の論理状態
に設定可能なシフトレジスタを備えたものとし、前記画
素は各々光信号に応じた信号電荷を蓄積する受光素子と
該受光素子に蓄積された信号電荷を増幅する増幅素子と
前記受光素子に蓄積された信号電荷を前記増幅素子の制
御電極に転送する転送素子と前記増幅素子の制御電極の
電荷をリセットするリセット素子とを具備し、各行の画
素の転送素子の制御電極は共通に対応する行ラインに接
続され各行の行ラインは前記垂直走査回路の対応回路段
に接続されすべての画素のリセット素子の制御電極は共
通にリセット制御信号入力端子に接続され、かつ前記垂
直走査回路のシフトレジスタの複数の回路段の出力を前
記所定の論理状態に設定することによって前記各行ライ
ンを介してすべての転送素子をオンとし、かつ前記リセ
ット制御信号をすべての画素のリセット素子に加えるこ
とによって全画素のリセット素子をオンとし、受光素子
の電荷を転送素子およびリセット素子を介してリセット
するとともに、このリセットの際にオンとなったリセッ
ト素子を介して増幅素子の制御電極に該増幅素子をカッ
トオフ状態とする電圧を印加することにより、リセット
時のラッシュ電流を低減する。
方向に２次元状に配置され各々光信号に応じた信号電荷
を蓄積し増幅する増幅型光電変換手段からなる複数の画
素と、列方向に配列された各画素の出力端子を共通に接
続した各列ライン毎に設けられた定電流回路と、前記画
素を選択駆動する水平及び垂直各走査回路とを有する固
体撮像装置において、前記垂直走査回路は複数の回路段
が継続接続されて構成され所定の制御信号の入力に応じ
て前記複数の回路段の出力をほぼ同時に所定の論理状態
に設定可能なシフトレジスタを備えたものとし、前記画
素は各々光信号に応じた信号電荷を蓄積する受光素子と
該受光素子に蓄積された信号電荷を増幅する増幅素子と
前記受光素子に蓄積された信号電荷を前記増幅素子の制
御電極に転送する転送素子と前記増幅素子の制御電極の
電荷をリセットするリセット素子とを具備し、各行の画
素の転送素子の制御電極は共通に対応する行ラインに接
続され各行の行ラインは前記垂直走査回路の対応回路段
に接続されすべての画素のリセット素子の制御電極は共
通にリセット制御信号入力端子に接続され、かつ前記垂
直走査回路のシフトレジスタの複数の回路段の出力を前
記所定の論理状態に設定することによって前記各行ライ
ンを介してすべての転送素子をオンとし、かつ前記リセ
ット制御信号をすべての画素のリセット素子に加えるこ
とによって全画素のリセット素子をオンとし、受光素子
の電荷を転送素子およびリセット素子を介してリセット
するとともに、このリセットの際にオンとなったリセッ
ト素子を介して増幅素子の制御電極に該増幅素子をカッ
トオフ状態とする電圧を印加することにより、リセット
時のラッシュ電流を低減する。
【００２５】このような構成に係わる固体撮像装置にお
いては、リセット時には、前記垂直走査回路のシフトレ
ジスタの複数の回路段の出力を所定の論理状態とするこ
とによって各行ラインの全ての転送素子をオンとし、か
つ全ての画素のリセット素子をオンとし、受光素子の電
荷を転送素子およびリセット素子を介してリセットする
ことができる。また、このリセットの際にオンとなった
リセット素子を介して増幅素子の制御電極に該増幅素子
をカットオフ状態とする電圧を印加しておけば、リセッ
ト時に増幅素子にラッシュ電流が流れることはなくな
り、多数の画素を同時にリセットしても固体撮像装置全
体として過大なラッシュ電流が流れることはなくなる。
いては、リセット時には、前記垂直走査回路のシフトレ
ジスタの複数の回路段の出力を所定の論理状態とするこ
とによって各行ラインの全ての転送素子をオンとし、か
つ全ての画素のリセット素子をオンとし、受光素子の電
荷を転送素子およびリセット素子を介してリセットする
ことができる。また、このリセットの際にオンとなった
リセット素子を介して増幅素子の制御電極に該増幅素子
をカットオフ状態とする電圧を印加しておけば、リセッ
ト時に増幅素子にラッシュ電流が流れることはなくな
り、多数の画素を同時にリセットしても固体撮像装置全
体として過大なラッシュ電流が流れることはなくなる。
【００２６】本発明のさらに他の態樣では、行および列
方向に２次元状に配置され各々光信号に応じた信号電荷
を蓄積し増幅する増幅型光電変換手段からなる複数の画
素と列方向に配列された各画素の出力端子を共通に接続
した各列ライン毎に設けられた定電流回路と前記画素を
選択駆動する水平及び垂直各走査回路とを有する固体撮
像装置において、前記垂直走査回路は複数の回路段が継
続接続されて構成され所定の制御信号の入力に応じて前
記複数の回路段の出力をほぼ同時に所定の論理状態に設
定可能なシフトレジスタを備えたものとし、前記画素は
各々光信号に応じた信号電荷を蓄積する受光素子と該受
光素子に蓄積された信号電荷を増幅する増幅素子と前記
受光素子に蓄積された信号電荷を前記増幅素子の制御電
極に転送する転送素子と前記増幅素子の制御電極の電荷
をリセットするリセット素子とを具備し、各行の画素の
転送素子の制御電極は共通に対応する行ラインに接続さ
れ各行の行ラインは前記垂直走査回路の対応回路段に接
続されすべての画素のリセット素子の制御電極は共通に
リセット制御信号入力端子に接続され、また各列ライン
は各列ラインに接続された画素の増幅素子をカットオフ
状態にするために各列ラインを介して増幅素子にバイア
ス電圧を印加する手段を備え、かつ前記垂直走査回路の
シフトレジスタの複数の回路段の出力を前記所定の論理
状態に設定することによって前記各行ラインを介してす
べての転送素子をオンとし、かつ前記リセット制御信号
をすべての画素のリセット素子に加えることによって全
画素のリセット素子をオンとし、受光素子の電荷を転送
素子およびリセット素子を介してリセットするととも
に、このリセットの際に前記バイアス電圧印加手段によ
って全画素の増幅素子をカットオフ状態とすることによ
り、リセット時のラッシュ電流を低減する。
方向に２次元状に配置され各々光信号に応じた信号電荷
を蓄積し増幅する増幅型光電変換手段からなる複数の画
素と列方向に配列された各画素の出力端子を共通に接続
した各列ライン毎に設けられた定電流回路と前記画素を
選択駆動する水平及び垂直各走査回路とを有する固体撮
像装置において、前記垂直走査回路は複数の回路段が継
続接続されて構成され所定の制御信号の入力に応じて前
記複数の回路段の出力をほぼ同時に所定の論理状態に設
定可能なシフトレジスタを備えたものとし、前記画素は
各々光信号に応じた信号電荷を蓄積する受光素子と該受
光素子に蓄積された信号電荷を増幅する増幅素子と前記
受光素子に蓄積された信号電荷を前記増幅素子の制御電
極に転送する転送素子と前記増幅素子の制御電極の電荷
をリセットするリセット素子とを具備し、各行の画素の
転送素子の制御電極は共通に対応する行ラインに接続さ
れ各行の行ラインは前記垂直走査回路の対応回路段に接
続されすべての画素のリセット素子の制御電極は共通に
リセット制御信号入力端子に接続され、また各列ライン
は各列ラインに接続された画素の増幅素子をカットオフ
状態にするために各列ラインを介して増幅素子にバイア
ス電圧を印加する手段を備え、かつ前記垂直走査回路の
シフトレジスタの複数の回路段の出力を前記所定の論理
状態に設定することによって前記各行ラインを介してす
べての転送素子をオンとし、かつ前記リセット制御信号
をすべての画素のリセット素子に加えることによって全
画素のリセット素子をオンとし、受光素子の電荷を転送
素子およびリセット素子を介してリセットするととも
に、このリセットの際に前記バイアス電圧印加手段によ
って全画素の増幅素子をカットオフ状態とすることによ
り、リセット時のラッシュ電流を低減する。
【００２７】この場合も、垂直走査回路のシフトレジス
タの複数の回路段の出力を所定の論理状態に設定するこ
とによって各行ラインを介して全ての転送素子をオンと
し、かつ前記リセット制御信号によって全ての画素のリ
セット素子をオンとすることにより、受光素子の電荷を
転送素子およびリセット素子を介して放出することがで
きる。そして、このリセットの際に、前記バイアス電圧
印加手段によって全画素の増幅素子をカットオフ状態と
することにより、リセット時のラッシュ電流を低減でき
る。前記バイアス電圧印加手段は、画素の増幅素子に他
の素子とは独立に所望の適切なバイアス電圧を印加する
ことができるから、画素の各素子の設計の自由度を増大
させることができる。すなわち、前記転送素子およびリ
セット素子を介して受光素子が完全に空乏化される電圧
を供給することができ、一方前記増幅素子には該増幅素
子を充分にカットオフ状態とするバイアス電圧を独立に
印加することができ、受光素子と増幅素子をそれぞれ所
望の最適の特性を有するよう設計することができる。
タの複数の回路段の出力を所定の論理状態に設定するこ
とによって各行ラインを介して全ての転送素子をオンと
し、かつ前記リセット制御信号によって全ての画素のリ
セット素子をオンとすることにより、受光素子の電荷を
転送素子およびリセット素子を介して放出することがで
きる。そして、このリセットの際に、前記バイアス電圧
印加手段によって全画素の増幅素子をカットオフ状態と
することにより、リセット時のラッシュ電流を低減でき
る。前記バイアス電圧印加手段は、画素の増幅素子に他
の素子とは独立に所望の適切なバイアス電圧を印加する
ことができるから、画素の各素子の設計の自由度を増大
させることができる。すなわち、前記転送素子およびリ
セット素子を介して受光素子が完全に空乏化される電圧
を供給することができ、一方前記増幅素子には該増幅素
子を充分にカットオフ状態とするバイアス電圧を独立に
印加することができ、受光素子と増幅素子をそれぞれ所
望の最適の特性を有するよう設計することができる。
【００２８】
【発明の実施の形態】図１は、本発明に係わる固体撮像
装置の概略の構成を示すブロック図であり、２次元のイ
メージセンサの例を示している。同図の固体撮像装置
は、複数の画素１を有する画素部３と、垂直走査回路５
と、水平読み出し部７と、水平走査回路９とを備えてい
る。
装置の概略の構成を示すブロック図であり、２次元のイ
メージセンサの例を示している。同図の固体撮像装置
は、複数の画素１を有する画素部３と、垂直走査回路５
と、水平読み出し部７と、水平走査回路９とを備えてい
る。
【００２９】画素部３は、それぞれ後に詳細に説明する
ように受光用のフォトダイオードおよび増幅素子などを
備えた画素１がマトリクス状に配置されて構成されてい
る。垂直走査回路５は、画素部３の１水平ライン（行ラ
イン）分の画素を順次選択するものであり、後に示す構
造のダイナミックシフトレジスタで構成される。水平読
み出し部７は、画素部３から１水平ライン分の画素の電
荷を受け入れ、これを水平走査回路９からの走査パルス
に基づき順次出力するものである。水平走査回路９も前
記垂直捜査回路５と同様のダイナミックシフトレジスタ
によって構成される。
ように受光用のフォトダイオードおよび増幅素子などを
備えた画素１がマトリクス状に配置されて構成されてい
る。垂直走査回路５は、画素部３の１水平ライン（行ラ
イン）分の画素を順次選択するものであり、後に示す構
造のダイナミックシフトレジスタで構成される。水平読
み出し部７は、画素部３から１水平ライン分の画素の電
荷を受け入れ、これを水平走査回路９からの走査パルス
に基づき順次出力するものである。水平走査回路９も前
記垂直捜査回路５と同様のダイナミックシフトレジスタ
によって構成される。
【００３０】垂直走査回路５に入力されている信号φＳ
ＴＶは垂直スタートパルスであり、ダイナミックシフト
レジスタの初期入力データとなる。また垂直走査回路５
には、そのダイナミックシフトレジスタのシフトを行な
うための垂直クロックパルスφＣＫＶおよび垂直初期化
パルスφＩＮＴＶが入力される。
ＴＶは垂直スタートパルスであり、ダイナミックシフト
レジスタの初期入力データとなる。また垂直走査回路５
には、そのダイナミックシフトレジスタのシフトを行な
うための垂直クロックパルスφＣＫＶおよび垂直初期化
パルスφＩＮＴＶが入力される。
【００３１】また、水平走査回路９に入力されている信
号φＳＴＨは水平走査回路９を構成するダイナミックシ
フトレジスタのスタート信号であり、φＣＫＨは水平シ
フト用のクロック信号である。また、水平走査回路９に
は必要に応じて該水平走査回路９を構成するダイナミッ
クシフトレジスタを初期化するための水平初期化パルス
φＩＮＴＨが入力される。
号φＳＴＨは水平走査回路９を構成するダイナミックシ
フトレジスタのスタート信号であり、φＣＫＨは水平シ
フト用のクロック信号である。また、水平走査回路９に
は必要に応じて該水平走査回路９を構成するダイナミッ
クシフトレジスタを初期化するための水平初期化パルス
φＩＮＴＨが入力される。
【００３２】図１の固体撮像装置では、例えばスチルビ
デオカメラなどに使用された場合、シャッタを押す前に
は固体撮像装置は擬似動作をさせておく、すなわち走査
はするが出力信号は使用しない状態としておく。そし
て、シャッタが押されたら、垂直走査回路５に１０マイ
クロ秒程度の一定期間初期化パルスφＩＮＴＶを加え、
同時にスタートパルスφＳＴＶをＨレベルにすると、擬
似動作中の垂直走査回路５のシフトレジスタの全段が強
制的にプリセット状態になって全画素が選択状態になり
全画素の電荷がリセットできる。
デオカメラなどに使用された場合、シャッタを押す前に
は固体撮像装置は擬似動作をさせておく、すなわち走査
はするが出力信号は使用しない状態としておく。そし
て、シャッタが押されたら、垂直走査回路５に１０マイ
クロ秒程度の一定期間初期化パルスφＩＮＴＶを加え、
同時にスタートパルスφＳＴＶをＨレベルにすると、擬
似動作中の垂直走査回路５のシフトレジスタの全段が強
制的にプリセット状態になって全画素が選択状態になり
全画素の電荷がリセットできる。
【００３３】次に、垂直スタートパルスφＳＴＶをＬレ
ベルにして垂直走査回路５をリセット状態とし、かつ水
平走査回路９にも初期化パルスφＩＮＴＨを加えかつ水
平スタートパルスφＳＴＨをＬレベルにして水平走査回
路９をリセット状態にした後に、通常動作に戻って各シ
フトレジスタのシフト動作を開始する。このとき各画素
は画像情報の蓄積を開始しており、所定の露光時間の経
過後再度初期化パルスφＩＮＴＶ，φＩＮＴＨをＨレベ
ル、垂直スタートパルスφＳＴＶと水平スタートパルス
φＳＴＨをＬレベルにして各シフトレジスタを強制リセ
ットした後に通常の動作に戻って読出し動作を開始する
と、所定の時間露光された映像信号を得ることができ
る。
ベルにして垂直走査回路５をリセット状態とし、かつ水
平走査回路９にも初期化パルスφＩＮＴＨを加えかつ水
平スタートパルスφＳＴＨをＬレベルにして水平走査回
路９をリセット状態にした後に、通常動作に戻って各シ
フトレジスタのシフト動作を開始する。このとき各画素
は画像情報の蓄積を開始しており、所定の露光時間の経
過後再度初期化パルスφＩＮＴＶ，φＩＮＴＨをＨレベ
ル、垂直スタートパルスφＳＴＶと水平スタートパルス
φＳＴＨをＬレベルにして各シフトレジスタを強制リセ
ットした後に通常の動作に戻って読出し動作を開始する
と、所定の時間露光された映像信号を得ることができ
る。
【００３４】なお、図１の固体撮像装置では、通常の読
み出し動作は、垂直走査回路５および水平走査回路９の
各初期化パルスφＩＮＴＶおよびφＩＮＴＨをそれぞれ
低レベルとした状態で、垂直走査回路５において例えば
高レベルのスタート信号φＳＴＶをクロック信号φＣＫ
Ｖで順次シフトし、画素部３の１水平ライン分の画素を
順次選択する。選択された１水平ライン分の各画素のフ
ォトダイオードに蓄積されていた電荷は水平読み出し部
７に転送される。次に、水平走査回路９により例えば高
レベルのスタート信号φＳＴＨをクロック信号φＣＫＨ
により順次シフトすることにより、該水平走査回路９に
よって水平読み出し部７に転送された電荷を１画素分だ
け順次水平方向に転送し出力端子から外部に読み出す。
み出し動作は、垂直走査回路５および水平走査回路９の
各初期化パルスφＩＮＴＶおよびφＩＮＴＨをそれぞれ
低レベルとした状態で、垂直走査回路５において例えば
高レベルのスタート信号φＳＴＶをクロック信号φＣＫ
Ｖで順次シフトし、画素部３の１水平ライン分の画素を
順次選択する。選択された１水平ライン分の各画素のフ
ォトダイオードに蓄積されていた電荷は水平読み出し部
７に転送される。次に、水平走査回路９により例えば高
レベルのスタート信号φＳＴＨをクロック信号φＣＫＨ
により順次シフトすることにより、該水平走査回路９に
よって水平読み出し部７に転送された電荷を１画素分だ
け順次水平方向に転送し出力端子から外部に読み出す。
【００３５】図２は、図１の固体撮像装置の詳細な回路
構成を示す。図２の固体撮像装置において、図１と同じ
部分は同じ参照数字で示されている。すなわち図２の固
体撮像装置も複数の画素１を備えた画素部３と、垂直走
査回路５と、水平読み出し部７と水平走査回路９などに
よって構成されている。図２の回路では、説明の簡略化
のため画素部３は３行×３列の画素１から構成されるも
のとしている。
構成を示す。図２の固体撮像装置において、図１と同じ
部分は同じ参照数字で示されている。すなわち図２の固
体撮像装置も複数の画素１を備えた画素部３と、垂直走
査回路５と、水平読み出し部７と水平走査回路９などに
よって構成されている。図２の回路では、説明の簡略化
のため画素部３は３行×３列の画素１から構成されるも
のとしている。
【００３６】各画素１は受光素子であるフォトダイオー
ドＰＤ、接合型電界効果トランジスタ（ＪＦＥＴ）から
なる増幅素子ＱＡ、フォトダイオードＰＤの電荷を増幅
素子ＱＡのゲートに転送するためのＭＯＳトランジスタ
からなる転送用スイッチＱＴ、増幅素子ＱＡのゲート電
極を所定の電圧に設定するためのＭＯＳトランジスタか
らなるリセットスイッチＱＲＳＴから構成されている。
なお、図面では、各素子に添字がされているが、説明の
簡略化のため同じ種類の素子を代表して表現する場合に
は添字は省略することがある。図２に示される各画素１
においては、受光手段であるフォトダイオードＰＤと増
幅素子ＱＡのゲートが構造上分離されている。
ドＰＤ、接合型電界効果トランジスタ（ＪＦＥＴ）から
なる増幅素子ＱＡ、フォトダイオードＰＤの電荷を増幅
素子ＱＡのゲートに転送するためのＭＯＳトランジスタ
からなる転送用スイッチＱＴ、増幅素子ＱＡのゲート電
極を所定の電圧に設定するためのＭＯＳトランジスタか
らなるリセットスイッチＱＲＳＴから構成されている。
なお、図面では、各素子に添字がされているが、説明の
簡略化のため同じ種類の素子を代表して表現する場合に
は添字は省略することがある。図２に示される各画素１
においては、受光手段であるフォトダイオードＰＤと増
幅素子ＱＡのゲートが構造上分離されている。
【００３７】各画素１の増幅素子ＱＡのうち、垂直方向
に配置された画素の増幅素子ＱＡのソースは各列の列ラ
インＬＶ（ＬＶ１〜ＬＶ３）を介してそれぞれの列の定
電流源ＣＳＶに接続されている。各定電流源ＣＳＶは増
幅素子ＱＡをソースフォロアとして動作させたときの負
荷となる。各定電流源ＣＳＶの他端は共通に所定の電源
ＶＥＥに接続されている。
に配置された画素の増幅素子ＱＡのソースは各列の列ラ
インＬＶ（ＬＶ１〜ＬＶ３）を介してそれぞれの列の定
電流源ＣＳＶに接続されている。各定電流源ＣＳＶは増
幅素子ＱＡをソースフォロアとして動作させたときの負
荷となる。各定電流源ＣＳＶの他端は共通に所定の電源
ＶＥＥに接続されている。
【００３８】各画素１のフォトダイオードＰＤのカソー
ドは共通に所定の電源ＶＤＤに接続され、アノードは転
送用スイッチＱＴのソースに接続されている。転送用ス
イッチＱＴのドレインは増幅素子ＱＡのゲートおよびリ
セットスイッチＱＲＳＴのソースに接続されている。各
増幅素子ＱＡのソースは列ごとに共通にそれぞれの列ラ
インＬＶ（ＬＶ１〜ＬＶ３）に接続されている。各転送
用スイッチＱＴのゲートは行ごとに共通に垂直走査回路
５に接続され第１の垂直走査信号φＴＲを受けるよう構
成されている。各行の垂直走査信号φＴＲ１〜φＴＲ３
は垂直走査回路５のそれぞれの回路段の出力に接続され
ている。リセットスイッチＱＲＳＴのゲートは全画素共
通に制御信号φＰＧに接続され、ドレインは水平方向に
共通に垂直走査回路５に接続されてそれぞれの行ごとに
第２の垂直走査信号φＲＤが供給されるよう構成されて
いる。各増幅素子ＱＡのドレインは共通に前記フォトダ
イオードＰＤのアノードと同じ電源ＶＤＤに接続されて
いる。
ドは共通に所定の電源ＶＤＤに接続され、アノードは転
送用スイッチＱＴのソースに接続されている。転送用ス
イッチＱＴのドレインは増幅素子ＱＡのゲートおよびリ
セットスイッチＱＲＳＴのソースに接続されている。各
増幅素子ＱＡのソースは列ごとに共通にそれぞれの列ラ
インＬＶ（ＬＶ１〜ＬＶ３）に接続されている。各転送
用スイッチＱＴのゲートは行ごとに共通に垂直走査回路
５に接続され第１の垂直走査信号φＴＲを受けるよう構
成されている。各行の垂直走査信号φＴＲ１〜φＴＲ３
は垂直走査回路５のそれぞれの回路段の出力に接続され
ている。リセットスイッチＱＲＳＴのゲートは全画素共
通に制御信号φＰＧに接続され、ドレインは水平方向に
共通に垂直走査回路５に接続されてそれぞれの行ごとに
第２の垂直走査信号φＲＤが供給されるよう構成されて
いる。各増幅素子ＱＡのドレインは共通に前記フォトダ
イオードＰＤのアノードと同じ電源ＶＤＤに接続されて
いる。
【００３９】なお、垂直走査回路５の各回路段の出力
は、それぞれ異なった電圧レベルの第１および第２の垂
直走査信号φＴＲおよびφＲＤを供給するため、例え
ば、シフトレジスタの各回路段の出力にそれぞれ所定の
電圧シフト回路を接続して構成することもできる。
は、それぞれ異なった電圧レベルの第１および第２の垂
直走査信号φＴＲおよびφＲＤを供給するため、例え
ば、シフトレジスタの各回路段の出力にそれぞれ所定の
電圧シフト回路を接続して構成することもできる。
【００４０】水平読み出し部７は、各列ごとに読み出し
ゲートトランジスタＱＴＣ、容量ＣＴおよび水平読み出
し用のスイッチ素子ＱＨで構成される。各列ラインＬＶ
の上端は読み出しゲートトランジスタＱＴＣのドレイン
に接続され、該読み出しゲートトランジスタＱＴＣのソ
ースはそれぞれの列の水平読み出し用スイッチ素子ＱＨ
のドレイン、および容量ＣＴに接続されている。容量Ｃ
Ｔの他端は接地されている。全ての読み出しゲートトラ
ンジスタＱＴＣのゲートは共通に接続され転送パルスφ
Ｔが供給できるよう構成されている。また、水平読み出
し用スイッチ素子ＱＨのゲートは各列ごとに水平走査回
路９のシフトレジスタの各回路段の出力に接続されてい
る。さらに、水平読み出し用スイッチ素子ＱＨのソース
は共通に水平出力線ＨＯＵＴを介してビデオ出力端子に
接続されている。
ゲートトランジスタＱＴＣ、容量ＣＴおよび水平読み出
し用のスイッチ素子ＱＨで構成される。各列ラインＬＶ
の上端は読み出しゲートトランジスタＱＴＣのドレイン
に接続され、該読み出しゲートトランジスタＱＴＣのソ
ースはそれぞれの列の水平読み出し用スイッチ素子ＱＨ
のドレイン、および容量ＣＴに接続されている。容量Ｃ
Ｔの他端は接地されている。全ての読み出しゲートトラ
ンジスタＱＴＣのゲートは共通に接続され転送パルスφ
Ｔが供給できるよう構成されている。また、水平読み出
し用スイッチ素子ＱＨのゲートは各列ごとに水平走査回
路９のシフトレジスタの各回路段の出力に接続されてい
る。さらに、水平読み出し用スイッチ素子ＱＨのソース
は共通に水平出力線ＨＯＵＴを介してビデオ出力端子に
接続されている。
【００４１】以上のような構成を有する固体撮像装置に
おいて画素のリセットは次のように行なう。すなわち、
垂直走査回路５の初期化パルスφＩＮＴＶおよびスター
トパルスφＳＴＶを共にハイにして垂直走査回路５の全
回路段をプリセットして全画素の選択状態とする。これ
によって、全回路段の第１の垂直走査信号φＴＲ（φＴ
Ｒ１〜φＴＲ３）を全て同時にハイにして全画素の転送
用スイッチＱＴをオンとする。また、全画素共通のリセ
ット制御信号φＰＧを加えて全画素のリセットスイッチ
ＱＲＳＴをオンにする。
おいて画素のリセットは次のように行なう。すなわち、
垂直走査回路５の初期化パルスφＩＮＴＶおよびスター
トパルスφＳＴＶを共にハイにして垂直走査回路５の全
回路段をプリセットして全画素の選択状態とする。これ
によって、全回路段の第１の垂直走査信号φＴＲ（φＴ
Ｒ１〜φＴＲ３）を全て同時にハイにして全画素の転送
用スイッチＱＴをオンとする。また、全画素共通のリセ
ット制御信号φＰＧを加えて全画素のリセットスイッチ
ＱＲＳＴをオンにする。
【００４２】このとき第２の垂直走査信号φＲＤ（φＲ
Ｄ１〜φＲＤ３）の電圧は各画素の増幅素子ＱＡを構成
するＪＦＥＴがカットオフする電圧ＶＧＬとする。
Ｄ１〜φＲＤ３）の電圧は各画素の増幅素子ＱＡを構成
するＪＦＥＴがカットオフする電圧ＶＧＬとする。
【００４３】このようにすると、各画素のフォトダイオ
ードＰＤに蓄積されていた残留電荷は、転送素子ＱＴと
リセット素子ＱＲＳＴを通じて排出され、フォトダイオ
ードＰＤは完全空乏化されてリセットされる。そして、
この場合増幅素子ＱＡのゲート電圧は前述のようにＶＧ
Ｌでありしたがって該増幅素子ＱＡはカットオフしてい
るので、該増幅素子ＱＡには電流が流れない。すなわ
ち、フォトダイオードＰＤに流れる電流が増幅素子ＱＡ
によって増幅されて増幅された電流が流れることはな
い。このため、各画素のラッシュ電流がきわめて小さく
なり、固体撮像装置全体として過大なラッシュ電流が流
れることはなくなる。
ードＰＤに蓄積されていた残留電荷は、転送素子ＱＴと
リセット素子ＱＲＳＴを通じて排出され、フォトダイオ
ードＰＤは完全空乏化されてリセットされる。そして、
この場合増幅素子ＱＡのゲート電圧は前述のようにＶＧ
Ｌでありしたがって該増幅素子ＱＡはカットオフしてい
るので、該増幅素子ＱＡには電流が流れない。すなわ
ち、フォトダイオードＰＤに流れる電流が増幅素子ＱＡ
によって増幅されて増幅された電流が流れることはな
い。このため、各画素のラッシュ電流がきわめて小さく
なり、固体撮像装置全体として過大なラッシュ電流が流
れることはなくなる。
【００４４】なお、図２の固体撮像装置において信号の
読み出しを行なう場合は、垂直走査回路５の初期化パル
スφＩＮＴＶをローレベルとし、スタートパルスφＳＴ
Ｖをハイにすると共にクロック信号φＣＫＶを加えて垂
直走査回路５のシフト動作を行なわせる。これによっ
て、各行の画素を順次選択し、選択された画素に蓄積さ
れている信号を垂直読み出し線ＬＶに出力する。そし
て、各列ラインに接続された読み出しゲートトランジス
タＱＴＣを転送パルスφＴによってオンとし信号の読み
出し電荷をそれぞれの列の容量ＣＴに充電する。また、
水平走査回路９においても、初期化パルスφＩＮＴＨを
ローレベル、スタートパルスφＳＴＨをハイレベルとし
かつクロック信号φＣＫＨを加えることによりシフト動
作を行なわせる。これによって、各列の水平読み出し用
スイッチ素子ＱＨが順次オンとされて各列の読み出し信
号が水平出力ラインＨＯＵＴに供給されビデオ出力端子
から外部に出力される。
読み出しを行なう場合は、垂直走査回路５の初期化パル
スφＩＮＴＶをローレベルとし、スタートパルスφＳＴ
Ｖをハイにすると共にクロック信号φＣＫＶを加えて垂
直走査回路５のシフト動作を行なわせる。これによっ
て、各行の画素を順次選択し、選択された画素に蓄積さ
れている信号を垂直読み出し線ＬＶに出力する。そし
て、各列ラインに接続された読み出しゲートトランジス
タＱＴＣを転送パルスφＴによってオンとし信号の読み
出し電荷をそれぞれの列の容量ＣＴに充電する。また、
水平走査回路９においても、初期化パルスφＩＮＴＨを
ローレベル、スタートパルスφＳＴＨをハイレベルとし
かつクロック信号φＣＫＨを加えることによりシフト動
作を行なわせる。これによって、各列の水平読み出し用
スイッチ素子ＱＨが順次オンとされて各列の読み出し信
号が水平出力ラインＨＯＵＴに供給されビデオ出力端子
から外部に出力される。
【００４５】また、このような信号の読み出しを行なう
場合には、リセット制御信号φＰＧにより全画素のリセ
ット素子ＱＲＳＴをオンにする。そして、選択された行
に対しては第２の垂直走査信号φＲＤの電圧を各画素の
増幅素子ＱＡがオンになって活性化する電圧ＶＧＨと
し、非選択画素に対しては増幅素子ＱＡがカットオフす
る前記電圧ＶＧＬとする。この状態で、前記制御信号φ
ＰＧをオフにしても増幅素子ＱＡのゲート浮遊容量によ
り該増幅素子ＱＡのゲート電圧は同じ値に保持される。
したがって、リセット制御信号φＰＧにより全画素のリ
セット素子ＱＲＳＴをオフにした後に、第１の垂直走査
信号φＴＲにより選択された行の画素の転送素子をオン
にする。これによって、フォトダイオードＰＤに蓄積さ
れていた信号電荷が増幅素子ＱＡのゲートに転送され該
増幅素子ＱＡのゲート電圧が信号に対応して変化する。
この電圧を増幅素子ＱＡをソースフォロアとして動作さ
せて列ラインＬＶに出力し、前述のように水平走査回路
９を走査して順次外部に読み出す。
場合には、リセット制御信号φＰＧにより全画素のリセ
ット素子ＱＲＳＴをオンにする。そして、選択された行
に対しては第２の垂直走査信号φＲＤの電圧を各画素の
増幅素子ＱＡがオンになって活性化する電圧ＶＧＨと
し、非選択画素に対しては増幅素子ＱＡがカットオフす
る前記電圧ＶＧＬとする。この状態で、前記制御信号φ
ＰＧをオフにしても増幅素子ＱＡのゲート浮遊容量によ
り該増幅素子ＱＡのゲート電圧は同じ値に保持される。
したがって、リセット制御信号φＰＧにより全画素のリ
セット素子ＱＲＳＴをオフにした後に、第１の垂直走査
信号φＴＲにより選択された行の画素の転送素子をオン
にする。これによって、フォトダイオードＰＤに蓄積さ
れていた信号電荷が増幅素子ＱＡのゲートに転送され該
増幅素子ＱＡのゲート電圧が信号に対応して変化する。
この電圧を増幅素子ＱＡをソースフォロアとして動作さ
せて列ラインＬＶに出力し、前述のように水平走査回路
９を走査して順次外部に読み出す。
【００４６】図３は、本発明に係わる固体撮像装置の水
平走査回路および垂直走査回路に使用可能なダイナミッ
クシフトレジスタの構成を示す。図３のダイナミックシ
フトレジスタは、ＣＭＯＳプロセスを使用して作成さ
れ、クロックパルスによって順次活性化されるいわゆる
クロックドインバータを使用した例を示している。
平走査回路および垂直走査回路に使用可能なダイナミッ
クシフトレジスタの構成を示す。図３のダイナミックシ
フトレジスタは、ＣＭＯＳプロセスを使用して作成さ
れ、クロックパルスによって順次活性化されるいわゆる
クロックドインバータを使用した例を示している。
【００４７】図３のダイナミックシフトレジスタにおい
ては、例えば正の電源電圧ＶＤＤと負の電源電圧ＶＳＳ
との間に直列接続された２個のＰＭＯＳトランジスタＰ
１およびＰ２と２個のＮＭＯＳトランジスタＮ２および
Ｎ１とによって１段のクロックドインバータを構成して
いる。ＰＭＯＳトランジスタＰ３，Ｐ４およびＮＭＯＳ
トランジスタＮ４，Ｎ３が２段目のクロックドインバー
タを構成し、ＰＭＯＳトランジスタＰ５，Ｐ６と２個の
ＮＭＯＳトランジスタＮ６，Ｎ５とが３段目のクロック
ドインバータを構成し、２個のＰＭＯＳトランジスタＰ
７，Ｐ８と２個のＮＭＯＳトランジスタＮ８とＮ７とが
４段目のクロックドインバータを構成し、以下同様であ
る。
ては、例えば正の電源電圧ＶＤＤと負の電源電圧ＶＳＳ
との間に直列接続された２個のＰＭＯＳトランジスタＰ
１およびＰ２と２個のＮＭＯＳトランジスタＮ２および
Ｎ１とによって１段のクロックドインバータを構成して
いる。ＰＭＯＳトランジスタＰ３，Ｐ４およびＮＭＯＳ
トランジスタＮ４，Ｎ３が２段目のクロックドインバー
タを構成し、ＰＭＯＳトランジスタＰ５，Ｐ６と２個の
ＮＭＯＳトランジスタＮ６，Ｎ５とが３段目のクロック
ドインバータを構成し、２個のＰＭＯＳトランジスタＰ
７，Ｐ８と２個のＮＭＯＳトランジスタＮ８とＮ７とが
４段目のクロックドインバータを構成し、以下同様であ
る。
【００４８】各回路段のクロックドインバータにおいて
中央に位置するＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ、例えば１段目ではＰ２とＮ２、２段目ではＰ４
とＮ４、３段目ではＰ６とＮ６、４段目ではＰ８とＮ
８、はそれぞれＣＭＯＳインバータを構成している。各
ＣＭＯＳインバータと電源ＶＤＤおよびＶＳＳとの間に
接続されたトランジスタはこれらのＣＭＯＳインバータ
を活性化させるための制御用トランジスタである。
中央に位置するＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ、例えば１段目ではＰ２とＮ２、２段目ではＰ４
とＮ４、３段目ではＰ６とＮ６、４段目ではＰ８とＮ
８、はそれぞれＣＭＯＳインバータを構成している。各
ＣＭＯＳインバータと電源ＶＤＤおよびＶＳＳとの間に
接続されたトランジスタはこれらのＣＭＯＳインバータ
を活性化させるための制御用トランジスタである。
【００４９】これらの制御用トランジスタのうちＰＭＯ
ＳトランジスタＰ１，Ｐ５，…のゲートは内部クロック
信号線ＣＰ１に接続され、ＰＭＯＳトランジスタＰ３，
Ｐ７，…のゲートは内部クロック信号線ＣＰ２に接続さ
れている。また、他の導電形の制御用トランジスタ、す
なわちＮＭＯＳトランジスタＮ１，Ｎ５，…のゲートは
内部クロック信号線ＣＮ１に接続され、ＮＭＯＳトラン
ジスタＮ３，Ｎ７，…のゲートは他の内部クロック信号
線ＣＮ２に接続されている。
ＳトランジスタＰ１，Ｐ５，…のゲートは内部クロック
信号線ＣＰ１に接続され、ＰＭＯＳトランジスタＰ３，
Ｐ７，…のゲートは内部クロック信号線ＣＰ２に接続さ
れている。また、他の導電形の制御用トランジスタ、す
なわちＮＭＯＳトランジスタＮ１，Ｎ５，…のゲートは
内部クロック信号線ＣＮ１に接続され、ＮＭＯＳトラン
ジスタＮ３，Ｎ７，…のゲートは他の内部クロック信号
線ＣＮ２に接続されている。
【００５０】また、１段目のＣＭＯＳインバータを構成
する各トランジスタＰ２およびＮ２のゲートにはスター
トパルスφＳＴが供給される。１段目のＣＭＯＳインバ
ータの出力は２段目のＣＭＯＳインバータの入力、すな
わちトランジスタＰ４およびトランジスタＮ４のゲート
に接続され、２段目のＣＭＯＳインバータの出力は３段
目のＣＭＯＳインバータの出力に接続され、３段目のＣ
ＭＯＳインバータの出力は４段目のＣＭＯＳインバータ
の入力に順次接続されている。
する各トランジスタＰ２およびＮ２のゲートにはスター
トパルスφＳＴが供給される。１段目のＣＭＯＳインバ
ータの出力は２段目のＣＭＯＳインバータの入力、すな
わちトランジスタＰ４およびトランジスタＮ４のゲート
に接続され、２段目のＣＭＯＳインバータの出力は３段
目のＣＭＯＳインバータの出力に接続され、３段目のＣ
ＭＯＳインバータの出力は４段目のＣＭＯＳインバータ
の入力に順次接続されている。
【００５１】図３のダイナミックシフトレジスタはさら
に、同時活性化回路を構成するインバータＩＮＶ２、Ｏ
ＲゲートＯＲ１，ＯＲ２を備え、さらに２個のインバー
タＩＮＶ３，ＩＮＶ４を備えている。ＯＲゲートＯＲ１
およびＯＲ２のそれぞれの一方の入力には初期化パルス
φＩＮＴが供給される。ＯＲゲートＯＲ１の他方の入力
はクロックパルスφＣＫが供給され、他のＯＲゲートＯ
Ｒ２の他方の入力はクロックパルスφＣＫをインバータ
ＩＮＶ２で反転した信号が供給される。ＯＲゲートＯＲ
１の出力は前記内部クロック信号線ＣＮ２に接続され、
かつインバータＩＮＶ４を介して内部クロック信号線Ｃ
Ｐ２に接続されている。ＯＲゲートＯＲ２の出力は内部
クロック信号線ＣＮ１に接続され、かつインバータＩＮ
Ｖ３を介して内部クロック信号線ＣＰ１に接続されてい
る。
に、同時活性化回路を構成するインバータＩＮＶ２、Ｏ
ＲゲートＯＲ１，ＯＲ２を備え、さらに２個のインバー
タＩＮＶ３，ＩＮＶ４を備えている。ＯＲゲートＯＲ１
およびＯＲ２のそれぞれの一方の入力には初期化パルス
φＩＮＴが供給される。ＯＲゲートＯＲ１の他方の入力
はクロックパルスφＣＫが供給され、他のＯＲゲートＯ
Ｒ２の他方の入力はクロックパルスφＣＫをインバータ
ＩＮＶ２で反転した信号が供給される。ＯＲゲートＯＲ
１の出力は前記内部クロック信号線ＣＮ２に接続され、
かつインバータＩＮＶ４を介して内部クロック信号線Ｃ
Ｐ２に接続されている。ＯＲゲートＯＲ２の出力は内部
クロック信号線ＣＮ１に接続され、かつインバータＩＮ
Ｖ３を介して内部クロック信号線ＣＰ１に接続されてい
る。
【００５２】以上のような構成を有するダイナミックシ
フトレジスタにおいては、初期化パルスφＩＮＴがロー
（Ｌ）レベルの場合はＯＲゲートＯＲ１の出力にはクロ
ックパルスφＣＫが発生し、ＯＲゲートＯＲ２の出力に
はクロックパルスφＣＫを反転したクロックパルスが供
給される。したがって、クロックパルスφＣＫがハイ
（Ｈ）レベルのときは、内部クロック信号線ＣＮ２がＨ
レベル、内部クロック信号線ＣＰ２がＬレベルとなり、
トランジスタＰ３，Ｐ７，…およびＮ３，Ｎ７，…がオ
ンとなる。これに対し、クロック信号φＣＫがＬレベル
の場合は、ＯＲゲートＯＲ２の出力がＨレベルとなりト
ランジスタＰ１，Ｐ５，…およびＮ１，Ｎ５，…がオン
となる。したがって、クロック信号φＣＫによって各回
路段の第１のインバータと第２のインバータとが交互に
活性化され、スタートパルスφＳＴが順次後続の回路段
へとシフトされる。
フトレジスタにおいては、初期化パルスφＩＮＴがロー
（Ｌ）レベルの場合はＯＲゲートＯＲ１の出力にはクロ
ックパルスφＣＫが発生し、ＯＲゲートＯＲ２の出力に
はクロックパルスφＣＫを反転したクロックパルスが供
給される。したがって、クロックパルスφＣＫがハイ
（Ｈ）レベルのときは、内部クロック信号線ＣＮ２がＨ
レベル、内部クロック信号線ＣＰ２がＬレベルとなり、
トランジスタＰ３，Ｐ７，…およびＮ３，Ｎ７，…がオ
ンとなる。これに対し、クロック信号φＣＫがＬレベル
の場合は、ＯＲゲートＯＲ２の出力がＨレベルとなりト
ランジスタＰ１，Ｐ５，…およびＮ１，Ｎ５，…がオン
となる。したがって、クロック信号φＣＫによって各回
路段の第１のインバータと第２のインバータとが交互に
活性化され、スタートパルスφＳＴが順次後続の回路段
へとシフトされる。
【００５３】これに対し、初期化パルスφＩＮＴをＨレ
ベルにすると、クロックパルスφＣＫのレベル如何にか
かわらず、ＯＲゲートＯＲ１およびＯＲ２の出力は共に
Ｈレベルとなる。したがって、内部クロック信号線ＣＮ
１，ＣＮ２は共にＨレベルとなり、内部クロック信号線
ＣＰ１，ＣＰ２は共にＬレベルとなる。このため、全て
のクロックドインバータの制御用トランジスタＰ１，Ｐ
３，Ｐ５，Ｐ７，…およびＮ１，Ｎ３，Ｎ５，Ｎ７，…
が同時にオンとなる。すなわち、全てのクロックドイン
バータが同時に活性化される。
ベルにすると、クロックパルスφＣＫのレベル如何にか
かわらず、ＯＲゲートＯＲ１およびＯＲ２の出力は共に
Ｈレベルとなる。したがって、内部クロック信号線ＣＮ
１，ＣＮ２は共にＨレベルとなり、内部クロック信号線
ＣＰ１，ＣＰ２は共にＬレベルとなる。このため、全て
のクロックドインバータの制御用トランジスタＰ１，Ｐ
３，Ｐ５，Ｐ７，…およびＮ１，Ｎ３，Ｎ５，Ｎ７，…
が同時にオンとなる。すなわち、全てのクロックドイン
バータが同時に活性化される。
【００５４】これによって、クロックパルスφＣＫとは
無関係に入力信号φＳＴが各インバータで反転されて高
速度で後段の回路に伝達される。したがってスタートパ
ルスφＳＴをＬレベルにすれば、全ての回路段の出力Ｓ
１，Ｓ２，…も全てＬレベルとなり、スタートパルスφ
ＳＴをＨレベルとすれば全ての回路段の出力Ｓ１，Ｓ
２，…はＨレベルとなる。すなわち、ほぼ瞬時的に全回
路段あるいは所望の回路段までの出力をセットあるいは
プリセットすることができる。また、回路は全て活性状
態にあるから、リセットまたはプリセット状態を安定し
て長時間継続することも可能である。なお、通常の固体
撮像装置に使用されるクロックドインバータの遅延時間
は、通常数ナノ秒以下であり、仮にクロックドインバー
タが１０００段あったとしても入力段から最終段まで数
マイクロ秒以下でデータの伝達が可能であり、ほぼ瞬時
に各回路段のリセットあるいはプリセットを行なうこと
ができる。
無関係に入力信号φＳＴが各インバータで反転されて高
速度で後段の回路に伝達される。したがってスタートパ
ルスφＳＴをＬレベルにすれば、全ての回路段の出力Ｓ
１，Ｓ２，…も全てＬレベルとなり、スタートパルスφ
ＳＴをＨレベルとすれば全ての回路段の出力Ｓ１，Ｓ
２，…はＨレベルとなる。すなわち、ほぼ瞬時的に全回
路段あるいは所望の回路段までの出力をセットあるいは
プリセットすることができる。また、回路は全て活性状
態にあるから、リセットまたはプリセット状態を安定し
て長時間継続することも可能である。なお、通常の固体
撮像装置に使用されるクロックドインバータの遅延時間
は、通常数ナノ秒以下であり、仮にクロックドインバー
タが１０００段あったとしても入力段から最終段まで数
マイクロ秒以下でデータの伝達が可能であり、ほぼ瞬時
に各回路段のリセットあるいはプリセットを行なうこと
ができる。
【００５５】図４は、本発明の固体撮像装置に使用でき
るダイナミックシフトレジスタの他の構成例を示す。図
４のダイナミックシフトレジスタは、各回路段ごとに２
個のＣＭＯＳインバータを備えている。すなわち、第１
の回路段はＰＭＯＳトランジスタＰ１１とＮＭＯＳトラ
ンジスタＮ１１からなる第１のＣＭＯＳインバータと、
ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジス
タＮ１２からなる第２のＣＭＯＳインバータとを有して
いる。第２の回路段は、ＰＭＯＳトランジスタＰ１３お
よびＮＭＯＳトランジスタＮ１３からなる第１のＣＭＯ
Ｓインバータと、ＰＭＯＳトランジスタＰ１４およびＮ
ＭＯＳトランジスタＮ１４からなる第２のＣＭＯＳイン
バータとを備えており、以下同様である。各インバータ
は伝達ゲートを介して順次縦続接続されている。すなわ
ち、トランジスタＰ１１およびＮ１１からなるインバー
タの出力は第１の伝達ゲートＴ１を介してトランジスタ
Ｐ１２およびＮ１２からなるインバータの入力に接続さ
れており、トランジスタＰ１２，Ｎ１２からなるインバ
ータの出力は第２の伝達ゲートＴ２を介してトランジス
タＰ１３，Ｎ１３からなるインバータの入力に接続され
ており、トランジスタＰ１３，Ｎ１３からなるインバー
タの出力は第３の伝達ゲートＴ３を介してトランジスタ
Ｐ１４，Ｎ１４からなるインバータの入力に接続され、
以下同様である。
るダイナミックシフトレジスタの他の構成例を示す。図
４のダイナミックシフトレジスタは、各回路段ごとに２
個のＣＭＯＳインバータを備えている。すなわち、第１
の回路段はＰＭＯＳトランジスタＰ１１とＮＭＯＳトラ
ンジスタＮ１１からなる第１のＣＭＯＳインバータと、
ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジス
タＮ１２からなる第２のＣＭＯＳインバータとを有して
いる。第２の回路段は、ＰＭＯＳトランジスタＰ１３お
よびＮＭＯＳトランジスタＮ１３からなる第１のＣＭＯ
Ｓインバータと、ＰＭＯＳトランジスタＰ１４およびＮ
ＭＯＳトランジスタＮ１４からなる第２のＣＭＯＳイン
バータとを備えており、以下同様である。各インバータ
は伝達ゲートを介して順次縦続接続されている。すなわ
ち、トランジスタＰ１１およびＮ１１からなるインバー
タの出力は第１の伝達ゲートＴ１を介してトランジスタ
Ｐ１２およびＮ１２からなるインバータの入力に接続さ
れており、トランジスタＰ１２，Ｎ１２からなるインバ
ータの出力は第２の伝達ゲートＴ２を介してトランジス
タＰ１３，Ｎ１３からなるインバータの入力に接続され
ており、トランジスタＰ１３，Ｎ１３からなるインバー
タの出力は第３の伝達ゲートＴ３を介してトランジスタ
Ｐ１４，Ｎ１４からなるインバータの入力に接続され、
以下同様である。
【００５６】伝達ゲートＴ１，Ｔ３，…のＰＭＯＳトラ
ンジスタ側のゲートは内部クロック信号線ＣＰ１に接続
され、ＮＭＯＳトランジスタのゲートは内部クロック信
号線ＣＮ１に接続されている。また、伝達ゲートＴ２，
Ｔ４，…のＰＭＯＳトランジスタのゲートは内部クロッ
ク線ＣＰ２に接続され、ＮＭＯＳトランジスタのゲート
は内部クロック信号線ＣＮ２に接続されている。
ンジスタ側のゲートは内部クロック信号線ＣＰ１に接続
され、ＮＭＯＳトランジスタのゲートは内部クロック信
号線ＣＮ１に接続されている。また、伝達ゲートＴ２，
Ｔ４，…のＰＭＯＳトランジスタのゲートは内部クロッ
ク線ＣＰ２に接続され、ＮＭＯＳトランジスタのゲート
は内部クロック信号線ＣＮ２に接続されている。
【００５７】図４のダイナミックシフトレジスタは、図
３のものと同様に、インバータＩＮＶ２、ＯＲゲートＯ
Ｒ１，ＯＲ２からなる同時活性化回路を備えており、ま
たＯＲゲートＯＲ１，ＯＲ２の出力をそれぞれ反転して
内部クロック信号線ＣＰ２，ＣＰ１に供給するインバー
タＩＮＶ４，ＩＮＶ３を備えている。ＯＲゲートＯＲ
１，ＯＲ２の出力はまた内部クロック信号線ＣＮ２，Ｃ
Ｎ１に接続されている。
３のものと同様に、インバータＩＮＶ２、ＯＲゲートＯ
Ｒ１，ＯＲ２からなる同時活性化回路を備えており、ま
たＯＲゲートＯＲ１，ＯＲ２の出力をそれぞれ反転して
内部クロック信号線ＣＰ２，ＣＰ１に供給するインバー
タＩＮＶ４，ＩＮＶ３を備えている。ＯＲゲートＯＲ
１，ＯＲ２の出力はまた内部クロック信号線ＣＮ２，Ｃ
Ｎ１に接続されている。
【００５８】図４のダイナミックシフトレジスタにおい
ては、初期化パルスφＩＮＴがＬレベルの場合には、Ｏ
ＲゲートＯＲ１およびＯＲ２の出力はそれぞれクロック
パルスφＣＫおよび該クロックパルスφＣＫを反転した
反転クロックパルスが出力される。これらのクロックパ
ルスφＣＫおよびその反転クロックパルスがそれぞれ内
部クロック信号線ＣＮ２およびＣＮ１に供給される。ま
た、ＯＲゲートＯＲ１，ＯＲ２からそれぞれ出力される
クロックパルスφＣＫおよびその反転クロックパルスが
それぞれさらにインバータＩＮＶ４，ＩＮＶ３によって
反転されてそれぞれ内部クロック信号線ＣＰ２，ＣＰ１
に供給される。すなわち内部クロック信号線ＣＰ２には
クロック信号φＣＫを反転したクロックパルスが、内部
クロック信号線ＣＰ１にはクロックパルスφＣＫが供給
される。
ては、初期化パルスφＩＮＴがＬレベルの場合には、Ｏ
ＲゲートＯＲ１およびＯＲ２の出力はそれぞれクロック
パルスφＣＫおよび該クロックパルスφＣＫを反転した
反転クロックパルスが出力される。これらのクロックパ
ルスφＣＫおよびその反転クロックパルスがそれぞれ内
部クロック信号線ＣＮ２およびＣＮ１に供給される。ま
た、ＯＲゲートＯＲ１，ＯＲ２からそれぞれ出力される
クロックパルスφＣＫおよびその反転クロックパルスが
それぞれさらにインバータＩＮＶ４，ＩＮＶ３によって
反転されてそれぞれ内部クロック信号線ＣＰ２，ＣＰ１
に供給される。すなわち内部クロック信号線ＣＰ２には
クロック信号φＣＫを反転したクロックパルスが、内部
クロック信号線ＣＰ１にはクロックパルスφＣＫが供給
される。
【００５９】したがって、クロックパルスφＣＫがＨレ
ベルの場合は、伝達ゲートＴ２，Ｔ４，…が導通し、ク
ロックパルスφＣＫがＬレベルの場合は伝達ゲートＴ
１，Ｔ３，…が導通する。すなわちクロック信号φＣＫ
によって伝達ゲートＴ１，Ｔ２，Ｔ３，Ｔ４，…が交互
に導通、非導通とされる。これによって、スタートパル
スφＳＴが、周知のごとく、順次後続の回路段へと伝達
されシフト動作が行なわれる。
ベルの場合は、伝達ゲートＴ２，Ｔ４，…が導通し、ク
ロックパルスφＣＫがＬレベルの場合は伝達ゲートＴ
１，Ｔ３，…が導通する。すなわちクロック信号φＣＫ
によって伝達ゲートＴ１，Ｔ２，Ｔ３，Ｔ４，…が交互
に導通、非導通とされる。これによって、スタートパル
スφＳＴが、周知のごとく、順次後続の回路段へと伝達
されシフト動作が行なわれる。
【００６０】これに対し、初期化パルスφＩＮＴがＨレ
ベルの場合は、ＯＲゲートＯＲ１，ＯＲ２の出力は共
に、クロックパルスφＣＫのレベルにかかわらず、Ｈレ
ベルとなる。このため、内部クロック信号線ＣＮ１，Ｃ
Ｎ２は共にＨレベル、内部クロック信号線ＣＰ１，ＣＰ
２は共にＬレベルとなり、全ての伝達ゲートＴ１，Ｔ
２，Ｔ３，Ｔ４，…が導通する。すなわち、全ての回路
段のインバータが直接縦続接続されることになる。した
がって、スタートパルスφＳＴが順次反転されながら各
インバータによって直接伝達される。したがって、図４
の回路においても各回路段を瞬時にリセットあるいはプ
リセットすることが可能になる。
ベルの場合は、ＯＲゲートＯＲ１，ＯＲ２の出力は共
に、クロックパルスφＣＫのレベルにかかわらず、Ｈレ
ベルとなる。このため、内部クロック信号線ＣＮ１，Ｃ
Ｎ２は共にＨレベル、内部クロック信号線ＣＰ１，ＣＰ
２は共にＬレベルとなり、全ての伝達ゲートＴ１，Ｔ
２，Ｔ３，Ｔ４，…が導通する。すなわち、全ての回路
段のインバータが直接縦続接続されることになる。した
がって、スタートパルスφＳＴが順次反転されながら各
インバータによって直接伝達される。したがって、図４
の回路においても各回路段を瞬時にリセットあるいはプ
リセットすることが可能になる。
【００６１】なお、上述の説明においては、ダイナミッ
クシフトレジスタとして２種類のものにつき説明した
が、本発明には種々の形式のダイナミックシフトレジス
タを使用できることは明らかである。すなわち、各回路
段が２段１組のダイナミック形インバータ回路で構成さ
れており、片方が実質的に活性状態のとき、他方は実質
的に不活性状態として入力信号を順次後続の回路段に伝
達する形式のダイナミックシフトレジスタであれば本発
明は適用できる。これらの場合、２段１組のダイナミッ
ク形インバータを同時に活性化し、複数回路段にわたり
入力信号を直接後続の回路段に伝達し、リセットやプリ
セットを強制的に瞬時に行なわせることができる。
クシフトレジスタとして２種類のものにつき説明した
が、本発明には種々の形式のダイナミックシフトレジス
タを使用できることは明らかである。すなわち、各回路
段が２段１組のダイナミック形インバータ回路で構成さ
れており、片方が実質的に活性状態のとき、他方は実質
的に不活性状態として入力信号を順次後続の回路段に伝
達する形式のダイナミックシフトレジスタであれば本発
明は適用できる。これらの場合、２段１組のダイナミッ
ク形インバータを同時に活性化し、複数回路段にわたり
入力信号を直接後続の回路段に伝達し、リセットやプリ
セットを強制的に瞬時に行なわせることができる。
【００６２】次に、図５は、本発明の別の実施態樣に係
わる固体撮像装置の回路構成を示す。図５においても前
記図１と同じ部分は同じ参照数字で示されている。ま
た、図５の固体撮像装置では、前記図２の固体撮像装置
における各列ラインＬＶ１，ＬＶ２，ＬＶ３がそれぞれ
プルアップ用のＭＯＳトランジスタなどで構成されるス
イッチ素子ＱＰＵ１，ＱＰＵ２，ＱＰＵ３を介して所定
のバイアス電圧ＶＰＵに接続されている。各スイッチ素
子ＱＰＵ１，ＱＰＵ２，ＱＰＵ３のゲートは共通に接続
され所定の制御信号φＰＵが供給できるよう構成されて
いる。また、バイアス電圧ＶＰＵは増幅素子ＱＡのゲー
トが増幅素子ＱＡの読み出し電圧ＶＧＨであっても該増
幅素子ＱＡがカットオフする電圧とされる。その他の部
分は図２の回路と同じであり、同じ部分には同じ参照数
字および参照符号が付されている。
わる固体撮像装置の回路構成を示す。図５においても前
記図１と同じ部分は同じ参照数字で示されている。ま
た、図５の固体撮像装置では、前記図２の固体撮像装置
における各列ラインＬＶ１，ＬＶ２，ＬＶ３がそれぞれ
プルアップ用のＭＯＳトランジスタなどで構成されるス
イッチ素子ＱＰＵ１，ＱＰＵ２，ＱＰＵ３を介して所定
のバイアス電圧ＶＰＵに接続されている。各スイッチ素
子ＱＰＵ１，ＱＰＵ２，ＱＰＵ３のゲートは共通に接続
され所定の制御信号φＰＵが供給できるよう構成されて
いる。また、バイアス電圧ＶＰＵは増幅素子ＱＡのゲー
トが増幅素子ＱＡの読み出し電圧ＶＧＨであっても該増
幅素子ＱＡがカットオフする電圧とされる。その他の部
分は図２の回路と同じであり、同じ部分には同じ参照数
字および参照符号が付されている。
【００６３】図５の固体撮像装置において画素のリセッ
トを行なう場合には、図２の場合と同様に、垂直走査回
路５の全段をプリセットし、第１の垂直走査回路φＴＲ
１〜ＴＲ３を全画素の転送用スイッチＱＴに加えて該転
送用スイッチＱＴをオンとする。また制御信号φＰＧを
加えて全画素のリセットスイッチＱＲＳＴをオンにす
る。このとき、第２の垂直走査信号φＲＤ１〜φＲＤ３
の電圧は各画素部の増幅素子ＱＡの読み出し電圧ＶＧＨ
とする。
トを行なう場合には、図２の場合と同様に、垂直走査回
路５の全段をプリセットし、第１の垂直走査回路φＴＲ
１〜ＴＲ３を全画素の転送用スイッチＱＴに加えて該転
送用スイッチＱＴをオンとする。また制御信号φＰＧを
加えて全画素のリセットスイッチＱＲＳＴをオンにす
る。このとき、第２の垂直走査信号φＲＤ１〜φＲＤ３
の電圧は各画素部の増幅素子ＱＡの読み出し電圧ＶＧＨ
とする。
【００６４】さらに、このとき、制御信号φＰＵにより
各列のプルアップ用スイッチ素子ＱＰＵをオンとして各
列ラインＬＶ１〜ＬＶ３を前記バイアス電圧ＶＰＵにバ
イアスする。このバイアス電圧ＶＰＵは、前述のよう
に、増幅素子ＱＡのゲートが読み出し電圧ＶＧＨであっ
ても増幅素子ＱＡがカットオフする電圧とする。これに
よって、増幅素子ＱＡをカットオフした状態でフォトダ
イオードＰＤの残留電荷を転送素子ＱＴおよびリセット
素子ＱＲＳＴを介して放出し、画素のリセットが行なわ
れる。そして、この場合フォトダイオードＰＤは増幅素
子ＱＡの読み出し電圧ＶＧＨに逆バイアスされた状態に
リセットされる。しかしながら、プルアップ用のスイッ
チ素子ＱＰＵによって、各増幅素子ＱＡのソース電圧が
前記バイアス電圧ＶＰＵになっており、増幅素子ＱＡに
は電流が流れない。すなわち、リセット時の過大なラッ
シュ電流が防止できる。なお、信号の読み出しを行なう
場合は、プルアップ用のスイッチ素子ＱＰＵをカットオ
フとした状態で前記図２の固体撮像装置の場合と同様に
行なう。
各列のプルアップ用スイッチ素子ＱＰＵをオンとして各
列ラインＬＶ１〜ＬＶ３を前記バイアス電圧ＶＰＵにバ
イアスする。このバイアス電圧ＶＰＵは、前述のよう
に、増幅素子ＱＡのゲートが読み出し電圧ＶＧＨであっ
ても増幅素子ＱＡがカットオフする電圧とする。これに
よって、増幅素子ＱＡをカットオフした状態でフォトダ
イオードＰＤの残留電荷を転送素子ＱＴおよびリセット
素子ＱＲＳＴを介して放出し、画素のリセットが行なわ
れる。そして、この場合フォトダイオードＰＤは増幅素
子ＱＡの読み出し電圧ＶＧＨに逆バイアスされた状態に
リセットされる。しかしながら、プルアップ用のスイッ
チ素子ＱＰＵによって、各増幅素子ＱＡのソース電圧が
前記バイアス電圧ＶＰＵになっており、増幅素子ＱＡに
は電流が流れない。すなわち、リセット時の過大なラッ
シュ電流が防止できる。なお、信号の読み出しを行なう
場合は、プルアップ用のスイッチ素子ＱＰＵをカットオ
フとした状態で前記図２の固体撮像装置の場合と同様に
行なう。
【００６５】上記図２および図５の固体撮像装置におい
て、各画素の受光素子の特性としては、リセット時に完
全空乏化されるよう構成することが望ましい。しかしな
がら、そのような受光素子を構成するよう製造プロセス
条件を設定すると、増幅素子ＱＡを構成するＪＦＥＴの
特性が充分でない場合があり、逆にＪＦＥＴの特性を重
視すると受光素子の完全空乏化が達成できないことがあ
る。したがって、受光素子のフォトダイオードと増幅素
子のＪＦＥＴ特性が共に所望の特性に両立できる場合に
は、前記図２の構成とするのが望ましく、両立が困難ま
たは不可能な場合には図５の構成とするのが望ましい。
て、各画素の受光素子の特性としては、リセット時に完
全空乏化されるよう構成することが望ましい。しかしな
がら、そのような受光素子を構成するよう製造プロセス
条件を設定すると、増幅素子ＱＡを構成するＪＦＥＴの
特性が充分でない場合があり、逆にＪＦＥＴの特性を重
視すると受光素子の完全空乏化が達成できないことがあ
る。したがって、受光素子のフォトダイオードと増幅素
子のＪＦＥＴ特性が共に所望の特性に両立できる場合に
は、前記図２の構成とするのが望ましく、両立が困難ま
たは不可能な場合には図５の構成とするのが望ましい。
【００６６】
【実施例】なお、上記図２および図５における固体撮像
装置において、各電源および信号の電圧は具体的には次
のように設定して高結果が得られる。すなわち電源電圧
ＶＤＤ＝５Ｖ、ＶＥＥ＝０Ｖの条件で、前記各画素の増
幅素子ＱＡがオンになって活性化する読み出し電圧ＶＧ
Ｈ＝−１Ｖとする。そして、前記図２の構成における、
リセット時に各画素のリセット素子のドレインに供給さ
れる第２の垂直走査信号φＲＤの電圧ＶＧＬは例えば−
３Ｖでよい。また、前記図５の構成における各画素をカ
ットオフするためのバイアス電圧ＶＰＵは増幅素子ＱＡ
のゲート電圧がＶＧＨ＝−１Ｖであっても該増幅素子Ｑ
Ａがカットオフする電圧、例えば＋１Ｖ以上とする。
装置において、各電源および信号の電圧は具体的には次
のように設定して高結果が得られる。すなわち電源電圧
ＶＤＤ＝５Ｖ、ＶＥＥ＝０Ｖの条件で、前記各画素の増
幅素子ＱＡがオンになって活性化する読み出し電圧ＶＧ
Ｈ＝−１Ｖとする。そして、前記図２の構成における、
リセット時に各画素のリセット素子のドレインに供給さ
れる第２の垂直走査信号φＲＤの電圧ＶＧＬは例えば−
３Ｖでよい。また、前記図５の構成における各画素をカ
ットオフするためのバイアス電圧ＶＰＵは増幅素子ＱＡ
のゲート電圧がＶＧＨ＝−１Ｖであっても該増幅素子Ｑ
Ａがカットオフする電圧、例えば＋１Ｖ以上とする。
【００６７】
【発明の効果】以上のように、本発明によれば、固体撮
像装置において、リセットを行なう場合に各画素の増幅
素子をカットオフした状態で受光素子のリセットを行な
うよう構成したから、多数の画素を含む固体撮像装置に
おい全画素を同時にリセットする場合にも過大なラッシ
ュ電流が発生することを防止できる。したがって、ラッ
シュ電流による固体撮像装置の信頼性の低下が防止でき
ると共に、ラッシュ電流によるチップ内各部の電圧変動
によって固体撮像装置に悪影響を与えることが防止さ
れ、固体撮像装置が本来の性能を発揮することが可能に
なる。このような固体撮像装置は、例えばシャッタを切
った瞬間に全画素同時リセットが必要な電子スチルカメ
ラなどに使用して好結果を得ることができる。
像装置において、リセットを行なう場合に各画素の増幅
素子をカットオフした状態で受光素子のリセットを行な
うよう構成したから、多数の画素を含む固体撮像装置に
おい全画素を同時にリセットする場合にも過大なラッシ
ュ電流が発生することを防止できる。したがって、ラッ
シュ電流による固体撮像装置の信頼性の低下が防止でき
ると共に、ラッシュ電流によるチップ内各部の電圧変動
によって固体撮像装置に悪影響を与えることが防止さ
れ、固体撮像装置が本来の性能を発揮することが可能に
なる。このような固体撮像装置は、例えばシャッタを切
った瞬間に全画素同時リセットが必要な電子スチルカメ
ラなどに使用して好結果を得ることができる。
【図１】本発明に係わる固体撮像素子の概略の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の第１の実施形態に係わる固体撮像装置
の詳細な構成を示す電気回路図である。
の詳細な構成を示す電気回路図である。
【図３】本発明に係わる固体撮像装置の走査回路に使用
可能なシフトレジスタの構成を示す電気回路図である。
可能なシフトレジスタの構成を示す電気回路図である。
【図４】本発明に係わる固体撮像素子の走査回路に使用
可能なシフトレジスタの他の構成を示す電気回路図であ
る。
可能なシフトレジスタの他の構成を示す電気回路図であ
る。
【図５】本発明の第２の実施形態に係わる固体撮像素子
の詳細な構成を示す電気回路図である。
の詳細な構成を示す電気回路図である。
【図６】従来の固体撮像装置の構成を示す電気回路図で
ある。
ある。
１ 画素 ３ 画素部 ５ 垂直走査回路（ＶＳＲ） ７ 水平読み出し部 ９ 水平走査回路（ＨＳＲ） ＰＤ１１，…，ＰＤ３３ フォトダイオード ＱＴ１１，…，ＱＴ３３ 転送素子 ＱＡ１１，…，ＱＡ３３ 増幅素子 ＱＲＳＴ１１，…，ＱＲＳＴ３３ リセット素子 ＣＳＶ１，…，ＣＳＶ３ 定電流源 ＱＴＣ１，…，ＱＴＣ３ 読み出しゲートトランジスタ ＣＴ１，…，ＣＴ３ 蓄積用容量 ＱＨ１，…，ＱＨ３ 水平読み出し用スイッチ素子 ＱＰＵ１，…，ＱＰＵ３ プルアップ用スイッチ素子
Claims (5)
- 【請求項１】 光電変換を行なう複数の画素と、前記複
数の画素を順次選択して読み出すための走査回路を具備
する固体撮像装置において、 前記走査回路は、複数の回路段が継続接続されて構成さ
れ所定の制御信号の入力に応じて前記複数の回路段の出
力をほぼ同時に所定の論理状態に設定可能なシフトレジ
スタを備え、 前記画素は各々少なくとも光信号に応じた信号電荷を蓄
積する受光素子と、該受光素子に蓄積された信号電荷を
増幅する増幅素子とを備え、かつ前記走査回路のシフト
レジスタの複数の回路段の出力を前記所定の論理状態に
設定することによって複数の画素を選択するとともに、
選択した複数の画素において前記増幅素子をカットオフ
した状態で前記受光素子の電荷をリセットすることによ
りリセット時のラッシュ電流を低減したことを特徴とす
る固体撮像装置。 - 【請求項２】 前記各々の画素は、さらに、前記受光素
子に蓄積された信号電荷を前記増幅素子の制御電極に転
送する転送素子と、前記増幅素子の制御電極の電荷をリ
セットするリセット素子とを具備し、前記転送素子およ
び前記リセット素子を共にオンとして受光素子の電荷を
リセットすることを特徴とする請求項１に記載の固体撮
像装置。 - 【請求項３】 さらに、前記転送素子およびリセット素
子を共にオンとして受光素子の電荷をリセットする際
に、前記増幅素子にバイアス電圧を印加して前記増幅素
子をカットオフ状態に保持するためのバイアス電圧印加
手段を含むことを特徴とする請求項２に記載の固体撮像
装置。 - 【請求項４】 行および列方向に２次元状に配置され各
々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
変換手段からなる複数の画素と、列方向に配列された各
画素の出力端子を共通に接続した各列ライン毎に設けら
れた定電流回路と、前記画素を選択駆動する水平及び垂
直各走査回路とを有する固体撮像装置において、 前記垂直走査回路は複数の回路段が継続接続されて構成
され所定の制御信号の入力に応じて前記複数の回路段の
出力をほぼ同時に所定の論理状態に設定可能なシフトレ
ジスタを備え、 前記画素は各々、光信号に応じた信号電荷を蓄積する受
光素子と、該受光素子に蓄積された信号電荷を増幅する
増幅素子と、前記受光素子に蓄積された信号電荷を前記
増幅素子の制御電極に転送する転送素子と、前記増幅素
子の制御電極の電荷をリセットするリセット素子とを具
備し、各行の画素の転送素子の制御電極は共通に対応す
る行ラインに接続され、各行の行ラインは前記垂直走査
回路の対応回路段に接続され、すべての画素のリセット
素子の制御電極は共通にリセット制御信号入力端子に接
続され、かつ前記垂直走査回路のシフトレジスタの複数
の回路段の出力を前記所定の論理状態に設定することに
よって前記各行ラインを介してすべての転送素子をオン
とし、かつ前記リセット制御信号をすべての画素のリセ
ット素子に加えることによって全画素のリセット素子を
オンとし、受光素子の電荷を転送素子およびリセット素
子を介してリセットするとともに、このリセットの際に
オンとなったリセット素子を介して増幅素子の制御電極
に該増幅素子をカットオフ状態とする電圧を印加するこ
とにより、リセット時のラッシュ電流を低減したことを
特徴とする固体撮像装置。 - 【請求項５】 行および列方向に２次元状に配置され各
々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
変換手段からなる複数の画素と、列方向に配列された各
画素の出力端子を共通に接続した各列ライン毎に設けら
れた定電流回路と、前記画素を選択駆動する水平及び垂
直各走査回路とを有する固体撮像装置において、 前記垂直走査回路は複数の回路段が継続接続されて構成
され所定の制御信号の入力に応じて前記複数の回路段の
出力をほぼ同時に所定の論理状態に設定可能なシフトレ
ジスタを備え、 前記画素は各々、光信号に応じた信号電荷を蓄積する受
光素子と、該受光素子に蓄積された信号電荷を増幅する
増幅素子と、前記受光素子に蓄積された信号電荷を前記
増幅素子の制御電極に転送する転送素子と、前記増幅素
子の制御電極の電荷をリセットするリセット素子とを具
備し、各行の画素の転送素子の制御電極は共通に対応す
る行ラインに接続され、各行の行ラインは前記垂直走査
回路の対応回路段に接続され、すべての画素のリセット
素子の制御電極は共通にリセット制御信号入力端子に接
続され、 各列ラインは、各列ラインに接続された画素の増幅素子
をカットオフ状態にするために各列ラインを介して増幅
素子にバイアス電圧を印加する手段を備え、かつ前記垂
直走査回路のシフトレジスタの複数の回路段の出力を前
記所定の論理状態に設定することによって前記各行ライ
ンを介してすべての転送素子をオンとし、かつ前記リセ
ット制御信号をすべての画素のリセット素子に加えるこ
とによって全画素のリセット素子をオンとし、受光素子
の電荷を転送素子およびリセット素子を介してリセット
するとともに、このリセットの際に前記バイアス電圧印
加手段によって全画素の増幅素子をカットオフ状態とす
ることにより、リセット時のラッシュ電流を低減したこ
とを特徴とする固体撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22104895A JP3513996B2 (ja) | 1995-08-07 | 1995-08-07 | 固体撮像装置 |
| US08/572,796 US5719626A (en) | 1994-12-16 | 1995-12-15 | Solid-state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22104895A JP3513996B2 (ja) | 1995-08-07 | 1995-08-07 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951480A true JPH0951480A (ja) | 1997-02-18 |
| JP3513996B2 JP3513996B2 (ja) | 2004-03-31 |
Family
ID=16760683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22104895A Expired - Lifetime JP3513996B2 (ja) | 1994-12-16 | 1995-08-07 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3513996B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905971A2 (en) * | 1997-09-29 | 1999-03-31 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
| WO1999033259A1 (en) * | 1997-12-18 | 1999-07-01 | Simage Oy | Device for imaging radiation |
| JP2007019706A (ja) * | 2005-07-06 | 2007-01-25 | Konica Minolta Holdings Inc | 撮像装置 |
| JP2008177593A (ja) * | 2008-02-18 | 2008-07-31 | Sony Corp | 固体撮像素子及びカメラ装置 |
| JP2008244965A (ja) * | 2007-03-28 | 2008-10-09 | Seiko Epson Corp | 検出装置、その駆動方法、および電子機器 |
| JP2008283593A (ja) * | 2007-05-14 | 2008-11-20 | Konica Minolta Holdings Inc | 固体撮像装置 |
| US8513710B2 (en) | 2002-10-17 | 2013-08-20 | Sony Corporation | Solid-state imaging device and control method for same |
-
1995
- 1995-08-07 JP JP22104895A patent/JP3513996B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905971A2 (en) * | 1997-09-29 | 1999-03-31 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
| EP0905971A3 (en) * | 1997-09-29 | 2000-04-05 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
| KR100325954B1 (ko) * | 1997-09-29 | 2002-05-09 | 미다라이 후지오 | 광전변환장치 |
| US7221397B1 (en) | 1997-09-29 | 2007-05-22 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus which avoids certain shading effects |
| WO1999033259A1 (en) * | 1997-12-18 | 1999-07-01 | Simage Oy | Device for imaging radiation |
| US8513710B2 (en) | 2002-10-17 | 2013-08-20 | Sony Corporation | Solid-state imaging device and control method for same |
| US8547463B2 (en) | 2002-10-17 | 2013-10-01 | Sony Corporation | Solid-state imaging device and control method for same |
| JP2007019706A (ja) * | 2005-07-06 | 2007-01-25 | Konica Minolta Holdings Inc | 撮像装置 |
| JP4635748B2 (ja) * | 2005-07-06 | 2011-02-23 | コニカミノルタホールディングス株式会社 | 撮像装置 |
| JP2008244965A (ja) * | 2007-03-28 | 2008-10-09 | Seiko Epson Corp | 検出装置、その駆動方法、および電子機器 |
| JP2008283593A (ja) * | 2007-05-14 | 2008-11-20 | Konica Minolta Holdings Inc | 固体撮像装置 |
| JP2008177593A (ja) * | 2008-02-18 | 2008-07-31 | Sony Corp | 固体撮像素子及びカメラ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3513996B2 (ja) | 2004-03-31 |
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