JPH0951477A

JPH0951477A - 外部同期型ｃｃｄ制御装置

Info

Publication number: JPH0951477A
Application number: JP7201010A
Authority: JP
Inventors: Hiroya Nishimoto; 博也西本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-08-07
Filing date: 1995-08-07
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】外部同期型ＣＣＤカメラにおいて、外部トリ
ガ入力直後の１フィールドの映像を正確に抽出するこ
と。【解決手段】ＣＣＤ制御部４において、駆動回路10に
入力される読出しパルス610の信号線に、Ｖリセット後
最初の読出しパルス610のみが通過するように設定及び
制御される読出しタイミング設定回路43及び読出しパル
ス用ゲート81が挿入される。また、電子シャッタ方式の
場合、読出しパルスの発生時点を時間基準とする露光時
間生成回路42に代えて、内部ＶＤ400の発生時点又はＶ
リセットの時点のいずれか一方を時間基準とするクイッ
クモード露光時間生成回路42aが使用される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＡ（factory au
tomation）における工程監視用カメラや製品検査用カメ
ラにおいて、高速で画像処理するためのＣＣＤ（電荷結
合素子）カメラの制御装置に関する。

【０００２】

【従来の技術】ＣＣＤ撮像素子(３)は、周知のように、
主に受光部(30)、垂直レジスタ(31)及び水平レジスタ(3
2)から構成され、図３のように配列される。ＣＣＤ撮像
素子(３)に光が入射されると、各受光部(30)において光
電変換により電荷を生じ、蓄積される。該電荷は、短い
周期で発生する読出しパルス(610a)により、受光部(30)
毎に対応する垂直レジスタ(31)へ転送され、垂直転送パ
ルス(600a)により垂直転送方向に転送され、水平転送パ
ルス(630a)により水平レジスタ(32)から信号処理回路(1
1)へ転送されて、映像出力される。また、電気的に露光
時間を調節する電子シャッタ方式では、前回の読出しパ
ルス(610a)の後、露光開始時点までは、ＣＣＤ撮像素子
(３)に掃捨てパルス(620a)を入力し続けることにより、
受光部(30)にて発生する電荷をオーバーフロードレイン
へ掃き捨てて該電荷の蓄積をなくし、露光開始時点から
読出しパルス(610a)の発生時点までの期間は、該掃捨て
パルス(620a)の入力を停止することにより、該期間に受
光部(30)にて発生する電荷のみが垂直レジスタ(31)へ転
送され、水平レジスタ(32)及び信号処理回路(11)を介し
て映像出力される。よって、掃捨てパルス(620a)の入力
を停止した後、読出しパルス(610a)が到来するまでの期
間Ｂが露光時間となる。

【０００３】ＣＣＤ撮像素子(３)への入射光は、図２の
制御部(４)に制御され、映像出力される。ＣＣＤ撮像素
子(３)へ入力される各種パルス(6a)は、制御部(４)にて
生成された各種パルス(６)を、駆動回路(10)にてＣＣＤ
撮像素子(３)への入力に適するように電圧変換及び波形
調整されたものである。各種パルス(６)のタイミング
は、一般に、いわゆるＮＴＳＣ方式又はＰＡＬ方式と呼
ばれるＴＶ方式に同期したタイミングである。その一例
を図１０の制御部(４)及び図１１の内部ＶＤ（垂直同期
信号）(400)、内部ＨＤ（水平同期信号）(410)、掃捨て
パルス(620)及び読出しパルス(610)にて説明する。な
お、本願掲載のタイミングチャート（図５、図７、図
９、図１１及び図１３）における各種パルスのパルス幅
は、実際よりも誇張して描かれている。

【０００４】まず、内部ＶＤ生成回路(40)にて内部ＶＤ
（400）を生成し、これを垂直転送パルス生成回路(60)
に入力して、内部ＶＤ(400)に同期する垂直転送パルス
(600)を生成する。また、内部ＶＤ(400)を読出しパルス
生成回路(61)に入力して、内部ＶＤ（400）の立下り時
点ｃから所定期間Ｄ経過後に読出しパルス(610)を発生
する。次に、内部ＨＤ生成回路(41)にて、内部ＶＤ(40
0)の立下り時点ｃに同期した内部ＨＤ(410)が生成さ
れ、内部ＨＤ(410)に同期する掃捨てパルス１(621)及び
水平転送パルス(630)が、それぞれ掃捨てパルス１生成
回路(62)及び水平転送パルス生成回路(63)にて生成され
る。そして、内部ＶＤ(400)の立下り時点ｃからＴＶ方
式の１フィールド期間Ａが経過すると、内部ＨＤ生成回
路(41)により内部ＶＤ生成回路(40)が時間リセットされ
て再び内部ＶＤ(400)が立ち下がり、以下これを繰り返
す。なお、垂直転送パルス(600)及び水平転送パルス(63
0)は、本発明の装置においても従来のものをそのまま利
用するので、これ以降省略する。

【０００５】また、上記電子シャッタ方式において、掃
捨てパルス(620)は、読出しパルス(610)の発生時点
ｅ₀、ｅ、ｅ₁を時間基準とし、露光開始時点を決定する
露光時間生成回路(42)により、掃捨てパルス用ゲート(8
0)を介して前記掃捨てパルス１(621)を制御することに
より生成される。よって、読出しパルス(610)の発生時
点ｅにより、次のフィールドの露光開始時点ｄ₁が決ま
り、露光開始時点ｄ₁とその後の読出しパルス(610)の発
生時点ｅ₁との期間Ｂ₁が露光時間となる。なお、読出し
パルス(610)において、発生時点ｅと次のフィールドの
発生時点ｅ₁との期間Ｆ₁の長さは、１フィールド期間Ａ
の長さに等しい。また、読出しパルス(610)の発生時点
ｅから次のフィールドの露光開始時点ｄ₁までの期間
は、前記期間Ｆ₁から露光期間Ｂ₁を差引いた期間に等し
い。

【０００６】図２のように、外部からのトリガ信号(20
0)の入力により、上記パルスの生成を開始する外部同期
型システムにおいて、ランダムな前記トリガ(200)によ
り、瞬時に映像を取出す必要があるシステムでは、以下
のシステムが適している。すなわち、図１０の外部同期
部(５)及び図１１のように、外部ＨＤ生成回路(51)にて
生成される外部ＨＤ(510)により、ＰＬＬ回路(52)及び
ＶＣＯ回路(53)を介して、制御部(４)全体を予め同期さ
せておく。外部トリガ(200)の入力により、外部ＶＤ生
成回路(50)にて外部ＶＤ(500)が生成される。そして、
外部ＶＤ(500)の入力により、内部ＶＤ生成回路(40)に
て時間カウンタをリセット（以下「Ｖリセット」と呼
ぶ）し、内部ＶＤ(400)を立ち下げて、前述同様、各種
パルス(６)が生成される。この場合、制御部(４)全体は
外部ＨＤ(510)と同期しているため、Ｖリセットによる
内部ＶＤ(400)の立下り時点は、外部ＶＤ(500)の立下り
時点ａの直後に生じる外部ＨＤ(510)の立下り時点ｂで
ある。

【０００７】

【発明が解決しようとする課題】しかしながら、前記外
部同期型システムにおいて、さらに電子シャッタ方式を
使用しているものでは、外部トリガ(200)は、読出しパ
ルス(610)の発生時期とは関係なくランダムに入力され
るため、内部ＶＤ生成回路(40)をＶリセットして生じた
内部ＶＤ(400)の立下り時点ｃとその直前の読出しパル
ス(610)の発生時点ｅ₀との期間Ｅは不定である。そのた
め、Ｖリセット直前の読出しパルス(610)の発生時点ｅ₀
とＶリセットによる内部ＶＤ(400)の立下り時点ｃから
所定の期間Ｄ経過後に発生する読出しパルス(610)の発
生時点ｅとの期間Ｆは、前記期間Ｅと該期間Ｄの和であ
るから、同じく不定となり、１フィールド期間Ａの長さ
に等しいとは限らない。よって、Ｖリセット後の露光開
始時点ｄも不定となり、Ｖリセット直後の１フィールド
の露光時間Ｂも不定となる。その結果、Ｖリセット直後
の１フィールドの映像信号は、Ｖリセット入力毎に露光
時間が変化するため、映像を画像処理して画像比較する
ことが不可能である。

【０００８】また、一般の電子シャッタ付ＩＴ（インタ
ーライン転送）型ＣＣＤ撮像素子の場合、図３における
垂直レジスタ(31)内の電荷全てが水平レジスタ(32)へ転
送完了するには、図１１の転送期間Ｃが必要である。そ
のため、図１１のように、前フィールドの読出しパルス
(610)の発生時点ｅ₀の後に短時間でＶリセットされるタ
イミングの場合、該発生時点ｅ₀での読出しパルス(610)
により垂直レジスタ(31)に転送されたが、水平レジスタ
(32)への転送が未完了の電荷と、Ｖリセット後の、発生
時点ｅでの読出しパルス(610)により垂直レジスタ(31)
に転送される電荷とが、垂直レジスタ(31)内にて重畳
し、Ｖリセットの直前の映像と直後の映像が重なる、い
わゆる２重写しの現象が発生するおそれがある。以上の
問題点は、Ｖリセットした直後の映像信号を画像処理す
るシステムでは非常に不都合である。本発明の目的は、
Ｖリセットした直後から所定の露光時間での映像抽出が
可能であり、また、いかなるタイミングでＶリセットが
起きても２重写しとならない、外部同期型ＣＣＤカメラ
制御装置を提供することである。

【０００９】

【課題を解決する為の手段】本発明は上記課題を解決す
るため、以下のように構成される。外部同期型ＣＣＤ制
御装置において、駆動回路に入力される読出しパルスの
信号線に、内部ＶＤ生成回路のＶリセット後、最初の読
出しパルスのみが通過するように設定及び制御される読
出しタイミング設定回路及び読出しパルス用ゲートが挿
入される。さらに、読出しパルス用ゲートが常に開いた
状態であるモードと、読出しタイミング設定回路の設定
により該ゲートを制御するモードとを切替使用可能にす
る読出しタイミング用モード切替えスイッチ回路を必要
に応じて具える。また、電子シャッタ方式の外部同期型
ＣＣＤ制御装置において、露光時間生成回路の時間基準
を、従来の読出しパルスの発生時点ではなく、内部ＶＤ
の発生時点またはＶリセットの時点のいずれか一方と
し、この時間基準に基づいてそのフィールドの露光開始
時点を決定する、クイックモード露光時間生成回路が使
用される。さらに、前記クイックモード露光時間生成回
路と共に、必要に応じて前記露光時間生成回路と前記ク
イックモード露光時間生成回路を切替使用可能にする露
光時間生成用モード切替えスイッチ回路を具える。

【００１０】

【作用及び効果】読み出しタイミング設定回路及び読出
しパルス用ゲートを使用することにより、Ｖリセット後
の最初の読出しパルスのみが駆動回路に入力され、ＣＣ
Ｄ撮像素子の垂直レジスタに電荷が転送される。そし
て、該電荷の全ては、１フィールドの期間内に水平レジ
スタから信号処理回路へ転送されるので、次のＶリセッ
ト直前には、前記垂直レジスタには電荷が残っていな
い。よって、外部からいかなるタイミングでＶリセット
しようとも、２重写しを防止することができる。また、
クイックモード露光時間生成回路を使用すると、該生成
回路は、内部ＶＤの発生時点またはＶリセットの時点の
いずれか一方を基準として時間カウントを開始するの
で、該開始時点から読出しパルスの発生時点までの期間
が一定である。よって、外部からいかなるタイミングで
トリガを入力しようとも、その直後の１フィールドから
所定の露光時間で映像を抽出することができる。さら
に、切替えスイッチを使用することで、ＣＣＤカメラ
が、前記効果を必要としないときに、一般的な用途に利
用されることができ、無駄がない。

【００１１】

【実施の形態】以下、本発明の実施形態及び実施例につ
いて図面に沿って詳細に説明する。図１は本発明装置の
使用例である。ベルトコンベア(９)上を高速で運ばれて
くる検査対象物(90)を、光センサー等のセンサー(２)が
検知すると、直ちにＣＣＤカメラ(１)が作動して撮影
し、抽出した映像を出力し、画像処理されて検査され
る。その間の時間が、該対象物(90)１個当り30分の１秒
程度であることが要請されているので、１フィールド60
分の１秒である一般のＣＣＤカメラ(１)では、対象物(9
0)の検知直後の１フィールドから正確に撮影する必要が
ある。その場合の問題点は、上記「発明が解決しようと
する課題」に示される通りである。

【００１２】上記「従来の技術」にて示した掃捨てパル
ス(620)の実際の生成方法は、掃捨てパルス１(621)の種
類により異なる。例えば、図１２(ａ)及び図１３(ａ)の
ように、掃捨てパルス１(621a)が内部ＨＤ(410)に常に
同期して発生する方式では、露光時間生成回路(42)は、
露光時間設定回路１(44)を具え、設定回路１(44)にて、
期間ＨのみＨレベルになる露光時間タイミング１(440)
を生成して、これをＯＲゲート(80a)に入力する。期間
Ｈにおいて、ゲート(80a)を閉じて、掃捨てパルス(620
a)を停止することにより、露光時間Ｂが規定される。ま
た、図１２(ｂ)及び図１３(ｂ)のように、掃捨てパルス
１(621b)が、内部ＶＤ(400)の垂直ブランキング期間Ｇ
内においては、該期間Ｇ内の最初と最後にのみ発生する
方式では、露光時間生成回路(42)は、露光時間設定回路
２(45)と掃捨てパルス２生成回路(64)を具える。該設定
回路２(45)は、前フィールドの読出しパルス(610)の発
生時点ｅ₀から露光開始時点ｆまでの期間はＨレベルに
なる露光時間タイミング２(450)を生成して、この信号
を掃捨てパルス２生成回路(64)に入力する。掃捨てパル
ス２生成回路(64)は、露光開始時点ｆでの露光時間タイ
ミング２(450)の立下りにより、掃捨てパルス２(640)を
１回発生してＡＮＤゲート(80b)に入力する。その結
果、図１３(ｂ)のような掃捨てパルス(620b)を生成し、
露光時間Ｂを規定する。

【００１３】（実施形態１）まず、図４のように、従来
の制御部(４)内に組み込まれて、従来の制御部(４)を改
良した実施形態について考える。なお、本実施形態で
は、駆動回路(10)に入力する掃捨てパルス(620)の生成
方法は図１２(ａ)の方式を使用する。制御部(4a)は、本
発明の実施形態であるが、これは、図１０に示す従来の
制御部(４)の構成に対して、クイックモード／通常モー
ド切替え(７)、該切替えスイッチ回路(70)(71)、クイッ
クモード露光時間設定回路１(44a)、読出しタイミング
設定回路(43)及び読出しパルス用ゲート(81)が以下のよ
うに追加されたものである。

【００１４】露光時間生成用モード切替えスイッチ回路
(70)の入力端子ｎ、ｑに、それぞれ通常モード、クイッ
クモード露光時間設定回路１(44b)(44a)を接続し、出力
端子に掃捨てパルス用ゲート(80a)を接続する。なお、
クイックモード露光時間設定回路１(44a)は、内部ＶＤ
(400)の立下り時点ｃを基準として時間カウントを開始
する点のみが、通常モード露光時間設定回路１(44b)と
異なる。駆動回路(10)へ入力する読出しパルス(610)の
信号線に、読出しパルス用ゲート(81)を挿入し、該ゲー
ト(81)の他の入力端子に、読出しタイミング用モード切
替えスイッチ回路(71)の出力端子を接続する。該スイッ
チ回路(71)の入力端子ｎを接地し、入力端子ｑを読出し
タイミング設定回路(43)に接続する。該設定回路(43)に
は時間基準として外部ＶＤ(500)が入力されるが、本実
施形態の制御部(4a)全体が外部ＨＤ(510)と同期してい
ることから、実際にはＶリセットの時点ｂが時間基準と
なる。さらに該設定回路(43)は、Ｖリセット後の最初の
読出しパルス(610)のみが該ゲート(81)を通過するよう
に、すなわち本実施形態では図５のように、Ｖリセット
の時点ｂからその後の最初の読出しパルス(610)の発生
時点ｅ直後まではＬレベル、それ以外ではＨレベルの信
号をゲート(81)に入力するように設定される。露光時間
生成用及び読出しタイミング用モード切替えスイッチ回
路(71)(70)は、モード切替えスイッチ(７)からの信号(7
00)により、通常モードでは端子ｎに、クイックモード
では端子ｑにそれぞれ切替わるように設定される。

【００１５】上記のように構成された制御部(4a)につい
て、モード切替えスイッチ(７)により、通常モードに切
り替わると、モード切替えスイッチ回路(70)(71)が端子
ｎに接続されて従来のＣＣＤ制御が実行され、クイック
モードに切り替わると、該スイッチ回路(70)(71)が端子
ｑに接続されて以下のように動作する。クイックモード
露光時間設定回路(44a)は、内部ＶＤ(400)の立下りｃを
基準として時間カウントを開始して、図１３の期間Ｈで
掃捨てパルス用ゲート(80a)を閉じて、掃捨てパルス(62
0)の駆動回路(10)への入力を停止する。Ｖリセットされ
るまでは、読出しパルス(610)は、読出しパルス用ゲー
ト(81)が閉じた状態なので、駆動回路(10)に一切入力さ
れない。すなわち、ＣＣＤ撮像素子(３)において、掃捨
てパルス(620)により、受光部(30)に蓄積される電荷の
オーバーフローが防止され、垂直レジスタ(31)には電荷
が残っていない。このときＶリセットされると、図５の
ように、読出しタイミング設定回路(43)からの読出しタ
イミング(430)により、Ｖリセットから所定期間Ｄ経過
後発生する読出しパルス(610)のみを駆動回路(10)に入
力するように読出しパルス用ゲート(81)が開かれる。そ
して、前記読出しパルス(610)の発生後、ゲート(81)が
閉じられ、以後Ｖリセット毎に、これを繰り返す。

【００１６】よって、Ｖリセット直後の１フィールドの
期間Ａにおいてのみ、所定の露光時間Ｂ内に蓄積された
電荷による映像が抽出されるので、Ｖリセット直後の１
フィールドでも、露光時間が確定し、しかも２重写しと
ならない。さらに、安価なＩＴ型ＣＣＤ撮像素子を使用
することもできる。なお、垂直及び水平読出しタイミン
グを、ＴＶ方式に同期したタイミングよりも早いタイミ
ングにすると、より早い速度で１フィールドの画像抽出
が可能である。また、本実施形態では、駆動回路(10)に
入力する掃捨てパルス(620)の生成方法として、図１２
(ａ)の方式を使用したが、図１２(ｂ)の方式も使用で
き、さらに、両方の方式を組合せて使用することもでき
る。

【００１７】（実施形態２）次に、従来の制御部(４)を
そのまま利用して課題を解決する実施形態を示す。この
とき実施形態１と異なる問題点は、Ｖリセット時に発生
するパルスを新たに生成する必要があること、掃捨てパ
ルス１(621)の信号線を制御部(４)から外部へ引出せな
い場合に制御部(４)外部で掃捨てパルス１(621)を生成
する必要があること、及び新たな掃捨てパルス用ゲート
(83)を制御部(４)外部に設ける必要があることである。
そこで、図６のように、従来の制御部(４)に対して、実
施形態１にて追加した回路に、さらにＶリセットパルス
生成回路(54)、クイックモード掃捨てパルス１用ゲート
(82)及びクイックモード掃捨てパルス用ゲート(83)が、
以下のように追加構成される。なお、本実施形態では、
駆動回路(10)に入力する掃捨てパルス(620)の生成方法
として、図１２(ｂ)の方式を使用する。

【００１８】クイックモード／通常モード切替え(７)、
読出しタイミング用モード切替えスイッチ回路(71)及び
読出しパルス用ゲート(81)の接続は、実施形態１と同様
であるので、説明は省略する。Ｖリセットパルス生成回
路(54)は、外部ＶＤ生成回路(50)からの外部ＶＤ(500)
及び外部ＨＤ生成回路(51)からの外部ＨＤ(510)の入力
により、Ｖリセット時に発生するパルス（以下Ｖリセッ
トパルスと呼ぶ）(540)を生成し、クイックモード露光
時間生成回路(42c)と読出しタイミング設定回路(43c)へ
出力する。読出しタイミング設定回路(43c)は、Ｖリセ
ットパルス(540)の入力により、実施形態１と同様に設
定された読出しタイミング(430)を読出しタイミング用
モード切替えスイッチ回路(71)へ出力し、その反転信号
をクイックモード掃捨てパルス１用ゲート(82)へ出力す
る。クイックモード掃捨てパルス１用ゲート(82)は、内
部ＨＤ(410)と、前記読出しタイミング(430)の反転信号
との入力により、掃捨てパルス１(623b)を生成して、ク
イックモード掃捨てパルス用ゲート(83)へ出力する。ク
イックモード露光時間生成回路(42c)は、本実施形態で
はクイックモード露光時間設定回路２(45c)及び掃捨て
パルス２生成回路(64c)を具え、該設定回路(45c)がＶリ
セットパルス(540)の入力によりＶリセットの時点ｂを
時間基準とすること以外は、図１２(ｂ)の方式と同様で
ある。クイックモード掃捨てパルス用ゲート(83)は、掃
捨てパルス１(623b)及び掃捨てパルス２(640c)の入力に
より、図７のように、クイックモード掃捨てパルス(62
2)が生成され、露光時間設定用モード切替えスイッチ回
路(70)へ出力される。露光時間設定用モード切替えスイ
ッチ回路(70)は、実施形態１の場合と異なり、前記掃捨
てパルス用ゲート(83)の出力側に位置し、入力端子ｑに
はクイックモード掃捨てパルス(622)を、入力端子ｎに
は従来の掃捨てパルス(620)をそれぞれ入力し、駆動回
路(10)へ出力する。

【００１９】上記のように制御部(４)に追加構成される
とき、モード切替えスイッチ(７)により、通常モードに
切り替わると、モード切替えスイッチ回路(70)(71)が端
子ｎに接続されて従来のＣＣＤ制御が実行され、クイッ
クモードに切り替わると、該スイッチ回路(70)(71)が端
子ｑに接続されて以下のように動作する。Ｖリセットさ
れるまでは、クイックモード掃捨てパルス（622）は、
クイックモード掃捨てパルス１用ゲート(82)及びクイッ
クモード掃捨てパルス用ゲート(83)により、常に内部Ｈ
Ｄ(410)に同期して駆動回路(10)に入力されるが、読出
しパルス（611）は、読出しパルス用ゲート(81)が閉じ
た状態なので、駆動回路(10)に一切入力しない。すなわ
ち、ＣＣＤ撮像素子(３)において、受光部(30)に蓄積さ
れる電荷のオーバーフローが防止され、垂直レジスタ(3
1)には電荷が残っていない。このときＶリセットされる
と、読出しタイミング設定回路(43)は、Ｖリセットパル
ス(540)によりＶリセットの時点ｂから時間カウントを
開始して、図７のように、その後の読出しパルス(611)
の発生時点ｅの直後まで、前記掃捨てパルス１用ゲート
(82)を閉じることにより掃捨てパルス１(623b)の駆動回
路(10)への入力を禁止し、読出しパルス用ゲート(81)を
開くことにより読出しパルス(610)の駆動回路(10)への
入力を許可する。さらに、前記露光時間生成回路(42c)
は、Ｖリセットパルス(540)によりＶリセットの時点ｂ
から時間カウントを開始して、図７のように、期間Ｉ経
過後掃捨てパルス２(640c)が１回生成され、駆動回路(1
0)に入力される。そして、読出しパルス(611)の発生時
点ｅ以後は、読出しタイミング設定回路(43)が、前記掃
捨てパルス１用ゲート(82)を開くことにより掃捨てパル
ス１(623b)の駆動回路(10)への入力を再開し、読出しパ
ルス用ゲート(81)を閉じることにより読出しパルス(61
1)の駆動回路(10)への入力を禁止して、以後Ｖリセット
毎にこれを繰り返す。

【００２０】よって、実施形態１同様、Ｖリセット直後
の１フィールドにおいてのみ、所定の露光時間Ｂ内に蓄
積された電荷による映像が抽出されるので、Ｖリセット
直後の１フィールドでも、露光時間が確定し、しかも２
重写しとならない。さらに、従来の制御部に上記構成要
素を追加することで、上記課題を解決できるので、市販
されているＣＣＤ制御用タイミングＩＣを利用でき、コ
ストを抑えることができる。

【００２１】なお、従来の制御部から掃捨てパルス１(6
21b)を外部へ取り出せるならば、これをクイックモード
掃捨てパルス用ゲート(83)に入力すればよく、前記掃捨
てパルス１用ゲート(82)は不要である。また、本実施形
態では、駆動回路(10)に入力する掃捨てパルス(620)の
生成方法として、図１２(ｂ)の方式を使用したが、図１
２(ａ)の方式も使用でき、さらに、両方の方式を組合せ
て使用することもできる。また、本実施形態では、クイ
ックモード露光時間生成回路(42c)には、Ｖリセットパ
ルス(540)を入力しているが、これを実施形態１同様内
部ＶＤ(400)を入力するように変更できる。さらに、本
願の実施形態１及び実施形態２では、適宜ＯＲゲート又
はＡＮＤゲートを用いたが、上記効果を実現するもので
あれば、ゲートの種類は自由に選択できる。

【００２２】

【実施例】図８は、実施形態２に関して、従来の制御部
(４)に付加すべき回路例であり、以下のように構成され
る。なお、モード切替えスイッチ(７)及びスイッチ回路
(70)(71)は省略してある。また、実際にＣＣＤ撮像素子
(３)から映像を取出す方式として、４相駆動方式で２画
素を混合読出しする方式があり、そのとき読出しパルス
は２回連続して発生する。図８では該方式での回路図を
示しており、該方式に対応して２つの読出しパルス用信
号線及び読出しパルス用ゲート(81)が配備され、最初に
発生する方を読出しパルス１とし、次に発生する方を読
出しパルス２とする。

【００２３】Ｖリセットパルス生成回路(54)では、Ｄラ
ッチ回路を利用して、外部ＶＤ(500)を入力端子Ｄに入
力し、外部ＨＤ(510)をクロック端子Ｇに反転入力する
ことにより、Ｖリセットパルス(540)を生成して、読出
しタイミング設定回路(43c)及びクイックモード露光時
間設定回路(45c)に入力する。クイックモード露光時間
設定回路(45c)及び掃捨てパルス２生成回路(64)は、単
安定マルチバイブレータであり、それぞれ実施形態２で
説明したように設定される。クイックモード掃捨てパル
ス用ゲート(83)は、２つのＮＡＮＤ回路でＡＮＤ回路を
形成する。その他、読出しパルス用ゲート(81)及びクイ
ックモード掃捨てパルス１用ゲート(82)は、図５と同様
である。

【００２４】読出しタイミング設定回路(43c)では、Ｄ
−ＦＦ（フリップフロップ）回路を利用して、出力Ｑの
初期設定をＬレベルとし、該出力Ｑがクイックモード掃
捨てパルス１用ゲート(82)に入力され、その反転出力Ｑ
Ｂが自身の入力端子Ｄ及び読出しパルス用ゲート(81)へ
出力される。さらに、Ｄ−ＦＦ回路のクロック端子CLK
に、Ｖリセットパルス(540)の立下りと、読出しパルス
用ゲート(81)を通過した読出しパルス２(611b)の立上り
とを検出するパルスを入力する。すなわち、Ｖリセット
パルス(540)をＯＲ回路とＮＯＴ回路に入力し、且つ該
ＮＯＴ回路の出力信号を該ＯＲ回路に入力することによ
り、ＯＲ回路からＶリセットパルス(540)の立下りを検
出するパルス(541)を出力する。同様に、読出しパルス
用ゲート(81)を通過した読出しパルス２(611b)をＮＡＮ
Ｄ回路とＮＯＴ回路に入力し、且つ該ＮＯＴ回路の出力
信号を該ＮＡＮＤ回路に入力することにより、ＮＡＮＤ
回路から前記読出しパルス２(611b)の立上りを検出する
パルス(611c)を出力する。そして、前記２つのパルス(5
41)(611c)を別のＮＡＮＤ回路に入力して、その出力信
号(431)を、Ｄ−ＦＦ回路のクロック端子CLKに入力す
る。以上により、実施形態２と同様の読出しタイミング
(430)をＤ−ＦＦ回路にて生成することができる。

【００２５】上記のように構成された回路に対しＶリセ
ットされると、図９のように、Ｖリセットパルス(540)
の立下りによりクイックモード露光時間タイミング２(4
50c)が立ち上がり、所定期間Ｊ経過後の該露光時間タイ
ミング(450c)の立下りにより掃捨てパルス２(640c)が発
生する。また、Ｖリセットパルス(540)の立下りによ
り、該パルス(540)の検出パルス(541)が発生してＤ−Ｆ
Ｆ回路のCLK入力信号(431)が立ち上がり、そのＱＢ出力
である読出しタイミング(430)が立ち下がる。そして、
読出しパルス用ゲート(81)を通過した読出しパルス２(6
11b)の立上りにより、該パルス(611b)の検出パルス(611
c)が発生してＤ−ＦＦ回路のCLK入力信号(431)が再び立
ち上がり、読出しタイミング(430)を立ち上げる。以後
Ｖリセットされる毎にこれを繰り返す。

【００２６】よって、実施形態２と同様の作用及び効果
が実現できる。なお、図９では、それぞれの回路での時
間遅延を誇張して描かれている。また、本回路例では、
クイックモード露光時間設定回路(42c)に単安定マルチ
バイブレータを使用しているが、代りにカウンタ回路で
もよく、種類は問わない。同様に他の回路も上記効果及
び作用を実現できるものであれば、任意に回路を選択で
きる。

【００２７】上記実施形態及び実施例の説明は、本発明
を説明するためのものであって、特許請求の範囲に記載
の発明を限定し、或は範囲を減縮する様に解すべきでは
ない。又、本発明の各部構成は上記実施形態及び実施例
に限らず、特許請求の範囲に記載の技術的範囲内で種々
の変形が可能であることは勿論である。

【図面の簡単な説明】

【図１】本発明装置の使用状態を示す概略図である。

【図２】従来のＣＣＤ制御に関するブロック図である。

【図３】ＣＣＤ撮像素子の概略図である。

【図４】本発明の実施形態１のＣＣＤ制御に関する要部
ブロック図である。

【図５】実施形態１の読出しタイミング及び読出しパル
スに関するタイミングチャートである。

【図６】本発明の実施形態２のＣＣＤ制御に関する要部
ブロック図である。

【図７】実施形態２のＣＣＤ制御に関するタイミングチ
ャートである。

【図８】本発明の実施例のＣＣＤ制御に関する要部回路
例である。

【図９】実施例に関するタイミングチャートである。

【図１０】従来のＣＣＤ制御に関する要部ブロック図で
ある。

【図１１】ＣＣＤ制御に関するタイミングチャートであ
る。

【図１２】掃捨てパルスの制御に関する要部ブロック図
である。

【図１３】掃捨てパルスの制御に関するタイミングチャ
ートである。

【符号の説明】

３ＣＣＤ撮像素子４ＣＣＤ制御部５外部同期部 10 駆動回路 70、71 モード切替えスイッチ回路 40、400 内部ＶＤ生成回路及び内部ＶＤ 41、410 内部ＨＤ生成回路及び内部ＨＤ 42 露光時間生成回路 50、500 外部ＶＤ生成回路及び外部ＶＤ 51、510 外部ＨＤ生成回路及び外部ＨＤ 80、82、83 掃捨てパルス用ゲート 81 読出しパルス用ゲート 200 外部トリガ信号

Claims

【特許請求の範囲】

【請求項１】外部ＶＤ（垂直同期信号）生成回路(50)
は、ランダムに発生する外部からのトリガ信号(200)に
より外部ＶＤ(500)を生成し、内部ＶＤ生成回路(40)
は、前記外部ＶＤ(500)により時間リセットされて、内
部ＶＤ(400)を生成し、読出しパルス生成回路(61)は、
前記内部ＶＤ(400)の発生時点から所定期間後に読出し
パルス(610)を生成し、ＣＣＤ撮像素子(３)を駆動する
駆動回路(10)へ前記読出しパルス(610)を出力する外部
同期型ＣＣＤ制御装置において、駆動回路(10)への読出しパルス(610)の信号線に、前記
外部ＶＤ(500)による内部ＶＤ生成回路(40)の時間リセ
ットの後に発生する最初の読出しパルス(610)のみを駆
動回路(10)へ入力するように設定及び制御される読出し
タイミング設定回路(43)及び読出しパルス用ゲート(81)
を具える外部同期型ＣＣＤ制御装置。
【請求項２】読出しパルス用ゲート(81)が常に開いた
状態であるモードと、読出しタイミング設定回路(43)の
設定により該ゲート(81)を制御するモードとを切替使用
可能にする読出しタイミング用モード切替えスイッチ回
路(71)を具える請求項１記載の外部同期型ＣＣＤ制御装
置。
【請求項３】外部ＶＤ生成回路(50)は、ランダムに発
生する外部からのトリガ信号(200)により外部ＶＤ(500)
を生成し、内部ＶＤ生成回路(40)は、前記外部ＶＤ(50
0)により時間リセットされて、内部ＶＤ(400)を生成
し、読出しパルス生成回路(61)は、前記内部ＶＤ(400)
の発生時点から所定期間後に読出しパルス(610)を生成
し、露光時間生成回路(42)は、前記読出しパルス(610)
の発生時点から所定期間後の電子シャッタ方式の露光開
始時点を決定する電子シャッタ方式の外部同期型ＣＣＤ
制御装置において、前記露光時間生成回路(42)は、内部ＶＤ(400)又は前記
外部ＶＤ(500)による内部ＶＤ生成回路(40)の時間リセ
ットのうち何れか一方の発生時点から、そのフィールド
の露光開始時点を決定するクイックモード露光時間生成
回路(42a)により構成される外部同期型ＣＣＤ制御装
置。
【請求項４】クイックモード露光時間生成回路(42a)
を具え、且つ露光時間生成回路(42)と前記クイックモー
ド露光時間生成回路(42a)を切替使用可能にする露光時
間生成用モード切替えスイッチ回路(70)を具える請求項
３記載の外部同期型ＣＣＤ制御装置。
【請求項５】ＣＣＤ撮像素子(３)を駆動する駆動回路
(10)への読出しパルス(610)の信号線に、前記外部ＶＤ
(500)による内部ＶＤ生成回路(40)の時間リセットの後
に発生する最初の読出しパルス(610)のみを駆動回路(1
0)へ入力するように設定及び制御される読出しタイミン
グ設定回路(43)及び読出しパルス用ゲート(81)を具える
請求項３又は４記載の外部同期型ＣＣＤ制御装置。
【請求項６】請求項４記載のクイックモード露光時間
生成回路(42a)と露光時間生成用モード切替えスイッチ
回路(70)を具え、且つ読出しパルス用ゲート(81)が常に
開いた状態であるモードと、読出しタイミング設定回路
(43)の設定により該ゲート(81)を制御するモードとを切
替使用可能にする読出しタイミング用モード切替えスイ
ッチ回路(71)を具える請求項３乃至５の何れかに記載の
外部同期型ＣＣＤ制御装置。