JPH09510338A - クロック位置合わせ及び切り替え装置及び方法 - Google Patents

Abstract

(57)【要約】 冗長タイミング信号を受信しかつ分配する複数のタイミングサブシステム（１４、１６、１８）を有する電気通信システムにおいて（図１）、第一と第二の冗長タイミング信号（クロックＡ及びクロックＢ）の位置合わせをしかつその間で切り換える回路が提供される。この回路は、第一と第二の冗長タイミング信号（クロックＡ及びクロックＢ）を受信しかつこの冗長タイミング信号の一方をアクティブとして指定しかつその他方をインアクティブとして指定し、そしてアクティブタイミング信号を出力タイミング基準信号として供給する選択及び切り替え回路を含んでいる。さらに、この選択及び切り替え回路は、障害検出又はクロック切り替え指令に応答してアクティブ及びインアクティブタイミング信号指定及び出力タイミング基準信号を切り換える。アクティブタイミング信号は、プログラマブル遅延値を有する第一の遅延路（遅延路Ａ）に供給されて、それを遅延しかつ第一の出力タイミング信号を発生する。第二の遅延路（遅延路Ｂ）は、インアクティブ冗長タイミング信号を受信し、かつ第二の出力タイミング信号を発生する。さらにこの回路は、アクティブ及びインアクティブ出力タイミング信号を受信しかつその間の位相関係を示すステータス信号を発生する位相検出器（５０）を含んでいる。

Description

【発明の詳細な説明】 発明の名称 クロック位置合わせ及び切り替え装置及び方法 発明の技術分野 本発明は、一般的にはタイミング回路の分野に関する。特に本発明は、クロッ ク位置合わせ及び切り替え装置及び方法に関する。 発明の背景 同期回路応用において、クロック信号は最も重要である。特に、電気通信切り 替えシステムは、適切に動作し、かつディジタルデータ信号を誤りなく伝送する ために、信頼できるタイミング信号を必要とする。クロックの喪失及びフレーム の喪失のようなエラーによって生じる障害を避けるために、そしてシステム障害 診断及び試験を容易にするために、冗長タイミング信号を供給することができる 。冗長タイミング信号を使用することによって、このシステムは、アクティブタ イミング信号の誤り状態を検出したときに、後退タイミング信号によって動作す ることができる。特殊技術の者はまた、システム診断、保守管理及び／又は修理 を実行するために、タイミング信号を手動で交換することができる。高速度デー タが伝送される電気通信システムにおいて、単一ビットのエラーでさえ許容する ことはできない。一つのアクティブクロック信号から別の信号に切り換えるため に、クロック信号は、周波数及び位相において完全に同期して、データ伝送にビ ットエラーが生じるのを避けなければならないということが理解されよう。 従って、２以上のタイミング信号の間で位相をきっちりと合わせ、かつ切り換 える回路の必要性が生じている。さらに、このような回路はまた、回路動作への 温度変動の影響を補償しなければならない。 発明の概要 本発明によると、クロック位置合わせ及び切り替え装置及び方法が提供され、 かつこれは、このような能力のないシステムによって生じる欠点を除去し、或い は十分に減少させる。 本発明の一つの観点において、この回路は、冗長タイミング信号の一方をアク ティブとして、他方をインアクティブとして表示する基準選択及び切り替え回路 を包含している。このアクティブ及びインアクティブタイミング信号は、それぞ れ、プログラマブル遅延値だけタイミング信号を遅延させる第一の遅延路に提供 される。位相検出器は第一及び第二の遅延路に結合されて、遅延アクティブ及び インアクティブ出力タイミング信号を受信し、かつその間の位相関係を示すステ ータス信号を発生する。コントローラが、ステータス信号に応答してタイミング 信号の位相合わせをする第一及び第二の遅延路の遅延値を制御するため位相検出 器に結合される。 本発明の別の観点において、電気通信システムは、冗長タイミング信号を受信 しかつ分配する複数のタイミングサブシステムを備えることができる。故障が生 じるとき、又は指令されるとき、冗長タイミング信号の位置合わせをしてその間 で切り換えるための回路が提供される。タイミング信号位置合わせ及び切り替え 回路は、第一及び第二の冗長タイミング信号を受信し、かつ冗長タイミング信号 の一方をアクティブとして、他方をインアクティブとして表示し、そしてこのア クティブタイミング信号を出力タイミング基準信号として供給するための選択及 び切り替え回路を包含している。選択及び切り替え回路はさらに、故障検出又は クロック切り替え指令に応答して、アクティブとインアクティブのタイミング信 号表示を切り換え、かつタイミング基準信号を出力する。アクティブタイミング 信号がプログラマブル遅延値を有する第一の遅延路に供給され、かつこれは、そ れを遅延させ、そして第一の出力タイミング信号を発生する。第二の遅延路は、 インアクティブ冗長タイミング信号を受信し、かつ第二の出力タイミング信号を 発生する。この回路はさらに、アクティブ及びインアクティブタイミング信号を 受信し、かつその間の位相関係を示すステータス信号を発生する。この回路はさ らに、遅延路上の測定可能の温度変化の影響を測定し、かつ補償する温度補償を 提供する。 本発明のさらに別の観点において、第一と第二の冗長タイミング信号の間の位 置合わせ及び切り替えのための方法は、第一と第二のタイミング信号の一方を最 初にアクティブタイミング信号として、かつ他方をインアクティブタイミング信 号として選択するステップ、及びこのアクティブタイミング信号を出力タイミン グ基準として提供するステップとを包含している。次に、それは、アクティブと インアクティブタイミング信号の位相関係を検出し、そして、このインアクティ ブタイミング信号を、該インアクティブタイミング信号がアクティブタイミング 信号と位相が一致するまでインクリメンタルに遅延させる。この回路は、アクテ ィブタイミング信号の障害、又はクロック切り替え指令に応答して、アクティブ とインアクティブタイミング信号及び出力タイミング基準を切り換える。 図面の簡単な説明 本発明をより良く理解するために、添付図面を参照することができる。 図１は、一体化クロスコネクト切り替えシステムにおけるタイミング分配の簡 単化されたブロック図である。 図２は、本発明の一具体例の最重要のブロック図である。 図３は、アクティブクロックマルチプレクサ及び主位相検出器のブロック図で ある。 図４は、遅延路の一具体例のブロック図である。 図５は、粗遅延ステージの一具体例のより詳細なブロック図である。 図６は、中位の遅延ステージの一具体例のより詳細なブロック図である。 図７は、精細遅延ステージの一具体例のより詳細なブロック図である。 図８は、温度補償回路の一具体例の簡単化されたブロック図である。 図９は、温度補償回路の一具体例のより詳細なブロック図である。 図１０は、クロック位置合わせプロセスの一具体例の簡単化された最重要のフ ローチャートである。 図１１Ａ及びＢは、クロック位置合わせ回路のインアクティブ／マスター部分 の動作の一具体例のフローチャートを示している。 図１２は、クロック位置合わせ回路のインアクティブ／スレーブ部分の動作の 一具体例のフローチャートである。 図１３は、クロック位置合わせ回路のアクティブ部分のラップ動作の一具体例 のフローチャートである。 図１４は、温度補償プロセスの一具体例のフローチャートである。 図１５は、温度補償回路のクロック周期測定プロセスの一具体例のフローチャ ートである。 図１６は、粗〜精細遅延比測定プロセスの一具体例のフローチャートである。 図１７は、クロック位置合わせ回路の別の具体例の簡単化されたブロック図で ある。 図１８は、位相検出器の一具体例のブロック図である。 図１９は、位相検出器の位相プロセッサの一具体例のブロック図である。 図２０は、温度補償制御プロセスの一具体例のフローチャートである。 図２１は、温度検知プロセスの一具体例のフローチャートである。 図２２は、温度比計算プロセスの一具体例のフローチャートである。 発明の詳細な説明 本発明の好ましい具体例及びその利点は、多数の図面の同一及び相当する部分 に対して同じ数字を使用する図面の図１〜２０を参照することによって最も良く 理解されよう。 図１を参照すると、本発明の可能な動作環境を例示するために、一体化マルチ 構成ディジタルクロスコネクトシステムのタイミング分配系１０が示されている 。２以上の基準クロック信号１２が、ブロードバンド、ワイドバンド、及びナロ ーバンドタイミングサブシステム１４−１８に提供される。クロック及びフレー ム情報を含むことのできる基準クロック信号１２は、冗長性、及び一方が誤ると きそれらの間で切り換える能力を提供する。電気通信環境において、このような 冗長性によって提供されるシステム完全性及び信頼性は不可欠である。図示され るように、冗長基準クロック１２は、ＤＳ１スパンから低速度ユニット３０に発 生した選択ＤＳ１信号のような、ネットワークから受信した信号から得ることが でき、或いはＯＣ−３又はＯＣ−１２信号のような受信光信号から高速度ユニッ トシェルブ３２に発生したＤＳ１及びＥ１信号から得ることができる。或いは、 基準クロック１２は、一対の局タイミング源（ＢＩＴＳ）によって供給すること ができる。 各タイミングサブシステム１４−１８は、冗長基準クロックを受信し、アクテ ィブクロック信号として一つを選択し、そして選択アクティブクロックに基づい てタイミング信号を発生する。得られたタイミング信号はそれから、クロスコネ クトマトリックス２０−２４に階層的に分配される。もしアクティブクロック信 号がある障害を招くならば、そのとき、別のタイミング基準信号への切り替えを 行うことができる。タイミング信号はまた、システム保守管理、診断及び修理の ために切り換えることができる。データ伝送における誤りを避けるために、設計 上のタイミング信号切り替えが最終クロック出力に所定量以下の位相歪みを生じ るように、２つの位相ロック基準クロック信号は十分に位置合わせがされる。一 体化マルチ構成クロスコネクト環境に対して、目標は、位相歪みの発生を１ナノ 秒以下にすることである。 図２を参照すると、基準クロック１２、今後はクロックＡ及びクロックＢ、は クロック位置合わせ回路４０によって受信されて、アクティブクロック信号選択 、内部クロック信号位置合わせ、及びアクティブクロック信号切り替えを達成す る。クロック位置合わせ回路４０はアクティブクロック選択回路４２を含み、か つこれは、どの基準クロック信号がアクティブクロック信号、即ち”アクティブ クロック”であるか、そしてどの信号が非アクティブ信号、即ち”インアクティ ブクロック”信号であるのかを決定する。選択は、クロックの喪失（ＬＯＣ）、 フレームの喪失（ＬＯＦ）、及びタイミング信号の他の関連したステータス又は 状態を評価することによって実行することができる。もし現在アクティブのクロ ックが、ＬＯＣ又はＬＯＦ状態を招くならば、他の基準クロックが、エラーがな いならば、新たなアクティブクロック信号として選択される。ＬＯＣ及びＬＯＦ 状態は、この技術分野において公知の回路又は他の手段によって決定することが できる。アクティブクロック選択はまた、ここでは説明しないある他の状態に基 づいて実行することができる。或いは、アクティブクロック選択は、クロック選 択信号のようなアクティブクロック選択回路４２への制御信号入力を通して手動 で設定するか、或いは電源投入時にデフォルト選択に初期化することができる。 クロック位置合わせ回路４０はさらに、クロック位置合わせ制御回路４４を含 み、かつこれは、遅延路Ａ及び遅延路Ｂ ４６及び４８の動作をそれぞれ制御す る。プログラマブルな遅延路Ａ又はＢを使用することによって、インアクティブ クロックは、計算した値だけ遅延させられて、１ナノ秒以内にアクティブクロッ クと位相が合わせられる。アクティブクロックマルチプレクサ及び位相検出回路 ５０は、制御信号を遅延路Ａ及びＢ４６及び４８に供給して、導入される遅延量 を変化させる。制御信号は、アップ／ダウン指令、更新及び位相ロックステータ ス信号を含むことができる。プロセス、温度及び電圧（ＰＴＶ）変動は、遅延路 Ａ及びＢ４６及び４８内に各遅延要素によって導入される遅延値に影響するので 、これらの変動のための補償回路５２がさらに備えられる。温度はこの変化に影 響する主要な要素であるので、補償回路５２は今後は、温度補償回路５２として 参照する。 図３を参照すると、アクティブクロックマルチプレクサ及び位相検出回路５０ のより詳細なブロック図が示されている。マルチプレクサ１００は、遅延路Ａ及 び遅延路Ｂから出力を受信し、かつアクティブ選択回路４２からのアクティブク ロック選択信号によって制御されるようなアクティブクロックとして一方を選択 する。アクティブクロックは、好ましい遅延値を有する遅延路の支配下にある。 両方の遅延路Ａ及びＢからの同じ出力が、主位相検出器１０２に提供され、かつ これは、アクティブクロック及びインアクティブクロックの間の位相関係を決定 する。検出された位相関係に依存して、主位相検出器１０２は、アップ／ダウン Ａ、アップ／ダウンＢ、或いは位相クロックステータス信号を発生する。アップ ／ダウン信号は、相当する非アクティブ遅延路によって使用されて、この遅延路 の伝搬遅延を増加又は減少させると共に、基準クロックが１８０度の位相差でロ ックしないようにする。もしアクティブクロック及びインアクティブクロックが 位相において十分に同期しているならば、その時、位相ロックステータス信号は そのように示し、遅延のさらなる調整は不必要である。平衡状態にある、即ち、 個々のクロックエッジから略同じ時間内にロック状態及びロック外れ状態の検出 が生じる、位相検出器１０２を提供することが必要であろう。 図４を参照すると、遅延路４６及び４８のより詳細なブロック図が示されてい る。遅延路４６及び４８は、アクティブ及びインアクティブ基準クロックにプロ グラマブルな遅延を導入し、かつ、連結された一連の粗遅延ステージ１１０、中 位遅延ステージ１１２、精細遅延ステージ１１４として構成することができる。 その名称が示すように、遅延ステージ１１０−１１４は、基準クロック路内に分 解能可変の伝搬遅延値を導入することのできる遅延要素から構成される。例えば 、粗遅延ステージ１１０は、それぞれが、プロセス、温度及び電圧（ＰＴＶ）状 態に依存して遅延路内に１０−２９ナノ秒の遅延を導入することのできる一連の ２２の遅延要素を含むことができる。中位遅延ステージ１１２は、それぞれが、 典型的ＰＴＶ状態で１．４ナノ秒の遅延を持つ１５の遅延要素を含むことができ る。そして、精細遅延ステージ１１４は、それぞれが、典型的ＰＴＶ状態で０． ２ナノ秒の遅延を持つ１２８の遅延要素を含むことができる。以下に詳細に説明 する極精細モードの動作に対して、合計の精細遅延量は、一つの粗遅延よりも大 きくすべきである。 図４に示されるように、粗遅延ステージ１１０は、２つの遅延出力Ｘ及びＹを 発生し、かつここで、出力Ｘは、中位遅延ステージ１１２のクロック入力に結合 され、そして出力Ｙは、精細遅延ステージ１１４の一つのクロック入力に結合さ れる。精細遅延ステージ１１４の第二のクロック入力は、中位遅延ステージ１１ ２からのクロック出力を受信する。従って、２つの並列遅延パイプラインが形成 される。一つは、粗、中位、及び精細遅延ステージ１１０−１１４を通り、他方 は、粗及び精細遅延ステージ１１０及び１１４のみを通る。これらの２つのパイ プラインは今後は、マスタ及びスレーブ路部分として参照し、かつここで、マス タは、アクティブ遅延路上の信号と位置合わせされる信号を伝送するインアクテ ィブ遅延路内の路を示している。スレーブ路部分は、マスタ路部分上の信号と位 置合わせされる信号を伝送する路を示している。以下により詳細に説明するよう に、マスタ及びスレーブ遅延パイプラインは、事実上無制限の遅延範囲を補償す るために使用することができる。 図４に示されるように、精細遅延ステージ１１４はさらに、タップ指定レジス タ値、アクティブクロックインディケータ、及び主位相検出器ステータスを受信 する。タップ指定レジスタはアクティブクロックのための固定基準遅延値を包含 する一方、インアクティブクロックはアクティブクロックと位置合わせされる。 選ばれた遅延量は、２つのクロック基準の間の切り替えが行われるとき位相ワン ダーを最小化するために固定基準点に供給される。クロックが切り換えられると き、現在のアクティブクロック（以前はインアクティブクロック）の遅延は、タ ップ指定値にゆっくりドリフトして戻る一方、現在のインアクティブクロックは 追随して、それと位置合わせされる。選ばれた遅延量は、遅延路の遅延範囲の中 心点、又はその近くにあるであろう。アクティブクロック選択回路４２からのア クティブクロックインディケータは、各遅延路がアクティブ路として選択された かどうかをそれに知らせる。主位相検出器ステータス信号は、主位相検出器１０ ２からの更新、アップ／ダウン、及びロック出力を含むことができる。次に、精 細遅延ステージ１１４は、多数の遅延制御信号を発生して、粗及び中位遅延ステ ージ１１０及び１１２に供給する。精細遅延ステージ１１４はまた、遅延路から の精細遅延出力を出力する。 図５を参照すると、粗遅延ステージ１１０のより詳細なブロック図が示されて いる。粗遅延ステージ１１０は、遅延クロックＸ及びＹをそれぞれ供給するため に２つの出力マルチプレクサ１３０及び１３２に結合されたタップ付き粗遅延要 素１２０−１２６の配列を包含している。以下に詳細に説明するように、Ｘ及び Ｙ出力は制御されて、マスタ及びスレーブ遅延パイプラインとして使用される。 マスタ及びスレーブ遅延パイプラインの使用は交互に、クロック位置合わせ回路 ４０に、特に精細遅延分解能で無限範囲の遅延を補償する能力を提供する。出力 マルチプレクサ１３０及び１３２は粗遅延コントローラ１３４によって制御され 、かつこれは、アクティブクロック選択回路４２、アクティブクロックマルチプ レクサと位相検出器回路５０、及び精細遅延ステージ１１４から制御信号を受信 する。加えて、粗遅延コントローラ１３４は、クロック信号の間の位相ロックが 粗遅延レベルで達成されたということを示すために、粗ロックステータス信号を 発生する。 図６を参照すると、中位遅延ステージ１１２の簡単化されたブロック図が示さ れている。中位遅延ステージ１１２は中位遅延要素１４０−１４６の配列を含み 、かつこれは、粗遅延ステージ１１０からの遅延クロックＸ出力を受信し、かつ そのタップ出力は出力マルチプレクサに結合される。中位遅延コントローラ１５ ０は、中位遅延要素１４０−１４６の多重化タップ選択を制御する。中位遅延コ ントローラ１５０はまた、アクティブクロック選択回路４２、アクティブクロッ クマルチプレクサと位相検出器回路５０、及び精細遅延ステージ１１４からの制 御信号を受信する。中位ロックステータス信号は、中位遅延レベルでの位相合わ せを示す出力として供給される。 粗及び中位遅延ステージ１１０及び１１２よりも複雑な精細遅延ステージ１１ ４が、図７に示されている。精細遅延ステージ１１４は２つの遅延要素ブロック １６０及び１６２を含み、それぞれ、粗遅延ステージ１１０及び中位遅延ステー ジ１１２から遅延クロック出力を受信する。ローカル位相検出器１６６又は主位 相検出器１０２のいずれかからの、制御信号、位相ロック及びアップ／ダウンは 、スイッチ１６８を通して精細遅延ブロック１６０及び１６２に供給される。ス イッチ１６８は、マスタ／スレーブ精細遅延選択信号によって制御され、かっこ れはまた、遅延マスタクロックを出力する出力マルチプレクサ１６４を制御する 。 図８は、温度補償回路５２の機能ブロック図である。３入力マルチプレクサ１ ９０は、クロックＡ、クロックＢ、及び外部基準源から、温度補償のためのクロ ック基準を受信しかつ選択する。マルチプレクサ１９０の出力は粗遅延ステージ １９２に供給され、かつその出力は、ローカル位相検出器１９８の一つのクロッ ク入力に供給される。マルチプレクサ１９０の出力はさらに、第二の粗遅延ステ ージ１９４に供給され、かつその出力は、精細遅延ステージ１９６に供給される 。精細遅延ステージ１９６の出力は、第二のクロック入力としてローカル位相検 出器１９８に供給される。それ故、２つの遅延路が形成され、一つは粗遅延ステ ージ１９２を含み、かつ一つは粗及び精細遅延ステージ１９４及び１９６の両方 を含む。ローカル位相検出器１９８の出力は、アップ／ダウン及び位相ロックの ような位相ロックステータス信号を含み、かつこれらは、記憶及び／又は計算の ためにマイクロプロセッサ２００に供給される。 図９を参照すると、温度補償回路５２が詳細に示されている。遅延要素２０２ −２０８の配列は、第一及び第二の出力マルチプレクサ２１０及び２１２に結合 される。第一のマルチプレクサ２１０の出力は、ローカル位相検出器１９８の第 一の入力に結合され、かつ第二のマルチプレクサ２１２の出力は位相検出器１９ ８の第二の入力に結合されて、２つの遅延路を形成する。精細遅延ステージ１９ ６はまた、図６の中位遅延ステージ１１２と同様に結合された遅延要素（図示せ ず）の配列を含む。ローカル位相検出器１９８の出力は、制御及び計算目的のた めに、マイクロプロセッサ（図８）に供給される。 図１０を参照すると、簡単化されたフローチャート３００が、基本クロック合 わせロジック及びシーケンスを示している。電源投入又はリセット時に、ブロッ ク３０２に示されるように、クロックＡのステータスがチェックされる。もしク ロックＡにエラーが無いならば、その時、その相当する遅延路、遅延路Ａ、はア クティブと判断され、そして、クロックＡがアクティブクロックマルチプレクサ １００（図３）に適切な選択信号を供給することによって選択されて、ブロック ３０６及び３０８に示されるように、それをアクティブクロックとして出力する 。さらに、その同じ遅延路が所定量の遅延を導入するようプログラムされる。ブ ロック３１０に示されるように、所定の遅延量は、レジスタ、タップ指定レジス タ、即ちＰＴＲ内に記憶された選ばれた設定にすることができる。２つのクロッ ク基準の間の切り替えが行われるとき、位相ワンダーを最小化するために、選ば れた遅延量が固定基準点に供給される。精細遅延ステージのための選ばれた遅延 量は、精細遅延ステージの中心点、又はその近くにすることができ、かつ粗ステ ージのための選ばれた遅延量は、その範囲の最小に近い。従って、アクティブ遅 延路は、記録された遅延値（ＰＴＲ）を得る一方、非アクティブ遅延路、この場 合遅延路Ｂ、はインアクティブクロックをアクティブクロックに合わせるように 設定される。 この位置合わせプロセスは、インアクティブクロックが、ブロック３１２及び ３１６に示されるように、アクティブクロックに位相ロックされるまで、遅延値 を調整するために主位相検出器１０２からの制御信号を使用する。粗位置合わせ は、位相関係の変化が生じるまでインクリメンタルに非アクティブ遅延路内の遅 延量を増加させ、かつそれから、１インクリメンタル値だけ遅延量を後退させる ことによって達成することができる。位相関係の変化は、進み位相関係から遅れ 位相関係にすることができる。精細遅延合わせは、初期位相ロックまで遅延量を 調整し、かつクロック信号が再び整列から外れるまで同じ方向に遅延調整を継続 することによって達成することができる。この路の遅延値はそれから、ロック状 態及びロック外れ状態遅延値の間の平均値になるように決定される。この精細遅 延整列動作は、”平衡”位相検出器によって行われるであろう。 より正確な位相合わせをするために、分解能可変の遅延要素を持つ遅延路を提 供することが望ましく、かつここで、位相合わせはだんだんと細かな分解能で基 準クロックを連続的に整列させることによって実現される。一方、ブロック３１ ４及び３１８に示されるように、基準クロックのアクティブステータスのチェッ クがなされて、クロック基準切り替えが必要であるかどうかを決定する。基準切 り替えは、一方のタイミング信号がエラー状態を招くとき、又はこのような切り 替えがシステム診断、保守管理及び／又は修理をするのに望ましいときに行われ る。 もしクロックＡが、ブロック３０４で決定されるように、最初にエラーがなか ったならば、或いはもし基準クロックのアクティブステータスが、ブロック３１ ４及び３１８で決定されるように、変化したならば、クロックＢがアクティブク ロックになる。ブロック３２２−３２６に示されるように、遅延路Ｂがそのとき 選択され、アクティブ路として表示され、出力クロックが遅延路Ｂの出力として 選択され、そして遅延路Ｂがタップ指定レジスタ（ＰＴＲ）内の遅延値に設定さ れる。クロックＡ、今は非アクティブ基準クロックは、ブロック３３０及び３３ ４に示されるように、クロックＢの位相に追随し、かつロックする必要がある。 基準クロックのアクティブステータスはまた、ブロック３３０及び３３４に示さ れるように、この動作中にチェックされる。 アクティブ遅延路が、ブロック３１０及び３２６に示されるように、指定タッ プ値に設定された後、インアクティブ遅延路の伝搬遅延が追跡され、かつアクテ ィブクロックと位置合わせされる。位相ロックを達成するために、遅延ステージ １１０−１１４（図４）は、２つの遅延路出力が位相ロック状態になるまで、粗 から精細まで連続して可能にすることができる。或いは、位相合わせを達成する ために、粗及び精細遅延ステージ１１０及び１１４のみのような選択された遅延 ステージを使用することが望まれるかもしれない。 図４に示されるように、マスタ及びスレーブ遅延路が、遅延回路４６及び４８ 内に形成される。図１１Ａ及びＢは、インアクティブ遅延路のマスタ路部分のリ セット及び路整列動作３５０を示している。簡単に上述したように、インアクテ ィブ遅延路上のクロック信号は、アクティブ遅延路上のクロック信号と位置合わ せされる。特に、インアクティブ遅延路のマスタ部分のクロック信号は、アクテ ィブ遅延路の信号と位置合わせされ、かつインアクティブ路のスレーブ部分が追 跡され、マスタ路上の信号と位置合わせされる。マスタ及びスレーブ路部分の使 用は、位相合わせのために事実上無制限の遅延範囲を提供する。 ブロック３５２において、マスタ路の粗及び精細遅延ステージ１１０及び１１ ４は、適切なレジスタ（図示せず）内に記憶された遅延値によって初期化される 。粗遅延コントローラ１３４（図５）が、ブロック３５４に示されるように、使 用可能にされる。主位相検出器（ＭＰＤ）１０２（図３）からの出力が、ブロッ ク３５６に示されるように、チェックされて２つの基準信号間に遅れ位相関係が 存在するかどうかをみる。もし存在するならば、粗遅延値が、ブロック３５８に 示されるように次の粗遅延値に１だけインクリメントされる。ブロック３５６に おける位相関係ステータスチェック及びブロック３５８における粗遅延インクリ メントは、インアクティブクロック信号がアクティブクロック信号にもはや遅れ なくなるまで、繰り返される。主位相検出器１０２出力がそれからチェックされ て、ブロック３６０に示されるように、インアクティブクロック信号が今アクテ ィブクロック信号よりも進んでいるかどうかをみる。位相関係におけるこの変化 は、図４に遅延制御として示されているように、精細遅延ステージ１１４からの アップ／ダウン出力によって示されている。 もしインアクティブクロック信号がアクティブクロックよりも進むならば、粗 遅延は、ブロック３６２に示されるように、インクリメントされる。粗遅延は、 インアクティブクロック信号がもはやアクティブクロック信号よりも進まなくな るまでインクリメントされ、そしてそのとき、粗遅延はブロック３６４に示され るように１だけデクリメントされる。これらのステップは基本的には、アクティ ブクロック信号のエッジに、インアクティブクロックのエッジが交差するまでそ れを遅延させる。ステップ３６４はインアクティブクロックエッジを後退させ、 そのため、それはアクティブクロックエッジの直前で生じ、そしてここで、精細 遅延の付加により、より細かな分解能でインアクティブクロックエッジは遅延し て、より正確に２つのクロックエッジを整列させる。 ブロック３６６及び３６８において、マスタ路部分の精細遅延コントローラ１ ６０又は１６２（図７）が使用可能にされ、かつ主位相検出器１０２（図３）の 出力がチェックされて、インアクティブ及びアクティブ遅延路のマスタ路部分上 の信号の位相が合っているかどうかを決定する。もしクロックが合っているなら ば、主位相検出器１０２の出力が、クロックがもはや合わなくなるまで連続的に チェックされ、そしてこの時、クロック間の位相関係がブロック３７０において 決定される。もしインアクティブクロックエッジがアクティブクロックエッジよ りも進まないならば、そのときインアクティブ遅延路の遅延値は減少する。それ 故、遅延値は、ブロック３７２及び３７４に示されるように、最小精細遅延値に 到達しなかったという決定後に、デクリメントされる。もし最小精細遅延値に到 達したならば、そのとき最小タップ変数が、それを示すために設定される。 もしブロック３７０において、インアクティブクロックエッジがアクティブク ロックエッジよりも進んでいるということが決定されるならば、そのときインア クティブ路は、より遅延を必要とする。この遅延値は、ブロック３７８及び３８ ０に示されるように、最大精細遅延値に到達しなかったという決定後インクリメ ントされる。もし最大精細遅延に到達したならば、ブロック３８２に示されるよ うに、最大タップ変数が設定される。最終的に、この路のマスタステータスのチ ェックがなされる。もしステータス変数が依然として設定されているならば、そ のとき実行ループはブロック３６８に戻って、位相合わせのチェックをし、さも ないと、実行は、そのフローチャートが図１２に示されているインアクティブ／ スレーブ位相整列アルゴリズムに変更される。 図１２を参照すると、インアクティブ遅延路のスレーブ路部分の制御及びロジ ックフロー４００が示されている。インアクティブ遅延路のスレーブ路部分が全 体的に制御されて、遅延路のマスタ部分に従い、かつそれと整列させられる。ブ ロック４０２において、スレーブ路部分の粗及び精細遅延ステージ１１０及び１ １４が、記録された遅延値によって初期化される。粗遅延値はそれから、ブロッ ク４０４に示されるように、マスタ路部分の粗遅延値に等しく設定される。それ からブロック４０６において、マスタ最小タップ又は最大タップステータス変数 が設定されるかどうかに関して決定がされる。そして、これは、マスタ路の精細 遅延ステージがその最小又は最大遅延値に設定されるということを示している。 もしいずれも設定されていないならば、そのとき実行ループはブロック４０４に 戻り、さもなければ粗遅延値が、ブロック４０８に示されるように、最大タップ が設定されるならばインクリメントされ、或いは最小タップが設定されるならば デクリメントされる。 スレーブ路の精細遅延コントローラ１６０又は１６２が、位置合わせを始める ために、ブロック４１０に示されるように、使用可能にされる。ローカル位相検 出器（ＬＰＤ）１６６（図７）からのステータス出力がそれからチェックされて 、スレーブ路信号が、ブロック４１２に示されるように、マスタ路信号と位置合 わせされているかどうかを決定する。もしクロックが整列していないならば、そ のとき、クロック間の位相関係がブロック４１４において決定される。もしスレ ーブ路信号がマスタ路信号よりも遅れるならば、そのとき精細遅延値は、ブロッ ク４１６に示されるようにデクリメントされる。他方、もしスレーブ路信号がマ スタ路信号よりも進むならば、そのとき精細遅延値は、ブロック４１８に示され るようにインクリメントされる。精細遅延値は、クロックエッジが整列している ということをブロック４１２で決定されるまでこのようにして調整され、そのと き、実行は、この路部分のマスタ又はスレーブステータスがチェックされるブロ ック４２０に進む。もしこの路のスレーブステータスが変化しないならば、その とき、実行ループはブロック４１２に戻り、さもなければこの路部分はマスタ路 部分になる。 図１３を参照すると、タップ指定レジスタ（ＰＴＲ）４５０の更新アルゴリズ ムが示されている。タップ指定レジスタの遅延値は、温度変動が遅延路の実行遅 延に影響するときのように、動作条件が遅延路の遅延特性を変更するとき、更新 或いは変更することができる。ブロック４５２において、アクティブ遅延路のマ スタ精細遅延がその最大又は最小に到達したかどうかの決定がなされる。もしマ スタ精細遅延が最大又は最小になく、かつそれがタップ指定レジスタ値に等しい ならば、そのときブロック４５４及び４５６に示されるように、これ以上行う必 要はない。もしマスタ遅延がタップ指定レジスタ値にないならば、そのとき精細 遅延は、ブロック４５８に示されるように位置合わせを達成するように調整され 、そして、実行ループはブロック４５２に戻る。もしマスタ精細遅延が最大又は 最小に到達したならば、そのときマスタ粗遅延がチェックされて、それが、ブロ ック４６０に示されるように、その最大又は最小に到達したかどうかを決定する 。もしマスタ粗遅延最大又は最小に到達したならば、そのときスレーブ粗遅延は 所定のタップ位置に等しく設定される。ブロック４６２に示されるように、粗遅 延が、粗遅延範囲の中間の遅延値に等しく設定される。もしマスタ粗遅延が最大 又は最小にないならば、そのとき、ブロック４６４に示されるように、スレーブ 粗遅延は、精細遅延が最大にあるならばインクリメントされ、或いはスレーブ粗 遅延は、精細遅延が最小にあるならば、デクリメントされる。 ブロック４６６において、スレーブ精細遅延はまた、中間タップ位置に設定さ れる。ブロック４６８において、スレーブクロックがマスタクロックと整列され ているかどうかの決定がなされる。もし整列していないならば、そのときもしス レーブ精細遅延が最大又は最小にあるならば、スレーブ粗遅延値は、ブロック４ ７０及び４７２に示されるように、インクリメントされるか又はデクリメントさ れる。スレーブ粗遅延値は、もし精細遅延が最大にあるならばインクリメントさ れる。他方、スレーブ粗遅延は、もし精細遅延が最小にあるならばデクリメント される。ブロック４７０において、スレーブ精細遅延が最小又は最大にないとい う決定がされるならば、そのときラップ無し変数が設定され、そして、スレーブ 精細遅延はインクリメント、又はデクリメントされて、精細遅延ローカル位相検 出器１６６のロックステータス出力に基づいて位相ロックを達成する。ブロック ４７０−４７４におけるステップは、スレーブ路部分のクロック信号がマスタ路 部分の信号と位置合わせされるまで繰り返される。この時、ブロック４７６で決 定されるように、もしラップ無し変数が設定されるならば、そのとき、ブロック ４７８−４８２に示されるように、スレーブ路遅延値が読み出されて、タップ指 定レジスタ内に書き込まれ、そして、ラップ無し変数がリセットされる。ブロッ ク４８４において、マスタ及びスレーブ路部分は、切り換えられ、即ち、スレー ブであった路部分は、今マスタであり、かつマスタであった路部分は今スレーブ である。このアルゴリズムは、ブロック４８６において終わる。 このように動作して、事実上無制限の遅延量がアクティブクロック路のために 得られて、伝搬遅延の変化を補償し、かつインアクティブクロック路はアクティ ブクロックを追跡するために事実上無制限の遅延範囲を有している。マスタ粗及 び精細遅延がそれらの最大又は最小に達したとき、スレーブ粗及び精細遅延がそ れらの範囲の中間に設定され、そのため、新たなクロックエッジが位相合わせの ために位置決めすることができるということに注意されたい。位相ロックが一旦 達成されると、スレーブ及びマスタ路は切り換えられ、そのため、マスタ路はも はやその最大又は最小遅延にはない。 前述したように、タップ指定レジスタ値は、プロセス、温度及び電圧変化によ る遅延路内の遅延特性の変化を補償するように更新することができる。一般に、 温度が上昇するとき、遅延路内の遅延要素の実効遅延は、その値が増加する。同 様に、温度が降下するとき、遅延要素の実効遅延はその値が減少する。これは特 に、ＣＭＯＳデバイスの場合に当てはまる。図１４は、温度補償５００の最重要 フローチャートを示している。温度補償は、ブロック５０２に示されるように、 温度補償回路遅延路内の遅延要素に関して最初に１クロック周期を測定すること により実行される。この測定は、粗及び精細遅延分解能に関してなすことができ る。次に、粗遅延当たりの精細遅延の数は、ブロック５０４に示されるように決 定される。これらの２つの測定によって、クロック周期当たりの精細遅延の数を 、ブロック５０６及び次の等式に示されるように決定することができる。 温度遅延＝（クロック周期粗）（精細／粗）＋ （クロック周期精細） (1) この温度測定は、ブロック５０８に示されるように、以前に実行された同じ測 定と比較される。この比較は、精細遅延要素当たりの相対遅延変化を示す比を生 じることができる。 △温度遅延＝現在の温度遅延／以前の温度遅延 (2) もし相対遅延変化が１より大きいならば、そのときより多くの遅延要素が、以 前よりも１周期基準クロックを遅延させるために必要とされる。これは、精細遅 延要素当たりの遅延が、温度変動により減少したということを示している。他方 、もしこの比が、１より小さいならば、そのときより少ない遅延要素が使用され て、以前より１周期基準クロックを遅らせ、かつこれは、遅延要素当たりの遅延 の増加を示している。この情報によって、タップ指定レジスタの設定は、ブロッ ク５ １０に示されるようにこの変化を補償するように調整することができる。 ［(ＰＴＲ粗)(精細／粗)＋(ＰＴＲ精細)］ （△温度遅延）＝新ＰＴＲ (3) 等式（３）は、精細遅延におけるタップ指定レジスタ値を生じ、かつこれは、粗 遅延値当たりの多数の精細遅延を使用することによって粗及び精細遅延のために タップ指定レジスタ値に容易に変換することができる。ブロック５１２において 、所定長のウェイト周期が、温度補償が繰り返される前に観察される。典型的動 作条件及び温度変化の下で、略１分のウェイト周期が適切である。 図１５を参照し、かつまた図９を参考にすると、温度補償回路５２によるアク ティブクロックの１クロック周期を測定するステップについて説明する。ブロッ ク５２０において、粗マルチプレクサ２１０は、そこから生じる信号が遅延を招 かないように設定される。このステップは、今後は第一の遅延路として参照され る粗遅延ステージ１９２のみを有する遅延路内の遅延量を効果的にゼロにする。 その後、粗遅延ステージ１９４を通る第二の遅延路内の遅延は、最初にクロック エッジを見つけ、それから位置合わせを達成するように調整される。ブロック５ ２２において、ローカル温度位相検出器１９８の位相ロックステータス出力がチ ェックされて、第二の路信号が第一の路信号よりも遅れているかどうかを決定す る。もし遅れているならば、第二の路粗遅延は、ブロック５２４に示されるよう に、インクリメントされる。第二の路粗遅延は、第二の路信号が第一の路信号よ りもはや遅れなくなるまで、このようにしてインクリメントされる。もし第二の 路信号が、ブロック５２６に示されるように、今、第一の路信号よりも進むなら ば、そのとき、第二の路粗遅延は、それがもはや第一の路信号よりも進まなくな るまでインクリメントされる。この時に、２つのクロック信号は、位相一致から 離れて１つの粗遅延内にある。第二の路の粗遅延はそれから、ブロック５３０に 示されるように、第一の路クロックエッジの前にそのクロックエッジを位置させ るように１だけインクリメントされる。 ローカル温度位相検出器５３２出力がチェックされて、ブロック５３２に示さ れるように、位相ロックが達成されたかどうかを決定する。もし信号が位相一致 していないならば、そのとき第二の路精細遅延が、ブロック５３４−５３８に示 されるように、第一と第二の路信号の間の位相関係に依存してインクリメント、 又はデクリメントされる。精細遅延要素は、ブロック５３２において、２つの信 号が位相一致しているということを見つけるまで、このようにして調整される。 基準クロックを１クロック周期遅らせるに必要な遅延量を表す第二の路粗及び精 細遅延値は、ブロック５４０に示され、るように、記憶される。 図１６は、粗対精細比の測定５０４を示すフローチャートである。また図９を 参照すると、ブロック５５２及び５５４に示されるように、粗マルチプレクサ２ １２は、遅延値Ｍに設定され、かつ粗マルチプレクサ２１０は遅延値Ｍ＋１に設 定される。それ故、粗遅延１９２は、粗遅延１９４よりも１遅延少ない。それか ら、ブロック５５６−５６０に示されるように、精細遅延１９６はゼロに初期化 され、かつ第一の路信号と第二の路信号の間の位相一致までインクリメントされ る。位相一致が達成されるとき、精細遅延ステージ１９６の精細遅延値は、１粗 遅延に等しい精細遅延の数を表している。この値は、ブロック５６２に示される ように、温度遅延計算のための変換係数として記憶される。このアルゴリズムは ブロック５６４で終わる。 図１７は、ＰＴＶ補償を備えるクロック位置合わせ及び切り替え回路６００の 別の好ましい具体例を示している。冗長基準クロックＡ及びＢは、遅延ソースマ ルチプレクサ６０２及び６０４によって受信されて、基準クロックを第一と第二 の遅延路Ａ及びＢ６１０及び６１２に分配する。各遅延路Ａ及びＢ６１０及び６ １２は、前述したように、遅延量をインクリメンタルに変化させる連結された粗 、中位、及び精細ステージ６１４−６２４を包含することができる。遅延路Ａ及 びＢ６１０及び６１２の出力、内部基準Ａ及び内部基準Ｂは、個々の位相検出器 Ａ及びＢ６３０及び６３２に供給される。内部基準Ａ及び内部基準Ｂはまた出力 マルチプレクサ６３４に供給され、かつそれは、基準クロックＡ及びクロックＢ 、及び内部基準Ａ及び内部基準Ｂから、アクティブ出力クロック信号を選択する よう制御することができる。出力マルチプレクサ６３４はプレーン選択回路６４ ０によって制御され、かつそれは、アクティブクロックとして、遅延又は非遅延 の基準クロック信号の一方を選択する。タップ指定レジスタ６４４は、精細遅延 ステージ６１８及び６２４に結合されて、選ばれた遅延量を発生する。 温度補償回路６５０はマルチプレクサ６５２を含み、かつこれは、基準クロッ ク及び内部基準対Ａ及びＢから、温度位相検出器６５４に供給されるべき一対を 選択する。温度位相検出器６５４の出力は、マルチプレクサ６６０及び６６２に 供給され、かつこれは、温度位相検出器６５４出力、及び位相検出器６３０及び ６３２からの出力を、適切な遅延路Ａ及びＢ６１０及び６１２に制御信号として 選択しかつ送出する。このようにして構成されて、温度補償回路６５０は、種々 の測定を行うために専用の遅延路を必要としないが、しかし、この目的のために 遅延路Ａ及びＢ６１０及び６１２の内の非アクティブのものを使用する。マルチ プレクサ６０２、６０４、６５２、６６２は、コントローラ６７０によって制御 され、かつこれは、マイクロプロセッサ６７２からバス６７４を通して制御及び ステータス信号を受信することができる。システムリセットの後、遅延路Ａ及び Ｂ６１０及び６１２の両方が同じ所定の遅延量に初期化される。粗ステージ６１ ４及び６２０はゼロに設定することができ、かつ中位及び精細遅延ステージ６１ ６、６１８、６２２、及び６２４は全てそれらの個々の遅延範囲の中間点に設定 することができる。クロックＡ及びクロックＢが選択されて、マルチプレクサ６ ０２及び６０４を通して遅延路Ａ及びＢにそれぞれ導かれる。クロックＡはデフ ォルトによりアクティブクロックとして選択することができ、或いは障害状態に より、プレーン選択回路６４０は誤りのない基準クロックをアクティブクロック として選択することができる。 説明を容易にするために、クロックＡを、遅延路Ａ６１０に通されるアクティ ブクロックとする。クロックＢは遅延路Ｂ６１２に通される。位相検出器Ｂ６３ ２は、アクティブクロックと内部基準の間の位相関係を検出し、そのため、それ は、遅延路Ｂ６１２の各ステージで遅延量を制御する位相一致状態信号を発生す ることができる。このように動作して、内部基準Ｂは追跡して、アクティブクロ ックと位置合わせされる。 もしプレーン選択回路６４０がクロック位置合わせ及び切り替え回路６００に 指示して、基準クロック信号を切り換えるならば、クロックＢがアクティブクロ ックになり、かつ内部基準Ａがアクティブクロックと位置合わせされる。 周期的に、温度補償手順が実行されて、遅延路６１０及び６１２の性能に対す る温度変化の影響を検出する。非アクティブ遅延路、この場合遅延路Ｂ６１２は 、前述したように、１クロック周期及び粗遅延当たりの精細遅延の数を測定する ために使用されるべき位相位置合わせプロセスから一時的に借用される。これは 、遅延路Ｂ６１２への制御信号として位相検出器Ｂ６３２の代わりに温度位相検 出器６５０からの出力を選択することによって達成される。この得られた測定は それから、前述したように遅延タップ設定における変化量を計算して、温度によ る変化を補償するために使用される。 位相合わせに１ナノ秒以下の要求を達成する１つのキー要素は、位相検出器６ ３０、６３２、及び６５４を備えることである。図１８を参照すると、６サイク ル位相検出器が備えられて、アクティブ基準に対する内部プレーン基準の位相位 置を決定する。位相検出器６３０、６３２、及び６５４は、位相プロセッサ６７ ２、クロック喪失（ＬＯＣ）検出器６７４、及び出力プロセッサ６７６から構成 される。 位相プロセッサ６７２は入来クロック基準からの全ての対の立ち上がりエッジ をサンプルし、そして、内部プレーン基準とアクティブ基準の間の相対位相位置 、即ち、内部プレーン基準がアクティブ基準より進んでいるか或いは遅れている かどうかを決定する。それから、位相プロセッサ６７２は、符号化位相位置情報 を有する位相方向ベクトル、及びアクティブ基準の立ち上がりエッジと内部プレ ーン基準の立ち上がりエッジの間の絶対距離を示す”位相クロック”信号を発生 する。位相プロセッサ６７２は、図１９と関連して以下に詳細に説明する。 クロック喪失検出器６７４は、２ビットのシフトレジスタ（図示せず）を備え ることができ、かつこれは、アクティブ基準によってクロックされ、位相プロセ ッサ６７２からの位相クロック信号によってリセットされる。シフトレジスタを リセットする位相クロック信号が無い場合に、ロジックレベル１は、レジスタを 通してシフトされる。ロジックレベル１がシフトレジスタの最後のビットに現れ るとき、位相クロック喪失状態がトリガーされ、それは次に、位相ロック状態を 発生する。即ち、内部プレーンはアクティブ基準と位相が合っている。 位相検出器出力プロセッサ６７６は、ダウンストリーム遅延路制御回路のため の制御信号を発生するためのものである。特に、アップ／ダウン、更新、及び位 相ロック信号である。アップ／ダウン信号は、位相方向ベクトルから発生する。 例えば、位相方向ベクトルが”１０”であるとき（内部プレーン基準がアクティ ブ基準より進むとき）、アップ／ダウン信号が設定されて、ダウンストリーム遅 延路制御回路が遅延ラインの特別のセクションに遅延を付加するということを示 す。位相方向ベクトルが”０１”であるとき（内部プレーン基準がアクティブ基 準より遅れるとき）、アップ／ダウン信号はリセットされて、ダウンストリーム 遅延路制御回路が遅延ラインの特別のセクションから遅延を差し引くということ を示す。位相方向ベクトルが”００”又は”１１”であるとき、アップ／ダウン 信号はその現在の状態を保持する。 更新及び位相ロック信号は、６サイクルステートコントローラ（図示せず）に よって発生することができる。例えば、ある状態の間、更新信号が発生して、ア ップ／ダウン信号に従って遅延ラインの特別のセクションを更新するようダウン ストリーム遅延路制御回路に指示する。別の状態の間、もし位相クロック喪失状 態が存在するならば、その時位相ロック信号が設定されて、位相合わせが達成さ れた故に、処理を中止するようダウンストリーム遅延路制御回路に指示する。さ らに、もし位相ロック信号がアクティブならば、ステートマシーンコントローラ （図示せず）及び更新信号は停止させられて、それらのリセット状態に保持され る。 図１９を参照すると、位相プロセッサ６７２は、各タイミング基準のための立 ち上がりエッジ検出器６７８及び６８０、位相情報を処理する３個組のロジック ＮＯＲゲート６８２−６８６、処理した位相情報を保持するＤフリップーフロッ プ６９０及び６９２として示された方向レジスタ、及び位相クロック信号を発生 するロジックＯＲゲート６８８を包含している。ＡＮＤゲート６９４及びＮＯＲ ゲート６９６は立ち上がりエッジ検出器６７８及び６８０に対してリセット機能 を果たす。 タイミング基準立ち上がりエッジは、立ち上がりエッジトリガーのＤフリップ ーフロップ６７８及び６８０を通してロジックレベル１をクロックすることによ って検出される。立ち上がりエッジがいったん検出されると、それからそれは処 理されて、位相方向情報及び該位相情報をクロックインして記憶するための位相 クロック信号を発生する。発生しかつ記録した位相情報は、内部基準がアクティ ブ基準より進んでいるか又は遅れているかどうかを伝える。もし立ち上がりエッ ジ検出器６７８が立ち上がりエッジ検出器６８０の前にトリガーするならば、そ のとき位相方向情報は、内部基準がアクティブ基準より進んでいるということを 示している。同様に、もし立ち上がりエッジ検出器６８０が立ち上がりエッジ検 出器６７８の前にトリガーするならば、そのとき位相方向情報は、内部基準がア クティブ基準より遅れているということを示す。さらに、立ち上がりエッジ検出 器がトリガーされるときに、位相クロックパルスがまた発生する。 位相クロックパルスの立ち上がりエッジは、いずれかの基準からの立ち上がり エッジの検出から得られる。位相クロックパルスの立ち下がりエッジは、両方の 立ち上がりエッジ検出器６７８及び６８０をリセットすることによって発生する 。位相クロックパルスは、その幅が、個々のクロック基準の立ち上がりエッジ間 の時間距離の正確な測定であるので重要である。個々のクロック基準の立ち上が りエッジがより近くなるとき、位相クロックパルスは、より小さくなり、結局、 ＯＲゲート６８８の伝搬遅延が位相クロックのパルス幅よりも大きいために消失 する。位相クロックが消失するとき、個々のクロック基準は位相が合っていると 考えられる。即ち、それらは、特別の集積回路設計環境応用において、１ナノ秒 よりも非常に小さいＯＲゲート６８８の伝搬遅延と同じである。さらに、位相ク ロックは、容量的に十分に負荷して、位相情報によりセットアップ時間が位相方 向レジスタ６９０及び６９２により適切に記録されるのを可能にする。 立ち上がりエッジ検出器６７８及び６８０は、２つの方法の１つによってリセ ットされる。即ち、個々のタイミング基準が１８０°以外の位相関係を有してい るとき、及びそれらが１８０°の位相関係を有しているときである。１８０°で ない位相関係が存在するとき、立ち上がりエッジ検出器６７８及び６８０は、両 方の基準がロジックレベル１であるときにリセットされる。１８０°の位相関係 が存在するとき、第一のリセット方法は、ＡＮＤゲート６８８がロジックレベル １を発生しないので、無用にされる。それ故、１８０°の位相関係が存在すると き、立ち上がりエッジ検出器６７８及び６８０は、いずれかのエッジ検出器がト リガーする時リセットされる。１８０°リセット信号が容量的に十分に負荷され なければならず、そのため、１８０°でない位相関係の間トリガーされないとい うことに注意することが重要である。 図２０を参照して、クロック位置合わせ回路６００における温度補償プロセス ７００について詳細に説明する。温度補償アルゴリズムは、初期化ループ及び温 度制御ループを含むように構成される。初期化ループの初めにブロック７０２に おいて、どの基準クロックがアクティブクロックとして選択されたかについての 決定がなされる。もしアクティブクロックがクロックＡであるならば、そのとき 遅延路Ｂ６１２は、ブロック７０４で示されるように、温度補償のために種々の 測定を行うために使用される。他方、もしアクティブクロックがクロックＢであ るならば、そのとき遅延路Ａ６１０は、ブロック７０６に示されるように、この 測定を行うために使用される。アクティブクロックの周期が、精細遅延に関して 測定され（現在温度）、かつアクティブ遅延路の有効遅延長さ（現在長さ）がま た、精細遅延に関して得られる。これらの測定は、ブロック７０８に示されるよ うに、測定の最初の値、オリジナル温度、及びオリジナル長さとして維持される 。温度検知の詳細は、図２１に示され、かつ以下に説明する。ブロック７１０に おいて、アクティブクロックがチェックされて、基準クロック切り替えが生じた かどうかを決定する。例えば、もしクロックＡがアクティブクロックとして最初 に選択され、そしてブロック７１０におけるチェックが、アクティブクロックは 今クロックＢであると決定したならば、そのとき基準切り替えが生じ、そして実 行は、ブロック７０２の初期化ループの初めに戻る。さもなければ、このアルゴ リズムは、温度制御ループに入る。 ブロック７１０−７１４に示されるように、アクティブクロックは他のタイミ ング基準信号に切り換えられなかったけれども、非アクティブ遅延路は、クロッ ク周期（現在温度）及び単一粗要素の遅延（現在粗）を測定するために使用され る。ブロック７０４または７０６で得られた測定に加えてこれらの測定によって 、ブロック７１６に示されるように、温度変動によって生じた変化を補償するた めにアクティブ遅延路の遅延量を調整する計算をなすことができる。この計算の 詳細は、図２０に示されかつ以下に説明する。温度計算の結果は、アクティブ遅 延路に対する更新または調整が必要であるかどうかを示すステータス変数、”更 新”、である。この変数はブロック７１８でチェックされる。もし更新が必要な らば、そのときクロック周期及びアクティブ遅延路長の最初の値は、ブロック７ ２０に示されるように、現在の、即ち新しい値に等しく更新される。それからこ のアルゴリズムは、温度制御ループの初めに戻る前に所定の時間の間待つ。 図２１を参照すると、検知温度プロセス７４０が詳細に記載されている。前述 したように、クロック周期、粗遅延要素の遅延長、及びアクティブ遅延路の実効 遅延長の測定は、非アクティブ遅延路において行われる。アクティブクロックと してクロックＡを選択する例を使うと、そのとき遅延路Ｂ６１２は非アクティブ 遅延路である。ブロック７４２及び７４４に示されるように、アクティブクロッ ク及び内部基準Ｂは温度位相検出器６５４（図１７）に供給されて、それらが位 相一致しているかどうかが決定される。ロックステータスは、遅延路Ｂ６１２の 全てのステージ６２０−６２４がアクティブクロックに適切に位置合わせされた ということを示している。予防手段として、もしロックステータスに失敗するな らば、ブロック７４６に示されるように、遅延路のロック点がサーチされかつ得 ることができる。ブロック７４８及び７５０に示されるように、もし依然として ロック状態にないならば、そのときエラーステータスが返される。 非アクティブ遅延路の全てのステージがロックされるとき、各ステージのタッ プ値、粗タップ、中位タップ、及び精細タップが、ブロック７５２に示されるよ うに得られる。これは、粗、中位、及び精細遅延に関して、アクティブクロック を１クロック周期遅延させるに必要な遅延量を生じる。それからタップ値は精細 遅延の１つのみに変換される。もし粗タップがその最大以下ならば、粗遅延が、 ブロック７５４及び７５６に示されるように１だけインクリメントされる。さも なければ、ブロック７５８に示されるように、粗遅延はデクリメントされる。そ れからブロック７６０に示されるように、位相一致が再び得られた後、新たな中 位及び精細遅延タップ値が得られる。これは、中位及び精細遅延、新中位タップ 及び新精細タップ、に関して粗遅延の実効遅延を生じる。それから、ブロック７ ６２に示されるように、非アクティブ遅延路は、温度センサーを停止することに よりアクティブ遅延路と位置合わせさせられる。それから、ブロック７６４に示 されるように、アクティブ遅延路タップ値、アクティブ粗タップ、アクティブ中 位タップ、及びアクティブ精細タップが読み出される。 これらの測定によって、多数の温度補償パラメータが、ブロック７６６−７７ ０に示されるように計算することができる。より小さな遅延要素に関する１つの 粗遅延要素のための遅延量を、計算することができる。 粗＝｜（中位タップ＋精細タップ）− （新中位タップ＋新精細タップ）｜ (4) 中位及び精細タップに関する温度測定がまた計算することができる。 温度＝（粗×粗タップ）＋中位タップ＋精細タップ (5) アクティブ遅延路の遅延長を計算することができる。 遅延長＝（粗×アクティブ粗タップ）＋アクティブ 中位タップ＋アクティブ精細タップ (6) この検知温度アルゴリズムはブロック７７２で終わる。 等式（４）〜（６）は、基準値及び測定値を生じて、かつそこから温度の影響 を弱めるように遅延路６１０及び６１２の遅延を修正する補正値を計算すること ができる。図２２を参照すると、補正値を計算するアルゴリズム７７８が示され ている。ブロック７８０において、温度比が次の等式によって計算される。 温度比＝オリジナル温度／現在温度 (7) 温度比は、現在、即ち後の測定によって割った最初、即ち基準の温度測定とし て定義される。従って、この比は、温度の増加又は現象のパーセント表示である 。一般的に、温度が上昇するとき、各マクロを通る遅延は増加する。同様に温度 が降下するとき、遅延は減少する。しかしながら、変化率は、粗、中位、及び精 細遅延ステージの間で変動するかもしれない。粗遅延ステージの変化率が中位及 び精細ステージよりも早い実装において、より精細遅延要素が単一粗遅延要素の 実効遅延に等しくするために必要とされるので、粗遅延要素の遅延長は上昇する 。さらに、測定全体は、より少ない粗遅延要素そしてまたより少ない精細遅延要 素がクロック周期長に等しくするために必要とされるので、減少する。それ故、 温度測定は、温度が上昇するとき減少し、そして逆もまた同様である。 それから、ブロック７８２に示されるように、計算した温度比は、大温度変動 を検出するためにバルクフィルタに加えられる。もし温度測定が、最初の測定の 、例えば１２０％より大きいか、或いは８０％以下ならば、そのとき現在温度は 無効であるとされて、実行は終了する。ブロック７８４において、エラーフィル タが位相検出器の非能率をマスクするために備えられる。例えば、もし位相検出 器６５４（図１７）が＋／−１精細遅延タップの固有のエラー率を有しているな らば、そのときもし温度比が９８％より大きくかつ１０１％より小さいならば、 現在測定は、無視される。 次に、遅延路位置の推定が、計算した温度比に基づいてなされる。新温度比が 、現在遅延路長によって掛けられるとき、遅延路が温度の結果として理論的に動 かされた推定を生じるように、決定される。アクティブ遅延路が読み出されて、 ブロック７８６に示されるように、粗、中位、及び精細遅延値（粗タップ、中位 タップ、及び精細タップ）を決定する。それから遅延路がチェックされて、ブロ ック７８８に示されるように、それが長いかどうかが決定される。長い遅延路が 非ゼロ粗タップ値を包含する１として定義され、かつ短い遅延路は、ゼロ粗タッ プ値を包含する１である。この区別は、遅延路が非ゼロ粗タップ値を包含すると き、新温度比は、温度比に反比例するために、遅延路が粗遅延値を包含しないと き、新温度比が温度比に正比例するために、なされる。もし遅延路が長くないな らば、そのとき、ブロック７９６に示されるように、新温度比は、ブロック７８ ０で計算された温度比に等しく設定される。もし遅延路が長いならば、そのとき 新温度比は、ブロック７９０で決定されるように、温度比がまた１００％より大 きいかどうかに依存して設定される。もし温度比が、１００％より大きくないな らば、そのとき、ブロック７９２に示されるように、 新温度比＝１０ ０％＋（１００％−温度比） (8) である。もし温度比が１００％より大きいならば、そのとき、ブロック７９４に 示されるように、 新温度比＝１００％−（温度比−１００％） (9) である。 新遅延路長は、ブロック７９８に示されるように、次の式によって計算するこ とができる。 新遅延長＝現在遅延長＊新温度比 (10) ブロック８００及び８０２において、旧及び新遅延路の間の差が計算され、か つこの差は、次の典型的な符号によって中位遅延ステージを通して分配される。 IF((温度比＞１００％)＆(遅延線＝短))OR ((温度比＜１００％)＆(遅延線＝長)) △遅延長＝新遅延長 新中間タップ＝中間タップ＋△遅延長 IF((温度比＜１００％)＆(遅延線＝短))OR ((温度比＞１００％)＆(遅延線＝長)) △遅延線＝最初の遅延長−新遅延長 新中間タップ＝中間タップ−△遅延長 この実装において、中位遅延ステージのみが温度変動を補償するために使用さ れる。その後、遅延線は、ブロック８０４で示されるように、新タップ値によっ て更新される。新遅延路長は、ブロック８０６で示されるように、そのとき次の 式によって計算される。 新遅延長＝（粗＊粗タップ）＋新中位タップ ＋精細タップ (11) 更新ステータス変数がまた、遅延路タップ更新を可能にするためにこの点で真 に設定される。それから、更新及び新遅延長は、ブロック８０８に示されるよう に復帰する。 本発明及びその利点を詳細に説明したけれども、種々の変化、代換え、及び変 更が、特許請求の範囲によって限定されるような本発明の精神及び範囲から離れ ることなくここでなすことができるということが理解できるであろう。

【手続補正書】 【提出日】１９９６年１２月２４日 【補正内容】 １．特許請求の範囲を次のとおり補正します（請求項の数は２２減って１８にな ります）。 特許請求の範囲 １．第一と第二の冗長タイミング信号を受信しかつ前記冗長タイミング信号の一 方をアクティブとしてかつその他方をインアクティブとして指定するための選択 及び切り替え回路と、 前記選択回路に結合されたプログラマブル遅延値を有し、前記アクティブ冗長 タイミング信号を受信し、そして第一の出力タイミング信号を発生するための第 一の遅延路と、 前記選択回路に結合されたプログラマブル遅延値を有し、前記インアクティブ 冗長タイミング信号を受信し、そして第二の出力タイミング信号を発生するため の第二の遅延路と、 前記第一と第二の遅延路に結合され、前記アクティブ及びインアクティブ出力 タイミング信号を受信し、そしてその間の位相関係を示すステータス信号を発生 する位相検出器と、 前記位相検出器に結合されて、前記ステータス信号に応答して前記アクティブ 及びインアクティブタイミング信号を位相一致させるために前記第一と第二の遅 延路の前記プログラマブル遅延値を制御するためのコントローラとから成る、 第一と第二の冗長タイミング信号の位置合わせをしかつその間で切り替えをす るための回路。 ２．前記選択及び切り替え回路が、前記アクティブタイミング信号の障害検出に 応答して前記アクティブ及びインアクティブタイミング信号指定を切り換える請 求項１に記載の回路。 ３．前記選択及び切り替え回路が、クロック切り替え指令に応答して前記アクテ ィブ及びインアクティブタイミング信号指定を切り替える請求項１に記載の回路 。 ４．前記選択回路が前記アクティブ及びインアクティブタイミング信号をデフォ ルトによって選択する請求項１に記載の回路。 ５．前記第一と第二の遅延路のそれぞれが、 粗い分解能の複数の遅延要素を有する粗遅延回路と、 前記粗遅延回路に結合されかつ精細分解能の複数の遅延要素を有する精細遅延 回路と、 から成る請求項１に記載の回路。 ６．前記第一と第二の遅延路のそれぞれが、 粗い分解能の複数の遅延要素を有する粗遅延回路と、 前記粗遅延回路に結合されかつ中位の分解能の複数の遅延要素を有する中位遅 延回路と、 前記中位遅延回路に結合されかつ精細分解能の複数の遅延要素を有する精細遅 延回路と、 から成る請求項１に記載の回路。 ７．前記第一と第二の遅延路のそれぞれが、 粗い分解能でインクリメンタルにプログラマブルである粗遅延ステージと、 前記粗遅延ステージに結合されかつ中位の分解能でインクリメンタルにプログ ラマブルである中位遅延ステージと、 前記中位遅延ステージに結合されかつ精細分解能でインクリメンタルにプログ ラマブルである精細遅延ステージと、 から成る請求項１に記載の回路。 ８．前記第一と第二の遅延路に結合されかつ前記アクティブタイミング信号を遅 延させるための選ばれた遅延値を記憶するタップ指定レジスタをさらに備える請 求項１に記載の回路。 ９．温度の変化に応答して前記タップ指定レジスタに記憶された前記選ばれた遅 延値を変化させるための温度補償回路をさらに備える請求項８に記載の回路。 １０．温度の変化に応答して前記プログラマブル遅延路の前記プログラマブル遅 延値を調整するための温度補償回路をさらに備える請求項１に記載の回路。 １１．前記温度補償回路が、 前記アクティブタイミング信号を受信しかつプログラマブル遅延値によって遅 延された遅延タイミング信号を発生するプログラマブル温度遅延路と、 前記プログラマブル温度遅延路に結合され、前記アクティブタイミング信号及 び前記遅延タイミング信号を受信し、そしてその間の位相ロックを示す温度位相 ロック信号を発生する温度位相検出器と、 前記温度位相検出器に結合され、前記プログラマブル温度遅延路の遅延を制御 して、前記アクティブタイミング信号のクロック周期を周期的に測定し、前記測 定したクロック周期を比較し、かつそこから遅延調整を計算するための制御回路 と、 から成る請求項１０に記載の回路。 １２．前記プログラマブル温度遅延路が前記アクティブタイミング信号を差動的 に遅延させかつ第一と第二の遅延アクティブタイミング信号を発生する第一と第 二のパラレル遅延路部分を含み、そして前記温度位相検出器が前記第一と第二の 遅延アクティブタイミング信号を受信しかつその位相位置合わせを示す請求項１ １に記載の回路。 １３．前記インアクティブ冗長タイミング信号を遅延させる前記第二の遅延路が 、マスタ及びスレーブ路部分として指定され、前記インアクティブタイミング信 号を受信し、そしてプログラマブル遅延値を有する第一と第二のパラレル遅延路 部分を含み、前記コントローラはさらに、前記マスタ及びスレーブ路部分の前記 プログラミング遅延値を制御して、前記マスタ路部分タイミング信号を前記アク ティブタイミング信号と位相一致させ、そしてさらに前記スレーブ路部分タイミ ング信号を前記マスタ路部分タイミング信号と位相一致させる請求項１に記載の 回路。 １４．前記コントローラは前記マスタ及びスレーブ路部分指定をその間の位相ロ ックの達成に応答して切り替えかつ前記マスタ路部分は最大又は最小遅延に達す る請求項１３に記載の回路。 １５．前記コントローラが平均遅延値を計算しかつ前記第二の遅延路の前記プロ グラマブル遅延値を制御して前記インアクティブタイミング信号を前記アクティ ブタイミング信号と一致させる請求項１に記載の回路。 １６．前記位相検出器が、 位相一致のための第一と第二の信号を受信しかつ位相方向ベクトル及び位相ク ロックを発生する位相プロセッサと、 前記位相検出器に結合され、前記位相クロックを受信し、かつ位相クロック喪 失信号を発生するクロック喪失回路と、 前記位相プロセッサ及びクロック喪失回路に結合され、かつ前記位相方向ベク トル及び位相クロック喪失信号に応答して遅延路制御信号を発生する出力プロセ ッサと、 から成る請求項１に記載の回路。 １７．第一と第二のタイミング信号の一方をアクティブタイミング信号としてか つ他方をインアクティブタイミング信号として選択し、そして前記アクティブタ イミング信号を出力タイミング基準として供給するステップと、 前記アクティブ及びインアクティブタイミング信号の位相関係を検出するステ ップと、 前記インアクティブタイミング信号と前記アクティブタイミング信号の前記検 出された位相関係が位相一致するまで前記インアクティブタイミング信号をイン クリメンタルに遅延させるステップと、 前記アクティブタイミング信号のためのフレーム損失又はクロック信号損失又 はクロック切り替え指令の受信に応答して前記アクティブ及びインアクティブタ イミング信号指定及び前記出力タイミング基準信号を切り替えるステップと、 から成る第一と第二の冗長タイミング信号間で位置合わせをしかつ切り替えるた めの方法。 １８．前記第一と第二の冗長タイミング基準信号からアクティブタイミング基準 を選択するための回路と、 前記第一の冗長タイミング基準信号を受信し、前記第１の冗長タイミング規準 信号を第一のプログラマブル遅延量だけ遅延させ、そして第一の内部基準タイミ ング信号を発生する第一の遅延パイプラインと、 前記第二の冗長タイミング基準信号を受信し、前記第２の冗長タイミング規準 信号を第二のプログラマブル遅延量だけ遅延させ、そして第二の内部基準タイミ ング信号を発生する第二の遅延パイプラインと、 前記第一の遅延パイプラインに結合され、かつ、もし前記第二の冗長タイミン グ基準が前記アクティブタイミング基準として指定されているならば、前記アク ティブタイミング基準と前記第一の内部基準タイミング信号の間の位相関係に応 答して第一組の遅延パイプライン制御信号を発生し、そして、前記第一の遅延パ イプラインが前記遅延パイプライン制御信号に応答して前記第一の冗長タイミン グ基準を遅延させる第一の位相検出器と、 前記第二の遅延パイプラインに結合され、かつ、もし前記第一の冗長タイミン グ基準が前記アクティブタイミング基準として指定されているならば、前記アク ティブタイミング基準及び前記第二の内部基準タイミング信号の間の位相関係に 応答して第二の組の遅延パイプライン制御信号を発生し、そして、前記第二の遅 延パイプラインが前記遅延パイプライン制御信号に応答して前記第二の冗長タイ ミング基準を遅延させる第二の位相検出器と、 クロック切り替え指令又はフレーム損失又はクロック信号損失の受信に応答し て前記アクティブタイミング基準を、前記第１及び第２の冗長タイミング規準信 号の間で切り替えるための回路とから成る、 第一と第二の冗長タイミング基準信号を位置合わせしかつ切り替えるための集 積回路。

───────────────────────────────────────────────────── 【要約の続き】 回路は、アクティブ及びインアクティブ出力タイミング 信号を受信しかつその間の位相関係を示すステータス信 号を発生する位相検出器（５０）を含んでいる。

Claims (1)

1. 【特許請求の範囲】 １．第一と第二の冗長タイミング信号を受信しかつ前記冗長タイミング信号の一 方をアクティブとしてかつその他方をインアクティブとして指定するための選択 及び切り替え回路と、 前記選択回路に結合されたプログラマブル遅延値を有し、前記アクティブ冗長 タイミング信号を受信し、そして第一の出力タイミング信号を発生するための第 一の遅延路と、 前記選択回路に結合されたプログラマブル遅延値を有し、前記インアクティブ 冗長タイミング信号を受信し、そして第二の出力タイミング信号を発生するため の第二の遅延路と、 前記第一と第二の遅延路に結合され、前記アクティブ及びインアクティブ出力 タイミング信号を受信し、そしてその間の位相関係を示すステータス信号を発生 する位相検出器と、 前記位相検出器に結合されて、前記ステータス信号に応答して前記アクティブ 及びインアクティブタイミング信号を位相一致させるために前記第一と第二の遅 延路の前記プログラマブル遅延値を制御するためのコントローラとから成る、 第一と第二の冗長タイミング信号の位置合わせをしかつその間で切り替えをす るための回路。 ２．前記選択及び切り替え回路が、前記アクティブタイミング信号の障害検出に 応答して前記アクティブ及びインアクティブタイミング信号指定を切り換える請 求項１に記載の回路。 ３．前記選択及び切り替え回路が、クロック切り替え指令に応答して前記アクテ ィブ及びインアクティブタイミング信号指定を切り換える請求項１に記載の回路 。 ４．前記選択回路が前記アクティブ及びインアクティブタイミング信号をデフォ ルトによって選択する請求項１に記載の回路。 ５．前記第一と第二の遅延路のそれぞれが、 粗い分解能の複数の遅延要素を有する粗遅延回路と、 前記粗遅延回路に結合されかつ精細分解能の複数の遅延要素を有する精細遅延 回路と、から成る請求項１に記載の回路。 ６．前記第一と第二の遅延路のそれぞれが、 粗い分解能の複数の遅延要素を有する粗遅延回路と、 前記粗遅延回路に結合されかつ中位の分解能の複数の遅延要素を有する中位遅 延回路と、 前記中位遅延回路に結合されかつ精細分解能の複数の遅延要素を有する精細遅 延回路と、から成る請求項１に記載の回路。 ７．前記第一と第二の遅延路のそれぞれが、 粗い分解能でインクリメンタルにプログラマブルである粗遅延ステージと、 前記粗遅延ステージに結合されかつ中位の分解能でインクリメンタルにプログ ラマブルである中位遅延ステージと、 前記中位遅延ステージに結合されかつ精細分解能でインクリメンタルにプログ ラマブルである精細遅延ステージと、 から成る請求項１に記載の回路。 ８．前記第一と第二の遅延路に結合されかつ前記アクティブタイミング信号を遅 延させるための選ばれた遅延値を記憶するタップ指定レジスタをさらに備える請 求項１に記載の回路。 ９．温度の変化に応答して前記タップ指定レジスタに記憶された前記選ばれた遅 延値を変化させるための温度補償回路をさらに備える請求項８に記載の回路。 １０．温度の変化に応答して前記プログラマブル遅延路の前記プログラマブル遅 延値を調整するための温度補償回路をさらに備える請求項１に記載の回路。 １１．前記温度補償回路が、 前記アクティブタイミング信号を受信しかつプログラマブル遅延値によって遅 延された遅延タイミング信号を発生するプログラマブル温度遅延路と、 前記プログラマブル温度遅延路に結合され、前記アクティブタイミング信号及 び前記遅延タイミング信号を受信し、そしてその間の位相ロックを示す温度位相 ロック信号を発生する温度位相検出器と、 前記温度位相検出器に結合され、前記プログラマブル温度遅延路の遅延を制御 して、前記アクティブタイミング信号のクロック周期を周期的に測定し、前記測 定したクロック周期を比較し、かつそこから遅延調整を計算するための制御回路 と、から成る請求項１０に記載の回路。 １２．前記プログラマブル温度遅延路が前記アクティブタイミング信号を差動的 に遅延させかつ第一と第二の遅延アクティブタイミング信号を発生する第一と第 二のパラレル遅延路部分を含み、そして前記温度位相検出器が前記第一と第二の 遅延アクティブタイミング信号を受信しかつその位相位置合わせを示す請求項１ １に記載の回路。 １３．前記インアクティブ冗長タイミング信号を遅延させる前記第二の遅延路が 、マスタ及びスレーブ路部分として指定され、前記インアクティブタイミング信 号を受信し、そしてプログラマブル遅延値を有する第一と第二のパラレル遅延路 部分を含み、前記コントローラはさらに、前記マスタ及びスレーブ路部分の前記 プログラミング遅延値を制御して、前記マスタ路部分タイミング信号を前記アク ティブタイミング信号と位相一致させ、そしてさらに前記スレーブ路部分タイミ ング信号を前記マスタ路部分タイミング信号と位相一致させる請求項１に記載の 回路。 １４．前記コントローラは前記マスタ及びスレーブ路部分指定をその間の位相ロ ックの達成に応答して切り換えかつ前記マスタ路部分は最大又は最小遅延に達す る請求項１３に記載の回路。 １５．前記コントローラが平均遅延値を計算しかつ前記第二の遅延路の前記プロ グラマブル遅延値を制御して前記インアクティブタイミング信号を前記アクティ ブタイミング信号と一致させる請求項１に記載の回路。 １６．前記位相検出器が、 位相一致のための第一と第二の信号を受信しかつ位相方向ベクトル及び位相ク ロックを発生する位相プロセッサと、 前記位相検出器に結合され、前記位相クロックを受信し、かつ位相クロック喪 失信号を発生するクロック喪失回路と、 前記位相プロセッサ及びクロック喪失回路に結合され、かつ前記位相方向ベク トル及び位相クロック喪失信号に応答して遅延路制御信号を発生する出力プロセ ッサと、 から成る請求項１に記載の回路。 １７．第一と第二の冗長タイミング信号を受信しかつ前記冗長タイミング信号の 一方をアクティブとしてかつ他方をインアクティブとして指定し、そして前記ア クティブタイミング信号を出力タイミング基準信号として供給し、さらに障害検 出又はクロック切り替え信号に応答して前記アクティブ及びインアクティブタイ ミング信号指定及び出力タイミング基準信号を切り換える選択及び切り替え回路 と、 前記選択回路に結合され、前記アクティブ冗長タイミング信号を受信しかつ第 一の出力タイミング信号を発生する第一の遅延路と、 前記選択回路に結合されたプログラマブル遅延値を有し、前記インアクティブ 冗長タイミング信号を受信し、かつ第二の出力タイミング信号を発生する第二の 遅延路と、 前記第一と第二の遅延路に結合され、前記アクティブ及びインアクティブ出力 タイミング信号を受信し、そしてその間の位相関係を示すステータス信号を発生 する位相検出器と、 前記第一と第二の遅延路に結合され、かつ前記遅延路上の温度変化の影響を測 定する温度補償回路と、 前記第一と第二の遅延路の前記プログラマブル遅延値を制御して、前記出力タ イミング信号を前記ステータス信号に応答して位相一致させ、そしてさらに前記 遅延路上の温度変化の前記測定した影響に応答して前記プログラマブル遅延値を 調整するため前記温度補償回路に結合されたコントローラとから成り、 冗長タイミング信号を受信しかつ分配する複数タイミングサブシステムを有す る電気通信システムにおいて、第一と第二の冗長タイミング信号を一致させかつ その間で切り換えるための回路。 １８．前記第一と第二の遅延路のそれぞれが、 粗い分解能の複数の遅延要素を有する粗遅延回路と、 前記粗遅延回路に結合されかつ中位の分解能の複数の遅延要素を有する中位遅 延回路と、 前記中位遅延回路に結合されかつ精細分解能の複数の遅延要素を有する精細遅 延回路と、から成る請求項１７に記載の回路。 １９．前記第一と第二の遅延路のそれぞれが、 粗い分解能でインクリメンタルにプログラマブルである粗遅延ステージと、 前記粗遅延ステージに結合されかつ中位分解能でインクリメンタルにプログラ マブルである中位遅延ステージと、 前記中位遅延ステージに結合されかつ精細分解能でインクリメンタルにプログ ラマブルである精細遅延ステージと、 から成る請求項１７に記載の回路。 ２０．前記第一と第二の遅延路に結合されかつ前記アクティブタイミング信号を 遅らせるための選ばれた遅延値を記憶するタップ指定レジスタをさらに備える請 求項１７に記載の回路。 ２１．温度の変化に応答して前記タップ指定レジスタに記憶された前記選ばれた 遅延値を変化させるための温度補償回路をさらに備える請求項２０に記載の回路 。 ２２．温度の変化に応答して前記プログラマブル遅延路の前記プログラマブル遅 延値を調整するための温度補償回路をさらに備える請求項１７に記載の回路。 ２３．前記温度補償回路が、 前記アクティブタイミング信号を受信しかつプログラマブル遅延値だけ遅延し た遅延タイミング信号を発生するプログラマブル温度遅延路と、 前記プログラマブル温度遅延路に結合され、前記アクティブタイミング信号及 び前記遅延タイミング信号を受信し、そしてその間の位相ロックを示す温度位相 ロック信号を発生する温度位相検出器と、 前記温度位相検出器に結合され、前記プログラマブル温度遅延路の遅延を制御 して前記アクティブタイミング信号のクロック周期を周期的に測定し、前記測定 したクロック周期を比較し、かつそこからの遅延調整を計算する制御回路と、 から成る請求項２２に記載の回路。 ２４．前記プログラマブル温度遅延路は、前記アクティブタイミング信号を差動 的に遅延させかつ第一と第二の遅延アクティブタイミング信号を発生するための 第一と第二のパラレル遅延路部分を含み、そして前記温度位相検出器が前記第一 と第二の遅延アクティブタイミング信号を受信しかつその位相一致を示す請求項 ２２に記載の回路。 ２５．前記第一と第二の遅延路がそれぞれ第一と第二のパラレル遅延路部分を含 む請求項１７に記載の回路。 ２６．第一と第二のタイミング信号の一方をアクティブタイミング信号としてか つ他方をインアクティブタイミング信号として選択し、そして前記アクティブタ イミング信号を出力タイミング基準として供給するステップと、 前記アクティブ及びインアクティブタイミング信号の位相関係を検出するステ ップと、 前記インアクティブタイミング信号が前記アクティブタイミング信号と位相一 致するまで前記インアクティブタイミング信号をインクリメンタルに遅延させる ステップと、 前記アクティブタイミング信号の障害又はクロック切り替え指令に応答して前 記アクティブ及びインアクティブタイミング信号及び前記出力タイミング基準を 切り換えるステップと、 から成る第一と第二の冗長タイミング信号間で位置合わせをしかつ切り換えるた めの方法。 ２７．前記インクリメンタルに遅延させるステップが、 前記アクティブタイミング信号を第一の遅延路に供給するステップと、 前記インアクティブタイミング信号を第二の遅延路に供給するステップと、 前記アクティブタイミング信号を選ばれた遅延量だけ制御可能に遅延させるス テップと、 位相一致するまで前記第二の遅延路の遅延をインクリメンタルに調整するステ ップと、から成る請求項２６に記載の方法。 ２８．前記インクリメンタルに調整するステップが、 前記アクティブ及びインアクティブタイミング信号の個々のエッジを位置決め するステップと、 前記位置決めエッジ間の進み又は遅れ位相関係を決定するステップと、 それぞれ前記進み又は遅れ位相関係に応答して前記インアクティブタイミング 信号の遅延をインクリメント又はデクリメントするステップと、から成る請求項 ２７に記載の方法。 ２９．前記アクティブタイミング信号の遅延に対する温度変化の影響を周期的に 検出するステップと、 前記検出した温度変化の影響に応答して前記選ばれた遅延量を調整するステッ プとを、さらに備える請求項２７に記載の方法。 ３０．前記温度変化の影響を検出するステップが、 前記アクティブタイミング信号を前記第一と第二の遅延路の両方に供給するス テップと、 前記第一と第二の遅延路上の前記アクティブタイミング信号が位相一致するま で、前記第二の遅延路上の前記アクティブタイミング信号をインクリメンタルに 遅延させるステップと、 前記第一と第二の遅延路内の遅延量の差を書きとめかつ比較するステップと、 から成る請求項２９に記載の方法。 ３１．前記温度変化の影響を検出するステップが、 前記アクティブタイミング信号を前記第一の遅延路及び温度遅延路に供給する ステップと、 前記第一の遅延路及び温度遅延路上の前記アクティブタイミング信号が位相一 致するまで前記温度遅延路上の前記アクティブタイミング信号をインクリメンタ ルに遅延させるステップと、 その遅延量の差を書きとめかつ比較するステップと、 から成る請求項２９に記載の方法。 ３２．前記遅延量の比較に応答して前記遅延路に対する遅延調整を計算するステ ップをさらに備える請求項３０に記載の方法。 ３３．前記遅延量の比較に応答して前記遅延路に対する遅延調整を計算するステ ップをさらに備える請求項３１に記載の方法。 ３４．前記インアクティブタイミング信号をマスタタイミング信号及びスレーブ 信号として指定するステップと、 前記アクティブタイミング信号との位相一致を達成するために前記マスタタイ ミング信号を調整可能に遅延させるステップと、 前記マスタタイミング信号との位相一致を達成するために前記スレーブタイミ ング信号を調整可能に遅延させるステップとを、 さらに備える請求項２６に記載の方法。 ３５．前記マスタ及びスレーブ指定をその間の位相ロックの達成に応答して切り 換えかつ前記マスタ路部分が最大又は最小遅延に達するステップをさらに備える 請求項３４に記載の方法。 ３６．前記インクリメンタルに遅延させるステップの後、第一の遅延値を記憶す るステップと、 前記インアクティブタイミング信号が前記アクティブタイミング信号との位相 一致が外れるまで前記インアクティブタイミング信号をインクリメンタルに遅延 させるのを継続し、そして第二の遅延値を記憶するステップと、 前記第一と第二の遅延値の平均を計算し、かつ前記計算した平均量だけ前記イ ンアクティブタイミング信号を遅延させるステップとを、さらに備える請求項２ ６に記載の方法。 ３７．前記第一と第二の冗長タイミング基準信号からアクティブタイミング基準 を選択するための回路と、 前記第一の冗長タイミング基準信号を受信し、前記信号を第一のプログラマブ ル遅延量だけ遅延させ、そして第一の内部基準タイミング信号を発生する第一の 遅延パイプラインと、 前記第二の冗長タイミング基準信号を受信し、前記信号を第二のプログラマブ ル遅延量だけ遅延させ、そして第二の内部基準タイミング信号を発生する第二の 遅延パイプラインと、 前記第一の遅延パイプラインに結合され、かつ、もし前記第二の冗長タイミン グ基準が前記アクティブタイミング基準として指定されているならば、前記アク ティブタイミング基準と前記第一の内部基準タイミング信号の間の位相関係に応 答して第一組の遅延パイプライン制御信号を発生し、そして、前記第一の遅延パ ィプラインが前記遅延パイプライン制御信号に応答して前記第一の冗長タイミン グ基準を遅延させる第一の位相検出器と、 前記第二の遅延パイプラインに結合され、かつ、もし前記第一の冗長タイミン グ基準が前記アクティブタイミング基準として指定されているならば、前記アク ティブタイミング基準及び前記第二の内部基準タイミング信号の間の位相関係に 応答して第二の組の遅延パイプライン制御信号を発生し、そして、前記第二の遅 延パイプラインが前記遅延パイプライン制御信号に応答して前記第二の冗長タイ ミング基準を遅延させる第二の位相検出器と、 指令又は障害に応答して前記アクティブタイミング基準選択を切り換えるため の回路とから成る、 第一と第二の冗長タイミング基準信号を位置合わせしかつ切り換えるための集 積回路。 ３８．ＰＴＶ補償回路をさらに備える請求項３７に記載の集積回路。 ３９．前記ＰＴＶ補償回路が、前記第一と第二の遅延パイプラインに結合され、 前記アクティブタイミング基準と第一又は第二の内部基準タイミング信号の間の 位相関係を検出し、そしてそれに応答して１組の補償遅延パイプライン制御信号 を発生する第二の位相検出器を備える請求項３８に記載の集積回路。 ４０．前記第一と第二の位相検出器がそれぞれ、 前記内部基準タイミング信号及び前記アクティブタイミング基準を受信し、か つその間の位相関係及び前記内部基準タイミング信号と前記アクティブタイミン グ基準の間の時間遅れを示す位相クロックを発生する位相プロセッサと、 前記位相クロック及び前記アクティブタイミング基準を受信しかつ前記位相ク ロックの欠如に応答して喪失信号を発生するクロック喪失検出器と、 前記位相プロセッサ及びクロック喪失検出器に結合され、かつ前記位相方向、 アクティブタイミング基準、及び前記喪失信号に応答して前記パイプライン制御 信号を発生する出力プロセッサと、から成る請求項３７に記載の集積回路。