JPH09509267A - 最適化回路 - Google Patents

Abstract

(57)【要約】 電圧調整可能なチャンネル長を有する能動半導体装置の性能を向上させる方法であって、前記能動半導体装置の動作特性と類似する特性を有する整合させた基準素子を備え、整合基準素子のブレークダウン電圧を連続的に測定し、前記能動半導体装置の動作電圧を整合基準素子の測定されたブレークダウン電圧よりわずかに低い値で維持する。この方法により、能動半導体装置の性能が最適化される。

Description

【発明の詳細な説明】 最適化回路 本発明は、ＭＯＳやＣＭＯＳなどの電界効果トランジスタ回路などのような能 動半導体装置に利用される最適化回路に関する。 高度のＣＭＯＳやＧａＡｓ素子などでは、長い期間における製造工程での条件 の変化によりゲート長に大きな差がでることが知られている。これにより、特に 速度やブレークダウン電圧などの電気的な特性に大きな差がでることになる。バ イポーラー素子ではよく似た問題が起こるが、バイポーラー素子ではベース幅を コントロールすることが困難な問題である。 素子間でブレークダウン電圧が異なるため、ブレークダウン電圧より大幅に異 なる電圧で動作させるようにデザインすることが通常となっており、これによっ て回路の特性により多量の部品の無駄や、生産歩溜りの減少を抑えることができ る。残念ながら、これにより回路の動作周波数が低下することになる。動作周波 数の低下に加えて、初期エフェクトの問題がある。これにより供給電圧がブレー クダウン電圧から離れるにつれ、周波数応答が低下する結果となる。 以前は、回路の動作コンディションを最低ブレークダ ウン電圧より遠ざけるという、ガードバンドが利用されていた。しかし、スピー ド性能が大きく影響を受けていた。性能と不良率とは二律背反の関係にあり、ガ ードバンドが小さければ性能は良くなるが不良率は高くなる。どの様な半導体素 子の製造においても、不良率を最小限に止めること、すなわち、生産歩溜りを最 大限にすることが目標である。本発明の目的は、前記したような問題を解決する ことにある。 本発明では、電圧調整可能のチャンネル長を有する能動半導体装置の性能を向 上させる方法が示されており、これは、前記能動半導体装置の動作特性と類似す る特徴を有する整合させた基準素子を備え、整合基準素子のブレークダウン電圧 を連続的に測定し、前記能動半導体装置の動作電圧を整合基準素子の測定された ブレークダウン電圧よりわずかに低い値で維持することからなる。 この発明は、整合性の高い能動部品を有する電気回路であればどのようなもの にでも適応できる。個別の部品（ｄｅｓｃｒｅｔｅ ｃｏｍｐｏｎｅｎｔｓ）の 場合、動作電圧は増幅器とパス素子（ｐａｓｓ ｅｌｅｍｅｎｔ）を形成する電 力トランジスタを備える線形電圧調整回路により決定される。パス素子の作用は 、基準素子のブレークダウン電圧をＶ₀の値に下げることである。バイポ ーラー回路の場合、同様の技術が利用されるか、あるいは基準電圧を緩衝するた めにオペアンプが利用されていた。この場合、必要とされる電圧の低下はレベル シフター回路により得られる。 基準素子は、同じ回路の能動素子に物理的に近接して位置することが望ましい 。これにより、基準素子は能動素子と同様の外的条件に影響され、結果としてブ レークダウン電圧は同じように変化するからである。 できれば、電流制限装置により少量の電流を基準素子に強制的に流してやるこ とが望ましく、これにより基準素子がブレークダウンし、このブレークダウン電 圧がオペアンプの入力にインプットされ、出力より制御電圧が得られるのである 。 本発明の更なる特徴として、測定可能なブレークダウン電圧を有するチャンネ ルを備える能動半導体装置と、前記素子に所望の出力電圧を送る電圧調整器（こ の出力電圧が前記チャンネルの長さを決定する）と、前記能動素子の動作特性と 似た特性を有する整合基準素子と、前記整合基準素子のブレークダウン電圧を連 続的に測定する手段と、更に前記素子に送られた電圧を、前記電圧調整器により 制御することにより前記素子の出力電圧をブレークダウンが起こるレベルよりわ ずかに下に保持する 手段を備える最適化回路を提供することにある。 この回路では、各半導体素子はブレークダウンを起こさないで、最適ブレーク ダウン電圧に可能な限り近い値で動作する。結果として生産環境の変化に拘らず 、回路は最大速度に非常に近い状態で動作するのである。 あくまで本発明の例として、図を参照して本発明を更に詳細に説明する。 図１は、本発明による最適化回路の一般化されたブロックダイアグラムである 。 図２は最適化回路の具体例を挙げたもので、ここでは、基準素子はパス素子の 必要性をなくすために能動素子よりも低電圧でブレークダウンするようにデザイ ンされている。 図１を参照して説明する。電圧調整されていない入力電圧Ｖがパス素子１と電 流制限器２に送られる。この電流制限器２は整合基準素子（ｍａｔｃｈｅｄ ｒ ｅｆｅｒｅｎｃｅ ｃｏｍｐｏｎｅｎｔ）３に少量の電流を強制的に流し、これ をブレークダウンさせる。整合基準素子３は、ＣＭＯＳなどの能動チャンネル素 子（ａｃｔｉｖｅ ｃｈａｎｎｅｌ ｄｅｖｉｃｅ）４にできるだけ近い動作特 性を有するように選ばれている。この整合素子３は素子４と物理的に近い位置に 配置され、 同じ外的条件に影響されるようになっている。従って、整合基準素子は能動素子 ４と同じように動作するのである。 整合基準素子３のブレークダウン電圧ｄｂは連続的に、抵抗６，７により形成 されるポテンシャルディバイダの中間点に、反転インプットを連結されているオ ペアンプ５の非反転入力に送られる。オペアンプ５の出力はパス素子１に連結さ れている。 オペアンプ５は電圧調整器として連結されており、ここでは、ポテンシャルデ ィバイダを調整することにより、電圧Ｖ₀’を整合基準電圧に近づけることがで きる。レベルシフター８が電圧低下値をＶ₀に設定するが、これは周波数制限回 路のブレークダウン電圧よりわずかに低い値である。 図２は、最適化回路の更に具体例を示している。 全体を１０で示される基準回路は基準ＭＯＳ ＦＥＴ１１を有し、これは抵抗 やＭＯＳトランジスタなどの前記基準ＭＯＳ ＦＥＴに少量の電流を流すための 負荷１４と直列状態で連結されている。基準ＭＯＳ ＦＥＴ１１はＬ＝Ｌａ−δ のチャンネル長を有し、ここでＬａは能動回路の性能を決定するトランジスタの ブレークダウンが起きる限界チャンネル長であり、即ち、製造工程で利 用できる最小のチャンネル長である。δはＬａの１０％のオーダーの微少変動量 である。ＭＯＳ素子では、チャンネル長の少量δの減少により基準素子が能動素 子よりもわずかに低い電圧でブレークダウンすることが保証される。このような 設定により、パス素子やレベルシフタ回路の必要性はなくなるが、整合特性は非 常に良い状態に保たれる。オペアンプ５はＬ＞Ｌａのチャンネル長を有するトラ ンジスタを備えている。 動作状態においては、能動回路はＬ＞Ｌａとなるようなチャンネル長Ｌを有す る必要不可欠でない第１グループのトランジスタ（図示されず）を備えている。 このトランジスタは、外からの電源１３により給電されている。第２セットの性 能を決定するトランジスタ（図示されず）は、チャンネル長Ｌａで動作する。こ れらは、１つの入力を基準ＭＯＳＦＥＴ１１に連結されたオペアンプ５の出力に より給電される。 上記の回路により、製造工程上の条件変化に拘らず、回路が常に最高速度に近 い速度で動作する。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年８月９日 【補正内容】 最適化回路 本発明は、ＭＯＳやＣＭＯＳなどの電界効果トランジスタ回路などのような能 動半導体装置に利用される最適化回路に関する。 高度のＣＭＯＳやＧａＡｓ素子などでは、長い期間における製造工程での条件 の変化によりゲート長に大きな差がでることが知られている。これにより、特に 速度やブレークダウン電圧などの電気的な特性に大きな差がでることになる。バ イポーラー素子ではよく似た問題が起こるが、バイポーラー素子ではベース幅を コントロールすることが困難な問題である。 素子間でブレークダウン電圧が異なるため、ブレークダウン電圧より大幅に異 なる電圧で動作させるようにデザインすることが通常となっており、これによっ て回路の特性により多量の部品の無駄や、生産歩溜りの減少を抑えることができ る。残念ながら、これにより回路の動作周波数が低下することになる。動作周波 数の低下に加えて、初期エフェクトの問題がある。これにより供給電圧がブレー クダウン電圧から離れるにつれ、周波数応答が低下する結果となる。 以前は、回路の動作コンディションを最低ブレークダ ウン電圧より遠ざけるという、ガードバンドが利用されていた。しかし、スピー ド性能が大きく影響を受けていた。性能と不良率とは二律背反の関係にあり、ガ ードバンドが小さければ性能は良くなるが不良率は高くなる。どの様な半導体装 置の製造においても、不良率を最小限に止めること、すなわち、生産歩溜りを最 大限にすることが目標である。 英国特許第２ １４６ １４５（ＧＢ ２ １４６ １４５）号には、集積回 路用の高電圧用内蔵電圧調整器が開示されている。ここでは、整合素子が内部プ ログラミング電圧が過剰の場合に最初にブレークダウンすることにより、動作中 の回路を保護するように設計されている。この特許には、回路の性能を最適化す る方法は開示されていない。 本発明の目的は、前記したような問題を解決することにある。 本発明は、前記能動半導体装置の動作特性と類似する特性を有する整合させた 基準素子を備えるステップを含む電圧調整可能のチャンネル長を有する能動半導 体装置の性能を向上させる方法において、前記整合基準素子に電流を供給するこ とによりブレークダウンさせ、前記整合基準素子のブレークダウン電圧を連続的 に測定するス テップと前記能動半導体装置の動作電圧を整合基準素子の測定されたブレークダ ウン電圧よりわずかに低い値で連続的に維持するステップを含むことを特徴とす る、電圧調整可能なチャンネル長を有する能動半導体装置の性能を向上させる方 法である。 この発明は、整合性の高い能動部品を有する電気回路であればどのようなもの にでも適応できる。個別の部品（ｄｅｓｃｒｅｔｅ ｃｏｍｐｏｎｅｎｔｓ）の 場合、動作電圧は増幅器とパス素子（ｐａｓｓ ｅｌｅｍｅｎｔ）を形成する電 力トランジスタを備える線形電圧調整回路により決定される。パス素子の作用は 、基準素子のブレークダウン電圧をＶ₀の値に下げることである。バイポーラー 回路の場合、同様の技術が利用されるか、あるいは基準電圧をバッファ（ｂｕｆ ｆｅｒ）するためにオペアンプが利用されていて、この場合、必要とされる電圧 の低下はレベルシフター回路により得られる。 基準素子は、同じ回路の能動素子に物理的に近傍していることが望ましい。こ れにより、基準素子は能動素子と同様の外的条件に影響され、結果としてブレー クダウン電圧は同じように変化するからである。 １つの実施例においては、電流制限装置により少量の電流を基準素子に強制的 に流してやることが望ましい、 これにより基準素子がブレークダウンし、このブレークダウン電圧がオペアンプ の入力にインプットされ、出力より制御電圧が得られるのである。 本発明の更なる特徴として、測定可能なブレークダウン電圧を有するチャンネ ルを備える能動半導体装置と、前記装置に所望の出力電圧を送る電圧調整器（こ の出力電圧が前記チャンネルの長さを決定する）と、前記能動素子の動作特性と 似た特性を有する整合基準素子を備える最適化回路において、前記整合基準素子 に電流を流すことによりブレークダウンさせる手段と、前記整合基準素子のブレ ークダウン電圧を連続的に測定する手段と、更に前記素子に送られた電圧を、前 記電圧調整器により制御することにより前記素子の出力電圧をブレークダウンが 起こるレベルよりわずかに下に保持する手段を備えること、を特徴とする最適化 回路を提供することにある。 この回路では、各半導体素子はブレークダウンを起こさないで、最適ブレーク ダウン電圧に可能な限り近い値で動作するという長所を備えている。結果として 生産環境の変化に拘らず、回路は最大速度に非常に近い状態で動作するのである 。 あくまで本発明の例として、図を参照して本発明を更に詳細に説明する。 図１は、本発明による最適化回路の一般化されたブロックダイアグラムである 。 図２は最適化回路の具体例を挙げたもので、ここでは、基準素子はパス素子の 必要性をなくすために能動素子よりも低電圧でブレークダウンするようにデザイ ンされている。 図１を参照して説明する。電圧調整されていない入力電圧Ｖがパス素子１と電 流制限器２に送られる。この電流制限器２は整合基準素子（ｍａｔｃｈｅｄ ｒ ｅｆｅｒｅｎｃｅ ｃｏｍｐｏｎｅｎｔ）３に少量の電流を強制的に流し、これ をブレークダウンさせる。整合基準素子３は、ＣＭＯＳなどの能動チャンネル素 子（ａｃｔｉｖｅ ｃｈａｎｎｅｌ ｄｅｖｉｃｅ）４にできるだけ近い動作特 性を有するように選ばれている。この整合素子３は素子４と物理的に近い位置に 配置され、 同じ外的条件に影響されるようになっている。従って、整合基準素子は能動素子 ４と同じように動作するのである。 整合基準素子３のブレークダウン電圧ｄｂは、連続的に抵抗６，７により形成 されるポテンシャルディバイダの中間点に反転インプットを連結されているオペ アンプ５の非反転入力に送られる。オペアンプ５の出力はパス素子１に連結され ている。 オペアンプ５は電圧調整器として連結されており、ここではポテンシャルディ バイダを調整することにより電圧Ｖ₀’を整合基準電圧に近づけることができる 。レベルシフター８が電圧低下値をＶ０に設定するが、これは周波数制限回路の ブレークダウン電圧よりわずかに低い値である。 図２は、最適化回路の更に具体例を示している。 全体を１０で示される基準回路は基準ＭＯＳ ＦＥＴ１１を有し、これは抵抗 やＭＯＳトランジスタなどの前記基準ＭＯＳ ＦＥＴに少量の電流を流すための 負荷１４と直列状態に連結されている。基準ＭＯＳ ＦＥＴ１１はＬ＝Ｌａ−δ のチャンネル長を有し、ここでＬａは能動回路の性能を決定するトランジスタの ブレークダウンが起きる限界チャンネル長であり、即ち、製造工程で利 用できる最小のチャンネル長である。δはＬａの１０％のオーダーの微少変動量 である。ＭＯＳ素子ではチャンネル長の少量δの減少により、基準素子が能動素 子よりもわずかに低い電圧でブレークダウンすることが保証される。このような 設定により、パス素子やレベルシフタ回路の必要性はなくなるが、整合特性は非 常に良い状態に保たれる。オペアンプ５はＬ＞Ｌａのチャンネル長を有するトラ ンジスタを備えている。 動作状態においては、能動回路はＬ＞Ｌａとなるようなチャンネル長Ｌを有す る必要不可欠でない第１グループのトランジスタ（図示されず）を備えている。 このトランジスタは、外からの電源１３により給電されている。第２セットの性 能を決定するトランジスタ（図示されず）は、チャンネル長Ｌａで動作する。こ れらは、１つの入力を基準ＭＯＳＦＥＴ１１に連結されたオペアンプ５の出力に より給電される。 上記の回路により、製造工程上の条件変化に拘らず、回路が常に最高速度に近 い速度で動作するのである。 請求の範囲： １． 能動半導体装置の動作特性と類似する特性を有する整合させた基準素子を 備える工程を含む、電圧調整可能なチャンネル長を有する前記能動半導体装置の 性能を向上させる方法において、前記整合基準素子に電流を供給することにより ブレークダウンさせ、前記整合基準素子のブレークダウン電圧を連続的に測定し 、前記能動半導体装置の動作電圧を整合基準素子の測定されたブレークダウン電 圧よりわずかに低い値で連続的に維持することを含むことを特徴とする電圧調整 可能なチャンネル長を有する能動半導体装置の性能を向上させる方法。 ２． 前記基準素子が前記能動半導体装置と同じ条件に影響されるように、前記 基準素子は前記能動半導体装置の近傍に配置されている請求項１に記載の方法。 ３． 前記測定されたブレークダウン電圧は基準電圧としてオペアンプに送られ 、前記オペアンプは前記能動半導体装置の出力電圧をブレークダウン電圧よりわ ずかに低い所望のレベルに設定する出力電圧を提供する請求項１に記載の方法。 ４． 前記基準素子は、前記能動半導体装置よりもわずかに低い電圧でブレーク ダウンするよう設計されてい る請求項１に記載の方法。 ５． 測定可能なブレークダウン電圧を有するチャンネルを備える能動半導体装 置と、能動装置にチャンネルの長さを決定する所定の出力電圧を送る電圧調整器 と、前記能動素子の動作特性と似た特性を有する整合基準素子を備える最適化回 路において、前記整合基準素子に電流を流すことによりブレークダウンさせる手 段と、前記整合基準素子のブレークダウン電圧を連続的に測定する手段と、更に 前記素子に送られた電圧を、前記電圧調整器により制御することにより前記素子 の出力電圧をブレークダウンが起こるレベルよりわずかに下に保持する手段とを 備えることを特徴とする最適化回路。 ６． 前記整合素子が前記半導体装置と同じ条件に影響されるように、前記整合 素子は前記半導体装置の近傍に配置されている請求項５に記載の最適化回路。 ７． 前記電圧測定手段は１つの入力が前記整合基準素子の出力と連結し、出力 が前記電圧調整器に給電されるオペアンプを有する請求項６に記載の最適化回路 。 ８． 前記オペアンプの第２入力は、基準電圧を供給するポテンシャルディバイ ダと連結されている請求項４〜６のいずれかに記載の最適化回路。 ９． 前記半導体装置はＣＭＯＳ素子である請求項４〜７のいずれかに記載の最 適化回路。 １０．前記整合基準素子は、前記能動素子よりもわずかに低い電圧でブレークダ ウンするように設計されている請求項５に記載の最適化回路。

Claims (1)

1. 【特許請求の範囲】 １． 電圧調整可能なチャンネル長を有する能動半導体装置の性能を向上させる 方法において、前記能動半導体装置の動作特性と類似する特性を有する整合させ た整合基準素子のブレークダウン電圧を連続的に測定し、前記能動半導体装置の 動作電圧を整合基準素子の測定されたブレークダウン電圧よりわずかに低い値で 維持することを特徴とする。 ２． 前記基準素子が前記能動半導体装置と同じ条件に影響されるように、前記 基準素子は前記能動半導体装置の近傍に配置されている請求項１に記載の方法。 ３． 前記測定されたブレークダウン電圧は基準電圧としてオペアンプに送られ 、このオペアンプは前記能動半導体装置の出力電圧をブレークダウン電圧よりわ ずかに低い所望のレベルに設定する出力電圧を提供する請求項１に記載の方法。 ４． 前記基準素子は、前記能動半導体装置よりもわずかに低い電圧でブレーク ダウンするよう設計されている請求項１に記載の方法。 ５． 最適化回路であって、測定可能なブレークダウン電圧を有するチャンネル を備える能動半導体装置と、この装置に前記チャンネルの長さを決定する所望の 出 力電圧を送る電圧調整器と、前記能動素子の動作特性と似た特性を有する整合基 準素子と、前記整合基準素子のブレークダウン電圧を連続的に測定する手段と、 更に前記素子に送られた電圧を、前記電圧調整器により制御することにより前記 素子の出力電圧をブレークダウンが起こるレベルよりわずかに下に保持する手段 とを備える最適化回路。 ６． 前記整合素子が前記半導体装置と同じ条件に影響されるように、前記整合 素子は前記半導体装置の近傍に配置されている請求項５に記載の最適化回路。 ７． 前記電圧測定手段は１つの入力が、前記整合基準素子の出力と連結し、出 力が前記電圧調整器に給電されるオペアンプを有する請求項６に記載の最適化回 路。 ８． 前記オペアンプの第２入力は、基準電圧を供給するポテンシャルディバイ ダと連結されている請求項４〜６のいずれかに記載の最適化回路。 ９． 前記半導体装置はＣＭＯＳ素子である請求項４〜７のいずれかに記載の最 適化回路。 １０．前記整合基準素子は、前記能動素子よりもわずかに低い電圧でブレークダ ウンするように設計されている請求項５に記載の最適化回路。