JPH0937457A - 電源供給制御回路 - Google Patents
電源供給制御回路Info
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- JPH0937457A JPH0937457A JP7184404A JP18440495A JPH0937457A JP H0937457 A JPH0937457 A JP H0937457A JP 7184404 A JP7184404 A JP 7184404A JP 18440495 A JP18440495 A JP 18440495A JP H0937457 A JPH0937457 A JP H0937457A
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Abstract
(57)【要約】
【課題】 ＭＭＩＣ等、駆動電源として正電源と負電源
とを要する増幅器への電源供給の際の破壊を防止する。 【解決手段】 電源投入時、正電源回路１が立上がり、
第１の基準電圧以上で負電源回路２が動作を開始し、第
２の基準電圧で負電圧は略一定電圧まで立ち上がる。こ
の時点までに負電圧検出回路４が負電圧を検出し、負電
圧検出信号を出力する。また、この負電圧はＭＭＩＣ７
の負電圧供給端7bに直接印加される。正電圧が更に立ち
上がり、第３の基準電圧まで立上がったところで正電圧
検出回路５が動作し、正電圧検出信号を出力する。判定
回路６は負電圧、正電圧各検出信号双方の入力があった
ときスイッチ回路３をオンさせ、正電圧をＩＣ７の正電
圧供給端7aに印加させる。これにより、負電圧供給以前
に正電圧が印加されることはない。電源遮断時は負電圧
停止前に正電圧が先にオフされる。
とを要する増幅器への電源供給の際の破壊を防止する。 【解決手段】 電源投入時、正電源回路１が立上がり、
第１の基準電圧以上で負電源回路２が動作を開始し、第
２の基準電圧で負電圧は略一定電圧まで立ち上がる。こ
の時点までに負電圧検出回路４が負電圧を検出し、負電
圧検出信号を出力する。また、この負電圧はＭＭＩＣ７
の負電圧供給端7bに直接印加される。正電圧が更に立ち
上がり、第３の基準電圧まで立上がったところで正電圧
検出回路５が動作し、正電圧検出信号を出力する。判定
回路６は負電圧、正電圧各検出信号双方の入力があった
ときスイッチ回路３をオンさせ、正電圧をＩＣ７の正電
圧供給端7aに印加させる。これにより、負電圧供給以前
に正電圧が印加されることはない。電源遮断時は負電圧
停止前に正電圧が先にオフされる。
Description
【０００１】
【産業上の利用分野】本発明は電源供給制御回路に係
り、より詳細には、主として、GaAs−ＦＥＴを用いた高
周波増幅器であるＭＭＩＣ（モノリシックマイクロウエ
ーブ集積回路）のような、その駆動電源として正電源と
負電源とを要する増幅器の電源供給のタイミング制御に
関する。
り、より詳細には、主として、GaAs−ＦＥＴを用いた高
周波増幅器であるＭＭＩＣ（モノリシックマイクロウエ
ーブ集積回路）のような、その駆動電源として正電源と
負電源とを要する増幅器の電源供給のタイミング制御に
関する。
【０００２】
【従来の技術】無線送受信機のフロントエンド高周波ア
ンプや、又は衛星放送受信に用いるＬＮＢの受信アンプ
などでは前記ＭＭＩＣを使用する場合が多い。同ＩＣの
場合、供給電源としてゲート電圧用負電源と、ドレイン
電圧用正電源とを必要とし、同ゲート電圧によりドレイ
ン電流を制御する。このＩＣへの電源印加においては、
電源オン時には負電圧から先に印加し、その後に正電源
を印加するようにし、また、電源オフ時には正電源を先
に断ち、その後に負電源を断つようにする。つまり、負
電源が印加されていない状態で正電源を印加又はオフし
てはならない。このような順序にしないと素子に過電流
が流れ、素子を破壊することとなり、これを防止するた
めである。
ンプや、又は衛星放送受信に用いるＬＮＢの受信アンプ
などでは前記ＭＭＩＣを使用する場合が多い。同ＩＣの
場合、供給電源としてゲート電圧用負電源と、ドレイン
電圧用正電源とを必要とし、同ゲート電圧によりドレイ
ン電流を制御する。このＩＣへの電源印加においては、
電源オン時には負電圧から先に印加し、その後に正電源
を印加するようにし、また、電源オフ時には正電源を先
に断ち、その後に負電源を断つようにする。つまり、負
電源が印加されていない状態で正電源を印加又はオフし
てはならない。このような順序にしないと素子に過電流
が流れ、素子を破壊することとなり、これを防止するた
めである。
【０００３】従来、上記条件を満たすため、図５（Ａ）
又は図６（Ａ）に示すような電源供給回路が使用されて
いた。図５（Ａ）において、正電源回路21で発生した所
要電圧の正電圧Ｖ21をスイッチ回路22でオンオフするよ
うにする一方、同スイッチ回路22を経た正電圧Ｖ21を基
に所要電圧の負電圧Ｖ22を負電源回路23で発生させる。
同負電源回路23として、例えば、図示のようなDC−DCコ
ンバータで構成する方法がある。上記正電圧Ｖ21及び負
電圧Ｖ22とをＭＭＩＣ24の正電圧供給端24ａ、負電圧供
給端24ｂにそれぞれ印加する。同ＩＣ24はこれら電源に
より入力信号Ｓ21について所要の増幅作用をし、出力す
る。この場合、各電源ラインに図示のコンデンサＣ21及
びＣ22を設け、同コンデンサの容量値を選定することに
より、電源立ち上がり時又は同立ち下がり時において、
負電源が印加されていない状態で正電源の印加又はオフ
がないようにしている。この関係の概略を同図（Ｂ）に
示す。また、図６（Ａ）は他の方法を示したものである
が、正電源回路21よりの正電圧Ｖ21及び負電源回路23よ
りの負電圧Ｖ22についてスイッチ回路22及び同25を設
け、ＭＰＵ（制御部）26がこれらスイッチを前記条件を
満たすシーケンスの下でオンオフ制御する。この関係を
同図（Ｂ）に示し、ＭＰＵ26はスイッチ回路22に対する
オンオフ制御信号Ｓ22、及びスイッチ回路25に対するオ
ンオフ制御信号Ｓ23により図示のタイミングでオンオフ
制御する。
又は図６（Ａ）に示すような電源供給回路が使用されて
いた。図５（Ａ）において、正電源回路21で発生した所
要電圧の正電圧Ｖ21をスイッチ回路22でオンオフするよ
うにする一方、同スイッチ回路22を経た正電圧Ｖ21を基
に所要電圧の負電圧Ｖ22を負電源回路23で発生させる。
同負電源回路23として、例えば、図示のようなDC−DCコ
ンバータで構成する方法がある。上記正電圧Ｖ21及び負
電圧Ｖ22とをＭＭＩＣ24の正電圧供給端24ａ、負電圧供
給端24ｂにそれぞれ印加する。同ＩＣ24はこれら電源に
より入力信号Ｓ21について所要の増幅作用をし、出力す
る。この場合、各電源ラインに図示のコンデンサＣ21及
びＣ22を設け、同コンデンサの容量値を選定することに
より、電源立ち上がり時又は同立ち下がり時において、
負電源が印加されていない状態で正電源の印加又はオフ
がないようにしている。この関係の概略を同図（Ｂ）に
示す。また、図６（Ａ）は他の方法を示したものである
が、正電源回路21よりの正電圧Ｖ21及び負電源回路23よ
りの負電圧Ｖ22についてスイッチ回路22及び同25を設
け、ＭＰＵ（制御部）26がこれらスイッチを前記条件を
満たすシーケンスの下でオンオフ制御する。この関係を
同図（Ｂ）に示し、ＭＰＵ26はスイッチ回路22に対する
オンオフ制御信号Ｓ22、及びスイッチ回路25に対するオ
ンオフ制御信号Ｓ23により図示のタイミングでオンオフ
制御する。
【０００４】
【発明が解決しようとする課題】しかし、前述の方法の
場合、図５においては、正電圧Ｖ21を基に負電圧Ｖ22を
発生する負電源回路23の応答特性、コンデンサＣ21、Ｃ
22の容量値のバラツキ等により立ち上がり及び立ち下が
り特性に影響を受け、過渡的な状態下、ＭＭＩＣ24に過
電流が流れる危険性があり、信頼性に欠けるという欠点
がある。また、図６においても、信頼度の高い制御が可
能である反面、ＭＰＵが必要となり、回路規模が大とな
って、コンパクト化が求められる回路での使用には不適
という欠点がある。本発明はこのような欠点に鑑みてな
されたものであり、簡易な回路構成で且つ信頼性の高い
電源供給制御回路を提供することを目的とする。
場合、図５においては、正電圧Ｖ21を基に負電圧Ｖ22を
発生する負電源回路23の応答特性、コンデンサＣ21、Ｃ
22の容量値のバラツキ等により立ち上がり及び立ち下が
り特性に影響を受け、過渡的な状態下、ＭＭＩＣ24に過
電流が流れる危険性があり、信頼性に欠けるという欠点
がある。また、図６においても、信頼度の高い制御が可
能である反面、ＭＰＵが必要となり、回路規模が大とな
って、コンパクト化が求められる回路での使用には不適
という欠点がある。本発明はこのような欠点に鑑みてな
されたものであり、簡易な回路構成で且つ信頼性の高い
電源供給制御回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、正電圧と負電
圧とを増幅器等へ電源供給する装置において、所要の立
ち上がり特性及び立ち下がり特性を有し、所要正電圧を
発生する正電源回路と、前記正電源回路よりの正電圧を
基にし、同正電圧の立ち上がり途上の第１の基準電圧以
上で立ち上がり始め、同第１の基準電圧より更に上昇し
た第２の基準電圧で略一定電圧となるように所要負電圧
を発生し、同負電圧を前記増幅器の負電圧供給端へ印加
する負電源回路と、前記負電源回路の発生電圧が所要負
電圧になったことを検出したときには所要の負電圧検出
信号を出力する負電圧検出回路と、前記第２の基準電圧
より更に上昇した第３の基準電圧で動作を開始し、所要
正電圧に達したときには、前記負電圧検出信号の出力後
になるような正電圧検出信号を出力する正電圧検出回路
と、一端を前記正電源回路に接続し、他端を前記増幅器
の正電圧供給端に接続し、スイッチオンにより所要正電
圧を同増幅器に印加するスイッチ回路と、前記正電圧の
立ち上がりの際には、前記負電圧検出信号及び正電圧検
出信号双方の入力があったことを判定したときに前記ス
イッチ回路をオンし、同正電圧の立ち下がりの際には正
電圧検出信号の入力がなくなったことを判定したときに
同スイッチ回路をオフするようにそれぞれ制御する判定
回路とを備え、前記増幅器に対し、電源印加時には負電
圧を正電圧より先に印加し、電源遮断時には正電圧を負
電圧より先に遮断するように制御する電源供給制御回路
を提供するものである。
圧とを増幅器等へ電源供給する装置において、所要の立
ち上がり特性及び立ち下がり特性を有し、所要正電圧を
発生する正電源回路と、前記正電源回路よりの正電圧を
基にし、同正電圧の立ち上がり途上の第１の基準電圧以
上で立ち上がり始め、同第１の基準電圧より更に上昇し
た第２の基準電圧で略一定電圧となるように所要負電圧
を発生し、同負電圧を前記増幅器の負電圧供給端へ印加
する負電源回路と、前記負電源回路の発生電圧が所要負
電圧になったことを検出したときには所要の負電圧検出
信号を出力する負電圧検出回路と、前記第２の基準電圧
より更に上昇した第３の基準電圧で動作を開始し、所要
正電圧に達したときには、前記負電圧検出信号の出力後
になるような正電圧検出信号を出力する正電圧検出回路
と、一端を前記正電源回路に接続し、他端を前記増幅器
の正電圧供給端に接続し、スイッチオンにより所要正電
圧を同増幅器に印加するスイッチ回路と、前記正電圧の
立ち上がりの際には、前記負電圧検出信号及び正電圧検
出信号双方の入力があったことを判定したときに前記ス
イッチ回路をオンし、同正電圧の立ち下がりの際には正
電圧検出信号の入力がなくなったことを判定したときに
同スイッチ回路をオフするようにそれぞれ制御する判定
回路とを備え、前記増幅器に対し、電源印加時には負電
圧を正電圧より先に印加し、電源遮断時には正電圧を負
電圧より先に遮断するように制御する電源供給制御回路
を提供するものである。
【０００６】
（１）電源投入時 電源投入により正電源回路が立ち上がり始め、正電圧が
第１の基準電圧以上になると負電源回路が動作を開始
し、同正電圧が更に立ち上がった第２の基準電圧で負電
圧は略一定電圧まで立ち上がる。この時点までに負電圧
検出回路が負電圧を検出し、負電圧検出信号を出力す
る。また、この負電圧はＭＭＩＣ（増幅器）の負電圧供
給端に直接印加される。正電圧が更に立ち上がり、第３
の基準電圧まで立ち上がったところで正電圧検出回路が
動作し、一定電圧に達するまでに正電圧検出信号を出力
する。判定回路は上記負電圧検出信号と、正電圧検出信
号の双方の入力があったとき（ＡＮＤ動作）にはスイッ
チ回路をオンさせ、正電源回路よりの正電圧を上記ＭＭ
ＩＣの正電圧供給端に印加させる。これにより、負電圧
供給以前に正電圧が印加されることはない。
第１の基準電圧以上になると負電源回路が動作を開始
し、同正電圧が更に立ち上がった第２の基準電圧で負電
圧は略一定電圧まで立ち上がる。この時点までに負電圧
検出回路が負電圧を検出し、負電圧検出信号を出力す
る。また、この負電圧はＭＭＩＣ（増幅器）の負電圧供
給端に直接印加される。正電圧が更に立ち上がり、第３
の基準電圧まで立ち上がったところで正電圧検出回路が
動作し、一定電圧に達するまでに正電圧検出信号を出力
する。判定回路は上記負電圧検出信号と、正電圧検出信
号の双方の入力があったとき（ＡＮＤ動作）にはスイッ
チ回路をオンさせ、正電源回路よりの正電圧を上記ＭＭ
ＩＣの正電圧供給端に印加させる。これにより、負電圧
供給以前に正電圧が印加されることはない。
【０００７】（２）電源遮断時 電源遮断により正電源回路が立ち下がり始め、正電圧が
前記第３の基準電圧まで低下すると正電圧検出回路によ
る正電圧検出がなくなる。これにより、ＡＮＤ動作をな
す判定回路はスイッチ回路を直ちにオフし、正電圧の印
加を断つ。このとき、負電源回路は負電圧を発生してお
り、正電圧が前記第１の基準電圧まで立ち下がるまで継
続される。従って、負電圧停止前に正電圧が先にオフさ
れる。
前記第３の基準電圧まで低下すると正電圧検出回路によ
る正電圧検出がなくなる。これにより、ＡＮＤ動作をな
す判定回路はスイッチ回路を直ちにオフし、正電圧の印
加を断つ。このとき、負電源回路は負電圧を発生してお
り、正電圧が前記第１の基準電圧まで立ち下がるまで継
続される。従って、負電圧停止前に正電圧が先にオフさ
れる。
【０００８】
【実施例】以下、図面に基づいて本発明による電源供給
回路を説明する。図１は本発明による電源供給回路の一
実施例を示す要部ブロック図、図２は図１等の説明のた
めのタイミングチャート、図３は図１の各ブロックを具
体的な回路に置き換えたもの、図４は他の実施例を示す
要部回路図である。図１において、１は所要正電圧V1を
発生する正電源回路、２は正電源回路１よりの正電圧を
基にして所要負電圧V2を発生する負電源回路としてのDC
−DCコンバータ、３は正電圧をオンオフするためのスイ
ッチ回路、４は負電源回路２の発生電圧が所要負電圧V2
になったことを検出したときには所要の負電圧検出信号
S1を出力する負電圧検出回路、５は正電源回路１の発生
電圧が所要正電圧V1に達するまでに負電圧検出信号S1の
出力後になるような正電圧検出信号S2を出力する正電圧
検出回路、６は負電圧検出信号S1及び正電圧検出信号S2
双方の入力があるときのみ前記スイッチ回路３をオン
し、正電圧検出信号S2の入力がなくなったときには同ス
イッチ回路をオフするように制御する判定回路、７は正
電圧供給端7aと負電圧供給端7bとを有し、これら電源に
より入力信号S3を増幅するＭＭＩＣ（モノリシックマイ
クロウエーブ集積回路、以下、「MMIC」と記す）であ
る。
回路を説明する。図１は本発明による電源供給回路の一
実施例を示す要部ブロック図、図２は図１等の説明のた
めのタイミングチャート、図３は図１の各ブロックを具
体的な回路に置き換えたもの、図４は他の実施例を示す
要部回路図である。図１において、１は所要正電圧V1を
発生する正電源回路、２は正電源回路１よりの正電圧を
基にして所要負電圧V2を発生する負電源回路としてのDC
−DCコンバータ、３は正電圧をオンオフするためのスイ
ッチ回路、４は負電源回路２の発生電圧が所要負電圧V2
になったことを検出したときには所要の負電圧検出信号
S1を出力する負電圧検出回路、５は正電源回路１の発生
電圧が所要正電圧V1に達するまでに負電圧検出信号S1の
出力後になるような正電圧検出信号S2を出力する正電圧
検出回路、６は負電圧検出信号S1及び正電圧検出信号S2
双方の入力があるときのみ前記スイッチ回路３をオン
し、正電圧検出信号S2の入力がなくなったときには同ス
イッチ回路をオフするように制御する判定回路、７は正
電圧供給端7aと負電圧供給端7bとを有し、これら電源に
より入力信号S3を増幅するＭＭＩＣ（モノリシックマイ
クロウエーブ集積回路、以下、「MMIC」と記す）であ
る。
【０００９】次に、本発明の動作について図ごとに分け
て説明する。 〔１〕図１の説明（図２含む） （１−１）電源投入時（立ち上がり時） 所要正電圧V1を発生する正電源回路１は電源オン時また
は同オフ時には図２（イ）に示すように、立ち上がり、
また、立ち下がるものとし、その途上のe1、e2及びe3を
各々、第１の基準電圧、第２の基準電圧及び第３の基準
電圧とする。正電源回路１は上記第３の基準電圧e3を経
て所要正電圧V1に達する〔図２（イ）〕。
て説明する。 〔１〕図１の説明（図２含む） （１−１）電源投入時（立ち上がり時） 所要正電圧V1を発生する正電源回路１は電源オン時また
は同オフ時には図２（イ）に示すように、立ち上がり、
また、立ち下がるものとし、その途上のe1、e2及びe3を
各々、第１の基準電圧、第２の基準電圧及び第３の基準
電圧とする。正電源回路１は上記第３の基準電圧e3を経
て所要正電圧V1に達する〔図２（イ）〕。
【００１０】正電源回路１よりの正電圧を基に負電圧を
発生する負電源回路２は、上記第１の基準電圧e1で立ち
上がり始め、第２の基準電圧e2で略一定電圧に達し、そ
の後に所要負電圧V2に達する〔図２（ロ）〕。この負電
圧はMMIC７の負電圧供給端7bに直接印加しておく。ま
た、負電圧検出回路４はこの負電圧V2を検出したとき
（時間T1）には負電圧検出信号S1を出力する〔図２
（ハ）〕。正電圧が更に上昇して第３の基準電圧e3まで
上昇すると正電圧検出回路５動作開始となり、所要正電
圧V1に達するまでにはこれを検出し（時間T2）、正電圧
検出信号S2を出力する〔図２（ニ）〕。ここで留意すべ
き点として、正電圧検出信号S2を出力するときには負電
圧が略V2に達しており、負電圧検出信号S1を既に出力し
ているようにすることである。即ち、負電源回路２はこ
の条件を満たすように立ち上がるようにする。これは、
前述したように、負電源が供給されていない状態で正電
圧を印加又はオフしてはならないというMMIC７の使用条
件を満たすためである。
発生する負電源回路２は、上記第１の基準電圧e1で立ち
上がり始め、第２の基準電圧e2で略一定電圧に達し、そ
の後に所要負電圧V2に達する〔図２（ロ）〕。この負電
圧はMMIC７の負電圧供給端7bに直接印加しておく。ま
た、負電圧検出回路４はこの負電圧V2を検出したとき
（時間T1）には負電圧検出信号S1を出力する〔図２
（ハ）〕。正電圧が更に上昇して第３の基準電圧e3まで
上昇すると正電圧検出回路５動作開始となり、所要正電
圧V1に達するまでにはこれを検出し（時間T2）、正電圧
検出信号S2を出力する〔図２（ニ）〕。ここで留意すべ
き点として、正電圧検出信号S2を出力するときには負電
圧が略V2に達しており、負電圧検出信号S1を既に出力し
ているようにすることである。即ち、負電源回路２はこ
の条件を満たすように立ち上がるようにする。これは、
前述したように、負電源が供給されていない状態で正電
圧を印加又はオフしてはならないというMMIC７の使用条
件を満たすためである。
【００１１】上記負電圧検出信号S1及び正電圧検出信号
S2は判定回路６へ送られる。同判定回路６はＡＮＤ（論
理積）ゲート的動作をなす回路であり、双方の入力があ
ったときにスイッチ回路３をオンする制御信号を出力す
る〔図２（ホ）〕。同信号によりスイッチ回路３がオン
し（時間T2）、正電圧がMMIC７の正電圧供給端7aに印加
される。この正電圧印加時点では負電圧は既に印加され
ているので、負電圧供給以前に正電圧を印加してはなら
ないという条件が満たされる。なお、判定回路６におい
て、より一層の確実性を持たせるため、図示はしていな
いが、上記負電圧検出信号S1及び正電圧検出信号S2の他
に、例えば、電源投入時にはハイ（Ｈ）レベルとなり、
電源遮断時にはロー（Ｌ）レベルとなる電源制御信号を
も併せて使用し、これら３つの信号がＨレベルのときス
イッチ回路３をオンするようにしてもよい。なお、この
電源制御信号は、電源投入後のパワーセーブ信号として
使用するものである。即ち、送信時にはＨとして送信ア
ンプに電源を供給し、受信時にはＬとして送信アンプへ
の電源供給を停止する。
S2は判定回路６へ送られる。同判定回路６はＡＮＤ（論
理積）ゲート的動作をなす回路であり、双方の入力があ
ったときにスイッチ回路３をオンする制御信号を出力す
る〔図２（ホ）〕。同信号によりスイッチ回路３がオン
し（時間T2）、正電圧がMMIC７の正電圧供給端7aに印加
される。この正電圧印加時点では負電圧は既に印加され
ているので、負電圧供給以前に正電圧を印加してはなら
ないという条件が満たされる。なお、判定回路６におい
て、より一層の確実性を持たせるため、図示はしていな
いが、上記負電圧検出信号S1及び正電圧検出信号S2の他
に、例えば、電源投入時にはハイ（Ｈ）レベルとなり、
電源遮断時にはロー（Ｌ）レベルとなる電源制御信号を
も併せて使用し、これら３つの信号がＨレベルのときス
イッチ回路３をオンするようにしてもよい。なお、この
電源制御信号は、電源投入後のパワーセーブ信号として
使用するものである。即ち、送信時にはＨとして送信ア
ンプに電源を供給し、受信時にはＬとして送信アンプへ
の電源供給を停止する。
【００１２】（１−２）電源遮断時（立ち下がり時） 電源遮断により正電源が下降し（立ち下がり）始め、第
３の基準電圧e3まで下降すると正電圧検出回路５による
正電圧検出が停止し、正電圧検出信号S2の出力が停止す
る〔図２（イ）（ニ）〕。判定回路６は前項で説明した
ように、全入力があったときのみスイッチ回路３をオン
し、１つの入力が無いときには同スイッチをオフする
〔図２（ホ）、時間T3〕。このスイッチオフにより正電
圧の印加は停止する。一方の負電圧は、このスイッチオ
フ時点では負電圧を維持しており〔図２（ロ）〕、MMIC
７に対し負電圧印加状態にある。従って、負電圧印加状
態で正電圧を先にオフするという条件が満たされる。負
電圧検出は更に下降した第２の基準電圧e2で停止され
る。なお、前述の電源制御信号を使用した場合には、同
制御信号がＬレベルとなったとき、又は上記正電圧検出
の停止の早い方をもってスイッチ回路３がオフされる。
３の基準電圧e3まで下降すると正電圧検出回路５による
正電圧検出が停止し、正電圧検出信号S2の出力が停止す
る〔図２（イ）（ニ）〕。判定回路６は前項で説明した
ように、全入力があったときのみスイッチ回路３をオン
し、１つの入力が無いときには同スイッチをオフする
〔図２（ホ）、時間T3〕。このスイッチオフにより正電
圧の印加は停止する。一方の負電圧は、このスイッチオ
フ時点では負電圧を維持しており〔図２（ロ）〕、MMIC
７に対し負電圧印加状態にある。従って、負電圧印加状
態で正電圧を先にオフするという条件が満たされる。負
電圧検出は更に下降した第２の基準電圧e2で停止され
る。なお、前述の電源制御信号を使用した場合には、同
制御信号がＬレベルとなったとき、又は上記正電圧検出
の停止の早い方をもってスイッチ回路３がオフされる。
【００１３】〔２〕図３の説明 図３は図１の正電源回路１と負電源回路２とを除いた各
ブロックを具体的に回路構成したものであり、符号につ
いてはいずれも図１と統一してある。 （２−１）負電圧検出回路 負電圧検出回路４は、負電源回路２よりの負電圧を入力
源として、抵抗R1、R2、R3、及びＮチャンネルＪ−ＦＥ
Ｔで構成している。その動作として、図１で説明したと
同様、負電源回路２が第１の基準電圧e1で立ち上がり始
め、第２の基準電圧e2で略一定電圧に達し、その後に所
要負電圧V2に達した際に、同負電圧V2でピンチオフ（抵
抗R3を介したドレイン−ソース間の電流がゼロとなる状
態）となるように設定する。この設定はゲート（Ｇ）側
のR1、R2で設定する。このピンチオフによりドレイン
（Ｄ）はR3を介した正電圧（＝Ｈレベル）となり、これ
が負電圧検出信号S1となる。電源遮断時の負電圧検出
は、正電圧が第２の基準電圧e2に下降した時点で停止す
る。
ブロックを具体的に回路構成したものであり、符号につ
いてはいずれも図１と統一してある。 （２−１）負電圧検出回路 負電圧検出回路４は、負電源回路２よりの負電圧を入力
源として、抵抗R1、R2、R3、及びＮチャンネルＪ−ＦＥ
Ｔで構成している。その動作として、図１で説明したと
同様、負電源回路２が第１の基準電圧e1で立ち上がり始
め、第２の基準電圧e2で略一定電圧に達し、その後に所
要負電圧V2に達した際に、同負電圧V2でピンチオフ（抵
抗R3を介したドレイン−ソース間の電流がゼロとなる状
態）となるように設定する。この設定はゲート（Ｇ）側
のR1、R2で設定する。このピンチオフによりドレイン
（Ｄ）はR3を介した正電圧（＝Ｈレベル）となり、これ
が負電圧検出信号S1となる。電源遮断時の負電圧検出
は、正電圧が第２の基準電圧e2に下降した時点で停止す
る。
【００１４】（２−２）正電圧検出回路 正電圧検出回路５は、ＰＮＰトランジスタQ1と、正電圧
を基に同Q1のベースバイアス設定用の抵抗R4、R5及びコ
レクタ抵抗R6で構成する。正電圧が第３の基準電圧e3ま
で上昇すると本検出回路５が動作開始し、所要正電圧V1
に達するまでにトランジスタQ1が完全オン状態に達し、
R6にコレクタ電流による電圧が発生する。このコレクタ
電圧（＝Ｈレベル）が正電圧検出信号S2となる。このよ
うな動作となるようにベース側抵抗R4、R5を設定する。
なお、この正電圧検出信号S2を出力するときには負電圧
検出信号S1は既に出力されている。これに対し、電源遮
断時の正電圧検出は、正電源が第３の基準電圧e3まで下
降したところでトランジスタQ1がオフとなり、同検出信
号S2の出力が停止する。
を基に同Q1のベースバイアス設定用の抵抗R4、R5及びコ
レクタ抵抗R6で構成する。正電圧が第３の基準電圧e3ま
で上昇すると本検出回路５が動作開始し、所要正電圧V1
に達するまでにトランジスタQ1が完全オン状態に達し、
R6にコレクタ電流による電圧が発生する。このコレクタ
電圧（＝Ｈレベル）が正電圧検出信号S2となる。このよ
うな動作となるようにベース側抵抗R4、R5を設定する。
なお、この正電圧検出信号S2を出力するときには負電圧
検出信号S1は既に出力されている。これに対し、電源遮
断時の正電圧検出は、正電源が第３の基準電圧e3まで下
降したところでトランジスタQ1がオフとなり、同検出信
号S2の出力が停止する。
【００１５】（２−３）判定回路 判定回路６は、前記負電圧検出信号S1と正電圧検出信号
S2との２入力について、又は更に前述の電源制御信号Sc
を加えた３入力とについて否定論理和をとるＮＡＮＤゲ
ート6aで構成する。ＮＡＮＤゲートとしたのは後述のス
イッチ回路３との関係からである。同ゲート6aにより、
入力が全てハイ（Ｈ）レベルのときロー（Ｌ）出力とな
り（電源投入時）、また、１入力がＬとなると出力はＨ
となる（電源遮断時）。
S2との２入力について、又は更に前述の電源制御信号Sc
を加えた３入力とについて否定論理和をとるＮＡＮＤゲ
ート6aで構成する。ＮＡＮＤゲートとしたのは後述のス
イッチ回路３との関係からである。同ゲート6aにより、
入力が全てハイ（Ｈ）レベルのときロー（Ｌ）出力とな
り（電源投入時）、また、１入力がＬとなると出力はＨ
となる（電源遮断時）。
【００１６】（２−４）スイッチ回路 正電圧をオンオフするスイッチ回路３は、ＰＮＰトラン
ジスタQ2と、同Q2のベースバイアス設定用の抵抗R7、R8
で構成し、同R8を介して判定回路６（ＮＡＮＤゲート6
a）の出力をベースに印加する。これにより、トランジ
スタQ2はＮＡＮＤゲート6aの出力が、Ｌ時にオンして正
電圧をMMIC７に印加し、Ｈ時にはオフして正電圧印加を
停止する。このタイミングは図２（ホ）を満たすものと
なる。
ジスタQ2と、同Q2のベースバイアス設定用の抵抗R7、R8
で構成し、同R8を介して判定回路６（ＮＡＮＤゲート6
a）の出力をベースに印加する。これにより、トランジ
スタQ2はＮＡＮＤゲート6aの出力が、Ｌ時にオンして正
電圧をMMIC７に印加し、Ｈ時にはオフして正電圧印加を
停止する。このタイミングは図２（ホ）を満たすものと
なる。
【００１７】〔３〕図４の説明 図４は、その基本動作としては図１又は図３と同様であ
るが、これらの各ブロックの機能を結合又は兼用し、且
つ電源制御信号の使用を前提とした構成に係る回路であ
る。なお、図１又は図３と同様のものは同一符号を付し
てある。図において、ＦＥＴ（ＮチャンネルＪ−ＦＥ
Ｔ）と、ＮＰＮトランジスタＱ11とにより図１等におけ
る負電圧検出回路と判定回路とを構成する。また、ＰＮ
ＰトランジスタＱ12を同・正電圧検出回路とスイッチ回
路とを兼用する。電源制御信号Scは、前述同様、電源投
入時にはハイ（Ｈ）レベルとなり、同遮断時にはロー
（Ｌ）レベルとなる信号とする。
るが、これらの各ブロックの機能を結合又は兼用し、且
つ電源制御信号の使用を前提とした構成に係る回路であ
る。なお、図１又は図３と同様のものは同一符号を付し
てある。図において、ＦＥＴ（ＮチャンネルＪ−ＦＥ
Ｔ）と、ＮＰＮトランジスタＱ11とにより図１等におけ
る負電圧検出回路と判定回路とを構成する。また、ＰＮ
ＰトランジスタＱ12を同・正電圧検出回路とスイッチ回
路とを兼用する。電源制御信号Scは、前述同様、電源投
入時にはハイ（Ｈ）レベルとなり、同遮断時にはロー
（Ｌ）レベルとなる信号とする。
【００１８】ＦＥＴは図３の場合と同様、負電源回路２
が第１の基準電圧e1で立ち上がり始め、第２の基準電圧
e2で略一定電圧に達し、その後に所要負電圧V2に達した
際に同負電圧V2でピンチオフとなるように設定する。こ
の設定はゲート（Ｇ）側のＲ11、Ｒ12で設定する。この
ピンチオフによりドレイン（Ｄ）は抵抗Ｒ13、Ｒ14とに
より定まる正電圧（＝Ｈレベル）となり、これが負電圧
検出信号S1となる。この検出信号S1はトランジスタＱ11
のベースバイアスでもある。一方、正電圧が第３の基準
電圧e3を経て所要正電圧V1に達したところでトランジス
タＱ11及びＱ12が同時にオンするようにする。これを抵
抗Ｒ15、Ｒ16とにより設定する。また、Ｑ11は検出信号
S1によりオンスタンバイの状態にある。Ｑ12のオンによ
り正電圧がMMIC７に印加されることになる。電源遮断時
においては、正電源が第３の基準電圧e3まで下降したと
ころでトランジスタＱ12がオフし、正電圧印加が停止す
る。この時点では負電圧は印加状態にある。
が第１の基準電圧e1で立ち上がり始め、第２の基準電圧
e2で略一定電圧に達し、その後に所要負電圧V2に達した
際に同負電圧V2でピンチオフとなるように設定する。こ
の設定はゲート（Ｇ）側のＲ11、Ｒ12で設定する。この
ピンチオフによりドレイン（Ｄ）は抵抗Ｒ13、Ｒ14とに
より定まる正電圧（＝Ｈレベル）となり、これが負電圧
検出信号S1となる。この検出信号S1はトランジスタＱ11
のベースバイアスでもある。一方、正電圧が第３の基準
電圧e3を経て所要正電圧V1に達したところでトランジス
タＱ11及びＱ12が同時にオンするようにする。これを抵
抗Ｒ15、Ｒ16とにより設定する。また、Ｑ11は検出信号
S1によりオンスタンバイの状態にある。Ｑ12のオンによ
り正電圧がMMIC７に印加されることになる。電源遮断時
においては、正電源が第３の基準電圧e3まで下降したと
ころでトランジスタＱ12がオフし、正電圧印加が停止す
る。この時点では負電圧は印加状態にある。
【００１９】
【発明の効果】以上説明したように本発明によれば、電
源として正電圧と負電圧とを要し、且つ負電圧が印加さ
れていない状態で正電圧の印加又はオフをしてはならな
いという条件が課せられるＭＭＩＣ等の増幅器における
電源供給において、従来のようなＭＰＵを使用した大規
模な回路（図６）によることなく簡易な構成の回路で実
現できる。また、上記ＭＰＵを必要としない回路である
が、回路定数のバラツキ等によっては上記条件を満たさ
ない場合が起こりえるという欠点を有する他の従来方法
（図５）と比較した場合にも本発明はこのような欠点が
なく、信頼性の高い電源供給が可能である。さらに、本
発明に係る回路では負電源の存在を必須要件とし、ま
た、正電圧を負電圧に対し、電源投入時には後に印加
し、同遮断時には先にオフするという条件が必ず守られ
るので負電源が故障した場合や、電源の瞬断時にも有効
に動作する。以上により、ＭＭＩＣ等の増幅素子を過電
流による破壊から保護でき、信頼性の向上を図ることが
できる。
源として正電圧と負電圧とを要し、且つ負電圧が印加さ
れていない状態で正電圧の印加又はオフをしてはならな
いという条件が課せられるＭＭＩＣ等の増幅器における
電源供給において、従来のようなＭＰＵを使用した大規
模な回路（図６）によることなく簡易な構成の回路で実
現できる。また、上記ＭＰＵを必要としない回路である
が、回路定数のバラツキ等によっては上記条件を満たさ
ない場合が起こりえるという欠点を有する他の従来方法
（図５）と比較した場合にも本発明はこのような欠点が
なく、信頼性の高い電源供給が可能である。さらに、本
発明に係る回路では負電源の存在を必須要件とし、ま
た、正電圧を負電圧に対し、電源投入時には後に印加
し、同遮断時には先にオフするという条件が必ず守られ
るので負電源が故障した場合や、電源の瞬断時にも有効
に動作する。以上により、ＭＭＩＣ等の増幅素子を過電
流による破壊から保護でき、信頼性の向上を図ることが
できる。
【図１】本発明による電源供給制御回路の一実施例を示
す要部ブロック図である。
す要部ブロック図である。
【図２】図１等を説明するためのタイミングチャートで
ある。
ある。
【図３】図１の主要ブロックを具体的回路化した電源供
給制御回路の一実施例の要部回路図である。
給制御回路の一実施例の要部回路図である。
【図４】本発明による電源供給制御回路の他の実施例を
示す要部回路図である。
示す要部回路図である。
【図５】従来の電源供給制御回路の一例を示す要部回路
図（Ａ）、及びタイミングチャート（Ｂ）である。
図（Ａ）、及びタイミングチャート（Ｂ）である。
【図６】従来の電源供給制御回路の他の例を示す要部回
路図（Ａ）、及びタイミングチャート（Ｂ）である。
路図（Ａ）、及びタイミングチャート（Ｂ）である。
１ 正電源回路 ２ 負電源回路 ３ スイッチ回路 ４ 負電圧検出回路 ５ 正電圧検出回路 ６ 判定回路 ７ 増幅器（ＭＭＩＣ） Q1 トランジスタ Q2 トランジスタ FET 電界効果トランジスタ 6a ＮＡＮＤゲート 16 ＭＰＵ
Claims (7)
- 【請求項１】 正電圧と負電圧とを増幅器等へ電源供給
する装置において、所要の立ち上がり特性及び立ち下が
り特性を有し、所要正電圧を発生する正電源回路と、前
記正電源回路よりの正電圧を基にし、同正電圧の立ち上
がり途上の第１の基準電圧以上で立ち上がり始め、同第
１の基準電圧より更に上昇した第２の基準電圧で略一定
電圧となるように所要負電圧を発生し、同負電圧を前記
増幅器の負電圧供給端へ印加する負電源回路と、前記負
電源回路の発生電圧が所要負電圧になったことを検出し
たときには所要の負電圧検出信号を出力する負電圧検出
回路と、前記第２の基準電圧より更に上昇した第３の基
準電圧で動作を開始し、所要正電圧に達したときには、
前記負電圧検出信号の出力後になるような正電圧検出信
号を出力する正電圧検出回路と、一端を前記正電源回路
に接続し、他端を前記増幅器の正電圧供給端に接続し、
スイッチオンにより所要正電圧を同増幅器に印加するス
イッチ回路と、前記正電圧の立ち上がりの際には、前記
負電圧検出信号及び正電圧検出信号双方の入力があった
ことを判定したときに前記スイッチ回路をオンし、同正
電圧の立ち下がりの際には正電圧検出信号の入力がなく
なったことを判定したときに同スイッチ回路をオフする
ようにそれぞれ制御する判定回路とを備え、前記増幅器
に対し、電源印加時には負電圧を正電圧より先に印加
し、電源遮断時には正電圧を負電圧より先に遮断するよ
うに制御することを特徴とする電源供給制御回路。 - 【請求項２】 前記負電圧検出回路を、ゲートに前記負
電源回路よりの負電圧を抵抗分割した電圧が印加され、
ソースを接地し、ドレインに前記正電源回路よりの正電
圧が抵抗を介して印加されるとともに同ドレインより前
記負電圧検出信号を出力するようにしてなるＮチャンネ
ルＦＥＴで構成したことを特徴とする請求項１記載の電
源供給制御回路。 - 【請求項３】 前記正電圧検出回路を、エミッタに前記
正電源回路よりの正電圧が印加され、ベースに同正電圧
を抵抗分割した電圧が印加され、コレクタを抵抗を介し
て接地するとともに同コレクタより前記正電圧検出信号
を出力するようにしてなるＰＮＰトランジスタで構成し
たことを特徴とする請求項１記載の電源供給制御回路。 - 【請求項４】 前記スイッチ回路を、エミッタに前記正
電源回路よりの正電圧が印加され、コレクタを前記増幅
器の正電圧供給端に接続し、ベースに同正電圧から抵抗
を介して所要バイアス電圧が印加されたＰＮＰトランジ
スタで構成し、同トランジスタのベース電圧を前記判別
回路が制御するようにしたことを特徴とする請求項１記
載の電源供給制御回路。 - 【請求項５】 前記判定回路を、前記正電圧検出回路よ
りの正電圧検出信号と、前記負電圧検出回路よりの負電
圧検出信号との否定論理和を演算をなし、同演算出力で
前記スイッチ回路をオンオフ制御するようにしたことを
特徴とする請求項１記載の電源供給制御回路。 - 【請求項６】 前記判定回路を、前記正電圧検出回路よ
りの正電圧検出信号と、前記負電圧検出回路よりの負電
圧検出信号と、電源発生時又は同遮断時には所要のレベ
ルとなる電源制御信号との否定論理和を演算をなし、同
演算出力で前記スイッチ回路をオンオフ制御するように
したことを特徴とする請求項１記載の電源供給制御回
路。 - 【請求項７】 正電圧と負電圧とを増幅器等へ電源供給
する装置において、所要の立ち上がり特性及び立ち下が
り特性を有し、所要正電圧を発生する正電源回路と、前
記正電源回路よりの正電圧を基にし、同正電圧の立ち上
がり途上の第１の基準電圧で立ち上がり始め、同第１の
基準電圧より更に上昇した第２の基準電圧で略一定とな
るように所要負電圧を発生し、同負電圧を前記増幅器の
負電圧供給端へ印加する負電源回路と、ゲートに前記負
電源回路より抵抗を介して負電圧が印加されるとともに
同ゲートを抵抗を介して接地し、ソースを接地し、ドレ
インに電源発生時又は同遮断時に所要レベルとなる電源
制御信号が抵抗を介して印加され、同ゲートの印加電圧
が前記所要負電圧となったときにはピンチオフするＮチ
ャンネルＦＥＴと、ベースを前記ＦＥＴのドレインと接
続するとともに同接続点から抵抗を介して接地し、エミ
ッタを接地したＮＰＮトランジスタと、エミッタに前記
正電源回路よりの正電圧が印加され、コレクタを前記増
幅器の正電圧供給端に接続し、ベースに同正電圧から抵
抗を介して所要バイアス電圧が印加されるとともに同ベ
ースを抵抗を介して前記ＮＰＮトランジスタのコレクタ
に接続し、同正電圧が前記第２の基準電圧より更に上昇
した第３の基準電圧以上でオンするようにしてなるＰＮ
Ｐトランジスタとを備え、前記増幅器に対し、電源印加
時には負電圧を正電圧より先に印加し、電源遮断時には
正電圧を負電圧より先に遮断するように制御することを
特徴とする電源供給制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184404A JPH0937457A (ja) | 1995-07-20 | 1995-07-20 | 電源供給制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184404A JPH0937457A (ja) | 1995-07-20 | 1995-07-20 | 電源供給制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0937457A true JPH0937457A (ja) | 1997-02-07 |
Family
ID=16152582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7184404A Pending JPH0937457A (ja) | 1995-07-20 | 1995-07-20 | 電源供給制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0937457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354814A (ja) * | 2004-06-11 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2018093446A (ja) * | 2016-12-07 | 2018-06-14 | 株式会社東芝 | 遅延回路 |
-
1995
- 1995-07-20 JP JP7184404A patent/JPH0937457A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354814A (ja) * | 2004-06-11 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2018093446A (ja) * | 2016-12-07 | 2018-06-14 | 株式会社東芝 | 遅延回路 |
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