JPH0936769A - チューナ回路及びチューナシステム - Google Patents
チューナ回路及びチューナシステムInfo
- Publication number
- JPH0936769A JPH0936769A JP18884195A JP18884195A JPH0936769A JP H0936769 A JPH0936769 A JP H0936769A JP 18884195 A JP18884195 A JP 18884195A JP 18884195 A JP18884195 A JP 18884195A JP H0936769 A JPH0936769 A JP H0936769A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- source
- transistors
- frequency conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Superheterodyne Receivers (AREA)
Abstract
ーナ回路を提供する。 【構成】 RF増幅回路101、周波数変換回路10
2、局部発振信号のバッファ回路103、局部発振回路
104からなるチューナ回路において、RF信号増幅用
トランジスタ108,109のソース間に利得制御用F
ET112を設け、ゲートとソースドレイン間をコンデ
ンサで接続し、RFバッファトランジスタ138,13
9のドレイン間にコンデンサ137を、ソース間に利得
制御用デュアルゲートFET141を接続する。
Description
送、衛星通信やセルラ電話などの移動体通信などの受信
機に用いるチューナ回路及びチューナシステム並びに差
動増幅回路及び周波数変換回路に関するものである。
す。このチューナ回路3は、RF増幅回路401と、周
波数変換回路402と、局部発振信号のバッファ回路4
03および局部発振回路404から構成される。
と、RF信号入力端子410,411と、利得制御端子
418と、利得制御用トランジスタ413とを有してい
る。さらにこのRF増幅回路401の電源405には、
負荷抵抗406と増幅用トランジスタ408と電流源ト
ランジスタ415の直列接続体と、負荷抵抗407と増
幅用トランジスタ409と電流源トランジスタ416の
直列接続体が互いに並列に接続され電流値設定用抵抗4
17を経て接地されている。この負荷抵抗406と増幅
用トランジスタ408の接続点及び負荷抵抗407と増
幅用トランジスタ409の接続点は、それぞれ周波数変
換回路402へ出力され、増幅用トランジスタ408と
電流源トランジスタ415の接続点と、増幅用トランジ
スタ409と電流源トランジスタ416の接続点間に
は、高周波電流分流用抵抗412と利得制御用トランジ
スタ413が接続されている。増幅用トランジスタ40
8,409のゲートにはRF信号が入力され、利得制御
用トランジスタ413のゲートには利得制御電圧信号が
ゲート保護用抵抗413を介して入力される。
子420と、電源端子422と、利得制御電圧信号入力
端子418と、トランス421を有している。トランス
421の端子420には中間周波出力が出力され、電源
側巻線は中間タップを有しており、電源側巻線には周波
数変換用トランジスタ423,424と、425,42
6が接続され、中間タップを介して電源端子422から
電源電圧が与えられる。周波数変換用トランジスタ42
3,424にはRFバッファトランジスタ427と電流
源トランジスタ432が直列接続され、周波数変換用ト
ランジスタ425,426にはRFバッファトランジス
タ428と電流源トランジスタ433が直列に接続され
電流値設定用抵抗434を介して接地される。RFバッ
ファトランジスタ427のソースと、RFバッファトラ
ンジスタ428のソース間には、高周波電流分流用抵抗
429と利得制御用トランジスタ430が接続されてい
る。利得制御用トランジスタ430のゲートはゲート保
護用抵抗431を介して利得制御電圧信号入力端子41
8に接続されている。また、RFバッファトランジスタ
427,428のゲートは、RF増幅回路の出力に接続
されており、周波数変換トランジスタ423〜426の
ゲートはバッファ回路403に接続されている。
ランジスタ441とトランジスタ443及びトランジス
タ442とトランジスタ444がそれぞれ直列に接続さ
れた二つのソースホロワ型のバッファ回路が、並列に電
流値設定用抵抗445を経て接地されている。このトラ
ンジスタ441,443の接続点及びトランジスタ44
2,444の接続点は、それぞれ周波数変換回路402
の周波数変換用トランジスタのゲートに接続されてい
る。さらにトランジスタ441,442のゲートには局
部発振回路404の出力が供給される。
410,411間に入力したRF信号をRF増幅回路4
01で増幅し、次段の周波数変換回路402において局
部発振回路404からの局部発振信号により、中間周波
信号を中間周波出力端子420へ出力する。このチュー
ナ回路は、利得制御端子418に印加する電圧によって
利得制御用トランジスタ413および430のドレイン
−ソース間のチャネル抵抗を変化させることで利得を制
御することが可能である。
チューナ回路のようにトランジスタのドレイン−ソース
間のチャネル抵抗を変化させることで利得制御を行なう
回路では、チャネル抵抗がゲート電圧に対し非直線的に
変化し、特にチャネル抵抗が急激に変化する点で歪特性
が劣化することから、図4に示す従来例では、利得制御
用トランジスタ413,430と並列に高周波電流分流
抵抗412,429を挿入し、利得制御用トランジスタ
413,430に流れる高周波電流を分流することで歪
特性の改善を図っている。しかし、上記チューナ回路で
は利得制御用トランジスタに並列に分流抵抗が挿入され
ることでチャネル抵抗の変化率が鈍り利得制御量が不足
することとなり、良好な歪特性と良好な利得制御量を確
保することを両立させることは困難であった。
換回路402の周波数変換用トランジスタ423,42
4,425,426はゲート−ソース間に1pF程度の
容量を有しているので、バッファ回路403からの局部
発振信号が周波数変換用トランジスタ423,424,
425,426のゲートからRFバッファトランジスタ
427,428に漏れ込み、RFバッファトランジスタ
427,428で別の周波数変換動作が行なわれること
で、位相の異なる中間周波信号が発生し、変換損失の増
大を招く状態を生じたり、RFバッファトランジスタへ
の発振信号が不十分な周波数変換動作により歪信号成分
が増大し、歪特性の劣化を招くという問題があった。
制御量を確保するとともに利得制御時に歪特性の劣化が
小さく、周波数特性の良好なチューナ回路を提供するこ
とにある。
めに、本発明は、RF増幅回路をトランジスタのドレイ
ンに負荷抵抗を接続した第1及び第2の増幅用トランジ
スタの各々のソースを抵抗を介し第3のトランジスタの
ドレインに接続し、第3のトランジスタのゲートを接地
するとともに、ソースを抵抗を介し接地し、第3のトラ
ンジスタを電流源とする差動増幅回路とした。さらに、
本発明は、第1のトランジスタと第2のトランジスタの
ソース間に利得制御用トランジスタのドレインとソース
を接続し、前記第1のトランジスタのソースと利得制御
用トランジスタのゲートおよび前記第2のトランジスタ
のソースと利得制御用トランジスタのゲートを容量で接
続することで、利得制御用トランジスタのゲート−ドレ
イン間およびゲート−ソース間の接合容量の信号振幅に
対する非線形変化の影響を小とし歪の劣化を抑える構成
とした。また、図4で示した従来例のRF増幅回路では
二つのトランジスタ415,416を電流源として用い
ていたが、これら二つのトランジスタのバラツキによっ
て、差動増幅回路の左右のトランジスタのバランスが崩
れ、歪特性が劣化するという問題に対しても、本発明の
RF増幅回路では電流源を一つとしたので有利である。
ジスタにデュアルゲートFETを用いることで利得制御
用トランジスタのドレイン−ソース間の信号振幅がドレ
イン−第1ゲート間、第1ゲート−第2ゲート間および
第2ゲート−ソース間容量に分圧して加わわるようにし
た。このような構成としたことからシングルゲートFE
Tを用いた場合に比べ各容量に加わる振幅が小となるこ
とで、信号振幅に対する容量変化も小となるとともに、
より線形変化に近くなることから、特に利得制御用トラ
ンジスタのドレイン−ソース間に加わる信号振幅が大と
なる利得制御時の歪特性の劣化を抑えることができる。
るRF信号より高い周波数の一対のRFバッファトラン
ジスタのドレイン間にRF信号に対しては無視でき、局
部発振信号に対しては低インピーダンスとなる容量を接
続し、バッファ回路から周波数変換用トランジスタのゲ
ートを介して周波数変換回路に漏れ込む局部発振信号を
減衰し、RF信号が入力されるRFバッファトランジス
タへの局部発振信号の漏れ込みを抑えることで、変換損
失を低減するとともに歪特性の改善を図った。
振信号のバッファ回路403と同一のバッファ回路を局
部発振回路404に並列に接続し、一方のバッファ回路
のトランジスタ441のソースを周波数変換回路の周波
数変換トランジスタ423のゲートへ、他方のバッファ
回路の同相出力を周波数変換トランジスタ426のゲー
トに、一方のバッファ回路の他のトランジスタ442の
ソースを周波数変換トランジスタ424のゲートへ、他
方のバッファ回路の同相出力を周波数変換トランジスタ
425のゲートに接続し、周波数変換回路の局部発振信
号を注入する四つのトランジスタをそれぞれ個別のバッ
ファ回路で駆動する構成とした。これによってバッファ
回路の駆動能力が大となり、特に高域での変換利得が改
善され、歪特性が良好な周波数変換回路が得られる。
タを2素子用いたドレイン接地方式のプッシュプル発振
回路を用いることで、直接平衡信号を取り出せる構成と
し、局部発振信号を差動増幅回路により不平衡−平衡変
換を行なう従来方式に比べ、同相信号と逆相信号の振幅
バランスが取れるので変換損失が少なく、歪特性が良好
なチューナ回路が得られる。
回路に利得制御時に歪特性の劣化の少ない利得制御回路
を用いるとともに、周波数変換回路の局部発振信号を注
入する4つの周波数変換用トランジスタをそれぞれ個別
のバッファ回路で駆動する構成とし、局部発振回路に発
振用トランジスタを2素子用いたドレイン接地方式のプ
ッシュプル発振回路を用い、バランスのとれた局部発振
信号で周波数変換回路を駆動することによって、利得制
御時に歪特性の劣化が少なく、周波数特性の良好なチュ
ーナ回路を得ることができる。
施例を図1を用いて説明する。本実施例のチューナ回路
1は、RF増幅回路101と、周波数変換回路102
と、局部発振信号のバッファ回路103と、局部発振回
路104とを有している。
と、RF信号入力端子110,111と、利得制御電圧
入力端子147を有している。さらに、RF増幅回路1
01は、負荷抵抗106,107と、増幅用トランジス
タ108,109と、抵抗115,116と、利得制御
用FET112と電流源トランジスタ117と、電流値
設定用抵抗118と、ゲート保護用抵抗119とを有し
ている。そして、電源105には、負荷抵抗106と増
幅用トランジスタ(第1のトランジスタ)108と抵抗
115の直列接続体と、負荷抵抗107と増幅用トラン
ジスタ(第2のトランジスタ)109と抵抗116の直
列接続体が互いに並列に接続され、電流源トランジスタ
(第1の電流源)117および電流値設定用抵抗118
を経て接地されて、差動増幅器を構成している。増幅用
トランジスタ108のドレイン及び増幅用トランジスタ
109のドレインは、直流成分を遮断するコンデンサを
介してそれぞれ周波数変換回路102へ出力され、増幅
用トランジスタ108,109のソース間には、利得制
御用FET(第3のトランジスタ)112が接続されて
いる。さらに、増幅用トランジスタ108のソースと利
得制御用FET112のゲート間にコンデンサ113
が、増幅用トランジスタ109のソースと利得制御用F
ET112のゲート間にコンデンサ114が接続されて
いる。増幅用トランジスタ108,109のゲートには
RF信号が入力され、利得制御用FET112のゲート
には利得制御電圧信号がゲート保護用抵抗119を介し
て入力される。
スタ112として、デュアルゲートFETを用いること
ができる。このとき、第1のゲート及び第2のゲートに
はそれぞれ抵抗を介して利得制御電圧信号が印加され
る。
子130と、電源端子132と、利得制御電圧信号入力
端子147を有している。さらに、周波数変換回路10
2は、トランス131と、周波数変換用トランジスタ1
13,114,115,116と、歪低減用コンデンサ
137と、RFバッファトランジスタ138,139
と、高周波分流抵抗140と、利得制御用デュアルゲー
トFET141と、ゲート保護用抵抗142,143
と、電流源トランジスタ144,145と、電流値設定
抵抗146とバイアス抵抗148,149,150,1
51を有している。
130が接続される。トランス131の電源側巻線は中
間タップを有しており、電源側巻線には、周波数変換用
トランジスタ(第4のトランジスタ又は第1の周波数変
換トランジスタ)133及び周波数変換用トランジスタ
(第5のトランジスタ又は第2の周波数変換トランジス
タ)134のドレインが接続されて第1の中間周波を出
力し、さらに、電源側巻線に、周波数変換用トランジス
タ(第7のトランジスタ又は第3の周波数変換トランジ
スタ)135及び周波数変換用トランジスタ(第8のト
ランジスタ又は第4の周波数変換トランジスタ)136
のドレインが接続されて第1の中間周波を出力し、出力
巻線から中間周波出力が出力される。さらに、電源側巻
線の中間タップを介して電源端子132から周波数変換
回路102の電源電圧が与えられる。周波数変換用トラ
ンジスタ133,134のソースは共通に接続されRF
バッファトランジスタ(第6のトランジスタ又は第1の
RFバッファトランジスタ)138のドレインが接続さ
れて一方の差動増幅器を構成し、また周波数変換用トラ
ンジスタ135,136のソースは共通に接続されRF
バッファトランジスタ(第9のトランジスタ又は第2の
RFバッファトランジスタ)139のドレインが接続さ
れて他の差動増幅器を構成している。それぞれの差動増
幅器は電流源トランジスタ(第2の電流源又は請求項5
における第1の電流源)144と電流源トランジスタ
(第3の電流源又は請求項5における第2の電流源)1
45及び電流値設定用抵抗146を介して接地されダブ
ルバランス型周波数変換回路を構成している。電流源ト
ランジスタ144,145のゲートは接地されている。
のドレイン間には、歪低減用コンデンサ137が接続さ
れ、RFバッファトランジスタ138,139のソース
間には、利得制御用デュアルゲートFET(第10のト
ランジスタ)141と分流抵抗140が並列に接続され
る。利得制御用デュアルゲートFET141の第1のゲ
ートはゲート保護用抵抗142を介して、第2のゲート
はゲート保護用抵抗143を介してそれぞれ利得制御電
圧入力端子147に接続されている。RFバッファトラ
ンジスタ138,139のゲートには、RF増幅回路で
増幅されたRF信号が入力される。このRF信号は、バ
イアス抵抗148〜151によって所定のバイアスがか
けられている。さらに、各周波数変換トランジスタ13
3〜136のゲートはバッファ回路103に接続され局
部発振信号が印加される。
のソース間を接続する利得制御用FET141に代えて
単なる抵抗とすることができる。このときの、利得制御
量の不足は、外付けの制御手段で行えばよい。
136のゲートを共通接続し、周波数変換トランジスタ
134,135のゲートを共通接続して、従来の局部発
振信号のバッファ回路に接続することができる。
と、バイアス抵抗161,162,163,164と、
局部発振信号入力トランジスタ165,166,17
0,171と、電流源トランジスタ167,168,1
72,173と、電流値設定抵抗169,174を有し
ている。ソースホロワに接続された局部発振信号入力ト
ランジスタ165と電流源トランジスタ167は第1の
バッファ回路を、ソースホロワに接続された局部発振信
号入力トランジスタ166と電流源トランジスタ168
は第2のバッファ回路を、ソースホロワに接続された局
部発振信号入力トランジスタ170と電流源トランジス
タ172は第3のバッファ回路を、ソースホロワに接続
された局部発振信号入力トランジスタ171と電流源ト
ランジスタ173は第4のバッファ回路をそれぞれ構成
している。電流源トランジスタ167のソースと電流源
トランジスタ168のソースは共通に接続され、電流値
設定抵抗169を介して接地される。電流源トランジス
タ172のソースと電流源トランジスタ173のソース
は共通に接続され、電流値設定抵抗174を介して接地
される。局部発振信号入力トランジスタ165のソース
は周波数変換回路102の周波数変換トランジスタ13
3のゲートに接続され、これと同相の局部発振信号入力
トランジスタ170のソースは周波数変換回路102の
周波数変換トランジスタ136のゲートに接続される。
これらと逆相の局部発振信号入力トランジスタ166の
ソースは周波数変換回路102の周波数変換トランジス
タ134のゲートに接続され、これと同相の局部発振信
号入力トランジスタ171のソースは周波数変換回路1
02の周波数変換トランジスタ135のゲートに接続さ
れる。局部発振信号入力トランジスタ165のゲートと
局部発振信号入力トランジスタ170のゲートには、局
部発振回路104の一方の局部発振信号が直流成分遮断
コンデンサを介して印加され、局部発振信号入力トラン
ジスタ166のゲートと局部発振信号入力トランジスタ
171のゲートには、前記の局部発振信号と逆相の局部
発振信号が直流成分遮断コンデンサを介して印加され
る。
と、可変容量ダイオード181,182と、インダクタ
183と、抵抗184と、局部発振周波数の制御電圧端
子185と、発振トランジスタ186,187と、帰還
コンデンサ188,189,190と、バイアス抵抗1
91,194と、電流調整抵抗192,193とを有し
ている。
共通接続され電源端子180に接続されている。トラン
ジスタ186,187のソースは、それぞれ電流調整抵
抗192,193を介して接地されるとともに、それぞ
れのソース間は帰還コンデンサ189で接続されてい
る。また、トランジスタ186のゲートは、バイアス抵
抗191を介して接地されるとともに、可変容量ダイオ
ード181を介して制御電圧端子185に接続されてい
る。同様に、トランジスタ187のゲートは、バイアス
抵抗194を介して接地されるとともに、可変容量ダイ
オード182とインダクタ183を介して制御電圧端子
185に接続されている。さらに、トランジスタ186
のゲート−ソース間は、帰還コンデンサ188で接続さ
れ、トランジスタ187のゲート−ソース間は、帰還コ
ンデンサ190で接続されている。以上のように、この
局部発振回路104は、差動プッシュプル型発振回路と
して構成されている。そしてトランジスタ186のソー
ス及びトランジスタ187のソースから制御電圧に対応
した互いに逆相の局部発振信号が出力される。
チューナ回路1は、RF信号入力端子110,111間
に入力したRF信号が、RF増幅回路101で増幅さ
れ、周波数変換回路102において、バッファ回路10
3を介し入力される局部発振回路104からの局部発振
信号によって中間周波信号を中間周波信号出力端子13
0から出力する。
幅回路101の利得制御用FET112のドレイン−ゲ
ート間およびソース−ゲート間に容量113,114を
付加し、特に、利得制御時のFETのドレイン−ゲート
間およびソース−ゲート間容量の非直線性による歪の劣
化を小とすることができる。また、従来のように電流源
を二つ用いた構成に対し、電流源を一つとすることで、
電流源用トランジスタのバラツキによる性能劣化がない
RF増幅回路を得ることができる。さらに、利得制御量
と歪特性は容量113,114および抵抗115,11
6の値によって決定される。
FETにデュアルゲートFET141を用いることによ
り、高周波信号振幅がドレイン−第1ゲート間及び第1
ゲート−第2ゲート間ならびに第2ゲート−ソース間に
分圧されるので、シングルゲートFETを用いた場合に
比べ各容量に加わる振幅を小とすることができ、信号振
幅に対する容量変化も小となるとともに、より線形変化
に近くなることから、特に利得制御用トランジスタのド
レイン−ソース間に加わる信号振幅が大となる利得制御
時の歪特性の劣化を抑えることができる。
加わるトランジスタ138,139のドレイン間にRF
信号に対しては無視でき、局部発振信号に対しては低イ
ンピーダンスとなる容量137を接続し、バッファ回路
103から周波数変換回路102に漏れ込む局部発振信
号を減衰し、RF信号が入力されるトランジスタ13
8、139への局部発振信号の漏れ込みを抑えること
で、変換損失が低減され、雑音特性が改善されるととも
に歪特性の改善を図ることができる。
号が印加される4つのトランジスタ133〜136をそ
れぞれ個別のバッファ回路で駆動する構成とした。これ
によりバッファ回路103の駆動能力が大となり、特に
高域での変換利得が低減され、雑音特性が改善されると
ともに歪特性が良好な周波数変換回路を得ることができ
る。
タを2素子用いたドレイン接地方式のプッシュプル発振
回路を用いることで、直接平衡信号を取り出せる構成と
し、局部発振信号を差動増幅回路によって不平衡−平衡
変換を行なう従来方式に比べ、同相信号と逆相信号の振
幅バランスが取れるので、変換損失が低減され、雑音特
性が改善されるとともに歪特性が良好な周波数変換回路
を得ることができる。
ナ回路の第2の実施例の構成を説明する。第1の実施例
チューナ回路における部分と同様の動作を行なう部分は
同じ符号で示しその説明を省略する。この実施例のチュ
ーナ回路2は第1の実施例のチューナ回路1に比較し
て、RF増幅回路を削除した点に特徴を有しており、そ
の結果、RF信号が周波数変換回路102のRF信号入
力端子201,202から入力される点が相違してい
る。
波数変換回路102、局部発振回路104、バッファ回
路103を用いることにより変換損失が少なく雑音特性
の良好なチューナ回路が得られるのでRF増幅回路の省
略が可能となる。さらに、RFバッファトランジスタ1
38,139のドレイン間に接続された容量137によ
って、バッファ回路103から周波数変換回路102に
漏れ込む局部発振信号が短絡されるので、RF信号入力
端子からの局部発振信号の漏洩特性の良好なチューナ回
路を得ることができる。RFバッファトランジスタ13
8,139のドレイン間に接続された高周波を短絡する
容量137によって、バッファ回路103から周波数変
換回路102に漏れ込む局部発振信号が短絡されるの
で、RF信号入力端子からの局部発振信号の漏洩特性の
良好なチューナ回路を得ることができる。
ーナシステムの構成を示す回路図である。このチューナ
システムは、例えば、CATVの受信装置に用いられる
チューナシステムを示し、高周波特性の良好なGaAs
モノシリック集積回路化したチューナシステムを示して
いる。このチューナシステムは、RF信号入力端子30
1と、バンドパスフィルタ302,305と、実施例1
あるいは実施例2のチューナ回路をGaAsモノシリッ
ク集積回路化したチューナ回路303,306と、局部
発振回路の外付けの共振回路304,307と、第2の
中間周波信号出力端子308から構成される。チューナ
回路を集積回路化するにあたってインダクタを集積化す
ることが困難なことから、インダクタを有する共振回路
304,308を外付けとしている。さらに、CATV
システムでは、チャンネル数が多いことから、歪特性を
改善することを目的としてチューナ回路を多段に設けて
いる。
ら入力されたRF信号は、バンドパスフィルタ302に
よって、受信帯域のみを帯域選択し、チューナ回路30
3において、局部発振回路の外付けの共振回路304の
値によって定まる局部発振信号でRF信号よりも高い周
波数の第1の中間周波信号に周波数変換される。次い
で、バンドパスフィルタ305によって第1の中間周波
信号のみを帯域選択し、チューナ回路306において、
局部発振回路の外付けの共振回路307の値によって定
まる局部発振信号で、第2の中間周波信号に周波数変換
され、第2の中間周波信号出力端子308へ出力され
る。
ナ回路をGaAs集積回路化することによって、容易に
チューナシステムを実現することが可能となる。
劣化の少ないRF増幅回路および周波数変換回路を用い
るとともに周波数変換回路の歪特性の劣化の少ない局部
発振信号のバッファ回路および局部発振回路を用いるこ
とで、利得制御時の歪特性の劣化の少ないチューナ回路
を得ることができる。また、利得制御量も十分確保する
ことが可能であり、実用上問題のないレベルのチューナ
回路を提供することができる。
路図。
回路図。
す回路図。
11 RF信号入力端子 112 利得制御用FET 130、308、420 中間周波出力端子 137 局部発振信号短絡コンデンサ 141 利得制御用デュアルゲートFET 147、418 利得制御電圧端子 185 局部発振信号制御電圧端子 105、132、160、180、405、422、4
40 電源端子
Claims (10)
- 【請求項1】 局部発振回路と、局部発振信号のバッフ
ァ回路と、周波数変換回路と、RF信号入力手段を有
し、入力されたRF信号と、局部発振信号のバッファ回
路を介した局部発振回路からの発振信号を、周波数変換
回路に入力することによって中間周波信号を出力するチ
ューナ回路において、 前記周波数変換回路は、ソースを共通接続した第4およ
び第5のトランジスタと前記ソース共通接続点に第6の
トランジスタのドレインを接続した差動回路と、ソース
を共通接続した第7および第8のトランジスタと前記ソ
ース共通接続点に第9のトランジスタのドレインを接続
した差動回路と、第2の電流源及び第3の電流源を有
し、第6及び第9のトランジスタのソースにそれぞれ第
2の電流源及び第3の電流源を接続し、第4と第8のト
ランジスタのゲートを第1の局部発振周波の入力端と
し、第5と第7のトランジスタのゲートを第2の局部発
振周波の入力端とし、第4と第7のトランジスタのドレ
インを共通接続して第1の中間周波出力端子とし、第5
と第8のトランジスタのドレインを共通接続して第2の
中間周波出力端子とし、第6と第9のトランジスタのソ
ース間にデュアルゲートFETを用いた第10のトラン
ジスタのドレインとソースを接続し、第6と第9のトラ
ンジスタのゲートをそれぞれ第1および第2のRF信号
入力手段に接続し、第10のトランジスタのゲートに抵
抗を介して電圧を印加することで利得制御を行なうダブ
ルバランス型周波数変換回路とするとともに、第6と第
9のトランジスタのドレイン間に容量を接続したことを
特徴とするチューナ回路。 - 【請求項2】 RF信号入力手段として、ドレインに負
荷抵抗を接続した第1のトランジスタ及び第2のトラン
ジスタの各々のソースを抵抗を介して第1の電流源に接
続するとともに、第1のトランジスタと第2のトランジ
スタのソース間に第3のトランジスタのドレインとソー
スを接続し、かつ前記第1のトランジスタのソースと第
3のトランジスタのゲートおよび第2のトランジスタの
ソースと第3のトランジスタのゲートを容量で接続し、
第3のトランジスタのゲートに抵抗を介し電圧を印加す
ることで利得制御を行なう差動増幅回路からなるRF増
幅回路を用いた請求項1記載のチューナ回路。 - 【請求項3】 第3のトランジスタをデュアルゲートF
ETとし、該デュアルゲートFETの第1及び第2のゲ
ートにそれぞれ抵抗を介し電圧を印加するようにした請
求項2記載のチューナ回路。 - 【請求項4】 周波数変換回路の第6と第9のトランジ
スタのソース間に接続した第10のトランジスタの代え
て抵抗を接続した請求項1ないし請求項3のいずれかに
記載のチューナ回路。 - 【請求項5】 バッファ回路は、第11のトランジスタ
のソースに第4の電流源を、第12のトランジスタのソ
ースに第5の電流源を、第13のトランジスタのソース
に第6の電流源を、第14のトランジスタのソースに第
7の電流源をそれぞれ接続したバッファを有し、第11
のトランジスタのソースを周波数変換回路の第4のトラ
ンジスタのゲートに、第12のトランジスタのソースを
周波数変換回路の第5のトランジスタのゲートに、第1
3のトランジスタのソースを周波数変換回路の第7のト
ランジスタのゲートに、第14のトランジスタのソース
を周波数変換回路の第8のトランジスタのゲートに接続
し、第11と第14のトランジスタのゲートを共通接続
して第1の局部発振信号端子とし、第12と第13のト
ランジスタのゲートを共通接続して第2の局部発振信号
端子とし、第11〜第14のトランジスタを局部発振信
号のバッファとしたバッファ回路で構成した請求項1な
いし請求項4のいずれかに記載のチューナ回路。 - 【請求項6】 局部発振回路を、トランジスタを2素子
用いたドレイン接地方式のプッシュプル発振回路とした
請求項1ないし請求項5のいずれかに記載のチューナ回
路。 - 【請求項7】 第1のバンドパスフィルタと、第1のチ
ューナ回路と、第2のバンドパスフィルタと、第2のチ
ューナ回路からなるダブルスーパヘテロダイン方式のチ
ューナシステムにおいて、少なくとも前記第1および第
2のチューナ回路をGaAsモノシリック集積回路化す
るとともに、アンテナ入力端子に入力されたRF信号を
第1のバンドパスフィルタにおいて帯域選択し、帯域選
択した受信信号を第1のチューナ回路に入力して第1の
局部発振信号によって第1の中間周波信号とし、該第1
の中間周波信号のみを帯域選択する第2のバンドパスフ
ィルタを介して第2のチューナ回路に入力して第2の局
部発振信号によって第2の中間周波信号を出力するよう
にしたダブルスーパヘテロダイン方式のチューナシステ
ム。 - 【請求項8】 ドレインに負荷抵抗を接続した第1のト
ランジスタ及び第2のトランジスタの各々のソースを抵
抗を介して第1の電流源に接続するとともに、第1のト
ランジスタと第2のトランジスタのソース間に第3のト
ランジスタのドレインとソースを接続し、第3のトラン
ジスタのゲートに抵抗を介し制御電圧を印加して利得制
御を行なう用にした差動増幅回路において、前記第1の
トランジスタのソースと第3のトランジスタのゲートお
よび第2のトランジスタのソースと第3のトランジスタ
のゲートを容量で接続したことを特徴とする差動増幅回
路。 - 【請求項9】 ソースを共通接続した第1および第2の
周波数変換トランジスタと前記ソース共通接続点に第1
のRFバッファトランジスタのドレインを接続した差動
回路と、ソースを共通接続した第3および第4の周波数
変換トランジスタと前記ソース共通接続点に第2のRF
バッファトランジスタのドレインを接続した差動回路と
を有し、第1のRFバッファトランジスタのソースに第
1の電流源を接続し、第2のRFバッファトランジスタ
のソースに第2の電流源を接続し、第1と第4の周波数
変換トランジスタのゲートを第1の局部発振周波の入力
端とし、第2と第3の周波数変換トランジスタのゲート
を第2の局部発振周波の入力端とし、第1と第3の周波
数変換トランジスタのドレインを共通接続して第1の中
間周波出力端子とし、第2と第4の周波数変換トランジ
スタのドレインを共通接続して第2の中間周波出力端子
とし、第1および第2のRFバッファトランジスタのゲ
ートをそれぞれ第1及び第2のRF信号入力端子とし、
第1と第2のRFバッファトランジスタのドレイン間に
容量を接続したことを特徴とするダブルバランス型周波
数変換回路。 - 【請求項10】 ソースを共通接続した第1および第2
の周波数変換トランジスタと前記ソース共通接続点に第
1のRFバッファトランジスタのドレインを接続した差
動回路と、ソースを共通接続した第3および第4の周波
数変換トランジスタと前記ソース共通接続点に第2のR
Fバッファトランジスタのドレインを接続した差動回路
とを有し、第1のRFバッファトランジスタのソースと
第2のRFバッファトランジスタのソースを共通接続
し、この接続点に電流源を接続し、第1と第4の周波数
変換トランジスタのゲートを第1の局部発振周波の入力
端とし、第2と第3の周波数変換トランジスタのゲート
を第2の局部発振周波の入力端とし、第1と第3の周波
数変換トランジスタのドレインを共通接続して第1の中
間周波出力端子とし、第2と第4の周波数変換トランジ
スタのドレインを共通接続して第2の中間周波出力端子
とし、第1および第2のRFバッファトランジスタのゲ
ートをそれぞれ第1及び第2のRF信号入力端子とし、
第1と第2のRFバッファトランジスタのドレイン間に
容量を接続したことを特徴とするダブルバランス型周波
数変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18884195A JP3262255B2 (ja) | 1995-07-25 | 1995-07-25 | チューナ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18884195A JP3262255B2 (ja) | 1995-07-25 | 1995-07-25 | チューナ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0936769A true JPH0936769A (ja) | 1997-02-07 |
JP3262255B2 JP3262255B2 (ja) | 2002-03-04 |
Family
ID=16230784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18884195A Expired - Fee Related JP3262255B2 (ja) | 1995-07-25 | 1995-07-25 | チューナ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3262255B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013001743A1 (ja) * | 2011-06-29 | 2013-01-03 | パナソニック株式会社 | 半導体受信装置 |
-
1995
- 1995-07-25 JP JP18884195A patent/JP3262255B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013001743A1 (ja) * | 2011-06-29 | 2013-01-03 | パナソニック株式会社 | 半導体受信装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3262255B2 (ja) | 2002-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6094084A (en) | Narrowband LC folded cascode structure | |
CN102361461B (zh) | 接收器 | |
CA2300305C (en) | Totem pole mixer having grounded serially connected stacked fet pair | |
US7602227B2 (en) | Differential amplifier circuit and mixer circuit having improved linearity | |
JPH0746045A (ja) | 低雑音能動ミキサ | |
JP6278281B2 (ja) | ミキサ回路 | |
US4677692A (en) | Frequency conversion apparatus | |
JPH09284170A (ja) | アンテナスイッチ及びスイッチ・パワーアンプ一体型半導体装置 | |
JPH0211042B2 (ja) | ||
JPH06291556A (ja) | 周波数変換回路ならびにこれを用いた受信フロントエンド回路、送信アップミキサ回路 | |
US5499056A (en) | Bandswitchable double tuned RF circuit with balanced secondary | |
US5963858A (en) | Method and apparatus for mixing signals | |
US20040196936A1 (en) | Switched capacitor filter and digital wireless receiver | |
US4667342A (en) | Tunable receiver input circuit | |
JP3853604B2 (ja) | 周波数変換回路 | |
JP3262255B2 (ja) | チューナ回路 | |
JPH0669829A (ja) | Ic化受信装置 | |
KR20020077393A (ko) | 집적 필터용 저 왜곡 구동 증폭기 | |
US5339458A (en) | Frequency converter unit for use in a high-frequency receiver | |
US20030064698A1 (en) | Linearization apparatus for mixer | |
US20050270081A1 (en) | Down-converter using an on-chip bias circuit for enhancing symmetry and linearity and testing device thereof | |
JPH10261926A (ja) | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 | |
JP3885874B2 (ja) | 等価インダクタ回路を用いたフィルタ回路 | |
KR20030079894A (ko) | 저잡음 및 이미지 억압의 헤테로다인 수신 장치 | |
JPH11168334A (ja) | 可変抵抗器、利得制御増幅回路、ミクサ回路および受信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071221 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20081221 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081221 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091221 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20101221 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20101221 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |