JPH0936677A - 可変利得増幅・減衰器及びそれを有するモノリシックｉｃ - Google Patents
可変利得増幅・減衰器及びそれを有するモノリシックｉｃInfo
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- JPH0936677A JPH0936677A JP18706095A JP18706095A JPH0936677A JP H0936677 A JPH0936677 A JP H0936677A JP 18706095 A JP18706095 A JP 18706095A JP 18706095 A JP18706095 A JP 18706095A JP H0936677 A JPH0936677 A JP H0936677A
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Abstract
(57)【要約】
【課題】 本発明は、可変利得増幅・減衰器に関し、制
御が容易で付随する回路を小型化できる可変利得増幅器
・減衰器の実現を目的とする。 【解決手段】 少なくとも１個の利得が可変な増幅器２
１、２２と、増幅器に直列に接続された少なくとも１個
の減衰率が可変な減衰器３１、３２と、増幅器の利得を
変化させる利得制御端子と減衰器の減衰率を変化させる
減衰率制御端子とに接続される統合利得制御端子とを備
え、統合利得制御端子に印加する電圧ＶＧを一方に変化
させると、増幅器２１、２２の利得が増加すると共に減
衰器３１、３２の減衰率が減少するように変化し、統合
利得制御端子に印加する電圧をもう一方に変化させる
と、増幅器の利得が減少すると共に減衰器の減衰率が増
加するように変化するように構成する。
御が容易で付随する回路を小型化できる可変利得増幅器
・減衰器の実現を目的とする。 【解決手段】 少なくとも１個の利得が可変な増幅器２
１、２２と、増幅器に直列に接続された少なくとも１個
の減衰率が可変な減衰器３１、３２と、増幅器の利得を
変化させる利得制御端子と減衰器の減衰率を変化させる
減衰率制御端子とに接続される統合利得制御端子とを備
え、統合利得制御端子に印加する電圧ＶＧを一方に変化
させると、増幅器２１、２２の利得が増加すると共に減
衰器３１、３２の減衰率が減少するように変化し、統合
利得制御端子に印加する電圧をもう一方に変化させる
と、増幅器の利得が減少すると共に減衰器の減衰率が増
加するように変化するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも１個の
可変利得増幅器と少なくとも１個の可変減衰率減衰器を
直列に接続した可変利得増幅・減衰器に関し、特にモノ
リシックＩＣの形式のマイクロ波信号用可変利得増幅・
減衰器に関する。
可変利得増幅器と少なくとも１個の可変減衰率減衰器を
直列に接続した可変利得増幅・減衰器に関し、特にモノ
リシックＩＣの形式のマイクロ波信号用可変利得増幅・
減衰器に関する。
【０００２】
【従来の技術】携帯用無線システム等で使用されるマイ
クロ波信号用の利得変化幅の大きな増幅器は、一般に増
幅器と減衰器を組み合わせて実現される。これは、入力
された信号を減衰させることも可能なように、ダイナミ
ックレンジをできるだけ広くするためである。例えば、
移動体通信においては、端末装置が基地局から離れてい
る場合には高い利得が必要であるが、端末装置が基地局
に非常に近い場合には逆に減衰する必要が生じる。
クロ波信号用の利得変化幅の大きな増幅器は、一般に増
幅器と減衰器を組み合わせて実現される。これは、入力
された信号を減衰させることも可能なように、ダイナミ
ックレンジをできるだけ広くするためである。例えば、
移動体通信においては、端末装置が基地局から離れてい
る場合には高い利得が必要であるが、端末装置が基地局
に非常に近い場合には逆に減衰する必要が生じる。
【０００３】図６は、可変利得増幅器・減衰器の構成例
を示す図である。図６において、参照番号２１と２２は
増幅器であり、３１と３２は減衰器であり、図示のよう
に、増幅器２１、減衰器３１、減衰器３２、増幅器２２
の順に直列に接続されている。図６の可変利得増幅器・
減衰器で使用される増幅器の単純化した回路例を図７に
示す。（１）に示すように、この増幅器はＦＥＴを使用
した広く知られた増幅器であり、ＦＥＴのゲートに入力
信号が印加され、ドレインより出力信号が得られる。ゲ
ートには抵抗を介して電圧ＶＧＧが印加され、ドレイン
にはインダクタンス素子を介して電圧ＶＤＤが印加され
る。
を示す図である。図６において、参照番号２１と２２は
増幅器であり、３１と３２は減衰器であり、図示のよう
に、増幅器２１、減衰器３１、減衰器３２、増幅器２２
の順に直列に接続されている。図６の可変利得増幅器・
減衰器で使用される増幅器の単純化した回路例を図７に
示す。（１）に示すように、この増幅器はＦＥＴを使用
した広く知られた増幅器であり、ＦＥＴのゲートに入力
信号が印加され、ドレインより出力信号が得られる。ゲ
ートには抵抗を介して電圧ＶＧＧが印加され、ドレイン
にはインダクタンス素子を介して電圧ＶＤＤが印加され
る。
【０００４】ＶＤＤを一定としてＶＧＧを変化させた時
の利得の変化を（２）に、ＶＧＧを一定としてＶＤＤを
変化させた時の利得の変化を（３）に示す。このよう
に、ＶＧＧ又はＶＤＤを変化させることにより利得が変
化するので、この増幅器を図６の可変利得増幅器・減衰
器で使用する場合には、ＶＧＧ又はＶＤＤを変化させる
ことにより、利得が可変となる。なお、以下の例では、
ＶＤＤを変化させることにより利得を変化させる回路を
例として説明するが、ＶＧＧを変化させる回路を使用す
ることも可能である。
の利得の変化を（２）に、ＶＧＧを一定としてＶＤＤを
変化させた時の利得の変化を（３）に示す。このよう
に、ＶＧＧ又はＶＤＤを変化させることにより利得が変
化するので、この増幅器を図６の可変利得増幅器・減衰
器で使用する場合には、ＶＧＧ又はＶＤＤを変化させる
ことにより、利得が可変となる。なお、以下の例では、
ＶＤＤを変化させることにより利得を変化させる回路を
例として説明するが、ＶＧＧを変化させる回路を使用す
ることも可能である。
【０００５】図６の可変利得増幅器・減衰器で使用され
る減衰器の回路例を図８に示す。（１）に示すように、
この増幅器はＦＥＴを使用した減衰器であり、シリーズ
ＦＥＴ８１を信号の入力と出力に対して直列に接続し、
そのゲートに減衰率制御電圧Ｖｃｏｎｔを反転した信号
を印加する。また、入力部は抵抗を介して一定電圧ＶＰ
ＩＮが印加されると共に、シャントＦＥＴ８２を介して
接地される。シャントＦＥＴ８２のゲートにはＶｃｏｎ
ｔが印加される。ＶＰＩＮとしては、通常電源電圧と同
程度の電圧が印加されるが、この端子にはほとんど電流
が流れないため、電源電圧とは区別するために、ここで
はＶＰＩＮとして表す。
る減衰器の回路例を図８に示す。（１）に示すように、
この増幅器はＦＥＴを使用した減衰器であり、シリーズ
ＦＥＴ８１を信号の入力と出力に対して直列に接続し、
そのゲートに減衰率制御電圧Ｖｃｏｎｔを反転した信号
を印加する。また、入力部は抵抗を介して一定電圧ＶＰ
ＩＮが印加されると共に、シャントＦＥＴ８２を介して
接地される。シャントＦＥＴ８２のゲートにはＶｃｏｎ
ｔが印加される。ＶＰＩＮとしては、通常電源電圧と同
程度の電圧が印加されるが、この端子にはほとんど電流
が流れないため、電源電圧とは区別するために、ここで
はＶＰＩＮとして表す。
【０００６】図８（２）は、図８の（１）の減衰器にお
いて、Ｖｃｏｎｔを変化させた時の減衰率の変化を示す
図である。Ｖｃｏｎｔを増加させるに従って、減衰率が
増加する。増幅器の場合と同様に、この減衰器を図６の
可変利得増幅器・減衰器で使用する場合には、Ｖｃｏｎ
ｔを変化させることにより減衰率が可変となる。図６の
回路は従来ハイブリッドＩＣの形式で作られるのが一般
的であったが、より小型化するために図６の回路を一枚
の基板上に形成してモノリシックＩＣ化することが行わ
れている。特に図６のマイクロ波信号用の回路をモノリ
シックＩＣ化したものを、ＭＭＩＣ（Monolithic Micro
-wave Integrated Circuit) と呼んでいる。
いて、Ｖｃｏｎｔを変化させた時の減衰率の変化を示す
図である。Ｖｃｏｎｔを増加させるに従って、減衰率が
増加する。増幅器の場合と同様に、この減衰器を図６の
可変利得増幅器・減衰器で使用する場合には、Ｖｃｏｎ
ｔを変化させることにより減衰率が可変となる。図６の
回路は従来ハイブリッドＩＣの形式で作られるのが一般
的であったが、より小型化するために図６の回路を一枚
の基板上に形成してモノリシックＩＣ化することが行わ
れている。特に図６のマイクロ波信号用の回路をモノリ
シックＩＣ化したものを、ＭＭＩＣ（Monolithic Micro
-wave Integrated Circuit) と呼んでいる。
【０００７】図９は、図６の回路を搭載したＭＭＩＣを
示す図であり、増幅器２１と２２に印加する電圧ＶＤＤ
を変化させることにより利得を変化させるようにしたも
ので、入出力信号端子に加えて、２個の増幅器に共通に
電圧ＶＤＤを印加する端子と、２個の減衰器の減衰率を
共通に制御する信号Ｖｃｏｎｔを印加する端子とを備え
ている。この可変利得増幅・減衰器ＭＭＩＣを使用する
装置を製作する場合には、使用状態に応じて電圧ＶＤＤ
と信号Ｖｃｏｎｔを生成する回路を設け、その回路で生
成したＶＤＤとＶｃｏｎｔを図９のＭＭＩＣの端子に印
加する。
示す図であり、増幅器２１と２２に印加する電圧ＶＤＤ
を変化させることにより利得を変化させるようにしたも
ので、入出力信号端子に加えて、２個の増幅器に共通に
電圧ＶＤＤを印加する端子と、２個の減衰器の減衰率を
共通に制御する信号Ｖｃｏｎｔを印加する端子とを備え
ている。この可変利得増幅・減衰器ＭＭＩＣを使用する
装置を製作する場合には、使用状態に応じて電圧ＶＤＤ
と信号Ｖｃｏｎｔを生成する回路を設け、その回路で生
成したＶＤＤとＶｃｏｎｔを図９のＭＭＩＣの端子に印
加する。
【０００８】図６の回路及び図９のＭＭＩＣにおいて、
可変利得増幅器・減衰器の利得が最大になるのは、増幅
器２１と２２の利得を最大にして、減衰器３１と３２の
減衰率を最小にした時であり、利得が最小になるのは、
増幅器２１と２２の利得を最小にして、減衰器３１と３
２の減衰率を最大にした時である。
可変利得増幅器・減衰器の利得が最大になるのは、増幅
器２１と２２の利得を最大にして、減衰器３１と３２の
減衰率を最小にした時であり、利得が最小になるのは、
増幅器２１と２２の利得を最小にして、減衰器３１と３
２の減衰率を最大にした時である。
【０００９】
【発明が解決しようとする課題】実際の装置に図６回路
及び図９のＭＭＩＣを使用した場合、上記のように、可
変利得増幅器・減衰器の利得を変化させるためには、増
幅器２１と２２の電圧ＶＤＤと減衰器３１と３２の減衰
率制御電圧Ｖｃｏｎｔの両方を変化させる必要があり、
電源電圧ＶＤＤと減衰率制御電圧Ｖｃｏｎｔの２個の可
変電圧回路を用意することが必要であり、可変電圧回路
を構成するためのオペアンプ等の回路素子の点数が増加
し、コストが高くなるだけでなく、面積が増加するとい
う問題があった。特に、小型化のためにモノリシックＩ
Ｃ化する場合には、図６の回路を構成する部分が小型化
されてもそれに付随する回路が大きくては、装置全体の
小型化が難しいという問題がある。また、付随する回路
部分もモノリシックＩＣ化する場合にも、それらの回路
に要する面積が小さいことが望ましい。
及び図９のＭＭＩＣを使用した場合、上記のように、可
変利得増幅器・減衰器の利得を変化させるためには、増
幅器２１と２２の電圧ＶＤＤと減衰器３１と３２の減衰
率制御電圧Ｖｃｏｎｔの両方を変化させる必要があり、
電源電圧ＶＤＤと減衰率制御電圧Ｖｃｏｎｔの２個の可
変電圧回路を用意することが必要であり、可変電圧回路
を構成するためのオペアンプ等の回路素子の点数が増加
し、コストが高くなるだけでなく、面積が増加するとい
う問題があった。特に、小型化のためにモノリシックＩ
Ｃ化する場合には、図６の回路を構成する部分が小型化
されてもそれに付随する回路が大きくては、装置全体の
小型化が難しいという問題がある。また、付随する回路
部分もモノリシックＩＣ化する場合にも、それらの回路
に要する面積が小さいことが望ましい。
【００１０】更に、増幅器２１と２２の電源電圧ＶＤＤ
と減衰器３１と３２の減衰率制御電圧Ｖｃｏｎｔの両方
を変化させる必要があるため、制御が複雑になるという
問題があった。本発明は、上記問題点に鑑みてなされた
ものであり、制御が容易で付随する回路を小型化できる
可変利得増幅器・減衰器の実現を目的とする。
と減衰器３１と３２の減衰率制御電圧Ｖｃｏｎｔの両方
を変化させる必要があるため、制御が複雑になるという
問題があった。本発明は、上記問題点に鑑みてなされた
ものであり、制御が容易で付随する回路を小型化できる
可変利得増幅器・減衰器の実現を目的とする。
【００１１】
【課題を解決するための手段】図１は、本発明の可変利
得増幅器・減衰器の原理構成を示す図である。図１に示
すように、本発明の可変利得増幅器・減衰器は、少なく
とも１個の利得が可変な増幅器と、増幅器に直列に接続
された少なくとも１個の減衰率が可変な減衰器と、増幅
器の利得を変化させる利得制御端子と減衰器の減衰率を
変化させる減衰率制御端子とに接続される統合利得制御
端子とを備え、統合利得制御端子に印加する電圧を一方
に変化させると、増幅器の利得が増加すると共に減衰器
の減衰率が減少するように変化し、統合利得制御端子に
印加する電圧をもう一方に変化させると、増幅器の利得
が減少すると共に減衰器の減衰率が増加するように変化
することを特徴とする。
得増幅器・減衰器の原理構成を示す図である。図１に示
すように、本発明の可変利得増幅器・減衰器は、少なく
とも１個の利得が可変な増幅器と、増幅器に直列に接続
された少なくとも１個の減衰率が可変な減衰器と、増幅
器の利得を変化させる利得制御端子と減衰器の減衰率を
変化させる減衰率制御端子とに接続される統合利得制御
端子とを備え、統合利得制御端子に印加する電圧を一方
に変化させると、増幅器の利得が増加すると共に減衰器
の減衰率が減少するように変化し、統合利得制御端子に
印加する電圧をもう一方に変化させると、増幅器の利得
が減少すると共に減衰器の減衰率が増加するように変化
することを特徴とする。
【００１２】本発明の可変利得増幅器・減衰器では、統
合利得制御端子に印加する電圧の変化に対して増幅器の
利得と減衰器の減衰率が同じ方向に変化するように、増
幅器の利得制御端子と減衰器の減衰率制御端子とを統合
利得制御端子に接続する。増幅率を変化させるために利
得制御端子に印加する電圧の変化範囲と、減衰率を変化
させるために減衰率制御端子に印加する電圧の範囲がほ
ぼ同じ範囲となるように設定すれば、統合利得制御端子
に印加する電圧により、可変利得増幅器・減衰器の利得
を最小値から最大値まで変化させることが可能になる。
これにより、従来別々であった利得制御端子に印加する
電圧と減衰率制御端子に印加する電圧をまとめることが
できる。
合利得制御端子に印加する電圧の変化に対して増幅器の
利得と減衰器の減衰率が同じ方向に変化するように、増
幅器の利得制御端子と減衰器の減衰率制御端子とを統合
利得制御端子に接続する。増幅率を変化させるために利
得制御端子に印加する電圧の変化範囲と、減衰率を変化
させるために減衰率制御端子に印加する電圧の範囲がほ
ぼ同じ範囲となるように設定すれば、統合利得制御端子
に印加する電圧により、可変利得増幅器・減衰器の利得
を最小値から最大値まで変化させることが可能になる。
これにより、従来別々であった利得制御端子に印加する
電圧と減衰率制御端子に印加する電圧をまとめることが
できる。
【００１３】
【発明の実施の形態】図２は、本発明の実施例のＭＭＩ
Ｃ化した可変利得増幅器・減衰器の構成を示す図であ
る。図２において、参照番号１０はＭＭＩＣパッケージ
であり、２１と２２は増幅器であり、３１と３２は減衰
器である。ＭＭＩＣパッケージ１０は、入力信号端子
と、出力信号端子と、増幅器２１と２２の利得及び減衰
器３１と３２の減衰率を共通に制御する電圧ＶＧが印加
される統合利得制御端子と、減衰器３１と３２に入力さ
れる電圧Ｖｒｅｆが印加される端子を有している。実際
には、他にも端子が存在するが、直接発明には関係しな
いので、ここでは省略する。電圧Ｖｒｅｆは、かならず
しも外部から印加する必要はなく、内部で生成してもよ
い。
Ｃ化した可変利得増幅器・減衰器の構成を示す図であ
る。図２において、参照番号１０はＭＭＩＣパッケージ
であり、２１と２２は増幅器であり、３１と３２は減衰
器である。ＭＭＩＣパッケージ１０は、入力信号端子
と、出力信号端子と、増幅器２１と２２の利得及び減衰
器３１と３２の減衰率を共通に制御する電圧ＶＧが印加
される統合利得制御端子と、減衰器３１と３２に入力さ
れる電圧Ｖｒｅｆが印加される端子を有している。実際
には、他にも端子が存在するが、直接発明には関係しな
いので、ここでは省略する。電圧Ｖｒｅｆは、かならず
しも外部から印加する必要はなく、内部で生成してもよ
い。
【００１４】図３は、図２の回路で使用される増幅器の
具体例を示す図であり、（１）は回路を、（２）は電圧
ＶＤＤに対する利得の変化を示す。図３の増幅器は、図
示のように、自己バイアス型の単一電源型の増幅回路
で、インダクタンス素子を介してＦＥＴのドレインに印
加される電圧ＶＤＤを変化させることにより、図３の
（２）のように利得が変化する。ＶＤＤの約０Ｖから４
Ｖの変化に対して、利得が−１０ｄＢから＋１０ｄＢに
比例して変化する。すなわち、ＶＤＤが大きくなると利
得も大きくなり、ＶＤＤが小さくなると利得も小さくな
る。
具体例を示す図であり、（１）は回路を、（２）は電圧
ＶＤＤに対する利得の変化を示す。図３の増幅器は、図
示のように、自己バイアス型の単一電源型の増幅回路
で、インダクタンス素子を介してＦＥＴのドレインに印
加される電圧ＶＤＤを変化させることにより、図３の
（２）のように利得が変化する。ＶＤＤの約０Ｖから４
Ｖの変化に対して、利得が−１０ｄＢから＋１０ｄＢに
比例して変化する。すなわち、ＶＤＤが大きくなると利
得も大きくなり、ＶＤＤが小さくなると利得も小さくな
る。
【００１５】図４は、図２の回路で使用される減衰器の
具体例を示す図であり、（１）は回路を、（２）は減衰
率制御電圧Ｖｃｏｎｔに対する減衰率の変化を示す。図
４の減衰器は、図示のように、信号の入出力に対して直
列に接続されるシリーズＦＥＴと、入力部とアースの間
に接続されるシャントＦＥＴと、シャントＦＥＴのゲー
トにＶｃｏｎｔを反転して印加するインバータ回路とを
有する。各抵抗値を適当に設定することにより、（２）
に示すように、図３の増幅器のＶＤＤの変化範囲と同様
に、Ｖｃｏｎｔを約０Ｖから４Ｖの範囲で変化させると
減衰率が−１３ｄＢから０ｄＢに比例して変化する。す
なわち、Ｖｃｏｎｔが大きくなると減衰率は０ｄＢに近
づき、信号はあまり減衰しなくなり、Ｖｃｏｎｔが小さ
くなると、減衰率は−１３ｄＢに近づき、信号は大きく
減衰する。抵抗を介して２個のＦＥＴのドレインに印加
される電圧ＶＰＩＮは、ＦＥＴのドレインをある電位に
固定（ピンニング）するための電圧で、常に一定の電圧
が印加され、電流はほとんど流れない。そのため外部か
ら印加しても内部で生成してもよく、内部で生成する場
合でも特殊な回路が必要としない。ＶＰＩＮとして、こ
こでは約４Ｖが印加される。
具体例を示す図であり、（１）は回路を、（２）は減衰
率制御電圧Ｖｃｏｎｔに対する減衰率の変化を示す。図
４の減衰器は、図示のように、信号の入出力に対して直
列に接続されるシリーズＦＥＴと、入力部とアースの間
に接続されるシャントＦＥＴと、シャントＦＥＴのゲー
トにＶｃｏｎｔを反転して印加するインバータ回路とを
有する。各抵抗値を適当に設定することにより、（２）
に示すように、図３の増幅器のＶＤＤの変化範囲と同様
に、Ｖｃｏｎｔを約０Ｖから４Ｖの範囲で変化させると
減衰率が−１３ｄＢから０ｄＢに比例して変化する。す
なわち、Ｖｃｏｎｔが大きくなると減衰率は０ｄＢに近
づき、信号はあまり減衰しなくなり、Ｖｃｏｎｔが小さ
くなると、減衰率は−１３ｄＢに近づき、信号は大きく
減衰する。抵抗を介して２個のＦＥＴのドレインに印加
される電圧ＶＰＩＮは、ＦＥＴのドレインをある電位に
固定（ピンニング）するための電圧で、常に一定の電圧
が印加され、電流はほとんど流れない。そのため外部か
ら印加しても内部で生成してもよく、内部で生成する場
合でも特殊な回路が必要としない。ＶＰＩＮとして、こ
こでは約４Ｖが印加される。
【００１６】図３の（２）及び図４の（２）に示すよう
に、増幅器に印加される電圧ＶＤＤと減衰器に印加され
る電圧Ｖｃｏｎｔの変化範囲はほぼ同じであり、ＶＤＤ
とＶｃｏｎｔの変化に対する増幅器の利得と減衰器の減
衰率の変化、すなわち信号強度の変化傾向は同じであ
る。従って、図２のように、ＶＤＤとＶｃｏｎｔを共通
に接続した端子に電圧ＶＧを印加する場合、ＶＧの変化
に対する図２のＭＭＩＣの利得は、図５のようになる。
すなわち、ＶＧの０Ｖから４Ｖの変化に対して、利得は
−５０ｄＢから２０ｄＢに変化する。
に、増幅器に印加される電圧ＶＤＤと減衰器に印加され
る電圧Ｖｃｏｎｔの変化範囲はほぼ同じであり、ＶＤＤ
とＶｃｏｎｔの変化に対する増幅器の利得と減衰器の減
衰率の変化、すなわち信号強度の変化傾向は同じであ
る。従って、図２のように、ＶＤＤとＶｃｏｎｔを共通
に接続した端子に電圧ＶＧを印加する場合、ＶＧの変化
に対する図２のＭＭＩＣの利得は、図５のようになる。
すなわち、ＶＧの０Ｖから４Ｖの変化に対して、利得は
−５０ｄＢから２０ｄＢに変化する。
【００１７】以上、本発明の実施例について説明した
が、各種の変形例が可能である。例えば、上記の実施例
では、図３の増幅器回路でドレインに印加する電圧ＶＤ
Ｄを変化させたが、図７の増幅器で説明したように、ゲ
ートに印加する電圧ＶＧＧを変化させても利得を変化さ
せることが可能であり、図７の回路を用いて、ＶＤＤを
一定としＶＧＧを統合利得制御端子に接続するようにし
てもよい。但し、ＶＧＧと減衰器のＶｃｏｎｔの変化範
囲を合わせるように設定することが必要である。
が、各種の変形例が可能である。例えば、上記の実施例
では、図３の増幅器回路でドレインに印加する電圧ＶＤ
Ｄを変化させたが、図７の増幅器で説明したように、ゲ
ートに印加する電圧ＶＧＧを変化させても利得を変化さ
せることが可能であり、図７の回路を用いて、ＶＤＤを
一定としＶＧＧを統合利得制御端子に接続するようにし
てもよい。但し、ＶＧＧと減衰器のＶｃｏｎｔの変化範
囲を合わせるように設定することが必要である。
【００１８】
【発明の効果】本発明の可変利得増幅・減衰器を使用す
ることにより、単一の電圧を制御することにより、大き
な利得変化を得ることができ、制御が容易になると共
に、電圧制御のための回路数を低減することが可能にな
る。更に、従来は複数の電圧制御回路を制御して可変利
得増幅・減衰器全体の利得を制御していたため、ある信
号に対して利得を対数的に変化させる等の特殊な変化を
させることは難しかったが、本発明の可変利得増幅・減
衰器を使用すれば、単一の電圧を制御すればよく、この
ような複雑な変化や、負帰還制御、正確な線型変化等が
容易に行えるようになる。
ることにより、単一の電圧を制御することにより、大き
な利得変化を得ることができ、制御が容易になると共
に、電圧制御のための回路数を低減することが可能にな
る。更に、従来は複数の電圧制御回路を制御して可変利
得増幅・減衰器全体の利得を制御していたため、ある信
号に対して利得を対数的に変化させる等の特殊な変化を
させることは難しかったが、本発明の可変利得増幅・減
衰器を使用すれば、単一の電圧を制御すればよく、この
ような複雑な変化や、負帰還制御、正確な線型変化等が
容易に行えるようになる。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の可変利得増幅・減衰器の構成
を示す図である。
を示す図である。
【図３】実施例の回路で使用される増幅器を示す図であ
る。
る。
【図４】実施例の回路で使用される減衰器を示す図であ
る。
る。
【図５】図２の実施例の可変利得増幅・減衰器の利得特
性を示す図である。
性を示す図である。
【図６】可変利得増幅・減衰器の例を示す図である。
【図７】図６の回路で使用される増幅器の例を示す図で
ある。
ある。
【図８】図６の回路で使用される減衰器の例を示す図で
ある。
ある。
【図９】従来のモノリシックＩＣ化した可変利得増幅・
減衰器の構成を示す図である。
減衰器の構成を示す図である。
１０…ＩＣ（ＭＭＩＣ） ２１、２２…増幅器 ３１、３２…減衰器
Claims (3)
- 【請求項１】 少なくとも１個の利得が可変な増幅器
（２１、２２）と、 該増幅器に直列に接続された少なくとも１個の減衰率が
可変な減衰器（３１、３２）と、 前記増幅器（２１、２２）の利得を変化させる利得制御
端子と前記減衰器（３１、３２）の減衰率を変化させる
減衰率制御端子とに接続される統合利得制御端子とを備
え、 前記統合利得制御端子に印加する電圧を一方に変化させ
ると、前記増幅器（２１、２２）の利得が増加すると共
に前記減衰器（３１、３２）の減衰率が減少するように
変化し、前記統合利得制御端子に印加する電圧をもう一
方に変化させると、前記増幅器（２１、２２）の利得が
減少すると共に前記減衰器（３１、３２）の減衰率が増
加するように変化することを特徴とする可変利得増幅・
減衰器。 - 【請求項２】 前記増幅器及び前記減衰器は、マイクロ
波信号の増幅及び減衰用である請求項１に記載の可変利
得増幅・減衰器。 - 【請求項３】 請求項１又は２に記載の前記可変利得増
幅・減衰器を、単一の基板上に形成したモノリシックＩ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18706095A JPH0936677A (ja) | 1995-07-24 | 1995-07-24 | 可変利得増幅・減衰器及びそれを有するモノリシックｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18706095A JPH0936677A (ja) | 1995-07-24 | 1995-07-24 | 可変利得増幅・減衰器及びそれを有するモノリシックｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936677A true JPH0936677A (ja) | 1997-02-07 |
Family
ID=16199464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18706095A Pending JPH0936677A (ja) | 1995-07-24 | 1995-07-24 | 可変利得増幅・減衰器及びそれを有するモノリシックｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936677A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096672A2 (en) * | 1999-11-01 | 2001-05-02 | Nec Corporation | Variable gain type amplifier |
| GB2460313A (en) * | 2008-05-27 | 2009-12-02 | Avago Technologies Wireless Ip | Four-state three-terminal digital attenuator having two-bit control interface |
| US8369802B2 (en) * | 2008-04-10 | 2013-02-05 | Panasonic Corporation | Polar modulation transmission apparatus and polar modulation transmission method |
-
1995
- 1995-07-24 JP JP18706095A patent/JPH0936677A/ja active Pending
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| GB2460313B (en) * | 2008-05-27 | 2010-09-29 | Avago Technologies Wireless Ip | Four-state digital attenuator having two-bit control interface |
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