JPH0934640A - Ｐｄｐ用デジタイザ - Google Patents
Ｐｄｐ用デジタイザInfo
- Publication number
- JPH0934640A JPH0934640A JP18439595A JP18439595A JPH0934640A JP H0934640 A JPH0934640 A JP H0934640A JP 18439595 A JP18439595 A JP 18439595A JP 18439595 A JP18439595 A JP 18439595A JP H0934640 A JPH0934640 A JP H0934640A
- Authority
- JP
- Japan
- Prior art keywords
- row
- column
- voltage
- timing
- digitizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 透明タブレットを使用せず、表示ブロックを
正しく検出するＰＤＰ用デジタイザを提供することを目
的とする。 【解決手段】 ｍ行，ｎ列（ｍ，ｎは正の整数）の各交
点毎に配置された放電領域毎に行駆動用サステイン電圧
印加回路と列駆動用サステイン電圧印加回路が接続され
るプラズマディスプレイパネル（ＰＤＰ）において、ｍ
個の行駆動用サステイン電極に、行サテイン電圧と、行
位置検出用電圧を行タイミング発生部よりの行タイミン
グパルスにより順次切り替えて印加するｍ個の行駆動回
路と、ｎ個の列駆動用サステイン電極に、列サテイン電
圧と、列位置検出用電圧を列タイミング発生部よりの列
タイミングパルスにより順次切り替えて印加するｎ個の
列駆動回路とを設け、デジタイザ用検出ペンが前記行及
び、列位置検出用電圧を検出し、検出時のタイミングか
ら前記デジタイザ用検出ペンの置かれたＰＤＰ上の座標
位置を検出するようにした。
正しく検出するＰＤＰ用デジタイザを提供することを目
的とする。 【解決手段】 ｍ行，ｎ列（ｍ，ｎは正の整数）の各交
点毎に配置された放電領域毎に行駆動用サステイン電圧
印加回路と列駆動用サステイン電圧印加回路が接続され
るプラズマディスプレイパネル（ＰＤＰ）において、ｍ
個の行駆動用サステイン電極に、行サテイン電圧と、行
位置検出用電圧を行タイミング発生部よりの行タイミン
グパルスにより順次切り替えて印加するｍ個の行駆動回
路と、ｎ個の列駆動用サステイン電極に、列サテイン電
圧と、列位置検出用電圧を列タイミング発生部よりの列
タイミングパルスにより順次切り替えて印加するｎ個の
列駆動回路とを設け、デジタイザ用検出ペンが前記行及
び、列位置検出用電圧を検出し、検出時のタイミングか
ら前記デジタイザ用検出ペンの置かれたＰＤＰ上の座標
位置を検出するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＤＰ用デジタイザに
係わり、とくに、プラズマディスプレイパネル（ＰＤ
Ｐ）に位置検出信号を重畳し、これを検出して座標位置
を検出するものに関する。
係わり、とくに、プラズマディスプレイパネル（ＰＤ
Ｐ）に位置検出信号を重畳し、これを検出して座標位置
を検出するものに関する。
【０００２】
【従来の技術】従来、プラズマディスプレイパネル（以
下ＰＤＰと略記）上の座標位置を検出するには、図４に
示すように、ＰＤＰ面に透明タブレットを近接配置し、
該透明タブレット上に直角に交差して複数形成した透明
なＸ電極およびＹ電極を設け、Ｘ電極にはＸ位置検出用
遅延パルスを、またＹ電極にはＸ電極とタイミングの異
なるＹ位置検出用遅延パルスを各々順次印加し、デジタ
イザ用検出ペンが前記各位置検出用遅延パルスを検出
し、検出時のタイミングから前記デジタイザ用検出ペン
の置かれたＰＤＰ上の座標位置を検出するようにしてい
た。しかし、この方式では、ＰＤＰ上の表示ブロックと
透明タブレット上の検出ブロックが一致しないため、所
望の座標位置を正確に検出することは不可能であった。
また、ＰＤＰとは別の透明タブレットをＰＤＰ表示面に
配置するため、コストアップとなるばかりか、画面が見
にくくなったり、色が変化してしまうといった問題があ
った。
下ＰＤＰと略記）上の座標位置を検出するには、図４に
示すように、ＰＤＰ面に透明タブレットを近接配置し、
該透明タブレット上に直角に交差して複数形成した透明
なＸ電極およびＹ電極を設け、Ｘ電極にはＸ位置検出用
遅延パルスを、またＹ電極にはＸ電極とタイミングの異
なるＹ位置検出用遅延パルスを各々順次印加し、デジタ
イザ用検出ペンが前記各位置検出用遅延パルスを検出
し、検出時のタイミングから前記デジタイザ用検出ペン
の置かれたＰＤＰ上の座標位置を検出するようにしてい
た。しかし、この方式では、ＰＤＰ上の表示ブロックと
透明タブレット上の検出ブロックが一致しないため、所
望の座標位置を正確に検出することは不可能であった。
また、ＰＤＰとは別の透明タブレットをＰＤＰ表示面に
配置するため、コストアップとなるばかりか、画面が見
にくくなったり、色が変化してしまうといった問題があ
った。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、ＰＤＰ表示面に直接位置検出信号を重畳
することによって、透明タブレットの配設を不要とし、
画面が見にくくなったり、色が変化することのなく、ま
た、表示ブロックを正しく検出できるＰＤＰ用デジタイ
ザを提供することを目的としている。
題点を解決し、ＰＤＰ表示面に直接位置検出信号を重畳
することによって、透明タブレットの配設を不要とし、
画面が見にくくなったり、色が変化することのなく、ま
た、表示ブロックを正しく検出できるＰＤＰ用デジタイ
ザを提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、第１の発明は、ｍ行，ｎ列（ｍ，ｎは正の
整数）の各交点毎に配置された放電領域毎に行駆動用サ
ステイン電圧印加回路と列駆動用サステイン電圧印加回
路が接続されるプラズマディスプレイパネル（ＰＤＰ）
において、ｍ個の行駆動用サステイン電圧印加回路のｍ
個の行電圧供給端子に、行サテイン電圧と、行位置検出
用電圧を行タイミング発生部よりの行タイミングパルス
により順次切り替えて印加するｍ個の行電圧切り替え回
路と、ｎ個の列駆動用サステイン電圧印加回路のｎ個の
列電圧供給端子に、列サテイン電圧と、列位置検出用電
圧を列タイミング発生部よりの前記行タイミングパルス
と異なるタイミングの列タイミングパルスにより順次切
り替えて印加するｎ個の列電圧切り替え回路とを設け、
デジタイザ用検出ペンが前記行位置検出用電圧及び、列
位置検出用電圧を検出し、検出時のタイミングから前記
デジタイザ用検出ペンの置かれたＰＤＰ上の座標位置を
検出するようにした。
決するため、第１の発明は、ｍ行，ｎ列（ｍ，ｎは正の
整数）の各交点毎に配置された放電領域毎に行駆動用サ
ステイン電圧印加回路と列駆動用サステイン電圧印加回
路が接続されるプラズマディスプレイパネル（ＰＤＰ）
において、ｍ個の行駆動用サステイン電圧印加回路のｍ
個の行電圧供給端子に、行サテイン電圧と、行位置検出
用電圧を行タイミング発生部よりの行タイミングパルス
により順次切り替えて印加するｍ個の行電圧切り替え回
路と、ｎ個の列駆動用サステイン電圧印加回路のｎ個の
列電圧供給端子に、列サテイン電圧と、列位置検出用電
圧を列タイミング発生部よりの前記行タイミングパルス
と異なるタイミングの列タイミングパルスにより順次切
り替えて印加するｎ個の列電圧切り替え回路とを設け、
デジタイザ用検出ペンが前記行位置検出用電圧及び、列
位置検出用電圧を検出し、検出時のタイミングから前記
デジタイザ用検出ペンの置かれたＰＤＰ上の座標位置を
検出するようにした。
【０００５】また、第２の発明は、ｍ行，ｎ列（ｍ，ｎ
は正の整数）の各交点毎に配置された放電領域毎に行駆
動用サステイン電圧印加回路と列駆動用サステイン電圧
印加回路が接続されるプラズマディスプレイパネル（Ｐ
ＤＰ）において、行タイミングパルスを生成する行タイ
ミング発生部と、前記行タイミングパルスにより、ｍ個
の行駆動用サステイン電圧印加回路に順次行位置検出用
電圧を重畳するｍ個の行電圧重畳回路と、前記行タイミ
ングパルスと異なるタイミングの列タイミングパルスを
生成する列タイミング発生部と、前記列タイミングパル
スにより、ｎ個の列駆動用サステイン電圧印加回路に順
次列位置検出用電圧を重畳するｎ個の列電圧重畳回路と
を設け、デジタイザ用検出ペンが前記行位置検出用電圧
及び、列位置検出用電圧を検出し、検出時のタイミング
から前記デジタイザ用検出ペンの置かれたＰＤＰ上の座
標位置を検出するようにした。
は正の整数）の各交点毎に配置された放電領域毎に行駆
動用サステイン電圧印加回路と列駆動用サステイン電圧
印加回路が接続されるプラズマディスプレイパネル（Ｐ
ＤＰ）において、行タイミングパルスを生成する行タイ
ミング発生部と、前記行タイミングパルスにより、ｍ個
の行駆動用サステイン電圧印加回路に順次行位置検出用
電圧を重畳するｍ個の行電圧重畳回路と、前記行タイミ
ングパルスと異なるタイミングの列タイミングパルスを
生成する列タイミング発生部と、前記列タイミングパル
スにより、ｎ個の列駆動用サステイン電圧印加回路に順
次列位置検出用電圧を重畳するｎ個の列電圧重畳回路と
を設け、デジタイザ用検出ペンが前記行位置検出用電圧
及び、列位置検出用電圧を検出し、検出時のタイミング
から前記デジタイザ用検出ペンの置かれたＰＤＰ上の座
標位置を検出するようにした。
【０００６】
【作用】以上のように構成したので、本発明のＰＤＰ用
デジタイザによれば、ｍ個の行駆動用サステイン電圧お
よび、ｎ個の列駆動用サステイン電圧に異なるタイミン
グで行位置検出用電圧または列位置検出用電圧を順次重
畳し、このタイミングの異なる各々の位置検出用電圧を
デジタイザ用検出ペンが検出することにより、検出時の
タイミングから前記デジタイザ用検出ペンの置かれたＰ
ＤＰ上の座標位置を検出している。
デジタイザによれば、ｍ個の行駆動用サステイン電圧お
よび、ｎ個の列駆動用サステイン電圧に異なるタイミン
グで行位置検出用電圧または列位置検出用電圧を順次重
畳し、このタイミングの異なる各々の位置検出用電圧を
デジタイザ用検出ペンが検出することにより、検出時の
タイミングから前記デジタイザ用検出ペンの置かれたＰ
ＤＰ上の座標位置を検出している。
【０００７】
【実施例】以下、図面に基づいて本発明によるＰＤＰ用
デジタイザを詳細に説明する。図１は本発明によるＰＤ
Ｐ用デジタイザの一実施例を示すシステムブロック図、
図２は図１の部分詳細拡大図である。図において、１は
プラズマディスプレイパネル（ＰＤＰ）で、ｍ行，ｎ列
（ｍ，ｎは正の整数）の各交点毎に配置された放電領域
毎に後述のｍ個の行駆動回路２とｎ個の列駆動回路３が
接続されている。２は前記ｍ個の行駆動回路で、図２に
示すように、ｍ個のＰＮＰトランジスタ２ａ，ｍ個のＮ
ＰＮトランジスタ２ｂ，ｍ個のＰＮＰトランジスタ２ｃ
及び、ｍ個の抵抗２ｄとで構成し、前記ｍ個のＰＮＰト
ランジスタ２ａのベース端子には後述のサステインパル
ス発生部４よりの行サステインパルス（Ｐｘｓ）を、ま
た、ｍ個のＮＰＮトランジスタ２ｂのベース端子には行
サステインパルス（Ｐｘｓ）の反転パルス（Ｐｘｓｒ）
を、また、ｍ個のＰＮＰトランジスタ２ｃのベース端子
には後述の行タイミングパルス（Ｐｘｔ）を入力してい
る。３は前記ｎ個の列駆動回路で、図２に示すように、
ｎ個のＰＮＰトランジスタ３ａ，ｎ個のＮＰＮトランジ
スタ３ｂ，ｎ個のＰＮＰトランジスタ３ｃ及び、ｎ個の
抵抗３ｄとで構成し、前記ｎ個のＰＮＰトランジスタ３
ａのベース端子には後述のサステインパルス発生部４よ
りの列サステインパルス（Ｐｙｓ）を、また、ｍ個のＮ
ＰＮトランジスタ３ｂのベース端子には列サステインパ
ルス（Ｐｙｓ）の反転パルス（Ｐｙｓｒ）を、また、ｎ
個のＰＮＰトランジスタ３ｃのベース端子には後述の列
タイミングパルス（Ｐｙｔ）を入力している。４は前記
サステインパルス発生部で、図２に示すように、２クロ
ック周期の行サステインパルス（Ｐｘｓ）と、行サステ
インパルス（Ｐｘｓ）より１クロック遅延した列サステ
インパルス（Ｐｙｓ）を生成して出力している。
デジタイザを詳細に説明する。図１は本発明によるＰＤ
Ｐ用デジタイザの一実施例を示すシステムブロック図、
図２は図１の部分詳細拡大図である。図において、１は
プラズマディスプレイパネル（ＰＤＰ）で、ｍ行，ｎ列
（ｍ，ｎは正の整数）の各交点毎に配置された放電領域
毎に後述のｍ個の行駆動回路２とｎ個の列駆動回路３が
接続されている。２は前記ｍ個の行駆動回路で、図２に
示すように、ｍ個のＰＮＰトランジスタ２ａ，ｍ個のＮ
ＰＮトランジスタ２ｂ，ｍ個のＰＮＰトランジスタ２ｃ
及び、ｍ個の抵抗２ｄとで構成し、前記ｍ個のＰＮＰト
ランジスタ２ａのベース端子には後述のサステインパル
ス発生部４よりの行サステインパルス（Ｐｘｓ）を、ま
た、ｍ個のＮＰＮトランジスタ２ｂのベース端子には行
サステインパルス（Ｐｘｓ）の反転パルス（Ｐｘｓｒ）
を、また、ｍ個のＰＮＰトランジスタ２ｃのベース端子
には後述の行タイミングパルス（Ｐｘｔ）を入力してい
る。３は前記ｎ個の列駆動回路で、図２に示すように、
ｎ個のＰＮＰトランジスタ３ａ，ｎ個のＮＰＮトランジ
スタ３ｂ，ｎ個のＰＮＰトランジスタ３ｃ及び、ｎ個の
抵抗３ｄとで構成し、前記ｎ個のＰＮＰトランジスタ３
ａのベース端子には後述のサステインパルス発生部４よ
りの列サステインパルス（Ｐｙｓ）を、また、ｍ個のＮ
ＰＮトランジスタ３ｂのベース端子には列サステインパ
ルス（Ｐｙｓ）の反転パルス（Ｐｙｓｒ）を、また、ｎ
個のＰＮＰトランジスタ３ｃのベース端子には後述の列
タイミングパルス（Ｐｙｔ）を入力している。４は前記
サステインパルス発生部で、図２に示すように、２クロ
ック周期の行サステインパルス（Ｐｘｓ）と、行サステ
インパルス（Ｐｘｓ）より１クロック遅延した列サステ
インパルス（Ｐｙｓ）を生成して出力している。
【０００８】５は行タミング発生部で、前記行サステイ
ンパルス（Ｐｘｓ）をカウントする行アドレスカウンタ
５ａと、該行アドレスカウンタ５ａよりのカウントデー
タをデコードする行アドレスデコーダ５ｂとで構成して
いる。６は列タミング発生部で、前記列サステインパル
ス（Ｐｙｓ）をカウントする列アドレスカウンタ６ａ
と、該列アドレスカウンタ６ａよりのカウントデータを
デコードする列アドレスデコーダ６ｂとで構成してい
る。７はデジタイザ用検出ペンで、前記ＰＤＰの行サス
テイン電圧に重畳されて行サステイン電極に印加される
行位置検出電圧及び、列サステイン電圧に重畳されて列
サステイン電極に印加される列位置検出電圧を静電結合
により検出している。７ａはレベル検出部で、前記デジ
タイザ用検出ペン７の検出するサステイン電圧検出レベ
ルを検出せず、これを越える位置検出電圧検出レベルを
検出している。８は一致回路で、前記デジタイザ用検出
ペン７で検出し、レベル検出部７ａでレベル検出した行
位置検出電圧及び、列位置検出電圧の各検出タイミング
を前記行アドレスカウンタまたは、列アドレスカウンタ
の出力と比較し、一致した行アドレスグおよび列アドレ
スを出力して後述の制御部９に入力している。９は前記
制御部で、装置本体のＣＰＵ１０よりの指令に基づき、
前記各部を制御するとともに、一致回路よりの行アドレ
スグおよび列アドレスをＣＰＵ１０に送出している。１
０は前記装置本体のＣＰＵで、本体装置各部を制御して
いる。
ンパルス（Ｐｘｓ）をカウントする行アドレスカウンタ
５ａと、該行アドレスカウンタ５ａよりのカウントデー
タをデコードする行アドレスデコーダ５ｂとで構成して
いる。６は列タミング発生部で、前記列サステインパル
ス（Ｐｙｓ）をカウントする列アドレスカウンタ６ａ
と、該列アドレスカウンタ６ａよりのカウントデータを
デコードする列アドレスデコーダ６ｂとで構成してい
る。７はデジタイザ用検出ペンで、前記ＰＤＰの行サス
テイン電圧に重畳されて行サステイン電極に印加される
行位置検出電圧及び、列サステイン電圧に重畳されて列
サステイン電極に印加される列位置検出電圧を静電結合
により検出している。７ａはレベル検出部で、前記デジ
タイザ用検出ペン７の検出するサステイン電圧検出レベ
ルを検出せず、これを越える位置検出電圧検出レベルを
検出している。８は一致回路で、前記デジタイザ用検出
ペン７で検出し、レベル検出部７ａでレベル検出した行
位置検出電圧及び、列位置検出電圧の各検出タイミング
を前記行アドレスカウンタまたは、列アドレスカウンタ
の出力と比較し、一致した行アドレスグおよび列アドレ
スを出力して後述の制御部９に入力している。９は前記
制御部で、装置本体のＣＰＵ１０よりの指令に基づき、
前記各部を制御するとともに、一致回路よりの行アドレ
スグおよび列アドレスをＣＰＵ１０に送出している。１
０は前記装置本体のＣＰＵで、本体装置各部を制御して
いる。
【０００９】以上の構成において、つぎにその動作を説
明する。図３は図２の部分詳細拡大図の各部のタイミン
グを示すタイミング図である。以下、本図を参照して動
作を説明する。サステインパルス発生部４では、入力す
るクロックパルス（ＣＬＫ）を基に、２クロック周期の
負の行サステインパルス（Ｐｘｓ）及び正の反転行サス
テインパルス（Ｐｘｓｒ）と、行サステインパルス（Ｐ
ｘｓ）を１クロック遅延した列サステインパルス（Ｐｙ
ｓ）及び正の反転列サステインパルス（Ｐｙｓｒ）を発
生している。また、行タイミング発生部５では、前記行
サステインパルス（Ｐｘｓ）を１からｍ個までを繰り返
しカウントし、そのカウントデータの１からｍまでをデ
コードし、負の行タイミングパルス（Ｐｘｔ１，Ｐｘｔ
２，・・・Ｐｘｔｍ）を出力している。列タイミング発
生部６では、前記列サステインパルス（Ｐｙｓ）を１か
らｎ個までを繰り返しカウントし、そのカウントデータ
の１からｎまでをデコードし、負の列タイミングパルス
（Ｐｙｔ１，Ｐｙｔ２，・・・Ｐｙｔｎ）を出力してい
る。
明する。図３は図２の部分詳細拡大図の各部のタイミン
グを示すタイミング図である。以下、本図を参照して動
作を説明する。サステインパルス発生部４では、入力す
るクロックパルス（ＣＬＫ）を基に、２クロック周期の
負の行サステインパルス（Ｐｘｓ）及び正の反転行サス
テインパルス（Ｐｘｓｒ）と、行サステインパルス（Ｐ
ｘｓ）を１クロック遅延した列サステインパルス（Ｐｙ
ｓ）及び正の反転列サステインパルス（Ｐｙｓｒ）を発
生している。また、行タイミング発生部５では、前記行
サステインパルス（Ｐｘｓ）を１からｍ個までを繰り返
しカウントし、そのカウントデータの１からｍまでをデ
コードし、負の行タイミングパルス（Ｐｘｔ１，Ｐｘｔ
２，・・・Ｐｘｔｍ）を出力している。列タイミング発
生部６では、前記列サステインパルス（Ｐｙｓ）を１か
らｎ個までを繰り返しカウントし、そのカウントデータ
の１からｎまでをデコードし、負の列タイミングパルス
（Ｐｙｔ１，Ｐｙｔ２，・・・Ｐｙｔｎ）を出力してい
る。
【００１０】前記行駆動回路２では、ｍ個のＰＮＰトラ
ンジスタ２ａのベースに前記負の行サステインパルス
（Ｐｘｓ）を入力し、ｍ個のＮＰＮトランジスタ２ｂの
ベースに正の反転行サステインパルス（Ｐｘｓｒ）を入
力し、また、１行目の行駆動回路２１のＰＮＰトランジ
スタ２ｃ１のベースに前記行タイミング発生部５よりの
行タイミングパルス（Ｐｘｔ１）を、２行目の行駆動回
路２２のＰＮＰトランジスタ２ｃ２のベースに前記行タ
イミング発生部５よりの行タイミングパルス（Ｐｘｔ
２）を、ｍ行目の行駆動回路２ｍのＰＮＰトランジスタ
２ｃｍのベースに前記行タイミング発生部５よりの行タ
イミングパルス（Ｐｘｔｍ）を各々入力している。従っ
て、１行目のサステイン電極２１には、行タイミングパ
ルス（Ｐｘｔ１）の負タイミングで行位置検出電圧（Ｖ
ｓｃ）を印加する、１行目駆動パルス（Ｐｘ１）が、２
行目のサステイン電極２２には、行タイミングパルス
（Ｐｘｔ２）の負タイミングで行位置検出電圧（Ｖｓ
ｃ）を印加する、２行目駆動パルス（Ｐｘ２）が、ｍ行
目のサステイン電極２ｍには、行タイミングパルス（Ｐ
ｘｔｍ）の負タイミングで行位置検出電圧（Ｖｓｃ）を
印加する、ｍ行目駆動パルス（Ｐｘｍ）が印加される。
ンジスタ２ａのベースに前記負の行サステインパルス
（Ｐｘｓ）を入力し、ｍ個のＮＰＮトランジスタ２ｂの
ベースに正の反転行サステインパルス（Ｐｘｓｒ）を入
力し、また、１行目の行駆動回路２１のＰＮＰトランジ
スタ２ｃ１のベースに前記行タイミング発生部５よりの
行タイミングパルス（Ｐｘｔ１）を、２行目の行駆動回
路２２のＰＮＰトランジスタ２ｃ２のベースに前記行タ
イミング発生部５よりの行タイミングパルス（Ｐｘｔ
２）を、ｍ行目の行駆動回路２ｍのＰＮＰトランジスタ
２ｃｍのベースに前記行タイミング発生部５よりの行タ
イミングパルス（Ｐｘｔｍ）を各々入力している。従っ
て、１行目のサステイン電極２１には、行タイミングパ
ルス（Ｐｘｔ１）の負タイミングで行位置検出電圧（Ｖ
ｓｃ）を印加する、１行目駆動パルス（Ｐｘ１）が、２
行目のサステイン電極２２には、行タイミングパルス
（Ｐｘｔ２）の負タイミングで行位置検出電圧（Ｖｓ
ｃ）を印加する、２行目駆動パルス（Ｐｘ２）が、ｍ行
目のサステイン電極２ｍには、行タイミングパルス（Ｐ
ｘｔｍ）の負タイミングで行位置検出電圧（Ｖｓｃ）を
印加する、ｍ行目駆動パルス（Ｐｘｍ）が印加される。
【００１１】前記列駆動回路３では、ｎ個のＰＮＰトラ
ンジスタ３ａのベースに前記負の行サステインパルス
（Ｐｙｓ）を入力し、ｎ個のＮＰＮトランジスタ３ｂの
ベースに正の反転行サステインパルス（Ｐｙｓｒ）を入
力し、また、１列目の列駆動回路３１のＰＮＰトランジ
スタ３ｃ１のベースに前記行タイミング発生部５よりの
列タイミングパルス（Ｐｙｔ１）を、２列目の列駆動回
路３２のＰＮＰトランジスタ３ｃ２のベースに前記列タ
イミング発生部６よりの列タイミングパルス（Ｐｙｔ
２）を、ｎ列目の行駆動回路３ｎのＰＮＰトランジスタ
３ｃｎのベースに前記列タイミング発生部６よりの列タ
イミングパルス（Ｐｙｔｎ）を各々入力している。従っ
て、１列目のサステイン電極３１には、列タイミングパ
ルス（Ｐｙｔ１）の負タイミングで列位置検出電圧（Ｖ
ｓｃ）を印加する、１列目駆動パルス（Ｐｙ１）が、２
列目のサステイン電極３２には、列タイミングパルス
（Ｐｙｔ２）の負タイミングで行位置検出電圧（Ｖｓ
ｃ）を印加する、２列目駆動パルス（Ｐｙ２）が、ｎ列
目のサステイン電極３ｎには、列タイミングパルス（Ｐ
ｙｔｎ）の負タイミングで列位置検出電圧（Ｖｓｃ）を
印加する、ｎ列目駆動パルス（Ｐｙｍ）が印加される。
ンジスタ３ａのベースに前記負の行サステインパルス
（Ｐｙｓ）を入力し、ｎ個のＮＰＮトランジスタ３ｂの
ベースに正の反転行サステインパルス（Ｐｙｓｒ）を入
力し、また、１列目の列駆動回路３１のＰＮＰトランジ
スタ３ｃ１のベースに前記行タイミング発生部５よりの
列タイミングパルス（Ｐｙｔ１）を、２列目の列駆動回
路３２のＰＮＰトランジスタ３ｃ２のベースに前記列タ
イミング発生部６よりの列タイミングパルス（Ｐｙｔ
２）を、ｎ列目の行駆動回路３ｎのＰＮＰトランジスタ
３ｃｎのベースに前記列タイミング発生部６よりの列タ
イミングパルス（Ｐｙｔｎ）を各々入力している。従っ
て、１列目のサステイン電極３１には、列タイミングパ
ルス（Ｐｙｔ１）の負タイミングで列位置検出電圧（Ｖ
ｓｃ）を印加する、１列目駆動パルス（Ｐｙ１）が、２
列目のサステイン電極３２には、列タイミングパルス
（Ｐｙｔ２）の負タイミングで行位置検出電圧（Ｖｓ
ｃ）を印加する、２列目駆動パルス（Ｐｙ２）が、ｎ列
目のサステイン電極３ｎには、列タイミングパルス（Ｐ
ｙｔｎ）の負タイミングで列位置検出電圧（Ｖｓｃ）を
印加する、ｎ列目駆動パルス（Ｐｙｍ）が印加される。
【００１２】いま、デジタイザ用検出ペン７を１行，２
列目に置くと、１行目駆動パルス（Ｐｘ１）と、２列目
駆動パルス（Ｐｙ２）を検出し、レベル検出部７ａにて
所定レベル以上のパルス、即ち、１行目の行タイミング
パルス（Ｐｘｔ１）と同タイミングの行位置検出パルス
（Ｐｘ）と２列目の列タイミングパルス（Ｐｙｔ２）と
同タイミングの列位置検出パルス（Ｐｙ）を検出し、一
致回路８に入力している。一致回路８では、行位置検出
パルス（Ｐｘ）を行タイミング発生部５よりの行タイミ
ングと比較して１行目の行タイミングパルス（Ｐｘｔ
１）との一致を、また、列位置検出パルス（Ｐｙ）を列
タイミング発生部６よりの列タイミングと比較して２列
目の列タイミングパルス（Ｐｙｔ２）との一致を確認し
て、この座標データ（Ｘ，Ｙ）＝（１，２）を制御部９
に入力している。制御部９では、座標データ（Ｘ，Ｙ）
＝（１，２）を入力すると、装置本体のＣＰＵ１０に送
出して、検出した座標位置にカーソルを表示する等、所
定の動作を行うようにしている。
列目に置くと、１行目駆動パルス（Ｐｘ１）と、２列目
駆動パルス（Ｐｙ２）を検出し、レベル検出部７ａにて
所定レベル以上のパルス、即ち、１行目の行タイミング
パルス（Ｐｘｔ１）と同タイミングの行位置検出パルス
（Ｐｘ）と２列目の列タイミングパルス（Ｐｙｔ２）と
同タイミングの列位置検出パルス（Ｐｙ）を検出し、一
致回路８に入力している。一致回路８では、行位置検出
パルス（Ｐｘ）を行タイミング発生部５よりの行タイミ
ングと比較して１行目の行タイミングパルス（Ｐｘｔ
１）との一致を、また、列位置検出パルス（Ｐｙ）を列
タイミング発生部６よりの列タイミングと比較して２列
目の列タイミングパルス（Ｐｙｔ２）との一致を確認し
て、この座標データ（Ｘ，Ｙ）＝（１，２）を制御部９
に入力している。制御部９では、座標データ（Ｘ，Ｙ）
＝（１，２）を入力すると、装置本体のＣＰＵ１０に送
出して、検出した座標位置にカーソルを表示する等、所
定の動作を行うようにしている。
【００１３】
【発明の効果】以上説明したように、本発明によるＰＤ
Ｐ用デジタイザによれば、ｍ個の行駆動用サステイン電
圧および、ｎ個の列駆動用サステイン電圧に異なるタイ
ミングで行位置検出用電圧または列位置検出用電圧を順
次重畳し、このタイミングの異なる各々の位置検出用電
圧をデジタイザ用検出ペンが検出することにより、検出
時のタイミングから前記デジタイザ用検出ペンの置かれ
たＰＤＰ上の座標位置を検出しているので、ＰＤＰ表示
面に直接位置検出信号を重畳することによって、透明タ
ブレットの配設を不要とし、画面が見にくくなったり、
色が変化することのなく、また、表示ブロックを正しく
検出できるＰＤＰ用デジタイザを提供することができ
る。
Ｐ用デジタイザによれば、ｍ個の行駆動用サステイン電
圧および、ｎ個の列駆動用サステイン電圧に異なるタイ
ミングで行位置検出用電圧または列位置検出用電圧を順
次重畳し、このタイミングの異なる各々の位置検出用電
圧をデジタイザ用検出ペンが検出することにより、検出
時のタイミングから前記デジタイザ用検出ペンの置かれ
たＰＤＰ上の座標位置を検出しているので、ＰＤＰ表示
面に直接位置検出信号を重畳することによって、透明タ
ブレットの配設を不要とし、画面が見にくくなったり、
色が変化することのなく、また、表示ブロックを正しく
検出できるＰＤＰ用デジタイザを提供することができ
る。
【図１】本発明によるＰＤＰ用デジタイザの一実施例を
示すシステムブロック図である。
示すシステムブロック図である。
【図２】図１の部分詳細拡大図を示している。
【図３】図１および図２の各部の信号を示すタイミング
図である。
図である。
【図４】従来のＰＤＰ用デジタイザを示すシステムブロ
ック図である。
ック図である。
１ ＰＤＰ ２ 行駆動回路 ２ａ ＰＮＰトランジスタ ２ｂ ＮＰＮトランジスタ ２ｃ ＰＮＰトランジスタ ３ 列駆動回路 ３ａ ＰＮＰトランジスタ ３ｂ ＮＰＮトランジスタ ３ｃ ＰＮＰトランジスタ ４ サステインパルス発生部 ５ 行アドレス発生部 ５ａ 行アドレスカウンタ ５ｂ 行アドレスデコーダ ６ 列アドレス発生部 ６ａ 列アドレスカウンタ ６ｂ 列アドレスデコーダ ７ デジタイザ用検出ペン ７ａ レベル検出部 ８ 一致回路 ９ 制御部 １０ 装置のＣＰＵ ２１ １行駆動用サステイン電極 ２２ ２行駆動用サステイン電極 ２ｍ ｍ行駆動用サステイン電極 ３１ １列駆動用サステイン電極 ３２ ２列駆動用サステイン電極 ３ｎ ｎ列駆動用サステイン電極
Claims (7)
- 【請求項１】 ｍ行，ｎ列（ｍ，ｎは正の整数）の各交
点毎に配置された放電領域毎に行駆動用サステイン電圧
印加回路と列駆動用サステイン電圧印加回路が接続され
るプラズマディスプレイパネル（ＰＤＰ）において、ｍ
個の行駆動用サステイン電圧印加回路のｍ個の行電圧供
給端子に、行サテイン電圧と、行位置検出用電圧を行タ
イミング発生部よりの行タイミングパルスにより順次切
り替えて印加するｍ個の行電圧切り替え回路と、ｎ個の
列駆動用サステイン電圧印加回路のｎ個の列電圧供給端
子に、列サテイン電圧と、列位置検出用電圧を列タイミ
ング発生部よりの前記行タイミングパルスと異なるタイ
ミングの列タイミングパルスにより順次切り替えて印加
するｎ個の列電圧切り替え回路とを設け、デジタイザ用
検出ペンが前記行位置検出用電圧及び、列位置検出用電
圧を検出し、検出時のタイミングから前記デジタイザ用
検出ペンの置かれたＰＤＰ上の座標位置を検出するよう
にしたことを特徴とするＰＤＰ用デジタイザ。 - 【請求項２】 ｍ行，ｎ列（ｍ，ｎは正の整数）の各交
点毎に配置された放電領域毎に行駆動用サステイン電圧
印加回路と列駆動用サステイン電圧印加回路が接続され
るプラズマディスプレイパネル（ＰＤＰ）において、行
タイミングパルスを生成する行タイミング発生部と、前
記行タイミングパルスにより、ｍ個の行駆動用サステイ
ン電圧印加回路に順次行位置検出用電圧を重畳するｍ個
の行電圧重畳回路と、前記行タイミングパルスと異なる
タイミングの列タイミングパルスを生成する列タイミン
グ発生部と、前記列タイミングパルスにより、ｎ個の列
駆動用サステイン電圧印加回路に順次列位置検出用電圧
を重畳するｎ個の列電圧重畳回路とを設け、デジタイザ
用検出ペンが前記行位置検出用電圧及び、列位置検出用
電圧を検出し、検出時のタイミングから前記デジタイザ
用検出ペンの置かれたＰＤＰ上の座標位置を検出するよ
うにしたことを特徴とするＰＤＰ用デジタイザ。 - 【請求項３】 前記行タイミング発生部は、行アドレス
カウンタと、該行アドレスカウンタよりのデータをデコ
ードする行アドレスデコーダとでなることを特徴とする
請求項１または請求項２記載のＰＤＰ用デジタイザ。 - 【請求項４】 前記列タイミング発生部は、列アドレス
カウンタと、該列アドレスカウンタよりのデータをデコ
ードする列アドレスデコーダとでなることを特徴とする
請求項１または請求項２記載のＰＤＰ用デジタイザ。 - 【請求項５】 前記行電圧切り替え回路および列電圧切
り替え回路に、各サステイン電圧と切り替えて印加する
各位置検出用電圧は、前記各サステイン電圧より大きい
電圧としてなることを特徴とする請求項１記載のＰＤＰ
用デジタイザ。 - 【請求項６】 前記行電圧切り替え回路および列電圧切
り替え回路にて各サステイン電圧と切り替えて印加する
各位置検出用電圧は、前記各サステイン電圧より小さい
電圧としてなることを特徴とする請求項１記載のＰＤＰ
用デジタイザ。 - 【請求項７】 前記行電圧重畳回路および列電圧重畳回
路は、各サステイン電圧供給用電源と、前記ｍ個の行駆
動用サステイン電圧印加回路およびｎ個の列駆動用サス
テイン電圧印加回路の各サステイン電圧入力端子との間
に抵抗器を各々挿入し、前記各サステイン電圧供給用電
源に各位置検出用電圧供給用電源を接続し、該各位置検
出用電圧供給用電源と各サステイン電圧入力端子との間
にスイッチング用トランジスタを各々配置し、該トラン
ジスタのベースに制御用のタイミングパルスを入力する
ようにしたことを特徴とする請求項２記載のＰＤＰ用デ
ジタイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18439595A JPH0934640A (ja) | 1995-07-20 | 1995-07-20 | Ｐｄｐ用デジタイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18439595A JPH0934640A (ja) | 1995-07-20 | 1995-07-20 | Ｐｄｐ用デジタイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934640A true JPH0934640A (ja) | 1997-02-07 |
Family
ID=16152428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18439595A Pending JPH0934640A (ja) | 1995-07-20 | 1995-07-20 | Ｐｄｐ用デジタイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934640A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091030A (en) * | 1996-11-14 | 2000-07-18 | Sharp Kabushiki Kaisha | Method of detecting a position indicated by an electronic pen in a display-integrated panel for multilevel image display |
| WO2013084376A1 (ja) * | 2011-12-07 | 2013-06-13 | パナソニック株式会社 | 画像表示装置の駆動方法、画像表示装置および画像表示システム |
| WO2013084375A1 (ja) * | 2011-12-07 | 2013-06-13 | パナソニック株式会社 | 画像表示装置の駆動方法、画像表示装置および画像表示システム |
-
1995
- 1995-07-20 JP JP18439595A patent/JPH0934640A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091030A (en) * | 1996-11-14 | 2000-07-18 | Sharp Kabushiki Kaisha | Method of detecting a position indicated by an electronic pen in a display-integrated panel for multilevel image display |
| WO2013084376A1 (ja) * | 2011-12-07 | 2013-06-13 | パナソニック株式会社 | 画像表示装置の駆動方法、画像表示装置および画像表示システム |
| WO2013084375A1 (ja) * | 2011-12-07 | 2013-06-13 | パナソニック株式会社 | 画像表示装置の駆動方法、画像表示装置および画像表示システム |
| JP5288077B1 (ja) * | 2011-12-07 | 2013-09-11 | パナソニック株式会社 | 画像表示装置の駆動方法、画像表示装置および画像表示システム |
| JP5288078B1 (ja) * | 2011-12-07 | 2013-09-11 | パナソニック株式会社 | 画像表示装置の駆動方法、画像表示装置および画像表示システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5748831B2 (ja) | タッチスクリーン一体型表示装置及びその駆動方法 | |
| US10572076B2 (en) | Touch display panel and associated driving circuit and driving method | |
| KR101570455B1 (ko) | 터치스크린 일체형 표시장치 및 그 구동 방법 | |
| JP5563055B2 (ja) | インセルタッチ構造の液晶表示装置及びその駆動方法 | |
| US9372583B2 (en) | Display device having a touch screen and method of driving the same | |
| RU2104589C1 (ru) | Способ работы контроллера жидкокристаллического дисплея | |
| US20140049486A1 (en) | Display device having a touch screen and method of driving the same | |
| KR102133736B1 (ko) | 터치스크린 일체형 표시장치 및 그 구동 방법 | |
| JP2809180B2 (ja) | 液晶表示装置 | |
| KR20150025778A (ko) | 표시장치 및 그 구동방법 | |
| KR20140083214A (ko) | 터치스크린 일체형 표시장치 및 그 구동 방법 | |
| US9141221B2 (en) | Display device and input device | |
| JPH10269020A (ja) | 座標検出機能付液晶表示装置とその駆動回路 | |
| US10768741B2 (en) | Semiconductor device, display device and method of operating the same | |
| JPH0934640A (ja) | Ｐｄｐ用デジタイザ | |
| CN110268376B (zh) | 驱动方法、驱动电路及触摸显示装置 | |
| JP2018190072A (ja) | 半導体装置、表示装置、及び、タッチコントローラ | |
| JP2000089912A (ja) | 液晶表示装置 | |
| KR101795998B1 (ko) | 터치스크린 일체형 표시장치 및 그 구동 방법 | |
| JP3329028B2 (ja) | 座標検出装置付き表示装置 | |
| JP2783265B2 (ja) | 液晶装置及びその駆動方法 | |
| JP3192522B2 (ja) | 表示一体型タブレット装置およびその駆動方法 | |
| JP3009933B2 (ja) | 表示一体型タブレット | |
| KR101688428B1 (ko) | 디스플레이 드라이버 ic, 터치스크린 일체형 표시장치 및 그 구동 방법 | |
| JPH04337823A (ja) | 座標入力装置 |