JPH0933598A - デバイスインターフェイス部の接続試験装置 - Google Patents
デバイスインターフェイス部の接続試験装置Info
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- JPH0933598A JPH0933598A JP7205341A JP20534195A JPH0933598A JP H0933598 A JPH0933598 A JP H0933598A JP 7205341 A JP7205341 A JP 7205341A JP 20534195 A JP20534195 A JP 20534195A JP H0933598 A JPH0933598 A JP H0933598A
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- Japan
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- tester
- device interface
- line side
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
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Abstract
(57)【要約】
【目的】 ＩＣテスタのデバイスインターフェイス部の
複数の各接続点における接続不良を平易に、確実に検出
することができる接続試験装置を提供する。 【構成】 デバイスインターフェイス部２２のパフォー
マンスボード３７に対応した接続端子の配列とした接続
端子配置ボードＡ３８を設け、接続端子配置ボードＡ３
８に配線した同軸ケーブル１５の信号ライン側１６及び
ＧＮＤライン側１７に対してＩＳＶＭ機能を割り込ませ
るためにスイッチＫ１（５）とスイッチＫ２（６）とか
ら成る接続不良検出回路１０を設け、接続不良検出回路
１０の各スイッチを切り換えて信号ライン側１６及びＧ
ＮＤライン側１７にＩＳＶＭ機能を用いたＤＣ電流を印
加するＤＣ試験器Ａ９を設ける。
複数の各接続点における接続不良を平易に、確実に検出
することができる接続試験装置を提供する。 【構成】 デバイスインターフェイス部２２のパフォー
マンスボード３７に対応した接続端子の配列とした接続
端子配置ボードＡ３８を設け、接続端子配置ボードＡ３
８に配線した同軸ケーブル１５の信号ライン側１６及び
ＧＮＤライン側１７に対してＩＳＶＭ機能を割り込ませ
るためにスイッチＫ１（５）とスイッチＫ２（６）とか
ら成る接続不良検出回路１０を設け、接続不良検出回路
１０の各スイッチを切り換えて信号ライン側１６及びＧ
ＮＤライン側１７にＩＳＶＭ機能を用いたＤＣ電流を印
加するＤＣ試験器Ａ９を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣテスタのデバイス
インターフェイス部の複数の各接続点における接続不良
を平易に確実に検出できる接続試験装置に関する。
インターフェイス部の複数の各接続点における接続不良
を平易に確実に検出できる接続試験装置に関する。
【０００２】
【従来の技術】被測定対象ＩＣデバイス１の電気的特性
をＩＣテスタを用いて精度良く確実に測定するために
は、ＩＣテスタのデバイスインターフェイス部２２を構
成する複数の測定回路の系路における各接続点が正しく
接続されていることが大前提である。
をＩＣテスタを用いて精度良く確実に測定するために
は、ＩＣテスタのデバイスインターフェイス部２２を構
成する複数の測定回路の系路における各接続点が正しく
接続されていることが大前提である。
【０００３】被測定対象ＩＣデバイス１の電気的特性を
測定するＩＣテスタにおける測定回路は図２−（Ａ）に
示すような構成となっている。即ち、ＩＣテスタ本体に
接続されるテストヘッド部２１と被測定対象ＩＣデバイ
ス１が収納されるデバイスインターフェイス部２２とで
形成されている。
測定するＩＣテスタにおける測定回路は図２−（Ａ）に
示すような構成となっている。即ち、ＩＣテスタ本体に
接続されるテストヘッド部２１と被測定対象ＩＣデバイ
ス１が収納されるデバイスインターフェイス部２２とで
形成されている。
【０００４】そして、それらの各部の伝送系路は同軸ケ
ーブル１４、１５やコネクタ３５及びＩＣソケットボー
ド３６等によって接続されている。従って上記記載のよ
うに精度良く確実に被測定対象ＩＣデバイス１の電気的
特性を測定するためには、それらの伝送系路の各接続点
の全てにおいて正しく接続されていることを確認する必
要がある。
ーブル１４、１５やコネクタ３５及びＩＣソケットボー
ド３６等によって接続されている。従って上記記載のよ
うに精度良く確実に被測定対象ＩＣデバイス１の電気的
特性を測定するためには、それらの伝送系路の各接続点
の全てにおいて正しく接続されていることを確認する必
要がある。
【０００５】そこで、従来においては、上記各接続点の
接続不良を検出するのに、被測定対象ＩＣデバイス１の
電気的特性の測定に用いるダイナミック試験可能な機能
を有するＩＣテスタによって行っていた。即ち、各測定
回路にドライバ部１１から発信した信号が、コンパレー
タ部１２で受信された時点での反射波の波形によって伝
播遅延時間（ＴＩＭＥ ＯＦ ＰＲＯＰＡＧＡＴＩＯＮ
ＤＥＬＡＹ＝以下ＴＰＤと称す）を測定することで接
続不良の検出を行っていた。
接続不良を検出するのに、被測定対象ＩＣデバイス１の
電気的特性の測定に用いるダイナミック試験可能な機能
を有するＩＣテスタによって行っていた。即ち、各測定
回路にドライバ部１１から発信した信号が、コンパレー
タ部１２で受信された時点での反射波の波形によって伝
播遅延時間（ＴＩＭＥ ＯＦ ＰＲＯＰＡＧＡＴＩＯＮ
ＤＥＬＡＹ＝以下ＴＰＤと称す）を測定することで接
続不良の検出を行っていた。
【０００６】ところが図２−（Ａ）に示したように、テ
ストヘッド部２１とデバイスインターフェイス部２２と
の接続点であるＡ点３での接続不良、例えば信号ライン
がオープン状態であれば測定値としてのＴＰＤは、接続
が正常である場合のＴＰＤ１（７）とＴＰＤ２（８）と
が合算された値と比較するため大きな差がでるので判定
が可能であったが、デバイスインターフェイス部２２を
構成するＩＣソケットボード３６と同軸ケーブル１４と
の接続点であるＢ点４での接続不良、例えば信号ライン
がオープン状態の場合には通常は比較的大きい値である
ＴＰＤ１（７）のみとなり、極めて小さい値で１００〜
２００ＰＳｅｃ．程度しかないＴＰＤ２（８）が合算さ
れているのかどうかの判定が非常に困難であり、従って
不良か正常かの見分けがつきにくかった。
ストヘッド部２１とデバイスインターフェイス部２２と
の接続点であるＡ点３での接続不良、例えば信号ライン
がオープン状態であれば測定値としてのＴＰＤは、接続
が正常である場合のＴＰＤ１（７）とＴＰＤ２（８）と
が合算された値と比較するため大きな差がでるので判定
が可能であったが、デバイスインターフェイス部２２を
構成するＩＣソケットボード３６と同軸ケーブル１４と
の接続点であるＢ点４での接続不良、例えば信号ライン
がオープン状態の場合には通常は比較的大きい値である
ＴＰＤ１（７）のみとなり、極めて小さい値で１００〜
２００ＰＳｅｃ．程度しかないＴＰＤ２（８）が合算さ
れているのかどうかの判定が非常に困難であり、従って
不良か正常かの見分けがつきにくかった。
【０００７】さらに、同じくＢ点４での接地点（以下Ｇ
ＮＤと称す）との接続における接続不良、例えばオープ
ン状態のときも、ＩＣソケットボード３６及びテストヘ
ッド部２１にあっては、図２−（Ｂ）に示すように共に
共通の接地点であるＧＮＤ３２に対してＧＮＤＡ１３及
びＧＮＤＢ２は接続される構成となっているために、１
つの接地点、例えばＧＮＤＢ２がオープン不良であって
も、他の正常な接続点であるＧＮＤＣ３３及びＧＮＤＤ
３４等を経由する廻り込みが起きてしまうので、例えば
ＤＣテスタ等によって行う直接的な接続不良の検出もで
きなかった。
ＮＤと称す）との接続における接続不良、例えばオープ
ン状態のときも、ＩＣソケットボード３６及びテストヘ
ッド部２１にあっては、図２−（Ｂ）に示すように共に
共通の接地点であるＧＮＤ３２に対してＧＮＤＡ１３及
びＧＮＤＢ２は接続される構成となっているために、１
つの接地点、例えばＧＮＤＢ２がオープン不良であって
も、他の正常な接続点であるＧＮＤＣ３３及びＧＮＤＤ
３４等を経由する廻り込みが起きてしまうので、例えば
ＤＣテスタ等によって行う直接的な接続不良の検出もで
きなかった。
【０００８】従って、上記記載のように信号ライン側
１６のＡ点３における接続不良の検出、即ちテストヘッ
ド部２１とデバイスインターフェイス部２２との間の接
続点の不良検出は、ほぼ確実に検出可能であるがデバ
イスインターフェイス部２２内であるＢ点４、即ち同軸
ケーブル１４とＩＣソケットボード３６との信号ライン
の接続点の各接続不良の検出が精度良く確実にはできず
また、ＧＮＤライン側１７に付いては検出が不可能で
ある、という問題点を有していた。
１６のＡ点３における接続不良の検出、即ちテストヘッ
ド部２１とデバイスインターフェイス部２２との間の接
続点の不良検出は、ほぼ確実に検出可能であるがデバ
イスインターフェイス部２２内であるＢ点４、即ち同軸
ケーブル１４とＩＣソケットボード３６との信号ライン
の接続点の各接続不良の検出が精度良く確実にはできず
また、ＧＮＤライン側１７に付いては検出が不可能で
ある、という問題点を有していた。
【０００９】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、被測定対象ＩＣデバイスの電気的特性をＩ
Ｃテスタを用いて精度良く測定するために、予めデバイ
スインターフェイス部２２で構成される測定系路におい
て、各接続点が正しく接続されていることを平易に、し
かも精度良く確実に確認できる接続試験装置を提供する
ことである。
する課題は、被測定対象ＩＣデバイスの電気的特性をＩ
Ｃテスタを用いて精度良く測定するために、予めデバイ
スインターフェイス部２２で構成される測定系路におい
て、各接続点が正しく接続されていることを平易に、し
かも精度良く確実に確認できる接続試験装置を提供する
ことである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、従来、ダイナミック試験可能な
ＩＣテスタが持つＡＣ試験機能を用いて電気的接続性能
の良否を判定していたのに代えて、ＤＣ試験器のＩＳＶ
Ｍ（current I Sourse Voltage Measure）機能を用いて
電気的接続の良否を判定する手段として、接続試験装置
によるものとした。
に、本発明においては、従来、ダイナミック試験可能な
ＩＣテスタが持つＡＣ試験機能を用いて電気的接続性能
の良否を判定していたのに代えて、ＤＣ試験器のＩＳＶ
Ｍ（current I Sourse Voltage Measure）機能を用いて
電気的接続の良否を判定する手段として、接続試験装置
によるものとした。
【００１１】即ち、デバイスインターフェイス部２２の
下方部分にあるパフォーマンスボード３７における接続
端子配列に対応する接続端子の配列とした接続端子配置
ボードＡ３８を設け、その接続端子配置ボードＡ３８に
配線した同軸ケーブルの信号ライン側及びＧＮＤライン
側に対してＩＳＶＭ機能を割り込ませる為に、スイッチ
Ｋ１とスイッチＫ２とから成る接続不良検出回路１０を
設け、それらのスイッチを切り換えて信号ライン側及び
ＧＮＤライン側にＤＣ試験器Ａ９のＩＳＶＭ機能を用い
たＤＣ電流を印加することで、正常に接続されているか
どうかを直接的に検出でき、各接続点の良否の判定がで
きる接続試験装置とした。
下方部分にあるパフォーマンスボード３７における接続
端子配列に対応する接続端子の配列とした接続端子配置
ボードＡ３８を設け、その接続端子配置ボードＡ３８に
配線した同軸ケーブルの信号ライン側及びＧＮＤライン
側に対してＩＳＶＭ機能を割り込ませる為に、スイッチ
Ｋ１とスイッチＫ２とから成る接続不良検出回路１０を
設け、それらのスイッチを切り換えて信号ライン側及び
ＧＮＤライン側にＤＣ試験器Ａ９のＩＳＶＭ機能を用い
たＤＣ電流を印加することで、正常に接続されているか
どうかを直接的に検出でき、各接続点の良否の判定がで
きる接続試験装置とした。
【００１２】
【作用】本発明の接続不良検出回路１０を設けた接続試
験装置としたことで、信号ライン側の各接続点のみなら
ずＧＮＤライン側のそれらの各接続点についても平易に
しかも確実に接続の良否を判定することが可能となっ
た。即ち従来技術によるＩＣテスタが持つＡＣ試験機能
を用いて行う方式に代えて、本発明においてはＤＣ試験
器のＩＳＶＭ機能を用いて電気的接続性能の良否の判定
が可能な接続試験装置によるものとしたことで信号ライ
ン側については平易に、より精度良く不良検出が可能と
なり、またＧＮＤライン側についても完全な不良検出が
可能となった。
験装置としたことで、信号ライン側の各接続点のみなら
ずＧＮＤライン側のそれらの各接続点についても平易に
しかも確実に接続の良否を判定することが可能となっ
た。即ち従来技術によるＩＣテスタが持つＡＣ試験機能
を用いて行う方式に代えて、本発明においてはＤＣ試験
器のＩＳＶＭ機能を用いて電気的接続性能の良否の判定
が可能な接続試験装置によるものとしたことで信号ライ
ン側については平易に、より精度良く不良検出が可能と
なり、またＧＮＤライン側についても完全な不良検出が
可能となった。
【００１３】
【実施例】図１は、本発明の実施例によるデバイスイン
ターフェイス部２２の接続試験装置２３を示す概念図で
ある。 （１）図１−（Ａ）には、本発明のデバイスインターフ
ェイス部２２の接続試験装置２３の回路構成の概要と、
それを用いてデバイスインターフェイス部２２の信号ラ
イン側１６及びＧＮＤライン側１７における各接続点の
電気的接続性能の良否を判定する原理を説明するための
概念を示す。
ターフェイス部２２の接続試験装置２３を示す概念図で
ある。 （１）図１−（Ａ）には、本発明のデバイスインターフ
ェイス部２２の接続試験装置２３の回路構成の概要と、
それを用いてデバイスインターフェイス部２２の信号ラ
イン側１６及びＧＮＤライン側１７における各接続点の
電気的接続性能の良否を判定する原理を説明するための
概念を示す。
【００１４】（２）即ち図１−（Ａ）に示したように、
本発明のデバイスインターフェイス部２２の接続試験装
置２３には、接続不良検出回路１０を設けた。つまり、
それによって信号ライン側１６の接続不良を検出する場
合には、スイッチＫ１（５）を接続しスイッチＫ２
（６）を開放した状態でＩＳＶＭ機能を持ったＤＣ試験
器Ａ９からのＤＣ電流を印加し、Ｓ１（３１）点までの
ラインの電圧を測定して接続性能の良否を判定する。
本発明のデバイスインターフェイス部２２の接続試験装
置２３には、接続不良検出回路１０を設けた。つまり、
それによって信号ライン側１６の接続不良を検出する場
合には、スイッチＫ１（５）を接続しスイッチＫ２
（６）を開放した状態でＩＳＶＭ機能を持ったＤＣ試験
器Ａ９からのＤＣ電流を印加し、Ｓ１（３１）点までの
ラインの電圧を測定して接続性能の良否を判定する。
【００１５】（３）また、ＧＮＤライン側１７の接続不
良を検出する場合には、スイッチＫ２（６）を接続し、
スイッチＫ１（５）を開放した状態で上記と同様にＤＣ
試験器Ａ９からＤＣ電流を印加して、直接ＧＮＤＢ２点
でＧＮＤに落ちていることを確認することで、平易に確
実に不良検出ができる構成とした。なお、上記ＧＮＤラ
イン側１７の接続不良を検出する場合には、検出すべき
対象となっている試験回路以外に設けられた複数あるス
イッチＫ２（６）は全て開放状態として行う。
良を検出する場合には、スイッチＫ２（６）を接続し、
スイッチＫ１（５）を開放した状態で上記と同様にＤＣ
試験器Ａ９からＤＣ電流を印加して、直接ＧＮＤＢ２点
でＧＮＤに落ちていることを確認することで、平易に確
実に不良検出ができる構成とした。なお、上記ＧＮＤラ
イン側１７の接続不良を検出する場合には、検出すべき
対象となっている試験回路以外に設けられた複数あるス
イッチＫ２（６）は全て開放状態として行う。
【００１６】（４）また本発明においては、図２−
（Ａ）に示した従来技術による場合のように、テストヘ
ッド部２１を含めた不良検出を行うことはしない。つま
りデバイスインターフェイス部２２のＢ点４を重点対象
として行うのである。何故ならばテストヘッド部２１は
それ自体を単体で、その各接続点の接続の良否につい
て、テストヘッドのＤｉａｇパフォーマンスボード４１
とＶＳＩＭ（Voltage Sourse current I Measure）機能
を持つＤＣ試験器Ｂ４２によって予めチェックを済ませ
てあるからである。図１−（Ｂ）参照。
（Ａ）に示した従来技術による場合のように、テストヘ
ッド部２１を含めた不良検出を行うことはしない。つま
りデバイスインターフェイス部２２のＢ点４を重点対象
として行うのである。何故ならばテストヘッド部２１は
それ自体を単体で、その各接続点の接続の良否につい
て、テストヘッドのＤｉａｇパフォーマンスボード４１
とＶＳＩＭ（Voltage Sourse current I Measure）機能
を持つＤＣ試験器Ｂ４２によって予めチェックを済ませ
てあるからである。図１−（Ｂ）参照。
【００１７】（５）さらに本発明のデバイスインターフ
ェイス部２２の接続試験装置２３の接続端子配置ボード
Ａ３８は図２−（Ａ）に示したテストヘッド部２１の接
続端子配置ボードＢ３９と全く同じ接続端子の配置及び
配線としてある。つまりそれらは共にデバイスインター
フェイス部２２のパフォーマンスボード３７との各接続
点によって、例えばコネクタ３５によって接続されるの
である。
ェイス部２２の接続試験装置２３の接続端子配置ボード
Ａ３８は図２−（Ａ）に示したテストヘッド部２１の接
続端子配置ボードＢ３９と全く同じ接続端子の配置及び
配線としてある。つまりそれらは共にデバイスインター
フェイス部２２のパフォーマンスボード３７との各接続
点によって、例えばコネクタ３５によって接続されるの
である。
【００１８】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。本
発明の接続不良検出回路を設けたデバイスインターフェ
イス部の接続試験装置としたことで、ＤＣ試験器が持つ
ＩＳＶＭ機能を用いた測定が可能となり、信号ライン側
及びＧＮＤライン側の各接続点において、正しく接続さ
れていることが極めて平易にしかも１個所の不良も見落
とすことなく確実に検出できるようになった。
ているので、以下に記載されるような効果を奏する。本
発明の接続不良検出回路を設けたデバイスインターフェ
イス部の接続試験装置としたことで、ＤＣ試験器が持つ
ＩＳＶＭ機能を用いた測定が可能となり、信号ライン側
及びＧＮＤライン側の各接続点において、正しく接続さ
れていることが極めて平易にしかも１個所の不良も見落
とすことなく確実に検出できるようになった。
【図１】本発明の実施例によるデバイスインターフェイ
ス部の接続不良検出に用いる接続試験装置を示す概念図
である。
ス部の接続不良検出に用いる接続試験装置を示す概念図
である。
【図２】従来技術のＩＣテスタが持つＡＣ試験機能を用
いてデバイスインターフェイス部の接続不良を検出する
回路構成を示す概念図である。
いてデバイスインターフェイス部の接続不良を検出する
回路構成を示す概念図である。
１ 被測定対象ＩＣデバイス ２ ＧＮＤＢ ３ Ａ点 ４ Ｂ点 ５ スイッチＫ１ ６ スイッチＫ２ ７ ＴＰＤ１ ８ ＴＰＤ２ ９ ＤＣ試験器Ａ １０ 接続不良検出回路 １１ ドライバ部 １２ コンパレータ部 １３ ＧＮＤＡ １４、１５ 同軸ケーブル １６ 信号ライン側 １７ ＧＮＤライン側 ２１ テストヘッド部 ２２ デバイスインターフェイス部 ２３ 接続試験装置 ３１ Ｓ１ ３２ ＧＮＤ ３３ ＧＮＤＣ ３４ ＧＮＤＤ ３５ コネクタ ３６ ＩＣソケットボード ３７ パフォーマンスボード ３８ 接続端子配置ボードＡ ３９ 接続端子配置ボードＢ ４１ テストヘッドのＤｉａｇパフォーマンスボード ４２ ＤＣ試験器Ｂ
Claims (1)
- 【請求項１】 ＩＣテスタにおけるデバイスインターフ
ェイス部（２２）のパフォーマンスボード（３７）に対
応して接続端子を配列した接続端子配置ボードＡ（３
８）と、 上記接続端子配置ボードＡ（３８）に配線した同軸ケー
ブル（１５）の信号ライン側（１６）及びＧＮＤライン
側（１７）に対してＩＳＶＭ機能を割り込ませるための
スイッチＫ１（５）とスイッチＫ２（６）とから成る接
続不良検出回路（１０）と、 上記接続不良検出回路（１０）の各スイッチを切り換え
て信号ライン側（１６）及びＧＮＤライン側（１７）に
ＩＳＶＭ機能をもったＤＣ電流を印加するＤＣ試験器Ａ
（９）と、 以上を具備することを特徴とする、デバイスインターフ
ェイス部の接続試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205341A JPH0933598A (ja) | 1995-07-19 | 1995-07-19 | デバイスインターフェイス部の接続試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205341A JPH0933598A (ja) | 1995-07-19 | 1995-07-19 | デバイスインターフェイス部の接続試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0933598A true JPH0933598A (ja) | 1997-02-07 |
Family
ID=16505300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205341A Withdrawn JPH0933598A (ja) | 1995-07-19 | 1995-07-19 | デバイスインターフェイス部の接続試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0933598A (ja) |
-
1995
- 1995-07-19 JP JP7205341A patent/JPH0933598A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |