JPH09325735A - 平面表示装置の駆動装置 - Google Patents
平面表示装置の駆動装置Info
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Abstract
電力化を図る。 【解決手段】 マトリックス状に配列されたメモリ機能
と放電発光機能とを有するセル部10を形成する表示パネ
ル1を有し、放電発光が行われる同一の基板上の一対の
電極14,15 の一方は共通に接続されている共通電極14で
ある平面表示装置の駆動装置であって、共通電極に交互
に電圧を印加する共通電極駆動回路と、共通電極が高電
位から低電位に切り換えられる時に、共通電極に印加さ
れている電力を回収して蓄積し、共通電極が高電位から
低電位に切り換えられる時に、蓄積した電力を前記共通
電極に印加する電力回収回路60とを備える平面表示装置
の駆動装置において、電力回収回路は、容量素子C3と、
インダクタンス素子64を有する電力を回収する回収経路
XVHと、インダクタンス素子65を有する蓄積した電力
を共通電極14に印加する印加経路XLGとを備える。
Description
イ(PDP)装置やエレクトロルミネセンスディスプレ
イ(EL)装置等の平面表示装置の駆動装置に関し、特
に高速線順次走査方式を低消費電力で、低コストで実現
しうる平面表示装置の駆動装置に関するものである。
DP(プラズマディスプレイ),LCD(液晶ディスプ
レイ),EL(エレクトロルミネッセンス)等の平面マ
トリクス形表示装置の要求が増加しているが、特に最近
ではカラー表示の要求が高まっている。
レクトロルミネセンスディスプレイ(EL)装置等が代
表的とされている、平面表示装置、即ちフラット形表示
装置は、奥行きが小さく、且つ大型の表示画面が実現さ
れて来ている事から、急速にその用途が拡大され、生産
規模も増大して来ている。このような平面表示装置は、
一般的には、電極間に堆積された電荷を所定の電圧下で
放電発光させて表示するものであり、その一般的な表示
原理を、プラズマディスプレイ装置を例に採って、その
構造と動作を以下に概略的に説明する。
プレイ装置(AC型PDP)には、2本の電極で選択放
電(アドレス放電)および維持放電を行う2電極型と、
第3の電極を利用してアドレス放電を行う3電極型とが
ある。一方、カラー表示を行うプラズマディスプレイ装
置(PDP)では、放電により発生する紫外線によって
放電セル内に形成した蛍光体を励起しているが、この蛍
光体は、放電により同時に発生する正電荷であるイオン
の衝撃に弱いという欠点がある。上記の2電極型では、
当該蛍光体がイオンに直接当たるような構成になってい
るため、蛍光体の寿命低下を招く恐れがある。これを回
避するために、カラープラズマディスプレイ装置では、
面放電を利用した3電極構造が一般に用いられている。
電極の維持放電を行う第1と第2の電極が配置されてい
る基板に当該第3の電極を形成する場合と、対向するも
う一つの基板に当該第3の電極を配置する場合がある。
また、同一基板に前記の3種の電極を形成する場合で
も、維持放電を行う2本の電極の上に第3の電極を配置
する場合と、その下に第3の電極を配置する場合があ
る。さらに、蛍光体から発せられた可視光を、その蛍光
体を透過して見る場合と、蛍光体からの反射を見る場合
がある。
装置は、何れも原理は、互いに同一であるので、以下で
は、維持放電を行う第1と第2の電極を設けた第1の基
板と、これとは別で、当該第1の基板と対向する第2の
基板に第3の電極を形成して構成された平面表示装置に
付いてその具体例を説明する。図9は従来のプラズマデ
ィスプレイ(PDP)装置の構成の一例を示す平面図で
あり、図10は図9のPDP装置に形成される、一つの
放電セル10における概略的断面図である。なお、図に
おいては、同一の機能部分には同一の参照符号を付して
表し、説明の一部を省略する。
は、2枚のガラス基板12、13によって構成されてい
る。第1の基板13には、互いに平行して配置された維
持電極として作動する第1の電極(X電極)14、およ
び第2の電極(Y電極)15を有し、それらは、誘電体
層18で被覆されている。この誘電体層18からなる放
電面には保護膜としてMgO(酸化マグネシューム)膜
等で構成された被膜21が形成されている。
第2の基板12の表面には、第3の電極、すなわち、ア
ドレス電極として動作する電極16が、X電極14、Y
電極15と直交する形で形成されている。アドレス電極
16上には、赤、緑、青の発光特性の一つを持つ蛍光体
19が配置されている。第2の基板12のアドレス電極
が配置されている面と同一の面に形成されている壁部1
7によって放電空間20が規定される。つまり、プラズ
マディスプレイ装置における各放電セル10は壁(障
壁)によって仕切られている。
(Y電極)15とは、互いに平行に配置され、それぞれ
対を構成しており、第2の電極(Y電極)15は、Y電
極駆動共通ドライバ回路3に接続されている個別のY電
極駆動回路4−1〜4−nにより、それぞれ個別に駆動
されるが、第1の電極(X電極)14は、共通電極を構
成しており、1個のドライバ回路5で駆動される構成と
なっている。
ドレス電極16−1〜16−mが配置されており、アド
レスで電極16−1〜16−mは、アドレスドライバ回
路6に接続されている。アドレス電極16は1本づつア
ドレスドライバ6に接続され、そのアドレスドライバ6
によってアドレス放電時のアドレスパルスが各アドレス
電極に印加される。
4−1〜4−nに接続されている。スキャンドライバ4
−1〜4−nは、更にY側共通ドライバ3に接続されて
おり、アドレス放電時のパルスはスキャンドライバ4−
1〜4−nから発生されるが、維持放電パルス等はY側
共通ドライバ33で発生し、Yスキャンドライバ4−1
〜4−nを経由して、Y電極15に印加される。
に亘って共通に接続され駆動される。つまり、X電極側
の共通ドライバ5は、書き込みパルス、維持パルス等を
発生し、これらを同時並行的に各Y電極15に印加す
る。X電極側の共通ドライバ5とY電極側の共通ドライ
バ3は、X電極14とY電極15とを交互に印加される
電圧の極性を反転させながら一斉に駆動して、維持放電
を実行させる。
制御回路によって制御され、その制御回路は、装置の外
部より入力される、同期信号や表示データ信号によって
制御される。図11はPDP装置の基本駆動サイクルの
構成を示す図であり、図12は基本駆動サイクル内の駆
動波形を示す図である。図11及び図12を参照しなが
らPDP装置の駆動方法を説明する。
期毎に書き換えながら表示しており、1表示周期を1フ
レームと称する。1フレームは、図11に示すように、
各セルを表示データに対応した状態に設定する走査アド
レス期間S−1と、発光する状態に設定されたセルで放
電発光を行わせる維持放電期間S−2と、すべてのセル
を同じ状態に設定する一括消去期間とで構成される。階
調表現を行う場合には、1フレームを維持放電期間の長
さの異なる複数のサブフレームに更に分割し、発光させ
るサブフレームを組み合わせるのが一般的であるが、そ
の場合でも各サブフレームは図11のように、走査期間
S−1と、維持放電期間S−2と、一括消去期間とで構
成される。サブフレーム構成は、本願発明と直接関係し
ないので、ここでは1フレームが図11のように構成さ
れるものとして説明する。
側走査ドライバ回路4−1からY電極15−1へ走査信
号を供給すると共に、アドレスドライバ回路6からアド
レス電極16−1から16−mへ、Y電極15−1によ
り構成される1ライン目の表示データに応じた信号がア
ドレスパルスAPを用いて供給され、表示すべきセル部
分10が、一時的に放電し、所定の壁電荷が当該セル部
分内に堆積されメモリ機能を発揮する。以下同様にし
て、Y電極側走査ドライバ4−2、4−3・・・4−n
の順に線順次に各Y電極15−2〜15−nまでを順次
に走査して、所定のセル部分に表示すべきデータを書き
込む。
持放電期間S−2が開始される。表示パネルを構成する
全てのセル部分10に対して、Y電極側共通ドライバ回
路3とX電極側の共通ドライバ回路5によって、Y電極
15−1〜15−nとX電極14が交差している部分に
形成されるセル部分10の電極間に、同時に所定の電圧
Ysusを印加するものであって、その後この電圧の極
性を反転させて同様の電圧印加操作Xsusを行って、
セル部分10の電極間に交番に電圧を印加する。
ータを印加され、所定の壁電荷を持っているセル部分1
0のみが、所定の回数繰り返して発光放電することにな
る。なお、従来の平面表示装置においては、全セル部分
10を対象に、Y電極側共通ドライバ回路3とX電極側
の共通ドライバ回路5によって、直前の維持放電期間に
おいて、放電発光していたセル部分内に生成され、残存
している壁電荷を消去する為の初期化期間を設けるのが
一般的である。初期化期間においては、表示ライン毎に
線順次に消去する方法を用いても良く、又全ての表示ラ
インに対して一括消去する方法を使用することも可能で
ある。図11では一括消去期間として示してある。
示データに応じてセルに電荷を蓄積し、電極間に維持放
電パルスを印加することにより放電発光を行わせること
により表示を行う。各セルを構成する電極は被覆膜であ
る誘電体や放電空間を挟んで対向しており、容量素子を
構成する。従って、電極間にパルスを印加するというこ
とは、容量素子に印加する電圧やその極性を変化させる
ことを意味する。
程度の電圧を高周波数のパルスとして印加する必要があ
り、特に、サブフレーム表示で階調表示を行う型式のも
のではパルス幅は数μsである。このような高電圧で且
つ高周波の信号で駆動するため、一般にPDP装置の消
費電力は大きく、省電力化が要望されている。米国特許
第4,070,663 号は、EL(エレクトロルミネッセンス)
装置等の容量性表示ユニットの消費電力を低減するため
に、表示ユニットの容量と共振回路を構成するインダク
タンス素子を設ける制御方法を開示している。
第5,081,400 号はインダクタンス素子で構成される電力
回収回路を有するPDPパネル用のサステイン(維持放
電)ドライバとアドレスドライバを開示している。上記
の公知例が開示しているのは、2電極型の表示ユニット
であり、3電極型の表示ユニットについては、何ら言及
していない。
型の表示ニットにおいて、Y電極側に、Y電極が高電位
から低電位に切り換えられる時に印加されている電力を
回収する回収経路を形成するインダクタンスと、Y電極
が低電位から高電位に切り換えられる時に蓄積した電力
を印加する印加経路を形成するインダクタンスの2つの
インダクタンスを設ける構成を開示している。
に開示されたY電極側に2つの電力回収用のインダクタ
ンスを設ける従来例の構成を示す図である。ここでは詳
しい説明は省略するが、電力回収回路を回収経路と印加
経路の2経路とすることにより、より高い効率で電力を
回収でき、一層の省電力化が可能になる。
7−160219号公報に開示された構成により、一層
の省電力化が可能であるが、更なる省電力化が求められ
ている。本発明は、3電極型の平面表示装置の駆動装置
において、簡単な構成を付加するだけでより一層の省電
力化を図ることを目的とする。
配置されている少なくとも2枚の基板が、所定の間隔を
もって、電極部が互いに直交して対向するように配置さ
れ、電極間に構成される複数個の直交部が、それぞれ画
素を構成するマトリックス状に配列されたセル部を形成
し、セル部は電極に印加される電圧に従って、所定量の
電荷を蓄積しうるメモリー機能と放電発光機能とを有
し、2枚の基板のうちの一方に形成された電極と、他方
に形成された放電発光が行われる一対の電極にて構成さ
れ、一対の電極のうちの一方は共通に接続されている共
通電極である表示パネルを有する平面表示装置の駆動装
置である。
る。図1において、参照符号Cpはパネル容量であり、
14と15は1つの基板に形成された放電発光が行われ
る一対の電極であり、14が共通電極であり、15は走
査電極である。共通電極14と走査電極15は、それぞ
れX電極とY電極に相当する。101、102、…は、
走査電極のドライバであり、60は走査電極側の電力回
収回路であり、C3は蓄積用の容量素子である。なお、
容量素子C3は電源回路であっても、同様に電力回収が
可能である。
電力回収回路は2経路の回収経路XVHと印加経路XL
Gに分けられており、それぞれにインダクタンス素子6
4と65が設けられている。インダクタンス素子64と
65はそれぞれパネル容量Cpと共振回路を形成する。
SW3とSW4は共通電極14の駆動回路を構成する部
分で、電力回収回路を有さない従来のものではこれらで
共通電極14を駆動していた。SW3は共通電極14に
印加されている電力を回収した時に回収経路XVHを低
電位の端子に接続し、SW4は蓄積した電力を共通電極
14に印加した時に印加経路XLGを高電位の端子に接
続する。
の場合のトランジスタCとDに相当するスイッチであ
り、SW1は回収経路XVHに、SW2は印加経路XL
Gに設けられる。DO31とDO32は、回収経路XV
Hと印加経路XLGにそれぞれ設けられた逆方向の電流
を阻止するダイオードである。但し、かならず設ける必
要はない。
印加経路XLGにそれぞれ設けられた逆方向の電流を阻
止するダイオードであり、これらもかならず設ける必要
はない。DO35とDO36、DO37とDO38の組
は、回収経路XVHと印加経路XLGを、それぞれ高電
位の端子と低電位の端子に逆バイアスするように接続し
たリセット用ダイオードである。これらは、SW3とS
W4と共同して、電力回収回路による共通電極14から
の電力の回収及び蓄積した電力の共通電極14へ印加に
よりインダクタンス素子64と65の両端に生じた電圧
差を無くすように動作する。
効果トランジスタである実現できる。また、SW1、S
W2は絶縁ゲート型バイポーラトランジスタ(Insulated
Gated Bipolar Transistor:IGBT) で実現することもで
き、その場合にはDO31とDO32を設けなくても効
率等は低下しない。また、インダクタンス素子64と6
5のインダクタンス量を異なることが可能であり、イン
ダクタンス素子64のインダクタンス量を、インダクタ
ンス素子65のインダクタンス量より大きくすることが
望ましい。
路を設けることが望ましい。走査電極を駆動する走査駆
動回路は、走査電極と回収経路又は印加経路の間に駆動
用スイッチを設け、それに並行にダイオードを設けるフ
ローティング型であっても、走査電極と回収経路又は印
加経路の間にはダイオードのみを接続し、駆動用スイッ
チは走査電極と別の電源端子の間に接続するダイオード
ミキシング型であってもよい。
6,349 号、第5,081,400 号のように、電力回収回路が1
系統の場合の問題点について簡単に説明する。1系統の
電力回収回路は、例えば、図13に示した従来の構成の
X電極側の電力回収回路である。この回路は、図示のよ
うに、X電極14に接続されるインダクタンス素子とし
て動作するコイル61と、容量素子として動作するコン
デンサC3と、コイル61とコンデンサC3の間に接続
されたトランジスタの組CとDで構成される。トランジ
スタCとDは、機能的にはそれぞれ図1のSW1とSW
2に相当する。上記米国特許第4,070,663 号ではコンデ
ンサC3の替りに電源回路が使用されており、本発明で
も同様に電源回路とすることが可能であるが、以下の説
明ではコンデンサC3を使用した例で説明する。
収回路の問題点を説明する図である。X電極の電位が、
0VとVsの間で変化するように電圧を印加する場合、
コンデンサC3にはVs/2の電圧を蓄積しておく。X
電極の電位を03からVsに変化させる場合には、図2
の(1)に示すようにコイル61の両端は0Vになって
いる。この状態で、トランジスタCを導通するとコンデ
ンサC3からVs/2の電圧がコイル61の一方の端に
印加され、コイル61に電流が流れ、コイル61のもう
一方の端であるX電極の電位は上昇する。理想的には、
X電極の電位は、コイル61の逆起電力により、もう一
方の端の電位Vs/2から更にVs/2高いVsまで上
昇する。実際には、各種のロスによりVsまで上昇する
ことはないので、Vsよりある程度低い電位まで上昇し
た時点でトランジスタAを導通させてVsまで引き上げ
る。同様に、X電極の電位をVsから0Vに変化させる
場合には、図2の(2)に示すようにコイル61の両端
はVsになっており、トランジスタDを導通し、コイル
61の一方をVs/2とする。コイル61のもう一方の
端の電位がVs/2になった後、逆起電力によりX電極
がOVになる。この際の電流をC3に戻すことにより回
収される。この場合も、X電極の電位が0V近くに減少
した時点で、トランジスタBを導通させて0Vに引き下
げる。すなわち、X電極の電位は、図2の(3)に実線
で示すように変化する。破線は理想的な場合を示す。ト
ランジスタAを介してX電極の電位を引き上げる分及び
トランジスタBを介してX電極の電位を引き下げる分が
損失になり、余分な電力が消費されることになる。従っ
て、X電極の電位ができるだけ引き上げられ、又X電極
の電位ができるだけ引き下げることが必要である。
及び引下げには、トランジスタCとDのスイッチング速
度が大きく影響し、スイッチング速度が速いほどX電極
の電位を高く引き上げまた低く引き下げることが可能で
ある。図2の(1)と(2)に示すように、トランジス
タCとDは寄生容量を有する。図2の(1)に示すよう
に、X電極の電位を0VからVsに変化させる前の状態
ではコイル61の両端の電位は0Vであり、コンデンサ
C3の電位はVs/2であるから、トランジスタCとD
の寄生容量にはVs/2の電圧が印加され、電荷が蓄積
されていることになる。トタンジスタCが導通してコイ
ル61の一方の端がVs/2になるには、トランジスタ
CとDの寄生容量に蓄積された電荷を相殺する必要があ
る。一般にトランジスタCとDの寄生容量は大きく、こ
れらに蓄積された電荷を相殺するためにスイッチングの
速度が低下していた。そのために、X電極の電位を十分
に引き上げられず又引き下げられず、電力のロスが大き
かった。
が回収経路XVHと印加経路XLGの2系統に分離され
ているため、スイッチSW1とSW2を構成するトラン
ジスタの寄生容量は、別の経路のスイッチング速度に影
響せず、影響するのはその経路のスイッチを構成するト
ランジスタの寄生容量のみである。そのため、寄生容量
の影響を半減でき、その分スイッチング速度が向上し、
X電極の電位を十分に引き上げ及び引き下げられ、電力
のロスを低減できる。
記とは別の問題を発生させる。図3はこの問題を説明す
る図である。すでに説明したように、PDP装置では、
維持放電期間において、共通電極(X電極)14と走査
電極(Y電極)15の間で交互に逆極性の電圧を印加す
ることにより放電を行っている。図3の(1)に示すよ
うに、走査期間のアドレス放電により共通電極14と走
査電極15の表面にそれぞれ逆極性の電荷が蓄積され
る。これらの蓄積された電荷による壁電圧をVwとす
る。ここで、一方の電極に維持放電電圧Vsを印加する
ことにより、共通電極14と走査電極15の間にはVs
+2Vwの電圧が印加され、維持放電が行われる。維持
放電により、共通電極14と走査電極15の表面の電荷
はそれぞれもう一方の電極に移動するので、すべての電
荷が移動した時点で維持放電電圧Vscを印加する電極
を切り換えると、上記と逆の現象が生じて、電荷は逆の
方向に移動する。これを繰り返すことにより維持放電が
行われる。維持放電が同じように繰り返されるために
は、一方の電極に蓄積された電荷がすべてもう一方の電
極に移動することが必要であり、移動しない電荷がある
と壁電圧Vwが低下し、放電の強さが低下する。
れば、図3の(2)に示すように、電極の電位が立ち上
がる途中でセルの電圧(電極間の電圧)が閾値Vfに達
する。しかし、すぐには放電は開始されず、遅延して放
電が開始される。実際にはセルの電圧がクランプ電圧に
クランプされた時点頃に放電が開始される。これに対し
て、電極の電位のスイッチング速度が低速であれば、図
3の(3)に示すように、セルの電圧が閾値Vfに達し
た後クランプ電圧になるまでの時間があるために、セル
の電圧がクランプ電圧になる前に放電を開始することに
なる。このような放電が生じると、電極に蓄積された電
荷の一部がもう一方の電極に移動せず、ロスになるとい
う問題が生じる。このような放電を繰り返すと壁電荷が
減少し、放電強度の低下を引き起こす。このように、電
極の電位のスイッチング速度はある程度高速であること
が要求される。
る電流は電圧の時間微分で表され、変化が急激であるほ
ど流れる電流は大きくなる。電力回収回路、駆動回路、
電極には抵抗があり、抵抗による電力の消費は電流の2
乗に比例する。そのため、電極の電位のスイッチング速
度が高速であるほど抵抗による電力の消費は大きくな
る。すなわち、電極の電位のスイッチング速度は2つの
相反する要因を考慮して決定する必要がある。
ジスタの駆動能力や経路の抵抗等各種の要因によって決
定されるが、インダクタンス素子はパネル容量Cpと共
振回路を構成し、その共振周期はインダクタンス値によ
って決定されるため、インダクタンス素子のインダクタ
ンス値によって大きく影響される。本発明のように、電
力回収回路が2つの経路で構成され、それぞれにインダ
クタンス素子が設けられている場合には、異なるインダ
クタンス値の素子を使用することにより、電力の回収と
印加でスイッチング速度を変えることも可能である。例
えば、図3の(4)に示すように、電力の印加は高速
に、回収はそれより遅くすることも可能である。
の駆動装置の構成を示す図である。このPDP装置は、
図9と図10に示した3電極型のPDP装置である。従
って、この駆動装置にはアドレスドライバ6も含まれる
が、これは従来のものと同様であるので、ここでは図示
しておらず、説明も省略する。
を示し、14はX電極、すなわち共通電極を示し、15
はY電極、すなわち走査電極を示す。X電極14に接続
される回路部分がX電極駆動回路とその電力回収回路で
あり、Y電極15に接続される回路部分がY電極駆動回
路とその電力回収回路である。図4に示すように、X電
極駆動回路とその電力回収回路は回収経路XVHと印加
経路XLGの2つの経路で構成されている。回収経路X
VHには、パネル容量Cpの方から順に、ダイオードD
O33、コイル64、ダイオードDO31、トランジス
タTR31が接続され、トランジスタTR31のもう一
方の被制御電極はコンデンサC3に接続されている。ダ
イオードDO33とダイオードDO31はパネル容量C
pからコンデンサC3に向かう方向を順方向として接続
されている。ダイオードDO33とコイル64の接続部
分とグランドとの間にはトランジスタTR33が接続さ
れている。コイル64とダイオードDO31の接続部分
は、ダイオードDO35を介して電源Vsに接続され、
ダイオードDO36を介してグランドに接続されてい
る。また、印加経路XLGには、パネル容量Cpの方か
ら順に、ダイオードDO34、コイル65、ダイオード
DO32、トランジスタTR32が接続され、トランジ
スタTR32のもう一方の被制御電極はコンデンサC3
に接続されている。ダイオードDO34とダイオードD
O32はコンデンサC3からパネル容量Cpに向かう方
向を順方向として接続されている。ダイオードDO34
とコイル64の接続部分と電源Vsとの間にはトランジ
スタTR34が接続されている。コイル65とダイオー
ドDO32の接続部分は、ダイオードDO37を介して
電源Vsに接続され、ダイオードDO38を介してグラ
ンドに接続されている。トランジスタTR31とTR3
2が、それぞれ図1のスイッチ1とスイッチ2に、トラ
ンジスタTR33とTR34が、それぞれ図1のスイッ
チ3とスイッチ4に相当し、図示していない制御部から
の信号でオン・オフ制御される。これらのトランジスタ
はすべて電界効果トランジスタ(FET)である。ま
た、コイル64と65は、図1のインダクタンス素子を
実現するものである。更に、ダイオードDO35〜DO
38は、コイル64、65に関連して回路内に発生する
コイルの両端に残留する電位差をゼロにするものであ
る。
については、図13に示した特開平7−160219号
公報に開示されたフローティング方式と呼ばれる回路と
同一であり、ここでは簡単に説明する。Y電極側の駆動
回路と電力回収回路も、回収経路FVHと印加経路FL
Gの2つに分けられている。参照符号101、102は
対応するY電極にそれぞれ接続される駆動回路であり、
Y電極15と回収経路FVHの間に接続されるダイオー
ドDO2とトランジスタTR6と、Y電極15と印加経
路FLGの間に接続されるダイオードDO3とトランジ
スタTR7を有する。トランジスタTR6とTR7は、
プッシュプル回路110を構成する。例えば、走査パル
スがVscからグランドに変化するパルスである場合、
走査パルスが印加されるY電極に接続される駆動回路の
トランジスタTR6がオフ、TR7がオン状態になり、
走査パルスが印加される以外のY電極に接続される駆動
回路のトランジスタTR6がオン、TR7がオフ状態に
なる。
れぞれ図示のような素子が接続されている。参照符号7
0で示す部分は、走査期間中に、回収経路FVHを走査
電圧Vscを、印加経路FLGをグランドにするための
部分で、走査期間中にはトランジスタTR8とTR9は
オン状態になり、それ以外の時にはオフ状態になる。参
照符号80で示す部分は、走査期間から維持放電期間に
入る場合に、回収経路FVHに残留する走査電圧Vsc
を除去するためのリーク回路部分である。参照符号90
で示される部分は、維持放電期間中に、印加経路FLG
を維持放電電圧Vsに、回収経路FVHをグランドにク
ランプするための回路であり、後述するように、トラン
ジスタTR11とTR12は交互にオン・オフされる。
参照符号60で示される部分は、電力回収回路である。
を示すタイムチャートであり、図5を参照しながら図4
の回路の動作を説明する。尚、図5においては、アドレ
ス電極に関しての信号は省略されている。図5に示すよ
うに、走査アドレス期間S−1に入る直前に、Y電極1
5のスキャンドライバ回路である走査ドライバ回路10
1を構成するトランジスタTR6をオンの状態にすると
同時に、トランジスタTR8とトランジスタTR9もオ
ンとする。Y電極15を駆動するドライバ回路に接続す
る回収経路と印加経路FVHとFLG間の電圧がVsc
となり、その結果、Y電極のそれぞれは電位Vscまで
急速に充電される。この間X電極側のトランジスタTR
34はオン状態になっており、X電極14には電位Vs
が印加されることになる。このX電極14に電位Vsが
印加された状態、及び回収経路と印加経路FVHとFL
G間の電圧がVscである状態は、走査アドレス期間S
−1の終了近くまで維持される。
に電圧Vscまで充電されるが、まず第1番目のY電極
15−1を駆動するドライバ回路101に接続する一方
の印加経路FLG1に接続されているプル側のトランジ
スタTR7をオン状態とし、プッシュ側のトランジスタ
TR6をオフ状態としておくことにより、このY電極の
電位をグランドに落とし、その間のt1とt2におい
て、このY電極15−1に相当する表示データに応じた
アドレス出力を適宜のアドレスドライバ6から印加し
て、データの書き込みを行う。このデータの書き込み動
作においては、アドレスデータにより選択されたY電極
15−1上のセル部10が、放電を行い、所定の壁電荷
が対応するセル部10に発生して、その後放電の発生し
たセル部10は、セル部10自身の壁電荷により放電は
終息し、アドレスデータの書き込み操作が終了する。な
お、この間その他のY電極15−2〜15−nの各電極
を駆動するドライバ回路においては、プッシュ側のトラ
ンジスタTR6がオンの状態となっている。
−nのそれぞれについて実行し、走査アドレス期間S−
1の終了間際の時刻T2において、トランジスタTR8
をオフとし、その後所定の時間が経過した時刻T3にお
いて、リーク用のトランジスタTR10をオン状態とす
る。この状態においては、トランジスタTR9がオンと
なっているので、時刻T4において、Y電極を駆動する
ドライバ回路に接続する電源ラインFVHとFLGとに
充電されていた高電圧であるVscは、トランジスタT
R10からグランドに抜けるので、回収経路と印加経路
FVHとFLG間の電圧は0Vになる。なお、トランジ
スタTR9も時刻T4においてオフとなる。これと同時
に、X電極15の側のトランジスタTR34も、時刻T
4においてオフの状態となり、走査アドレス期間S−1
が終了する。
時に、ダイオードDO2を介して全てのY電極の電圧を
0Vとし、更に回収経路と印加経路FVHとFLG間の
電位も、0Vにすることによって、一連の走査期間を終
了する。この際、X電極側においては、たて方向に放電
が延びない様に、電圧Vsを印加している。次に、維持
放電期間S−2においては、走査アドレス期間において
放電したセル部分10は、表示すべきセル部分10に壁
電荷を残した状態となっているので、この壁電荷を利用
して、当該壁電荷の残存しているセル部分にのみ、交番
の電圧を交互に印加して放電を繰り返す事によって、表
示が行われる。なお、維持放電を行う場合には、全ての
Y電極に対して同時に同一の交番電圧を印加するもので
ある。
電極に対して所定の電圧Vsを印加させるものであっ
て、時刻T5に於いて、X電極側のトランジスタTR3
3がオン状態となり、X電極を0Vに維持する。その
後、時刻T6に於いて、電力回収回路60に設けたトラ
ンジスタTR14がオンとなり、コンデンサC2に蓄積
された電力の一部を印加経路FLGに充電させることに
より、Y電極を駆動するドライバ回路に接続する一方の
印加経路FLGの電位が上昇する。コンデンサC2の電
荷が充分であれば、Y電極を駆動するドライバ回路に接
続する一方の印加経路FLGの電圧は、所定の電圧であ
るVsに迄上昇するが、一般的にはVsにまで上昇する
ことはできないから、時刻T7において、トランジスタ
TR14がオフとなると同時に、トランジスタTR12
をオン状態として、印加経路FLGの電圧をVsに持ち
上げる。この電圧は、ダイオードDO3を介して、表示
パネル部のセル部分10に印加される。
フとなると同時に、X電極側のトランジスタTR33が
オフの状態となる。次いで、T9において、電力回収回
路60に設けたトランジスタTR13がオンとなり、Y
電極15に充電されていた電圧Vsの一部が、コンデン
サC2に引き込まれて、ここに蓄積され、その電荷が、
つぎのY電極の充電に使用されるものである。この動作
によって、回収経路FVHの電圧は、急速に低下し、T
10においてトランジスタTR13がオフとなると同時
に、トランジスタTR11をオン状態として、回収経路
FVHの電圧を完全な0Vの状態に降下させる。
1がオン状態の間のT11において、トランジスタTR
32がオンとなり、コイル61を介して、X電極14の
電位を持ち上げ、T12に於いてトランジスタTR32
がオフすると同時に、トランジスタTR34がオンする
ことによって、X電極14の電位は、所定の電圧である
Vsに持ち上げられる。この間、セル部分10のY電極
側における電圧は、ダイオードDO2を介してグランド
の電位が、0Vに維持されている。
R11とトランジスタTR34が同時にオフとなる。そ
の後T14でトランジスタTR31がオンになり、X電
極14の電位は立ち下がると共に、セル部分10に蓄え
られた電荷の一部が、コンデンサC3に充電される。X
電極14の電位がある程度低下した時点で、トランジス
タTR33がオンし、X電極14の電位を0Vに引き下
げる。このようにして1サイクルの維持放電動作が終了
する。
り返されて、表示パネルの所定のセル部分10が、所定
の輝度で発光させる。尚、セル部分10における輝度の
レベルは、維持放電期間における交番電圧の付与回数に
より決定される。以上の表示動作が終了した場合には、
全セル部分10の壁電荷を初期化操作により消滅させ
て、次のフレームの動作を行う。
置の構成を示す図である。図4と比較して明らかなよう
に、第2実施例のPDP装置の駆動装置は、第1実施例
のものとほぼ同様の構成を有しており、異なるのは、X
電極側の電力回収回路において、回収経路XVHと印加
経路XLGの一部が共通化されていることである。
Vsに接続されるダイオードDO39とグランドに接続
されるダイオードDO40は、共通化されている部分に
接続されており、共通化することができる。これにより
部品点数を削減できる。第2実施例の駆動装置において
は、回収した電力を蓄積するコンデンサC3への接続経
路を切り換えるスイッチとして動作するトランジスタT
R31とTR32は、ダイオードDO31とDO32を
介して接続されている。ダイオードDO31とDO32
の接続方向は、トランジスタTR32からTR31に向
かって電流が流れる方向が順方向であるから、トランジ
スタTR31とTR32の寄生容量は、トランジスタT
R31がオフからオンに変化する時のスイッチング速度
には影響しないが、トランジスタTR32がオフからオ
ンに変化する時のスイッチング速度には影響する。その
ため、寄生容量の影響を低減してスイッチング速度を高
速化し、回収した電力をX電極14へ印加する場合の到
達電圧を高くして消費電力を低減する点については十分
とはいえない。しかし、コイルは経路別に2つ設けられ
ているため、コイルのインダクタンス値を異ならせて電
力の回収時と印加時でスイッチング速度を異ならせるこ
とは可能である。
は、図5のタイムチャートで説明した第1実施例の動作
と同じである。図7は、第3実施例のPDP装置の駆動
装置の構成を示す図である。図4と比較して明らかなよ
うに、第3実施例のPDP装置の駆動装置は、第1実施
例のものとほぼ同様の構成を有しており、異なるのは、
X電極側の駆動回路のダイオードDO33とDO34と
Y電極側の走査電圧印加回路70が除かれている点と、
Y電極側の駆動回路である。
め、コイル64と65は常時接続された状態にある。そ
のため、X電極14との接続点の電圧が変化すると、両
方のコイルの端の電位が変化するが、ダイオードDO3
1とDO32があるために、動作しない経路側のコイル
にはほとんど電流は流れない。従って、その影響は小さ
く、第1実施例のものに比べて、若干効率が低下するだ
けである。
スタTR15がY電極15と走査電圧Vscを供給する
電源との間に接続され、トランジスタTR16がY電極
15とグランドとの間に接続されている。また、Y電極
15と回収経路FVH、Y電極15と印加経路FLGの
間にはダイオードDO2とDO3がそれぞれ接続されて
いる。アドレス走査期間には、トランジスタTR15と
TR16が直接走査パルスを印加する。従って、走査電
圧印加回路70は必要ない。このような回路はダイオー
ドミキシング方式と呼ばれる。
は、図5のタイムチャートで説明した第1実施例の動作
と同じである。以上説明した第1から第3実施例では、
スイッチとして動作するトランジスタはすべてMOSF
ET(電界効果)トランジスタであった。これは、一般
的にMOSFETトランジスタの方が、バイポーラトラ
ンジスタに比べて動作速度が速いためである。近年、絶
縁ゲート型バイポーラトランジスタ(IGBT)と呼ば
れるMOSFETトランジスタと同等の動作速度、尖頭
電流容量等の特性を有しながら、バイポーラトランジス
タの特徴である良好な導通特性を有する素子が使用され
るようになってきた。第4実施例は、スイッチとしてこ
の絶縁ゲート型バイポーラトランジスタを使用した例で
ある。
置の構成を示す図である。図4と比較して明らかなよう
に、第3実施例のPDP装置の駆動装置は、第1実施例
のものとほぼ同様の構成を有しており、異なるのは、ト
ランジスタTR31とTR32の替わりに絶縁ゲート型
バイポーラトランジスタIGBT35とIGBT36が
設けられ、ダイオードDO31とDO32が除かれてい
る点である。上記のように、絶縁ゲート型バイポーラト
ランジスタはMOSFETトランジスタと必要な項目に
ついて同等かそれ以上の特性を有しており、より効率の
よい電力回収回路が実現できる。また、ダイオードDO
31とDO32はなくても電力回収回路として動作する
ものであり、特に問題は生じない。
3電極型の平面表示装置において、維持放電動作が行わ
れる1対の電極のうちX電極についても効率のよい電力
回収の可能な2経路の電力回収回路が設けられるため、
より一層の省電力化が図れる。
ある。
す図である。
を示すタイムチャートである。
す図である。
す図である。
す図である。
ある。
用されるセル部分の構成の例を示す断面図である。
である。
を示す図である。
る。
Claims (15)
- 【請求項1】 所定の間隔をもって対向する2枚の基板
(12、13)間に、互いに直交する電極が配置され、
前記電極間に構成される複数個の直交部が、それぞれ画
素を構成するマトリックス状に配列されたセル部(1
0)を形成し、前記セル部は、前記2枚の基板のうちの
一方に形成された電極(16)と、他方に形成された一
対の電極(14、15)にて構成され、該一対の電極の
うちの一方は共通に接続されている共通電極(14)で
ある平面表示装置の駆動装置であって、 前記共通電極(14)を交互に高電位と低電位に切り換
える共通電極駆動回路と、 前記共通電極(14)が高電位から低電位に切り換えら
れる時に、前記共通電極に印加されている電力を回収し
て蓄積し、前記共通電極が低電位から高電位に切り換え
られる時に、蓄積した電力を前記共通電極に印加する電
力回収回路(60)とを備え、 前記電力回収回路は、 回収した電力を蓄積する容量素子(C3)と、 インダクタンス素子(64)を有し、該容量素子(C
3)と前記共通電極(14)の間に接続され、前記共通
電極(14)が高電位から低電位に切り換えられる時に
前記共通電極(14)に印加されている電力を回収する
回収経路(XVH)と、 インダクタンス素子(65)を有し、前記回収経路(X
VH)と並行に前記容量素子(C3)と前記共通電極
(14)の間に接続され、前記共通電極(14)が低電
位から高電位に切り換えられる時に蓄積した電力を前記
共通電極(14)に印加する印加経路(XLG)とを備
えることを特徴とする平面表示装置の駆動装置。 - 【請求項2】 請求項1に記載の平面表示装置の駆動装
置であって、 前記共通電極駆動回路は、 前記回収経路(XVH)の前記共通電極(14)と前記
インダクタンス素子(64)の間に設けられ、前記共通
電極(14)に印加されている電力を回収した時に前記
回収経路(XVH)を前記低電位の端子に接続する第3
のスイッチ(SW3)と、 前記印加経路(XLG)の前記共通電極(14)と前記
インダクタンス素子65)の間に設けられ、蓄積した電
力を前記共通電極(14)に印加した時に前記印加経路
(XLG)を前記高電位の端子に接続する第4のスイッ
チ(SW4)とを有する平面表示装置の駆動装置。 - 【請求項3】 請求項2に記載の平面表示装置の駆動装
置であって、 前記第3のスイッチ(SW3)と前記第4のスイッチ
(SW4)は、電解効果トランジスタである平面表示装
置の駆動装置。 - 【請求項4】 請求項1から3のいずれか1項に記載の
平面表示装置の駆動装置であって、 前記回収経路(XVH)は、前記容量素子(C3)と前
記インダクタンス素子(64)の間に、 前記共通電極(14)から前記容量素子(C3)に向か
って流れる電流を通過させ、逆方向の電流を阻止する第
1のダイオード(DO31)と、 該第1のダイオード(DO31)に直列に接続された第
1のスイッチ(SW1)とを有し、 前記印加経路(XLG)は、前記容量素子(14)と前
記インダクタンス素子の間に、 前記容量素子(C3)から前記共通電極(14)に向か
って流れる電流を通過させ、逆方向の電流を阻止する第
2のダイオード(DO32)と、 該第2のダイオード(DO32)に直列に接続された第
2のスイッチ(SW2)とを有する平面表示装置の駆動
装置。 - 【請求項5】 請求項4に記載の平面表示装置の駆動装
置であって、 前記第1のスイッチ(SW1)と前記第2のスイッチ
(SW2)は、電解効果トランジスタである平面表示装
置の駆動装置。 - 【請求項6】 請求項4に記載の平面表示装置の駆動装
置であって、 前記第1のスイッチ(SW1)と前記第2のスイッチ
(SW2)は、絶縁ゲート型バイポーラトランジスタ(I
nsulated Gated Bipolar Transistor:IGBT) である平面
表示装置の駆動装置。 - 【請求項7】 請求項1から3のいずれか1項に記載の
平面表示装置の駆動装置であって、 前記回収経路(XVH)は、前記容量素子(C3)と前
記インダクタンス素子(64)の間に、絶縁ゲート型バ
イポーラトランジスタで構成される第1のスイッチ(I
GBT35)とを有し、 前記印加経路(XLG)は、前記容量素子(C3)と前
記インダクタンス素子(65)の間に、絶縁ゲート型バ
イポーラトランジスタで構成される第2のスイッチ(I
GBT36)とを有する平面表示装置の駆動装置。 - 【請求項8】 請求項1から7のいずれか1項に記載の
平面表示装置の駆動装置であって、 前記回収経路(XVH)と前記印加経路(XLG)は、
それぞれ、前記高電位の端子と前記低電位の端子に逆バ
イアスされて接続されたリセット用ダイオードDO3
5、DO36:DO37、DO38)を有する平面表示
装置の駆動装置。 - 【請求項9】 請求項8に記載の平面表示装置の駆動装
置であって、 前記回収経路(XVH)と前記印加経路(XLG)は途
中の一部が共通化されており、共通化された部分に前記
リセット用ダイオードを共通化したリセット用ダイオー
ド(DO39、DO40)が接続されている平面表示装
置の駆動装置。 - 【請求項10】 請求項4、5、6、8、9のいずれか
1項に記載の平面表示装置の駆動装置であって、 前記回収経路(XVH)は、前記共通電極(14)と前
記インダクタンス素子(64)の間に、前記第1のダイ
オード(DO31)と同じ方向に接続された第3のダイ
オード(DO33)を有し、 前記印加経路(XLG)は、前記共通電極(14)と前
記インダクタンス素子(65)の間に、前記第2のダイ
オード(DO32)と同じ方向に接続された第4のダイ
オード(DO34)を有する平面表示装置の駆動装置。 - 【請求項11】 請求項1から10のいずれか1項に記
載の平面表示装置の駆動装置であって、 前記回収経路(XVH)と前記印加経路(XLG)のイ
ンダクタンス素子(64、65)のインダクタンス量は
異なる平面表示装置の駆動装置。 - 【請求項12】 請求項11に記載の平面表示装置の駆
動装置であって、 前記回収経路(XVH)のインダクタンス素子(64)
のインダクタンス量は、前記印加経路(XLG)のイン
ダクタンス素子(65)のインダクタンス量より大きい
平面表示装置の駆動装置。 - 【請求項13】 請求項1から12のいずれか1項に記
載の平面表示装置の駆動装置であって、 前記一対の電極のうちのもう一方の走査電極(15)を
それぞれ駆動するプッシュプル型の複数の走査駆動回路
(101、102、…)と、 前記走査電極を交互に高電位と低電位に切り換えるよう
に前記複数の走査駆動回路に交互に高電位と低電位を供
給する走査駆動電源回路(70、80、90)と、 前記走査電極が高電位から低電位に切り換えられる時
に、前記走査電極に印加されている電力を回収して蓄積
し、前記走査電極が高電位から低電位に切り換えられる
時に、蓄積した電力を前記走査電極に印加する電力回収
回路(60)とを備え、 前記電力回収回路は、 回収した電力を蓄積する走査容量素子(C2)と、 インダクタンス素子(62)を有し、前記走査容量素子
(C2)と前記走査電極(15)の間に接続され、前記
走査電極が高電位から低電位に切り換えられる時に前記
走査電極に印加されている電力を回収する走査回収経路
(FVH)と、 インダクタンス素子(63)を有し、前記走査回収経路
(FVH)と並行に前記走査容量素子と前記走査電極
(15)の間に接続され、前記走査電極が低電位から高
電位に切り換えられる時に蓄積した電力を前記走査電極
に印加する走査印加経路(FLG)とを備えることを特
徴とする平面表示装置の駆動装置。 - 【請求項14】 請求項13に記載の平面表示装置の駆
動装置であって、 前記走査駆動回路は、 前記走査回収経路(FVH)と前記走査電極の間に、並
列に接続された走査側第1ダイオード(DO2)と走査
第1スイッチ(TR6)と、 前記走査印加経路(FLG)と前記走査電極(15)の
間に、並列に接続された走査側第2ダイオード(DO
3)と走査第2スイッチ(TR7)とを有する平面表示
装置の駆動装置。 - 【請求項15】 請求項13に記載の平面表示装置の駆
動装置であって、 前記走査駆動回路は、 前記走査回収経路(FVH)と前記走査電極の間に接続
された走査側第1ダイオード(DO2)と、 第2の高電位電源端子と前記走査電極の間に接続された
走査第1スイッチ(TR15)と、 前記走査印加経路(FLG)と前記走査電極の間に接続
された走査側第2ダイオード(DO3)と、 第2の低電位電源端子と前記走査電極の間に接続された
走査第2スイッチ(TR16)とを有する平面表示装置
の駆動装置。
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