JPH09321246A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 クラウン形状の蓄積容量電極を有するＤＲＡ
Ｍにおいて、蓄積容量電極を形成する際のウェットエッ
チング工程で発生する不良要因となる異物を低減する。 【解決手段】 半導体基板１上に形成される大面積クラ
ウン領域のクラウン形状の芯部材となる酸化シリコン膜
２５を、クラウン形状電極の底面部として形成される多
結晶シリコン膜２０ａと同時に形成される多結晶シリコ
ン膜２４およびクラウン形状電極の側面部となる多結晶
シリコン膜２０ｂと同時に形成される多結晶シリコン膜
２６によって取り囲み、多結晶シリコンの異方性エッチ
ングによりクラウン側壁部分を形成する時に、側壁部と
なる多結晶シリコンがエッチングされないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、高集積化および微
細化に不可欠なメモリセルの形成に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々
増大する傾向にあり、それに伴ってＤＲＡＭのメモリセ
ルの集積度を向上させる観点からメモリセルの専有面積
も縮小せざるを得ない方向に進んでいる。

【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲ
ＡＭの動作マージンやソフトエラー等を考慮する観点等
から世代によらず一定量が必要であり、一般に比例縮小
できないことが知られている。

【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められており、そのようなキャパシタ構造として、例
えば、平成３年６月１日、工業調査会発行、「電子材
料」１９９１年６月号、ｐ３０〜ｐ３６に記載のとお
り、クラウン形状のセル構造が知られている。このよう
なクラウンセルは、立体的なキャパシタ構造を有するも
のであるため、前記の要求を満足できるセル構造の一つ
である。

【０００５】また、クラウンセルは、キャパシタ電極を
メモリセルの選択ＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）の上層に配置する構
造が一般的であり、この場合、小さな占有面積で大きな
蓄積容量を確保できるとともに、キャパシタ構成部に拡
散層が必要ないためソフトエラーの発生率も大幅に低減
でき、必要とする蓄積容量が小さくてすむという特徴が
ある。

【０００６】このような構造にも種々のものがあるが、
その中でもそのキャパシタをビット線の上方に配置す
る、いわゆるキャパシタ・オーバー・ビットライン(Cap
acitorOver Bitline; 以下、ＣＯＢと略す）構造は、
蓄積電極（ストレージノード）の下地段差がビット線に
よって平坦化されるので、キャパシタを形成する際のプ
ロセス上の負担が小さくなるという特徴がある。また、
ビット線がキャパシタでシールドされるので、高い信号
対雑音（Ｓ／Ｎ）比が得られるという特徴がある。な
お、ＣＯＢ構造のメモリセルを有するＤＲＡＭについて
は、特開平７−１２２６５４号公報などに記載がある。

【０００７】

【発明が解決しようとする課題】ところが、このような
クラウン形状のキャパシタとＣＯＢ構造を有するＤＲＡ
Ｍの製造工程において、特定の工程時に多量の異物が発
生し、半導体集積回路装置の歩留まりを低下させるとい
う問題があることを本発明者らは見い出した。

【０００８】すなわち、クラウン形状のキャパシタ電極
（蓄積ノード）を形成するためには、まず、クラウン底
部の電極となる多結晶シリコン膜およびクラウン形状の
芯部材となるシリコン酸化膜の薄膜を堆積し、次に、こ
れら薄膜をエッチングしてクラウン底部の電極およびク
ラウン形状の芯部材の段差を形成し、次に、それらの段
差にクラウン側面の電極を多結晶シリコンで形成し、さ
らに、クラウン形状の芯部材となる構造部材をエッチン
グして除去する工程を経る必要がある。

【０００９】ここで、クラウン側面の電極は、クラウン
底部の電極とクラウン形状の芯部材となる構造部材形成
後、多結晶シリコン膜を全面に形成し、これを異方性エ
ッチングすることにより、クラウン底部の電極とクラウ
ン形状の芯部材となる構造部材の段差にサイドウォール
として形成する方法で製造される。

【００１０】このとき、クラウン形状の芯部材となるシ
リコン酸化膜に、予期せぬ段差が存在している場合に
は、前記クラウン側面の電極の形成時に、その予期せぬ
段差部に多結晶シリコン膜のエッチング残りが発生す
る。このエッチング残りは、その後のクラウン形状の芯
部材のエッチング時に剥離し、異物となる。

【００１１】上記異物の発生メカニズムを図３２を用い
て説明する。図３２（ａ）〜（ｆ）は、クラウン形状の
キャパシタ電極を形成する際に発生する異物の発生メカ
ニズムを示した概念図である。

【００１２】まず、半導体基板１０１に形成された絶縁
膜１０２、窒化シリコン膜１０３および酸化シリコンか
らなる絶縁膜１０４に、半導体基板１０１にコンタクト
をとるための接続孔１０５を形成し、半導体基板１０１
の全面に多結晶シリコンからなる導電性薄膜１０６を形
成する（図３２（ａ））。接続孔１０５の底部には、図
示しないが、一般的には不純物が導入された拡散領域が
形成されている。

【００１３】次に、クラウン形状の芯部材として使用す
る酸化シリコン膜１０７を堆積する（図３２（ｂ））。
このとき、接続孔１０５の開口径が酸化シリコン膜１０
７の膜厚の２倍以上である場合には、接続孔１０５によ
って形成された段差が、酸化シリコン膜１０７によって
埋め込まれず、酸化シリコン膜１０７に段差１０８が形
成される。この段差１０８が予期せぬ段差となって、後
に不良原因となるエッチング残りを発生する。

【００１４】次に、導電性薄膜１０６および酸化シリコ
ン膜１０７をパターニングして、クラウン形状の底部電
極１０９および、クラウン形状の芯部材１１０を形成す
る（図３２（ｃ））。

【００１５】次に、クラウン形状の側面電極となるを形
成するための多結晶シリコンからなる導電性薄膜１１１
を形成する（図３２（ｄ））。

【００１６】次に、導電性薄膜１１１を異方性エッチン
グすることにより、クラウン形状の芯部材１１０の側壁
に、クラウン形状の側面電極１１２を形成する。このと
き、段差１０８の部分にも、本来クラウン形状の電極形
成には必要のない側壁１１３も同時に形成される（図３
２（ｅ））。

【００１７】最後に、クラウン形状の芯部材１１０およ
び絶縁膜１０４をエッチングすることにより、底部電極
１０９および側面電極１１２からなるクラウン形状の電
極が形成される（図３２（ｆ））。しかし、このとき
に、前記工程で形成された側壁１１３が、クラウン形状
の芯部材１１０のエッチングとともに剥離してエッチン
グ液内に遊離し異物となる。この側壁１１３は、前記芯
部材１１０のエッチング工程においてはエッチング液に
溶解しない多結晶シリコンからなり、また、導電性であ
るため、この側壁１１３が異物として半導体基板に再付
着した場合には、ショート不良の原因となるものであ
り、深刻な不良原因として作用する。

【００１８】このような予期せぬ段差部は、上記の大面
積クラウンの形成の場合のみならず、酸化シリコン膜１
０７に形成されるあらゆる段差が不良を発生させる可能
性を有している。

【００１９】また、クラウン形状の芯部材となるシリコ
ン酸化膜の膜厚は、クラウン側面電極の高さを規定する
ものであり、その高さによって蓄積容量値を大きくする
ものであるため、一般に厚くなる。よって、クラウン形
状の芯部材のシリコン酸化膜のエッチングは長時間とな
り、このため、その前工程で除去しきれなかったウェハ
周辺部の残渣あるいは、ウェハ内につくり込まれた不安
定な素子構造部材が、そのエッチング工程で剥離し異物
となる。

【００２０】このような異物が、半導体集積回路装置の
不良発生要因となり、歩留まりを低下させるという問題
を生じる。

【００２１】本発明の目的は、上記のような異物の発生
を抑制し、半導体集積回路装置の不良の低減と、歩留ま
りの向上を実現することができる技術を提供することに
ある。

【００２２】また、本発明の他の目的は、上記のような
エッチング残りの発生するシリコン酸化膜の段差を緩和
してエッチング残りの発生を抑制し、半導体集積回路装
置の不良の低減と、歩留まりの向上を実現することがで
きる技術を提供することにある。

【００２３】また、本発明の他の目的は、上記のような
残渣の剥離を防止し、また、不安定な構造部材を安定化
して異物の発生を抑制し、半導体集積回路装置の不良の
低減と、歩留まりの向上を実現することができる技術を
提供することにある。

【００２４】また、本発明の他の目的は、上記のような
異物を有効に除去することができる技術を提供すること
にある。

【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２７】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に形成されたメモリセル選択用ＭＩＳ
ＦＥＴを覆って形成される絶縁膜に開口した接続孔と、
接続孔を介してメモリセル選択用ＭＩＳＦＥＴのソース
またはドレイン領域に接続される第１電極と、半導体基
板に対して垂直に設けられ、第１電極に接して設けられ
た第２電極とを含み、第１電極および第２電極からなる
クラウン形状の第１容量電極と、第１容量電極に対向
し、容量絶縁膜を介して設けられた第２容量電極とを含
むＤＲＡＭの電荷蓄積容量を有する半導体集積回路装置
であって、半導体基板には、接続孔と同時に形成され、
その開口径が、クラウン形状の第１容量電極の深さの２
倍以上である開孔と、開孔部分に第１電極と同時に形成
される第１被膜と、第１被膜上に形成され、クラウン形
状の第１容量電極の深さと同一の膜厚を有する第２被膜
と、第２電極と同時に形成され、第１被膜および第２被
膜を覆って形成された第３被膜とを有するものである。

【００２８】このような半導体集積回路装置によれば、
接続孔と同時に形成される開孔であって、その開口径が
クラウン形状の第１容量電極の深さの２倍以上であるも
のの上部に形成されるクラウン形状様の構造部材であっ
ても、その構造部材を、第１電極と同時に形成される第
１被膜と、クラウン形状の第１容量電極の深さと同一の
膜厚を有する第２被膜と、第１被膜および第２被膜を覆
って形成された第３被膜とを有する構造とするため、前
記開孔によって形成される予期しない段差部に形成され
るはずのエッチング残りが形成されず、異物を発生する
ことがない。このため、半導体集積回路装置の不良を低
減し、歩留まりを向上することができる。

【００２９】つまり、第３被膜が異方性エッチングされ
た場合にはエッチング残りを発生させる第２被膜上の第
３被膜を、このようなエッチング残りを発生させる段差
部において異方性エッチングすることなく、第３被膜の
ままで残した構造とするものである。

【００３０】このような構造とすることにより、その開
口径がクラウン形状の第１容量電極の深さの２倍以上で
あるような開孔を有する部分においては、クラウン形状
の電極を得ることができなくなるが、当該領域のクラウ
ン形状は、一般に大面積形状のクラウン形状電極を得る
ことを目的としておらず、結果的にクラウン形状が得ら
れていたものであることから、本発明のような構造とし
てクラウン形状が得られなくとも、半導体集積回路装置
の機能としては問題は生じない。

【００３１】なお、本発明の半導体集積回路装置におい
て、第１被膜および第３被膜を多結晶シリコン、第２被
膜をシリコン酸化物とすることができる。

【００３２】このような場合には、シリコン酸化物であ
る第２被膜を多結晶シリコンである第３被膜が覆うよう
な構造となるため、クラウン形状の芯部材であるシリコ
ン酸化物のエッチング時に第３被膜がハードマスクの作
用をし、第２被膜のエッチングがされないようにするこ
とができ、（１）記載の構造とすることができる。ま
た、上記シリコン酸化物および多結晶シリコンは、半導
体集積回路装置の製造において多用される材料であり、
製造工程上の経験を有効に活用することもできる。

【００３３】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上に形成されたメモリセル選
択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開口した
接続孔と、接続孔を介してメモリセル選択用ＭＩＳＦＥ
Ｔのソースまたはドレイン領域に接続される第１電極
と、半導体基板に対して垂直に設けられ、第１電極に接
して設けられた第２電極とを含み、第１電極および第２
電極からなるクラウン形状の第１容量電極と、第１容量
電極に対向し、容量絶縁膜を介して設けられた第２容量
電極とを含むＤＲＡＭの電荷蓄積容量を含む半導体集積
回路装置の製造方法であって、（ａ）半導体基板の主面
上にメモリセル選択用ＭＩＳＦＥＴを形成し、半導体基
板の全面に絶縁膜を形成する工程、（ｂ）絶縁膜に接続
孔、および、その開口径がクラウン形状の第１容量電極
の深さの２倍以上となる開孔を形成する工程、（ｃ）半
導体基板の全面に第１多結晶シリコン膜およびシリコン
酸化膜を形成する工程、（ｄ）シリコン酸化膜および第
１多結晶シリコン膜をパターニングし、接続孔の上部に
第１多結晶シリコン膜からなる第１電極およびシリコン
酸化膜からなるクラウン形状の芯部材を、開孔の上部に
第１多結晶シリコン膜からなる第１被膜およびシリコン
酸化膜からなる第２被膜を形成する工程、（ｅ）半導体
基板の全面に第２多結晶シリコン膜を形成する工程、
（ｆ）開孔の上部に形成された第１被膜および第２被膜
上の第２多結晶シリコン膜の上層に、第２被膜により形
成された段差を覆うようにフォトレジストを選択的に形
成する工程、（ｇ）第２多結晶シリコン膜をフォトレジ
ストをマスクとして異方性エッチングすることにより、
クラウン形状の芯部材および第１電極の側壁に第２電極
を形成する工程、（ｈ）クラウン形状の芯部材であるシ
リコン酸化膜を除去する工程、を有するものである。

【００３４】このような半導体集積回路装置の製造方法
によれば、前記（１）記載の半導体集積回路装置を容易
に製造することができる。

【００３５】すなわち、クラウン形状の芯部材の側壁を
形成する前に、そのクラウン形状の芯部材であるシリコ
ン酸化膜に存在する予期せぬ段差部分にフォトレジスト
を形成し、これをマスクとして、予期せぬ段差部分に多
結晶シリコンからなる側壁が形成されないようにするも
のである。

【００３６】また、本発明の半導体集積回路装置の製造
方法は、前記（ｆ）工程において、半導体基板の周辺部
である製造プロセスの管理領域外の領域をも、フォトレ
ジストで覆うものである。

【００３７】このような半導体集積回路装置の製造方法
によれば、半導体基板の周辺部に、シリコン酸化膜のエ
ッチング工程におけるハードマスクとなる多結晶シリコ
ン膜が形成され、半導体基板の周辺部に残存した前工程
での残渣を剥離し難くすることができる。この結果、異
物の発生を抑制し、半導体集積回路装置の不良低減と歩
留まりの向上をすることができる。

【００３８】前記（ｈ）工程におけるシリコン酸化膜の
エッチング工程は、そのエッチングされるシリコン酸化
膜の膜厚が大きいため、エッチング量が大きく、処理時
間も長いものとなる。そのため、それまでの工程におい
て剥離することなく付着していた半導体基板周辺部にお
ける残渣物が、剥離される可能性が高くなる。この、残
渣物が剥離し、異物となった場合には、前記エッチング
残り同様に不良の原因となるため、本発明では、通常は
製造プロセスの管理領域外にある半導体基板の周辺部を
管理下に置き、当該領域にハードマスクを形成したもの
である。

【００３９】また、そのハードマスクは、クラウン側面
電極となる第２多結晶シリコン膜を流用するものであ
り、工程が増加することもない。

【００４０】また、本発明の半導体集積回路装置の製造
方法は、フォトレジストとして、ネガ形のフォトレジス
トを用いるものである。

【００４１】このような半導体集積回路装置の製造方法
によれば、ネガ形のフォトレジストを用いるため、メモ
リセルのクラウン電極形成領域でのレジスト残りの発生
を防止することができる。

【００４２】すなわち、メモリセルのクラウン電極形成
領域は、最も微細化が要求される領域であり、また、立
体構造が形成されている領域でもある。このような領域
にポジ形のレジストを適用した場合、立体構造下部に露
光光が到達せず、レジストの露光不良部分を生じる場合
が生じる。ポジ形レジストの露光不良は、レジスト残り
を生じる可能性が極めて高く、その後の工程において問
題を生じる可能性が大きい。

【００４３】一方、本発明の基になるエッチング残りを
生じるような領域は、微細化が要求されている領域では
なく、逆に微細パターンが形成されていないが故に本問
題を生じているような領域である。このような領域に、
ネガ形のレジストを用いることは、ほとんど問題を生じ
ることはない。

【００４４】よって、メモリセル領域のレジスト残りの
問題を防ぐことを優先して、ネガ形のフォトレジストを
用いるものである。

【００４５】（３）本発明の半導体集積回路装置は、半
導体基板の主面上に形成されたメモリセル選択用ＭＩＳ
ＦＥＴを覆って形成される絶縁膜に開口した接続孔と、
接続孔を介してメモリセル選択用ＭＩＳＦＥＴのソース
またはドレイン領域に接続される第１電極と、半導体基
板に対して垂直に設けられ、第１電極に接して設けられ
た第２電極とを含み、第１電極および第２電極からなる
クラウン形状の第１容量電極と、第１容量電極に対向
し、容量絶縁膜を介して設けられた第２容量電極とを含
むＤＲＡＭの電荷蓄積容量を有する半導体集積回路装置
であって、半導体基板には、接続孔と同時に形成される
単一または複数の開孔と、開孔部分に、第１電極と同時
に形成される第１電極よりも面積の大きい第３電極、お
よび第２電極と同時に形成される第４電極からなる大面
積クラウン形状の電極とを有し、開孔の開口径が、クラ
ウン形状の電極の深さの２倍以下のものである。

【００４６】このような半導体集積回路装置によれば、
大面積クラウン形状の電極を有するものであっても、大
面積クラウンの底部電極を構成する第３電極が、クラウ
ン形状の電極深さの２倍以下の開孔により半導体基板と
接続されているため、大面積クラウン形状の芯部材とな
るシリコン酸化膜に予期せぬ段差が形成されることがな
く、よって、段差部に形成される第２および第４電極形
成時のエッチング残りが形成されることがない。この結
果、そのような段差部からの異物の発生を防止すること
ができ、半導体集積回路装置の不良の低減および歩留ま
りの向上を実現することが可能となる。

【００４７】また、本発明の半導体集積回路装置では、
（１）記載のような構造ではなく、大面積のクラウン形
状に電極が形成できるため、大面積クラウン電極を容量
電極として正常に適用することができる。

【００４８】（４）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上に形成されたメモリセル選
択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開口した
接続孔と、接続孔を介してメモリセル選択用ＭＩＳＦＥ
Ｔのソースまたはドレイン領域に接続される第１電極
と、半導体基板に対して垂直に設けられ、第１電極に接
して設けられた第２電極とを含み、第１電極および第２
電極からなるクラウン形状の第１容量電極と、第１容量
電極に対向し、容量絶縁膜を介して設けられた第２容量
電極とを含むＤＲＡＭの電荷蓄積容量を有する半導体集
積回路装置であって、（ａ）半導体基板の主面上にメモ
リセル選択用ＭＩＳＦＥＴを形成し、半導体基板の全面
に絶縁膜を形成する工程、（ｂ）絶縁膜に接続孔、およ
び、その開口径がクラウン形状の第１容量電極の深さの
２倍以下となる単一または複数個の開孔を形成する工
程、（ｃ）半導体基板の全面に第１多結晶シリコン膜お
よびシリコン酸化膜を形成する工程、（ｄ）シリコン酸
化膜および第１多結晶シリコン膜をパターニングし、接
続孔の上部に第１多結晶シリコン膜からなる第１電極お
よびシリコン酸化膜からなるクラウン形状の芯部材を、
単一または複数個の開孔の上部に第１多結晶シリコン膜
からなる第１電極よりも面積の大きい第３電極およびシ
リコン酸化膜からなる大面積クラウン形状の芯部材を形
成する工程、（ｅ）半導体基板の全面に第２多結晶シリ
コン膜を形成する工程、（ｆ）第２多結晶シリコン膜を
異方性エッチングすることにより、接続孔の上部の第１
電極およびクラウン形状の芯部材の側壁に第２電極を、
単一または複数個の開孔の上部の第３電極および大面積
クラウン形状の芯部材の側壁に第４電極を形成する工
程、（ｇ）クラウン形状の芯部材および大面積クラウン
形状の芯部材であるシリコン酸化膜を除去する工程、を
有するものである。

【００４９】このような半導体集積回路装置の製造方法
によれば、前記（３）記載の半導体集積回路装置を製造
することができる。

【００５０】すなわち、（ａ）工程において形成される
開孔は、（ｃ）工程で形成されるシリコン酸化膜の膜厚
の２倍以下であるため、シリコン酸化膜により完全に埋
め込まれ、当該部分のシリコン酸化膜上に予期せぬ段差
を生じることがない。このため、（ｆ）工程における第
２多結晶シリコン膜の異方性エッチングにおいても、シ
リコン酸化膜上にエッチング残りを発生せず、半導体集
積回路装置の不良の低減と歩留まりの向上を実現でき
る。

【００５１】（５）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上に形成されたメモリセル選
択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開口した
接続孔と、接続孔を介してメモリセル選択用ＭＩＳＦＥ
Ｔのソースまたはドレイン領域に接続される第１電極
と、半導体基板に対して垂直に設けられ、第１電極に接
して設けられた第２電極とを含み、第１電極および第２
電極からなるクラウン形状の第１容量電極と、第１容量
電極に対向し、容量絶縁膜を介して設けられた第２容量
電極とを含むＤＲＡＭの電荷蓄積容量を有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の全
面に第１電極となる第１多結晶シリコン膜およびクラウ
ン形状の芯部材となるシリコン酸化膜を形成する工程、
（ｂ）シリコン酸化膜および第１多結晶シリコン膜をパ
ターニングして、クラウン形状の芯部材および第１電極
を形成する工程、（ｃ）半導体基板の全面に第２電極と
なる第２多結晶シリコン膜を形成する工程、（ｄ）第２
多結晶シリコン膜を異方性エッチングすることによりク
ラウン形状の芯部材および第１電極の側壁に第２電極を
形成する工程、（ｅ）クラウン形状の芯部材であるシリ
コン酸化膜を除去する工程、を有し、（ａ）工程におけ
るシリコン酸化膜を段差平坦性に優れたシリコン酸化膜
とするものである。

【００５２】このような半導体集積回路装置の製造方法
によれば、（ａ）工程におけるシリコン酸化膜を段差平
坦性に優れたシリコン酸化膜とするため、シリコン酸化
膜形成時の下地に開孔、段差等があったとしても、シリ
コン酸化膜表面を平坦化することができ、（ｂ）工程に
おいて意図した部分にのみ段差を形成することができ
る。そのため、（ｄ）工程において形成されるシリコン
酸化膜段差部の第２多結晶シリコン膜の側壁は、意図し
た部分にのみ形成され、第２電極となる側壁以外の側壁
は形成されない。その結果、（ｅ）工程におけるシリコ
ン酸化膜のエッチング工程において異物が発生せず、半
導体集積回路装置の不良の低減および歩留まりの向上を
実現することができる。

【００５３】なお、本発明おいて、段差平坦性に優れた
シリコン酸化膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜ま
たはＳＯＧ膜から選択された単一の被膜またはそれらの
組合せとすることができる。

【００５４】（６）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上に形成されたメモリセル選
択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開口した
接続孔と、接続孔を介してメモリセル選択用ＭＩＳＦＥ
Ｔのソースまたはドレイン領域に接続される第１電極
と、半導体基板に対して垂直に設けられ、第１電極に接
して設けられた第２電極とを含み、第１電極および第２
電極からなるクラウン形状の第１容量電極と、第１容量
電極に対向し、容量絶縁膜を介して設けられた第２容量
電極とを含むＤＲＡＭの電荷蓄積容量を有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の全
面に第１電極となる第１多結晶シリコン膜およびクラウ
ン形状の芯部材となるシリコン酸化膜を形成する工程、
（ｂ）シリコン酸化膜の表面を平坦化する工程、（ｃ）
シリコン酸化膜および第１多結晶シリコン膜をパターニ
ングして、クラウン形状の芯部材および第１電極を形成
する工程、（ｄ）半導体基板の全面に第２電極となる第
２多結晶シリコン膜を形成する工程、（ｅ）第２多結晶
シリコン膜を異方性エッチングすることによりクラウン
形状の芯部材および第１電極の側壁に第２電極を形成す
る工程、（ｆ）クラウン形状の芯部材であるシリコン酸
化膜を除去する工程、を有するものである。

【００５５】このような半導体集積回路装置の製造方法
によれば、（ａ）工程において形成されるシリコン酸化
膜の表面に段差を有しているものであっても、（ｂ）工
程においてシリコン酸化膜の表面を平坦化するため、
（ｃ）工程において意図した部分にのみ段差を形成する
ことができる。そのため、（ｅ）工程において形成され
るシリコン酸化膜段差部の第２多結晶シリコン膜の側壁
は、意図した部分にのみ形成され、第２電極となる側壁
以外の側壁は形成されない。その結果、（ｆ）工程にお
けるシリコン酸化膜のエッチング工程において異物が発
生せず、半導体集積回路装置の不良の低減および歩留ま
りの向上を実現することができる。

【００５６】なお、本発明において、（ｂ）工程の平坦
化工程は、ＣＭＰ法を用いてシリコン酸化膜を研磨する
ことによりその表面を平坦化する工程、またはバイアス
スパッタ法を用いてシリコン酸化膜をエッチバックする
ことによりその表面を平坦化する工程、の何れかの工程
とすることができる。

【００５７】（７）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面に半導体集積回路素子が形成
された半導体集積回路装置の製造方法であって、（ａ）
半導体基板の主面に半導体集積回路素子を構成しない第
１被膜を形成する工程、（ｂ）第１被膜をパターニング
することにより、第１被膜による段差を形成する工程、
（ｃ）段差の部分に、第２被膜の側壁を形成する工程、
（ｄ）第１被膜を除去して、側壁からなる半導体集積回
路素子の構造部材を形成する工程、を有し、（ｄ）工程
における第１被膜の除去を、半導体基板を回転させつつ
第１被膜をエッチング処理するスピンエッチャーにより
行うものである。

【００５８】このような半導体集積回路装置の製造方法
によれば、クラウン形状の電極形成の場合のように、半
導体集積回路素子を構成しない第１被膜であるクラウン
形状の芯部材を形成し、その段差部に第２被膜の側壁で
あるクラウン側面電極を形成し、第１被膜であるクラウ
ン形状の芯部材を除去する工程を有する製造方法であっ
ても、第１被膜の除去を、半導体基板を回転させつつ第
１被膜をエッチング処理するスピンエッチャーにより行
うため、その第１被膜のエッチング処理時に発生した異
物を有効に除去することができる。

【００５９】すなわち、前記工程のような第１被膜のエ
ッチング処理は、一般にエッチング量が多く、特に、半
導体基板周辺部に付着した残渣が剥離しやすいものであ
るが、本発明では、スピンエッチャーを用いるため、特
に異物発生量の多い半導体基板外周部のエッチング液を
半導体基板中心部に流入させることなく外部に流出させ
ることができる。つまり、多量異物の発生源である半導
体基板外周部の残渣を半導体基板中心部に再付着させる
ことなく、半導体基板外部に排除することができる。

【００６０】また、スピンエッチャーは、そのエッチン
グ処理を枚葉式で行うものであるため、常に新しいエッ
チング液によりエッチング処理を行うものである。つま
り、バッチ式のエッチング処理のように、エッチング液
内に浮遊する異物の再付着を発生することがない。

【００６１】これらの結果、半導体基板への異物再付着
を抑制し、半導体集積回路装置の不良の発生および歩留
まりの低下を低減することができる。

【００６２】なお、第１被膜を酸化シリコン膜、第２被
膜の側壁からなる半導体集積回路素子の構造部材をＤＲ
ＡＭの電荷蓄積容量の電極であるクラウン形状の電極の
一部とすることができる。

【００６３】さらに、本発明では、第１被膜を除去した
後に、半導体基板の裏面を洗浄する工程を組み合わせる
ことができる。

【００６４】スピンエッチャーによる枚葉処理において
は、裏面洗浄がされず、裏面が汚染される可能性もあ
る。そのため、スピンエッチャーによるエッチング処理
の後には、半導体基板の裏面を洗浄する工程を追加する
ことが有効である。これにより、その後のバッチ式のエ
ッチング処理等の処理漕の汚染を防止することができ
る。

【００６５】（８）本発明の半導体集積回路装置は、半
導体基板の主面上に形成されたＭＩＳＦＥＴのゲート電
極となる第１配線と、ＭＩＳＦＥＴのソースまたはドレ
イン領域に接続され、第１配線を覆う絶縁膜上に形成さ
れた第２配線とを有し、第２配線の形成後に、段差を有
する第１被膜の段差部に第２被膜からなる側壁を形成
し、その後第１被膜を除去することによって得られる側
壁からなる構造部材を有する半導体集積回路装置であっ
て、第２配線の配線端辺が、第１配線の配線端辺の上部
以外の領域に設けられているものである。

【００６６】このような半導体集積回路装置によれば、
第２配線の配線端辺が、第１配線の配線端辺の上部以外
の領域に設けられているため、第１配線と第２配線との
端辺を揃えた重なりは生じず、互いに交差する部分を除
き、長い領域で深い段差を形成することがない。これに
より、このような深い段差が存在する場合には必然的に
発生するであろうエッチング残りを発生せず、エッチン
グ残りの剥離による異物の発生を防止することができ
る。この結果、半導体集積回路装置の不良の低減と歩留
まりの向上を実現できる。

【００６７】すなわち、従来は、往々にして第１配線の
直上にその端辺を揃えて第２配線を形成していたが、本
発明では、そのようなレイアウトとはせず、第１配線と
第２配線の端辺を互いにずらせたレイアウトとするもの
であり、第１配線と第２配線の交差部分を除き、段差の
最大高さを配線層１層分の高さとするものである。

【００６８】なお、第１配線と第２配線の端辺のずらせ
方は、下層配線である第１配線の幅を広くし、上層配線
である第２配線を第１配線よりも狭い幅で第１配線の上
部に形成する構成のもの、あるいは、第１配線の幅を、
第２配線の幅よりも狭くし、第２配線で第１配線を覆う
ような構成とするもののいずれの構成であっても構わな
い。前者の構成の場合には、第２配線のパターニングの
際、その下地は幅の広い第１配線となっているため、露
光マージンがとりやすいという利点がある。

【００６９】また、本発明では、第１配線を、ビット線
の上層に電荷蓄積容量を有する構造のＤＲＡＭを構成す
るメモリセル選択用ＭＩＳＦＥＴのゲート電極であるワ
ード線とし、第２配線を、メモリセル選択用ＭＩＳＦＥ
Ｔのソースまたはドレイン領域に接続されるビット線と
することができる。

【００７０】このようなビット線の上層に電荷蓄積容量
を有する構造のＤＲＡＭにおいては、電荷蓄積容量素子
の形成時に前記段差に付着した残渣物が異物となり不良
を発生しているという問題が生じているため、本発明
は、この対策として有効である。

【００７１】（９）本発明の半導体集積回路装置は、半
導体基板の主面に形成された複数の不純物半導体領域
と、半導体基板の主面上に形成された絶縁膜の上層に形
成された複数の配線層とを有し、複数の不純物半導体領
域のうち一の不純物半導体領域と他の不純物半導体領域
とが、配線層により絶縁膜に開口した接続孔を介して接
続されるように設計されたコンタクトチェインを含む半
導体集積回路装置であって、配線層下に形成される接続
孔のうち少なくとも１つの接続孔の開口径を、絶縁膜を
半導体基板まで確実に開口させるに十分な開口径とする
ものである。

【００７２】このような半導体集積回路装置によれば、
配線層下に形成される接続孔のうち少なくとも１つの接
続孔の開口径を、絶縁膜を半導体基板まで確実に開口さ
せるに十分な開口径とするため、配線層は、十分な開口
径の接続孔を介して確実に半導体基板に接続され、容易
に剥離することがない。この結果、コンタクトチェイン
を形成する配線層の剥離により、その配線層が異物とな
って半導体基板に再付着することがなく、半導体集積回
路装置の不良の発生および歩留まり低下の要因となるこ
とがない。

【００７３】すなわち、コンタクトチェインは、その目
的から、接続孔を加工精度以下で設計する場合がある
が、このような場合、接続孔は正常に開口されず、その
ような接続孔の上部に形成された配線層が、エッチング
処理工程において剥離することがある。本来、正常に開
孔が形成されていれば、エッチング処理により剥離する
ことはないが、上記のような場合には、剥離する場合が
ある。特に、クラウン形状に電極を形成する際のクラウ
ン形状の芯部材のエッチング工程のようにエッチング量
が多い場合には、上記不具合が生じやすい。

【００７４】そこで本発明は、配線層下部に形成される
接続孔の少なくとも１つを正常に開口するに必要な開口
径とするものである。

【００７５】なお、本発明では、配線層下に形成される
接続孔のうち少なくとも一の接続孔を不純物半導体領域
以外の半導体基板の主面に接続されるものとしてもよ
い。

【００７６】このような場合には、不純物半導体領域以
外の半導体基板の主面に接続される接続孔は、不純物半
導体領域以外に接続されるため、コンタクトチェインの
抵抗値測定には寄与することはできないが、この接続孔
により確実に半導体基板に接続され、配線層はエッチン
グ工程において容易に剥離されることはない。一方、不
純物半導体領域上に開口した接続孔は全てコンタクトチ
ェインの抵抗値測定に供することができ、必要な抵抗値
を得るためのコンタクトチェインの数を少なくすること
ができる。すなわち、配線層を半導体基板に確実に接続
するための接続孔を不純物半導体領域上に形成した場合
には、これをコンタクトチェインの抵抗値測定に利用す
ることができない場合が生じ、必要な抵抗値を得るため
のコンタクトチェインの数を多くしなければならない
が、配線層を半導体基板に確実に接続するための専用の
接続孔を設ける場合には、そのような不具合が生じるこ
とがない。

【００７７】（１０）本発明の半導体集積回路装置の製
造方法は、半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に複数の不純物半導体領域を形
成する工程、（ｂ）半導体基板の主面上に絶縁膜を形成
する工程、（ｃ）少なくとも不純物半導体領域の両端部
を含む位置の絶縁膜に接続孔を開口する工程、（ｄ）半
導体基板の主面に導電膜を形成し、複数の不純物半導体
領域のうち一の不純物半導体領域と他の不純物半導体領
域とが接続孔を介して接続されるように設計された配線
層を、導電膜をパターニングすることにより形成する工
程、（ｅ）不純物半導体領域および配線層により構成さ
れるコンタクトチェインを用いて、接続孔における接続
状況を検査する工程を有し、配線層の下部に形成される
接続孔のうち、少なくとも一の接続孔の開口径を、絶縁
膜を半導体基板まで確実に開口させるに十分な開口径と
するものである。

【００７８】このような半導体集積回路装置の製造方法
によれば、配線層の剥離のないコンタクトチェインを形
成し、半導体集積回路装置の製造工程における微細なコ
ンタクト状況のモニタとすることができる。

【００７９】また、本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板の主面に複数の不純物半導体
領域を形成する工程、（ｂ）半導体基板の主面上に絶縁
膜を形成する工程、（ｃ）不純物半導体領域の一端上の
絶縁膜に半導体基板まで確実に開口されるに十分な開口
径で、また、不純物半導体領域の他端上の絶縁膜に任意
の開口径で、接続孔を形成する工程、（ｄ）半導体基板
の主面に導電膜を形成し、複数の不純物半導体領域のう
ち一の不純物半導体領域と他の不純物半導体領域とが接
続孔を介して接続されるように設計された配線層を、導
電膜をパターニングすることにより形成する工程、
（ｅ）不純物半導体領域および配線層により構成される
コンタクトチェインを用いて、接続孔における接続状況
を検査する工程を有するものとすることができる。

【００８０】このような半導体集積回路装置の製造方法
によれば、不純物半導体領域上に、配線層を確実に半導
体基板に接続するための接続孔を有するコンタクトチェ
インを形成するため、配線層の剥離がなく、かつ、微細
なコンタクト状況をモニタすることができる。

【００８１】さらに、本発明の半導体集積回路装置の製
造方法は、（ａ）半導体基板の主面に複数の不純物半導
体領域を形成する工程、（ｂ）半導体基板の主面上に絶
縁膜を形成する工程、（ｃ）不純物半導体領域以外の半
導体基板上の絶縁膜に半導体基板まで確実に開口される
に十分な開口径で、また、不純物半導体領域の両端上の
絶縁膜に任意の開口径で接続孔を形成する工程、（ｄ）
半導体基板の主面に導電膜を形成し、複数の不純物半導
体領域のうち一の不純物半導体領域と他の不純物半導体
領域とが接続孔を介して接続されるように設計され、不
純物半導体領域以外の半導体基板上の接続孔を含む配線
層を、導電膜をパターニングすることにより形成する工
程、（ｅ）不純物半導体領域および配線層により構成さ
れるコンタクトチェインを用いて、接続孔における接続
状況を検査する工程を有するものとすることができる。

【００８２】このような半導体集積回路装置の製造方法
によれば、不純物半導体領域以外の半導体基板上に、配
線層を確実に半導体基板に接続するための専用の接続孔
を有するコンタクトチェインを形成するため、配線層の
剥離がなく、かつ、微細なコンタクト状況をモニタする
ことができる。また、不純物半導体領域上に形成される
接続孔は全てコンタクトチェインの抵抗値測定に供する
ことができるため、コンタクトチェインの数を減少し、
半導体基板の占有領域を小さくすることができる。

【００８３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
る全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。

【００８４】（実施の形態１）図１（ａ）は、本発明の
一実施の形態であるＤＲＡＭの一例をそのメモリセル領
域について示した断面図であり、（ｂ）は、大面積クラ
ウン領域について示した断面図である。

【００８５】大面積クラウン形状が形成される部分は、
大面積クラウン形状の電極として利用する場合もある
が、メモリセル領域のクラウン形状電極を形成する際に
意図せず形成される場合もある。このような領域とし
て、露光時のマスク合わせに利用されるマーカ等を例示
することができる。また、大面積クラウン形状の電極と
して利用する場合は、ＴＥＧ（Test Elementary Group
e）内のパターン等を例示することができる。

【００８６】本実施の形態１のＤＲＡＭのメモリセル領
域は、半導体基板１と、半導体基板１の主面上に形成さ
れたメモリセルの選択用ＭＯＳＦＥＴと、選択用ＭＯＳ
ＦＥＴに接続される電荷蓄積用の蓄積容量素子およびビ
ット線ＢＬとを有するものである。

【００８７】半導体基板１は、例えばｐ- 形のシリコン
（Ｓｉ）単結晶からなり、その上部には、例えば二酸化
シリコン（ＳｉＯ₂ ）からなる素子分離用のフィールド
絶縁膜２が形成されている。また、半導体基板１の上部
には、ｐウェル３が形成されている。ｐウェル３には、
例えばｐ形不純物のホウ素が導入されている。

【００８８】メモリセルの選択用ＭＯＳＦＥＴは、フィ
ールド絶縁膜２で囲まれた活性領域上に形成され、１つ
の活性領域に２個の選択用ＭＯＳＦＥＴが形成されてい
る。また、選択用ＭＯＳＦＥＴは、ｐウェル３の活性領
域上に形成されたゲート絶縁膜４を介して半導体基板１
上に形成された多結晶シリコン膜５ａおよびタングステ
ンシリサイド（ＷＳｉ₂ ）膜５ｂからなるゲート電極５
と、ゲート電極５の両側のｐウェル３に互いに離間して
形成された一対のｎ形半導体領域６ａ，６ｂとを有す
る。ゲート電極５は、ＤＲＡＭのワード線ＷＬとして作
用するものであり、ｎ形半導体領域６ａ，６ｂには、例
えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されて
いる。ｎ形半導体領域６ａは、２個の選択用ＭＯＳＦＥ
Ｔに共有され、また、ｎ形半導体領域６ａ，６ｂの間に
選択用ＭＯＳＦＥＴのチャネル領域が形成される。ゲー
ト絶縁膜４は、例えばＳｉＯ₂ からなる。

【００８９】ゲート電極５（ワード線ＷＬでもある）の
上面および側面は、例えばＳｉＯ₂からなる絶縁膜７
ａ，酸化シリコン膜７ｂを介して、例えば窒化シリコン
からなるキャップ絶縁膜８およびサイドウォール９によ
り被覆されている。絶縁膜７ａ，酸化シリコン膜７ｂ
は、キャップ絶縁膜８およびサイドウォール９を形成す
る際のＷＳｉ₂ 膜５ｂを構成する金属による成膜処理装
置の汚染防止、およびキャップ絶縁膜８およびサイドウ
ォール９への熱応力の緩和のために設けられるものであ
る。

【００９０】これらのキャップ絶縁膜８は、例えばＢＰ
ＳＧ（Boro Phospho Silicate Glass)からなる層間絶縁
膜１０によって被覆されている。そして、層間絶縁膜１
０には、半導体基板１の上層部の半導体領域６ａが露出
するような接続孔１１ａおよび半導体基板１の上層部の
半導体領域６ｂが露出するような接続孔１１ｂが形成さ
れている。これら接続孔１１ａ, １１ｂの直径は、例え
ば0.３〜0.４μｍ程度である。なお、キャップ絶縁膜８
およびサイドウォール９は、接続孔１１ａおよび接続孔
１１ｂを自己整合的に開口する際のエッチングストッパ
として作用させることができる。

【００９１】層間絶縁膜１０上には、ビット線ＢＬが形
成されている。このビット線ＢＬは、多結晶シリコン膜
１２およびタングステンシリサイド（ＷＳｉ₂ ）膜１３
から構成され、接続孔１１ａを介して半導体領域６ａと
電気的に接続されている。この互いに隣接するビット線
ＢＬの間隔は、例えば0.７〜1.０μｍ程度である。

【００９２】多結晶シリコン膜１２と層間絶縁膜１０と
の間には、接続孔１１ａを形成する際にエッチングマス
クとなった多結晶シリコン膜１４が残されている。この
多結晶シリコン膜１４は、接続孔１１ａ形成時における
エッチング選択比を高くするための膜で、例えば低抵抗
ポリシリコンからなり、ビット線ＢＬの一部でもある。

【００９３】ビット線ＢＬの上面および側面は、絶縁膜
１５ａ，酸化シリコン膜１５ｂを介して、例えばＳｉＯ
₂ からなるキャップ絶縁膜１６およびサイドウォール１
７によって被覆されている。さらに、このキャップ絶縁
膜１６およびサイドウォール１７は、窒化シリコン膜１
８によって被覆されている。この窒化シリコン膜１８
は、キャパシタ１９を形成した後の下地の絶縁膜を除去
する際にエッチングストッパとして機能する膜である。

【００９４】このビット線ＢＬの上層には、円筒形のク
ラウン形状を有するキャパシタ１９が形成されている。
キャパシタ１９は、低抵抗ポリシリコンからなり、接続
孔１１ｂを介して半導体領域６ｂに接続される第１電極
である多結晶シリコン膜２０ａおよび半導体基板１に対
して垂直方向に立設された第２電極である多結晶シリコ
ン膜２０ｂからなるキャパシタ電極２０と、例えば窒化
シリコン膜上にＳｉＯ₂ 膜が堆積されて形成されている
キャパシタ絶縁膜２１と、例えば低抵抗ポリシリコンか
らなり、所定の配線と電気的に接続されているプレート
電極２２とから構成される。

【００９５】一方、大面積クラウン領域は、半導体基板
１のｐウェル３上に形成されたゲート絶縁膜４、層間絶
縁膜１０および窒化シリコン膜１８に開口した接続孔２
３を介して半導体基板１に接続される多結晶シリコン膜
２４と、その多結晶シリコン膜２４上に形成される酸化
シリコン膜２５と、その酸化シリコン膜２５を覆うよう
に形成される多結晶シリコン膜２６とから主に構成され
るものである。

【００９６】接続孔２３は、接続孔１１ｂと同時に形成
されるものであるが、その開口径は、接続孔１１ｂより
も大きく、酸化シリコン膜２５の膜厚の２倍以上を有す
るものである。したがって、酸化シリコン膜２５の表面
には、接続孔２３の段差に起因する段差２７が形成され
る。段差２７は、多結晶シリコン膜２６の表面にも同様
に形成される。このような段差２７が存在する場合に
は、後に説明する多結晶シリコン膜２０ｂの形成工程に
おいて、段差２７の部分に多結晶シリコン膜２６の側壁
が形成されることとなるが、本発明においては、そのよ
うな側壁を形成せず、多結晶シリコン膜２６を、酸化シ
リコン膜２５の表面において連続した膜とするものであ
る。これにより、酸化シリコン膜１５ｂと同時に形成さ
れるクラウン形状の芯部材のエッチング工程において、
酸化シリコン膜１５ｂのエッチングを防止し、多結晶シ
リコン膜２６の剥離を防止するものである。この結果、
多結晶シリコン膜２６の剥離に起因する異物の発生を抑
制し、半導体集積回路装置の歩留まりを向上することが
できる。

【００９７】なお、酸化シリコン膜２５は、クラウン形
状のキャパシタ電極２０の形成工程において形成される
クラウン形状の芯部材となる酸化シリコン膜の形成と同
時に形成されるものである。また、多結晶シリコン膜２
６は、第２電極となる多結晶シリコン膜２０ｂと同時に
形成されるものである。

【００９８】また、多結晶シリコン膜２６上には、メモ
リセル領域のキャパシタ１９の構造と同様に、キャパシ
タ絶縁膜２１およびプレート電極２２が形成されてい
る。

【００９９】次に、前記ＤＲＡＭの製造方法について、
図２〜図１６を用いて説明する。

【０１００】まず、図２に示すように、ｐ- 形シリコン
単結晶からなる半導体基板１の表面に熱酸化処理を施し
て、酸化シリコン膜２８を形成した後、窒化シリコン膜
２９をＣＶＤ法により堆積する。上記酸化シリコン膜の
厚さは、例えば１３ｎｍであり、上記窒化シリコン膜の
厚さは、例えば１４０ｎｍである。

【０１０１】次に、フォトレジストをマスクにして、後
にフィールド絶縁膜２が形成される半導体基板１上に位
置する窒化シリコン膜２９をエッチングする。次いで、
上記フォトレジストを除去した後に、図３に示すよう
に、このパターニングされた窒化シリコン膜２９をマス
クにして選択酸化を行うことにより、半導体基板１の主
面に素子分離用のフィールド絶縁膜２を形成する。この
フィールド絶縁膜２は、酸化シリコン膜であり、その膜
厚は約４００ｎｍである。

【０１０２】次に、窒化シリコン膜２９を熱リン酸溶液
により除去した後、フォトレジストをマスクにして、ｎ
形不純物（例えばリン（Ｐ))をイオン注入により半導体
基板１のメモリセルアレイの形成領域に導入し、次い
で、上記フォトレジストを除去した後に、半導体基板１
に熱拡散処理を施すことによりｐウェル３を形成する。

【０１０３】次に、半導体基板１の表面をフッ酸溶液で
エッチングして、酸化シリコン膜２８を除去した後に、
半導体基板１の表面に厚さ約１０ｎｍの酸化シリコン膜
（図示せず）を形成する。次いで、チャネル領域７での
不純物濃度を最適化して、所望するメモリセル選択用Ｍ
ＩＳＦＥＴのしきい値電圧を得るために、ｐウェル３の
活性領域の主面にｐ形不純物（例えば、フッ化ボロン
（ＢＦ₂)) をイオン注入する。

【０１０４】次に、図４に示すように、半導体基板１の
表面をフッ酸溶液でエッチングして上記酸化シリコン膜
を除去した後に、半導体基板１の表面にメモリセル選択
用ＭＩＳＦＥＴのゲート絶縁膜４を形成する。このゲー
ト絶縁膜４は熱酸化法で形成され、その膜厚は約９ｎｍ
である。

【０１０５】次に、図５に示すように、半導体基板１の
全面にＰが導入された多結晶シリコン膜５ａおよびＷＳ
ｉ₂ 膜５ｂを順次堆積する。多結晶シリコン膜５ａおよ
びＷＳｉ₂ 膜５ｂはＣＶＤ法で形成され、これらの膜厚
は、例えばそれぞれ７０ｎｍおよび１５０ｎｍである。
次に、ＷＳｉ₂ 膜５ｂ上に酸化シリコン膜からなる絶縁
膜７ａおよび窒化シリコン膜からなるキャップ絶縁膜８
を順次堆積する。絶縁膜７ａおよびキャップ絶縁膜８は
ＣＶＤ法で形成され、これらの膜厚は、例えばそれぞれ
１０ｎｍおよび２００ｎｍである。

【０１０６】次に、図６に示すように、フォトレジスト
をマスクにして、キャップ絶縁膜８、絶縁膜７ａ、ＷＳ
ｉ₂ 膜５ｂおよび多結晶シリコン膜５ａからなる積層膜
を順次エッチングすることにより、多結晶シリコン膜５
ａおよびＷＳｉ₂ 膜５ｂからなるメモリセル選択用ＭＩ
ＳＦＥＴのゲート電極５を形成する。

【０１０７】次に、上記フォトレジストを除去した後、
半導体基板１に熱酸化処理を施すことにより、ゲート電
極５を構成する多結晶シリコン膜５ａおよびＷＳｉ₂ 膜
５ｂの側壁に薄い酸化シリコン膜７ｂを形成する。

【０１０８】次に、図７に示すように、上記積層膜をマ
スクにしてｐウェル３の主面にｎ形不純物（例えば、
Ｐ）をイオン注入し、このｎ形不純物を引き伸ばし拡散
することにより、メモリセル選択用ＭＩＳＦＥＴのｎ形
の半導体領域（ソース領域、ドレイン領域）を形成す
る。

【０１０９】ｎ形の半導体領域は、活性領域の中央部に
位置する半導体領域６ａとメモリセル選択用ＭＩＳＦＥ
Ｔのチャネル領域７を挟んで、活性領域の両端部に位置
する半導体領域６ｂに区分される。上記半導体領域６ａ
には後にビット線ＢＬが接続され、上記半導体領域６ｂ
には後に情報蓄積用容量素子の蓄積電極ＳＮが接続され
る。

【０１１０】その後、半導体基板１上にＣＶＤ法により
堆積された窒化シリコン膜（図示せず）をＲＩＥ（Reac
tive Ion Etching）などの異方性エッチングでエッチン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極５
の側壁にサイドウォール９を形成する。

【０１１１】なお、メモリセル選択用ＭＩＳＦＥＴのゲ
ート電極５上のキャップ絶縁膜８およびゲート電極５の
側壁の窒化シリコン膜からなるサイドウォール９は、ゲ
ート電極５とその上層に形成される導電層とを電気的に
分離するために設けられる。また、ゲート電極５上の絶
縁膜７ａは、ゲート電極５とその上に位置するキャップ
絶縁膜８とを接触させないために設けられ、酸化シリコ
ン膜７ｂは、ゲート電極５と窒化シリコン膜からなるサ
イドウォール９とを接触させないために設けられる。

【０１１２】このサイドウォール９を形成した後、ｐウ
ェル３の主面に前記ｎ形不純物（Ｐ）よりも高濃度に砒
素（Ａｓ）をイオン注入することにより、メモリセル選
択用ＭＩＳＦＥＴのソース領域、ドレイン領域をＬＤＤ
（Lightly Doped Drain)構造としてもよい。

【０１１３】次に、図８に示すように、半導体基板１上
に酸化シリコン膜からなる層間絶縁膜１０をＣＶＤ法で
堆積した後、例えば、化学的機械研磨（Chemical Mecha
nical Polishing ；ＣＭＰ）法によって前記層間絶縁膜
１０を平坦化し、次いで、Ｐが導入された多結晶シリコ
ン膜１４を半導体基板１上に堆積する。その後、フォト
レジストをマスクにして多結晶シリコン膜１４、層間絶
縁膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次
エッチングすることにより、メモリセル選択用ＭＩＳＦ
ＥＴの一方の半導体領域６ａ上に接続孔１１ａを形成す
る。

【０１１４】次に、上記フォトレジストを除去した後、
半導体基板１上にＰが導入された多結晶シリコン膜１２
およびＷＳｉ₂ 膜１３をＣＶＤ法で順次堆積し、続い
て、ＷＳｉ₂ 膜１３の上に酸化シリコン膜からなる絶縁
膜１５ａおよびキャップ絶縁膜１６を順次堆積する。

【０１１５】その後、図９に示すように、フォトレジス
トをマスクにして、キャップ絶縁膜１６、絶縁膜１５
ａ、ＷＳｉ₂ 膜１３および多結晶シリコン膜１２からな
る積層膜、および多結晶シリコン膜１４を順次エッチン
グすることにより、多結晶シリコン膜１４、多結晶シリ
コン膜１２およびＷＳｉ₂ 膜１３からなるビット線ＢＬ
を形成する。ビット線ＢＬは、接続孔１１ａを通じてメ
モリセル選択用ＭＩＳＦＥＴの一方の半導体領域６ａに
接続されている。

【０１１６】次に、上記フォトレジストを除去した後、
半導体基板１に熱酸化処理を施すことによリ、ビット線
ＢＬを構成する多結晶シリコン膜１４、多結晶シリコン
膜１２およびＷＳｉ₂ 膜１３の側壁に薄い酸化シリコン
膜１５ｂを形成する。

【０１１７】次に、図１０に示すように、半導体基板１
上にＣＶＤ法で堆積された酸化シリコン膜（図示せず）
をＲＩＥなどの異方性エッチングでエッチングして、ビ
ット線ＢＬの側壁にサイドウォール１７を形成する。そ
の後、半導体基板１上に窒化シリコン膜１８をＣＶＤ法
で堆積する。

【０１１８】次に、図１１（ａ）に示すように、半導体
基板１上に酸化シリコン膜からなる層間絶縁膜３０をＣ
ＶＤ法で堆積した後、この層間絶縁膜３０の表面を、例
えばＣＭＰ法によって平坦化し、次いで、半導体基板１
上にＰが導入された多結晶シリコン膜３１をＣＶＤ法で
堆積し、フォトレジストをマスクにして多結晶シリコン
膜３１、層間絶縁膜３０、窒化シリコン膜１８、層間絶
縁膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次
エッチングすることにより、メモリセル選択用ＭＩＳＦ
ＥＴの他方の半導体領域６ｂの上に接続孔１１ｂを形成
する。

【０１１９】このとき、図１１（ｂ）に示すように、大
面積クラウン領域においても、フォトレジストをマスク
にして多結晶シリコン膜３１、層間絶縁膜３０、窒化シ
リコン膜１８、層間絶縁膜１０およびゲート絶縁膜４と
同一層の絶縁膜が順次エッチングされ、接続孔２３が形
成される。接続孔２３は、接続孔１１ｂよりもその径が
大きいものである。

【０１２０】次に、図１２に示すように、上記フォトレ
ジストを除去した後、半導体基板１上にＰが導入された
多結晶シリコン膜２０ａおよび酸化シリコン膜２５をＣ
ＶＤ法で順次堆積する。上記多結晶シリコン膜２０ａは
接続孔１１ｂ内および接続孔２３内にも堆積されて、メ
モリセル選択用ＭＩＳＦＥＴの他方の半導体領域６ｂお
よび大面積クラウン領域における半導体基板１のｐウェ
ル３に接続されている。また、メモリセル領域において
は、酸化シリコン膜２５は接続孔１１ｂ内に完全に埋め
込まれているが、大面積クラウン領域においては、酸化
シリコン膜２５は接続孔２３を埋め込むには至らない。
これは、接続孔２３の開口径が、酸化シリコン膜２５の
膜厚の２倍以上であるためであり、このため、その内側
に段差２７を生じることとなる。

【０１２１】次に、図１３に示すように、フォトレジス
トをマスクにして、酸化シリコン膜２５をエッチング
し、続いて多結晶シリコン膜２０ａおよび多結晶シリコ
ン膜３１を順次エッチングする。加工された多結晶シリ
コン膜２０ａおよび多結晶シリコン膜３１は、メモリセ
ル領域においては情報蓄積用容量素子の蓄積電極ＳＮの
一部を形成する。

【０１２２】次に、上記フォトレジストを除去した後、
図１４に示すように、多結晶シリコン膜３２を半導体基
板１上にＣＶＤ法で堆積する。このとき、メモリセル領
域においては、接続孔１１ｂが酸化シリコン膜２５によ
り完全に埋め込まれているため、段差部についての多結
晶シリコン膜３２はクラウン形状の側壁となる部分にの
み形成されているが、大面積クラウン領域においては、
クラウン形状の側壁だけでなく、段差２７の部分にも多
結晶シリコン膜３２が形成される。このような状況で多
結晶シリコン膜３２を異方性エッチングすれば、段差２
７に多結晶シリコン膜３２の側壁が形成され、後に異物
となる問題を生じる。

【０１２３】そこで、本発明では、図１５に示すよう
に、大面積クラウン領域にのみ、フォトレジスト３３を
設け、これをマスクとして、多結晶シリコン膜３２の異
方性エッチングを行う。これにより、大面積クラウン領
域においては、酸化シリコン膜２５が、多結晶シリコン
膜３２により覆われた状態が保持され、段差２７の部分
で多結晶シリコン膜３２の側壁を形成することがない。
一方、メモリセル領域においては、多結晶シリコン膜３
２を異方性エッチングすることにより、酸化シリコン膜
２５の段差部分に多結晶シリコン膜３２の側壁である第
２電極（多結晶シリコン膜２０ｂ）が形成される。

【０１２４】次いで、図１６に示すように、例えば、フ
ッ酸溶液を用いたウエットエッチングにより酸化シリコ
ン膜２５および層間絶縁膜３０を除去して、多結晶シリ
コン膜２０ａ、多結晶シリコン膜２０ｂおよび多結晶シ
リコン膜３１からなるクラウン形状のキャパシタ電極２
０を形成する。このとき、大面積クラウン領域において
は、酸化シリコン膜２５は多結晶シリコン膜２４、多結
晶シリコン膜３２および多結晶シリコン膜３１により完
全に囲まれているため、前記エッチング処理により除去
されることがない、この結果、多結晶シリコン膜３２が
剥離して異物となり不良を発生することがない。

【０１２５】最後に、窒化シリコン膜（図示せず）をＣ
ＶＤ法で半導体基板１上に堆積し、続いて、酸化処理を
施すことにより、窒化シリコン膜の表面に酸化シリコン
膜を形成して、酸化シリコン膜および窒化シリコン膜か
らなるキャパシタ絶縁膜２１を蓄積電極ＳＮの表面に形
成する。その後、半導体基板１上に多結晶シリコン膜
（図示せず）をＣＶＤ法で堆積し、この多結晶シリコン
膜をフォトレジストをマスクにしてエッチングすること
により、プレート電極２２を形成して、図１に示すＤＲ
ＡＭがほぼ完成する。

【０１２６】なお、メタル配線等については、公知の技
術を用いることができるため説明を省略する。

【０１２７】本実施の形態１のＤＲＡＭによれば、大面
積クラウン領域において異物の発生に原因となる多結晶
シリコン膜３２の剥離を抑制することができる。その結
果、ＤＲＡＭの不良を低減し、歩留まりを向上すること
ができる。

【０１２８】なお、本実施の形態１において、フォトレ
ジスト３３は、ネガ形のフォトレジストとすることがで
きる。この場合、メモリセル領域でのレジスト残りによ
る不良の発生を抑制することができる。すなわち、ポジ
形のフォトレジストを用いると、メモリセル領域では、
その集積度が高く、また、クラウン形状のような立体構
造を有するため、クラウン形状の底部において露光光が
十分に到達せず、露光不良を発生する恐れがある。しか
しながら、ネガ形のフォトレジストを用いると、集積度
の低い大面積クラウン領域に露光されるため、このよう
な露光不良の発生が低くなる。

【０１２９】また、本実施の形態１において、半導体基
板１のウェハ周辺部分にもフォトレジスト３３を形成
し、これをマスクとして多結晶シリコン膜３２のエッチ
ングをすることができる。この場合には、その次工程で
ある酸化シリコン膜２５のウェットエッチングの際に、
ウェハ周辺部からの前工程における残渣物の剥離を抑制
し、異物による不良の発生を低減することができる。す
なわち、前工程において形成されたウェハ周辺部の残渣
物を、多結晶シリコン膜３２をそれらの最上層に形成す
ることにより、酸化シリコン膜２５のウェットエッチン
グの際のハードマスクとして作用させ、前記ウェットエ
ッチングの工程中での残渣の剥離を防止するものであ
る。この結果、ＤＲＡＭの不良の低減と、歩留まりの向
上を実現することができる。

【０１３０】さらに、前記ウェットエッチングのにより
酸化シリコン膜２５をエッチングする工程に代えて、ス
ピンエッチャーを用いて酸化シリコン膜２５をエッチン
グする工程とすることができる。このような場合には、
ウェハ周辺部の残渣が剥離しても、エッチング液はウェ
ハ周辺部から内部に拡散することはないので、エッチン
グ液中の浮遊した異物がウェハ中心部に再付着すること
を防止することができる。異物の多くがウェハ周辺部か
ら発生している場合には特に有効である。また、スピン
エッチャーによるエッチング処理では、常に新しいエッ
チング液が供給されるため、エッチング液内に浮遊して
いる異物が再付着するという事態が起こらない。この結
果、半導体集積回路装置の不良を低減し、歩留まりを向
上することができる。

【０１３１】（実施の形態２）図１７（ａ）は、本発明
の他の実施の形態であるＤＲＡＭの一例をそのメモリセ
ル領域について示した断面図であり、（ｂ）は、大面積
クラウン領域について示した断面図である。

【０１３２】メモリセル領域については、実施の形態１
と同様であるため説明を省略する。

【０１３３】本実施の形態２のＤＲＡＭの大面積クラウ
ン領域には、半導体基板１のｐウェル３上に、ゲート絶
縁膜４と同一の層として形成される酸化シリコン膜３
４、層間絶縁膜１０、窒化シリコン膜１８および層間絶
縁膜３０に開口された複数の接続孔３５が形成され、層
間絶縁膜３０上に、接続孔３５を介してｐウェル３に接
続される大面積クラウン容量３６が形成されている。

【０１３４】接続孔３５は、メモリセル領域の接続孔１
１ｂと同程度の開口径を有するものである。

【０１３５】大面積クラウン容量３６は、接続孔３５を
介してｐウェル３に接続される多結晶シリコン膜３７、
接続孔３５の開口時にハードマスクとして使用される多
結晶シリコン膜３１およびクラウン形状の側面となる多
結晶シリコン膜３８からなる大面積クラウン電極３６ａ
と、キャパシタ絶縁膜２１と、多結晶シリコン膜からな
るプレート電極２２とで構成されている。

【０１３６】本実施の形態２の大面積クラウン容量３６
は、実施の形態１の大面積クラウンとは異なり、容量素
子として利用できるものである。この場合、接続孔３５
の下部のｐウェル３には図示しないが不純物拡散領域を
設ける必要がある。

【０１３７】次に、本実施の形態２のＤＲＡＭの製造方
法について、図１８〜図２１を用いて説明する。

【０１３８】選択ＭＯＳＦＥＴの製造工程、ビット線Ｂ
Ｌおよびビット線ＢＬを覆う層間絶縁膜３０および多結
晶シリコン膜３１の形成までは実施の形態１と同様であ
るので説明を省略する。

【０１３９】図１８に示すように、フォトレジストをマ
スクにして多結晶シリコン膜３１、層間絶縁膜３０、窒
化シリコン膜１８、層間絶縁膜１０およびゲート絶縁膜
４と同一層の酸化シリコン膜３４を順次エッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴの他方の半
導体領域６ｂの上に接続孔１１ｂおよび接続孔３５を形
成する。このとき、接続孔３５は、接続孔１１ｂと同程
度の開口径で開口する。

【０１４０】次に、図１９に示すように、上記フォトレ
ジストを除去した後、半導体基板１上にＰが導入された
多結晶シリコン膜３７をＣＶＤ法で堆積する。上記多結
晶シリコン膜３７は接続孔１１ｂ内および接続孔３５内
にも堆積されて、メモリセル選択用ＭＩＳＦＥＴの他方
の半導体領域６ｂおよび大面積クラウン領域における半
導体基板１のｐウェル３に接続されている。

【０１４１】次に、図２０に示すように、酸化シリコン
膜３９を半導体基板１の全面に堆積し、フォトレジスト
をマスクにして、酸化シリコン膜３９、多結晶シリコン
膜３７および多結晶シリコン膜３１をエッチングし、さ
らに半導体基板１の全面に多結晶シリコン膜４０を堆積
する。このとき、メモリセル領域および大面積クラウン
領域において、酸化シリコン膜３９は接続孔１１ｂおよ
び接続孔３５内に完全に埋め込まれる。これは、接続孔
３５の開口径が、酸化シリコン膜２５の膜厚の２倍以下
であるためであり、このため、酸化シリコン膜３９に
は、クラウン形状の側面となる段差を除き段差２７を生
じることがない。

【０１４２】次に、図２１に示すように、多結晶シリコ
ン膜４０を異方性エッチングし、クラウン形状の電極の
側面となる多結晶シリコン膜２０ｂおよび多結晶シリコ
ン膜３８を形成する。このとき、酸化シリコン膜３９の
表面はメモリセル領域のみならず大面積クラウン領域に
おいても平坦であるため、酸化シリコン膜３９の表面に
エッチング残りを生じることがない。

【０１４３】次いで、例えば、フッ酸溶液を用いたウェ
ットエッチングにより酸化シリコン膜３９および層間絶
縁膜３０を除去して、クラウン形状のキャパシタ電極２
０および大面積クラウン電極３６ａを形成する。この後
の工程については実施の形態１と同様であるため説明を
省略する。

【０１４４】本実施の形態２では、前記ウェットエッチ
ングの処理の際、酸化シリコン膜３９の表面にエッチン
グ残りが存在しないため、異物を発生することなく、Ｄ
ＲＡＭの不良を低減し、歩留まりを向上することができ
る。

【０１４５】なお、本実施の形態２においても、実施の
形態１と同様にウェハ周辺部にレジストを設けて前記ウ
ェットエッチングを行ってもよい。

【０１４６】また、前記ウェットエッチングに代えてス
ピンエッチャーを用いたエッチング処理としてもよいこ
とは実施の形態１と同様である。

【０１４７】（実施の形態３）図２２（ａ）は、本発明
のさらに他の実施の形態であるＤＲＡＭの一例をそのメ
モリセル領域について示した断面図であり、（ｂ）は、
大面積クラウン領域について示した断面図である。

【０１４８】メモリセル領域については、実施の形態１
と同様であるため説明を省略する。

【０１４９】本実施の形態３のＤＲＡＭの大面積クラウ
ン領域には、半導体基板１のｐウェル３上に、ゲート絶
縁膜４と同一の層として形成される酸化シリコン膜３
４、層間絶縁膜１０、窒化シリコン膜１８に開口された
単一かつ大口径の接続孔４１が形成され、接続孔４１を
介してｐウェル３に接続される大面積クラウン容量４２
が形成されている。

【０１５０】大面積クラウン容量４２は、接続孔３５を
介してｐウェル３に接続される多結晶シリコン膜４３、
接続孔３５の開口時にハードマスクとして使用される多
結晶シリコン膜３１およびクラウン形状の側面となる多
結晶シリコン膜３８からなる大面積クラウン電極と、キ
ャパシタ絶縁膜２１と、多結晶シリコン膜からなるプレ
ート電極２２とで構成されている。

【０１５１】本実施の形態３の大面積クラウン容量３６
は、実施の形態２と同様に、容量素子として利用できる
ものである。この場合、接続孔４１の下部のｐウェル３
には図示しないが不純物拡散領域を設ける必要がある。

【０１５２】次に、本実施の形態３のＤＲＡＭの製造方
法について、図２３および図２４を用いて説明する。

【０１５３】選択ＭＯＳＦＥＴの製造工程、ビット線Ｂ
Ｌおよびビット線ＢＬを覆う層間絶縁膜３０、多結晶シ
リコン膜３１および接続孔４１の開口工程までは実施の
形態１と同様であるので説明を省略する。ただ、接続孔
４１は、接続孔１１ｂと同程度の開口径で開口する必要
はなく、単一の大きな口径を有する接続孔として開口す
れば十分である。

【０１５４】図２３に示すように、半導体基板１上にＰ
が導入された多結晶シリコン膜４３および酸化シリコン
膜４４をＣＶＤ法で堆積する。多結晶シリコン膜４３は
接続孔１１ｂ内および接続孔４１内にも堆積されて、メ
モリセル選択用ＭＩＳＦＥＴの他方の半導体領域６ｂお
よび大面積クラウン領域における半導体基板１のｐウェ
ル３に接続されている。また、酸化シリコン膜４４は、
大面積クラウン領域における接続孔４１においても、そ
の表面は平坦な形状を有している。このような段差の埋
め込み性に優れた酸化シリコン材料としては、ＰＳＧ、
ＢＳＧ、ＢＰＳＧあるいはＳＯＧ等を例示することがで
きる。

【０１５５】次に、フォトレジストをマスクにして、酸
化シリコン膜４４、多結晶シリコン膜４３および多結晶
シリコン膜３１をエッチングし、さらに多結晶シリコン
膜を全面に堆積して異方性エッチングを行えば、図２４
に示すように、クラウン形状の側面である多結晶シリコ
ン膜２０ｂおよび多結晶シリコン膜３８を形成すること
ができる。このとき、平坦性に優れた酸化シリコン膜４
４を用いるため、多結晶シリコン膜２０ａおよび多結晶
シリコン膜３８の形成の際の異方性エッチングにおい
て、酸化シリコン膜４４の表面にエッチング残りを形成
することがない。その結果、次工程であるウェットエッ
チングの際に異物を発生せず、ＤＲＡＭの不良を低減
し、歩留まりを向上できる。

【０１５６】ウェットエッチング以降の工程について
は、実施の形態２と同様であるため説明を省略する。

【０１５７】なお、本実施の形態３において、酸化シリ
コン膜４４の平坦性が十分でない場合であっても、図２
５に示すように、酸化シリコン膜４４の最低高さがクラ
ウン形状の深さを確保するに十分な高さとなるように、
酸化シリコン膜４４を厚く堆積し、その後ＣＭＰ等の平
坦化技術を用いて、酸化シリコン膜４４を平坦化し、図
２４のような形状としてもよい。さらに、平坦化技術
は、ＣＭＰに限らず、バイアススパッタ等を利用したエ
ッチバック法を用いてもよい。

【０１５８】また、前記ウェットエッチングに代えてス
ピンエッチャーを用いたエッチング処理としてもよいこ
とは実施の形態１と同様である。

【０１５９】（実施の形態４）図２６（ａ）は、本発明
の一実施の形態である半導体集積回路装置の配線部分に
ついて示した上面図であり、図２６（ｂ）は、そのｂ−
ｂ断面図である。

【０１６０】本実施の形態４の半導体集積回路装置は、
半導体基板１上に形成された下層配線４５と、下層配線
４５を覆う層間絶縁膜４６と、下層配線４５上の層間絶
縁膜４６の上層に形成された上層配線４７と、上層配線
４７を覆う絶縁膜４８とを含むものである。

【０１６１】また、上層配線４７の端辺４９ａは、下層
配線４５の端辺４９ｂの真上から配線の内側に形成され
ているものである。すなわち、上層配線４７の幅が下層
配線４５の幅より狭く、上層配線４７と下層配線４５の
中心位置を揃えて形成されているものである。

【０１６２】このような半導体集積回路装置によれば、
上層配線４７と下層配線４５の端辺をずらせた位置に形
成しているため、上層配線４７および下層配線４５によ
り形成される絶縁膜４８の段差５０をなだらかにするこ
とができる。その結果、上層配線４７の形成後にクラウ
ン形状の側壁を形成する場合のように、側壁を設ける段
差を意図的に形成し、この段差に側壁を形成した後、そ
の段差を構成していた被膜を除去するような場合であっ
ても、意図しない段差に形成される側壁を構成する被膜
のエッチング残りを発生せず、そのようなエッチング残
りに起因する異物を発生することがない。この結果、半
導体集積回路装置の不良を低減し、歩留まりを向上する
ことができる。

【０１６３】比較として、下層配線と上層配線との端辺
を揃えた場合の断面図を図２７に示す。このような場合
に形成される段差５１は、図２６の段差５０に比較して
急峻となり、この段差５１の部分に前記のような側壁の
エッチング残りが形成されやすくなる。対して、本実施
の形態４の場合、段差５０がなだらかであるためエッチ
ング残りが発生しにくいことは前記のとおりである。

【０１６４】なお、本実施の形態４において、下層配線
４５をＤＲＡＭのワード線ＷＬ、上層配線４７をＤＲＡ
Ｍのビット線ＢＬとすることができる。このような場合
には、クラウン形状の蓄積容量電極の形成の際に発生す
るエッチング残りの対策に適用することができる。

【０１６５】また、本発明は、図２８に示すように、上
層配線４７を下層配線４５上で終端するような場合にも
適用することができる。このような場合においても、絶
縁膜４８の段差５０は、上層配線４７の端辺を下層配線
４５の端辺の直上からずらせた位置に形成しているた
め、なだらかな形状を有するものとなっている。この結
果、段差５０の近傍にはエッチング残りは形成され難
く、異物の発生を抑制することができる。

【０１６６】さらに、本発明は、図２９に示すように、
上層配線４７のパッドを下層配線４５のパッド上で終端
するような場合にも適用することができる。このような
場合においても、絶縁膜４８の段差５０は、上層配線４
７の端辺を下層配線４５の端辺の直上からずらせた位置
に形成しているため、なだらかな形状を有するものとな
っている。この結果、段差５０の近傍にはエッチング残
りは形成され難く、異物の発生を抑制することができ
る。

【０１６７】（実施の形態５）図３０（ａ）は、本発明
の他の実施の形態である半導体集積回路装置のコンタク
トチェイン領域について示した上面図であり、図３０
（ｂ）は、そのｂ−ｂ断面図を示す。

【０１６８】本実施の形態５のコンタクトチェインは、
半導体基板１の主面に形成されたフィールド絶縁膜２に
囲まれた活性領域に、不純物半導体領域５２を有し、半
導体基板１の主面上に形成された層間絶縁膜５３に開口
した第１の接続孔５４と第２の接続孔５５を介して導電
膜５６により隣接する不純物半導体領域５２間を接続す
るものであり、導電膜５６と不純物半導体領域５２とが
チェイン状に多数接続されているものである。また、接
続孔５４の開口径は任意の開口径であり図３０において
は小さな開孔として表しているが、接続孔５５は、半導
体基板１の表面である不純物半導体領域５２に確実に接
続されるに十分な開口径を有するものである。

【０１６９】このようなコンタクトチェインによれば、
導電膜５６を接続孔５５を介して、確実に半導体基板１
に付着させることができるため、コンタクトチェイン形
成後に、エッチング量が多く、また長時間のエッチング
処理に曝されるような状況であっても、導電膜５６が容
易に剥離されることがなく、剥離した導電膜５６が異物
となることによる不良の発生を防止し、半導体集積回路
装置の歩留まりを向上させることができる。

【０１７０】すなわち、コンタクトチェインの本来の目
的として、コンタクトが正常になされているか否かを検
証するための開口径の小さな接続孔を形成する必要があ
るが、導電膜５６の下部に形成される接続孔が、その口
径の小さなものばかりである時は、導電膜５６が全く半
導体基板１に接続されていない状況を生じることとな
る。このような状況は、コンタクトチェインの目的から
必然的に生じるものではあるが、前記のような剥離の原
因となる不具合を生じることにもなる。本発明は、コン
タクトチェインの本来の目的を開口径は任意の開口径を
有する接続孔５４により達成し、同時に、剥離による不
具合を半導体基板１に確実に接続するに必要な開口径を
有する接続孔５５により対処するものである。

【０１７１】また、本実施の形態５のコンタクトチェイ
ンを有する半導体集積回路装置の製造方法においては、
公知の方法により、半導体基板１状にフィールド絶縁膜
２および不純物半導体領域５２を形成し、層間絶縁膜５
３を堆積した後、接続孔５４，５５を開口して導電膜５
６となる薄膜を堆積後、前記薄膜をエッチングして導電
膜５６を形成することができる。さらにこのコンタクト
チェインを用いて、半導体集積回路装置の製造工程にお
けるコンタクト状況のプロセスモニタとすることができ
る。このような場合、十分小さな開口径の開孔を接続孔
５４に適用して、プロセスモニタとしての感度を確保し
つつ、導電膜５６の剥離の発生がないように対処するこ
とができる。これにより、プロセスモニタとしての性能
を損なうことなく異物の発生を防止して、半導体集積回
路装置の不良の低減と歩留まりの向上を図ることができ
る。

【０１７２】なお、本実施の形態５のコンタクトチェイ
ンは、図３１に示すように、導電膜５６の下部に任意の
開孔径を有する接続孔５４を二つ設け、さらに、不純物
半導体領域５２に接続されないが、フィールド絶縁膜２
に確実に接続されるに十分な開口径を有する接続孔５５
を有するものとしてもよい。このような場合には、コン
タクトチェインとしての機能は二つの接続孔５４により
実現し、導電膜５６の剥離を防止する機能は接続孔５５
により実現できるため、コンタクトチェインの抵抗値測
定に必要な長さを前記の場合に比較して半分にすること
ができる。すなわち、不純物半導体領域５２に接続され
る二つの接続孔をともにコンタクトチェインの抵抗値測
定に供し、かつ、導電膜５６の剥離を防止して、半導体
集積回路装置の不良の低減と歩留まりの向上を図ること
ができる。

【０１７３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１７４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１７５】本発明によれば、半導体集積回路装置の不
良を低減して歩留まりを向上することができる。

【０１７６】また、歩留まりを向上の結果、開発初期段
階での歩留まりの確保ができ、様々なプロセスの検討が
可能となり、開発期間の短縮を図ることができる。

【０１７７】さらに、その結果、メモリセルサイズの縮
小化が行え、以後のセルサイズ縮小の要求に対しても十
分なシュリンク性を確保することができる。

【０１７８】これらの効果により、半導体集積回路装置
の製品競争力を高揚することができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の一実施の形態であるＤＲＡ
Ｍの一例をそのメモリセル領域について示した断面図で
あり、（ｂ）は、大面積クラウン領域について示した断
面図である。

【図２】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図９】本発明の一実施の形態であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図１０】本発明の一実施の形態であるＤＲＡＭの一例
を工程順に示した断面図である。

【図１１】（ａ）は、本発明の一実施の形態であるＤＲ
ＡＭの製造工程の一例をそのメモリセル領域について示
した断面図であり、（ｂ）は、大面積クラウン領域につ
いて示した断面図である。

【図１２】（ａ）は、本発明の一実施の形態であるＤＲ
ＡＭの製造工程の一例をそのメモリセル領域について示
した断面図であり、（ｂ）は、大面積クラウン領域につ
いて示した断面図である。

【図１３】（ａ）は、本発明の一実施の形態であるＤＲ
ＡＭの製造工程の一例をそのメモリセル領域について示
した断面図であり、（ｂ）は、大面積クラウン領域につ
いて示した断面図である。

【図１４】（ａ）は、本発明の一実施の形態であるＤＲ
ＡＭの製造工程の一例をそのメモリセル領域について示
した断面図であり、（ｂ）は、大面積クラウン領域につ
いて示した断面図である。

【図１５】（ａ）は、本発明の一実施の形態であるＤＲ
ＡＭの製造工程の一例をそのメモリセル領域について示
した断面図であり、（ｂ）は、大面積クラウン領域につ
いて示した断面図である。

【図１６】（ａ）は、本発明の一実施の形態であるＤＲ
ＡＭの製造工程の一例をそのメモリセル領域について示
した断面図であり、（ｂ）は、大面積クラウン領域につ
いて示した断面図である。

【図１７】（ａ）は、本発明の他の実施の形態であるＤ
ＲＡＭの一例をそのメモリセル領域について示した断面
図であり、（ｂ）は、大面積クラウン領域について示し
た断面図である。

【図１８】（ａ）は、本発明の他の実施の形態であるＤ
ＲＡＭの製造工程の一例をそのメモリセル領域について
示した断面図であり、（ｂ）は、大面積クラウン領域に
ついて示した断面図である。

【図１９】（ａ）は、本発明の他の実施の形態であるＤ
ＲＡＭの製造工程の一例をそのメモリセル領域について
示した断面図であり、（ｂ）は、大面積クラウン領域に
ついて示した断面図である。

【図２０】（ａ）は、本発明の他の実施の形態であるＤ
ＲＡＭの製造工程の一例をそのメモリセル領域について
示した断面図であり、（ｂ）は、大面積クラウン領域に
ついて示した断面図である。

【図２１】（ａ）は、本発明の他の実施の形態であるＤ
ＲＡＭの製造工程の一例をそのメモリセル領域について
示した断面図であり、（ｂ）は、大面積クラウン領域に
ついて示した断面図である。

【図２２】（ａ）は、本発明のさらに他の実施の形態で
あるＤＲＡＭの一例をそのメモリセル領域について示し
た断面図であり、（ｂ）は、大面積クラウン領域につい
て示した断面図である。

【図２３】（ａ）は、本発明のさらに他の実施の形態で
あるＤＲＡＭの製造工程の一例をそのメモリセル領域に
ついて示した断面図であり、（ｂ）は、大面積クラウン
領域について示した断面図である。

【図２４】（ａ）は、本発明のさらに他の実施の形態で
あるＤＲＡＭの製造工程の一例をそのメモリセル領域に
ついて示した断面図であり、（ｂ）は、大面積クラウン
領域について示した断面図である。

【図２５】（ａ）は、本発明のさらに他の実施の形態で
あるＤＲＡＭの製造工程の他の例をそのメモリセル領域
について示した断面図であり、（ｂ）は、大面積クラウ
ン領域について示した断面図である。

【図２６】（ａ）は、本発明の一実施の形態である半導
体集積回路装置の配線部分について示した上面図であ
り、（ｂ）は、そのｂ−ｂ断面図である。

【図２７】比較例として一般的なの半導体集積回路装置
の配線部分について示した断面図である。

【図２８】（ａ）は、本発明の一実施の形態である半導
体集積回路装置の配線部分の他の例について示した上面
図であり、（ｂ）は、そのｂ−ｂ断面図である。

【図２９】（ａ）は、本発明の一実施の形態である半導
体集積回路装置の配線部分のさらに他の例について示し
た上面図であり、（ｂ）は、そのｂ−ｂ断面図である。

【図３０】（ａ）は、本発明の他の実施の形態である半
導体集積回路装置のコンタクトチェイン領域について示
した上面図であり、（ｂ）は、そのｂ−ｂ断面図であ
る。

【図３１】（ａ）は、本発明の他の実施の形態である半
導体集積回路装置のコンタクトチェイン領域の他の例に
ついて示した上面図であり、（ｂ）は、そのｂ−ｂ断面
図である。

【図３２】（ａ）〜（ｆ）は、クラウン形状のキャパシ
タ電極を形成する際に発生する異物の発生メカニズムを
示した概念図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ ｐウェル ４ ゲート絶縁膜 ５ ゲート電極 ５ａ 多結晶シリコン膜 ５ｂ タングステンシリサイド膜（ＷＳｉ₂ ） ６ａ 半導体領域 ６ｂ 半導体領域 ７ チャネル領域 ７ａ 絶縁膜 ７ｂ 酸化シリコン膜 ８ キャップ絶縁膜 ９ サイドウォール １０ 層間絶縁膜 １１ａ 接続孔 １１ｂ 接続孔 １２ 多結晶シリコン膜 １３ タングステンシリサイド膜（ＷＳｉ₂ ） １４ 多結晶シリコン膜 １５ａ 絶縁膜 １５ｂ 酸化シリコン膜 １６ キャップ絶縁膜 １７ サイドウォール １８ 窒化シリコン膜 １９ キャパシタ ２０ キャパシタ電極 ２０ａ 多結晶シリコン膜 ２０ｂ 多結晶シリコン膜 ２１ キャパシタ絶縁膜 ２２ プレート電極 ２３ 接続孔 ２４ 多結晶シリコン膜 ２５ 酸化シリコン膜 ２６ 多結晶シリコン膜 ２７ 段差 ２８ 酸化シリコン膜 ２９ 窒化シリコン膜 ３０ 層間絶縁膜 ３１ 多結晶シリコン膜 ３２ 多結晶シリコン膜 ３３ フォトレジスト ３４ 酸化シリコン膜 ３５ 接続孔 ３６ 大面積クラウン容量 ３６ａ 大面積クラウン電極 ３７ 多結晶シリコン膜 ３８ 多結晶シリコン膜 ３９ 酸化シリコン膜 ４０ 多結晶シリコン膜 ４１ 接続孔 ４２ 大面積クラウン容量 ４３ 多結晶シリコン膜 ４４ 酸化シリコン膜 ４５ 下層配線 ４６ 層間絶縁膜 ４７ 上層配線 ４８ 絶縁膜 ４９ａ，４９ｂ 端辺 ５０ 段差 ５１ 段差 ５２ 不純物半導体領域 ５３ 層間絶縁膜 ５４ 接続孔 ５５ 接続孔 ５６ 導電膜 １０１ 半導体基板 １０２ 絶縁膜 １０３ 窒化シリコン膜 １０４ 絶縁膜 １０５ 接続孔 １０６ 導電性薄膜 １０７ 酸化シリコン膜 １０８ 段差 １０９ 底部電極 １１０ 芯部材 １１１ 導電性薄膜 １１２ 側面電極 １１３ 側壁 ＢＬ ビット線 ＳＮ 蓄積電極 ＷＬ ワード線

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中井 潔 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 熊井 寿和 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 湯原 克夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 斉藤 和彦 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 田中 道夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西尾 伸也 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 山下 秀樹 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 帰山 敏之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 趙 成洙 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (22)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上に形成されたメモリ
   セル選択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開
   口した接続孔と、前記接続孔を介して前記メモリセル選
   択用ＭＩＳＦＥＴのソースまたはドレイン領域に接続さ
   れる第１電極と、前記半導体基板に対して垂直に設けら
   れ、前記第１電極に接して設けられた第２電極とを含
   み、前記第１電極および第２電極からなるクラウン形状
   の第１容量電極と、前記第１容量電極に対向し、容量絶
   縁膜を介して設けられた第２容量電極とを含むＤＲＡＭ
   の電荷蓄積容量を有する半導体集積回路装置であって、 前記半導体基板には、前記接続孔と同時に形成され、そ
   の開口径が、前記クラウン形状の第１容量電極の深さの
   ２倍以上である開孔と、前記開孔部分に前記第１電極と
   同時に形成される第１被膜と、前記第１被膜上に形成さ
   れ、前記クラウン形状の第１容量電極の深さと同一の膜
   厚を有する第２被膜と、前記第２電極と同時に形成さ
   れ、前記第１被膜および第２被膜を覆って形成された第
   ３被膜とを有することを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記第１被膜および前記第３被膜は、多結晶シリコンか
   らなり、前記第２被膜は、シリコン酸化物からなること
   を特徴とする半導体集積回路装置。
3. 【請求項３】 半導体基板の主面上に形成されたメモリ
   セル選択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開
   口した接続孔と、前記接続孔を介して前記メモリセル選
   択用ＭＩＳＦＥＴのソースまたはドレイン領域に接続さ
   れる第１電極と、前記半導体基板に対して垂直に設けら
   れ、前記第１電極に接して設けられた第２電極とを含
   み、前記第１電極および第２電極からなるクラウン形状
   の第１容量電極と、前記第１容量電極に対向し、容量絶
   縁膜を介して設けられた第２容量電極とを含むＤＲＡＭ
   の電荷蓄積容量を含む半導体集積回路装置の製造方法で
   あって、 （ａ）前記半導体基板の主面上に前記メモリセル選択用
   ＭＩＳＦＥＴを形成し、前記半導体基板の全面に絶縁膜
   を形成する工程、 （ｂ）前記絶縁膜に前記接続孔、および、その開口径が
   前記クラウン形状の第１容量電極の深さの２倍以上とな
   る開孔を形成する工程、 （ｃ）前記半導体基板の全面に第１多結晶シリコン膜お
   よびシリコン酸化膜を形成する工程、 （ｄ）前記シリコン酸化膜および前記第１多結晶シリコ
   ン膜をパターニングし、前記接続孔の上部に前記第１多
   結晶シリコン膜からなる前記第１電極および前記シリコ
   ン酸化膜からなるクラウン形状の芯部材を、前記開孔の
   上部に前記第１多結晶シリコン膜からなる第１被膜およ
   び前記シリコン酸化膜からなる第２被膜を形成する工
   程、 （ｅ）前記半導体基板の全面に第２多結晶シリコン膜を
   形成する工程、 （ｆ）前記開孔の上部に形成された前記第１被膜および
   前記第２被膜上の前記第２多結晶シリコン膜の上層に、
   前記第２被膜により形成された段差を覆うようにフォト
   レジストを選択的に形成する工程、 （ｇ）前記第２多結晶シリコン膜を前記フォトレジスト
   をマスクとして異方性エッチングすることにより、前記
   クラウン形状の芯部材および前記第１電極の側壁に前記
   第２電極を形成する工程、 （ｈ）前記クラウン形状の芯部材である前記シリコン酸
   化膜を除去する工程、 を有することを特徴とする半導体集積回路装置の製造方
   法。
4. 【請求項４】 請求項３記載の半導体集積回路装置の製
   造方法であって、 前記（ｆ）工程において、前記半導体基板の周辺部であ
   る製造プロセスの管理領域外の領域をも、前記フォトレ
   ジストで覆うことを特徴とする半導体集積回路装置の製
   造方法。
5. 【請求項５】 請求項３または４記載の半導体集積回路
   装置の製造方法であって、 前記フォトレジストは、ネガ形のフォトレジストである
   ことを特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】 半導体基板の主面上に形成されたメモリ
   セル選択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開
   口した接続孔と、前記接続孔を介して前記メモリセル選
   択用ＭＩＳＦＥＴのソースまたはドレイン領域に接続さ
   れる第１電極と、前記半導体基板に対して垂直に設けら
   れ、前記第１電極に接して設けられた第２電極とを含
   み、前記第１電極および第２電極からなるクラウン形状
   の第１容量電極と、前記第１容量電極に対向し、容量絶
   縁膜を介して設けられた第２容量電極とを含むＤＲＡＭ
   の電荷蓄積容量を有する半導体集積回路装置であって、 前記半導体基板には、前記接続孔と同時に形成される単
   一または複数の開孔と、前記開孔部分に、前記第１電極
   と同時に形成される前記第１電極よりも面積の大きい第
   ３電極、および前記第２電極と同時に形成される第４電
   極からなる大面積クラウン形状の電極とを有し、前記開
   孔の開口径が、前記クラウン形状の電極の深さの２倍以
   下であることを特徴とする半導体集積回路装置。
7. 【請求項７】 半導体基板の主面上に形成されたメモリ
   セル選択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開
   口した接続孔と、前記接続孔を介して前記メモリセル選
   択用ＭＩＳＦＥＴのソースまたはドレイン領域に接続さ
   れる第１電極と、前記半導体基板に対して垂直に設けら
   れ、前記第１電極に接して設けられた第２電極とを含
   み、前記第１電極および第２電極からなるクラウン形状
   の第１容量電極と、前記第１容量電極に対向し、容量絶
   縁膜を介して設けられた第２容量電極とを含むＤＲＡＭ
   の電荷蓄積容量を有する半導体集積回路装置であって、 （ａ）前記半導体基板の主面上に前記メモリセル選択用
   ＭＩＳＦＥＴを形成し、前記半導体基板の全面に絶縁膜
   を形成する工程、 （ｂ）前記絶縁膜に前記接続孔、および、その開口径が
   前記クラウン形状の第１容量電極の深さの２倍以下とな
   る単一または複数個の開孔を形成する工程、 （ｃ）前記半導体基板の全面に第１多結晶シリコン膜お
   よびシリコン酸化膜を形成する工程、 （ｄ）前記シリコン酸化膜および前記第１多結晶シリコ
   ン膜をパターニングし、前記接続孔の上部に前記第１多
   結晶シリコン膜からなる前記第１電極および前記シリコ
   ン酸化膜からなるクラウン形状の芯部材を、前記単一ま
   たは複数個の開孔の上部に前記第１多結晶シリコン膜か
   らなる前記第１電極よりも面積の大きい第３電極および
   前記シリコン酸化膜からなる大面積クラウン形状の芯部
   材を形成する工程、 （ｅ）前記半導体基板の全面に第２多結晶シリコン膜を
   形成する工程、 （ｆ）前記第２多結晶シリコン膜を異方性エッチングす
   ることにより、前記接続孔の上部の前記第１電極および
   前記クラウン形状の芯部材の側壁に前記第２電極を、前
   記単一または複数個の開孔の上部の前記第３電極および
   前記大面積クラウン形状の芯部材の側壁に第４電極を形
   成する工程、 （ｇ）前記クラウン形状の芯部材および前記大面積クラ
   ウン形状の芯部材である前記シリコン酸化膜を除去する
   工程、 を有することを特徴とする半導体集積回路装置の製造方
   法。
8. 【請求項８】 半導体基板の主面上に形成されたメモリ
   セル選択用ＭＩＳＦＥＴを覆って形成される絶縁膜に開
   口した接続孔と、前記接続孔を介して前記メモリセル選
   択用ＭＩＳＦＥＴのソースまたはドレイン領域に接続さ
   れる第１電極と、前記半導体基板に対して垂直に設けら
   れ、前記第１電極に接して設けられた第２電極とを含
   み、前記第１電極および第２電極からなるクラウン形状
   の第１容量電極と、前記第１容量電極に対向し、容量絶
   縁膜を介して設けられた第２容量電極とを含むＤＲＡＭ
   の電荷蓄積容量を有する半導体集積回路装置の製造方法
   であって、 （ａ）前記半導体基板の全面に前記第１電極となる第１
   多結晶シリコン膜およびクラウン形状の芯部材となるシ
   リコン酸化膜を形成する工程、 （ｂ）前記シリコン酸化膜および前記第１多結晶シリコ
   ン膜をパターニングして、前記クラウン形状の芯部材お
   よび前記第１電極を形成する工程、 （ｃ）前記半導体基板の全面に前記第２電極となる第２
   多結晶シリコン膜を形成する工程、 （ｄ）前記第２多結晶シリコン膜を異方性エッチングす
   ることにより前記クラウン形状の芯部材および前記第１
   電極の側壁に前記第２電極を形成する工程、 （ｅ）前記クラウン形状の芯部材である前記シリコン酸
   化膜を除去する工程、を有し、 前記（ａ）工程におけるシリコン酸化膜を段差平坦性に
   優れたシリコン酸化膜とすることを特徴とする半導体集
   積回路装置の製造方法。
9. 【請求項９】 請求項８記載の半導体集積回路装置の製
   造方法であって、 前記段差平坦性に優れたシリコン酸化膜は、ＰＳＧ膜、
   ＢＳＧ膜、ＢＰＳＧ膜またはＳＯＧ膜から選択された単
   一の被膜またはそれらの組合せであることを特徴とする
   半導体集積回路装置の製造方法。
10. 【請求項１０】 半導体基板の主面上に形成されたメモ
    リセル選択用ＭＩＳＦＥＴを覆って形成される絶縁膜に
    開口した接続孔と、前記接続孔を介して前記メモリセル
    選択用ＭＩＳＦＥＴのソースまたはドレイン領域に接続
    される第１電極と、前記半導体基板に対して垂直に設け
    られ、前記第１電極に接して設けられた第２電極とを含
    み、前記第１電極および第２電極からなるクラウン形状
    の第１容量電極と、前記第１容量電極に対向し、容量絶
    縁膜を介して設けられた第２容量電極とを含むＤＲＡＭ
    の電荷蓄積容量を有する半導体集積回路装置の製造方法
    であって、 （ａ）前記半導体基板の全面に前記第１電極となる第１
    多結晶シリコン膜およびクラウン形状の芯部材となるシ
    リコン酸化膜を形成する工程、 （ｂ）前記シリコン酸化膜の表面を平坦化する工程、 （ｃ）前記シリコン酸化膜および前記第１多結晶シリコ
    ン膜をパターニングして、前記クラウン形状の芯部材お
    よび前記第１電極を形成する工程、 （ｄ）前記半導体基板の全面に前記第２電極となる第２
    多結晶シリコン膜を形成する工程、 （ｅ）前記第２多結晶シリコン膜を異方性エッチングす
    ることにより前記クラウン形状の芯部材および前記第１
    電極の側壁に前記第２電極を形成する工程、 （ｆ）前記クラウン形状の芯部材である前記シリコン酸
    化膜を除去する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法であって、 前記（ｂ）工程は、ＣＭＰ法を用いて前記シリコン酸化
    膜を研磨することによりその表面を平坦化する工程、ま
    たはバイアススパッタ法を用いて前記シリコン酸化膜を
    エッチバックすることによりその表面を平坦化する工
    程、の何れかの工程であることを特徴とする半導体集積
    回路装置の製造方法。
12. 【請求項１２】 半導体基板の主面に半導体集積回路素
    子が形成された半導体集積回路装置の製造方法であっ
    て、 （ａ）前記半導体基板の主面に前記半導体集積回路素子
    を構成しない第１被膜を形成する工程、 （ｂ）前記第１被膜をパターニングすることにより、前
    記第１被膜による段差を形成する工程、 （ｃ）前記段差の部分に、第２被膜の側壁を形成する工
    程、 （ｄ）前記第１被膜を除去して、前記側壁からなる前記
    半導体集積回路素子の構造部材を形成する工程、 を有し、前記（ｄ）工程における第１被膜の除去を、前
    記半導体基板を回転させつつ前記第１被膜をエッチング
    処理するスピンエッチャーにより行うものであることを
    特徴とする半導体集積回路装置の製造方法。
13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法であって、 前記第１被膜は、シリコン酸化からなり、前記第２被膜
    の側壁からなる前記半導体集積回路素子の構造部材は、
    ＤＲＡＭの電荷蓄積容量の電極であるクラウン形状の電
    極の一部を構成する多結晶シリコンからなる構造部材で
    あることを特徴とする半導体集積回路装置の製造方法。
14. 【請求項１４】 請求項１２または１３記載の半導体集
    積回路装置の製造方法であって、 前記第１被膜を除去した後に、前記半導体基板の裏面を
    洗浄することを特徴とする半導体集積回路装置の製造方
    法。
15. 【請求項１５】 半導体基板の主面上に形成されたＭＩ
    ＳＦＥＴのゲート電極となる第１配線と、前記ＭＩＳＦ
    ＥＴのソースまたはドレイン領域に接続され、前記第１
    配線を覆う絶縁膜上に形成された第２配線とを有し、前
    記第２配線の形成後に、段差を有する第１被膜の前記段
    差部に第２被膜からなる側壁を形成し、その後前記第１
    被膜を除去することによって得られる前記側壁からなる
    構造部材を有する半導体集積回路装置であって、 前記第２配線の配線端辺が、前記第１配線の配線端辺の
    上部以外の領域に設けられていることを特徴とする半導
    体集積回路装置。
16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    であって、 前記第２配線の配線端辺が、前記第１配線の配線端辺の
    内側に設けられていることを特徴とする半導体集積回路
    装置。
17. 【請求項１７】 請求項１５または１６記載の半導体集
    積回路装置であって、 前記第１配線は、ビット線の上層に電荷蓄積容量を有す
    る構造のＤＲＡＭを構成するメモリセル選択用ＭＩＳＦ
    ＥＴのゲート電極であるワード線であり、前記第２配線
    は、前記メモリセル選択用ＭＩＳＦＥＴのソースまたは
    ドレイン領域に接続される前記ビット線であることを特
    徴とする半導体集積回路装置。
18. 【請求項１８】 半導体基板の主面に形成された複数の
    不純物半導体領域と、前記半導体基板の主面上に形成さ
    れた絶縁膜の上層に形成された複数の配線層とを有し、
    前記複数の不純物半導体領域のうち一の不純物半導体領
    域と他の不純物半導体領域とが、前記配線層により前記
    絶縁膜に開口した接続孔を介して接続されるように設計
    されたコンタクトチェインを含む半導体集積回路装置で
    あって、 前記配線層下に形成される接続孔のうち少なくとも１つ
    の接続孔の開口径は、前記絶縁膜を前記半導体基板まで
    確実に開口させるに十分な開口径であることを特徴とす
    る半導体集積回路装置。
19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    であって、 前記配線層は、前記配線層下に形成される接続孔のうち
    少なくとも一の接続孔を介して、前記不純物半導体領域
    以外の前記半導体基板の主面に接続されていることを特
    徴とする半導体集積回路装置。
20. 【請求項２０】 半導体集積回路装置の製造方法であっ
    て、 （ａ）半導体基板の主面に複数の不純物半導体領域を形
    成する工程、 （ｂ）前記半導体基板の主面上に絶縁膜を形成する工
    程、 （ｃ）少なくとも前記不純物半導体領域の両端部を含む
    位置の前記絶縁膜に接続孔を開口する工程、 （ｄ）前記半導体基板の主面に導電膜を形成し、前記複
    数の不純物半導体領域のうち一の不純物半導体領域と他
    の不純物半導体領域とが前記接続孔を介して接続される
    ように設計された配線層を、前記導電膜をパターニング
    することにより形成する工程、 （ｅ）前記不純物半導体領域および前記配線層により構
    成されるコンタクトチェインを用いて、前記接続孔にお
    ける接続状況を検査する工程、を有し、 前記配線層の下部に形成される接続孔のうち、少なくと
    も一の接続孔の開口径を、前記絶縁膜を前記半導体基板
    まで確実に開口させるに十分な開口径とすることを特徴
    とする半導体集積回路装置の製造方法。
21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法であって、 （ａ）半導体基板の主面に複数の不純物半導体領域を形
    成する工程、 （ｂ）前記半導体基板の主面上に絶縁膜を形成する工
    程、 （ｃ）前記不純物半導体領域の一端上の前記絶縁膜に前
    記半導体基板まで確実に開口されるに十分な開口径で、
    また、前記不純物半導体領域の他端上の前記絶縁膜に任
    意の開口径で、接続孔を形成する工程、 （ｄ）前記半導体基板の主面に導電膜を形成し、前記複
    数の不純物半導体領域のうち一の不純物半導体領域と他
    の不純物半導体領域とが前記接続孔を介して接続される
    ように設計された配線層を、前記導電膜をパターニング
    することにより形成する工程、 （ｅ）前記不純物半導体領域および前記配線層により構
    成されるコンタクトチェインを用いて、前記接続孔にお
    ける接続状況を検査する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
22. 【請求項２２】 請求項２０記載の半導体集積回路装置
    の製造方法であって、 （ａ）半導体基板の主面に複数の不純物半導体領域を形
    成する工程、 （ｂ）前記半導体基板の主面上に絶縁膜を形成する工
    程、 （ｃ）前記不純物半導体領域以外の前記半導体基板上の
    前記絶縁膜に前記半導体基板まで確実に開口されるに十
    分な開口径で、また、前記不純物半導体領域の両端上の
    前記絶縁膜に任意の開口径で接続孔を形成する工程、 （ｄ）前記半導体基板の主面に導電膜を形成し、前記複
    数の不純物半導体領域のうち一の不純物半導体領域と他
    の不純物半導体領域とが前記接続孔を介して接続される
    ように設計され、前記不純物半導体領域以外の前記半導
    体基板上の前記接続孔を含む配線層を、前記導電膜をパ
    ターニングすることにより形成する工程、 （ｅ）前記不純物半導体領域および前記配線層により構
    成されるコンタクトチェインを用いて、前記接続孔にお
    ける接続状況を検査する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。