JPH09321136A

JPH09321136A - 半導体装置の製造方法

Info

Publication number: JPH09321136A
Application number: JP8161058A
Authority: JP
Inventors: Mitsuteru Iijima; 光輝飯島
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】フィールドシールド素子分離構造形成時のドラ
イエッチングによる基板ダメージに起因したトランジス
タのゲート酸化膜の膜質劣化を防止する。【解決手段】トランジスタのソース／ドレインとなる領
域以外の領域にトランジスタのゲート酸化膜となるシリ
コン酸化膜４２、ゲート電極となる多結晶シリコン膜４
３、シリコン酸化膜４４及びサイドウォール酸化膜４６
を形成した後、トランジスタのソース／ドレインとなる
領域上に引き出し電極となる多結晶シリコン膜４７を形
成し、この多結晶シリコン膜４７をマスクにして素子分
離領域のシリコン酸化膜４４、多結晶シリコン膜４３及
びシリコン酸化膜４２を除去し、形成された凹部５２内
にシールドゲート酸化膜及びシールドプレート電極を形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フィールドシール
ド素子分離構造を有する半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】例えば、論文「"Fully planarized 0.5
μm technorogies for 16Mb DRAM" IEDM-88, pp246〜」
にも記載されているように、フィールドシールド法と呼
ばれる素子分離技術が公知である。このフィールドシー
ルド法は、半導体装置のフィールド領域上にシールドプ
レート電極を形成し、このシールドプレート電極の電位
を固定することにより、その下の半導体基板表面の導電
型の反転を防止して、寄生ＭＯＳトランジスタの導通を
カットオフする技術であり、従来のＬＯＣＯＳ法に替わ
る素子分離法として注目されている。

【０００３】シリコン半導体基板上にこのフィールドシ
ールド素子分離構造を形成する場合、まず、基板表面を
熱酸化してシールドゲート酸化膜を形成した後、その上
にシールドプレート電極となる多結晶シリコン膜を全面
に形成し、更に、その上にキャップ酸化膜となるシリコ
ン酸化膜を全面に形成する。次に、そのキャップ酸化膜
となるシリコン酸化膜及びシールドプレート電極となる
多結晶シリコン膜を夫々パターニングして、素子分離領
域にのみ残す。次に、全面にシリコン酸化膜を形成した
後、これをＲＩＥ等のドライエッチングにより異方性エ
ッチングして、シールドプレート電極及びキャップ酸化
膜の側壁にサイドウォール酸化膜を形成すると同時に、
素子形成領域の基板表面の熱酸化膜を除去する。しかる
後、素子形成領域にトランジスタ等の素子を形成する。

【０００４】

【発明が解決しようとする課題】ところが、上述した従
来の製造方法では、フィールドシールド素子分離構造の
サイドウォール酸化膜を形成する際のドライエッチング
によって素子形成領域の基板表面にエッチングダメージ
が入るため、その後に素子形成領域の基板表面に形成さ
れるトランジスタのゲート酸化膜の膜質が劣化してその
信頼性が低下するという問題が有った。

【０００５】また、従来は、フィールドシールド素子分
離構造を形成した後、特に、トランジスタのゲート酸化
膜を形成するための熱処理時に、フィールドシールド素
子分離構造の端部でシールドプレート電極と基板の局部
酸化が起こり、シールドゲート酸化膜がＬＯＣＯＳ状に
膨れる現象が生じていた。このシールドゲート酸化膜の
膨れが生じると、その上のシールドプレート電極に反り
が生じ、シールドプレート電極がサイドウォール酸化膜
を突き抜けて、その後にフィールドシールド素子分離構
造の上に形成されるゲート配線等とショートするという
問題が有った。

【０００６】また、シールドゲート酸化膜が膨れると、
ＬＯＣＯＳ酸化膜のバーズビークの場合と同様に、素子
分離幅が拡大してしまい、その結果、素子形成領域に形
成されるトランジスタのゲート幅が縮小されて、そのト
ランジスタのしきい値電圧が不測に上昇してしまうとい
う問題も有った。

【０００７】更に、基板の局部酸化のために基板内に結
晶欠陥が生じ、その結果、シールドゲート酸化膜の信頼
性が低下するという問題も有った。

【０００８】更に、従来の製造方法では、フィールドシ
ールド素子分離構造と素子形成領域との間の段差が高く
て急峻なため、ゲート電極配線をパターニングする時
に、フィールドシールド素子分離構造の端部でエッチン
グ残りが生じ易く、それが配線間のショートの原因とな
っていた。

【０００９】そこで、本発明の目的は、素子形成領域に
おいて膜質の優れたトランジスタのゲート絶縁膜を形成
することができ、また、ゲート電極配線のエッチング残
りに起因する短絡やシールドプレート電極の反りに起因
する短絡を防止することができて、信頼性の高い半導体
装置を製造することができ、更に、素子分離領域の不測
の拡大によるトランジスタの狭チャネル効果を抑制する
ことができて特性の優れた半導体装置を製造することが
できる半導体装置の製造方法を提供することである。

【００１０】

【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、第１導電型の半導体
基板の上の全面にトランジスタのゲート絶縁膜となる第
１の絶縁膜を形成した後、その上の全面に前記トランジ
スタのゲート電極となる第１の導電膜を形成し、更に、
その上の全面に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜及び前記第１の導電膜をパターニングして、
素子分離領域となる第１の領域及び前記トランジスタの
ゲート電極となる第２の領域の前記第２の絶縁膜及び前
記第１の導電膜を残し、前記トランジスタのソース及び
ドレインとなる第３の領域の前記第２の絶縁膜及び前記
第１の導電膜を除去して、少なくとも前記トランジスタ
のソース及びドレインとなる前記第３の領域に開口を有
する前記第２の絶縁膜及び前記第１の導電膜のパターン
を形成する工程と、前記第２の絶縁膜及び前記第１の導
電膜の前記パターンをマスクとして、前記トランジスタ
のソース及びドレインとなる前記第３の領域の前記半導
体基板内に第２導電型の不純物をイオン注入する工程
と、前記開口内を含む全面に第３の絶縁膜を形成した
後、その第３の絶縁膜を異方性エッチングして、前記第
２の絶縁膜及び前記第１の導電膜の前記パターンの側壁
に前記第３の絶縁膜からなるサイドウォール絶縁膜を形
成するとともに、前記開口内に露出した前記第１の絶縁
膜を除去して、前記開口内に前記半導体基板の表面を露
出させる工程と、前記開口内を含む全面に第２の導電膜
を形成する工程と、前記第２の導電膜をパターニングし
て、素子分離領域となる前記第１の領域の前記第２の導
電膜を除去する工程と、前記第２の導電膜をマスクとし
たエッチングを行い、素子分離領域となる前記第１の領
域の前記第２の絶縁膜、前記第１の導電膜及び前記第１
の絶縁膜を除去する工程と、素子分離領域となる前記第
１の領域の前記半導体基板の上にシールドゲート絶縁膜
となる第４の絶縁膜を形成するとともに、素子分離領域
となる前記第１の領域の側面に露出した前記第１の導電
膜の部分及び前記第２の導電膜の表面部分を夫々絶縁膜
化する工程と、素子分離領域となる前記第１の領域を含
む全面にシールドプレート電極となる第３の導電膜を形
成した後、その第３の導電膜をエッチングして、素子分
離領域となる前記第１の領域にのみ前記第３の導電膜を
残す工程とを有する。

【００１１】本発明の一態様では、素子分離領域となる
前記第１の領域の前記第２の絶縁膜、前記第１の導電膜
及び前記第１の絶縁膜を除去した後、素子分離領域とな
る前記第１の領域の前記半導体基板内に第１導電型の不
純物をイオン注入する工程を更に有する。

【００１２】

【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い図面を参照して説明する。

【００１３】まず、図１〜図５を参照して本発明の第１
の実施の形態を説明する。

【００１４】なお、図１及び図２の各図は図４及び図５
の各図のＢ−Ｂ線に沿った断面に対応した工程断面図で
あり、図３の各図は図５のＣ−Ｃ線に沿った断面に対応
する工程断面図である。

【００１５】まず、図１（ａ）に示すように、例えば、
ボロン（Ｂ）を含有した比抵抗１〜１２Ωｃｍのシリコ
ン半導体基板４１に、素子形成領域に形成されるｎＭＯ
Ｓトランジスタ及び素子分離領域の寄生ＭＯＳトランジ
スタのしきい値電圧を夫々調整するために、１×１０¹²
〜１×１０¹³／ｃｍ²程度のドーズ量でボロン（Ｂ）を
更にイオン注入する。

【００１６】その後、素子形成領域に形成されるｎＭＯ
Ｓトランジスタのゲート酸化膜となる膜厚が１０〜１０
０ｎｍ程度のシリコン酸化膜４２を熱酸化法でシリコン
半導体基板４１の表面に形成する。次に、２×１０²⁰〜
６×１０²⁰／ｃｍ³程度の濃度でリン（Ｐ）を含有した
膜厚１００〜２００ｎｍ程度の多結晶シリコン膜４３と
膜厚１５０〜３００ｎｍ程度のシリコン酸化膜４４をＣ
ＶＤ法で順次堆積させる。

【００１７】その後、シリコン酸化膜４４上にフォトレ
ジスト（不図示）を塗布し、図４（ａ）に示すように、
シリコン半導体基板４１のうちで素子分離領域となる領
域及びｎＭＯＳトランジスタのゲート電極を形成すべき
領域のシリコン酸化膜４４上にのみフォトレジストを残
す加工を行う。この時、図示の如く、フォトレジストの
開口は、後に形成するｎＭＯＳトランジスタのソース及
びドレイン領域上と、シリコン半導体基板４１に対する
基板電位固定用の電極を接続するためのガードリングと
呼ばれる領域上とに夫々形成される。

【００１８】その後、このフォトレジストをマスクにし
てシリコン酸化膜４４に異方性ドライエッチングを施
し、次に、そのフォトレジストを除去した後、今度はシ
リコン酸化膜４４をマスクにして多結晶シリコン膜４３
に異方性ドライエッチングを施す。このように、フォト
レジストではなくシリコン酸化膜４４をマスクにして多
結晶シリコン膜４３に異方性ドライエッチングを施すこ
とにより、異方性ドライエッチングの選択性が向上し
て、多結晶シリコン膜４３の良好な断面形状を得ること
ができる。

【００１９】その後、シリコン酸化膜４４等をマスクに
して、ｎＭＯＳトランジスタのソース及びドレイン領域
を形成すべき領域のシリコン半導体基板４１に、６０〜
１００ｋｅＶ程度の加速エネルギー及び１×１０¹³／ｃ
ｍ²程度のドーズ量でリン（Ｐ）をイオン注入し、ＬＤ
Ｄ構造用の低濃度のｎ型拡散層４５を形成する。この
時、基板電位固定用のガードリングの部分のシリコン半
導体基板４１にもリン（Ｐ）を含有したｎ型の拡散層が
形成される。なお、この時、基板電位固定用のガードリ
ングの部分をフォトレジストで覆った状態でイオン注入
を行い、それにより、このガードリングの部分のｎ型拡
散層を形成しないようにしても良い。

【００２０】次に、膜厚１５０〜２００ｎｍ程度のシリ
コン酸化膜４６をＣＶＤ法で全面に堆積させ、このシリ
コン酸化膜４６の全面にＲＩＥ等により異方性ドライエ
ッチングを施し、このシリコン酸化膜４６からなるサイ
ドウォール絶縁膜４６を多結晶シリコン膜４３及びシリ
コン酸化膜４４のパターンの側面に形成する。この時、
シリコン酸化膜４６に対するオーバエッチングにより、
図示の如く、多結晶シリコン膜４３及びサイドウォール
絶縁膜４６の下側以外の部分では、シリコン酸化膜４２
が除去されてシリコン半導体基板４１表面が露出する。

【００２１】次に、図１（ｂ）及び図３（ａ）に示すよ
うに、露出したシリコン半導体基板４１の上を含む全面
に膜厚２００〜５００ｎｍ程度の多結晶シリコン膜４７
をＣＶＤ法で堆積させる。次に、この多結晶シリコン膜
４７上にフォトレジスト（不図示）を塗布し、図４
（ｂ）に示すように、ｎＭＯＳトランジスタのゲート電
極を形成すべき領域上、ソース及びドレイン領域上並び
に基板電位固定用のガードリングの領域上にフォトレジ
ストを残す加工を行う。従って、このフォトレジストに
は、素子分離領域上にのみ開口が形成される。そして、
このフォトレジストをマスクにして多結晶シリコン膜４
７をエッチングした後、このフォトレジストを除去す
る。

【００２２】その後、基板電位固定用のガードリングの
領域上に残った多結晶シリコン膜４７の部分を覆うパタ
ーンにフォトレジスト（不図示）を形成する。そして、
このフォトレジストをマスクにして、６０〜１００ｋｅ
Ｖ程度の加速エネルギー及び５×１０¹⁵〜５×１０¹⁶／
ｃｍ²程度のドーズ量でヒ素（Ａｓ）又はリン（Ｐ）を
多結晶シリコン膜４７にイオン注入し、更に、それらの
不純物を多結晶シリコン膜４７からシリコン半導体基板
４１内に拡散させて、シリコン半導体基板４１内にＬＤ
Ｄ構造のｎＭＯＳトランジスタのソース及びドレインと
なる高濃度のｎ型拡散層４８を形成した後、このフォト
レジストを除去する。

【００２３】次に、基板電位固定用のガードリングの領
域上に残った多結晶シリコン膜４７の部分が露出するパ
ターンの別のフォトレジスト（不図示）を形成する。そ
して、このフォトレジストをマスクにして、２０〜１０
０ｋｅＶ程度の加速エネルギー及び５×１０¹⁵〜５×１
０¹⁶／ｃｍ²程度のドーズ量でボロン（Ｂ）を多結晶シ
リコン膜４７にイオン注入し、更に、それらの不純物を
多結晶シリコン膜４７からシリコン半導体基板４１内に
拡散させる。この結果、先の工程でシリコン半導体基板
４１内にイオン注入された低濃度のリン（Ｐ）が高濃度
のボロン（Ｂ）により補償され、このガードリングの部
分のシリコン半導体基板４１内に高濃度のｐ型拡散層５
１が形成される。しかる後、フォトレジストを除去す
る。

【００２４】次に、図１（ｃ）及び図３（ｂ）に示すよ
うに、多結晶シリコン膜４７をマスクにしてシリコン酸
化膜４４を異方性エッチングし、更に、露出した多結晶
シリコン膜４３が除去されるまで多結晶シリコン膜４
３、４７を同時に異方性エッチングする。そして、更
に、露出したシリコン酸化膜４２を異方性エッチングし
て、シリコン半導体基板４１を露出させ、素子分離領域
のシリコン半導体基板４１上に凹部５２を形成する。

【００２５】次に、図２（ａ）及び図３（ｃ）に示すよ
うに、８００〜９００℃、６０〜１２０分程度の熱酸化
を行い、シールドゲート酸化膜となる膜厚１００〜５０
０ｎｍ程度のシリコン酸化膜５３を凹部５２内のシリコ
ン半導体基板４１の表面に形成する。この時、凹部５２
の内側面に露出した多結晶シリコン膜４３の部分もシリ
コン酸化膜５４になり、また、多結晶シリコン膜４７の
表面部分がシリコン酸化膜５５になって、図２（ａ）に
示すように、ｎＭＯＳトランジスタのソース及びドレイ
ンの夫々の引き出し電極となる多結晶シリコン膜４７が
互いに絶縁分離される。

【００２６】その後、２×１０²⁰〜６×１０²⁰／ｃｍ³
程度の濃度でリン（Ｐ）又はヒ素（Ａｓ）を含有した膜
厚５００〜２０００ｎｍ程度の多結晶シリコン膜５６を
ＣＶＤ法で全面に堆積させ、この多結晶シリコン膜５６
をＲＩＥ等の異方性エッチングでエッチバックして、シ
ールドプレート電極となる多結晶シリコン膜５６を凹部
５２内にのみ残す。そして、熱処理で拡散層４５、４
８、５１中の不純物を活性化させる。

【００２７】しかる後、図２（ｂ）、図３（ｄ）及び図
５に示すように、層間絶縁膜５７を形成し、多結晶シリ
コン膜４３、４７、５６に夫々達するコンタクト孔５８
を層間絶縁膜５７等に開孔し、更に、金属配線５９等を
形成して、ｎＭＯＳトランジスタを完成させる。

【００２８】以上に説明した第１の実施の形態によれ
ば、フィールドシールド素子分離構造を形成する前に素
子形成領域のトランジスタ構造を形成するので、素子形
成領域のシリコン半導体基板４１の表面部分にエッチン
グダメージが無い状態でトランジスタのゲート酸化膜を
形成することができ、従って、膜質の優れた信頼性の高
いゲート酸化膜を形成することができる。

【００２９】また、素子形成領域のトランジスタ構造を
形成した後にフィールドシールド素子分離構造を形成す
るので、従来、トランジスタのゲート酸化膜形成時に生
じていたフィールドシールド素子分離構造のシールドゲ
ート酸化膜の膨れが生じない。従って、このシールドゲ
ート酸化膜の膨れに起因したシールドプレート電極の反
りによる短絡や素子分離領域の不測の拡大による素子形
成領域のトランジスタの狭チャネル効果を生じない。

【００３０】更に、フィールドシールド素子分離構造の
高さに起因したゲート電極配線のエッチング残りの問題
も生じず、従って、そのエッチング残りに起因した配線
間の短絡の問題も生じない。

【００３１】更に、素子形成領域のトランジスタのソー
ス及びドレイン拡散層並びに基板電位固定用のガードリ
ングの部分に夫々引き出し電極となる多結晶シリコン膜
４７を設けているので、図５に示すように、それらに対
するコンタクト孔５８の合わせ余裕が大きくなり、ま
た、コンタクト孔５８の深さが低減される。

【００３２】なお、上述した第１の実施の形態では、素
子形成領域のｎＭＯＳトランジスタをＬＤＤ構造とする
ために、図１（ａ）の工程と図１（ｂ）の工程で２回ｎ
型不純物をシリコン半導体基板４１内に導入したが、素
子形成領域のトランジスタをＬＤＤ構造としない場合に
は、そのトランジスタのソース及びドレイン拡散層の不
純物を、例えば、図１（ａ）の工程の１回のみでシリコ
ン半導体基板４１内にイオン注入しても良い。

【００３３】次に、図６を参照して本発明の第２の実施
の形態を説明する。

【００３４】この第２の実施の形態では、図１（ｃ）に
示した素子分離領域に凹部５２を形成する工程までは、
上述した第１の実施の形態と実質的に同様の工程を実行
する。

【００３５】そして、図６（ａ）に示すように、この第
２実施形態では、図１（ｃ）に示す工程の後、凹部５２
内に露出しているシリコン半導体基板４１に、８０〜２
００ｋｅＶ程度の加速エネルギー及び１×１０¹³〜１×
１０¹⁴／ｃｍ²程度のドーズ量でボロン（Ｂ）をイオン
注入し、チャネルストッパーとしてのｐ型の拡散層６１
を素子分離領域にのみ自己整合的に形成する。この結
果、寄生ＭＯＳトランジスタのしきい値電圧が高められ
る。

【００３６】なお、このｐ型拡散層６１を形成するため
のイオン注入は、凹部５２を形成する際に露出したシリ
コン酸化膜４２を除去する前にこのシリコン酸化膜４２
を介して行っても良く、また、後に形成するシールドゲ
ート酸化膜としてのシリコン酸化膜５３を介して行って
も良い。

【００３７】そして、このｐ型拡散層６１を形成した後
は、図６（ｂ）及び（ｃ）に示すように、上述の第１の
実施の形態と実質的に同様の工程を実行して、フィール
ドシールド素子分離構造及び素子形成領域のｎＭＯＳト
ランジスタを完成させる。

【００３８】

【発明の効果】本発明によれば、膜質の優れたトランジ
スタのゲート絶縁膜を形成することができ、また、ゲー
ト電極と他の配線等との短絡やフィールドシールドゲー
ト電極と他の配線等との短絡を防止することができるの
で、信頼性の高い半導体装置を製造することができる。
また、素子分離領域が不測に拡大しないので、素子形成
領域のトランジスタの狭チャネル効果が抑制されて特性
の優れた半導体装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。

【図２】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。

【図３】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。

【図４】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す平面図である。

【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示す平面図である。

【図６】本発明の第２の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。

【符号の説明】

４１シリコン半導体基板４２シリコン酸化膜（ゲート酸化膜）４３多結晶シリコン膜（ゲート電極）４５ｎ型拡散層（ソース／ドレイン）４６シリコン酸化膜（サイドウォール絶縁膜）４７多結晶シリコン膜（引き出し電極）４８ｎ型拡散層（ソース／ドレイン）５２凹部５３シリコン酸化膜（シールドゲート酸化膜）５４シリコン酸化膜５５シリコン酸化膜５６多結晶シリコン膜（シールドプレート電極）６１ｐ型拡散層（チャネルストッパー）

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の上の全面にト
ランジスタのゲート絶縁膜となる第１の絶縁膜を形成し
た後、その上の全面に前記トランジスタのゲート電極と
なる第１の導電膜を形成し、更に、その上の全面に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の導電膜をパターニング
して、素子分離領域となる第１の領域及び前記トランジ
スタのゲート電極となる第２の領域の前記第２の絶縁膜
及び前記第１の導電膜を残し、前記トランジスタのソー
ス及びドレインとなる第３の領域の前記第２の絶縁膜及
び前記第１の導電膜を除去して、少なくとも前記トラン
ジスタのソース及びドレインとなる前記第３の領域に開
口を有する前記第２の絶縁膜及び前記第１の導電膜のパ
ターンを形成する工程と、前記第２の絶縁膜及び前記第１の導電膜の前記パターン
をマスクとして、前記トランジスタのソース及びドレイ
ンとなる前記第３の領域の前記半導体基板内に第２導電
型の不純物をイオン注入する工程と、前記開口内を含む全面に第３の絶縁膜を形成した後、そ
の第３の絶縁膜を異方性エッチングして、前記第２の絶
縁膜及び前記第１の導電膜の前記パターンの側壁に前記
第３の絶縁膜からなるサイドウォール絶縁膜を形成する
とともに、前記開口内に露出した前記第１の絶縁膜を除
去して、前記開口内に前記半導体基板の表面を露出させ
る工程と、前記開口内を含む全面に第２の導電膜を形成する工程
と、前記第２の導電膜をパターニングして、素子分離領域と
なる前記第１の領域の前記第２の導電膜を除去する工程
と、前記第２の導電膜をマスクとしたエッチングを行い、素
子分離領域となる前記第１の領域の前記第２の絶縁膜、
前記第１の導電膜及び前記第１の絶縁膜を除去する工程
と、素子分離領域となる前記第１の領域の前記半導体基板の
上にシールドゲート絶縁膜となる第４の絶縁膜を形成す
るとともに、素子分離領域となる前記第１の領域の側面
に露出した前記第１の導電膜の部分及び前記第２の導電
膜の表面部分を夫々絶縁膜化する工程と、素子分離領域となる前記第１の領域を含む全面にシール
ドプレート電極となる第３の導電膜を形成した後、その
第３の導電膜をエッチングして、素子分離領域となる前
記第１の領域にのみ前記第３の導電膜を残す工程とを有
することを特徴とする半導体装置の製造方法。
【請求項２】素子分離領域となる前記第１の領域の前
記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁
膜を除去した後、素子分離領域となる前記第１の領域の
前記半導体基板内に第１導電型の不純物をイオン注入す
る工程を更に有することを特徴とする請求項１に記載の
半導体装置の製造方法。