JPH09308243A - Resonance-type switching power supply - Google Patents
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- JPH09308243A JPH09308243A JP8148177A JP14817796A JPH09308243A JP H09308243 A JPH09308243 A JP H09308243A JP 8148177 A JP8148177 A JP 8148177A JP 14817796 A JP14817796 A JP 14817796A JP H09308243 A JPH09308243 A JP H09308243A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、インダクタンスとこれ
に直列接続されたコンデンサとの直列共振を使用した共
振型スイッチング電源装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resonance type switching power supply device which uses series resonance of an inductance and a capacitor connected in series to the inductance.
【０００２】[0002]
【従来の技術】図１は従来の電流共振型スイッチング電
源装置即ちＤＣ−ＤＣコンバータを示す。このスイッチ
ング電源装置においては、直流電源１の一端と他端との
間に第１及び第２のスイッチＱ1 、Ｑ2 の直列回路が接
続されている。第１及び第２のスイッチＱ1 、Ｑ2 はソ
ースがサブストレートに接続された絶縁ゲート型（ＭＯ
Ｓ型）電界効果トランジスタ（ＦＥＴ）から成り、本来
のＦＥＴ部分である制御スイッチＳ1 、Ｓ2 とこれに逆
並列接続されたダイオードＤ1 、Ｄ2 とを含む。勿論こ
のスイッチＱ1 、Ｑ2 をバイポーラトランジスタとこれ
に逆並列接続されたダイオードで構成することもでき
る。また、ダイオードＤ1 、Ｄ2 を内蔵させないで個別
ダイオードとすることができる。第２のスイッチＱ2 に
並列に、トランスＴの１次巻線Ｎ1 とコイルから成る共
振用インダクタンス素子Ｌr と共振用コンデンサＣr と
のＬＣ直列共振回路が接続されている。もし、要求され
る直列共振用インダクタンスの全部を１次巻線Ｎ1 で得
ることができる場合には、個別のインダクタンス素子Ｌ
r を省くことができる。１次巻線Ｎ1 は点線で示すよう
にこれに等価的に並列接続された励磁インダクタンスＬ
p を有する。この励磁インダクタンスＬp は等価的に１
次巻線Ｎ1 の抵抗分に対して並列接続されている。直列
共振回路の出力回路を構成するために、磁性体コア２に
よって１次巻線Ｎ1 に電磁結合されたトランスＴの２次
巻線Ｎ2 及び出力整流平滑回路が設けられている。２次
巻線Ｎ2 はセンタタップによって第１及び第２の巻線Ｎ
2a、Ｎ2bに分けられ、これ等の一端は第１及び第２の出
力整流ダイオードＤO1、ＤO2を介して出力平滑用コンデ
ンサＣ0 の一端に接続され、センタタップはコンデンサ
Ｃ0の他端に接続されている。出力平滑用コンデンサＣ0
に接続された出力端子３、４の間に負荷５が接続され
ている。制御回路６は、第１及び第２のスイッチＱ1 、
Ｑ2 をＬr 、Ｃr の共振周波数ｆ0 よりも高いオン・オ
フ繰返し周波数で駆動する回路であり、出力端子３、４
にライン７、８で接続されていると共に、ライン９、１
０によって第１及び第２のスイッチＱ1 、Ｑ2 の制御端
子（ゲート）に接続されている。なお、第１及び第２の
スイッチＱ1 、Ｑ2 の制御は、周知のようにゲート・ソ
ース間電圧ＶGS1、ＶGS2 を印加することによって達成
されるので、第１及び第２のスイッチＱ1、Ｑ2 のソー
スに対しても制御回路６は図示が省かれているラインに
よって接続されている。第１及び第２のスイッチＱ1 、
Ｑ2 のターンオフ時のスイッチング損失を低減させるた
めの部分共振回路を形成するために第１及び第２のスイ
ッチＱ1 、Ｑ2 に並列にコンデンサＣ1 、Ｃ2 が接続さ
れている。なお、このコンデンサＣ1 、Ｃ2 を第１及び
第２のスイッチＱ1 、Ｑ2 の浮遊容量（ストレーキャパ
シタンス）とすることができる。また、第１のコンデン
サＣ1 を省くことができる。2. Description of the Related Art FIG. 1 shows a conventional current resonance type switching power supply device, that is, a DC-DC converter. In this switching power supply device, a series circuit of first and second switches Q1 and Q2 is connected between one end and the other end of the DC power supply 1. The first and second switches Q1 and Q2 are insulated gate type (MO
S type) field effect transistor (FET), which includes control switches S1 and S2 which are the original FET parts and diodes D1 and D2 connected in anti-parallel thereto. Of course, the switches Q1 and Q2 may be composed of a bipolar transistor and a diode connected in antiparallel to the bipolar transistor. Also, the diodes D1 and D2 can be made into individual diodes without being built in. In parallel with the second switch Q2, an LC series resonance circuit of a resonance inductance element Lr composed of a primary winding N1 of a transformer T, a coil, and a resonance capacitor Cr is connected. If all the required series resonance inductances can be obtained from the primary winding N1, the individual inductance elements L
You can omit r. The primary winding N1 has an exciting inductance L connected in parallel to it, as shown by the dotted line.
have p. This exciting inductance Lp is equivalently 1
It is connected in parallel to the resistance of the next winding N1. To form an output circuit of the series resonance circuit, a secondary winding N2 of the transformer T electromagnetically coupled to the primary winding N1 by the magnetic core 2 and an output rectifying / smoothing circuit are provided. The secondary winding N2 is a center tap for the first and second windings N2.
2a and N2b, one end of which is connected to one end of the output smoothing capacitor C0 through the first and second output rectifying diodes D O1 and D O2 , and the center tap is connected to the other end of the capacitor C0. Has been done. Output smoothing capacitor C0
A load 5 is connected between the output terminals 3 and 4 connected to. The control circuit 6 includes a first and a second switch Q1,
This is a circuit for driving Q2 at an ON / OFF repetition frequency higher than the resonance frequency f0 of Lr and Cr.
Are connected to lines 7 and 8 and lines 9 and 1
0 is connected to the control terminals (gates) of the first and second switches Q1 and Q2. Since the control of the first and second switches Q1 and Q2 is achieved by applying the gate-source voltages V GS1 and V GS2 as is well known, the first and second switches Q1 and Q2 are controlled. The control circuit 6 is also connected to the source by the line (not shown). First and second switches Q1,
Capacitors C1 and C2 are connected in parallel with the first and second switches Q1 and Q2 to form a partial resonance circuit for reducing the switching loss when Q2 is turned off. The capacitors C1 and C2 can be used as stray capacitances of the first and second switches Q1 and Q2. Also, the first capacitor C1 can be omitted.
【０００３】図１の回路において、インダクタンス素子
Ｌr のインダクタンス値ＬとコンデンサＣr の容量Ｃと
で決まる固有の直列共振周波数ｆ0 に近いオン・オフ繰
返し周波数（以下、オン・オフ周波数と言う）で第１及
び第２のスイッチＱ1 、Ｑ2を交互にオン・オフする
と、Ｌr 、Ｃr の直列共振回路に共振電流が流れ、トラ
ンスＴを介して負荷５に電力を供給することができる。
図２は第１及び第２のスイッチＱ1 、Ｑ2 のオン・オフ
周波数ｆとトランスＴを介して負荷５に供給できる電力
Ｐとの関係の特性曲線を示す。この特性曲線から明らか
なようにコンデンサＣr とインダクタンス素子Ｌr とに
よる固有のＬＣ共振周波数ｆ0 と第１及び第２のスイッ
チＱ1 、Ｑ2 のオン・オフ周波数ｆとが一致した時にト
ランスＴの２次側への電力Ｐの供給が最大になり、共振
周波数ｆ0 の両側においてオン・オフ周波数ｆに対して
依存性を有して電力Ｐの供給量が変化する。そこで、図
１のスイッチング電源装置においては、ＬＣ共振周波数
ｆ0 よりも高い周波数領域のｆa からｆb までが第１及
び第２のスイッチＱ1 、Ｑ2 のオン・オフ周波数ｆの正
常制御範囲とされており、出力電圧を一定にする時に、
ｆa 〜ｆb の範囲で第１及び第２のスイッチＱ1 、Ｑ2
のオン・オフ周波数が変えられる。図３は第１及び第２
のスイッチＱ1 、Ｑ2 のオン・オフ周波数ｆがｆa の時
とｆb の時との１次巻線Ｎ1 の電圧Ｖn1の振幅変化を説
明的に示すものである。これから明らかなようにオン・
オフ周波数ｆが低い時には１次巻線Ｎ1 の電圧Ｖn1が高
くなり、オン・オフ周波数ｆが高い時には１次巻線Ｎ1
の電圧Ｖn1の振幅が低くなり、２次側への電力Ｐの供給
量がオン・オフ周波数ｆによって変化する。In the circuit shown in FIG. 1, an on / off repetition frequency (hereinafter referred to as an on / off frequency) close to a peculiar series resonance frequency f0 determined by the inductance value L of the inductance element Lr and the capacitance C of the capacitor Cr is used. When the first and second switches Q1 and Q2 are alternately turned on and off, a resonance current flows in the series resonance circuit of Lr and Cr, and power can be supplied to the load 5 via the transformer T.
FIG. 2 shows a characteristic curve of the relationship between the on / off frequency f of the first and second switches Q1 and Q2 and the electric power P that can be supplied to the load 5 via the transformer T. As is apparent from this characteristic curve, when the inherent LC resonance frequency f0 of the capacitor Cr and the inductance element Lr and the on / off frequencies f of the first and second switches Q1 and Q2 match, the secondary side of the transformer T The electric power P is maximally supplied to the resonance frequency f0, and the supply amount of the electric power P changes depending on the on / off frequency f on both sides of the resonance frequency f0. Therefore, in the switching power supply device of FIG. 1, the normal control range of the on / off frequency f of the first and second switches Q1 and Q2 is set from fa to fb in the frequency range higher than the LC resonance frequency f0. , When making the output voltage constant,
In the range of fa to fb, the first and second switches Q1 and Q2
The on / off frequency of can be changed. FIG. 3 shows the first and second
3 is an explanatory diagram showing the amplitude change of the voltage Vn1 of the primary winding N1 when the on / off frequency f of the switches Q1 and Q2 is fa and fb. On as you can see
When the off frequency f is low, the voltage Vn1 of the primary winding N1 is high, and when the on / off frequency f is high, the primary winding N1 is high.
, The amplitude of the voltage Vn1 becomes low, and the supply amount of the power P to the secondary side changes depending on the on / off frequency f.
【０００４】[0004]
【発明が解決しようとする課題】ところで、出力電圧の
制御範囲を出来るだけ広くするためにオン・オフ周波数
の制御範囲の下限周波数ｆa をＬＣ共振周波数ｆ0 に接
近させたいことがある。１次巻線Ｎ1 のインダクタンス
値とインダクタンス素子Ｌr のインダクタンス値との合
計の値Ｌ及びコンデンサＣr の容量値Ｃのバラツキ及び
第１及び第２のスイッチＱ1 、Ｑ2 のオン・オフ制御信
号を形成する回路の定数のバラツキがあると、図２のｆ
0 とｆa との関係を所望値に設定することが不可能にな
る。このような設定状態において、第１及び第２のスイ
ッチＱ1 、Ｑ2 のオン・オフ周波数を下限周波数ｆa 又
はこの近くまで下げるための制御が生じると、オン・オ
フ周波数ｆが共振周波数ｆ0 よりも低くなる状態が生
じ、定電圧制御が不可能になるおそれがある。即ち、図
２において共振周波数ｆ0 よりも高い周波数領域で第１
及び第２のスイッチＱ1 、Ｑ2 をオン・オフしている場
合にはＬＣ直列共振回路は誘導性リアクタンスとして作
用し、オン・オフ周波数ｆを上げるに従って電力Ｐの供
給量は低下するのに対し、共振周波数ｆ0 よりも低い周
波数領域で第１及び第２のスイッチＱ1 、Ｑ2 をオン・
オフしている場合にはＬＣ直列共振回路は容量性リアク
タンスとして作用し、オン・オフ周波数ｆを上げるに従
って電力Ｐの供給量も高くなる。従って、図２のｆa 〜
ｆb を正常制御範囲とした回路をｆ0 よりも低い領域で
動作させると定電圧制御が不可能になる。このため、従
来の共振型スイッチング電源装置では、バラツキを考慮
して図２のｆ0 とｆa との差ｆa −ｆ0 が比較的大きく
設定されており、結果として第１及び第２のスイッチＱ
1 、Ｑ2 のオン・オフ周波数の制御範囲及び出力電圧の
制御範囲が狭くなった。By the way, in order to widen the control range of the output voltage as much as possible, there is a case where the lower limit frequency fa of the control range of the on / off frequency should be close to the LC resonance frequency f0. Variations in the total value L of the inductance value of the primary winding N1 and the inductance value of the inductance element Lr and the capacitance value C of the capacitor Cr, and the on / off control signal of the first and second switches Q1 and Q2 are formed. If there are variations in the circuit constants, f in FIG.
It becomes impossible to set the relationship between 0 and fa to a desired value. In such a setting state, when control for lowering the on / off frequencies of the first and second switches Q1 and Q2 to the lower limit frequency fa or close thereto occurs, the on / off frequency f becomes lower than the resonance frequency f0. However, the constant voltage control may become impossible. That is, in the frequency region higher than the resonance frequency f0 in FIG.
When the second switches Q1 and Q2 are turned on / off, the LC series resonance circuit acts as an inductive reactance, and the supply amount of the power P decreases as the on / off frequency f increases, whereas The first and second switches Q1 and Q2 are turned on in the frequency range lower than the resonance frequency f0.
When it is off, the LC series resonance circuit acts as a capacitive reactance, and as the on / off frequency f is increased, the supply amount of the electric power P is also increased. Therefore, fa ~ in FIG.
If a circuit in which fb is in the normal control range is operated in a region lower than f0, constant voltage control becomes impossible. Therefore, in the conventional resonance type switching power supply device, the difference fa-f0 between f0 and fa in FIG. 2 is set to be relatively large in consideration of variations, and as a result, the first and second switches Q1 and Q2 are set.
The control range of ON / OFF frequency of 1 and Q2 and the control range of output voltage became narrow.
【０００５】そこで、本発明の目的は、オン・オフ繰返
し周波数の制御範囲を広げることができる共振型スイッ
チング電源装置を提供することにある。Therefore, an object of the present invention is to provide a resonance type switching power supply device capable of expanding the control range of the ON / OFF repetition frequency.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
の本発明は、直流電源の一端と他端との間に接続され且
つ制御端子をそれぞれ有している第１及び第２のスイッ
チの直列回路と、インダクタンスを有するトランスの１
次巻線と共振用コンデンサとの直列回路又は１次巻線と
インダクタンス素子と共振用コンデンサとの直列回路で
あって、前記第２のスイッチに対して並列に接続された
ＬＣ直列共振回路と、前記トランスの２次巻線に接続さ
れた出力回路と、前記第２のスイッチに並列に接続され
た部分共振用コンデンサ又は浮遊容量、又は前記第１及
び第２のスイッチにそれぞれ並列に接続された第１及び
第２の部分共振用コンデンサ又は浮遊容量と、前記第１
及び第２のスイッチをデッド・タイムを有して交互にオ
ン状態にするための第１及び第２の制御信号を前記第１
及び第２のスイッチの制御端子に供給するものであっ
て、前記第１及び第２のスイッチのオン・オフ繰返し周
波数と前記トランスを介して前記出力回路に供給する電
力との関係を示す特性曲線において前記電力がピークと
なる共振周波数よりも高い側の周波数領域と低い側の周
波数領域とのいずれか一方を正常制御範囲として前記第
１及び第２のスイッチのオン・オフ繰返し周波数を制御
して前記出力回路の出力電圧を調整する制御回路とを有
する共振型スイッチング電源装置において、前記ＬＣ直
列共振回路又は前記第１のスイッチ又は前記第２のスイ
ッチの電流を検出する電流検出手段と、前記第１及び第
２の制御信号の少なくとも一方と前記電流検出手段の出
力とに基づいて、前記第１及び第２のスイッチのオン・
オフ繰返し周波数が前記正常制御範囲から外れているこ
とを検出する制御範囲外れ検出手段と、前記制御範囲外
れ検出手段から前記オン・オフ繰返し周波数が前記正常
制御範囲から外れていることを示す信号が得られた時
に、前記オン・オフ繰返し周波数を前記正常制御範囲に
戻すための周波数制御手段とが設けられていることを特
徴とする共振型スイッチング電源装置に係わるものであ
る。なお、請求項２に示すように、制御回路を、図５、
図１１、図１４に示すような電圧制御信号形成回路１８
と、制御パルス形成回路１９、１９ａとで構成すること
が望ましい。また制御パルス形成回路は、例えば図６に
示すような三角波発生用コンデンサ２７と、例えば図６
のトランジスタ２３、２４と抵抗２２、２５、２６、２
８から成るような充電回路と、例えば図６の抵抗２６と
トランジスタ３３とから成る放電回路と、例えば図６の
比較器３０、抵抗３４、３５、３６、インバ−タ３７、
フリップフロップ３８、ＡＮＤゲ−ト３９、４０から成
るような波形整形及びパルス分配回路とによって構成す
ることが望ましい。また、出力電圧を制御するために、
例えば図６のホトトランジスタ２０のような充電電流制
御回路を設けることが望ましい。また、請求項３に示す
ように、制御範囲外れ検出手段として、例えば図５に示
すように第１及び第２のコンパレ−タＣＰ1 、ＣＰ2 と
第１及び第２の基準電圧源Ｅ1 、Ｅ2 と第１及び第２の
フリップフロップＦＦ1 、ＦＦ2 と第１及び第２の論理
ゲ−トＧ1 、Ｇ2 とから成る回路を設けること、及び周
波数制御手段として例えば図６に示すトランジスタ４
１、４２のような強制放電用スイッチを設け、これ等を
論理ゲ−トＧ1 、Ｇ2 の出力で制御することが望まし
い。また、請求項４に示すように、波形整形及びパルス
分配回路を、例えば図１５に示す比較器３０、３１とフ
リップフロップ３２とから成る方形波パルス形成回路
と、駆動回路６１、６２のような第１及び第２の駆動パ
ルス形成手段と、立上り遅延回路６３、６４のような第
１及び第２の遅延手段とで構成することができる。ま
た、請求項５に示すように、制御範囲外れ検出回路を共
振電流の半波に基づいて検出するように構成し、周波数
制御手段として図１２に示すように積分器５１のような
積分回路と、充電電流制御のトランジスタ５０のような
制御素子を設けることができる。SUMMARY OF THE INVENTION To achieve the above object, the present invention is directed to a first switch and a second switch which are connected between one end and the other end of a DC power supply and which respectively have control terminals. 1 of series circuit and transformer with inductance
A series circuit of a secondary winding and a resonance capacitor or a series circuit of a primary winding, an inductance element and a resonance capacitor, which is an LC series resonance circuit connected in parallel to the second switch; An output circuit connected to the secondary winding of the transformer, a partial resonance capacitor or stray capacitance connected in parallel to the second switch, or connected in parallel to the first and second switches, respectively. The first and second partial resonance capacitors or stray capacitances, and the first
And first and second control signals for alternately turning on the second switch and the second switch with a dead time.
And a characteristic curve showing the relationship between the ON / OFF repetition frequency of the first and second switches and the electric power supplied to the output circuit via the transformer. In the above, the on / off repetition frequency of the first and second switches is controlled by setting one of the frequency region on the higher side and the frequency region on the lower side of the resonance frequency at which the power reaches the peak as the normal control range. In a resonance type switching power supply device having a control circuit that adjusts an output voltage of the output circuit, a current detection unit that detects a current of the LC series resonance circuit, the first switch, or the second switch; ON / OFF of the first and second switches based on at least one of the first and second control signals and the output of the current detection means.
A control range deviation detecting means for detecting that the off repetition frequency is out of the normal control range, and a signal indicating that the on / off repetition frequency is out of the normal control range from the control range deviation detection means. And a frequency control means for returning the ON / OFF repetition frequency to the normal control range when it is obtained. In addition, as described in claim 2, the control circuit is configured as shown in FIG.
A voltage control signal forming circuit 18 as shown in FIG. 11 and FIG.
And the control pulse forming circuits 19 and 19a. Further, the control pulse forming circuit includes, for example, a triangular wave generating capacitor 27 as shown in FIG.
Transistors 23, 24 and resistors 22, 25, 26, 2 of
6, a discharging circuit including a resistor 26 and a transistor 33 shown in FIG. 6, a comparator 30, resistors 34, 35 and 36, an inverter 37 shown in FIG.
It is desirable to form the circuit by a waveform shaping and pulse distribution circuit such as a flip-flop 38 and AND gates 39 and 40. Also, to control the output voltage,
For example, it is desirable to provide a charging current control circuit such as the phototransistor 20 of FIG. Further, as shown in claim 3, as the control range deviation detecting means, for example, as shown in FIG. 5, first and second comparators CP1 and CP2 and first and second reference voltage sources E1 and E2 are provided. A circuit comprising first and second flip-flops FF1 and FF2 and first and second logic gates G1 and G2 is provided, and a transistor 4 shown in FIG.
It is desirable to provide forced discharge switches such as 1 and 42 and control them with the outputs of the logic gates G1 and G2. Further, as described in claim 4, the waveform shaping and pulse distribution circuit is, for example, a square wave pulse forming circuit including the comparators 30 and 31 and the flip-flop 32 shown in FIG. The first and second drive pulse forming means and the first and second delay means such as the rising delay circuits 63 and 64 can be used. Further, as described in claim 5, the out-of-control-range detection circuit is configured to detect based on the half-wave of the resonance current, and an integrator circuit such as an integrator 51 as shown in FIG. A control element such as the transistor 50 for controlling the charging current can be provided.
【０００７】[0007]
【発明の作用及び効果】各請求項の発明によれば、第１
及び第２のスイッチのオン・オフ繰返し周波数が正常制
御範囲から外れると、正常制御範囲に戻される。従っ
て、正常制御範囲を回路素子の定数のバラツキを考慮し
て狭く設定することが不要になり、正常制御範囲を広く
設定することが可能になる。また、請求項２〜５の発明
によれば、比較的簡単な回路構成によって制御範囲外れ
を正確に検出し、制御範囲に容易に戻すことがきる。According to the invention of each claim, the first
When the ON / OFF repetition frequency of the second switch deviates from the normal control range, the normal control range is restored. Therefore, it is not necessary to set the normal control range narrow in consideration of the variation in the constants of the circuit elements, and the normal control range can be set wide. Further, according to the inventions of claims 2 to 5, it is possible to accurately detect an out-of-control range and easily return to the control range with a relatively simple circuit configuration.
【０００８】[0008]
【第１の実施例】次に、図４〜図１０を参照して本発明
の第１の実施例の共振型スイッチング電源装置を説明す
る。但し、図４において、図１と共通する部分には同一
の符号を付してその説明を省略する。図４の共振型スイ
ッチング電源装置即ちＤＣ−ＤＣコンバータは、制御回
路６ａ、電流検出器１１、及び制御範囲外れ検出回路１
２の他は図１と同一に構成されている。[First Embodiment] Next, a resonance type switching power supply device according to a first embodiment of the present invention will be described with reference to FIGS. However, in FIG. 4, the same parts as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. The resonance type switching power supply device of FIG. 4, that is, the DC-DC converter, includes a control circuit 6a, a current detector 11, and a control range deviation detection circuit 1.
2 is the same as that shown in FIG.
【０００９】電流検出器１１は電流検出トランス即ちＣ
Ｔ１１ａと電流電圧（Ｉ／Ｖ）変換器１１ｂとから成
り、１次巻線Ｎ1 とインダクタンス素子Ｌｒと共振用コ
ンデンサＣr の直列共振回路に流れる共振電流を検出
し、この電流に対応した検出電圧を送出する。The current detector 11 is a current detection transformer or C
T11a and current-voltage (I / V) converter 11b are provided, and a resonance current flowing in a series resonance circuit of a primary winding N1, an inductance element Lr, and a resonance capacitor Cr is detected, and a detection voltage corresponding to this current is detected. Send out.
【００１０】制御範囲外れ検出回路１２は、ライン１３
によって電流検出器１１に接続されていると共に、ライ
ン１４、１５によって制御回路６ａの一対の出力ライン
９、１０に接続され、且つこの出力ライン１６、１７は
制御回路６ａに接続されている。この制御範囲外れ検出
回路１２は、第１及び第２のスイッチＱ1 、Ｑ2 のオン
・オフ周波数ｆが図２の共振周波数ｆ0 よりも低い領域
になったか否かを検出するものである。即ち、この検出
回路１２は本実施例では図２のｆ0 〜ｆb を正常制御範
囲としているので、この正常制御範囲よりも低い異常制
御範囲にオン・オフ周波数ｆがあるか否かを検出する。The out-of-control-range detection circuit 12 has a line 13
Is connected to the current detector 11 by means of lines 14 and 15 and is connected to the pair of output lines 9 and 10 of the control circuit 6a by means of lines 14 and 15, and the output lines 16 and 17 are connected to the control circuit 6a. The out-of-control range detection circuit 12 detects whether or not the on / off frequency f of the first and second switches Q1 and Q2 is in a region lower than the resonance frequency f0 of FIG. That is, since this detection circuit 12 sets f0 to fb in FIG. 2 as the normal control range in this embodiment, it detects whether or not the on / off frequency f is in the abnormal control range lower than the normal control range.
【００１１】図５は図４の正常制御範囲外れ検出回路１
２及び制御回路６ａの一部を詳しく示す回路図である。
正常制御範囲外れ検出回路１２は、第１及び第２のコン
パレータＣＰ1 、ＣＰ2 と、第１及び第２の基準電圧源
Ｅ1 、Ｅ2 と、第１及び第２のフリップフロップＦＦ1
、ＦＦ2 と、第１及び第２のインバータ（ＮＯＴ回
路）ＩＮＶ1 、ＩＮＶ2 と、第１及び第２の論理ゲート
Ｇ1 、Ｇ2 とから成る。第１のコンパレータＣＰ1 の負
入力端子及び第２のコンパレータＣＰ2 の正入力端子は
図４の電流検出器１１の出力ライン１３に接続されてい
る。第１のコンパレータＣＰ1 の正入力端子は第１の基
準電圧源Ｅ1 に接続されている。第２のコンパレータＣ
Ｐ2 の負入力端子は第２の基準電圧源Ｅ2 に接続されて
いる。第１の基準電圧源Ｅ1 は図８（Ａ）及び図９
（Ａ）に示すように共振電流Ｉr に対応する電流Ｖirの
中心レベル即ちゼロレベルよりも高い＋ｅの電圧を発生
し、第２の基準電圧源Ｅ2 はゼロレベルよりも低い−ｅ
の電圧を発生する。ＲＳタイプの第１のフリップフロッ
プＦＦ1 のセット端子Ｓは第１のコンパレータＣＰ1 に
接続され、リセット端子Ｒは第１のインバータＩＮＶ1
を介して第１の制御信号ライン９に接続されている。Ｒ
Ｓタイプの第２のフリップフロップＦＦ2 のセット端子
Ｓは第２のコンパレータＣＰ2 に接続され、リセット端
子Ｒは第２のインバータＩＮＶ2 を介して第２の制御信
号ライン１０に接続されている。インヒビットＡＮＤゲ
ートから成る第１の論理ゲートＧ1 の一方の入力端子は
反転入力端子であって、第１のコンパレータＣＰ1 に接
続され、他方の入力端子は第１のフリップフロップＦＦ
1 の出力端子Ｑに接続されている。インヒビットＡＮＤ
ゲートから成る第２の論理ゲートＧ2 の一方の入力端子
は反転入力端子であって、第２のコンパレータＣＰ2 に
接続され、他方の入力端子は第２のフリップフロップＦ
Ｆ2 の出力端子Ｑに接続されている。FIG. 5 is a circuit diagram 1 for detecting the out-of-control range shown in FIG.
2 is a circuit diagram showing in detail a part of 2 and a control circuit 6a.
The normal control range outlier detection circuit 12 includes first and second comparators CP1 and CP2, first and second reference voltage sources E1 and E2, and first and second flip-flops FF1.
, FF2, first and second inverters (NOT circuits) INV1 and INV2, and first and second logic gates G1 and G2. The negative input terminal of the first comparator CP1 and the positive input terminal of the second comparator CP2 are connected to the output line 13 of the current detector 11 of FIG. The positive input terminal of the first comparator CP1 is connected to the first reference voltage source E1. Second comparator C
The negative input terminal of P2 is connected to the second reference voltage source E2. The first reference voltage source E1 is shown in FIGS.
As shown in (A), a voltage of + e higher than the central level of the current Vir corresponding to the resonance current Ir, that is, the zero level is generated, and the second reference voltage source E2 is lower than the zero level -e.
Generates a voltage of The set terminal S of the RS type first flip-flop FF1 is connected to the first comparator CP1 and the reset terminal R is connected to the first inverter INV1.
Is connected to the first control signal line 9 via. R
The set terminal S of the S-type second flip-flop FF2 is connected to the second comparator CP2, and the reset terminal R is connected to the second control signal line 10 via the second inverter INV2. One input terminal of the first logic gate G1 which is an inhibit AND gate is an inverting input terminal and is connected to the first comparator CP1 and the other input terminal is the first flip-flop FF.
It is connected to the output terminal Q of 1. Inhibit AND
One input terminal of the second logic gate G2 composed of a gate is an inverting input terminal and is connected to the second comparator CP2, and the other input terminal is the second flip-flop F2.
It is connected to the output terminal Q of F2.
【００１２】制御回路６ａは図５に示すように電圧制御
信号形成回路１８と制御パルス形成回路１９とから成
り、図１の第１及び第２のスイッチＱ1 、Ｑ2 のゲート
を制御するための第１及び第２の制御パルス（制御信
号）を形成してライン９、１０に出力する。The control circuit 6a comprises a voltage control signal forming circuit 18 and a control pulse forming circuit 19 as shown in FIG. 5, and is used for controlling the gates of the first and second switches Q1 and Q2 of FIG. The first and second control pulses (control signals) are formed and output to the lines 9 and 10.
【００１３】電圧制御信号形成回路１８は、出力電圧検
出ライン７、８間に接続された電圧検出用分圧抵抗Ｒ1
、Ｒ2 と、準電圧源Ｖr と、誤差増幅器（差動増幅
器）Ａｍｐと、発光ダイオードＬＥＤと、電流制限抵抗
Ｒ3 とから成る。誤差増幅器Ａｍｐの一方の入力端子は
分圧抵抗Ｒ1 、Ｒ2 の分圧点に接続され、他方の入力端
子は基準電圧源Ｖr に接続されている。従って、検出電
圧と基準電圧との差に対応する出力電圧が誤差増幅器Ａ
ｍｐから得られる。発光ダイオードＬＥＤは誤差増幅器
Ａｍｐの出力端子と電圧検出ライン７との間に抵抗Ｒ3
を介して接続されているので、誤差出力に対応して発光
し、光信号から成る電圧制御信号を送出する。The voltage control signal forming circuit 18 includes a voltage detecting voltage dividing resistor R1 connected between the output voltage detecting lines 7 and 8.
, R2, a quasi-voltage source Vr, an error amplifier (differential amplifier) Amp, a light emitting diode LED, and a current limiting resistor R3. One input terminal of the error amplifier Amp is connected to the voltage dividing point of the voltage dividing resistors R1 and R2, and the other input terminal is connected to the reference voltage source Vr. Therefore, the output voltage corresponding to the difference between the detected voltage and the reference voltage is the error amplifier A
Obtained from mp. The light emitting diode LED has a resistor R3 between the output terminal of the error amplifier Amp and the voltage detection line 7.
Since it is connected via the light source, it emits light corresponding to the error output and sends out a voltage control signal composed of an optical signal.
【００１４】制御パルス形成回路１９は、電圧制御信号
形成回路１８の出力に応答して図４の出力端子３、４間
の出力電圧を一定にするように制御パルスを形成すると
共に、制御範囲外れ検出回路１２の出力に応答して、第
１及び第２の制御パルスが正常制御範囲から外れた時に
正常制御範囲に戻すように構成されている。The control pulse forming circuit 19 forms a control pulse in response to the output of the voltage control signal forming circuit 18 so that the output voltage between the output terminals 3 and 4 of FIG. In response to the output of the detection circuit 12, it is configured to return to the normal control range when the first and second control pulses deviate from the normal control range.
【００１５】図６は図５の制御パルス形成回路１９の一
例を詳しく示す回路図である。制御パルス形成回路１９
は、図５の発光ダイオードＬＥＤに光結合されたホトト
ランジスタ２０を有する。ホトトランジスタ２０は直流
電源端子２１とグランドとの間に抵抗２２とミラー回路
を形成するトランジスタ２３とを介して接続されてい
る。トランジスタ２３と共にミラー回路を形成している
もう一方のトランジスタ２４のエミッタは抵抗２５を介
して電源端子２１に接続され、コレクタは抵抗２６と三
角波発生用コンデンサ２７とを介してグランドに接続さ
れている。なお、ホトトランジスタ２０には並列に抵抗
２８が接続されている。FIG. 6 is a circuit diagram showing in detail one example of the control pulse forming circuit 19 of FIG. Control pulse forming circuit 19
Has a phototransistor 20 optically coupled to the light emitting diode LED of FIG. The phototransistor 20 is connected between the DC power supply terminal 21 and the ground via a resistor 22 and a transistor 23 forming a mirror circuit. The emitter of the other transistor 24 forming a mirror circuit together with the transistor 23 is connected to the power supply terminal 21 via the resistor 25, and the collector is connected to the ground via the resistor 26 and the triangular wave generating capacitor 27. . A resistor 28 is connected in parallel with the phototransistor 20.
【００１６】コンデンサ２７の上端のＣで示す点に図１
０（Ｃ）に示す三角波（のこぎり波）を発生させ、これ
を波形整形して図１０（Ｄ）の出力パルスを得るための
制御回路２９が設けられている。この制御回路２９は第
１及び第２の比較器３０、３１と、１つのＲＳフリップ
フロップ３２と、放電用トランジスタ３３と、３つの基
準電圧用抵抗３４、３５、３６とを有する。第１の比較
器３０の一方の入力端子はコンデンサ２７の上端に接続
され、他方の入力端子は電源端子２１とグランドとの間
に直列に接続された抵抗３４、３５、３６の下側の分圧
点に接続されている。抵抗３４、３５間には図１０
（Ｃ）に示す第１の比較基準電圧Ｖ1 が得られるので、
第１の比較器３０はコンデンサ２７から得られた三角波
が第１の比較基準電圧Ｖ1 を横切る時点を検出し、この
出力がこの時点で反転する。第１の比較器３０はヒステ
リシスを有しているので、図１０（Ｃ）の三角波が第１
の比較基準電圧Ｖ1 を低い方から高い方に向って横切っ
ても第１の比較器３０の出力が直ちに低レベルには戻ら
ず、三角波が更に高くなった後に戻る。従って、第１の
比較器３０からは図１０（Ｄ）に示す時間幅Ｔd を有す
るパルスが得られる。なお、この時間幅Ｔd は第１及び
第２のスイッチＱ1 、Ｑ2 のデッド・タイムに相当する
ように設定され、好ましくは部分共振用コンデンサＣ1
、Ｃ2 の電圧が逆充電でゼロになるための所要時間又
はこれ以上に設定されている。第１の比較器３０の出力
端子は制御パルスを形成して分配するためにインバータ
（ＮＯＴ回路）３７及びＴ型フリップフロップ３８のト
リガ端子Ｔに接続されていると共に、三角波発生用コン
デンサ２７の放電制御用フリップフロップ３２のセット
端子Ｓに接続されている。ＲＳタイプのフリップフロッ
プ３２は、第１の比較器３０の出力パルスの立上りに同
期してトリガされてセット状態となり、この位相反転出
力端子は図１０（Ｆ）に示すように低レベルに転換す
る。The point indicated by C at the upper end of the capacitor 27 is shown in FIG.
A control circuit 29 for generating a triangular wave (sawtooth wave) shown in 0 (C) and shaping the waveform to obtain the output pulse of FIG. 10 (D) is provided. The control circuit 29 has first and second comparators 30 and 31, one RS flip-flop 32, a discharging transistor 33, and three reference voltage resistors 34, 35 and 36. One input terminal of the first comparator 30 is connected to the upper end of the capacitor 27, and the other input terminal is connected to the lower side of the resistors 34, 35, 36 connected in series between the power supply terminal 21 and the ground. It is connected to the pressure point. FIG. 10 shows between the resistors 34 and 35.
Since the first comparison reference voltage V1 shown in (C) is obtained,
The first comparator 30 detects the time when the triangular wave obtained from the capacitor 27 crosses the first comparison reference voltage V1, and this output is inverted at this time. Since the first comparator 30 has hysteresis, the triangular wave in FIG.
The output of the first comparator 30 does not immediately return to the low level even when the comparison reference voltage V1 is crossed from the lower side to the higher side, but returns after the triangular wave becomes higher. Therefore, the pulse having the time width Td shown in FIG. 10D is obtained from the first comparator 30. The time width Td is set so as to correspond to the dead time of the first and second switches Q1 and Q2, preferably the partial resonance capacitor C1.
, C2 voltage is set to the time required for the reverse charge to reach zero or more. The output terminal of the first comparator 30 is connected to the inverter (NOT circuit) 37 and the trigger terminal T of the T-type flip-flop 38 for forming and distributing the control pulse, and the triangular wave generating capacitor 27 is discharged. It is connected to the set terminal S of the control flip-flop 32. The RS type flip-flop 32 is triggered in synchronization with the rising edge of the output pulse of the first comparator 30 to enter the set state, and its phase inversion output terminal is converted to a low level as shown in FIG. 10 (F). .
【００１７】第２の比較器３１の一方の入力端子は三角
波発生用コンデンサ２７の上端に接続され、他方の入力
端子は抵抗３５、３６の間の第２の比較基準電圧Ｖ2 が
得られる点に接続されている。第１の比較基準電圧Ｖ1
よりも高く設定された第２の比較基準電圧Ｖ2 に三角波
が達すると、第２の比較器３１の出力が反転し、これが
フリップフロップ３２のリセット端子Ｒに与えられ、フ
リップフロップ３２の位相反転出力は図１０（Ｆ）に示
すように高レベルになる。なお、第２の比較器３１もヒ
ステリシスを有しているので、図１０（Ｅ）に示すよう
に図１０（Ｄ）とほぼ同じ幅のパルスを出力する。One input terminal of the second comparator 31 is connected to the upper end of the triangular wave generating capacitor 27, and the other input terminal of the second comparator 31 obtains the second comparison reference voltage V2 between the resistors 35 and 36. It is connected. First comparison reference voltage V1
When the triangular wave reaches the second comparison reference voltage V2 set higher than the above, the output of the second comparator 31 is inverted, and this is given to the reset terminal R of the flip-flop 32, and the phase-inverted output of the flip-flop 32 is given. Becomes high level as shown in FIG. Since the second comparator 31 also has hysteresis, as shown in FIG. 10 (E), it outputs a pulse having substantially the same width as in FIG. 10 (D).
【００１８】フリップフロップ３２の位相反転出力端子
は放電用トランジスタ３３のベースに接続されているの
で、例えば図１０（Ｆ）のｔ3 〜ｔ4 で示すフリップフ
ロップ３２のリセット期間にトランジスタ３３がオンに
なり、抵抗２６を介したコンデンサ２７の放電回路が形
成される。この放電回路のＣＲ時定数は一定であるの
で、フリップフロップ３２のリセット期間は一定であ
る。一方、フリップフロップ３２のセット期間（ｔ1 〜
ｔ3 ）はコンデンサ２７の充電電流の制御によって変化
する。Since the phase inversion output terminal of the flip-flop 32 is connected to the base of the discharging transistor 33, the transistor 33 is turned on during the reset period of the flip-flop 32 shown by t3 to t4 in FIG. , A discharge circuit of the capacitor 27 via the resistor 26 is formed. Since the CR time constant of this discharge circuit is constant, the reset period of the flip-flop 32 is constant. On the other hand, the set period of the flip-flop 32 (from t1 to
t3) is changed by controlling the charging current of the capacitor 27.
【００１９】第１の比較器３０から得られるデッド・タ
イム信号又はスイッチオン・オフタイミング信号と呼ぶ
ことができる図１０（Ｄ）のパルスに基づいて第１及び
第２のスイッチＱ1 、Ｑ2 を交互にオン・オフするため
の第１及び第２の制御パルスを形成するためにインバー
タ３７とＴ型フリップフロップ３８と第１及び第２のＡ
ＮＤゲート３９、４０が設けられている。Ｔ型フリップ
フロップ３８は図１０（Ｄ）の第１の比較器３０の出力
パルスの低レベルから高レベルへの転換時点（例えばｔ
1 、ｔ4 ）即ち立上りでトリガされて出力状態が交互に
転換する。第１のＡＮＤゲート３９の一方の入力端子は
インバータ３７を介して第１の比較器３０に接続され、
他方の入力端子はＴ型フリップフロップ３８の正相出力
端子に接続されているので、第１のＡＮＤゲート３９は
図１０（Ｇ）の第１の制御パルスを出力する。この第１
の制御パルスはライン９と図示されていないソース接続
ラインとを介して第１のスイッチＱ1 のゲート・ソース
間にゲート・ソース間電圧ＶGS1 として供給される。第
２のＡＮＤゲート４０の一方の入力端子はインバータ３
７を介して第１の比較器３０に接続され、他方の入力端
子はＴ型フリップフロップ３８の位相反転出力端子に接
続されているので、第２のＡＮＤゲート４０は図１０
（Ｈ）に示す第２の制御パルスを出力する。この第２の
制御パルスはライン１０と図示されていないソース接続
ラインとを介して第２のスイッチＱ2 のゲート・ソース
間にゲート・ソース間電圧ＶGS2 として供給される。図
１０（Ｇ）（Ｈ）に示す第１及び第２の制御パルス即ち
第１及び第２のゲート・ソース間電圧ＶGS1 、ＶGS2 は
相互間に図１０（Ｄ）のパルスの時間幅Ｔd に相当する
デッド・タイムを有している。Alternating the first and second switches Q1 and Q2 based on the pulse of FIG. 10D, which can be called dead time signal or switch on / off timing signal obtained from the first comparator 30. Inverter 37, T-type flip-flop 38, and first and second A to form first and second control pulses for turning on and off.
ND gates 39 and 40 are provided. The T-type flip-flop 38 is provided at the time when the output pulse of the first comparator 30 shown in FIG.
1, t4), that is, triggered by the rising edge, the output state alternates. One input terminal of the first AND gate 39 is connected to the first comparator 30 via the inverter 37,
Since the other input terminal is connected to the positive-phase output terminal of the T-type flip-flop 38, the first AND gate 39 outputs the first control pulse shown in FIG. This first
Is supplied as a gate-source voltage V GS1 between the gate and the source of the first switch Q1 via the line 9 and a source connection line (not shown). One input terminal of the second AND gate 40 is the inverter 3
The second AND gate 40 is connected to the first comparator 30 through 7 and the other input terminal is connected to the phase inversion output terminal of the T-type flip-flop 38.
The second control pulse shown in (H) is output. This second control pulse is supplied as a gate-source voltage V GS2 between the gate and the source of the second switch Q2 via the line 10 and a source connection line (not shown). The first and second control pulses shown in FIGS. 10G and 10H , that is, the first and second gate-source voltages V GS1 and V GS2 are the time width Td of the pulse shown in FIG. Has a dead time equivalent to
【００２０】図６の制御回路１９は、異常制御範囲での
動作を防ぐために第１及び第２の異常動作防止用トラン
ジスタ４１、４２を有している。第１及び第２の異常動
作防止用トランジスタ４１、４２は三角波発生用コンデ
ンサ２７にそれぞれ並列接続され、これ等のベースはラ
イン１６、１７によって図５の第１及び第２の論理ゲー
トＧ1 、Ｇ2 に接続されている。なお、ライン１６、１
７には図１０（Ａ）（Ｂ）に示す制御範囲外れ検出信号
が供給される。The control circuit 19 of FIG. 6 has first and second abnormal operation preventing transistors 41 and 42 for preventing operation in the abnormal control range. The first and second abnormal operation preventing transistors 41 and 42 are respectively connected in parallel to the triangular wave generating capacitor 27, and the bases of these are connected by lines 16 and 17 to the first and second logic gates G1 and G2 of FIG. It is connected to the. Lines 16 and 1
7 is supplied with the out-of-control-range detection signal shown in FIGS.
【００２１】[0021]
【基本動作】次に、図１のＤＣ−ＤＣコンバータの動作
を図７を参照して説明する。図４のｔ0 〜ｔ1 期間（デ
ッド・タイム）における部分共振用コンデンサＣ1 、Ｃ
2 の働きによって第１のスイッチＱ1 のドレイン・ソー
ス間電圧ＶDS1 が図４（Ｃ）に示すようにゼロになった
ｔ1 時点で図４（Ａ）に示すように第１のスイッチＱ1
にゲート・ソース間電圧ＶGS1 が印加されると、電源１
と第１のスイッチＱ1と１次巻線Ｎ1 とインダクタンス
素子Ｌr とコンデンサＣr とから成る閉回路が形成さ
れ、図７（Ｅ）に示す電流ＩQ1が流れる。なお、図７の
ｔ1 〜ｔ2 期間には共振電流Ｉr の負の半波の最後の部
分に相当する電流が、第１のスイッチＱ1の内蔵ダイオ
ードＤ1 を通って流れる。図７（Ｅ）（Ｈ）に示す電流
ＩQ1、Ｉrのｔ1 〜ｔ3 区間は、比較的インダクタンス
値の小さいインダクタンス素子Ｌrと１次巻線Ｎ1 の漏
洩インダクタンスとコンデンサＣr の直列共振に基づく
高い周波数の電流波形となる。ｔ3 〜ｔ4 区間はトラン
スＴの比較的大きい励磁インダクタンスＬp とコンデン
サＣr との低周波共振に基づく低い周波数の電流波形と
なる。図７（Ａ）の第１のスイッチＱ1 のゲート・ソー
ス間電圧ＶGS1 がｔ4時点でゼロになると、励磁インダ
クタンスＬp 及びインダクタンス素子Ｌr に流れていた
電流ＩQ1が第２のスイッチＱ2 に並列のコンデンサＣ2
に転流し、１次巻線Ｎ1 とインダクタンス素子Ｌr とコ
ンデンサＣr とコンデンサＣ2 の閉回路に電流が流れ、
コンデンサＣ2 が逆充電され、コンデンサＣ2 の電圧即
ち図７（Ｄ）に示す第２のスイッチＱ2 とドレイン・ソ
ース間電圧ＶDS2 がｔ4 〜ｔ5 区間で徐々に低下し、ｔ
5 時点でゼロになる。一方、第１のスイッチＱ1 のドレ
イン・ソース間電圧ＶDS1 は電源１の電圧から第２のス
イッチＱ2 のドレイン・ソース間電圧ＶDS2 を差し引い
た値になるので、図７（Ｃ）に示すようにｔ5 〜ｔ6 区
間でゼロから徐々に高くなり、第１のスイッチＱ1 のタ
ーンオフ時のゼロボルトスイッチングが達成される。第
２のスイッチＱ2 のゲート・ソース間電圧ＶGS2 は図７
（Ｂ）に示すようにこのドレイン・ソース間電圧ＶDS2
がゼロになるｔ5 時点でゼロから高レベルになる。従っ
て、第２のスイッチＱ2 のターンオン時のゼロボルトス
イッチングが達成される。ｔ5 時点でコンデンサＣ2 の
電圧が実質的にゼロになると、第２のダイオードＤ2 の
逆バイアスが解除される。これにより、共振回路の電流
は第２のコンデンサＣ2 からの第２のダイオードＤ2 に
転流し、図７（Ｆ）のｔ5 〜ｔ6 期間の電流が流れる。
即ち、ｔ5 〜ｔ6 期間にはインダクタンスを有する１次
巻線Ｎ1 とインダクタンス素子Ｌr と共振用コンデンサ
Ｃr と第２のダイオードＤ2 とから成る閉回路で電流が
流れる。また、ｔ5 〜ｔ7 の第２のスイッチＱ2 のオン
期間には共振用コンデンサＣr とインダクタンス素子Ｌ
r と１次巻線Ｎ1 と第２のスイッチＱ2 とから成る閉回
路で図７（Ｆ）に示す直列共振電流ＩQ2が流れる。この
電流ＩQ2はコンデンサＣr 及びインダクタンス素子Ｌr
において図７（Ｅ）の電流ＩQ1と逆向きの電流である。
ｔ7で第２のスイッチＱ2 がオフになると、インダクタ
ンス素子Ｌr 及び１次巻線Ｎ1 に流れていた電流が第１
及び第２のコンデンサＣ1 、Ｃ2 に転流し、図７（Ｇ）
に示す電流ＩC1＋ＩC2がｔ7 〜ｔ8 期間に流れる。この
結果、第１のコンデンサＣ1 の逆充電によってこの電圧
及び第１のスイッチＱ1 のドレイン・ソース間電圧Ｖ
DS1 は図７（Ｃ）に示すように徐々に低下し、また第２
のコンデンサＣ2の電圧及び第２のスイッチＱ2 のドレ
イン・ソース間電圧ＶDS2 は図７（Ｄ）に示すように徐
々に上昇する。これにより、第２のスイッチＱ2 のター
ンオフ時のゼロボルトスイッチングと第１のスイッチＱ
1 のターンオン時のゼロボルトスイッチングが達成され
る。[Basic Operation] Next, the operation of the DC-DC converter of FIG. 1 will be described with reference to FIG. Partial resonance capacitors C1 and C in the period t0 to t1 (dead time) of FIG.
As shown in FIG. 4 (A), at time t1 when the drain-source voltage V DS1 of the first switch Q1 becomes zero as shown in FIG. 4 (C) by the action of 2, the first switch Q1
When the gate-source voltage V GS1 is applied to the
A closed circuit composed of the first switch Q1, the primary winding N1, the inductance element Lr, and the capacitor Cr is formed, and the current IQ1 shown in FIG. 7 (E) flows. In the period from t1 to t2 in FIG. 7, a current corresponding to the last part of the negative half wave of the resonance current Ir flows through the built-in diode D1 of the first switch Q1. Figure 7 (E) current I Q1 shown in (H), Ir of t1 -t3 section, high frequency based on the series resonance of the relatively inductance value small inductance elements Lr and leakage inductance and the capacitor Cr of the primary winding N1 Current waveform. The section from t3 to t4 has a low frequency current waveform due to the low frequency resonance between the relatively large exciting inductance Lp of the transformer T and the capacitor Cr. When the gate-source voltage V GS1 of the first switch Q1 in FIG. 7 (A) becomes zero at time t4, the current I Q1 flowing in the exciting inductance Lp and the inductance element Lr is parallel to the second switch Q2. Capacitor C2
To the closed circuit of the primary winding N1, the inductance element Lr, the capacitor Cr and the capacitor C2,
The capacitor C2 is reversely charged, and the voltage of the capacitor C2, that is, the second switch Q2 and the drain-source voltage V DS2 shown in FIG. 7D gradually decreases in the interval from t4 to t5, and t
It becomes zero at time 5. On the other hand, since the drain-source voltage V DS1 of the first switch Q1 becomes a value obtained by subtracting the drain-source voltage V DS2 of the second switch Q2 from the voltage of the power source 1, as shown in FIG. 7C. During the period from t5 to t6, the voltage gradually increases from zero, and zero volt switching is achieved when the first switch Q1 is turned off. The gate-source voltage V GS2 of the second switch Q2 is shown in FIG.
As shown in (B), this drain-source voltage V DS2
Becomes high level from zero at time t5 when becomes zero. Therefore, zero volt switching is achieved when the second switch Q2 is turned on. When the voltage of the capacitor C2 becomes substantially zero at time t5, the reverse bias of the second diode D2 is released. As a result, the current of the resonance circuit is commutated from the second capacitor C2 to the second diode D2, and the current in the period t5 to t6 in FIG. 7F flows.
That is, in the period from t5 to t6, current flows in the closed circuit composed of the primary winding N1 having an inductance, the inductance element Lr, the resonance capacitor Cr and the second diode D2. Further, during the ON period of the second switch Q2 from t5 to t7, the resonance capacitor Cr and the inductance element L
A series resonance current IQ2 shown in FIG. 7 (F) flows in a closed circuit composed of r, the primary winding N1 and the second switch Q2. This current I Q2 is applied to the capacitor Cr and the inductance element Lr.
Is a current in the opposite direction to the current I Q1 in FIG.
When the second switch Q2 is turned off at t7, the current flowing through the inductance element Lr and the primary winding N1 becomes the first current.
And commutated to the second capacitors C1 and C2, as shown in FIG.
The current I C1 + I C2 shown in the figure flows in the period of t7 to t8. As a result, this voltage and the drain-source voltage V1 of the first switch Q1 are caused by the reverse charging of the first capacitor C1.
DS1 gradually decreases as shown in FIG.
The voltage of the capacitor C2 and the drain-source voltage V DS2 of the second switch Q2 gradually increase as shown in FIG. 7 (D). As a result, the zero volt switching when the second switch Q2 is turned off and the first switch Q2 are turned on.
Zero-volt switching at turn-on of 1 is achieved.
【００２２】出力端子３、４の出力電圧を一定にするた
めの制御は、図５の電圧制御信号形成回路１８で出力電
圧を検出し、発光ダイオードＬＥＤによって図６のホト
トランジスタ２０を制御することによって達成する。例
えば、出力電圧が所定値よりも高くなると、ホトトラン
ジスタ２０の抵抗が小さくなり、ここを流れる電流が大
きくなる。この結果、ミラー回路を構成するトランジス
タ２４のコレクタ電流も大きくなり、三角波用コンデン
サ２７の充電速度が図１０（Ｃ）の点線で示すように速
くなり、結局、第１及び第２のスイッチＱ1 、Ｑ2 の第
１及び第２の制御パルス即ち図１０（Ｇ）（Ｈ）で示す
ドレイン・ソース間電圧ＶDS1 、ＶDS2のパルス幅が点
線で示すように狭くなり、第１及び第２のスイッチＱ1
、Ｑ2 のオン・オフ周波数ｆが高くなる。周波数ｆが
高くなると、図２で説明したように２次側への電力Ｐの
供給量が低下し、出力電圧を所望値に戻すことができ
る。The control for keeping the output voltage of the output terminals 3 and 4 constant is performed by detecting the output voltage by the voltage control signal forming circuit 18 of FIG. 5 and controlling the phototransistor 20 of FIG. 6 by the light emitting diode LED. To achieve by. For example, when the output voltage becomes higher than a predetermined value, the resistance of the phototransistor 20 becomes small and the current flowing therethrough becomes large. As a result, the collector current of the transistor 24 forming the mirror circuit also becomes large, and the charging speed of the triangular wave capacitor 27 becomes high as shown by the dotted line in FIG. 10C, and as a result, the first and second switches Q1, The pulse widths of the first and second control pulses of Q2, that is, the drain-source voltages V DS1 and V DS2 shown in FIGS. 10 (G) and 10 (H), become narrow as shown by the dotted line, and the first and second switches Q1
, Q2 has a high on / off frequency f. As the frequency f increases, the supply amount of the power P to the secondary side decreases as described with reference to FIG. 2, and the output voltage can be returned to the desired value.
【００２３】[0023]
【制御範囲外れ検出動作】次に、図５に示す制御範囲外
れ検出回路１２の動作を図８及び図９を参照して説明す
る。図８はＤＣ−ＤＣコンバータの正常制御動作時の図
５の制御範囲外れ検出回路１２の各部の電圧状態を示
し、図９はＤＣ−ＤＣコンバータの異常制御動作時の図
５の制御範囲外れ検出回路１２の各部の電圧状態を示
す。なお、図８（Ａ）及び図９（Ａ）において共振電流
Ｉr に対応する検出電圧Ｖirの波形は、概略的に正弦波
で示されている。[Out-of-control-range detection operation] Next, the operation of the out-of-control-range detection circuit 12 shown in FIG. 5 will be described with reference to FIGS. 8 and 9. FIG. 8 shows the voltage state of each part of the control range deviation detection circuit 12 of FIG. 5 during the normal control operation of the DC-DC converter, and FIG. 9 shows the control range deviation detection of FIG. 5 during the abnormal control operation of the DC-DC converter. The voltage state of each part of the circuit 12 is shown. 8A and 9A, the waveform of the detection voltage Vir corresponding to the resonance current Ir is schematically shown as a sine wave.
【００２４】図４の電流検出器１１から得られた共振電
流Ｉr に対応する電圧Ｖirは図５の第１及び第２のコン
パレータＣＰ1 、ＣＰ2 に入力し、図８（Ａ）及び図９
（Ａ）に示す第１及び第２の基準電圧＋ｅ、−ｅと比較
される。第１及び第２の基準電圧＋ｅ、−ｅは共振電流
検出電圧Ｖirのゼロレベル（中心レベル）の正側及び負
側の近傍に設定されているので、第１及び第２のコンパ
レータＣＰ1 、ＣＰ2からは、図８（Ｄ）（Ｅ）及び図
９（Ｄ）（Ｅ）に示すように共振電流検出電圧Ｖirの波
形の１８０度区間よりも少し狭いパルス幅を有する方形
波が得られる。図８（Ｄ）（Ｅ）及び図９（Ｄ）（Ｅ）
の第１及び第２のコンパレータＣＰ1 、ＣＰ2 の出力パ
ルスの相互間ｔ3 〜ｔ5 、ｔ7 〜ｔ9 は共振電流検出電
圧Ｖirのゼロ近傍区間を示す。本実施例ではこのゼロ近
傍区間ｔ3 〜ｔ5 、ｔ7 〜ｔ9 に第１及び第２のスイッ
チＱ1 、Ｑ2 の制御パルス即ちゲート・ソース間電圧Ｖ
GS1 、ＶGS2 の立下り（後縁）が位置しているか否かに
よって制御パルスが正常制御範囲にあるか否かを検出す
る。この検出を行うために、図５の第１及び第２のコン
パレータＣＰ1 、ＣＰ2 の出力パルスは第１及び第２の
フリップフロップＦＦ1 、ＦＦ2 のセット端子Ｓに入力
し、フリップフロップＦＦ1 、ＦＦ2 のリセット端子Ｒ
には図８（Ｂ）（Ｃ）及び図９（Ｂ）（Ｃ）の第１及び
第２のゲート・ソース間電圧ＶGS1 、ＶGS2 の位相反転
信号が入力する。これにより、第１及び第２のフリップ
フロップＦＦ1 、ＦＦ2 から図８（Ｆ）（Ｇ）及び図９
（Ｆ）（Ｇ）の方形波パルスが得られる。図８の正常時
には、第１及び第２のフリップフロップＦＦ1 、ＦＦ2
の出力パルスの幅は第１及び第２のコンパレータＣＰ
1、ＣＰ2 の出力パルスの幅よりも狭くなり、インヒビ
ットＡＮＤゲートから成る第１及び第２の論理ゲートＧ
1 、Ｇ2 の出力は常に低レベルＬに保たれる。他方、図
９の異常時には、第１及び第２のフリップフロップＦＦ
1 、ＦＦ2 の出力パルスの幅は第１及び第２のコンパレ
ータＣＰ1 、ＣＰ2 の出力パルスの幅よりも広くなり、
第１及び第２のフリップフロップＦＦ1 、ＦＦ2 の出力
パルスが高レベルであるにも拘らず、第１及び第２のコ
ンパレータＣＰ1 、ＣＰ2 の出力パルスが低レベルとな
る区間（ｔ3 〜ｔ4 、ｔ7 〜ｔ8 、ｔ10〜ｔ11ａ）にお
いて第１及び第２の論理ゲートＧ1 、Ｇ2 から図９
（Ｈ）（Ｉ）に示すようにパルスが発生し、これが正常
制御範囲外れ検出信号となる。The voltage Vir corresponding to the resonance current Ir obtained from the current detector 11 of FIG. 4 is input to the first and second comparators CP1 and CP2 of FIG. 5, and the voltage Vir of FIG. 8A and FIG.
It is compared with the first and second reference voltages + e and -e shown in (A). Since the first and second reference voltages + e and -e are set near the positive and negative sides of the zero level (center level) of the resonance current detection voltage Vir, the first and second comparators CP1 and CP2 are set. From, a square wave having a pulse width slightly narrower than the 180 ° section of the waveform of the resonance current detection voltage Vir is obtained as shown in FIGS. 8 (D) (E) and 9 (D) (E). 8 (D) (E) and 9 (D) (E)
The intervals t3 to t5 and t7 to t9 between the output pulses of the first and second comparators CP1 and CP2 indicate the near zero section of the resonance current detection voltage Vir. In this embodiment, the control pulse of the first and second switches Q1 and Q2, that is, the gate-source voltage V, is applied to the sections t3 to t5 and t7 to t9 near zero.
Whether or not the control pulse is within the normal control range is detected depending on whether or not the trailing edges of GS1 and V GS2 are positioned. In order to perform this detection, the output pulses of the first and second comparators CP1 and CP2 of FIG. 5 are input to the set terminals S of the first and second flip-flops FF1 and FF2 and the flip-flops FF1 and FF2 are reset. Terminal R
The phase inversion signals of the first and second gate-source voltages V GS1 and V GS2 of FIGS. 8B and 9C and FIGS. 9B and 9C are input to. As a result, the first and second flip-flops FF1 and FF2 are shown in FIGS.
Square wave pulses of (F) and (G) are obtained. In the normal state of FIG. 8, the first and second flip-flops FF1 and FF2
Of the output pulse width of the first and second comparators CP
1, the width of the output pulse of CP2 becomes narrower, and the first and second logic gates G composed of inhibit AND gates
The outputs of 1 and G2 are always kept at the low level L. On the other hand, at the time of abnormality in FIG. 9, the first and second flip-flops FF
1, the output pulse width of FF2 becomes wider than the output pulse width of the first and second comparators CP1, CP2,
Intervals where the output pulses of the first and second flip-flops FF1 and FF2 are high level, but the output pulses of the first and second comparators CP1 and CP2 are low level (t3 to t4, t7 to 9) from the first and second logic gates G1 and G2 at t8, t10 to t11a).
A pulse is generated as shown in (H) and (I), and this becomes the normal control range out-of-range detection signal.
【００２５】制御範囲外れ検出回路１２の出力ライン１
６、１７の信号は図６のトランジスタ４１、４２のベー
スに入力する。図１０のｔ6 よりも前は正常時の動作を
示し、ｔ6 よりも後は異常時の動作を示す。ｔ6 よりも
前においては、図１０（Ａ）（Ｂ）に示すようにライン
１６、１７はゼロレベル（低レベル）に保たれているの
で、トランジスタ４１、４２がオフに保たれ、三角波発
生用コンデンサ２７は制御されない。これに対してｔ6
よりも後においては、図１０（Ａ）（Ｂ）に示すように
ｔ9 、ｔ12でライン１６、１７に制御範囲外れ検出パル
スが発生するので、トランジスタ４１、４２がオンにな
り、三角波発生用コンデンサ２７の電荷がトランジスタ
４１、４２を通して放出され、この電圧が急速に第１の
比較基準電圧Ｖ1 に達する。これにより、ｔ8 、ｔ11か
ら開始されているコンデンサ２７の放電時間が正常時よ
りも短くなり、図１０（Ｇ）（Ｈ）に示す第１及び第２
のスイッチＱ1 、Ｑ2 のゲート・ソース間電圧ＶGS1 、
ＶGS2 のパルスの幅ｔ7 〜ｔ9 、t 10〜ｔ12が正常時よ
りも短くなり、第１及び第２のスイッチＱ1 、Ｑ2のオ
ン・オフ周波数ｆが高くなる。即ち、第１及び第２のス
イッチＱ1 、Ｑ2 のオン・オフ周波数ｆが図２の共振周
波数ｆ0 の左側から右側に移動し、正常動作状態に戻
り、定電圧制御が可能になる。Output line 1 of the out-of-control range detection circuit 12
The signals 6 and 17 are input to the bases of the transistors 41 and 42 in FIG. Before t6 in FIG. 10, the normal operation is shown, and after t6, the abnormal operation is shown. Before t6, the lines 16 and 17 are kept at zero level (low level) as shown in FIGS. 10A and 10B, so that the transistors 41 and 42 are kept off to generate the triangular wave. The capacitor 27 is not controlled. On the other hand, t6
After that, as shown in FIGS. 10 (A) and 10 (B), out-of-control-range detection pulses are generated at lines 16 and 17 at t9 and t12, so that the transistors 41 and 42 are turned on and the triangular wave generating capacitor is turned on. The charge of 27 is discharged through the transistors 41 and 42, and this voltage rapidly reaches the first comparison reference voltage V1. As a result, the discharge time of the capacitor 27 started from t8 and t11 becomes shorter than that in the normal time, and the first and second discharges shown in FIGS.
Gate-source voltage V GS1 of the switches Q1 and Q2 of
The pulse widths t7 to t9 and t10 to t12 of V GS2 become shorter than in the normal state, and the on / off frequency f of the first and second switches Q1 and Q2 becomes higher. That is, the on / off frequency f of the first and second switches Q1 and Q2 moves from the left side to the right side of the resonance frequency f0 in FIG. 2, returns to the normal operation state, and constant voltage control becomes possible.
【００２６】上述から明らかなように、図４のＤＣ−Ｄ
Ｃコンバータにおいては、第１及び第２のスイッチＱ1
、Ｑ2 のオン・オフ周波数ｆが正常制御範囲から外れ
ても、自動的に正常制御範囲に戻る。従って、正常制御
範囲を図２の共振周波数ｆ0 に対して余裕を有して設定
することが不要になり、オン・オフ周波数ｆ及び出力電
圧の制御範囲の拡大をコストの上昇を抑えて図ることが
できる。換言すれば、回路定数に比較的に大きなバラツ
キを有するようにＤＣ−ＤＣコンバータを作製しても、
定電圧制御が不可能になることがないので、ＤＣ−ＤＣ
コンバータのコストの低減を図ることができる。また、
第１及び第２のコンパレータＣＰ1 、ＣＰ2 と、第１及
び第２のフリップフロップＦＦ1 、ＦＦ2 とでパルスを
形成し、このパルスと制御パルスとを第１及び第２の論
理ゲートＧ1 、Ｇ2 で比較して制御範囲外れを検出する
ので、この検出が正確且つ簡単に達成される。As is apparent from the above, the DC-D of FIG.
In the C converter, the first and second switches Q1
, Even if the ON / OFF frequency f of Q2 goes out of the normal control range, it automatically returns to the normal control range. Therefore, it becomes unnecessary to set the normal control range with a margin with respect to the resonance frequency f0 of FIG. 2, and the control range of the on / off frequency f and the output voltage can be expanded while suppressing the cost increase. You can In other words, even if the DC-DC converter is manufactured so that the circuit constant has a relatively large variation,
DC-DC because constant voltage control does not become impossible
The cost of the converter can be reduced. Also,
A pulse is formed by the first and second comparators CP1 and CP2 and the first and second flip-flops FF1 and FF2, and this pulse and the control pulse are compared by the first and second logic gates G1 and G2. The out-of-control range is then detected, so that this detection is achieved accurately and easily.
【００２７】[0027]
【第２の実施例】次に、第２の実施例のＤＣ−ＤＣコン
バータを説明する。第２の実施例のＤＣ−ＤＣコンバー
タは、図４の第１の実施例のＤＣ−ＤＣコンバータにお
ける制御範囲外れ検出回路１２及び制御回路６ａを図１
１及び図１２に示すように変形した他は図４〜図６と同
一に構成されている。従って、図４に相当する全体回路
の図示を省き、且つ図１１及び図１２において図４〜図
６と実質的に同一の部分には同一の符号を付してその説
明を省略する。[Second Embodiment] Next, a DC-DC converter according to a second embodiment will be described. The DC-DC converter of the second embodiment includes the control range deviation detection circuit 12 and the control circuit 6a in the DC-DC converter of the first embodiment of FIG.
1 and FIG. 12 except that the configuration is the same as that of FIGS. Therefore, the illustration of the entire circuit corresponding to FIG. 4 is omitted, and in FIGS. 11 and 12, the substantially same parts as those in FIGS. 4 to 6 are designated by the same reference numerals and the description thereof will be omitted.
【００２８】図１１に示す第２の実施例の制御範囲外れ
検出回路１２ａは、図５に示す第１の実施例の制御範囲
外れ検出回路１２から第１のコンパレータＣＰ1 、第１
の基準電圧源Ｅ1 、第１のフリップフロップＦＦ1 、第
１の論理ゲートＧ1 、及び第１のインバータＩＮＶ1 を
除去した他は図５と同一に構成されている。従って、図
１１において図５と共通する部分には同一の符号を付し
てその説明を省略する。図１１のコンパレータＣＰ2 と
基準電圧源Ｅ2 とフリップフロップＦＦ2 と論理ゲート
Ｇ2 とインバータＩＮＶ2 は図５で同一符号で示すもの
と同様に動作し、正常制御範囲で動作している時には、
図８（Ｉ）と同様に論理ゲートＧ2 の出力は低レベルに
保たれる。他方、正常制御範囲から外れている時には、
図９（Ｉ）に示すように論理ゲートＧ2 から高レベルの
パルスが得られる。従って、図９（Ａ）に示す共振電流
Ｉr に対応する検出電圧Ｖirの１周期毎に制御範囲外れ
検出パルスが発生し、これが制御回路６ｂの制御パルス
形成回路１９ａに送られる。The out-of-control-range detection circuit 12a of the second embodiment shown in FIG. 11 corresponds to the out-of-control-range detection circuit 12 of the first embodiment shown in FIG. 5 from the first comparator CP1 to the first comparator CP1.
5, except that the reference voltage source E1, the first flip-flop FF1, the first logic gate G1 and the first inverter INV1 are removed. Therefore, in FIG. 11, the same parts as those in FIG. 5 are designated by the same reference numerals and the description thereof is omitted. The comparator CP2, the reference voltage source E2, the flip-flop FF2, the logic gate G2, and the inverter INV2 in FIG. 11 operate in the same manner as those denoted by the same reference numerals in FIG. 5, and when operating in the normal control range,
Similar to FIG. 8 (I), the output of the logic gate G2 is kept at low level. On the other hand, when it is out of the normal control range,
As shown in FIG. 9 (I), a high level pulse is obtained from the logic gate G2. Therefore, the out-of-control-range detection pulse is generated every cycle of the detection voltage Vir corresponding to the resonance current Ir shown in FIG. 9A, and this is sent to the control pulse forming circuit 19a of the control circuit 6b.
【００２９】第２の実施例の制御回路６ｂは、第１の実
施例の制御回路６ａの制御パルス形成回路１９を図１２
の制御パルス形成回路１９ａに変形した他は第１の実施
例と同一に構成されている。従って、図１２において図
６と実質的に同一の部分には同一の符号を付してその説
明を省略する。図１２の制御パルス形成回路１９ａは、
図６の制御パルス形成回路１９のトランジスタ４１、４
２を省いた代りに、ホトトランジスタ２０に並列に電流
制御素子としてトランジスタ５０を接続し、図１１に示
した論理ゲートＧ2 の出力ライン１７と電流制御用トラ
ンジスタ５０のベースとの間に積分回路（ローパスフィ
ルタ又は平滑回路）５１を接続した他は図６と同一に構
成されている。積分回路５１は、図９（Ｉ）に示すよう
に論理ゲートＧ2 から制御範囲外れ検出パルスが発生し
た時にこれを平滑してトランジスタ５０のベースに与え
る。トランジスタ５０のコレクタ電流が積分回路５１の
出力に応答して増大すると、出力電圧制御用のホトトラ
ンジスタ２０の電流の増大と同様な動作となり、三角波
用コンデンサ２７の充電電流の増大が生じ、コンデンサ
２７の充電速度が、図１０（Ｃ）で破線で示しているよ
うに速くなり、結局、三角波の周波数及び図１０（Ｇ）
（Ｈ）に示す第１及び第２のスイッチＱ1 、Ｑ2 のゲー
ト・ソース間電圧ＶGS1 、ＶGS2 のパルスの周波数が高
くなり、図２における共振周波数ｆ0 よりも左側にあっ
たオン・オフ周波数ｆが右側の正常制御範囲に戻され、
定電圧制御可能な状態になる。The control circuit 6b of the second embodiment is similar to the control pulse forming circuit 19 of the control circuit 6a of the first embodiment shown in FIG.
The configuration is the same as that of the first embodiment except that the control pulse forming circuit 19a is modified. Therefore, in FIG. 12, the substantially same parts as those in FIG. 6 are designated by the same reference numerals and the description thereof will be omitted. The control pulse forming circuit 19a shown in FIG.
Transistors 41 and 4 of the control pulse forming circuit 19 of FIG.
Instead of omitting 2, the transistor 50 is connected in parallel with the phototransistor 20 as a current control element, and an integrating circuit () is provided between the output line 17 of the logic gate G2 and the base of the current control transistor 50 shown in FIG. The configuration is the same as that of FIG. 6 except that a low-pass filter or smoothing circuit) 51 is connected. The integrator circuit 51 smoothes the out-of-control-range detection pulse from the logic gate G2 and supplies it to the base of the transistor 50 as shown in FIG. 9 (I). When the collector current of the transistor 50 increases in response to the output of the integrating circuit 51, the same operation as that of the current of the phototransistor 20 for controlling the output voltage is performed, and the charging current of the triangular wave capacitor 27 increases and the capacitor 27 increases. 10C becomes faster as indicated by a broken line in FIG. 10C, and eventually the frequency of the triangular wave and FIG.
The frequency of the pulse of the gate-source voltages VGS1 and VGS2 of the first and second switches Q1 and Q2 shown in (H) becomes high, and the on / off frequency f on the left side of the resonance frequency f0 in FIG. It is returned to the normal control range on the right side,
The constant voltage can be controlled.
【００３０】第２の実施例は本質的には第１の実施例と
同一の作用効果を有する他に、制御範囲外れ検出回路１
２ａの構成が簡単になるという効果、及び定電圧制御の
回路の一部を兼用して制御範囲の制御を行うことができ
るという効果を有する。The second embodiment has essentially the same function and effect as the first embodiment, and the out-of-control range detection circuit 1 is also provided.
2a has the effect of simplifying the configuration and the effect that the control range can be controlled by also using part of the constant voltage control circuit.
【００３１】[0031]
【第３の実施例】次に、図１３を参照して第３の実施例
のＤＣ−ＤＣコンバータを説明する。図１３のＤＣ−Ｄ
Ｃコンバータは、図４のＤＣ−ＤＣコンバータにおける
電流検出器１１のＣＴ１１ａの接続箇所、及び制御範囲
外れ検出回路１２及び制御回路６ａを変形した他は図４
と同一に構成されているので、図１３において図４と実
質的に同一の部分には同一の符号を付してその説明を省
略する。[Third Embodiment] Next, a DC-DC converter of a third embodiment will be described with reference to FIG. DC-D in FIG.
The C converter is the same as that of the DC-DC converter of FIG. 4 except that the CT 11a connection portion of the current detector 11 and the out-of-control-range detection circuit 12 and the control circuit 6a are modified.
13, the same parts as those in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted.
【００３２】図１３においては電流検出器１１のＣＴ１
１ａが第２のスイッチＱ2 に接続されている。従って、
図１３では電流検出器１１が図７（Ｈ）に示す共振電流
Ｉrの負の半波のみ即ち図７（Ｆ）の電流ＩQ2のみを検
出している。図１３の制御範囲外れ検出回路１２ｂは図
１４に示すように構成されている。この制御範囲外れ検
出回路１２ｂは、図１１の制御範囲外れ検出回路１２ｂ
の基準電圧源Ｅ2 の極性を変えて＋ｅを発生するように
し、且つコンパレータＣＰ2 の負端子に基準電圧源Ｅ2
を接続した他は図１１と同一に構成したものである。ま
た、制御パルス形成回路１９ａは図１２と同様に構成さ
れている。従って、第３の実施例は第２の実施例と同一
の作用効果を有する。In FIG. 13, CT1 of the current detector 11
1a is connected to the second switch Q2. Therefore,
13 in the current detector 11 is detecting only the current I Q2 of negative half-wave only i.e. 7 of the resonant current Ir as shown in FIG. 7 (H) (F). The out-of-control-range detection circuit 12b in FIG. 13 is configured as shown in FIG. The out-of-control-range detection circuit 12b is the out-of-control-range detection circuit 12b in FIG.
Of the reference voltage source E2 is changed to generate + e, and the reference voltage source E2 is applied to the negative terminal of the comparator CP2.
11 is the same as that shown in FIG. The control pulse forming circuit 19a has the same structure as that of FIG. Therefore, the third embodiment has the same effects as the second embodiment.
【００３３】[0033]
【第４の実施例】次に、図１５及び図１６を参照して本
発明の第４の実施例のＤＣ−ＤＣコンバータを説明す
る。この第４の実施例のＤＣ−ＤＣコンバータの主要回
路の構成は図４又は図１３と実質的に同一であるので、
図示及びその説明を省略する。このＤＣ−ＤＣコンバー
タは図４及び図６の制御回路６ａにおける制御パルス形
成回路１９を変形した他は図４又は図１３と実質的に同
一に構成されている。図１５は第４の実施例の制御パル
ス形成回路１９ｃ及び制御範囲外れ検出回路１２ａを示
す。図１５の制御パルス形成回路１９ｃは、図１２の制
御パルス形成回路１９ａを変形したものであるので、図
１５において図１２と共通する部分には同一の符号を付
してその説明を省略する。図１５の制御パルス形成回路
１９ｃにおいてはＲＳ型フリップフロップ３２の出力端
子Ｑが、駆動回路６１と立上り遅延回路６３を介して第
１のスイッチＱ1 のゲート信号ライン９に接続されてい
ると共に、反転駆動回路６２と立上り遅延回路６４を介
して第２のスイッチＱ2 のゲート信号ライン１０に接続
されている。また、三角波と同一周期で方形波を発生す
るフリップフロップ３２の出力端子Ｑは、図１１と同一
構成の制御範囲外れ検出回路１２ａの入力ライン１５に
も接続されている。[Fourth Embodiment] Next, a DC-DC converter according to a fourth embodiment of the present invention will be described with reference to FIGS. The configuration of the main circuit of the DC-DC converter of the fourth embodiment is substantially the same as that of FIG. 4 or FIG.
Illustration and description thereof are omitted. This DC-DC converter has substantially the same configuration as that of FIG. 4 or FIG. 13 except that the control pulse forming circuit 19 in the control circuit 6a of FIGS. 4 and 6 is modified. FIG. 15 shows the control pulse forming circuit 19c and the out-of-control detection circuit 12a of the fourth embodiment. Since the control pulse forming circuit 19c of FIG. 15 is a modification of the control pulse forming circuit 19a of FIG. 12, the same parts as those of FIG. 12 are designated by the same reference numerals in FIG. 15 and their description is omitted. In the control pulse forming circuit 19c shown in FIG. 15, the output terminal Q of the RS flip-flop 32 is connected to the gate signal line 9 of the first switch Q1 via the drive circuit 61 and the rising delay circuit 63, and is inverted. It is connected to the gate signal line 10 of the second switch Q2 via the drive circuit 62 and the rise delay circuit 64. The output terminal Q of the flip-flop 32, which generates a square wave with the same period as the triangular wave, is also connected to the input line 15 of the out-of-control-range detection circuit 12a having the same configuration as in FIG.
【００３４】立上り遅延回路６３、６４は、抵抗Ｒとダ
イオードＤの並列回路から成る。第１及び第２のスイッ
チＱ1 、Ｑ2 のゲート・ソース間には、浮遊容量ＣGSが
あるので、制御パルスの立上り時には抵抗Ｒを介して浮
遊容量ＣGSが充電され、遅れが生じる。しかし、制御パ
ルスの立下り時には浮遊容量ＣGSの電荷がダイオードＤ
を介して急速に放出されるので、遅延はほとんど生じな
い。The rise delay circuits 63 and 64 are composed of a parallel circuit of a resistor R and a diode D. Since the stray capacitance C GS exists between the gate and the source of the first and second switches Q1 and Q2, the stray capacitance C GS is charged via the resistor R at the rising edge of the control pulse, which causes a delay. However, at the falling edge of the control pulse, the charge of the stray capacitance C GS is transferred to the diode D.
There is almost no delay as it is rapidly released via.
【００３５】図１６は図１５の各部の電圧波形を示す。
図１６（Ｄ）（Ｅ）から明らかなように立上り遅延回路
６３、６４の出力パルスの立上り時にＴd の遅延が生じ
ている。なお、制御範囲外れ検出回路１２ａには図１６
（Ａ）の方形波パルスがライン１５を介して送られる。FIG. 16 shows the voltage waveform of each part of FIG.
As is apparent from FIGS. 16D and 16E, a delay of Td occurs when the output pulses of the rising delay circuits 63 and 64 rise. It should be noted that the out-of-control-range detection circuit 12a includes
The square wave pulse of (A) is sent via line 15.
【００３６】第４の実施例は制御範囲外れ検出回路１２
ａに与えるための信号を第１及び第２のスイッチＱ1 、
Ｑ2 のゲートから直接に得ないで、ゲート制御パルスと
実質的に同一の情報を含むフリップフロップ３２から得
ている点、及び第１及び第２のスイッチＱ1 、Ｑ2 のデ
ッド・タイムを得るために立上り遅延回路６３、６４を
設けた点で、第１〜第３の実施例と相違しているが、そ
の他において第１〜第３の実施例と同一であるので、第
１〜第３の実施例と実質的に同一の作用効果を有する。In the fourth embodiment, the out-of-control detection circuit 12 is shown.
a signal for giving to a, the first and second switches Q1,
In order to obtain the point obtained from the flip-flop 32 containing substantially the same information as the gate control pulse without directly obtaining from the gate of Q2, and the dead time of the first and second switches Q1 and Q2. It differs from the first to third embodiments in that rise delay circuits 63 and 64 are provided, but is otherwise the same as the first to third embodiments, so that the first to third embodiments are provided. It has substantially the same effect as the example.
【００３７】[0037]
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 各実施例において、電流検出器１１は、ＣＴ１
１ａとＩ／Ｖ変換回路１１ｂに限定されるものでなく、
電流検出抵抗であってもよい。また、図１７に示すよう
に第２のスイッチＱ2 として電流検出端子７１を有する
ものを使用してもよい。この第２のスイッチＱ2 は電界
効果トランジスタの中に電流検出抵抗を組み込んだもの
と等価であって端子７１から電流に対応した電圧を得る
ことができる。図１７では端子７１とグランドとの間に
は抵抗７２が接続され、この抵抗７２の一端から電流に
対応した電圧を得る。また、コンデンサＣr 又は１次巻
線Ｎ1 又はインダクタンス素子Ｌr の電圧を検出する手
段を設け、これを共振電流検出手段とすることができ
る。 （２） 図１７に示すように、１次巻線Ｎ1 に対して並
列に個別のインダクタンスコイルＬp を接続することが
できる。 （３） １次巻線Ｎ1 の漏洩インダクタンスが大きい場
合には個別の共振用インダクタンス素子Ｌr を省くこと
ができる。 （４） 図１８に示すように、第２のスイッチＱ2 のみ
に並列にコンデンサＣ2 を接続し、図４で示した第１の
スイッチＱ1 に並列なコンデンサＣ1 を省くことができ
る。図１８の場合には１つのコンデンサＣ2 が図４の２
つのコンデンサＣ1 、Ｃ2 と同様に機能する。 （５） 出力電圧を端子３、４間で検出する代りに、こ
れに対応した電圧が得られる点例えばコンデンサＣr の
電圧を検出して出力電圧としてもよい。 （６） ミラー回路を使用しないでコンデンサ２７を充
電することも勿論可能である。 （７） 制御パルス形成回路１９、１９ｂ、１９ｃにお
ける方形波パルス形成回路は、周波数を制御できるもの
であればどのような回路であってもよい。 （８） 図２の特性曲線における共振周波数ｆ0 の左側
を正常制御範囲として使用することができる。この場合
にはオン・オフ周波数ｆがｆ0 よりも高くなった時にｆ
0 以下に戻す。[Modifications] The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible. (1) In each embodiment, the current detector 11 is CT1.
1a and I / V conversion circuit 11b are not limited to
It may be a current detection resistor. Further, as shown in FIG. 17, a second switch Q2 having a current detection terminal 71 may be used. The second switch Q2 is equivalent to a field effect transistor having a current detection resistor incorporated therein and can obtain a voltage corresponding to the current from the terminal 71. In FIG. 17, a resistor 72 is connected between the terminal 71 and the ground, and a voltage corresponding to the current is obtained from one end of the resistor 72. Further, a means for detecting the voltage of the capacitor Cr, the primary winding N1 or the inductance element Lr is provided, and this can be used as a resonance current detecting means. (2) As shown in FIG. 17, individual inductance coils Lp can be connected in parallel to the primary winding N1. (3) When the leakage inductance of the primary winding N1 is large, the individual resonance inductance element Lr can be omitted. (4) As shown in FIG. 18, it is possible to connect the capacitor C2 in parallel only to the second switch Q2 and omit the capacitor C1 in parallel to the first switch Q1 shown in FIG. In the case of FIG. 18, one capacitor C2 is 2 in FIG.
It functions like the two capacitors C1 and C2. (5) Instead of detecting the output voltage between the terminals 3 and 4, a point at which a voltage corresponding to this is obtained, for example, the voltage of the capacitor Cr may be detected and used as the output voltage. (6) It is of course possible to charge the capacitor 27 without using the mirror circuit. (7) The square wave pulse forming circuits in the control pulse forming circuits 19, 19b and 19c may be any circuits as long as the frequency can be controlled. (8) The left side of the resonance frequency f0 in the characteristic curve of FIG. 2 can be used as the normal control range. In this case, when the on / off frequency f becomes higher than f0, f
Return to 0 or less.
【図１】従来の共振型ＤＣ−ＤＣコンバータを示す回路
図であるFIG. 1 is a circuit diagram showing a conventional resonance type DC-DC converter.
【図２】図１の共振型ＤＣ−ＤＣコンバータの第１及び
第２のスイッチのオン・オフ周波数とトランス２次側へ
の電力の供給量との関係を示す特性図である。FIG. 2 is a characteristic diagram showing the relationship between the on / off frequencies of the first and second switches of the resonance type DC-DC converter of FIG. 1 and the amount of power supplied to the secondary side of the transformer.
【図３】図１の共振型ＤＣ−ＤＣコンバータのオン・オ
フ周波数の変化と１次巻線の電圧との関係を示す図であ
る。FIG. 3 is a diagram showing the relationship between changes in the on / off frequency of the resonance type DC-DC converter of FIG. 1 and the voltage of the primary winding.
【図４】第１の実施例の共振型ＤＣ−ＤＣコンバータを
示す回路図である。FIG. 4 is a circuit diagram showing a resonance type DC-DC converter of a first embodiment.
【図５】図４の制御範囲外れ検出回路及び制御回路を詳
しく示す回路図である。5 is a circuit diagram showing in detail the out-of-control-range detection circuit and control circuit of FIG.
【図６】図５の制御パルス形成回路を詳しく示す回路図
である。6 is a circuit diagram showing the control pulse forming circuit of FIG. 5 in detail.
【図７】図４の各部の状態を示す波形図である。FIG. 7 is a waveform diagram showing a state of each part of FIG.
【図８】正常動作時における図５の各部の状態を示す波
形図である。8 is a waveform diagram showing a state of each part of FIG. 5 during normal operation.
【図９】異常動作時における図５の各部の状態を示す波
形図である。9 is a waveform diagram showing a state of each part of FIG. 5 at the time of abnormal operation.
【図１０】図６の各部の状態を示す波形図である。FIG. 10 is a waveform chart showing a state of each part of FIG.
【図１１】第２の実施例の制御範囲外れ検出回路及び制
御回路を示す回路図である。FIG. 11 is a circuit diagram showing a control range deviation detection circuit and a control circuit of a second embodiment.
【図１２】第２の実施例の制御パルス形成回路を示す回
路図である。FIG. 12 is a circuit diagram showing a control pulse forming circuit according to a second embodiment.
【図１３】第３の実施例の共振型ＤＣ−ＤＣコンバータ
を示す回路図である。FIG. 13 is a circuit diagram showing a resonance type DC-DC converter of a third embodiment.
【図１４】図１３の制御範囲外れ検出回路及び制御回路
を詳しく示す回路図である。14 is a circuit diagram showing in detail the out-of-control-range detection circuit and control circuit of FIG.
【図１５】第４の実施例の制御パルス形成回路及び制御
範囲外れ検出回路を示す回路図である。FIG. 15 is a circuit diagram showing a control pulse forming circuit and a control range deviation detection circuit according to a fourth embodiment.
【図１６】図１５の各部の状態を示す波形図である。16 is a waveform chart showing a state of each part of FIG.
【図１７】変形例の電流検出手段を示す回路図である。FIG. 17 is a circuit diagram showing a current detection unit of a modified example.
【図１８】変形例の共振型ＤＣ−ＤＣコンバータを示す
回路図である。FIG. 18 is a circuit diagram showing a resonance type DC-DC converter of a modified example.
Ｑ1 、Ｑ2 第１及び第２のスイッチ Ｌr 共振用インダクタンス素子 Ｃr 共振用コンデンサ １２ 制御範囲外れ検出回路 Q1, Q2 First and second switches Lr Resonance inductance element Cr Resonance capacitor 12 Control range deviation detection circuit
Claims (5)
且つ制御端子をそれぞれ有している第１及び第２のスイ
ッチの直列回路と、 インダクタンスを有するトランスの１次巻線と共振用コ
ンデンサとの直列回路又は１次巻線とインダクタンス素
子と共振用コンデンサとの直列回路であって、前記第２
のスイッチに対して並列に接続されたＬＣ直列共振回路
と、 前記トランスの２次巻線に接続された出力回路と、 前記第２のスイッチに並列に接続された部分共振用コン
デンサ又は浮遊容量、又は前記第１及び第２のスイッチ
にそれぞれ並列に接続された第１及び第２の部分共振用
コンデンサ又は浮遊容量と、 前記第１及び第２のスイッチをデッド・タイムを有して
交互にオン状態にするための第１及び第２の制御信号を
前記第１及び第２のスイッチの制御端子に供給するもの
であって、前記第１及び第２のスイッチのオン・オフ繰
返し周波数と前記トランスを介して前記出力回路に供給
する電力との関係を示す特性曲線において前記電力がピ
ークとなる共振周波数よりも高い側の周波数領域と低い
側の周波数領域とのいずれか一方を正常制御範囲として
前記第１及び第２のスイッチのオン・オフ繰返し周波数
を制御して前記出力回路の出力電圧を調整する制御回路
とを有する共振型スイッチング電源装置において、 前記ＬＣ直列共振回路又は前記第１のスイッチ又は前記
第２のスイッチの電流を検出する電流検出手段と、 前記第１及び第２の制御信号の少なくとも一方と前記電
流検出手段の出力とに基づいて、前記第１及び第２のス
イッチのオン・オフ繰返し周波数が前記正常制御範囲か
ら外れていることを検出する制御範囲外れ検出手段と、 前記制御範囲外れ検出手段から前記オン・オフ繰返し周
波数が前記正常制御範囲から外れていることを示す信号
が得られた時に、前記オン・オフ繰返し周波数を前記正
常制御範囲に戻すための周波数制御手段とが設けられて
いることを特徴とする共振型スイッチング電源装置。1. A series circuit of first and second switches connected between one end and the other end of a DC power source and each having a control terminal, and a primary winding of a transformer having an inductance and resonance. A series circuit with a capacitor for use in the primary winding or a series circuit with a primary winding, an inductance element, and a capacitor for resonance,
An LC series resonance circuit connected in parallel to the switch, an output circuit connected to the secondary winding of the transformer, a partial resonance capacitor or stray capacitance connected in parallel to the second switch, Alternatively, the first and second partial resonance capacitors or stray capacitances connected in parallel to the first and second switches, respectively, and the first and second switches are alternately turned on with a dead time. A first and a second control signal for bringing the first and second switches into a state, the ON / OFF repetition frequency of the first and second switches, and the transformer. In the characteristic curve showing the relationship with the electric power supplied to the output circuit via the, the normal control is performed on one of the frequency region on the higher side and the frequency region on the lower side of the resonance frequency at which the electric power peaks. A resonance type switching power supply device having a control circuit for controlling the on / off repetition frequency of the first and second switches as a range to adjust the output voltage of the output circuit, wherein the LC series resonance circuit or the first series Current detection means for detecting the current of the switch or the second switch, and the first and second switches based on at least one of the first and second control signals and the output of the current detection means. A control range deviation detecting means for detecting that the ON / OFF repetition frequency is out of the normal control range; and that the ON / OFF repetition frequency is out of the normal control range from the control range deviation detection means. Frequency control means for returning the ON / OFF repetition frequency to the normal control range when the signal shown is obtained. Resonant switching power supply device according to symptoms.
と、 前記第１及び第２のスイッチをオン・オフするための第
１及び第２の制御パルスを形成するものであって、前記
第１及び第２の制御パルスの周波数を前記電圧制御信号
形成回路の出力で制御するように形成された制御パルス
形成回路とから成り、 前記制御パルス形成回路は、 三角波発生用コンデンサと、 前記三角波発生用コンデンサを充電するための充電回路
と、 前記三角波発生用コンデンサを放電させるための放電回
路と、 前記三角波発生用コンデンサの電圧を方形波の整形して
相互間にデッド・タイムを有する前記第１及び第２の制
御パルスを形成するための波形整形及びパルス分配回路
と、 前記電圧制御信号形成回路の出力に応答して前記三角波
発生用コンデンサの充電電流を変えるように前記充電回
路を制御する充電電流制御回路とから成ることを特徴と
請求項１記載の共振型スイッチング電源装置。2. The control circuit includes a detection voltage control signal forming circuit for generating a signal indicating a change in output voltage, and first and second control pulses for turning on and off the first and second switches. And a control pulse forming circuit formed to control the frequencies of the first and second control pulses by the output of the voltage control signal forming circuit, wherein the control pulse forming circuit comprises: A triangular wave generating capacitor; a charging circuit for charging the triangular wave generating capacitor; a discharging circuit for discharging the triangular wave generating capacitor; and a square wave shaping of the voltage of the triangular wave generating capacitor between the two. A waveform shaping and pulse distributing circuit for forming the first and second control pulses having a dead time in the front, and a waveform shaping and pulse distributing circuit for responding to an output of the voltage control signal forming circuit. Resonant switching power supply features in claim 1 wherein in that it consists of a charging current control circuit for controlling the charging circuit to change the charging current of a triangular wave generation capacitor.
サを流れる両方向の共振電流を検出し、この電流に対応
する電流検出電圧を出力するものであり、前記制御範囲
外れ検出手段は、 前記共振電流のゼロレベルの近傍であって、このゼロレ
ベルよりも僅かに高いレベルから成る第１の基準電圧を
発生する第１の基準電圧源と、 前記共振電流のゼロレベルの近傍であって、このゼロレ
ベルよりも僅かに低いレベルから成る第２の基準電圧を
発生する第２の基準電圧源と、 その正の入力端子が前記電流検出手段に接続され、その
負の入力端子が前記第１の基準電圧源に接続された第１
のコンパレ−タと、 その負の入力端子が前記電流検出手段に接続され、その
正の入力端子が前記第２の基準電圧源に接続された第２
のコンパレ−タと、 そのセット入力端子が前記第１のコンパレ−タの出力端
子に接続され、そのリセット入力端子が前記第１のスイ
ッチの制御端子に第１の制御パルスを供給するためのラ
インに対してインバ−タを介して接続された第１のフリ
ップフロップと、 そのセット入力端子が前記第２のコンパレ−タの出力端
子に接続され、そのリセット入力端子が前記第２のスイ
ッチの制御端子に第２の制御パルスを供給するためのラ
インに対してインバ−タを介して接続された第２のフリ
ップフロップと、 その反転入力端子が前記第１のコンパレ−タの出力端子
に接続され、その非反転入力端子が前記第１のフップフ
ロップの出力端子に接続されたインヒビットＡＮＤゲ−
トから成る第１の論理ゲ−トと、 その反転入力端子が前記第２のコンパレ−タの出力端子
に接続され、その非反転入力端子が前記第２のフリップ
フロップの出力端子に接続されたインヒビットＡＮＤゲ
−トから成る第２の論理ゲ−トとから成り、 前記周波数制御手段は、前記三角波発生用コンデンサに
並列に接続された第１及び第２の強制放電用スイッチで
あり、前記第１及び第２の強制放電用スイッチは前記第
１及び第２の論理ゲ−トの出力でオン制御されることを
特徴とする請求項２記載の共振型スイッチング電源装
置。3. The current detection means detects a bidirectional resonance current flowing through the resonance capacitor and outputs a current detection voltage corresponding to the current, and the control range out-of-range detection means includes the resonance current. A first reference voltage source for generating a first reference voltage having a level slightly higher than the zero level of the resonance current, A second reference voltage source for generating a second reference voltage having a level slightly lower than the level, its positive input terminal connected to the current detection means, and its negative input terminal connected to the first reference voltage. First connected to a voltage source
Second comparator having a negative input terminal connected to the current detecting means and a positive input terminal connected to the second reference voltage source.
And a set input terminal thereof is connected to an output terminal of the first comparator, and a reset input terminal thereof is for supplying a first control pulse to a control terminal of the first switch. A first flip-flop connected via an inverter to a second flip-flop, a set input terminal of which is connected to an output terminal of the second comparator, and a reset input terminal of which controls the second switch. A second flip-flop connected via an inverter to a line for supplying a second control pulse to the terminal, and its inverting input terminal connected to the output terminal of the first comparator. An inhibit AND gate whose non-inverting input terminal is connected to the output terminal of the first flip-flop.
And a non-inverting input terminal connected to the output terminal of the second flip-flop, the inverting input terminal of which is connected to the output terminal of the second comparator. And a second logic gate including an inhibit AND gate, wherein the frequency control means is a first and a second forced discharge switch connected in parallel to the triangular wave generating capacitor, 3. The resonance type switching power supply device according to claim 2, wherein the first and second forced discharge switches are on-controlled by the outputs of the first and second logic gates.
同一の周期を有するように前記三角波電圧を方形波パル
スに整形する方形波パルス形成回路と、 前記方形波パルスに基づいて互いに逆相の第１及び第２
の駆動パルスを形成する手段と、 前記第１及び第２の駆動パルスの立上り時点に遅延を与
えてデット・タイムを有する第１及び第２の制御パルス
を形成する第１及び第２の遅延手段と、から成ることを
特徴とする請求項２記載の共振型スイッチング電源装
置。4. A square wave pulse forming circuit for shaping the triangular wave voltage into a square wave pulse so as to have the same period as the triangular wave voltage obtained from the triangular wave generating capacitor, First and second opposite phases based on the square wave pulse
And a first and second delay means for delaying the rising time points of the first and second drive pulses to form first and second control pulses having a dead time. 3. The resonance type switching power supply device according to claim 2, comprising:
ベルよりも僅かに低いか又は高いレベルから成る基準電
圧を発生する基準電圧源と、 その一方の入力端子が前記電流検出手段に接続され、そ
の他方の入力端子が前記基準電圧源に接続されたコンパ
レ−タと、 そのセット入力端子が前記コンパレ−タの出力端子に接
続され、そのリセット入力端子が前記第２のスイッチの
制御端子に制御パルスを供給するためのラインに対して
インバ−タを介して接続されたフリップフロップと、 その反転入力端子が前記コンパレ−タの出力端子に接続
され、その非反転入力端子が前記フリップフロップの出
力端子に接続されたインヒビットＡＮＤゲ−トから成る
論理ゲ−トと、から成り、 前記周波数制御手段は、 前記論理ゲ−トの出力を平滑するための積分回路と、 前記積分回路の出力に応答して前記三角波発生用コンデ
ンサの充電電流を変えるように前記充電回路を制御する
制御素子とから成ることを特徴とする請求項２又は４記
載の共振型スイッチング装置。5. The out-of-control detecting means is a reference voltage source which generates a reference voltage near the zero level of the resonance current and which is slightly lower or higher than the cell level, and one of the reference voltage source. A comparator whose input terminal is connected to the current detecting means and whose other input terminal is connected to the reference voltage source, and whose set input terminal is connected to the output terminal of the comparator, and whose reset input terminal A flip-flop connected via an inverter to a line for supplying a control pulse to the control terminal of the second switch, and its inverting input terminal connected to the output terminal of the comparator, A non-inverting input terminal connected to the output terminal of the flip-flop, and a logic gate composed of an inhibit AND gate; An integration circuit for smoothing the output of the logic gate, and a control element for controlling the charging circuit to change the charging current of the triangular wave generating capacitor in response to the output of the integration circuit. 5. The resonance type switching device according to claim 2 or 4.
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|---|---|
| JP (1) | JP3139534B2 (en) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001309657A (en) * | 2000-04-20 | 2001-11-02 | Sony Corp | Switching power supply device |
| KR20030013103A (en) * | 2001-08-07 | 2003-02-14 | 이승호 | Switching Power Converter |
| JP2011135723A (en) * | 2009-12-25 | 2011-07-07 | Shindengen Electric Mfg Co Ltd | Control circuit for switching power supply |
| JP2011254592A (en) * | 2010-05-31 | 2011-12-15 | Canon Inc | Current resonance power supply |
| EP2445098A1 (en) * | 2010-10-25 | 2012-04-25 | STMicroelectronics S.r.l. | Control device for a resonant converter. |
| WO2012101905A1 (en) | 2011-01-26 | 2012-08-02 | 株式会社村田製作所 | Switching power supply device |
| WO2012101906A1 (en) | 2011-01-26 | 2012-08-02 | 株式会社村田製作所 | Switching power supply device |
| WO2012105077A1 (en) * | 2011-02-01 | 2012-08-09 | 富士電機株式会社 | Resonant-type switching power supply apparatus |
| JP2013046462A (en) * | 2011-08-23 | 2013-03-04 | Minebea Co Ltd | Switching power supply and control method thereof |
| WO2013058175A1 (en) * | 2011-10-21 | 2013-04-25 | 株式会社村田製作所 | Switching power-supply device |
| WO2013058174A1 (en) * | 2011-10-21 | 2013-04-25 | 株式会社村田製作所 | Switching power-supply device |
| DE102012020672A1 (en) | 2011-10-28 | 2013-05-02 | Murata Manufacturing Co., Ltd. | Switching Power Supply |
| JP2013188099A (en) * | 2012-03-12 | 2013-09-19 | Shindengen Electric Mfg Co Ltd | Control circuit for current resonance circuit and control method for current resonance circuit |
| US9331584B2 (en) | 2014-06-30 | 2016-05-03 | Sanken Electric Co., Ltd. | Switching power-supply device |
| US9337742B2 (en) | 2014-01-21 | 2016-05-10 | Sanken Electric Co., Ltd. | Switching power-supply device |
| KR20160056975A (en) * | 2014-11-12 | 2016-05-23 | 주식회사 솔루엠 | Switching controller and power conveter including the same |
| JP2016096702A (en) * | 2014-11-17 | 2016-05-26 | キヤノン株式会社 | Power supply device and image forming apparatus |
| US9356521B2 (en) | 2014-01-30 | 2016-05-31 | Sanken Electric Co., Ltd. | Switching power-supply device having wide input voltage range |
| KR20160072521A (en) * | 2014-12-15 | 2016-06-23 | 주식회사 솔루엠 | Power supply including llc converter and protection method for the same |
| US9378888B2 (en) | 2011-01-26 | 2016-06-28 | Murata Manufacturing Co., Ltd. | Power transfer system |
| WO2016199334A1 (en) * | 2015-06-12 | 2016-12-15 | ソニー株式会社 | Power supply device, control device, and control method |
| JP2016226085A (en) * | 2015-05-27 | 2016-12-28 | 東芝デジタルメディアエンジニアリング株式会社 | Current resonance type DC-DC converter |
| JP2017073938A (en) * | 2015-10-09 | 2017-04-13 | 新電元工業株式会社 | Phase detection circuit and switching power supply apparatus |
| CN113994577A (en) * | 2019-06-11 | 2022-01-28 | 株式会社电装 | Drive circuit of power converter |
| CN114598161A (en) * | 2022-03-21 | 2022-06-07 | 西南民族大学 | Method and device for controlling low output voltage ripple of dual-output LLC resonant converter |
-
1996
- 1996-05-17 JP JP08148177A patent/JP3139534B2/en not_active Expired - Lifetime
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001309657A (en) * | 2000-04-20 | 2001-11-02 | Sony Corp | Switching power supply device |
| KR20030013103A (en) * | 2001-08-07 | 2003-02-14 | 이승호 | Switching Power Converter |
| JP2011135723A (en) * | 2009-12-25 | 2011-07-07 | Shindengen Electric Mfg Co Ltd | Control circuit for switching power supply |
| JP2011254592A (en) * | 2010-05-31 | 2011-12-15 | Canon Inc | Current resonance power supply |
| EP2445098A1 (en) * | 2010-10-25 | 2012-04-25 | STMicroelectronics S.r.l. | Control device for a resonant converter. |
| US8737092B2 (en) | 2010-10-25 | 2014-05-27 | Stmicroelectronics S.R.L. | Control device for a resonant converter |
| WO2012101906A1 (en) | 2011-01-26 | 2012-08-02 | 株式会社村田製作所 | Switching power supply device |
| US9106141B2 (en) | 2011-01-26 | 2015-08-11 | Murata Manufacturing Co., Ltd. | Switching power supply device |
| US9660536B2 (en) | 2011-01-26 | 2017-05-23 | Murata Manufacturing Coo., Ltd. | Switching power supply device performs power transmission by using resonance phenomenon |
| WO2012101905A1 (en) | 2011-01-26 | 2012-08-02 | 株式会社村田製作所 | Switching power supply device |
| US9378888B2 (en) | 2011-01-26 | 2016-06-28 | Murata Manufacturing Co., Ltd. | Power transfer system |
| WO2012105077A1 (en) * | 2011-02-01 | 2012-08-09 | 富士電機株式会社 | Resonant-type switching power supply apparatus |
| US9093904B2 (en) | 2011-02-01 | 2015-07-28 | Fuji Electric Co., Ltd. | Resonant switching power supply device |
| CN103299526A (en) * | 2011-02-01 | 2013-09-11 | 富士电机株式会社 | Resonant-type switching power supply apparatus |
| JP2013046462A (en) * | 2011-08-23 | 2013-03-04 | Minebea Co Ltd | Switching power supply and control method thereof |
| GB2508774B (en) * | 2011-10-21 | 2018-09-19 | Murata Manufacturing Co | Switching power supply device |
| GB2508775B (en) * | 2011-10-21 | 2018-09-19 | Murata Manufacturing Co | Switching power supply device |
| US9130467B2 (en) | 2011-10-21 | 2015-09-08 | Murata Manufacturing Co., Ltd. | Switching power supply device |
| GB2508775A (en) * | 2011-10-21 | 2014-06-11 | Murata Manufacturing Co | Switching power-supply device |
| GB2508774A (en) * | 2011-10-21 | 2014-06-11 | Murata Manufacturing Co | Switching power-supply device |
| CN103891120A (en) * | 2011-10-21 | 2014-06-25 | 株式会社村田制作所 | Switching power-supply device |
| JPWO2013058175A1 (en) * | 2011-10-21 | 2015-04-02 | 株式会社村田製作所 | Switching power supply |
| JPWO2013058174A1 (en) * | 2011-10-21 | 2015-04-02 | 株式会社村田製作所 | Switching power supply |
| US9048741B2 (en) | 2011-10-21 | 2015-06-02 | Murata Manufacturing Co., Ltd. | Switching power supply device |
| WO2013058174A1 (en) * | 2011-10-21 | 2013-04-25 | 株式会社村田製作所 | Switching power-supply device |
| WO2013058175A1 (en) * | 2011-10-21 | 2013-04-25 | 株式会社村田製作所 | Switching power-supply device |
| DE102012020672A1 (en) | 2011-10-28 | 2013-05-02 | Murata Manufacturing Co., Ltd. | Switching Power Supply |
| US8625314B2 (en) | 2011-10-28 | 2014-01-07 | Murata Manufacturing Co., Ltd. | Switching power supply apparatus |
| CN103095140A (en) * | 2011-10-28 | 2013-05-08 | 株式会社村田制作所 | Switching power supply apparatus |
| JP2013099037A (en) * | 2011-10-28 | 2013-05-20 | Murata Mfg Co Ltd | Switching power supply |
| JP2013188099A (en) * | 2012-03-12 | 2013-09-19 | Shindengen Electric Mfg Co Ltd | Control circuit for current resonance circuit and control method for current resonance circuit |
| US9337742B2 (en) | 2014-01-21 | 2016-05-10 | Sanken Electric Co., Ltd. | Switching power-supply device |
| US9356521B2 (en) | 2014-01-30 | 2016-05-31 | Sanken Electric Co., Ltd. | Switching power-supply device having wide input voltage range |
| CN105680695B (en) * | 2014-06-30 | 2018-03-27 | 三垦电气株式会社 | Switching power unit |
| CN105680695A (en) * | 2014-06-30 | 2016-06-15 | 三垦电气株式会社 | Switching power-supply device |
| US9331584B2 (en) | 2014-06-30 | 2016-05-03 | Sanken Electric Co., Ltd. | Switching power-supply device |
| KR20160056975A (en) * | 2014-11-12 | 2016-05-23 | 주식회사 솔루엠 | Switching controller and power conveter including the same |
| JP2016096702A (en) * | 2014-11-17 | 2016-05-26 | キヤノン株式会社 | Power supply device and image forming apparatus |
| KR20160072521A (en) * | 2014-12-15 | 2016-06-23 | 주식회사 솔루엠 | Power supply including llc converter and protection method for the same |
| JP2016226085A (en) * | 2015-05-27 | 2016-12-28 | 東芝デジタルメディアエンジニアリング株式会社 | Current resonance type DC-DC converter |
| WO2016199334A1 (en) * | 2015-06-12 | 2016-12-15 | ソニー株式会社 | Power supply device, control device, and control method |
| JP2017073938A (en) * | 2015-10-09 | 2017-04-13 | 新電元工業株式会社 | Phase detection circuit and switching power supply apparatus |
| CN113994577A (en) * | 2019-06-11 | 2022-01-28 | 株式会社电装 | Drive circuit of power converter |
| CN113994577B (en) * | 2019-06-11 | 2024-05-28 | 株式会社电装 | Driving circuit of power converter |
| CN114598161A (en) * | 2022-03-21 | 2022-06-07 | 西南民族大学 | Method and device for controlling low output voltage ripple of dual-output LLC resonant converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139534B2 (en) | 2001-03-05 |
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