JPH09307086A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】 【課題】 分割フォトダイオードＰＤを搭載した回路内
蔵受光素子１０１において、該分割フォトダイオードの
分割部ＤＢに光ビームが照射された際に、光キャリアが
拡散で移動する距離が長くなることによる応答速度の劣
化を改善し、遮断周波数を向上する。 【解決手段】 Ｐ型シリコン基板１と、該基板１上に形
成されたＰ型エピタキシャル層２と、該エピタキシャル
層２の表面領域に選択的に形成された複数のＮ型拡散層
３とを備え、上記Ｐ型エピタキシャル層２と該各Ｎ型拡
散層３とにより、信号光を検出してその光電変換信号を
出力する光検出フォトダイオード部Ｄ１，Ｄ２，Ｄ３，
Ｄ５を構成し、該複数の光検出フォトダイオード部によ
り分割フォトダイオードＰＤを構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光電変換信号を処
理する回路を内蔵した回路内蔵受光素子に関し、特に、
複数の光検出フォトダイオード部からなる分割フォトダ
イオードのような、受光領域が分割された受光素子にお
ける、その応答速度の改善を図るための構造に関する。

【０００２】

【従来の技術】このような分割フォトダイオードは、た
とえば光ピックアップの信号検出用素子として従来から
用いられている。

【０００３】近年、光ディスク装置の小型高性能化に伴
い、光ピックアップの小型軽量化が重要となっている。
これを実現するために、トラッキングビームを生成する
ための機能、光分岐を行うための機能、誤差信号を生成
するための機能を１つのホログラム素子に集積化し、レ
ーザダイオード及びフォトダイオード等を１つのパッケ
ージ（図示せず）内に収容し、上記ホログラム素子をパ
ッケージ上面に配した構造の光モジュールが提案されて
いる。

【０００４】図９は、上記ピックアップの光学系の概略
構成を示す。この光学系における信号検出原理を簡単に
説明すると、レーザダイオードＬＤから出射された光
は、ホログラム素子３１の裏面側に配置されたトラッキ
ングビーム生成用回折格子３０により、２つのトラッキ
ング用副ビームと１つの情報信号読出し用主ビームとの
３つの光ビームに分けられる。

【０００５】そして、上記パッケージ上面のホログラム
素子３１を０次光として透過したこれらの光は、コリメ
ートレンズ３２で平行光に変換された後、対物レンズ３
３によってディスク３４上に集光される。このディスク
３４上のピットによる変調を受けた反射光は、対物レン
ズ３３、コリメートレンズ３２を透過した後、ホログラ
ム素子３１によって回折され、１次回折光として、分割
された５つの光検出部（光検出フォトダイオード部）Ｄ
１〜Ｄ５を有する５分割フォトダイオードＰＤ上に導か
れる。

【０００６】ここで上記ホログラム素子３１は、回折周
期の異なる２つの領域３１ａ及び３１ｂからなり、主ビ
ームの反射光のうち、その一方の領域３１ａに入射した
ものが、上記光検出部Ｄ２及びＤ３を分割する分割部Ｄ
Ｂ上に、上記主ビームの反射光のうち、他方の領域３１
ｂに入射したものが光検出部Ｄ４上に集光されるように
なっている。また、２つの副ビームの反射光のうち上記
ホログラム素子３１の領域３１ａに入射したものは、そ
れぞれ光検出部Ｄ１，Ｄ５上に集光される。また上記光
学系は、ホログラム素子３１とディスク３４との距離の
変化に応じて、主ビームの反射光のフォトダイオードＰ
Ｄ上での位置が光検出フォトダイオード部Ｄ２，Ｄ３の
並ぶ方向に変化するようになっており、主ビームの焦点
がディスク上で合っている時は、その反射光が上記光検
出フォトダイオード部Ｄ２とＤ３の間の分割部ＤＢに入
射するようになっている。

【０００７】従って、５分割フォトダイオードＰＤの、
上記各光検出部Ｄ１〜Ｄ５に対応する出力をＳ１〜Ｓ５
とすると、フォーカス誤差信号ＦＥＳは、 ＦＥＳ＝Ｓ２−Ｓ３ で与えられる。

【０００８】一方、トラッキング誤差は、いわゆる３ビ
ーム法で検出される。２つのトラッキング用副ビームは
それぞれ光検出部Ｄ１，Ｄ５上に集光されるので、トラ
ッキング誤差信号ＴＥＳは、 ＴＥＳ＝Ｓ１−Ｓ５ で与えられる。この誤差信号ＴＥＳが０であるとき、主
ビームが照射すべきトラック上に位置していることにな
る。また、再生信号ＲＦは、主ビームの反射光を受光す
る光検出部Ｄ２〜Ｄ４の出力の総和として ＲＦ＝Ｓ２＋Ｓ３＋Ｓ４ で与えられる。

【０００９】図１０は上記光学系の構成に組み込まれた
５分割フォトダイオードＰＤの構造を示す平面図であ
る。ここでは５分割フォトダイオードとともに基板上に
組み込まれている信号処理回路は図示していない。図に
おいて、２００は、従来から用いられていた光検出用の
５分割フォトダイオードＰＤを搭載した回路内蔵受光素
子であり、２０２は各光検出フォトダイオード部Ｄ１〜
Ｄ５に共通のアノード電極、２０３ａ〜２０３ｅは上記
各光検出フォトダイオード部Ｄ１〜Ｄ５に対応するカソ
ード電極である。

【００１０】この５分割フォトダイオードの形状は上記
光学系により決まり、ここではフォトダイオードの光検
出部は縦長の形状、つまり図１０中の矢印Ｙの方向に長
い形状となる。この形状は以下の理由により決まる。

【００１１】上記光学系を構成するレーザダイオードＬ
ＤとフォトダイオードＰＤは、１つのパッケージに組み
込まれ、ホログラム素子３１はこのパッケージ上面に接
着されている。このレーザダイオードとフォトダイオー
ドとはその位置合わせの際、上記光検出部Ｄ２，Ｄ３と
光検出部Ｄ４とが並ぶ方向Ｙ、及びこれと垂直な方向Ｘ
に相対的にずれるバラツキが生ずる。また、上記レーザ
ダイオードＬＤの発振波長は個体間でバラツキがあり、
温度変動に起因して変化する。

【００１２】ここで、上記レーザダイオードとフォトダ
イオードとの位置合わせにおける上記Ｙ方向の位置ずれ
や発振波長のバラツキによる回折光の回折角の変化に起
因して、フォトダイオードＰＤの受光面上に入射するデ
ィスクからの反射光の位置が上記Ｙ方向に変化する。

【００１３】このため、フォトダイオードＰＤの受光面
は、図１０に示すようにＹ方向，つまり、上記回折角の
変化により回折光のフォトダイオードへの入射位置が変
わる方向の寸法を広くとる必要がある。

【００１４】また、上記受光面のＹ方向と直交するＸ方
向については、レーザダイオードの発振波長の個体間バ
ラツキと温度変動に起因する発振波長変化とにより回折
光の回折角が変化しても、回折光のフォトダイオードへ
の入射位置が変化することはない。また、レーザダイオ
ードとフォトダイオードの位置合わせにおけるＸ方向の
位置ずれは、パッケージ上面にホログラム３１を接着す
る際、これを回転させることで調整できるため、Ｘ方向
の受光面の寸法を広くとる必要がない。しかも、受光面
のＸ方向の寸法については、このＸ方向にならぶ３ビー
ム、つまり１つの主ビームと２つの副ビームが離れてい
ると光ピックアップを光ディスク装置に組み込む際に調
整が難しくなるため、フォトダイオードの各光検出部Ｄ
１〜Ｄ５の幅および光検出部間の分割部ＤＢの幅は狭く
する必要がある。

【００１５】以上のことから、フォトダイオードＰＤの
各光検出部の形状は図１０に示すように必然的に縦長の
構造，つまり回折角の変化により回折光のフォトダイオ
ードへの入射位置が変わる方向の寸法が長い構造となっ
てしまう。

【００１６】図１１は、図１０に示す、回路内蔵受光素
子のフォトダイオードのａ−ａ’線部分の断面構造を示
す図である。この図では、メタル処理工程以後の工程に
より形成される構造、例えば多層配線、保護膜等は省略
している。

【００１７】図１１において、２００は上記５分割フォ
トダイオードＰＤを信号処理回路（図示せず）とともに
搭載した回路内蔵受光素子で、そのＰ型半導体基板１１
上にはＮ型エピタキシャル層１４が形成されている。該
基板１１とＮ型エピタキシャル層１４の境界部分には、
選択的にＰ型埋め込み拡散層１２が形成されており、該
Ｎ型エピタキシャル層１４の表面部分には、該Ｐ型埋め
込み拡散層１２に達するようＰ型分離拡散層１５が形成
されている。そして、上記Ｐ型埋め込み拡散層１２及び
これにつながるＰ型分離拡散層１５により、上記Ｎ型エ
ピタキシャル層１４が複数のＮ型半導体領域に分割され
ている。ここで、該分割された個々のＮ型半導体領域と
その下側の基板部分とにより、信号光を検出する光検出
フォトダイオード部Ｄ１〜Ｄ５が構成されている。

【００１８】また、上記Ｎ型エピタキシャル層１４の表
面には酸化膜１７が形成されており、上記フォトダイオ
ード部Ｄ１，Ｄ２，Ｄ３，Ｄ５を構成するＮ型エピタキ
シャル層１４の表面部分及び分割フォトダイオードの分
離部となるＰ型拡散層１５の表面部分では、上記酸化膜
１７は除去されており、これらの部分には、Ｐ型拡散層
１６が形成されている。そして、該Ｐ型拡散層１６の表
面上には、反射防止膜となるようレーザダイオードの波
長に合わせてその膜厚が設定されたシリコン窒化膜１８
が形成されている。なお１９ａは、上記分割フォトダイ
オードＰＤの両端側のＰ型分離拡散層１５上に形成され
た、上記アノード電極２０２を構成する電極配線、１９
は窒化膜１８の表面の信号光があたらない部分に形成さ
れた金属膜である。

【００１９】このフォトダイオードの作製方法は以下の
とおりである。まず、Ｐ型半導体基板１１上の、光検出
部を分割する分割部となる領域に、Ｐ型埋め込み拡散層
１２を形成する（図１２（ａ））。

【００２０】次に、図１２（ｂ）に示すようにＰ型半導
体基板１１の表面全面にＮ型エピタキシャル層１４を形
成する。その後Ｎ型エピタキシャル層１４の、Ｐ型埋め
込み拡散層１２上に位置する部分にＰ型分離拡散層１５
を形成する。これにより、電気的に分離された光検出部
Ｄ１〜Ｄ５が形成される。

【００２１】次いで、Ｎ型エピタキシャル層１４の表面
および光検出部Ｄ１〜Ｄ５の分割部となるＰ型分離拡散
層１５の表面にＰ型拡散層１６を形成する（図１２
（ｃ））。

【００２２】さらに、図１２（ｄ）に示すように、Ｐ型
拡散層１６の形成時にその表面に形成された酸化膜１７
のうち、Ｐ型拡散層１６表面の受光領域に対応する部分
を除去して、全面に窒化膜１８を形成する。この際、該
窒化膜１８の膜厚は、これが反射防止膜となるよう、レ
ーザダイオードの波長に合ったものとする。

【００２３】そして、上記窒化膜１８及び酸化膜１７に
電極窓を開口して、電極配線１９ａを形成すると同時に
窒化膜１８の表面の信号光があたらない部分に金属膜１
９を形成して、図１１に示す構造の５分割フォトダイオ
ードＰＤを得る。また信号処理回路部分（図示せず）は
通常のバイポーラＩＣプロセスにより上記半導体基板１
１上に作製される。

【００２４】このような構成の回路内蔵受光素子２００
の５分割フォトダイオードＰＤでは、光検出部Ｄ１〜Ｄ
５の分割部のＰＮ接合はＰ型拡散層１６によって覆われ
ているため、窒化膜１８をフォトダイオード表面に直接
形成しても接合リークの増大等の問題は起こらない。し
たがって、実際に集光ビームが当たるフォトダイオード
の光検出部Ｄ２及びＤ３間の分割部ＤＢでは、集光ビー
ムの受光面での反射は、窒化膜１８により低反射に抑え
られるため、フォトダイオードの高感度化が実現でき
る。

【００２５】また、上記分割フォトダイオードＰＤの、
信号光が当たらない部分に、ここでは光検出部Ｄ１とＤ
２の間、及び光検出部Ｄ３とＤ５の間に金属膜１９が形
成されているため、迷光などの影響を受けにくくなり、
フォトダイオードのＳ／Ｎを向上することができる。

【００２６】ところが、再生信号ＲＦを処理する光検出
部Ｄ２，Ｄ３，Ｄ４は特に高速動作が必要とされる。そ
の内、光検出部Ｄ２及びＤ３では、光ビームがこれらの
分割部ＤＢに照射された場合、各光検出部の中央に光ビ
ームが照射された時に比べて遮断周波数が低下してしま
う。

【００２７】デバイスシミュレーションを使用して上記
隣接する光検出部の分割部ＤＢに光ビームが照射された
状態を解析した結果、この状態では光キャリアが該分割
部ＤＢのＰ型埋込拡散層１２を迂回して、Ｎ型エピタキ
シャル層１４とＰ型半導体基板１１の接合に到達するこ
とから、光キャリアが拡散で移動する距離が長くなって
いることが上記遮断周波数の低下の原因であることがわ
かった。

【００２８】そこで、このような遮断周波数の低下に対
する対策を講じた光検出用の分割フォトダイオードがす
でに開発されている。

【００２９】図１３はこのような改良型の分割フォトダ
イオードの構成を説明するための図であり、上記図１１
に示す、回路内蔵受光素子２００の分割フォトダイオー
ドＰＤの断面構造に相当する部分を示している。

【００３０】図において、２０１は改良型の分割フォト
ダイオードＰＤ１を搭載した回路内蔵受光素子で、これ
は、図１１に示す分割フォトダイオードＰＤにおける基
板１１の、各光検出フォトダイオード部Ｄ１，Ｄ２，Ｄ
３，Ｄ５を構成する部分に、Ｎ型埋込拡散層１３を形成
したものである。

【００３１】この構造のフォトダイオードＰＤ１を搭載
した回路内蔵受光素子２０１の作成方法は、上記分割フ
ォトダイオードＰＤを搭載した回路内蔵受光素子２００
の形成プロセスにおいて、予めＰ型半導体基板１１表面
の、光検出フォトダイオードを形成すべき予定領域の一
部に、Ｎ型埋込拡散層１３を形成しておく点のみ異な
り、該Ｎ型埋込拡散層の形成後の処理は、上記回路内蔵
受光素子２００の作製プロセスにおけるものと同じであ
る。

【００３２】このような構造の光検出用の分割フォトダ
イオードＰＤ１では、分割部ＤＢである、光キャリアが
迂回するＰ型埋込拡散層１２の近傍にＮ型埋込拡散層１
３が位置することになる。このため、光検出フォトダイ
オードの分割部ＤＢに光ビームを照射した際、光キャリ
アが上記分割部ＤＢ下側の深い位置からこの分離部ＤＢ
を迂回してＰＮ接合面まで移動する経路において、空乏
領域が分割部近傍まで広がることになり、光キャリアが
拡散により移動する距離が短くなり、これにより遮断周
波数の向上を図っている。

【００３３】また、上記分割フォトダイオードＰＤ１で
は、Ｐ型半導体基板１１と、Ｎ型エピタキシャル層１４
の接合位置に比べて、Ｐ型半導体基板１１とＮ型埋込拡
散層１３の接合位置が深くなるため、光キャリアが深さ
方向に拡散により移動する距離が短くなっている。この
ため、分割部以外に光ビームが照射された時の遮断周波
数も向上したものとなっている。

【００３４】

【発明が解決しようとする課題】ところが、上述したよ
うに、個々のフォトダイオード部にＮ型埋込拡散層１３
を形成している、改良型分割フォトダイオードを搭載し
た回路内蔵受光素子においても、以下の点で改善の余地
がある。

【００３５】つまり、上記分割フォトダイオードでは、
受光領域を分割する分割部ＤＢの下側部分で発生した光
キャリアが分割部ＤＢとしてのＰ型埋込拡散層１２を迂
回するという問題は本質的には解決されていない。この
ため、改良型の分割フォトダイオードＰＤ１において、
遮断周波数が改善されたとはいえ、依然として光検出部
Ｄ２およびＤ３では、光ビームがこれらの分割部ＤＢに
照射された場合は、各光検出部の中央に光ビームが照射
された場合に比べて遮断周波数が低下することとなる。

【００３６】また、信号光の周波数が短くなると、光キ
ャリアが基板の浅い部分で多く発生することとなるが、
分割フォトダイオードの分離部であるＰ型分離拡散層１
５は不純物濃度が高いため、光キャリアのライフタイム
が短く、感度が低下するという問題もある。

【００３７】このような問題は、分離部ＤＢとしてＰ型
分離拡散層を用いる限り生じる問題であり、本質的な解
決のためには、Ｐ型分離拡散層を用いないで分割部を形
成しなければならないということになるが、基板上に複
数の素子をモノリシックに搭載する上で、上記Ｐ型分離
拡散層は必須のものであり、以下このＰ型分離拡散層が
必要となる理由について説明する。

【００３８】まず、光電変換信号の信号処理回路を搭載
した回路内蔵受光素子では、受光素子が形成される基板
と同一の基板上に、信号処理回路を構成する回路素子、
例えばＮＰＮトランジスタなどが形成されることとな
る。各回路素子は導電性などの観点からＮ型エピタキシ
ャル層内に形成されるが、この場合、Ｎ型エピタキシャ
ル層内の各素子を電気的に分離するためには、隣り合う
素子が配置される領域間で、各領域の電位レベルに拘わ
らず電流が流れないようにする必要がある。このため隣
り合う素子が配置される領域間を半導体層により電気的
に分離するには、これらの領域間にＰＮ接合とＮＰ接合
とが介在するよう、Ｎ型エピタキシャル層とは逆導電型
のＰ型分離拡散層を形成する必要がある。

【００３９】このような素子の分離構造は、光電変換素
子である複数のフォトダイオード部を同一基板上に配設
する場合にも適用されるものであり、特に、信号処理回
路を搭載した回路内蔵受光素子では、Ｐ型半導体基板と
その上のＮ型エピタキシャル層からなる、分割フォトダ
イオードを構成する複数の光検出フォトダイオード部も
それぞれ、該Ｎ型エピタキシャル層内に形成したＰ型分
離拡散層により電気的に分離する構造を採用している。

【００４０】本発明は上記のような問題を解決するため
になされたものであり、光ビームが隣接する光検出部を
分割する分割部に照射された状態での応答速度の劣化を
改善できる回路内蔵受光素子を得ることを目的とする。

【００４１】

【課題を解決するための手段】この発明（請求項１）に
係る回路内蔵受光素子は、第１導電型半導体基板と、該
第１導電型半導体基板上に形成された第１導電型半導体
層と、該第１導電型半導体層の表面領域に選択的に形成
された複数の第２導電型半導体層とを備えている。

【００４２】この回路内蔵受光素子では、該第１導電型
半導体層と、該各第２導電型半導体層とにより、信号光
を検出してその光電変換信号を出力する光検出フォトダ
イオード部が複数構成され、該複数の光検出フォトダイ
オード部により分割フォトダイオードが構成されてい
る、また、該第１導電型半導体層の、該分割フォトダイ
オードが形成されている領域とは電気的に分離された領
域には、該光電変換信号を処理する信号処理回路を構成
する回路素子が形成されている。そのことにより上記目
的が達成される。

【００４３】この発明（請求項２）は、上記請求項１記
載の回路内蔵受光素子において、前記分割フォトダイオ
ードが、前記各第２導電型半導体層を、隣接する第２導
電型半導体層から延びる空乏層が互いに接触するよう配
置した構造となっているものである。

【００４４】この発明（請求項３）は、上記請求項２記
載の回路内蔵受光素子において、前記分割フォトダイオ
ードを、これを構成する前記各第２導電型半導体層から
延びる空乏層が、前記第１導電型半導体基板内部にまで
到達する構造としたものである。

【００４５】この発明（請求項４）は、上記請求項２ま
たは３記載の回路内蔵受光素子において、前記第１導電
型半導体層を、前記第１導電型半導体基板としてのＰ型
半導体基板上に成長されたＰ型エピタキシャル層とした
ものである。

【００４６】このＰ型エピタキシャル層は、前記光検出
フォトダイオード部を構成する第２導電型半導体層とし
てのＮ型拡散層と、前記信号処理回路の回路素子である
ＮＰＮトランジスタの形成領域としてのＮウェル拡散層
と、該回路素子である縦型ＰＮＰトランジスタを構成す
るＮ型ベース拡散層とを有するものとなっている。

【００４７】また、該光検出フォトダイオード部を構成
するＮ型拡散層は、該ＮＰＮトランジスタ形成用のＮウ
ェル拡散層及び該縦型ＰＮＰトランジスタのＮ型ベース
拡散層と同一工程にて形成したものとなっている。

【００４８】この発明（請求項５）は、上記請求項１な
いし４のいずれかに記載の回路内蔵受光素子において、
前記第１導電型半導体層として、比抵抗が３Ωｃｍ以上
の高比抵抗半導体層を用いたものである。

【００４９】この発明（請求項６）は、上記請求項１な
いし４のいずれかに記載の回路内蔵受光素子において、
前記第１導電型半導体基板として、比抵抗が２０Ωｃｍ
以上の高比抵抗基板を用い、前記第１導電型半導体層と
して、比抵抗が３Ωｃｍ以上の高比抵抗半導体層を用い
たものである。

【００５０】この発明（請求項７）に係る回路内蔵受光
素子は、第１導電型半導体基板と、該第１導電型半導体
基板上に形成された第１導電型半導体層と、該第１導電
型半導体基板上に選択的に形成された、該第１導電型半
導体層の表面から該第１導電型半導体基板の内部まで達
する複数の第２導電型半導体層とを備えている。

【００５１】そして、本回路内蔵受光素子では、該第１
導電型半導体層及び第１導電型半導体基板と、該各第２
導電型半導体層とにより、信号光を検出してその光電変
換信号を出力する光検出フォトダイオード部が複数構成
され、該複数の光検出フォトダイオード部により分割フ
ォトダイオードが構成されている。また、該第１導電型
半導体層の、該分割フォトダイオードが形成されている
領域と電気的に分離された領域には、該光電変換信号を
処理する信号処理回路を構成する複数の回路素子が形成
されている。そのことにより上記目的が達成される。

【００５２】この発明（請求項８）は、上記請求項７記
載の回路内蔵受光素子において、前記第１導電型半導体
基板として、比抵抗が２０Ωｃｍ以上の高比抵抗基板を
用いたものである。

【００５３】以下、本発明の作用について説明する。こ
の発明（請求項１）においては、第１導電型半導体基板
上に形成された第１導電型半導体層と、該第１導電型半
導体層の表面領域に選択的に形成された複数の第２導電
型半導体層とを備え、該第１導電型半導体層と該各第２
導電型半導体層とにより、分割フォトダイオードを構成
する複数の光検出フォトダイオード部を形成したから、
隣接する光検出フォトダイオード部の間は、第１導電型
半導体層により分離されることとなる。つまり、第１導
電型半導体基板の、分割フォトダイオードの分離部に対
応する表面領域には、第１導電型半導体基板上に形成さ
れた第２導電型半導体層を複数の領域に分離するための
高濃度の第１導電型分離拡散領域は存在しない。

【００５４】このため、上記分割フォトダイオードの分
割部には光ビームが照射された際、光キャリアが上記分
離拡散領域を迂回する現象が起こらず、結果的に光キャ
リアがＰＮ接合まで拡散により移動する距離を短くでき
る。これにより応答速度を改善することができ、遮断周
波数を向上することができる。

【００５５】また、分割フォトダイオードの分離部には
濃度の高い分離拡散層は存在していないため、信号光の
波長が短くなって光キャリアが基板の浅い部分で多く発
生することとなっても、光キャリアのライフタイムが短
くなって感度が低下するということもない。

【００５６】この発明（請求項２）においては、上記請
求項１記載の回路内蔵受光素子において、前記分割フォ
トダイオードの各第２導電型半導体層を、隣接する第２
導電型半導体層から延びる空乏層が互いに接触するよう
配置したので、隣接する光検出フォトダイオード部の分
離部に信号光が照射された場合に、光検出フォトダイオ
ード部の中央部に信号光が照射された場合に比べて応答
速度が低下するのを抑制することができる。

【００５７】この発明（請求項３）においては、上記請
求項２記載の回路内蔵受光素子において、前記分割フォ
トダイオードを、これを構成する前記各第２導電型半導
体層から延びる空乏層が、前記第１導電型半導体基板内
部にまで到達する構造としたので、第１導電型半導体層
を形成する際に、信号処理回路の回路素子を構成する半
導体領域の不純物がオートドープにより基板やその上の
半導体層中に侵入しても、光検出フォトダイオード部で
は、上記オートドープによりポテンシャルの谷部や山部
が生じる領域も空乏化されることとなる。このため、上
記オートドープに起因する応答速度の劣化を抑制でき
る。

【００５８】この分割フォトダイオードの構造では、上
記第１導電型半導体層と第２導電型型半導体層との接合
の深さ位置が光の侵入長の半分以上となるよう、該第２
導電型半導体層を形成することにより、応答速度の劣化
の抑制効果をより大きくできる。

【００５９】この発明（請求項４）においては、上記請
求項２または３記載の回路内蔵受光素子において、前記
第１導電型半導体基板及びその上に第１導電型半導体層
として形成されたエピタキシャル層の導電型をそれぞれ
Ｐ型とし、このＰ型エピタキシャル層の表面領域に位置
する、光検出フォトダイオード部を構成する第２導電型
半導体層としてのＮ型拡散層を、信号処理回路のＮＰＮ
トランジスタ形成用のＮウェル拡散層及び該縦型ＰＮＰ
トランジスタのＮ型ベース拡散層と同一工程にて形成し
たものとしたので、製造工程の簡略化により、製造コス
トの削減を図ることができる。

【００６０】この発明（請求項５）においては、上記請
求項１ないし４のいずれかに記載の回路内蔵受光素子に
おいて、前記第１導電型半導体層として、比抵抗が３Ω
ｃｍ以上の高比抵抗半導体層を用いたので、基板上の、
光検出フォトダイオード部が形成される半導体層は、通
常の回路内蔵受光素子で使用される半導体層に比べて比
抵抗の高いものとなる。これにより分割フォトダイオー
ドの接合容量が低減されることとなり、分割フォトダイ
オードの応答速度の高速化により遮断周波数を向上する
ことができる。

【００６１】この発明（請求項６）においては、上記請
求項１ないし４のいずれかに記載の回路内蔵受光素子に
おいて、前記第１導電型半導体基板として、比抵抗が２
０Ωｃｍ以上の高比抵抗基板を用い、前記第１導電型半
導体層として、比抵抗が３Ωｃｍ以上の高比抵抗半導体
層を用いたので、基板及びその上の、光検出フォトダイ
オード部が形成される半導体層がそれぞれ、通常の回路
内蔵受光素子で使用される基板及びその上の半導体層に
比べて比抵抗の高いものとなる。これにより分割フォト
ダイオードの接合容量をさらに低減することが可能とな
り、分割フォトダイオードの応答速度のさらなる高速化
により遮断周波数を一層向上することができる。

【００６２】この発明（請求項７）においては、第１導
電型半導体基板上に形成された第１導電型半導体層と、
該第１導電型半導体層の表面領域に選択的に形成され
た、該第１導電型半導体層の表面から該第１導電型半導
体基板の内部まで達する複数の第２導電型半導体層とを
備え、該第１導電型半導体層及び第１導電型半導体基板
と該各第２導電型半導体層とにより、分割フォトダイオ
ードを構成する複数の光検出フォトダイオード部を形成
したので、分割フォトダイオードの分割部には光ビーム
が照射された際に、光キャリアが上記分離拡散領域を迂
回する現象を回避できるだけでなく、オートドープに起
因して応答速度が劣化するという問題を解消できる。

【００６３】つまり、この発明では、オートドープによ
り不純物が基板とその上の半導体層との界面部分に侵入
しても、光検出フォトダイオード部では、これを構成す
る第２導電型半導体層内に該不純物の侵入領域が含まれ
るため、該侵入部分ではオートドープにより生ずるポテ
ンシャルの山部や谷部が、第２導電型半導体層のポテン
シャルにより打ち消されることとなる。これによりオー
トドープによる分割フォトダイオードの応答性の劣化を
回避できる。

【００６４】この発明（請求項８）においては、上記請
求項７記載の回路内蔵受光素子において、前記第１導電
型半導体基板を、比抵抗が２０Ωｃｍ以上となるよう高
比抵抗化したので、分割フォトダイオードの接合容量を
低減して、さらなる応答速度の向上を図ることができ
る。

【００６５】

【発明の実施の形態】以下、本発明の実施形態について
説明する。 （実施形態１）図１は本発明の実施形態１による回路内
蔵受光素子を説明するための図であり、該回路内蔵受光
素子に搭載された分割フォトダイオードの断面構造を示
している。また、図２（ａ）〜図２（ｃ）は上記回路内
蔵受光素子の製造方法における分割フォトダイオードの
形成プロセスを工程順に示す断面図である。なおこれら
の図では、信号処理回路部分、及びメタル形成工程以降
の工程により形成される構造、例えば多層配線、保護膜
などは省略している。

【００６６】図において、１０１は本実施形態１の回路
内蔵受光素子であり、不純物濃度１．５×１０¹⁴atoms/
cm³のＰ型シリコン基板１と、該基板１上に形成された
不純物濃度５×１０¹⁵atoms/cm³のＰ型エピタキシャル
層２と、該Ｐ型エピタキシャル層２の表面領域に選択的
に形成された、ピーク不純物濃度が４×１０¹⁷atoms/cm
³である複数のＮ型拡散層３とを備えている。

【００６７】この受光素子１０１では、上記Ｐ型エピタ
キシャル層２と、該各Ｎ型拡散層３とにより、信号光を
検出してその光電変換信号を出力する光検出フォトダイ
オード部Ｄ１，Ｄ２，Ｄ３，Ｄ５が複数構成され、これ
らの複数の光検出フォトダイオード部により分割フォト
ダイオードＰＤが構成されている。図１では、図示して
いないが、図１０に示す光検出フォトダイオード部Ｄ４
も、上記基板上に形成されている。

【００６８】また、上記Ｐ型エピタキシャル層２の表面
には酸化膜４が形成されており、上記フォトダイオード
部Ｄ１，Ｄ２，Ｄ３，Ｄ５を構成するＮ型拡散層３の表
面部分では、上記酸化膜４は開口されている。そして、
該Ｎ型拡散層３及び酸化膜４上には、反射防止膜となる
ようレーザダイオードの波長に合わせてその膜厚を設定
したシリコン窒化膜５が形成されている。なお、３ｓは
上記各Ｎ型拡散層３からＰ型エピタキシャル層２内に広
がる空乏層、６は上記分割フォトダイオードＰＤの両端
側のＰ型エピタキシャル層２に接触するよう形成され
た、上記アノード電極２０２（図１０参照）を構成する
電極配線、６ａは窒化膜５の表面の信号光があたらない
部分に形成された金属膜である。

【００６９】さらに、本回路内蔵受光素子１０１では、
図３に示すように、上記Ｐ型エピタキシャル層２の、該
分割フォトダイオードＰＤが形成されている領域とは電
気的に分離された領域には、該光電変換信号を処理する
信号処理回路ＳＣを構成する回路素子として、例えば縦
型ＮＰＮトランジスタＴａや縦型ＰＮＰトランジスタＴ
ｂが形成されている。

【００７０】またここでは、分割フォトダイオードの接
合容量が大きいことから、フォトダイオードの応答速度
がＣＲ時定数の成分により遅くなるのを避けるため、Ｐ
型シリコン基板１とＰ型エピタキシャル層２を高比抵抗
化して、分割フォトダイオードの接合容量を下げてい
る。例えば、通常Ｐ型シリコン基板１の比抵抗は１５Ω
ｃｍでＰ型エピタキシャル層２の比抵抗は１Ωｃｍであ
るが、ここでは、Ｐ型シリコン基板の比抵抗を１００Ω
ｃｍ，Ｐ型エピタキシャル層２の比抵抗を３Ωｃｍとし
ている。これにより、分割フォトダイオードの接合容量
が２．２１×１０⁴ｐＦ／ｃｍ²から１．２×１０⁴ｐＦ
／ｃｍ²と低減される。

【００７１】次に上記受光素子の製造方法について説明
する。まず、図２（ａ）に示すように、不純物濃度１．
５×１０¹⁴atoms/cm³のＰ型シリコン基板１上に不純物
濃度５×１０¹⁵atoms/cm³のＰ型エピタキシャル層２を
成長させる。続いてＰ型エピタキシャル層２の表面領域
に選択的にピーク不純物濃度４×１０¹⁷atoms/cm³のＮ
型拡散層３を複数形成する。この時、Ｐ型エピタキシャ
ル層２およびＮ型拡散層３の表面には、シリコン酸化膜
４が形成される。また、上記Ｎ型拡散層３と、これに隣
接するＰ型エピタキシャル層２とにより、フォトダイオ
ード部Ｄ１〜Ｄ３，Ｄ５が形成されることとなる。

【００７２】次に、図２（ｂ）に示すように、上記シリ
コン酸化膜４の、Ｎ型拡散層３の表面の受光領域に対応
する部分を除去して、全面にシリコン窒化膜５を形成す
る。この窒化膜５は反射防止膜となるようにレーザダイ
オードの波長にあわせてその膜厚が設定される。

【００７３】その後、図２（ｃ）に示すように、上記窒
化膜５および酸化膜４に電極窓を開口して、電極配線６
を形成すると同時に、光検出フォトダイオード部ＰＤの
分割部のうち、信号光を照射しない領域に窒化膜５を介
して金属膜６ａを形成する。これにより、図１に示す構
造の分割フォトダイオードＰＤを得る。

【００７４】また、受光素子１０１の信号処理回路ＳＣ
を構成する回路素子（図３参照）は、通常のバイポーラ
ＩＣプロセスにより上記Ｐ型シリコン基板１上に形成さ
れる。

【００７５】以下、上記回路素子の製造プロセスについ
て図３を用いて簡単に説明する。ここでは、上記回路素
子として、ＮＰＮトランジスタＴａと縦型ＰＮＰトラン
ジスタＴｂとを挙げる。

【００７６】まず、Ｐ型シリコン高比抵抗基板（不純物
濃度１．５×１０¹⁴atoms/cm³）１上に素子分離のため
のＰウェル（ピーク不純物濃度１×１０¹⁶atoms/cm³）
５１を形成する。続いて、そのＰウェル５１の表面に、
ＮＰＮトランジスタＴａのコレクタ抵抗を低減するため
の高濃度のＮ⁺型埋込拡散層（ピーク不純物濃度１×１
０¹⁹atoms/cm³）５２ａを形成すると同時に、縦型ＰＮ
ＰトランジスタＴｂの高濃度のＮ⁺型埋込拡散層（ピー
ク不純物濃度２×１０¹⁷atoms/cm³）５２ｂを形成す
る。さらに、素子分離のための高濃度のＰ⁺型埋込拡散
層（ピーク不純物濃度４×１０¹⁷atoms/cm³）５３を基
板表面に形成すると同時に、ＰＮＰトランジスタＴｂの
コレクタ抵抗を低減するための高濃度のＰ⁺型埋込拡散
層（ピーク不純物濃度４×１０¹⁷atoms/cm³）５３ｂを
形成する。

【００７７】その後、高比抵抗のＰ型エピタキシャル層
（不純物濃度５×１０¹⁵atoms/cm³）２を形成し、ＮＰ
ＮトランジスタＴａのコレクタ抵抗を低減するためのＮ
ウェル（ピーク不純物濃度１．５×１０¹⁶atoms/cm³）
５５ａ及びＰＮＰトランジスタＴｂのＮ型ベース拡散層
（ピーク不純物濃度４×１０¹⁷atoms/cm³）５５ｂを形
成し、素子分離のための高濃度のＰ⁺型分離拡散層（ピ
ーク不純物濃度４×１０¹⁸atoms/cm³）５４を形成す
る。ここで、上記Ｎウェル５５ａあるいはＮ型ベース拡
散層５５ｂの形成の工程では、上記分割フォトダイオー
ドＰＤを構成するＮ型拡散層３も形成してもよい。

【００７８】さらに、Ｎウェル５５ａ上にＮＰＮトラン
ジスタＴａのＰ型べース拡散層（ピーク不純物濃度２×
１０¹⁸atoms/cm³）５６ａを形成するとともに、上記Ｐ
ＮＰトランジスタＴｂのＮ型ベース拡散層５５ｂの表面
にそのＰ型エミッタ拡散層（ピーク不純物濃度２×１０
¹⁸atoms/cm³）５６ｂを形成する。

【００７９】そして、最後に上記ＮＰＮトランジスタＴ
ａのＰ型べース拡散層５６ａの表面領域にそのエミッタ
拡散層（ピーク不純物濃度１×１０¹⁹atoms/cm³）５７
ａを形成する。これにより信号処理回路ＳＣを構成する
回路素子が得られる。

【００８０】このような構造の分割フォトダイオードＰ
Ｄでは、基板１とエピタキシャル層２とが同一導電型で
あるため、基板表面の各フォトダイオード部の分割部に
対応する領域には、高濃度の分離拡散層が設けれらてい
ない。このため、分割部で発生した光キャリア（電子）
は、従来例で見られたような分離拡散層の不純物プロフ
ァイルが形成するポテンシャルによって分離拡散層を迂
回する現象は生じない。これにより、光キャリアが拡散
で移動する距離を短くでき、分離部での光キャリアの迂
回による応答速度の低下を回避することができる。

【００８１】また、分割フォトダイオードの分離部には
濃度の高い分離拡散層が存在していないため、信号光の
周波数が短くなって光キャリアが基板の浅い部分で多く
発生することとなっても、光キャリアのライフタイムが
短くなって感度が低下するということもない。

【００８２】さらに、本実施形態１では、Ｐ型シリコン
基板１とＰ型エピタキシャル層２を高比抵抗化して分割
フォトダイオードの接合容量を下げているため、分割フ
ォトダイオードの応答速度の高速化により、遮断周波数
の向上が図られている。

【００８３】なお、上記実施形態１では、基板及びその
上に成長された半導体層として、高比抵抗のＰ型シリコ
ン基板及びＰ型エピタキシャル層を用いたが、これら
は、Ｎ型のものを用いてもよい。

【００８４】以下、上記実施形態１の変形例として、基
板及びその上に成長された半導体層として、高比抵抗の
Ｎ型シリコン基板及び高比抵抗のＮ型エピタキシャル層
を用いた回路内蔵受光素子について説明する。

【００８５】図４は上記実施形態１の変形例に係る回路
内蔵受光素子の断面構造を示しており、これは、上記実
施形態１の回路内蔵受光素子の断面構造を示す図３に対
応している。

【００８６】図において、１０１ａは、実施形態１の変
形例としての回路内蔵受光素子であり、上記図３と同一
符号は上記実施形態１の回路内蔵受光素子１０１と同一
のものを示している。

【００８７】この回路内蔵受光素子１０１ａでは、高比
抵抗のＮ型シリコン基板（不純物濃度５×１０¹³atoms/
cm³）１ａ上に成長した高比抵抗のＮ型エピタキシャル
層（不純物濃度５×１０¹³atoms/cm³）２ａの表面領域
には、選択的にＰ型拡散層（ピーク不純物濃度１×１０
¹⁷atoms/cm³）３ａが複数形成されている。そして、上
記Ｎ型エピタキシャル層２ａと該各Ｐ型拡散層３ａとに
より、信号光を検出してその光電変換信号を出力する光
検出フォトダイオード部Ｄ１，Ｄ２，Ｄ３，Ｄ５が複数
構成され、これらの複数の光検出フォトダイオード部に
より分割フォトダイオードＰＤが構成されている。

【００８８】また、本回路内蔵受光素子１０１ａにおい
ても、図４に示すように、上記Ｎ型エピタキシャル層２
ａの、該分割フォトダイオードＰＤが形成されている領
域とは電気的に分離された領域には、該光電変換信号を
処理する信号処理回路ＳＣを構成する回路素子として、
例えば縦型ＮＰＮトランジスタＴａや縦型ＰＮＰトラン
ジスタＴｂが形成されている。

【００８９】次に図４に示す回路内蔵受光素子の製造方
法について簡単に説明する。まず、Ｎ型シリコン高比抵
抗基板１ａ上に素子分離のためのＰウェル５１を形成す
る。ついで、そのＰウェル５１の表面領域に、上記ＮＰ
ＮトランジスタＴａのコレクタ抵抗を低減するための高
濃度のＮ⁺型埋込拡散層５２ａを形成するとともに、上
記ＰＮＰトランジスタＴｂの高濃度のＮ⁺型埋込拡散層
５２ｂを形成する。さらに、素子分離のための高濃度の
Ｐ⁺型埋込拡散層５３を形成すると同時に、上記Ｎ⁺型拡
散層５２ｂ内にＰＮＰトランジスタＴｂの高濃度のＰ⁺
型埋込拡散層５３ｂを形成する。

【００９０】次に、Ｎ型エピタキシャル層２ａを基板１
ａ上に成長し、該エピタキシャル層２ａの表面領域のフ
ォトダイオード部を形成すべき部分に、Ｐ型拡散層３ａ
を形成し、また、高濃度のＰ⁺型分離拡散層５４を上記
高濃度のＰ⁺型埋込拡散層５３に達するよう形成する。
さらに、ＮＰＮトランジスタＴａのコレクタ抵抗を低減
するためのＮウェル５５ａを上記高濃度のＮ⁺型埋込拡
散層５２ａ上に形成するとともに、ＰＮＰトランジスタ
ＴｂのＮ型ベース拡散層５５ｂを形成する。

【００９１】そして、Ｎウェル５５ａの表面領域にＮＰ
ＮトランジスタのＰ型べース拡散層５６ａを形成すると
ともに、上記ＰＮＰトランジスタＴｂのＮ型ベース拡散
層５５ｂ内にそのＰ型エミッタ拡散層５６ｂを形成し、
さらに上記Ｐ型べース拡散層５６ａ内にＮ型エミッタ拡
散層５７ａを形成する。これにより、図４に示す回路内
蔵受光素子１０１ａが得られる。

【００９２】このようなＮ型の半導体基板１ａ及びエピ
タキシャル層２ａを用いた、分割フォトダイオードを有
する回路内蔵受光素子１０１ａでは、上記実施形態１の
Ｐ型の半導体基板１及びエピタキシャル層２を用いたも
のに比べて、以下のような問題がある。

【００９３】まず、Ｎ型エピタキシャル層２ａを基板１
ａ上に成長する際に、縦型ＰＮＰトランジスタＴｂを構
成する高濃度のＰ⁺型埋込拡散層５３ｂや素子分離のた
めの高濃度のＰ⁺型埋込拡散層５３からボロンが、上記
Ｎ型エピタキシャル層２ａ及びＮ型半導体基板１ａ中に
オートドープするという問題がある。つまり、エピタキ
シャル層の成長中に、上記拡散層からのボロンが、Ｎ型
シリコン高比抵抗基板１ａとＮ型エピタキシャル層２ａ
との界面部分に取り込まれ、該界面部分がＰ型に反転す
ることとなる。

【００９４】これに対し、上記実施形態１では、回路内
蔵受光素子を構成する基板及びエピタキシャル層として
はＰ型の導電型を有するものを用いているため、上記の
ようなエピタキシャル層を成長する際のボロンのオート
ドープによる界面部分の導電型反転の問題は生じない。

【００９５】また、フォトダイオード部を構成する半導
体領域（拡散層）では、その不純物濃度が高いと、該拡
散層中で発生したキャリアのライフタイムが短くなり、
感度が低下してしまうので、該拡散層（図３のカソード
拡散層３，図４のアノード拡散層３ａ）の不純物濃度を
低くする必要がある。

【００９６】ところで、実施形態１のようにＰ型シリコ
ン基板１を用いている回路内蔵受光素子１０１では、例
えば、縦型ＰＮＰ卜ランジスタＴｂのＮ型べース拡散層
５５ｂやＮＰＮトランジスタのＮウェル５５ａは、低不
純物濃度の領域であるので、これらのＮ型の低濃度領域
を形成する工程を、上記フォトダイオード部のＮ型拡散
層（カソード拡散層）３を形成する工程に利用できる。
例えば、Ｎ型ベース拡散層５５ｂの形成工程でカソード
拡散層３を形成すると、上記実施形態１のように、カソ
ード拡散層３の不純物濃度は４×１０¹⁷atoms/cm³とな
る。

【００９７】これに対し、上記実施形態１の変形例のよ
うにＮ型シリコン基板１ａを用いている回路内蔵受光素
子１０１ａでは、信号処理回路を構成する回路素子の形
成プロセスには、低不純物濃度のＰ型拡散層を形成する
工程はなく、このため、フォトダイオード部を構成する
低不純物濃度のＰ型拡散層（アノード拡散層）３ａを形
成するためには、別途工程を追加しなければならず、こ
れは製造コストの点で、上記実施形態１のものと比べる
と不利である。

【００９８】また、Ｎ型シリコン基板を用いた受光素子
１０１ａでは、素子分離を行うためのウェル領域は、Ｎ
型シリコン基板内に形成されたＰウェル拡散層であるた
め、各素子に対するグラウンド抵抗が大きく、加えて、
Ｎ型基板１ａ、Ｐウェル拡散層５１、及びＮＰＮトラン
ジスタのＮ型コレクタ領域５５ａによって形成される寄
生ＮＰＮトランジスタのｈ_FEが大きいため、ラッチアッ
プが起こりやすい素子構造となってしまう。

【００９９】一方、上記実施形態１のようにＰ型シリコ
ン基板を用いた受光素子では、Ｐ型シリコン基板１内に
Ｐウェル拡散層を形成しているため、Ｎ型シリコン基板
を用いた変形例の受光素子１０１ａに比べてグラウンド
抵抗が小さく、ラッチアップが起こりにくい素子構造と
なっている。

【０１００】さらに、Ｎ型シリコン基板の光キャリアで
ある正孔とＰ型シリコン基板の光キャリアである電子の
移動度を比較すると、電子の方が３倍程度大きいので応
答速度の点で、Ｎ型シリコン基板を用いている受光素子
１０１ａに比べて、Ｐ型シリコン基板を用いている受光
素子１０１の方が有利である。

【０１０１】以上のことから、Ｐ型シリコン基板を用い
た受光素子１０１の方が望ましいと言える。

【０１０２】ところが、実施形態１の受光素子の構造で
は、Ｐ型エピタキシャル層２の表面領域に複数形成され
た、隣接するＮ型拡散層３からの空乏層が互いに離れて
いるので、分割部ＤＢに光ビームが照射された場合、フ
ォトダイオード部の中央部に光ビームが照射された時に
比べて若干応答が遅くなる。

【０１０３】そこで、このような分割部に光ビームが照
射された時の応答速度の低下を改善したものを、本発明
の実施形態２として、以下に説明する。

【０１０４】（実施形態２）図５は本発明の実施形態２
による回路内蔵受光素子を説明するための図であり、図
５（ａ）は該受光素子に搭載された分割フォトダイオー
ドの断面構造を示している。なお、この図においても、
図１と同様、メタル形成プロセス以降の処理により形成
される部材、例えば多層配線、保護膜などは省略してい
る。

【０１０５】図において、１０２は、本実施形態２の回
路内蔵受光素子であり、上記図１と同一符号は上記実施
形態１の回路内蔵受光素子１０１と同一のものを示して
いる。

【０１０６】この回路内蔵受光素子１０２では、Ｐ型エ
ピタキシャル層２の表面領域に形成された複数のＮ型拡
散層３を、隣接する拡散層３から延びる空乏層３ｓが互
いに接触するよう配置したものである。その他の構成
は、図１に示す実施形態１の受光素子１０１と同一であ
る。

【０１０７】また、この実施形態２の受光素子の製造プ
ロセスは、上記実施形態１の受光素子のものとほぼ同じ
であり、上記Ｐ型エピタキシャル層２の表面領域に、分
割フォトダイオードを構成するＮ型拡散層３を形成する
際、各拡散層３の位置を、隣接するＮ型拡散層３から延
びる空乏層が互いに接触するように調整する点のみ、上
記実施形態１の受光素子の形成プロセスと異なってい
る。

【０１０８】ここで、Ｐ型エピタキシャル層２の比抵抗
やフォトダイオード部に印加される逆バイアスによっ
て、Ｎ型拡散層３から延びる空乏層の幅が異なることと
なるが、例えば、Ｐ型エピタキシャル層２の比抵抗が１
Ωｃｍ、フォトダイオードに印加される逆バイアスが
２．５Ｖである時、Ｎ型拡散層３からの空乏層は約２μ
ｍである。従って、このような条件では、隣り合うＮ型
拡散層３の間隔を４μｍ以下とすればよい。

【０１０９】また、上記実施形態２の回路内蔵受光素子
においても、実施形態１と同様に分割フォトダイオード
部の接合容量が大きいことから、フォトダイオードの応
答速度がＣＲ時定数成分により遅くなるのを避けるた
め、分割フォトダイオード部の接合容量を下げている。
つまり、Ｐ型シリコン基板１とＰ型エピタキシャル層２
を高比抵抗化することにより、接合容量の低減が図られ
ている。

【０１１０】例えば、通常Ｐ型シリコン基板１の比抵抗
が１５Ωｃｍで、Ｐ型エピタキシャル層２の比抵抗が１
Ωｃｍである場合は、接合容量は２×１０⁴ｐＦ／ｃｍ²
であるが、Ｐ型シリコン基板１の比抵抗を１００Ωｃ
ｍ、Ｐ型エピタキシャル層２の比抵抗を３Ωｃｍとする
ことにより、接合容量を１．２×１０⁴ｐＦ／ｃｍ²に低
減できる。これにより分割フォトダイオードの応答速度
がより高速化し、遮断周波数が向上する。

【０１１１】この実施形態２では、複数のＮ型拡散層３
を、隣接する拡散層３から延びる空乏層３ｓが互いに接
触するよう配置しており、Ｐ型シリコン基板１とＰ型エ
ピタキシャル層２を高比抵抗化することにより、同じ逆
バイアス条件でもＮ型拡散層３からの空乏層の拡がりが
大きくなるので、フォトダイオード部を構成するＮ型拡
散層３の配置間隔の設計の自由度が増すという効果もあ
る。

【０１１２】この設計の自由度の増大について具体的に
説明すると、上記実施形態２では、図５（ａ）に示すよ
うに隣接するＮ型拡散層３は、これから延びる空乏層３
ｓが互いに接触するように配置される。ここで、Ｐ型エ
ピタキシャル層２の比抵抗が変わると、Ｎ型拡散層３か
ら延びる空乏層３ｓの幅（空乏層幅）が異なることにな
る。例えば、Ｐ型エピタキシャル層２の比抵抗が１Ωｃ
ｍである場合、逆バイアスＶ_Rが２．５ｖであるときの
空乏層幅は、約２μｍであり、Ｐ型エピタキシャル層２
の比抵抗が３Ωｃｍである場合、逆バイアスＶ_Rが２．
５ｖであるときの空乏層幅は、約３．５μｍである。こ
のようにＮ型拡散層３の比抵抗が高いほど、つまりその
不純物濃度が低いほど、空乏層の拡がり幅は大きくな
る。そこで、実施形態２のように空乏層が互いに接触す
るようにＮ型拡散層３の配置を考慮する必要が生ずる。
つまり、Ｎ型拡散層３の配置を、隣接するもの同士の間
隔が４μｍ以下となるようにする必要がある。

【０１１３】さて、上記のようにＰ型エピタキシャル層
２の比抵抗を１Ωｃｍから３Ωｃｍに変えると、同じ逆
バイアス条件でも拡がる空乏層幅が大きくなるため、Ｐ
型エピタキシャル層２の比抵抗が３Ωｃｍである場合、
上記実施形態２の素子構造となるように、つまり隣接す
るＮ型拡散層３から延びる空乏層３ｓが互いに接触する
ようにＮ型拡散層３の配置を考慮する際、Ｎ型拡散層３
の配置間隔は７μｍ以下にすればよい。

【０１１４】言い換えると、Ｐ型エピタキシャル層２の
比抵抗が１Ωｃｍである場合には、図５（ｂ）に示すよ
うに、実施形態２の素子構造を実現するにはＮ型拡散層
３の配置間隔を４μｍ以下にする必要があり、この配置
間隔が５〜６μｍ以下では実施形態２の素子構造は実現
できない。一方、Ｐ型エピタキシャル層２の比抵抗が３
Ωｃｍである場合には、図５（ｃ）に示すように、実施
形態２の素子構造を実現するにはＮ型拡散層３の配置間
隔が７μｍ以下であればよく、この配置間隔が５〜６μ
ｍであっても、実施形態２の素子構造を実現できる。な
お、図５（ｂ），（ｃ）では、シリコン酸化膜４，シリ
コン窒化膜５，金属膜６ａ等は省略している。

【０１１５】結局、Ｎ型拡散層３の配置間隔の自由度が
増すとは、同じような実施形態２の素子構造でも、基板
やエピタキシャル層の比抵抗が通常の値（基板が１５Ω
ｃｍ、エピタキシャル層が１Ωｃｍ）であるものに比べ
て、基板やエピタキシャル層を高比抵抗にしたもので
は、上述したようにＮ型拡散層から延びる空乏層の拡が
りがより大きくなるので、Ｎ型拡散層を、これから延び
る空乏層が互いに接触するように配置する場合に、隣接
するＮ型拡散層の配置間隔が広くてもよいということで
ある。

【０１１６】ところで、上述した本実施形態２の受光素
子の構造では、Ｐ型シリコン基板１とＰ型エピタキシャ
ル層２の界面付近で、図３に示すＰ⁺型埋込拡散層５３
やＰウェル拡散層５１、さらにはＮＰＮトランジスタＴ
ａのＮ⁺型埋込拡散層５２ａ等からの不純物のオートド
ープにより、不純物濃度が変化するという問題がある。

【０１１７】例えば、Ｎ⁺型埋込拡散層５２ａからＮ型
不純物が基板やエピタキシャル層のＰ型半導体領域中に
オートドープすると、該Ｐ型半導体領域中に図６（ａ）
に示すようにポテンシャルの谷部が生じる。このような
ポテンシャルの谷部では、光キャリアがポテンシャルバ
リアを乗り越えることとなるため、応答速度の低下を招
く原因となる。

【０１１８】また、Ｐ⁺型埋込拡散層５３やＰウェル拡
散層５１からＰ型不純物が基板やエピタキシャル層のＰ
型半導体領域中にオートドープすると、該Ｐ型半導体領
域中に図６（ｂ）に示すようにポテンシャルの山部が生
じる。このようなポテンシャルの山部でも、上記ポテン
シャルの谷部と同様、光キャリアがポテンシャルバリア
を乗り越えることとなるため、応答速度の低下を招く原
因となる。

【０１１９】そこで、このような不純物のオートドープ
が応答速度の低下の原因となる点を改善したものを、本
発明の実施形態３として以下に説明する。

【０１２０】（実施形態３）図７は本発明の実施形態３
による回路内蔵受光素子を説明するための図であり、該
受光素子に搭載された分割フォトダイオードの断面構造
を示している。なお、この図においても、図１と同様、
メタル形成プロセス以降の処理により形成される部材、
例えば多層配線、保護膜などは省略している。

【０１２１】図において、１０３は、本実施形態３の回
路内蔵受光素子であり、上記図５と同一符号は上記実施
形態２の回路内蔵受光素子１０２と同一のものを示して
いる。この回路内蔵受光素子１０３では、Ｐ型エピタキ
シャル層２の表面領域に形成された複数のＮ型拡散層３
ｂを、各拡散層３ｂから延びる空乏層３ｓがＰ型シリコ
ン基板１の内部にまで到達する構造としている。その他
の構成は、図５に示す実施形態２の受光素子１０２と同
一である。

【０１２２】この構造は、例えば以下のようにＮ型拡散
層３の深さを設定することにより実現できる。

【０１２３】すなわち、Ｐ型エピタキシャル層２が厚さ
４μｍ、Ｐ型シリコン基板１の比抵抗が１５Ωｃｍ、Ｐ
型エピタキシャル層２の比抵抗が３Ωｃｍである場合、
フォトダイオードに２．５Ｖの逆バイアスを印加する
と、Ｎ型拡散層３ｂからの空乏層が約２．５μｍ広が
る。従って、この条件では、Ｎ型拡散層３ｂを１．５μ
ｍ以上の深さに形成すれば、上記実施形態３の構造の分
割フォトダイオードを搭載した回路内蔵受光素子１０３
が得られる。

【０１２４】このような構造の受光素子１０３では、上
述したオートドープにより基板やエピタキシャル層中
の、ポテンシャルの山部や谷部が生じた領域も空乏化さ
れることとなって、該ポテンシャルの山部や谷部がなく
なる。これにより、光キャリアがオートドープに起因す
るポテンシャルの部分的な変動の影響を受けなくなり、
上記オートドープが応答速度の劣化原因となるのを回避
できる。

【０１２５】また、この実施形態３では、実施形態２の
ように、隣接するＮ型拡散層３ｂの配置間隔を例えば４
μｍとし、該Ｎ型拡散層３ｂからの空乏層が互いに接触
するようしているので、分割フォトダイオードの分離部
ＤＢに光が入射した場合の応答性も改善されたものとな
っている。

【０１２６】また、この上記実施形態３の回路内蔵受光
素子においても、実施形態１，２と同様に分割フォトダ
イオード部の接合容量が大きいことから、フォトダイオ
ードの応答速度がＣＲ時定数成分により遅くなるのを避
けるため、分割フォトダイオード部の接合容量を下げて
いる。つまり、Ｐ型シリコン基板１とＰ型エピタキシャ
ル層２の高比抵抗化により、接合容量の低減が図られて
いる。

【０１２７】例えば、通常Ｐ型シリコン基板１の比抵抗
が１５Ωｃｍで、Ｐ型エピタキシャル層２の比抵抗が１
Ωｃｍである場合は、接合容量は２×１０⁴ｐＦ／ｃｍ²
であるが、Ｐ型シリコン基板１の比抵抗を１００Ωｃ
ｍ、Ｐ型エピタキシャル層２の比抵抗を３Ωｃｍとする
ことにより、接合容量を１．２×１０⁴ｐＦ／ｃｍ²に低
減できる。これにより分割フォトダイオードの応答速度
がより高速化し、遮断周波数が向上する。この場合、低
電圧で空乏層の広がりを大きくできる。

【０１２８】また、この実施形態３では、複数のＮ型拡
散層３ｂを、隣接する拡散層３ｂから延びる空乏層３ｓ
が互いに接触するよう配置しており、Ｐ型シリコン基板
１およびＰ型エピタキシャル層２を高比抵抗化すること
により、上記実施形態２と同様、フォトダイオード部を
構成するＮ型拡散層の配置間隔の設計の自由度が増すと
いう効果もある。

【０１２９】（実施形態４）次に、本発明の実施形態４
について説明する。図８は本発明の実施形態３による回
路内蔵受光素子を説明するための図であり、該受光素子
に搭載された分割フォトダイオードの断面構造を示して
いる。なお、この図においても、図１と同様、メタル形
成プロセス以降の処理により形成される部材、例えば多
層配線、保護膜などは省略している。

【０１３０】図において、１０４は、本実施形態４の回
路内蔵受光素子であり、上記図５と同一符号は上記実施
形態２の回路内蔵受光素子１０２と同一のものを示して
いる。この回路内蔵受光素子１０４では、Ｐ型エピタキ
シャル層２の表面領域に形成された複数のＮ型拡散層３
ｃを、各拡散層３ｃがＰ型シリコン基板１の内部にまで
到達する構造としている。その他の構成は、図５に示す
実施形態２の受光素子１０２と同一である。

【０１３１】この構造の分割フォトダイオードでも、実
施形態３の場合と同様、上記オートドープによりポテン
シャルの山部や谷部が基板とエピタキシャル層との界面
部分に生じる場合があるが、光検出フォトダイオード部
では、オートドープによるポテンシャルの山部や谷部
が、Ｎ型拡散層３ｃにより打ち消されることとなる。こ
のため、オートドープに起因して応答速度が遅延する問
題はない。

【０１３２】また、上記実施形態１ないし３では、Ｐ型
シリコン基板１とＰ型エピタキシャル層２を高比抵抗化
して分割フォトダイオードの接合容量を下げることによ
り、分割フォトダイオードの接合容量に起因するフォト
ダイオードの応答速度の劣化を低減しているが、本実施
形態４では、必ずしもＰ型エピタキシャル層２を高比抵
抗化する必要はない。

【０１３３】つまり、本実施形態４では、Ｎ型拡散層３
ｃがＰ型シリコン基板１の表面にまで到達しているた
め、接合容量はＰ型シリコン基板１とＮ型拡散層３ｃの
接合が大半を占めており、Ｐ型シリコン基板１のみを高
比抵抗化しても、分割フォトダイオードの接合容量に起
因するフォトダイオードの応答速度の劣化を十分改善で
きる。

【０１３４】言い換えると、本実施形態４では、上記実
施形態１〜３の利点に加えて次のような利点がある。

【０１３５】詳述すると、エピタキシャル層の高比抵抗
化により応答速度のさらなる改善を行う際、上記実施形
態１〜３の素子構造では、主にＰ型エピタキシャル層２
とＮ型拡散層３ｂとの接合の容量が応答速度を律速し、
この接合容量を低減する必要があるため、Ｐ型エピタキ
シャル層２を高比抵抗にしなければならない。ところ
が、Ｐ型エピタキシャル層２はせいぜい１００Ωｃｍま
でしか高比抵抗にできないので、接合容量は、３×１０
³ｐＦ／ｃｍまでしか低減することができない。

【０１３６】一方、本実施形態４では、主にＰ型シリコ
ン基板１とＮ型拡散層３ｃとの接合の容量が応答速度を
律速するため、Ｐ型シリコン基板１の高比抵抗により応
答速度の高速化を図ることができる。また、このＰ型シ
リコン基板は１０００Ωｃｍ以上にまで比抵抗を高くで
きる。例えばＰ型シリコン基板の比抵抗が１０００Ωｃ
ｍである場合、接合容量は１×１０³ｐＦ／ｃｍまで低
減でき、その分応答速度の改善効果が大きい。

【０１３７】なお、上記実施形態４では、Ｐ型エピタキ
シャル層２の表面領域に形成された複数のＮ型拡散層３
ｃを、各拡散層３ｃがＰ型シリコン基板１の内部にまで
到達する構造としているが、各拡散層３ｃをこれがＰ型
シリコン基板１の表面に接する構造としてもよく、この
場合も上記実施形態４と同様の効果が得られる。

【０１３８】このように本実施形態の回路内蔵受光素子
は、分割フォトダイオードの分割部での応答速度を改善
する目的を十分に達成することができるものである。

【０１３９】

【発明の効果】以上のように本発明によれば、第１導電
型半導体基板と、その上に形成された第１導電型半導体
層と、該半導体層の表面領域に選択的に形成された第２
導電型半導体層とを備え、第２導電型半導体層と第１導
電型半導体層とにより分割フォトダイオードを構成した
ので、基板表面の、分割フォトダイオードの分離部に対
応する部分には高濃度の拡散層は存在しておらず、該分
割部に光ビームが照射された場合でも、光キャリアが分
離拡散層を迂回して、光キャリアが拡散で移動する距離
が長くなるということはない。このため応答速度の劣化
を改善することができ、これにより遮断周波数を向上す
ることができる効果がある。

【０１４０】また、本発明では、上記第１導電型基板や
その上の第１導電型半導体層の比抵抗を高くして、分割
フォトダイオードにおける接合容量を小さくしているた
め、分割フォトダイオード部での接合容量に起因する遮
断周波数の低下が改善されているという効果もある。

【図面の簡単な説明】

【図１】本発明の実施形態１による回路内蔵受光素子を
説明するための図であり、該受光素子に搭載された分割
フォトダイオードの断面構造を示している。

【図２】図２（ａ）ないし図２（ｃ）は、実施形態１の
受光回路に搭載された分割フォトダイオードの構造を得
るためのプロセスを工程順に示す断面図である。

【図３】上記実施形態１の回路内蔵受光素子における信
号処理回路を構成する回路素子を、分割フォトダイオー
ドとともに示す断面図である。

【図４】上記実施形態１の変形例に係る回路内蔵受光素
子を説明するための図であり、該回路内蔵受光素子にお
ける信号処理回路を構成する回路素子を、分割フォトダ
イオードとともに示している。

【図５】本発明の実施形態２による回路内蔵受光素子を
説明するための図であり、図５（ａ）は該受光素子に搭
載された分割フォトダイオードの断面構造を示し、図５
（ｂ）はＰ型エピタキシャル層の比抵抗が１Ωｃｍであ
る場合の隣接するＮ型拡散層間の距離を、図５（ｃ）は
Ｐ型エピタキシャル層の比抵抗が３Ωｃｍである場合の
隣接するＮ型拡散層間の距離を示している。

【図６】上記実施形態２の受光素子の製造プロセスにて
Ｐ型エピタキシャル層を成長する際に生じた不純物のオ
ートドープによるエネルギーポテンシャルの変化を示す
図であり、図６（ａ）はＰ型半導体領域中にＮ型不純物
がオートドープした場合、図６（ｂ）はＰ型半導体領域
中にＰ型不純物がオートドープした場合を示している。

【図７】本発明の実施形態３による回路内蔵受光素子を
説明するための図であり、該受光素子に搭載された分割
フォトダイオードの断面構造を示している。

【図８】本発明の実施形態４による回路内蔵受光素子を
説明するための図であり、該受光素子に搭載された分割
フォトダイオードの断面構造を示している。

【図９】従来のホログラム素子を用いた光ピックアップ
の構成を示す図である。

【図１０】図９に示す光ピックアップに用いる、光検出
部が複数の領域に分割された従来の分割フォトダイオー
ドを搭載した回路内蔵受光素子を示す平面図である。

【図１１】図１０に示す従来の分割フォトダイオードの
ａ−ａ’線部分の断面構造を示す図である。

【図１２】図１２（ａ）ないし図１２（ｄ）は、図１１
に示す分割フォトダイオードの構造を得るためのプロセ
スを工程順に示す断面図である。

【図１３】従来の改良型の分割フォトダイオードを搭載
した回路内蔵受光素子の断面構造を示す図である。

【符号の説明】

１ Ｐ型シリコン基板 ２ Ｐ型エピタキシャル層 ３，３ｂ，３ｃ Ｎ型拡散層 ３ａ Ｐ型拡散層 ３ｓ 空乏層 ４ シリコン酸化膜 ５ シリコン窒化膜 ６ 電極配線 ６ａ 金属膜 １０１，１０１ａ，１０２，１０３，１０４ 回路内蔵
受光素子 Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ 光検出フォトダイオー
ド部 ＤＢ 分割部 ＰＤ 分割フォトダイオード ＳＣ 信号処理回路 Ｔａ ＮＰＮトランジスタ Ｔｂ 縦型ＰＮＰトランジスタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板と、 該第１導電型半導体基板上に形成された第１導電型半導
   体層と、 該第１導電型半導体層の表面領域に選択的に形成された
   複数の第２導電型半導体層とを備え、 該第１導電型半導体層と、該各第２導電型半導体層とに
   より、信号光を検出してその光電変換信号を出力する光
   検出フォトダイオード部が複数構成され、該複数の光検
   出フォトダイオード部により分割フォトダイオードが構
   成されており、 該第１導電型半導体層の、該分割フォトダイオードが形
   成されている領域とは電気的に分離された領域には、該
   光電変換信号を処理する信号処理回路を構成する回路素
   子が形成されている回路内蔵受光素子。
2. 【請求項２】 請求項１記載の回路内蔵受光素子におい
   て、 前記分割フォトダイオードは、前記各第２導電型半導体
   層を、隣接する第２導電型半導体層から延びる空乏層が
   互いに接触するよう配置したものである回路内蔵受光素
   子。
3. 【請求項３】 請求項２記載の回路内蔵受光素子におい
   て、 前記分割フォトダイオードは、これを構成する前記各第
   ２導電型半導体層から延びる空乏層が、前記第１導電型
   半導体基板内部にまで到達する構造としたものである回
   路内蔵受光素子。
4. 【請求項４】 請求項２または３記載の回路内蔵受光素
   子において、 前記第１導電型半導体層は、前記第１導電型半導体基板
   としてのＰ型半導体基板上に成長されたＰ型エピタキシ
   ャル層であり、 該Ｐ型エピタキシャル層は、前記光検出フォトダイオー
   ド部を構成する第２導電型半導体層としてのＮ型拡散層
   と、前記信号処理回路の回路素子であるＮＰＮトランジ
   スタの形成領域としてのＮウェル拡散層と、該回路素子
   である縦型ＰＮＰトランジスタを構成するＮ型ベース拡
   散層とを有するものであり、 該光検出フォトダイオード部を構成するＮ型拡散層は、
   該ＮＰＮトランジスタ形成用のＮウェル拡散層及び該縦
   型ＰＮＰトランジスタのＮ型ベース拡散層と同一工程に
   て形成したものである回路内蔵受光素子。
5. 【請求項５】 請求項１ないし４のいずれかに記載の回
   路内蔵受光素子において、 前記第１導電型半導体層は、比抵抗が３Ωｃｍ以上の高
   比抵抗半導体層である回路内蔵受光素子。
6. 【請求項６】 請求項１ないし４のいずれかに記載の回
   路内蔵受光素子において、 前記第１導電型半導体基板は、比抵抗が２０Ωｃｍ以上
   の高比抵抗基板であり、 前記第１導電型半導体層は、比抵抗が３Ωｃｍ以上の高
   比抵抗半導体層である回路内蔵受光素子。
7. 【請求項７】 第１導電型半導体基板と、 該第１導電型半導体基板上に形成された第１導電型半導
   体層と、 該第１導電型半導体基板上に選択的に形成された、該第
   １導電型半導体層の表面から該第１導電型半導体基板の
   内部まで達する複数の第２導電型半導体層とを備え、 該第１導電型半導体層及び第１導電型半導体基板と、該
   各第２導電型半導体層とにより、信号光を検出してその
   光電変換信号を出力する光検出フォトダイオード部が複
   数構成され、該複数の光検出フォトダイオード部により
   分割フォトダイオードが構成されており、 該第１導電型半導体層の、該分割フォトダイオードが形
   成されている領域と電気的に分離された領域には、該光
   電変換信号を処理する信号処理回路を構成する複数の回
   路素子が形成されている回路内蔵受光素子。
8. 【請求項８】 請求項７記載の回路内蔵受光素子におい
   て、 前記第１導電型半導体基板は、比抵抗が２０Ωｃｍ以上
   の高比抵抗基板である回路内蔵受光素子。