JPH09307012A - 半導体パッケージ - Google Patents
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- JPH09307012A JPH09307012A JP8120500A JP12050096A JPH09307012A JP H09307012 A JPH09307012 A JP H09307012A JP 8120500 A JP8120500 A JP 8120500A JP 12050096 A JP12050096 A JP 12050096A JP H09307012 A JPH09307012 A JP H09307012A
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Abstract
(57)【要約】
【課題】 ＥＭＩの原因である電磁ノイズの放出を抑制
することが可能な半導体パッケージを提供すること。 【解決手段】 リードフレーム１のうちアウターリード
1bとすべき部分を除く部分を挟むようにエポキシ系樹脂
を用いたモールド樹脂４が形成されて、半導体チップ３
が封止されている。モールド樹脂４はリードフレーム１
の上側および下側に夫々断面視略台形をなすように形成
されており、上側（半導体チップ３側）のモールド樹脂
４の上面及び４角の台形斜面部分には、銀ペーストを塗
布してなる膜厚約 100μm の金属膜６が形成されてい
る。４角の台形斜面部分に形成された金属膜部分6aの底
辺は、銀等の導体ペーストを介して、半導体パッケージ
の１辺に並ぶアウターリード1bのうち最外の接地（Ｇ）
用のアウターリード1bと夫々はんだ接続されている。
することが可能な半導体パッケージを提供すること。 【解決手段】 リードフレーム１のうちアウターリード
1bとすべき部分を除く部分を挟むようにエポキシ系樹脂
を用いたモールド樹脂４が形成されて、半導体チップ３
が封止されている。モールド樹脂４はリードフレーム１
の上側および下側に夫々断面視略台形をなすように形成
されており、上側（半導体チップ３側）のモールド樹脂
４の上面及び４角の台形斜面部分には、銀ペーストを塗
布してなる膜厚約 100μm の金属膜６が形成されてい
る。４角の台形斜面部分に形成された金属膜部分6aの底
辺は、銀等の導体ペーストを介して、半導体パッケージ
の１辺に並ぶアウターリード1bのうち最外の接地（Ｇ）
用のアウターリード1bと夫々はんだ接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＭＩの低減が可
能な半導体パッケージに関する。
能な半導体パッケージに関する。
【０００２】
【従来の技術】近年、電子情報通信機器においては、高
性能化のためにデジタル回路が多用され、高速化，小型
化が進んでいる。ここで問題となるものにＥＭＩ（Ｅle
ctronＭagnetic Ｉnterference)がある。これは、個々
の電子部品が電磁ノイズを放出することにより発生し、
他の電子部品の誤動作を招来したり、人体に悪影響を及
ぼしたりすることをいう。ＥＭＩを低減するための対策
としては、放出された電磁ノイズをシールドする方法
と、各電子部品から外部への電磁ノイズの放出を抑止す
る方法とが考えられる。
性能化のためにデジタル回路が多用され、高速化，小型
化が進んでいる。ここで問題となるものにＥＭＩ（Ｅle
ctronＭagnetic Ｉnterference)がある。これは、個々
の電子部品が電磁ノイズを放出することにより発生し、
他の電子部品の誤動作を招来したり、人体に悪影響を及
ぼしたりすることをいう。ＥＭＩを低減するための対策
としては、放出された電磁ノイズをシールドする方法
と、各電子部品から外部への電磁ノイズの放出を抑止す
る方法とが考えられる。
【０００３】図４は、電子部品の中で多用されている、
従来のＱＦＰ（Ｑuad Ｆlat Ｐackage）構造の半導体パ
ッケージの平面図であり、図５はそのＶ−Ｖ線における
断面図である。この半導体パッケージは、サイズが37mm
×37mmであり、 256ピンの樹脂封止型パッケージであ
る。図中１は、インナーリード1aとアウターリード1bと
が一体的に構成されたリードフレームである。リードフ
レーム１の中央にはダイ1cが形成されており、このダイ
1c上に導電性の接着材２にて半導体チップ３が接着され
ている。半導体チップ３に設けられた電極は、夫々対応
するインナーリード1aとワイヤボンディング５にて電気
的に接続されている。そしてリードフレーム１のうちア
ウターリード1bとすべき部分を除く部分を挟むようにモ
ールド樹脂４が形成されて、半導体チップ３が封止され
ている。
従来のＱＦＰ（Ｑuad Ｆlat Ｐackage）構造の半導体パ
ッケージの平面図であり、図５はそのＶ−Ｖ線における
断面図である。この半導体パッケージは、サイズが37mm
×37mmであり、 256ピンの樹脂封止型パッケージであ
る。図中１は、インナーリード1aとアウターリード1bと
が一体的に構成されたリードフレームである。リードフ
レーム１の中央にはダイ1cが形成されており、このダイ
1c上に導電性の接着材２にて半導体チップ３が接着され
ている。半導体チップ３に設けられた電極は、夫々対応
するインナーリード1aとワイヤボンディング５にて電気
的に接続されている。そしてリードフレーム１のうちア
ウターリード1bとすべき部分を除く部分を挟むようにモ
ールド樹脂４が形成されて、半導体チップ３が封止され
ている。
【０００４】図４，５に示す如きＱＦＰ構造の半導体パ
ッケージを使用する場合、ＥＭＩのための対策は半導体
パッケージ自体には講じられておらず、プリント配線基
板の必要部分にコンデンサ又は抵抗を搭載している。こ
のコンデンサは、伝送線路のような誘導性（インダクタ
ンス性）負荷を有するものから発生するノイズ電圧を除
去する。また抵抗を挿入すると、エネルギ（誘導性電
圧）が吸収され、放射ノイズ自体の値が小さくなる。
ッケージを使用する場合、ＥＭＩのための対策は半導体
パッケージ自体には講じられておらず、プリント配線基
板の必要部分にコンデンサ又は抵抗を搭載している。こ
のコンデンサは、伝送線路のような誘導性（インダクタ
ンス性）負荷を有するものから発生するノイズ電圧を除
去する。また抵抗を挿入すると、エネルギ（誘導性電
圧）が吸収され、放射ノイズ自体の値が小さくなる。
【０００５】
【発明が解決しようとする課題】上述したようにＥＭＩ
対策としてコンデンサ又は抵抗を搭載する場合、ＰＧＡ
（Ｐin Ｇrid Ａrray) のように積層構造を有するパッ
ケージでは、例えばその表面にコンデンサ又は抵抗を含
むチップを搭載して、ノイズ低減を図ることができる。
しかしながら、一般の電子部品ではプリント配線基板に
チップを搭載することになり、その配置スペースの確保
が困難であることが多い。中でもＣＰＵ（Ｃentral Ｐ
rocessing Ｕnit)の如き多くのトランジスタを有するデ
バイスの周囲は、プリント基板の中でも多数の配線が集
中しているため、線間の距離が他の場所と比べて狭く、
多数のチップを配置することは非常に困難である。
対策としてコンデンサ又は抵抗を搭載する場合、ＰＧＡ
（Ｐin Ｇrid Ａrray) のように積層構造を有するパッ
ケージでは、例えばその表面にコンデンサ又は抵抗を含
むチップを搭載して、ノイズ低減を図ることができる。
しかしながら、一般の電子部品ではプリント配線基板に
チップを搭載することになり、その配置スペースの確保
が困難であることが多い。中でもＣＰＵ（Ｃentral Ｐ
rocessing Ｕnit)の如き多くのトランジスタを有するデ
バイスの周囲は、プリント基板の中でも多数の配線が集
中しているため、線間の距離が他の場所と比べて狭く、
多数のチップを配置することは非常に困難である。
【０００６】このように従来はＥＭＩを低減するために
は部品数が増加するという問題があった。従って電磁ノ
イズを発生する電子部品が、自らその発生を抑止する構
造とすることが望ましい。
は部品数が増加するという問題があった。従って電磁ノ
イズを発生する電子部品が、自らその発生を抑止する構
造とすることが望ましい。
【０００７】本発明は、斯かる事情に鑑みてなされたも
のであり、導電膜がその表面に形成され且つ接地用リー
ドフレームと接続されていることにより、ＥＭＩの原因
である電磁ノイズの放出を抑制することが可能な半導体
パッケージを提供することを目的とする。
のであり、導電膜がその表面に形成され且つ接地用リー
ドフレームと接続されていることにより、ＥＭＩの原因
である電磁ノイズの放出を抑制することが可能な半導体
パッケージを提供することを目的とする。
【０００８】
【課題を解決するための手段】半導体部品から放出され
る電磁ノイズは、インダクタンス性ノイズ、即ち高周波
数帯の成分を有する電流の時間的変化量に依存するもの
であり、半導体パッケージを通過した直流電源電圧に発
生した交流電圧と大いに関係がある。従ってこの交流電
圧を限りなくゼロに近づければ放射ノイズを除去するこ
とが可能である。
る電磁ノイズは、インダクタンス性ノイズ、即ち高周波
数帯の成分を有する電流の時間的変化量に依存するもの
であり、半導体パッケージを通過した直流電源電圧に発
生した交流電圧と大いに関係がある。従ってこの交流電
圧を限りなくゼロに近づければ放射ノイズを除去するこ
とが可能である。
【０００９】そこで請求項１記載の発明は、半導体チッ
プを封止体内に収容し、該半導体チップの電極と外部と
を接続するためのリードフレームを周囲に備える半導体
パッケージにおいて、前記封止体の表面に導電膜が形成
されており、該導電膜は接地用リードフレームと電気的
に接続されていることを特徴とする。
プを封止体内に収容し、該半導体チップの電極と外部と
を接続するためのリードフレームを周囲に備える半導体
パッケージにおいて、前記封止体の表面に導電膜が形成
されており、該導電膜は接地用リードフレームと電気的
に接続されていることを特徴とする。
【００１０】この半導体パッケージを基板に装着し動作
させた場合、前記導電膜が接地電位になるので、発生し
た電磁ノイズが接地電位に吸収される。従って前記交流
電圧が小さくなり、ゼロに近づく。
させた場合、前記導電膜が接地電位になるので、発生し
た電磁ノイズが接地電位に吸収される。従って前記交流
電圧が小さくなり、ゼロに近づく。
【００１１】請求項２記載の発明は、請求項１におい
て、前記導電膜と前記接地用リードフレームとの接続点
は、半導体パッケージの中心点又は中心線に関して対称
に配置されていることを特徴とする。
て、前記導電膜と前記接地用リードフレームとの接続点
は、半導体パッケージの中心点又は中心線に関して対称
に配置されていることを特徴とする。
【００１２】ノイズの原因であるインダクタンスは、電
流が流れた配線，平板金属上における面積、及び電流値
に依存する。電流の流れが偏ると、前記導電膜における
電位にばらつきが生じるが、導電膜と接地用リードフレ
ームとの接続点を、半導体パッケージの中心点又は中心
線に関して対称とすることにより、動作時に半導体パッ
ケージ表面を流れる電流が均一になる。また導電膜と接
続されている接地用リードフレームに電磁ノイズが付加
されるので、この接地用リードフレームに隣接したリー
ドフレームを流れるデータに影響が及ぶことがある。従
って導電膜と接地用リードフレームとの接続点を多くし
て電磁ノイズを分散させることが望ましい。
流が流れた配線，平板金属上における面積、及び電流値
に依存する。電流の流れが偏ると、前記導電膜における
電位にばらつきが生じるが、導電膜と接地用リードフレ
ームとの接続点を、半導体パッケージの中心点又は中心
線に関して対称とすることにより、動作時に半導体パッ
ケージ表面を流れる電流が均一になる。また導電膜と接
続されている接地用リードフレームに電磁ノイズが付加
されるので、この接地用リードフレームに隣接したリー
ドフレームを流れるデータに影響が及ぶことがある。従
って導電膜と接地用リードフレームとの接続点を多くし
て電磁ノイズを分散させることが望ましい。
【００１３】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づき具体的に説明する。図１は本発明に係
るＱＦＰ構造の半導体パッケージの平面図であり、図２
はII−II線における断面図、図３はIII-III 線における
断面図である。この半導体パッケージは、従来の半導体
パッケージと同様、サイズが37mm×37mmであり、 256ピ
ンの樹脂封止型パッケージである。図中１は、インナー
リード1aとアウターリード1bとを一体的に構成したリー
ドフレームである。リードフレーム１の中央にはダイ1c
が形成されており、このダイ1c上に導電性の接着材２に
て半導体チップ３が接着されている。半導体チップ３に
設けられた電極は、夫々対応するインナーリード1aとワ
イヤボンディング５にて電気的に接続されている。
示す図面に基づき具体的に説明する。図１は本発明に係
るＱＦＰ構造の半導体パッケージの平面図であり、図２
はII−II線における断面図、図３はIII-III 線における
断面図である。この半導体パッケージは、従来の半導体
パッケージと同様、サイズが37mm×37mmであり、 256ピ
ンの樹脂封止型パッケージである。図中１は、インナー
リード1aとアウターリード1bとを一体的に構成したリー
ドフレームである。リードフレーム１の中央にはダイ1c
が形成されており、このダイ1c上に導電性の接着材２に
て半導体チップ３が接着されている。半導体チップ３に
設けられた電極は、夫々対応するインナーリード1aとワ
イヤボンディング５にて電気的に接続されている。
【００１４】そしてリードフレーム１のうちアウターリ
ード1bとすべき部分を除く部分を挟むようにエポキシ系
樹脂を用いたモールド樹脂４が形成されて、半導体チッ
プ３が封止されている。モールド樹脂４はリードフレー
ム１の上側および下側に夫々断面視略台形をなすように
形成されており、上側（半導体チップ３側）のモールド
樹脂４の上面及び４角の台形斜面部分には、銀ペースト
を塗布してなる膜厚約100μm の金属膜６が形成されて
いる。４角の台形斜面部分に形成された金属膜部分6aの
底辺は、銀等の導体ペーストを介して、半導体パッケー
ジの１辺に並ぶアウターリード1bのうち最外の接地
（Ｇ）用のアウターリード1bと夫々はんだ接続されてい
る。
ード1bとすべき部分を除く部分を挟むようにエポキシ系
樹脂を用いたモールド樹脂４が形成されて、半導体チッ
プ３が封止されている。モールド樹脂４はリードフレー
ム１の上側および下側に夫々断面視略台形をなすように
形成されており、上側（半導体チップ３側）のモールド
樹脂４の上面及び４角の台形斜面部分には、銀ペースト
を塗布してなる膜厚約100μm の金属膜６が形成されて
いる。４角の台形斜面部分に形成された金属膜部分6aの
底辺は、銀等の導体ペーストを介して、半導体パッケー
ジの１辺に並ぶアウターリード1bのうち最外の接地
（Ｇ）用のアウターリード1bと夫々はんだ接続されてい
る。
【００１５】金属膜６は、タングステン，銀等の金属を
使用することができ、メッキ法，印刷法等の方法にて形
成すればよい。図１に示すように、金属膜６と接地用の
アウターリード1bとの接続部分（金属膜部分6a）をモー
ルド樹脂４の４角に設けた場合、この接続部分が半導体
パッケージの中心点及び中心線において対称であるの
で、半導体パッケージ表面の金属膜６における電位が均
一であり、これを流れる電流が均一である。また図１で
は各辺の両端にある、８本の接地用のアウターリード1b
の全てに金属膜６の金属膜部分6aが接続されているの
で、パッケージ内で発生し、金属膜６が吸収した電磁ノ
イズが分散される。従って接地用のアウターリード1bに
隣接するアウターリード1bへの影響が低減される。
使用することができ、メッキ法，印刷法等の方法にて形
成すればよい。図１に示すように、金属膜６と接地用の
アウターリード1bとの接続部分（金属膜部分6a）をモー
ルド樹脂４の４角に設けた場合、この接続部分が半導体
パッケージの中心点及び中心線において対称であるの
で、半導体パッケージ表面の金属膜６における電位が均
一であり、これを流れる電流が均一である。また図１で
は各辺の両端にある、８本の接地用のアウターリード1b
の全てに金属膜６の金属膜部分6aが接続されているの
で、パッケージ内で発生し、金属膜６が吸収した電磁ノ
イズが分散される。従って接地用のアウターリード1bに
隣接するアウターリード1bへの影響が低減される。
【００１６】本発明に係る半導体パッケージと、従来の
半導体パッケージとを使用して電磁ノイズレベルを測定
した結果を表１に示す。測定系は、微小部分のノイズレ
ベルをセンシングする小型サーチコイルと、それを高精
度にスキャンさせる多関節ロボットと、測定用のスペク
トラムアナライザと、制御・解析用のコンピュータとを
備え、測定方法は３ｍ法（10ｍ法とも呼ばれる）を用い
る。測定周波数は200,300ＭＨｚを使用する。また測定
は、半導体パッケージの１辺の中点にあるリードフレー
ム１（図１に示すインナーリード1a0 ，アウターリード
1b0 ）のパッケージ上空１mmで行った。これは中点にあ
るフレームピンは半導体チップ３との接続部から外部と
の接続部まで、即ちインナーリード1a0 とアウターリー
ド1b0 とを含む全体が一直線状をなすためである。
半導体パッケージとを使用して電磁ノイズレベルを測定
した結果を表１に示す。測定系は、微小部分のノイズレ
ベルをセンシングする小型サーチコイルと、それを高精
度にスキャンさせる多関節ロボットと、測定用のスペク
トラムアナライザと、制御・解析用のコンピュータとを
備え、測定方法は３ｍ法（10ｍ法とも呼ばれる）を用い
る。測定周波数は200,300ＭＨｚを使用する。また測定
は、半導体パッケージの１辺の中点にあるリードフレー
ム１（図１に示すインナーリード1a0 ，アウターリード
1b0 ）のパッケージ上空１mmで行った。これは中点にあ
るフレームピンは半導体チップ３との接続部から外部と
の接続部まで、即ちインナーリード1a0 とアウターリー
ド1b0 とを含む全体が一直線状をなすためである。
【００１７】専用治具にセットされて動作状態にある半
導体パッケージの上空でmm単位のピッチでサーチコイル
をスキャンさせて、各点のノイズレベルを測定する。な
お表１に示す数値は、インナーリード1a0 ，アウターリ
ード1b0 上の複数の点における測定値を平均して求めて
いる。表１におけるノイズレベルの絶対値が小さいほど
電磁ノイズは大きい。
導体パッケージの上空でmm単位のピッチでサーチコイル
をスキャンさせて、各点のノイズレベルを測定する。な
お表１に示す数値は、インナーリード1a0 ，アウターリ
ード1b0 上の複数の点における測定値を平均して求めて
いる。表１におけるノイズレベルの絶対値が小さいほど
電磁ノイズは大きい。
【００１８】
【表１】
【００１９】表１より明らかな如く、本発明に係る半導
体パッケージのノイズレベルは、いずれの測定周波数に
おいても従来のそれより約10［ｄＢ］低い。これはモー
ルド樹脂４上面に形成された金属膜６が接地用のアウタ
ーリード1bと接続されているために、動作時には半導体
パッケージ上面にグランドが形成された状態が得られ
る。これによりパッケージ内で発生した電磁ノイズがこ
のグランドに吸収され、パッケージ外への電磁ノイズの
放出が抑制されりので、ＥＭＩが低減される。また金属
膜６が複数の接地用のアウターリード1bに接続されてい
ることにより、金属膜６が吸収した電磁ノイズは分散さ
れる。従って接地用のアウターリード1bに隣接したアウ
ターリード1bを流れるデータに及ぼす影響が少ない。
体パッケージのノイズレベルは、いずれの測定周波数に
おいても従来のそれより約10［ｄＢ］低い。これはモー
ルド樹脂４上面に形成された金属膜６が接地用のアウタ
ーリード1bと接続されているために、動作時には半導体
パッケージ上面にグランドが形成された状態が得られ
る。これによりパッケージ内で発生した電磁ノイズがこ
のグランドに吸収され、パッケージ外への電磁ノイズの
放出が抑制されりので、ＥＭＩが低減される。また金属
膜６が複数の接地用のアウターリード1bに接続されてい
ることにより、金属膜６が吸収した電磁ノイズは分散さ
れる。従って接地用のアウターリード1bに隣接したアウ
ターリード1bを流れるデータに及ぼす影響が少ない。
【００２０】なお本形態例では、モールド樹脂にて封止
された半導体チップを示しているが、セラミックス製パ
ッケージ等、他のものを封止体として使用し、その表面
に金属膜が形成された構成としてもよい。
された半導体チップを示しているが、セラミックス製パ
ッケージ等、他のものを封止体として使用し、その表面
に金属膜が形成された構成としてもよい。
【００２１】
【発明の効果】以上のように本発明に係る半導体パッケ
ージは、導電膜がその表面に形成されており、且つ接地
用リードフレームと接続されていることにより、基板に
装着し動作させた場合、前記導電膜が接地電位になるの
で、外部との間が接地電位の面で遮断される。これによ
りパッケージ内で発生した電磁ノイズが半導体パッケー
ジ内で吸収され、パッケージ外への放出が抑制されるの
で、ＥＭＩを低減することができる等、本発明は優れた
効果を奏する。
ージは、導電膜がその表面に形成されており、且つ接地
用リードフレームと接続されていることにより、基板に
装着し動作させた場合、前記導電膜が接地電位になるの
で、外部との間が接地電位の面で遮断される。これによ
りパッケージ内で発生した電磁ノイズが半導体パッケー
ジ内で吸収され、パッケージ外への放出が抑制されるの
で、ＥＭＩを低減することができる等、本発明は優れた
効果を奏する。
【図１】本発明に係る半導体パッケージを示す平面図で
ある。
ある。
【図２】図１のII−II線における断面図である。
【図３】図１のIII-III 線における断面図である。
【図４】従来の半導体パッケージを示す平面図である。
【図５】図４のＶ−Ｖ線における断面図である。
【符号の説明】 １ リードフレーム 1a インナーリード 1b アウターリード 1c ダイ ３ 半導体チップ ４ モールド樹脂 ５ ワイヤボンディング ６ 金属膜 6a 金属膜部分
Claims (2)
- 【請求項１】 半導体チップを封止体内に収容し、該半
導体チップの電極と外部とを接続するためのリードフレ
ームを周囲に備える半導体パッケージにおいて、前記封
止体の表面に導電膜が形成されており、該導電膜は接地
用リードフレームと電気的に接続されていることを特徴
とする半導体パッケージ。 - 【請求項２】 前記導電膜と前記接地用リードフレーム
との接続点は、半導体パッケージの中心点又は中心線に
関して対称に配置されていることを特徴とする請求項１
記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120500A JPH09307012A (ja) | 1996-05-15 | 1996-05-15 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120500A JPH09307012A (ja) | 1996-05-15 | 1996-05-15 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307012A true JPH09307012A (ja) | 1997-11-28 |
Family
ID=14787746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8120500A Pending JPH09307012A (ja) | 1996-05-15 | 1996-05-15 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111600A (ja) * | 2002-09-18 | 2004-04-08 | Mitac Internatl Corp | Ｉｃに内蔵されたｅｍｉ消去回路 |
-
1996
- 1996-05-15 JP JP8120500A patent/JPH09307012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111600A (ja) * | 2002-09-18 | 2004-04-08 | Mitac Internatl Corp | Ｉｃに内蔵されたｅｍｉ消去回路 |
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