JPH09306821A - Semiconductor device and its alignment mark - Google Patents
Semiconductor device and its alignment markInfo
- Publication number
- JPH09306821A JPH09306821A JP8124647A JP12464796A JPH09306821A JP H09306821 A JPH09306821 A JP H09306821A JP 8124647 A JP8124647 A JP 8124647A JP 12464796 A JP12464796 A JP 12464796A JP H09306821 A JPH09306821 A JP H09306821A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- groove
- metal
- semiconductor device
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フォトリソグラフ
ィー工程に用いられる合わせマークを有する半導体装置
と合わせマークに関し、特に、例えばリフロー技術、ま
たは高温スパッタ技術、またはレーザーメルト技術等、
高温の成膜工程により形成された膜をフォトリソグラフ
ィー法により加工する時に用いられる合わせマークを有
する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a registration mark used in a photolithography process and a registration mark, and in particular, for example, a reflow technique, a high temperature sputtering technique, a laser melting technique, or the like.
The present invention relates to a semiconductor device having an alignment mark used when a film formed by a high temperature film forming process is processed by a photolithography method.
【０００２】[0002]
【従来の技術】一般に半導体装置は、フォトリソグラフ
ィー法を用いて様々なパターンに加工された、例えば配
線層等の複数の層を半導体基板上に積層することにより
製造される。ここで、これらの複数の層の間の相互の位
置を正確に合せることが、半導体装置の高集積化に対し
て重要な技術となっている。すなわち、複数のパターン
の間の位置を正確に合せることができない場合には、こ
れに伴う複数の層の間の短絡等を防止するために、常に
合せ余裕を確保する必要が生じて、これが集積密度の向
上を妨げる要因となるからである。2. Description of the Related Art Generally, a semiconductor device is manufactured by laminating a plurality of layers such as a wiring layer which are processed into various patterns by using a photolithography method on a semiconductor substrate. Here, accurately aligning the positions of these layers with each other is an important technique for high integration of the semiconductor device. That is, when the positions of a plurality of patterns cannot be accurately aligned, it is necessary to always secure a registration margin in order to prevent a short circuit or the like between the plurality of layers due to this. This is because it becomes a factor that hinders the improvement of the density.
【０００３】複数の層の相互のパターンの位置を合わせ
るために、一般に、各層を加工すると同時に、例えばダ
イシングライン上に合せマークが形成される。この合せ
マークは、例えば凹または凸形状を有しており、先に形
成された層の合せマークの端の段差部を計測することに
より、先に形成された層の位置を確認する。さらに、こ
の位置に合わせて、後に形成される層のパターニングを
行う。In order to align the positions of the patterns of a plurality of layers with each other, generally, at the same time when each layer is processed, alignment marks are formed on, for example, a dicing line. This alignment mark has, for example, a concave or convex shape, and the position of the previously formed layer is confirmed by measuring the stepped portion at the end of the alignment mark of the previously formed layer. Further, patterning of a layer to be formed later is performed according to this position.
【０００４】このため、相互のパターンを正確に合せる
ためには、正確な位置にマークを形成することと、正確
に位置を測定することが必要となる。図５および図６
に、接続孔と配線層のパターンとを合せるために使用さ
れる従来の合せマークの構造を示す。図５の（ａ）は、
凸形状を有する合せマークの上面図、図５の（ｂ）は、
同図（ａ）のＡ−Ａ´断面図である。図６は、凹形状を
有する合せマークの上面図、図６の（ｂ）は、同図
（ａ）のＡ−Ａ´断面図である。Therefore, in order to accurately match the mutual patterns, it is necessary to form marks at accurate positions and to accurately measure the positions. 5 and 6
The structure of a conventional alignment mark used to align the connection hole and the wiring layer pattern is shown in FIG. FIG. 5A shows
The top view of the alignment mark having a convex shape, FIG.
It is an AA 'sectional view of the figure (a). FIG. 6 is a top view of the alignment mark having a concave shape, and FIG. 6B is a sectional view taken along the line AA ′ of FIG.
【０００５】これらの合せマークは、接続孔と同時に例
えばダイシングライン上の層間絶縁膜２に形成される。
この後、接続孔および合せマークが形成されている層間
絶縁膜２上に、配線層を構成する例えば金属膜を形成
し、この金属膜をフォトリソグラフィー法とエッチング
技術を用いて加工して配線層を形成する。この時に、配
線層の位置を接続孔の位置に合せるために、合わせマー
クの端の段差部を計測する。These alignment marks are formed at the same time as the connection holes, for example, in the interlayer insulating film 2 on the dicing line.
After that, for example, a metal film forming a wiring layer is formed on the interlayer insulating film 2 in which the connection hole and the alignment mark are formed, and the metal film is processed by using the photolithography method and the etching technique to form the wiring layer. To form. At this time, in order to align the position of the wiring layer with the position of the connection hole, the stepped portion at the end of the alignment mark is measured.
【０００６】ここで、配線層を構成する例えばＡｌ等の
金属膜が、例えばリフロー技術、または高温スパッタ技
術、またはレーザーメルト技術等、高温の成膜工程によ
り形成される場合には、金属が溶融したり金属結晶粒の
粒径が拡大する。この時に、金属結晶が不均一に成長す
るため、金属膜が形成された後の合わせマークの形状
が、図５の（ｃ）および（ｄ）、または図６の（ｃ）お
よび（ｄ）に示すように、変形する。すなわち、本来直
線であるべき合わせマークの端の段差部に凹凸が生じ
て、直線ではなくなる。このため、このような凹凸に起
因して、合わせマークの段差部の正確な計測が困難とな
り、例えば配線層の位置を接続孔の位置に対して正確に
合わせることができないという問題を生じる。When the metal film such as Al constituting the wiring layer is formed by a high temperature film forming process such as a reflow technique, a high temperature sputtering technique, or a laser melting technique, the metal is melted. Or the grain size of the metal crystal grains is enlarged. At this time, since the metal crystal grows non-uniformly, the shape of the alignment mark after the metal film is formed is shown in (c) and (d) of FIG. 5 or (c) and (d) of FIG. It deforms as shown. That is, unevenness is generated in the step portion at the end of the alignment mark which should be a straight line, and the straight line is no longer a straight line. Therefore, due to such unevenness, it becomes difficult to accurately measure the stepped portion of the alignment mark, and there arises a problem that the position of the wiring layer cannot be accurately aligned with the position of the connection hole, for example.
【０００７】このように、半導体装置を構成する各層の
位置を相互に正確に合わせることができない場合、半導
体装置の特性が劣化したり、各層の間の短絡等、致命的
な不良が発生する可能性がある。As described above, when the positions of the layers constituting the semiconductor device cannot be accurately aligned with each other, the characteristics of the semiconductor device may be deteriorated, and a fatal defect such as a short circuit between the layers may occur. There is a nature.
【０００８】このような問題を解決し、合わせ精度を向
上するために、例えば金属の結晶成長を抑制する様々な
方法が考えられる。すなわち、熱処理温度の低温化等、
熱負荷を緩和する方法、または金属の堆積膜厚を薄膜化
する方法、または層間絶縁膜等の下地膜を変更する方法
である。In order to solve such problems and improve the alignment accuracy, various methods for suppressing the metal crystal growth can be considered. That is, lowering the heat treatment temperature,
It is a method of reducing the heat load, a method of reducing the deposited film thickness of the metal, or a method of changing the base film such as an interlayer insulating film.
【０００９】しかし、熱負荷を緩和することは、リフロ
ー技術、または高温スパッタ技術、またはレーザーメル
ト技術等の高温の成膜工程が有する本来の利点を損なう
ため、困難である。また、金属の堆積膜厚または層間絶
縁膜等の下地膜は、主に半導体装置の特性から決定され
るものであり、これらを変更することは、半導体装置の
特性が劣化する可能性があるため、困難である。However, it is difficult to reduce the heat load because the original advantages of the high temperature film forming process such as the reflow technique, the high temperature sputtering technique, or the laser melt technique are lost. The deposited film thickness of the metal or the underlying film such as the interlayer insulating film is mainly determined by the characteristics of the semiconductor device, and changing them may deteriorate the characteristics of the semiconductor device. ,Have difficulty.
【００１０】また、合わせ精度を向上するために、合わ
せマーク上の金属膜を除去して、合わせマークを露出す
るという方法が考えられる。しかし、このためには、金
属膜を除去するという工程を増加する必要があるため、
好ましくない。In order to improve the alignment accuracy, a method of removing the metal film on the alignment mark to expose the alignment mark can be considered. However, for this purpose, it is necessary to increase the number of steps for removing the metal film.
Not preferred.
【００１１】[0011]
【発明が解決しようとする課題】このように、従来の半
導体装置では、金属膜が高温の成膜工程により形成され
る場合に、金属結晶が不均一に成長するため、フォトリ
ソグラフィー法において高い合わせ精度を実現すること
が困難であった。As described above, in the conventional semiconductor device, when the metal film is formed by the high temperature film forming process, the metal crystal grows non-uniformly. It was difficult to achieve accuracy.
【００１２】本発明の目的は、金属膜が高温の成膜工程
により形成される場合にも、フォトリソグラフィー工程
において高い合わせ精度を実現することができる半導体
装置及びその合わせマークを提供することである。An object of the present invention is to provide a semiconductor device and its alignment mark which can achieve high alignment accuracy in a photolithography process even when a metal film is formed by a high temperature film formation process. .
【００１３】[0013]
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、金属配線
を成形するためのフォトリソグラフィー工程において、
前記金属配線の位置とその下に形成されている層の位置
とを合わせるために前記金属配線の下の層に形成された
段差部により構成される合わせマークを具備する半導体
装置において、前記段差部近傍の凸部領域側に開口部を
具備することを特徴とする。In order to solve the above problems and achieve the object, a semiconductor device according to the present invention is provided with a photolithography process for forming a metal wiring,
A semiconductor device comprising a registration mark formed by a step portion formed in a layer below the metal wiring in order to align a position of the metal wiring with a position of a layer formed below the metal wiring. It is characterized in that an opening portion is provided on the side of the convex portion region in the vicinity.
【００１４】また、上記の半導体装置において、前記開
口部は溝により構成されることも可能である。さらに、
前記溝の幅は０．６μｍ以下であることが可能である。In the above semiconductor device, the opening may be formed by a groove. further,
The width of the groove may be 0.6 μm or less.
【００１５】また、前述の半導体装置において、前記開
口部は、複数の孔により構成されることも可能である。
さらに、前記孔の径は１μｍ未満であることが可能であ
る。Further, in the above-described semiconductor device, the opening may be composed of a plurality of holes.
Furthermore, the diameter of the pores can be less than 1 μm.
【００１６】また、本発明による半導体装置は、前述の
半導体装置において、前記開口部が、前記段差部から１
μｍ未満の距離に形成されていることを特徴とする。こ
のように本発明による半導体装置は、合わせマークの段
差部近傍の凸部領域側に開口部を具備するため、この合
わせマークが形成されている層の上に、例えばリフロー
技術、または高温スパッタ技術、またはレーザーメルト
技術等の高温の成膜工程を用いて金属膜を形成した時
に、凸部領域に形成された開口部の内部に金属が流れ込
み、凸部領域上の金属の量を低減することができる。こ
れにより、金属膜が不均一に成長することを抑制するこ
とができ、合わせマークの端に凹凸が生じることを抑制
することができる。このようにして、金属膜が高温の成
膜工程により形成される場合にも、フォトリソグラフィ
ー工程において高い合わせ精度を実現することができ
る。これにより、性能の優れた高密度の半導体装置を実
現することが可能となる。Further, the semiconductor device according to the present invention is the same as the above-mentioned semiconductor device, wherein the opening is 1
It is characterized in that it is formed at a distance of less than μm. As described above, since the semiconductor device according to the present invention has the opening on the side of the convex portion near the step portion of the alignment mark, for example, a reflow technique or a high temperature sputtering technique is formed on the layer in which the alignment mark is formed. Or, when a metal film is formed by using a high temperature film forming process such as laser melting technique, the metal flows into the opening formed in the convex area and the amount of the metal on the convex area is reduced. You can This makes it possible to prevent the metal film from growing nonuniformly and to prevent unevenness at the edges of the alignment marks. In this way, even when the metal film is formed by the high temperature film forming process, high alignment accuracy can be realized in the photolithography process. This makes it possible to realize a high-density semiconductor device with excellent performance.
【００１７】また、開口部が溝により構成され、この溝
の幅は０．６μｍ以下である本発明による半導体装置で
は、合わせマークの凸部領域上の金属が、溝の内部に容
易に流れ込むことができる。一般に、金属は溶融した時
にその表面積を最小とするような形状となる。ここで、
溝の幅が０．６μｍ以上の場合には、溶融した金属が溝
の内部に流れ込むことにより金属膜の表面積を小さくす
ることはできないが、溝の幅が０．６μｍ以下の場合に
は、溶融した金属が溝の内部を埋め込むことにより、金
属膜の表面積を小さくすることができる。このため、溝
の幅を０．６μｍ以下とすることにより、合わせマーク
の凸部領域上の金属が溝の内部に容易に流れ込み、金属
膜が不均一に成長することを抑制して、合わせマークの
端の形状を改善することができる。Further, in the semiconductor device according to the present invention in which the opening is formed by a groove and the width of the groove is 0.6 μm or less, the metal on the convex area of the alignment mark easily flows into the inside of the groove. You can Generally, the metal will be shaped so that when melted, its surface area is minimized. here,
When the width of the groove is 0.6 μm or more, the surface area of the metal film cannot be reduced because the molten metal flows into the groove, but when the width of the groove is 0.6 μm or less, the molten metal melts. By embedding the inside of the groove with the metal thus formed, the surface area of the metal film can be reduced. Therefore, by setting the width of the groove to be 0.6 μm or less, it is possible to prevent the metal on the convex region of the alignment mark from easily flowing into the groove, and to prevent the metal film from growing unevenly. The shape of the edge of the can be improved.
【００１８】また、開口部が孔により構成され、孔の径
が１μｍ未満である半導体装置では、前述の溝の場合と
同様に、合わせマークの凸部領域上の金属が孔の内部に
容易に流れ込み、金属膜が不均一に成長することを抑制
して、合わせマークの端の形状を改善することができ
る。Further, in the semiconductor device in which the opening is formed by the hole and the diameter of the hole is less than 1 μm, the metal on the convex portion area of the alignment mark easily enters the inside of the hole as in the case of the groove. The shape of the edge of the alignment mark can be improved by suppressing the inflow and uneven growth of the metal film.
【００１９】さらに、開口部は、段差部から１μｍ未満
の距離に形成されている本発明による半導体装置では、
合わせマークの凸部領域上の凸部の端の近傍の金属を開
口部の内部に流れ込ませることができるため、特に段差
部近傍の金属が不均一に成長することを抑制することが
でき、これにより、合わせマークの形状を改善すること
ができ、合わせ制度を向上することができる。Further, in the semiconductor device according to the present invention in which the opening is formed at a distance of less than 1 μm from the step,
Since the metal near the end of the convex portion on the convex area of the alignment mark can be made to flow into the inside of the opening, it is possible to suppress the non-uniform growth of the metal particularly near the step portion. Thereby, the shape of the alignment mark can be improved and the alignment system can be improved.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１の（ａ）は、本発明の
第１の実施の形態による半導体装置が有する合わせマー
クの構造を示す上面図、図１の（ｂ）は、同図（ａ）の
Ａ−Ａ´断面図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. 1A is a top view showing the structure of an alignment mark included in the semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a cross section taken along the line AA ′ of FIG. It is a figure.
【００２１】また、図２の（ａ）は、本発明の第２の実
施の形態による半導体装置が有する合わせマークの構造
を示す上面図、図２の（ｂ）は、同図（ａ）のＡ−Ａ´
断面図である。2A is a top view showing the structure of the alignment mark of the semiconductor device according to the second embodiment of the present invention, and FIG. 2B is the same as FIG. 2A. A-A '
It is sectional drawing.
【００２２】これら図に示すように、本発明の第１また
は第２の実施の形態による半導体装置は、合わせマーク
の凸部領域に、その端の段差部から例えば１μｍ未満程
度の近傍に、例えば０．６μｍ以下の幅の溝３が形成さ
れている。この溝３は、例えば層間絶縁膜２に接続孔を
形成する時に、合わせマークと共に形成する。As shown in these figures, in the semiconductor device according to the first or second embodiment of the present invention, for example, in the vicinity of the convex region of the alignment mark, for example, less than 1 μm from the stepped portion at the end, for example, A groove 3 having a width of 0.6 μm or less is formed. The groove 3 is formed together with the alignment mark when the connection hole is formed in the interlayer insulating film 2, for example.
【００２３】このように本実施の形態では、合わせマー
クの凸部領域の端の段差部の近傍に溝３が形成されてい
るため、例えばリフロー技術、または高温スパッタ技
術、またはレーザーメルト技術等の高温の成膜工程を用
いて金属膜を形成する時に、合わせマークの凸部領域上
の金属がこの溝３の内部に流れ込み、凸部領域上の金属
の膜厚を低減することができる。これにより、金属結晶
粒が成長する時に、結晶粒径が不均一となることを抑制
し、合わせマークの端に凹凸が生じることを抑制するこ
とができる。As described above, in this embodiment, since the groove 3 is formed in the vicinity of the step portion at the end of the convex area of the alignment mark, for example, a reflow technique, a high temperature sputtering technique, a laser melting technique, or the like is used. When the metal film is formed by using the high temperature film forming process, the metal on the convex region of the alignment mark flows into the inside of the groove 3 and the film thickness of the metal on the convex region can be reduced. As a result, when the metal crystal grains grow, it is possible to prevent the crystal grain size from becoming non-uniform, and to prevent unevenness at the edges of the alignment marks.
【００２４】図１の（ｃ）および（ｄ）、または図２の
（ｃ）および（ｄ）に、金属膜を形成した後の合わせマ
ークの形状を示す。この金属膜４として、例えばスパッ
タ技術を用いて、Ｔｉ等により構成されるバリアメタル
層を例えば０．１３μｍ程度の膜厚となるように形成し
た後に、例えば４７０℃の温度で７分間のリフロー技術
を用いて、膜厚が例えば０．６μｍ程度のＡｌ膜を形成
することができる。これらの図に示すように、本実施の
形態によれば、高温の成膜工程を用いて金属膜４を形成
した時に、合わせマークの段差部の形状を改善すること
ができる。1C and 1D, or FIGS. 2C and 2D show the shape of the alignment mark after the metal film is formed. As the metal film 4, a barrier metal layer made of Ti or the like is formed to have a film thickness of, for example, about 0.13 μm by using, for example, a sputtering technique, and then a reflow technique is performed at a temperature of, for example, 470 ° C. for 7 minutes. Can be used to form an Al film having a film thickness of, for example, about 0.6 μm. As shown in these figures, according to the present embodiment, the shape of the step portion of the alignment mark can be improved when the metal film 4 is formed using the high temperature film forming process.
【００２５】また、一般に、金属は溶融した時にその表
面積を最小とするような形状となる。ここで、溝３の幅
が０．６μｍ以上の場合には、溶融した金属４が溝３の
内部に流れ込むことにより金属膜４の表面積を小さくす
ることはできないため、金属４は溝３の内部に流れ込ま
ず、合わせマークの端の形状を改善することはできな
い。これに対して、溝の幅が０．６μｍ以下の場合に
は、溶融した金属４が溝６の内部を埋め込むような形状
となり、金属膜の表面積を小さくすることができる。こ
のため、溶融した金属４が溝３の内部に容易に流れ込
み、合わせマークの端の形状が改善される。Further, generally, the metal is shaped so as to minimize its surface area when melted. Here, when the width of the groove 3 is 0.6 μm or more, the surface area of the metal film 4 cannot be reduced because the molten metal 4 flows into the inside of the groove 3, so that the metal 4 is inside the groove 3. It is not possible to improve the shape of the edges of the alignment mark without flowing into the. On the other hand, when the width of the groove is 0.6 μm or less, the melted metal 4 fills the inside of the groove 6 and the surface area of the metal film can be reduced. Therefore, the molten metal 4 easily flows into the groove 3 and the shape of the end of the alignment mark is improved.
【００２６】ただし、このような溝３の最大幅は、金属
膜４の膜厚に影響される。すなわち、金属膜４の膜厚が
厚い場合には、溝３の幅が０．６μｍより広い場合にも
合わせマークの端の形状を改善することができる。一
方、金属膜４の膜厚が薄い場合には、０．６μｍの幅の
溝３では合わせマークの端の形状を改善することができ
ない。However, the maximum width of the groove 3 is affected by the thickness of the metal film 4. That is, when the metal film 4 is thick, the shape of the end of the alignment mark can be improved even when the width of the groove 3 is wider than 0.6 μm. On the other hand, when the metal film 4 is thin, the shape of the edge of the alignment mark cannot be improved with the groove 3 having a width of 0.6 μm.
【００２７】また、溝３の最小幅は、フォトリソグラフ
ィー法の最小加工幅と金属膜４の構造とに影響される。
すなわち、本実施の形態のようにバリアメタル層を形成
する場合には、このバリアメタル層により溝３が埋め込
まれない程度に溝３の幅を確保する必要がある。例えば
本実施の形態のように、０．１３μｍの膜厚のバリアメ
タル層を形成する場合には、この膜厚の約２倍である
０．３μｍ程度以上の幅を有する溝３を形成する必要が
ある。Further, the minimum width of the groove 3 is influenced by the minimum processing width of the photolithography method and the structure of the metal film 4.
That is, when the barrier metal layer is formed as in the present embodiment, it is necessary to secure the width of the groove 3 to the extent that the groove 3 is not filled with the barrier metal layer. For example, when a barrier metal layer having a film thickness of 0.13 μm is formed as in this embodiment, it is necessary to form the groove 3 having a width of about 0.3 μm or more, which is about twice this film thickness. There is.
【００２８】また、金属膜４の成膜工程における温度が
より高温である場合、またはリフロー時間がより長い場
合には、金属膜４が溝３の内部に流れ込みやすくなるた
め、溝３の幅が０．６μｍ以上の場合にも、合わせマー
クの形状を改善することができる。If the temperature in the step of forming the metal film 4 is higher, or if the reflow time is longer, the metal film 4 easily flows into the groove 3, so that the width of the groove 3 becomes smaller. Even in the case of 0.6 μm or more, the shape of the alignment mark can be improved.
【００２９】また、上記の実施の形態では、合わせマー
クは、端にそれぞれ１つずつ溝３を有しているが、例え
ば複数の溝３を高密度に形成した場合には、すべての溝
３に均一に金属膜４が流れ込まずに、これらの溝３の一
部分に金属膜４が流れ込み、溝３の一部分には金属膜４
が流れ込まないという現象が生じる。このため、合わせ
マークの端の形状を改善することができない。Further, in the above-described embodiment, the alignment mark has one groove 3 at each end, but when a plurality of grooves 3 are formed at high density, for example, all the grooves 3 are formed. The metal film 4 does not flow into the groove 3 uniformly, and the metal film 4 flows into a part of the groove 3 and the metal film 4 flows into a part of the groove 3.
There is a phenomenon that does not flow. Therefore, the shape of the end of the alignment mark cannot be improved.
【００３０】ただし、前述の０．６μｍ以上の幅の溝３
を有する場合と同様に、金属の成膜工程における温度が
高温である場合、または時間が長い場合には、金属膜が
より均一に溝３の内部に流れ込むため、溝３が高密度に
形成されている場合にも、合わせマークの形状を改善す
ることができる。However, the above-mentioned groove 3 having a width of 0.6 μm or more is used.
When the temperature of the metal film forming step is high or the time is long, the metal film flows into the groove 3 more uniformly, so that the grooves 3 are formed with high density. The shape of the alignment mark can be improved even when the alignment mark is present.
【００３１】さらに、溝３の深さが金属膜４の堆積膜厚
と同程度である場合には、合わせマークの形状は改善さ
れず、溝３の深さを、金属膜４の堆積膜厚より深く形成
することが望ましい。Further, when the depth of the groove 3 is about the same as the deposited film thickness of the metal film 4, the shape of the alignment mark is not improved, and the depth of the groove 3 is set to the deposited film thickness of the metal film 4. It is desirable to form deeper.
【００３２】また、溝３を合わせマークの段差と同時に
形成することにより、溝３を形成するための工程を新た
に追加する必要がなくなる。このため、本発明を実施す
るために製造工程が増加することはない。Further, by forming the groove 3 at the same time as the step of the alignment mark, it is not necessary to newly add a step for forming the groove 3. Therefore, the number of manufacturing steps is not increased to carry out the present invention.
【００３３】また、本発明による第３の実施の形態とし
て、合わせマークの凸部領域の端の段差部の近傍に、例
えば直径１μｍ未満の孔５を例えば３μｍ程度のピッチ
で多数個並べて形成することも可能である。この孔５と
段差部との間の距離は、前述の実施の形態における溝３
の場合と同様に、例えば１μｍ未満とすることが望まし
い。図３の（ａ）に、本実施の形態による半導体装置が
有する合わせマークの構造を示す上面図、図３の（ｂ）
に、同図（ａ）のＡ−Ａ´断面図を示す。また、図３の
（ｃ）および（ｄ）に、高温の成膜工程を用いて金属膜
４を形成した後の合わせマークの形状を示す。Further, as a third embodiment of the present invention, a large number of holes 5 having a diameter of less than 1 μm, for example, are formed side by side at a pitch of, for example, about 3 μm in the vicinity of the stepped portion at the end of the convex region of the alignment mark. It is also possible. The distance between the hole 5 and the step portion is the same as that of the groove 3 in the above-described embodiment.
Similar to the case, it is desirable that the thickness is less than 1 μm, for example. 3A is a top view showing the structure of the alignment mark included in the semiconductor device according to the present embodiment, and FIG.
A sectional view taken along the line AA ′ of FIG. 3C and 3D show the shape of the alignment mark after the metal film 4 is formed by using the high temperature film forming process.
【００３４】この図に示すように、孔５を多数個形成す
ることによっても、前述の第１または第２の実施の形態
における溝３と同様に、この孔５の内部に金属膜４が流
れ込むため、金属膜４が不均一に成長することを抑制
し、合わせマークの形状を改善することができる。さら
に、この孔の形状は、図３に示すような円形に限らず、
例えば図４の（ａ）から（ｃ）に上面図を示すような、
様々な形状とすることができる。As shown in this figure, even if a large number of holes 5 are formed, the metal film 4 flows into the holes 5 like the grooves 3 in the first or second embodiment. Therefore, it is possible to prevent the metal film 4 from growing unevenly and improve the shape of the alignment mark. Furthermore, the shape of this hole is not limited to the circular shape as shown in FIG.
For example, as shown in the top view of FIGS. 4A to 4C,
It can have various shapes.
【００３５】[0035]
【発明の効果】以上のように、本発明による半導体装置
では、金属膜が高温の成膜工程により形成される場合に
も、合わせマークの端に凹凸が生じることを抑制するこ
とができるため、フォトリソグラフィー法において高い
合わせ精度を実現することができる。As described above, in the semiconductor device according to the present invention, even when the metal film is formed by the high temperature film forming process, it is possible to suppress the occurrence of unevenness at the end of the alignment mark. High alignment accuracy can be realized in the photolithography method.
【図１】本発明の第１の実施の形態による半導体装置の
構造を示す上面図および断面図。FIG. 1 is a top view and a cross-sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態による半導体装置の
構造を示す上面図および断面図。FIG. 2 is a top view and a cross-sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態による半導体装置の
構造を示す上面図および断面図。FIG. 3 is a top view and a sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention.
【図４】本発明の第３の実施の形態による半導体装置の
他の構造を示す上面図。FIG. 4 is a top view showing another structure of the semiconductor device according to the third embodiment of the present invention.
【図５】従来の半導体装置の構造を示す上面図および断
面図。5A and 5B are a top view and a cross-sectional view showing a structure of a conventional semiconductor device.
【図６】従来の半導体装置の構造を示す上面図および断
面図。6A and 6B are a top view and a cross-sectional view showing a structure of a conventional semiconductor device.
１…半導体基板、 ２…層間絶縁膜、 ３…溝、 ４…金属膜、 ５…孔 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Interlayer insulating film, 3 ... Groove, 4 ... Metal film, 5 ... Hole
Claims (8)
ラフィー工程において、前記金属配線の位置とその下に
形成されている層の位置とを合わせるために前記金属配
線の下の層に形成された段差部により構成される合わせ
マークを具備する半導体装置において、前記段差部近傍
の凸部領域側に開口部を具備することを特徴とする半導
体装置。1. A step formed in a layer below the metal wiring in order to align the position of the metal wiring with the position of the layer formed thereunder in a photolithography process for molding the metal wiring. A semiconductor device having an alignment mark composed of a portion, wherein the semiconductor device is provided with an opening on the side of the convex region near the step.
１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the opening is a groove.
項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein the width of the groove is 0.6 μm or less.
は、前記溝内に入り込み、その表面積が最小となること
を特徴とする請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the metal film formed by melting and covering the groove enters the groove and has a minimum surface area.
る請求項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein the opening is composed of a plurality of holes.
記載の半導体装置。6. The diameter of the holes is less than 1 μm.
13. The semiconductor device according to claim 1.
満の距離に形成されている請求項１乃至６記載の半導体
装置。7. The semiconductor device according to claim 1, wherein the opening is formed at a distance of less than 1 μm from the step.
ラフィー工程において、前記金属配線の位置とその下に
形成されている層の位置とを合わせるために前記金属配
線の下の層に形成された段差部により構成される合わせ
マークにおいて、前記段差部近傍の凸部領域側に開口部
を具備することを特徴とする合わせマーク。8. A step formed in a layer below the metal wiring to align the position of the metal wiring with the position of a layer formed thereunder in a photolithography process for molding the metal wiring. In the alignment mark formed by a portion, an alignment mark is provided on the side of the convex region near the step portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124647A JPH09306821A (en) | 1996-05-20 | 1996-05-20 | Semiconductor device and its alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124647A JPH09306821A (en) | 1996-05-20 | 1996-05-20 | Semiconductor device and its alignment mark |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306821A true JPH09306821A (en) | 1997-11-28 |
Family
ID=14890590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8124647A Abandoned JPH09306821A (en) | 1996-05-20 | 1996-05-20 | Semiconductor device and its alignment mark |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306821A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319791B1 (en) | 1998-10-27 | 2001-11-20 | Nec Corporation | Semiconductor device manufacturing method and semiconductor device |
| US6801313B1 (en) | 1999-07-28 | 2004-10-05 | Nec Electronics Corporation | Overlay mark, method of measuring overlay accuracy, method of making alignment and semiconductor device therewith |
| KR100709477B1 (en) * | 2005-12-08 | 2007-04-18 | 주식회사 하이닉스반도체 | Overlay vernier of semiconductor device and method for forming the same |
-
1996
- 1996-05-20 JP JP8124647A patent/JPH09306821A/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319791B1 (en) | 1998-10-27 | 2001-11-20 | Nec Corporation | Semiconductor device manufacturing method and semiconductor device |
| KR100427501B1 (en) * | 1998-10-27 | 2004-04-30 | 닛뽄덴끼 가부시끼가이샤 | Semiconductor device manufacturing method |
| US6801313B1 (en) | 1999-07-28 | 2004-10-05 | Nec Electronics Corporation | Overlay mark, method of measuring overlay accuracy, method of making alignment and semiconductor device therewith |
| KR100709477B1 (en) * | 2005-12-08 | 2007-04-18 | 주식회사 하이닉스반도체 | Overlay vernier of semiconductor device and method for forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63304644A (en) | Method of forming via-hole | |
| US7326624B2 (en) | Method of making thin-film chip resistor | |
| KR100246149B1 (en) | Semiconductor device and method for manufacturing the same | |
| JPH09306821A (en) | Semiconductor device and its alignment mark | |
| US5264310A (en) | Alignment mark having regions formed by energy beam irradiation therein and method of manufacturing the same | |
| JP4909912B2 (en) | Pattern formation method | |
| KR100732753B1 (en) | Manufacturing method for semiconductor device | |
| US6582889B1 (en) | Method for forming resist pattern and manufacturing method of thin-film element | |
| KR100356014B1 (en) | Fabrication method for align mark | |
| JPH09306992A (en) | Semiconductor device and manufacture thereof | |
| JPH0346977B2 (en) | ||
| JPS6035825B2 (en) | Manufacturing method of semiconductor device | |
| JPS63108717A (en) | Manufacture of semiconductor device | |
| US5401683A (en) | Method of manufacturing a multi-layered semiconductor substrate | |
| JPS5817521A (en) | Thin film magnetic head | |
| JPH07161684A (en) | Manufacture of semiconductor device | |
| JPH05129179A (en) | Manufacture of semiconductor device | |
| JPS6063921A (en) | Manufacture of semiconductor element | |
| JPH0212827A (en) | Manufacture of semiconductor device | |
| JPH0249017B2 (en) | ||
| JPH09212821A (en) | Production of thin-film magnetic head | |
| KR20050096633A (en) | A method for forming a alignment mark of a semiconductor device | |
| JPH09232119A (en) | Semiconductor device and manufacture thereof | |
| JPH02172214A (en) | Semiconductor device | |
| JPH04324617A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060407 |