JPH09292929A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH09292929A JPH09292929A JP8106702A JP10670296A JPH09292929A JP H09292929 A JPH09292929 A JP H09292929A JP 8106702 A JP8106702 A JP 8106702A JP 10670296 A JP10670296 A JP 10670296A JP H09292929 A JPH09292929 A JP H09292929A
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- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- external clock
- circuit block
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 各回路ブロックの無駄な動作を抑制し、消費
電力の少ない半導体集積回路を提供する。 【解決手段】 外部クロック信号に同期して動作し、前
記外部クロック信号に同期して前記外部クロック信号の
一周期内に少なくとも一つ以上のパルス信号を発生する
少なくとも一つ以上のパルス信号発生回路と、前記パル
ス信号に同期して動作する少なくとも一つ以上の回路ブ
ロックを備える。各回路ブロックを動作させるための内
部クロック信号を発生するパルス信号発生回路は、外部
クロック信号の１周期内に各回路ブロックの処理に必要
な必要最小限のクロック数と同じ個数のパルス信号を生
成する。各回路ブロックの処理に必要なクロック数が異
なる場合においては、各回路ブロックを駆動する内部ク
ロック信号を発生するパルス発生回路のパルス数を各回
路ブロックの処理に必要な必要最小限のパルス数にす
る。
電力の少ない半導体集積回路を提供する。 【解決手段】 外部クロック信号に同期して動作し、前
記外部クロック信号に同期して前記外部クロック信号の
一周期内に少なくとも一つ以上のパルス信号を発生する
少なくとも一つ以上のパルス信号発生回路と、前記パル
ス信号に同期して動作する少なくとも一つ以上の回路ブ
ロックを備える。各回路ブロックを動作させるための内
部クロック信号を発生するパルス信号発生回路は、外部
クロック信号の１周期内に各回路ブロックの処理に必要
な必要最小限のクロック数と同じ個数のパルス信号を生
成する。各回路ブロックの処理に必要なクロック数が異
なる場合においては、各回路ブロックを駆動する内部ク
ロック信号を発生するパルス発生回路のパルス数を各回
路ブロックの処理に必要な必要最小限のパルス数にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロックに同
期して動作する半導体集積回路に関するものである。
期して動作する半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサなどの半導体
集積回路は高速化、大規模化が進んでおり、数百万トラ
ンジスタを１チップに集積した大規模な半導体集積回路
が開発されてきている。特に携帯電話などの携帯機器に
用いられる半導体集積回路では、電池での長時間動作を
可能にするため、低消費電力化が大きな課題のひとつと
なっている。
集積回路は高速化、大規模化が進んでおり、数百万トラ
ンジスタを１チップに集積した大規模な半導体集積回路
が開発されてきている。特に携帯電話などの携帯機器に
用いられる半導体集積回路では、電池での長時間動作を
可能にするため、低消費電力化が大きな課題のひとつと
なっている。
【０００３】以下、図面を参照しながら、従来の半導体
集積回路の一例について説明する。図２は、従来の半導
体集積回路の一例を示すものである。説明の簡略化のた
め、単一の外部クロック信号に同期して動作する半導体
集積回路の動作について説明を行う。
集積回路の一例について説明する。図２は、従来の半導
体集積回路の一例を示すものである。説明の簡略化のた
め、単一の外部クロック信号に同期して動作する半導体
集積回路の動作について説明を行う。
【０００４】外部クロック信号１０５に同期して、クロ
ックバッファ１０１はクロック幹線１０７を駆動し、内
部クロック信号群１０４ー１〜ｍを発生する。ここで内
部クロック信号群１０４ー１〜ｍは、外部クロック信号
１０５に同期しているが、クロック幹線１０７の配線抵
抗や配線容量による遅延のため、互いに少しづつ位相の
異なる。この内部クロック信号群１０４ー１〜ｍに同期
して回路ブロック群１０２ー１〜ｍが動作する。各回路
ブロック群１０２ー１〜ｍはブロック間信号１０６ー１
〜ｎによって接続され、信号のやりとりが行われる。
ックバッファ１０１はクロック幹線１０７を駆動し、内
部クロック信号群１０４ー１〜ｍを発生する。ここで内
部クロック信号群１０４ー１〜ｍは、外部クロック信号
１０５に同期しているが、クロック幹線１０７の配線抵
抗や配線容量による遅延のため、互いに少しづつ位相の
異なる。この内部クロック信号群１０４ー１〜ｍに同期
して回路ブロック群１０２ー１〜ｍが動作する。各回路
ブロック群１０２ー１〜ｍはブロック間信号１０６ー１
〜ｎによって接続され、信号のやりとりが行われる。
【０００５】
【発明が解決しようとする課題】前述の構成によれば、
外部クロック信号１０５に同期して、内部クロック信号
群１０４ー１〜ｍが発生されるため、回路ブロック群１
０２ー１〜ｍは、外部クロック信号１０５停止されない
かぎり内部クロック信号群１０４ー１〜ｍが動作する。
各回路ブロック群１０２ー１〜ｍはブロック間信号１０
６ー１〜ｎによって動作する。一般に、回路ブロック群
１０２ー１〜ｍは全く異なる処理を行う回路ブロックで
あり、それぞれの処理に要する時間、言い換えると処理
に要するクロック数は異なることが多く、半導体集積回
路全体の処理に対して律速条件となる回路ブロックに合
わせた外部クロック信号が入力されることになる。この
場合、律速条件となる回路ブロック以外の回路ブロック
も、同じ外部クロックに同期した内部クロック信号によ
り動作するため、無駄な回路動作が行われることにな
り、低消費電力化の妨げとなるいう問題があった。
外部クロック信号１０５に同期して、内部クロック信号
群１０４ー１〜ｍが発生されるため、回路ブロック群１
０２ー１〜ｍは、外部クロック信号１０５停止されない
かぎり内部クロック信号群１０４ー１〜ｍが動作する。
各回路ブロック群１０２ー１〜ｍはブロック間信号１０
６ー１〜ｎによって動作する。一般に、回路ブロック群
１０２ー１〜ｍは全く異なる処理を行う回路ブロックで
あり、それぞれの処理に要する時間、言い換えると処理
に要するクロック数は異なることが多く、半導体集積回
路全体の処理に対して律速条件となる回路ブロックに合
わせた外部クロック信号が入力されることになる。この
場合、律速条件となる回路ブロック以外の回路ブロック
も、同じ外部クロックに同期した内部クロック信号によ
り動作するため、無駄な回路動作が行われることにな
り、低消費電力化の妨げとなるいう問題があった。
【０００６】これらの問題は次の理由で生じていた。す
なわち、一般に、回路ブロック群１０２ー１〜ｍは全く
異なる処理を行う回路ブロックであり、それぞれの処理
に要する時間、言い換えると処理に要するクロック数は
異なることが多いにもかかわらず、半導体集積回路全体
の処理に対して律速条件となる回路ブロックに合わせた
外部クロック信号１０５をそのまま用いて、各回路ブロ
ック用の内部クロック信号群１０４ー１〜ｍを発生し、
回路ブロック群１０２ー１〜ｍを動作させているためで
ある。
なわち、一般に、回路ブロック群１０２ー１〜ｍは全く
異なる処理を行う回路ブロックであり、それぞれの処理
に要する時間、言い換えると処理に要するクロック数は
異なることが多いにもかかわらず、半導体集積回路全体
の処理に対して律速条件となる回路ブロックに合わせた
外部クロック信号１０５をそのまま用いて、各回路ブロ
ック用の内部クロック信号群１０４ー１〜ｍを発生し、
回路ブロック群１０２ー１〜ｍを動作させているためで
ある。
【０００７】本発明は上記課題を解決するものであり、
各回路ブロックの無駄な動作を抑制し、消費電力の少な
い半導体集積回路を提供することを目的とする。
各回路ブロックの無駄な動作を抑制し、消費電力の少な
い半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記の課題を解決するた
めに本発明の講じた手段は、外部クロック信号に同期し
て動作し、前記外部クロック信号に同期して前記外部ク
ロック信号の一周期内に少なくとも一つ以上のパルス信
号を発生する少なくとも一つ以上のパルス信号発生回路
と、前記パルス信号に同期して動作する少なくとも一つ
以上の回路ブロックを備え、各前記回路ブロックに必要
な内部クロック信号として、前記外部クロック信号をそ
のまま使用するのではなく、前記パルス信号発生回路に
よって発生する前記パルス信号を用いるよう構成したも
のである。
めに本発明の講じた手段は、外部クロック信号に同期し
て動作し、前記外部クロック信号に同期して前記外部ク
ロック信号の一周期内に少なくとも一つ以上のパルス信
号を発生する少なくとも一つ以上のパルス信号発生回路
と、前記パルス信号に同期して動作する少なくとも一つ
以上の回路ブロックを備え、各前記回路ブロックに必要
な内部クロック信号として、前記外部クロック信号をそ
のまま使用するのではなく、前記パルス信号発生回路に
よって発生する前記パルス信号を用いるよう構成したも
のである。
【０００９】
【発明の実施の形態】本発明の実施の形態による半導体
集積回路の構成を図１に示す。ここで、１０１はクロッ
クバッファ、１０２ー１〜ｍは回路ブロック群、１０３
ー１〜ｍはパルス発生回路群、１０４ー１〜ｍは内部ク
ロック信号群、１０５は外部クロック信号、１０６ー１
〜ｎはブロック間信号である。
集積回路の構成を図１に示す。ここで、１０１はクロッ
クバッファ、１０２ー１〜ｍは回路ブロック群、１０３
ー１〜ｍはパルス発生回路群、１０４ー１〜ｍは内部ク
ロック信号群、１０５は外部クロック信号、１０６ー１
〜ｎはブロック間信号である。
【００１０】この半導体集積回路は、外部クロック信号
に同期して動作し、前記外部クロック信号に同期して前
記外部クロック信号の一周期内に少なくとも一つ以上の
パルス信号を発生するｍ個のパルス信号発生回路と、前
記パルス信号に同期して動作するｍ個の回路ブロックを
備える。
に同期して動作し、前記外部クロック信号に同期して前
記外部クロック信号の一周期内に少なくとも一つ以上の
パルス信号を発生するｍ個のパルス信号発生回路と、前
記パルス信号に同期して動作するｍ個の回路ブロックを
備える。
【００１１】各回路ブロックを動作させるための内部ク
ロック信号を発生するパルス信号発生回路は、外部クロ
ック信号の１周期内に各回路ブロックの処理に必要な必
要最小限のクロック数と同じ個数のパルス信号を生成す
る。各回路ブロックの処理に必要なクロック数が異なる
場合においては、各回路ブロックを駆動する内部クロッ
ク信号を発生するパルス発生回路のパルス数を各回路ブ
ロックの処理に必要な必要最小限のパルス数にする。こ
の構成によれば、各回路ブロックは、パルス発生回路が
発生するパルス信号を内部クロック信号として動作する
ため、外部クロック信号１周期当たりにパルス発生回路
が発生するパルス数だけスイッチング動作を行う。
ロック信号を発生するパルス信号発生回路は、外部クロ
ック信号の１周期内に各回路ブロックの処理に必要な必
要最小限のクロック数と同じ個数のパルス信号を生成す
る。各回路ブロックの処理に必要なクロック数が異なる
場合においては、各回路ブロックを駆動する内部クロッ
ク信号を発生するパルス発生回路のパルス数を各回路ブ
ロックの処理に必要な必要最小限のパルス数にする。こ
の構成によれば、各回路ブロックは、パルス発生回路が
発生するパルス信号を内部クロック信号として動作する
ため、外部クロック信号１周期当たりにパルス発生回路
が発生するパルス数だけスイッチング動作を行う。
【００１２】図３は、本実施の形態による半導体集積回
路の動作を示すタイミング図である。本実施の形態で
は、３つの回路ブロックをもち、かつそれぞれの回路ブ
ロックが処理に要するパルス数が異なる場合の動作を示
している。すなわち、回路ブロック１では処理に必要な
クロック数は外部クロック信号１周期当たり６パルス、
回路ブロック２では処理に必要なクロック数は外部クロ
ック信号１周期当たり２パルス、回路ブロック３では処
理に必要なクロック数は外部クロック信号１周期当たり
４パルスの場合である。このタイミングチャートから明
らかなように、回路ブロック内部の内部クロック信号の
スイッチング回数、すなわち各回路ブロックのスイッチ
ング回数よりも、外部クロック信号のスイッチング回数
（すなわち外部クロック周波数）を大幅に低減できる。
したがってクロック幹線を駆動するクロックバッファな
どの消費電力を抑えることが可能である。また動作周波
数を低くできるため、前記のクロックバッファの駆動能
力は小さいものにできるため、レイアウト面積も小さく
することが可能である。
路の動作を示すタイミング図である。本実施の形態で
は、３つの回路ブロックをもち、かつそれぞれの回路ブ
ロックが処理に要するパルス数が異なる場合の動作を示
している。すなわち、回路ブロック１では処理に必要な
クロック数は外部クロック信号１周期当たり６パルス、
回路ブロック２では処理に必要なクロック数は外部クロ
ック信号１周期当たり２パルス、回路ブロック３では処
理に必要なクロック数は外部クロック信号１周期当たり
４パルスの場合である。このタイミングチャートから明
らかなように、回路ブロック内部の内部クロック信号の
スイッチング回数、すなわち各回路ブロックのスイッチ
ング回数よりも、外部クロック信号のスイッチング回数
（すなわち外部クロック周波数）を大幅に低減できる。
したがってクロック幹線を駆動するクロックバッファな
どの消費電力を抑えることが可能である。また動作周波
数を低くできるため、前記のクロックバッファの駆動能
力は小さいものにできるため、レイアウト面積も小さく
することが可能である。
【００１３】また、各回路ブロックの処理に必要なクロ
ック数に相当するパルス信号を、各回路ブロックの動作
のための内部クロック信号としてパルス発生回路から発
生し、各回路ブロックを動作させるための内部クロック
信号として使用するため、各回路ブロック内部のスイッ
チング動作が外部クロック信号の１周期内に必要最小限
な回数しか起こらないようにできる。
ック数に相当するパルス信号を、各回路ブロックの動作
のための内部クロック信号としてパルス発生回路から発
生し、各回路ブロックを動作させるための内部クロック
信号として使用するため、各回路ブロック内部のスイッ
チング動作が外部クロック信号の１周期内に必要最小限
な回数しか起こらないようにできる。
【００１４】
【発明の効果】以上のように、本発明によれば、各回路
ブロックを動作させる内部クロック信号のスイッチング
回数すなわち動作周波数よりも、外部クロック信号のス
イッチング回数を大幅に低減できる。したがってクロッ
ク幹線を駆動するクロックバッファなどの消費電力を抑
えることが可能である。また前述のように内部クロック
信号と比較して外部クロック信号の動作周波数を低くで
きるため、クロック幹線を駆動するためのクロックバッ
ファの駆動能力は小さいものにできるため、マスクレイ
アウト面積を小さくすることが可能である。
ブロックを動作させる内部クロック信号のスイッチング
回数すなわち動作周波数よりも、外部クロック信号のス
イッチング回数を大幅に低減できる。したがってクロッ
ク幹線を駆動するクロックバッファなどの消費電力を抑
えることが可能である。また前述のように内部クロック
信号と比較して外部クロック信号の動作周波数を低くで
きるため、クロック幹線を駆動するためのクロックバッ
ファの駆動能力は小さいものにできるため、マスクレイ
アウト面積を小さくすることが可能である。
【００１５】また、各回路ブロックの処理に必要なクロ
ック数に相当するパルス信号を、各回路ブロックの動作
のための内部クロック信号としてパルス発生回路から発
生し、各回路ブロックを動作させるための内部クロック
信号として使用するため、各回路ブロック内部のスイッ
チング動作が外部クロック信号の１周期内に必要最小限
な回数しか起こらないようにできるため、各回路ブロッ
クの無駄なスイッチング動作をなくすことができ、低消
費電力化が可能である。
ック数に相当するパルス信号を、各回路ブロックの動作
のための内部クロック信号としてパルス発生回路から発
生し、各回路ブロックを動作させるための内部クロック
信号として使用するため、各回路ブロック内部のスイッ
チング動作が外部クロック信号の１周期内に必要最小限
な回数しか起こらないようにできるため、各回路ブロッ
クの無駄なスイッチング動作をなくすことができ、低消
費電力化が可能である。
【図１】本発明の実施の形態における半導体集積回路の
構成図
構成図
【図２】従来例の半導体集積回路の構成図
【図３】本発明の実施の形態における半導体集積回路の
タイミング図
タイミング図
１０１ クロックバッファ １０２−１〜ｍ 回路ブロック群 １０３−１〜ｍ パルス発生回路群 １０４−１〜ｍ 内部クロック信号群 １０５ 外部クロック信号 １０６−１〜ｎ ブロック間信号 １０７ クロック幹線
Claims (1)
- 【請求項１】 外部クロック信号に同期して動作し、前
記外部クロック信号に同期して前記外部クロック信号の
一周期内に少なくとも一つ以上のパルス信号を発生する
少なくとも一つ以上のパルス信号発生回路と、前記パル
ス信号に同期して動作する少なくとも一つ以上の回路ブ
ロックを備えるよう構成した半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106702A JPH09292929A (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106702A JPH09292929A (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09292929A true JPH09292929A (ja) | 1997-11-11 |
Family
ID=14440342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8106702A Pending JPH09292929A (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09292929A (ja) |
-
1996
- 1996-04-26 JP JP8106702A patent/JPH09292929A/ja active Pending
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