JPH09289295A - キャパシタ及び半導体装置と、これらの製造方法 - Google Patents
キャパシタ及び半導体装置と、これらの製造方法Info
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- JPH09289295A JPH09289295A JP8122671A JP12267196A JPH09289295A JP H09289295 A JPH09289295 A JP H09289295A JP 8122671 A JP8122671 A JP 8122671A JP 12267196 A JP12267196 A JP 12267196A JP H09289295 A JPH09289295 A JP H09289295A
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Abstract
(57)【要約】
【課題】 キャパシタ作製時のアライメントの余裕をと
る必要をなくし、所定の面積内で大きなキャパシタンス
（静電容量）を大きくできるキャパシタと、これを組み
込んだ半導体装置、及びこれらの製造方法を提供するこ
と。 【解決手段】 白金等のメタル電極81と、この電極に対
向するプレート電極としての白金等のメタル電極88と、
これらの電極間に設けられた誘電体膜87とを有し、前記
各電極が同時に所定パターンに加工されたものであるキ
ャパシタＣＡＰと、これを組み込んだメモリセルＭ−Ｃ
ＥＬ、及びこれらの製造方法。
る必要をなくし、所定の面積内で大きなキャパシタンス
（静電容量）を大きくできるキャパシタと、これを組み
込んだ半導体装置、及びこれらの製造方法を提供するこ
と。 【解決手段】 白金等のメタル電極81と、この電極に対
向するプレート電極としての白金等のメタル電極88と、
これらの電極間に設けられた誘電体膜87とを有し、前記
各電極が同時に所定パターンに加工されたものであるキ
ャパシタＣＡＰと、これを組み込んだメモリセルＭ−Ｃ
ＥＬ、及びこれらの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ（例え
ば、ジルコン酸チタン酸鉛（ＰＺＴ）膜又はストロンチ
ウム酸チタン酸バリウム（ＢＳＴ）膜を有する誘電体キ
ャパシタ）及び半導体装置（例えば、ＰＺＴ膜又はＢＳ
Ｔ膜を有するキャパシタを用いた不揮発性半導体メモリ
又は揮発性メモリ）と、これらの製造方法に関するもの
である。
ば、ジルコン酸チタン酸鉛（ＰＺＴ）膜又はストロンチ
ウム酸チタン酸バリウム（ＢＳＴ）膜を有する誘電体キ
ャパシタ）及び半導体装置（例えば、ＰＺＴ膜又はＢＳ
Ｔ膜を有するキャパシタを用いた不揮発性半導体メモリ
又は揮発性メモリ）と、これらの製造方法に関するもの
である。
【０００２】
【従来の技術】強誘電体物質であるＰＺＴを誘電体膜と
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、ＦＲＡＭと称される不揮発性メモリである強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、ＦＲＡＭと称される不揮発性メモリである強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
【０００３】また、高誘電体物質であるストロンチウム
酸チタン酸バリウム（ＢＳＴ）等を誘電体膜として用い
てキャパシタを形成したＤＲＡＭ（Dynamic Random Acc
essMemory）も知られている。
酸チタン酸バリウム（ＢＳＴ）等を誘電体膜として用い
てキャパシタを形成したＤＲＡＭ（Dynamic Random Acc
essMemory）も知られている。
【０００４】このようなＦＲＡＭやＤＲＡＭは、既に一
部実用化されており、そのキャパシタを有するメモリセ
ルは例えば図20に示す如くに構成されている。このメモ
リセルは、ＣＯＢ(Cell over Bitline）タイプのもので
ある。
部実用化されており、そのキャパシタを有するメモリセ
ルは例えば図20に示す如くに構成されている。このメモ
リセルは、ＣＯＢ(Cell over Bitline）タイプのもので
ある。
【０００５】図20に示す従来のキャパシタＣａｐ(1) に
おいては、スタック型のセルキャパシタとして、所定形
状の下部電極11（ストレージノード）に白金が用いら
れ、この上に、ゾルーゲル法、スパッタリング法又はＣ
ＶＤ(Chemical Vapor Deposition）法によってＰＺＴ、
ＢＳＴ等の誘電体薄膜77が形成され、更に、上部電極78
（プレート）として白金が用いられ、所定形状にパター
ニングされている。なお、下部電極11は、絶縁層６、70
のコンタクトホール10に被着されたポリシリコン層（プ
ラグ）20を介してシリコン基板のＮ+ 型ソース領域３に
接続されている。
おいては、スタック型のセルキャパシタとして、所定形
状の下部電極11（ストレージノード）に白金が用いら
れ、この上に、ゾルーゲル法、スパッタリング法又はＣ
ＶＤ(Chemical Vapor Deposition）法によってＰＺＴ、
ＢＳＴ等の誘電体薄膜77が形成され、更に、上部電極78
（プレート）として白金が用いられ、所定形状にパター
ニングされている。なお、下部電極11は、絶縁層６、70
のコンタクトホール10に被着されたポリシリコン層（プ
ラグ）20を介してシリコン基板のＮ+ 型ソース領域３に
接続されている。
【０００６】上記のキャパシタＣａｐ(1) を有するメモ
リセルを説明すると、例えばＰ- 型シリコン基板１の一
主面には、フィールド酸化膜２で区画された素子領域が
形成され、ここに、ＭＯＳトランジスタからなるトラン
スファゲートＴＲ(1) とキャパシタＣａｐ(1) とからな
るメモリセルＭ−ｃｅｌ(1) が設けられている。
リセルを説明すると、例えばＰ- 型シリコン基板１の一
主面には、フィールド酸化膜２で区画された素子領域が
形成され、ここに、ＭＯＳトランジスタからなるトラン
スファゲートＴＲ(1) とキャパシタＣａｐ(1) とからな
るメモリセルＭ−ｃｅｌ(1) が設けられている。
【０００７】トランスファゲートＴＲ(1) においては、
例えばＮ+ 型ソース領域３とＮ+ 型ドレイン領域４が不
純物拡散でそれぞれ形成され、これら両領域間にはゲー
ト酸化膜５を介してワードライン９（ＷＬ）が設けら
れ、ドレイン領域４にはＳｉＯ2 等の絶縁層６のコンタ
クトホール18を介してビットライン16（ＢＬ）が接続さ
れている。なお、ワードライン９（ＷＬ）、ビットライ
ン16及びその上のＳｉＯ2 層61の側面には、シリコンナ
イトライドのサイドウォール60、62がそれぞれ設けられ
ている。
例えばＮ+ 型ソース領域３とＮ+ 型ドレイン領域４が不
純物拡散でそれぞれ形成され、これら両領域間にはゲー
ト酸化膜５を介してワードライン９（ＷＬ）が設けら
れ、ドレイン領域４にはＳｉＯ2 等の絶縁層６のコンタ
クトホール18を介してビットライン16（ＢＬ）が接続さ
れている。なお、ワードライン９（ＷＬ）、ビットライ
ン16及びその上のＳｉＯ2 層61の側面には、シリコンナ
イトライドのサイドウォール60、62がそれぞれ設けられ
ている。
【０００８】スタック型のセルキャパシタとして、図20
に示した構造以外にも、電極（特に下部電極）を円筒状
にしたり、フィン付きとして、電極対向面積（蓄積容
量）を向上させたものも知られている。
に示した構造以外にも、電極（特に下部電極）を円筒状
にしたり、フィン付きとして、電極対向面積（蓄積容
量）を向上させたものも知られている。
【０００９】また、図21に示すように、トレンチ構造の
キャパシタを有するメモリセルＭ−ｃｅｌ(2) も知られ
ている。このメモリセルでは、図19のものと共通する部
分には共通符号を付している。
キャパシタを有するメモリセルＭ−ｃｅｌ(2) も知られ
ている。このメモリセルでは、図19のものと共通する部
分には共通符号を付している。
【００１０】このメモリセルのキャパシタＣａｐ(2）に
よれば、半導体基板１に形成されたトレンチ溝22の壁部
に、Ｎ+ 型拡散領域21が下部電極としてソース領域３に
連設され、また誘電体膜として溝22の内面に形成された
ＳｉＯ2 膜27を介してＮ+ 型ポリシリコンのプレート電
極28が形成されている。
よれば、半導体基板１に形成されたトレンチ溝22の壁部
に、Ｎ+ 型拡散領域21が下部電極としてソース領域３に
連設され、また誘電体膜として溝22の内面に形成された
ＳｉＯ2 膜27を介してＮ+ 型ポリシリコンのプレート電
極28が形成されている。
【００１１】そして、このように構成されたキャパシタ
Ｃａｐ(2）及びトランスファゲートＴＲ(2）上の絶縁層
６のコンタクトホール18を介してビットライン16（Ｂ
Ｌ）が取り出されている。
Ｃａｐ(2）及びトランスファゲートＴＲ(2）上の絶縁層
６のコンタクトホール18を介してビットライン16（Ｂ
Ｌ）が取り出されている。
【００１２】更に、図22に示すようなキャパシタを有す
るメモリセルも知られている。このメモリセルＭ−ｃｅ
ｌ(3）は、トランスファゲートＴＲ(3）のＮ+ 型ソース
領域３上に形成されたＳｉＯ2 誘電体膜37を介してプレ
ート電極38が設けられ、キャパシタＣａｐ(3）が構成さ
れている。
るメモリセルも知られている。このメモリセルＭ−ｃｅ
ｌ(3）は、トランスファゲートＴＲ(3）のＮ+ 型ソース
領域３上に形成されたＳｉＯ2 誘電体膜37を介してプレ
ート電極38が設けられ、キャパシタＣａｐ(3）が構成さ
れている。
【００１３】しかしながら、図20〜図22に示したメモリ
セルはいずれも、キャパシタの下部電極11、22又は３と
上部電極78、28又は38とは、別々の工程においてフォト
リソグラフィ又は不純物拡散によって形成する必要があ
る。
セルはいずれも、キャパシタの下部電極11、22又は３と
上部電極78、28又は38とは、別々の工程においてフォト
リソグラフィ又は不純物拡散によって形成する必要があ
る。
【００１４】このため、キャパシタを作製する上で、工
程数が増し、特に、電極の形成を含めてパターニング工
程が２つ以上あるため、その間のマスク合わせずれを考
慮してアライメント許容量を保つ必要がある。この結
果、キャパシタの面積をある程度大きくする必要があ
り、或いはある程度大きくならざるを得なかった。
程数が増し、特に、電極の形成を含めてパターニング工
程が２つ以上あるため、その間のマスク合わせずれを考
慮してアライメント許容量を保つ必要がある。この結
果、キャパシタの面積をある程度大きくする必要があ
り、或いはある程度大きくならざるを得なかった。
【００１５】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタ作製時のアライメントの余裕をとる必要をなくし
て、所定の面積内で大きなキャパシタンス（静電容量）
を大きくできるキャパシタと、これを組み込んだ半導体
装置、及びこれらの製造方法を提供することにある。
パシタ作製時のアライメントの余裕をとる必要をなくし
て、所定の面積内で大きなキャパシタンス（静電容量）
を大きくできるキャパシタと、これを組み込んだ半導体
装置、及びこれらの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】即ち、本発明は、第１の
電極（例えば後述の白金等のメタル電極81：以下、同
様）と、この第１の電極と同一材料からなると共にこの
第１の電極と所定の間隙を介して対向する第２の電極
（例えば後述のプレート電極としての白金等のメタル電
極88：以下、同様）と、前記第１及び第２の電極間に設
けられた誘電体膜（例えば後述のＰＺＴ薄膜87：以下、
同様）とを有し、前記第１の電極と前記第２の電極とが
対向する面が同時に所定パターンに加工されたものであ
るキャパシタに係るものである。
電極（例えば後述の白金等のメタル電極81：以下、同
様）と、この第１の電極と同一材料からなると共にこの
第１の電極と所定の間隙を介して対向する第２の電極
（例えば後述のプレート電極としての白金等のメタル電
極88：以下、同様）と、前記第１及び第２の電極間に設
けられた誘電体膜（例えば後述のＰＺＴ薄膜87：以下、
同様）とを有し、前記第１の電極と前記第２の電極とが
対向する面が同時に所定パターンに加工されたものであ
るキャパシタに係るものである。
【００１７】本発明はまた、上記又は下記のキャパシタ
を半導体基体上に有する半導体装置、例えばＦＲＡＭ又
はＤＲＡＭも提供するものである。
を半導体基体上に有する半導体装置、例えばＦＲＡＭ又
はＤＲＡＭも提供するものである。
【００１８】本発明によるキャパシタ又は半導体装置
は、電極材料層（例えば後述の白金等のメタル層91：以
下、同様）を形成する工程と、前記電極材料層の所定箇
所をエッチング等で欠除させ、所定の間隙を介して対向
する前記第１及び第２の電極を形成する工程と、前記間
隙に誘電体膜を形成する（例えば後述のＰＺＴ薄膜87を
充填する）工程とを有する方法によって製造することが
望ましい。
は、電極材料層（例えば後述の白金等のメタル層91：以
下、同様）を形成する工程と、前記電極材料層の所定箇
所をエッチング等で欠除させ、所定の間隙を介して対向
する前記第１及び第２の電極を形成する工程と、前記間
隙に誘電体膜を形成する（例えば後述のＰＺＴ薄膜87を
充填する）工程とを有する方法によって製造することが
望ましい。
【００１９】
【発明の実施の形態】本発明によるキャパシタ又は半導
体装置においては、前記第１の電極と前記第２の電極と
が同一面内で所定の間隙を置いて互いに対向し、この間
隙内に誘電体膜が配されているのがよい。
体装置においては、前記第１の電極と前記第２の電極と
が同一面内で所定の間隙を置いて互いに対向し、この間
隙内に誘電体膜が配されているのがよい。
【００２０】誘電体膜は、ＰＺＴ（ジルコン酸チタン酸
鉛）等の強誘電体又はＢＳＴ（ストロンチウム酸チタン
酸バリウム）等の高誘電体からなっていてよいが、キャ
パシタはスタック構造をなしているのがよい。
鉛）等の強誘電体又はＢＳＴ（ストロンチウム酸チタン
酸バリウム）等の高誘電体からなっていてよいが、キャ
パシタはスタック構造をなしているのがよい。
【００２１】また、前記第１の電極及び前記第２の電極
の少なくとも一方は、前記半導体基体上に形成した絶縁
層（例えば後述のＳｉＯ2 絶縁層70：以下、同様）のコ
ンタクトホールを介して前記半導体基体に接続されるこ
とができる。
の少なくとも一方は、前記半導体基体上に形成した絶縁
層（例えば後述のＳｉＯ2 絶縁層70：以下、同様）のコ
ンタクトホールを介して前記半導体基体に接続されるこ
とができる。
【００２２】本発明によるキャパシタ又は半導体装置の
製造方法においては、スペーサ材（例えば後述のポリシ
リコン層20：以下、同様）を形成し、しかる後に、前記
スペーサ材の側面にサイドウォール（例えば後述のＳｉ
Ｏ2 サイドウォール90）を形成し、しかる後に、前記サ
イドウォールを残して前記スペーサ材を除去し、しかる
後に、前記サイドウォールを埋没させるように電極材料
層を堆積させ、しかる後に、前記サイドウォールの先端
が露出するまで前記電極材料層を所定厚さだけ部分的に
除去し、この部分的除去後に、前記サイドウォールを選
択的に除去し、この除去によって生じた間隙を置いて前
記第１の電極と前記第２の電極とを対向させ、少なくと
も前記間隙に誘電体材料を配することが望ましい。
製造方法においては、スペーサ材（例えば後述のポリシ
リコン層20：以下、同様）を形成し、しかる後に、前記
スペーサ材の側面にサイドウォール（例えば後述のＳｉ
Ｏ2 サイドウォール90）を形成し、しかる後に、前記サ
イドウォールを残して前記スペーサ材を除去し、しかる
後に、前記サイドウォールを埋没させるように電極材料
層を堆積させ、しかる後に、前記サイドウォールの先端
が露出するまで前記電極材料層を所定厚さだけ部分的に
除去し、この部分的除去後に、前記サイドウォールを選
択的に除去し、この除去によって生じた間隙を置いて前
記第１の電極と前記第２の電極とを対向させ、少なくと
も前記間隙に誘電体材料を配することが望ましい。
【００２３】この場合、前記スペーサ材としてポリシリ
コン層を所定厚さに形成し、このポリシリコン層の側面
に前記サイドウォールを形成した後に前記ポリシリコン
層をエッチングによって除去し、しかる後に前記電極材
料層を堆積させてから研磨若しくはエッチバックし、こ
れによって先端が露出した前記サイドウォールをエッチ
ングによって除去し、更に全面に前記誘電体材料を被着
することができる。
コン層を所定厚さに形成し、このポリシリコン層の側面
に前記サイドウォールを形成した後に前記ポリシリコン
層をエッチングによって除去し、しかる後に前記電極材
料層を堆積させてから研磨若しくはエッチバックし、こ
れによって先端が露出した前記サイドウォールをエッチ
ングによって除去し、更に全面に前記誘電体材料を被着
することができる。
【００２４】また、前記キャパシタを製造するに際し、
前記電極材料層を形成し、この電極材料層の所定箇所を
エッチングで除去し、この除去によって生じた間隙を置
いて前記電極材料層を前記第１の電極と前記第２の電極
とに分離し、少なくとも前記間隙に前記誘電体材料を配
することができる。
前記電極材料層を形成し、この電極材料層の所定箇所を
エッチングで除去し、この除去によって生じた間隙を置
いて前記電極材料層を前記第１の電極と前記第２の電極
とに分離し、少なくとも前記間隙に前記誘電体材料を配
することができる。
【００２５】そして、前記誘電体膜をＰＺＴ等の強誘電
体又はＢＳＴ等の高誘電体によって形成してよいが、ス
タック構造のキャパシタを製造するのがよい。
体又はＢＳＴ等の高誘電体によって形成してよいが、ス
タック構造のキャパシタを製造するのがよい。
【００２６】また、前記半導体基体上の絶縁層にコンタ
クトホールを形成し、このコンタクトホールを介して前
記第１の電極及び前記第２の電極の少なくとも一方を前
記半導体基体に接続することができる。
クトホールを形成し、このコンタクトホールを介して前
記第１の電極及び前記第２の電極の少なくとも一方を前
記半導体基体に接続することができる。
【００２７】
【実施例】以下、本発明を実施例について説明する。
【００２８】まず、図１及び図２について、本発明に基
づくキャパシタ（例えばＰＺＴ強誘電体キャパシタＣＡ
Ｐ）と、これを組み込んだ半導体デバイス（例えば、不
揮発性記憶素子であるＦＲＡＭ）のＣＯＢタイプのメモ
リセルＭ−ＣＥＬを説明する。
づくキャパシタ（例えばＰＺＴ強誘電体キャパシタＣＡ
Ｐ）と、これを組み込んだ半導体デバイス（例えば、不
揮発性記憶素子であるＦＲＡＭ）のＣＯＢタイプのメモ
リセルＭ−ＣＥＬを説明する。
【００２９】本実施例のキャパシタＣＡＰにおいては、
スタック型のセルキャパシタとして、ほぼ円柱形の電極
81（ストレージノード）に白金が用いられ、この電極81
と同一面内でプレート電極88が一定のリング状の間隙10
0 を置いて対向して設けられている。そして、これら両
電極81−88間からその上面にかけて、ゾルーゲル法、ス
パッタリング法又はＣＶＤ(Chemical Vapor Depositio
n）法によってＰＺＴ薄膜87が形成されている。更に、
電極88（プレート）として白金が用いられ、所定形状に
パターニングされている。なお、電極81は、絶縁層６、
70のコンタクトホール10に被着されたポリシリコン層
（プラグ）20を介してシリコン基板のＮ+ 型ソース領域
３に接続されている。
スタック型のセルキャパシタとして、ほぼ円柱形の電極
81（ストレージノード）に白金が用いられ、この電極81
と同一面内でプレート電極88が一定のリング状の間隙10
0 を置いて対向して設けられている。そして、これら両
電極81−88間からその上面にかけて、ゾルーゲル法、ス
パッタリング法又はＣＶＤ(Chemical Vapor Depositio
n）法によってＰＺＴ薄膜87が形成されている。更に、
電極88（プレート）として白金が用いられ、所定形状に
パターニングされている。なお、電極81は、絶縁層６、
70のコンタクトホール10に被着されたポリシリコン層
（プラグ）20を介してシリコン基板のＮ+ 型ソース領域
３に接続されている。
【００３０】上記のキャパシタＣＡＰを有するメモリセ
ルを説明すると、例えばＰ- 型シリコン基板１の一主面
には、フィールド酸化膜２で区画された素子領域が形成
され、ここに、ＭＯＳトランジスタからなるトランスフ
ァゲートＴＲとキャパシタＣＡＰとからなるメモリセル
Ｍ−ＣＥＬが設けられている。
ルを説明すると、例えばＰ- 型シリコン基板１の一主面
には、フィールド酸化膜２で区画された素子領域が形成
され、ここに、ＭＯＳトランジスタからなるトランスフ
ァゲートＴＲとキャパシタＣＡＰとからなるメモリセル
Ｍ−ＣＥＬが設けられている。
【００３１】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ソース領域３とＮ+ 型ドレイン領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン９（ＷＬ）が設けられ、ド
レイン領域４にはＳｉＯ2 等の絶縁層６のコンタクトホ
ール18を介してビットライン16（ＢＬ）が接続されてい
る。なお、ワードライン９（ＷＬ）、ビットライン16及
びその上のＳｉＯ2 層61の側面には、シリコンナイトラ
イドのサイドウォール60、62がそれぞれ設けられてい
る。
ばＮ+ 型ソース領域３とＮ+ 型ドレイン領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン９（ＷＬ）が設けられ、ド
レイン領域４にはＳｉＯ2 等の絶縁層６のコンタクトホ
ール18を介してビットライン16（ＢＬ）が接続されてい
る。なお、ワードライン９（ＷＬ）、ビットライン16及
びその上のＳｉＯ2 層61の側面には、シリコンナイトラ
イドのサイドウォール60、62がそれぞれ設けられてい
る。
【００３２】次に、本実施例によるＲＡＭの作製プロセ
スを図３〜図13について説明すると、まず図３に示すよ
うに、メモリセル部においてＰ- 型シリコン基板１上に
ＬＯＣＯＳ法で形成されたフィールドＳｉＯ2 膜２によ
って分離された素子領域を設け、この素子領域のシリコ
ン基板１上にゲート酸化膜５を形成し、この上に、シリ
コンナイトライドのサイドウォール60を設けたポリシリ
コンワードライン９（ＷＬ）を所定パターンに形成す
る。
スを図３〜図13について説明すると、まず図３に示すよ
うに、メモリセル部においてＰ- 型シリコン基板１上に
ＬＯＣＯＳ法で形成されたフィールドＳｉＯ2 膜２によ
って分離された素子領域を設け、この素子領域のシリコ
ン基板１上にゲート酸化膜５を形成し、この上に、シリ
コンナイトライドのサイドウォール60を設けたポリシリ
コンワードライン９（ＷＬ）を所定パターンに形成す
る。
【００３３】次いで、ワードライン９（ＷＬ）をマスク
にしたセルフアライン方式でＮ+ 型半導体領域３（ソー
ス領域）及び４（ドレイン領域）を形成する。
にしたセルフアライン方式でＮ+ 型半導体領域３（ソー
ス領域）及び４（ドレイン領域）を形成する。
【００３４】次いで、図４に示すように、ＳｉＯ2 絶縁
層６をＣＶＤで形成し、この絶縁層６には、Ｎ+ 型ドレ
イン領域４に達するコンタクトホール18を開け、ビット
ライン16（ＢＬ）を被着形成する。ビットライン16（Ｂ
Ｌ）の上面は絶縁層61で保護し、その側面にはシリコン
ナイトライドのサイドウォール62を設ける。
層６をＣＶＤで形成し、この絶縁層６には、Ｎ+ 型ドレ
イン領域４に達するコンタクトホール18を開け、ビット
ライン16（ＢＬ）を被着形成する。ビットライン16（Ｂ
Ｌ）の上面は絶縁層61で保護し、その側面にはシリコン
ナイトライドのサイドウォール62を設ける。
【００３５】次いで、図５に示すように、全面にＣＶＤ
でＳｉＯ2 等の絶縁層（リンシリケートガラス層を含
む。）70を被着する。なお、絶縁層70は、シリケートガ
ラス層又はこれを含む多層膜であってもよい。そして図
６に示すように、ソース領域３上の絶縁層６及び70の一
部分には、ソース領域３に達するコンタクトホール10を
形成する。
でＳｉＯ2 等の絶縁層（リンシリケートガラス層を含
む。）70を被着する。なお、絶縁層70は、シリケートガ
ラス層又はこれを含む多層膜であってもよい。そして図
６に示すように、ソース領域３上の絶縁層６及び70の一
部分には、ソース領域３に達するコンタクトホール10を
形成する。
【００３６】次いで、図７に示すように、コンタクトホ
ール10を含みかつソース領域３に接続されるようにキャ
パシタ下部電極（ストレージノード）の一部をなすポリ
シリコン層20をＣＶＤで例えば約3000Åの厚さに被着す
る。
ール10を含みかつソース領域３に接続されるようにキャ
パシタ下部電極（ストレージノード）の一部をなすポリ
シリコン層20をＣＶＤで例えば約3000Åの厚さに被着す
る。
【００３７】次いで、図８に示すように、ポリシリコン
層20の上部を後述する円柱型スタックセルキャパシタの
円柱型ストレージノード電極を形成する際のスペーサ部
となるように、レジスト（図示せず）をマスクとして異
方性のドライエッチングにより円柱形状に加工する。
層20の上部を後述する円柱型スタックセルキャパシタの
円柱型ストレージノード電極を形成する際のスペーサ部
となるように、レジスト（図示せず）をマスクとして異
方性のドライエッチングにより円柱形状に加工する。
【００３８】次いで、図９に示すように、全面にＣＶＤ
によってＳｉＯ2 層を被着し、このＳｉＯ2 層を異方性
のドライエッチングによって所定の厚み分だけエッチバ
ックし、ポリシリコン層20の側面にのみＳｉＯ2 サイド
ウォール90を所定厚さ（これは、後述するキャパシタの
誘電体膜厚に相当し、ＰＺＴ薄膜を設けるときは約2000
Åとする。）に選択的に残す。
によってＳｉＯ2 層を被着し、このＳｉＯ2 層を異方性
のドライエッチングによって所定の厚み分だけエッチバ
ックし、ポリシリコン層20の側面にのみＳｉＯ2 サイド
ウォール90を所定厚さ（これは、後述するキャパシタの
誘電体膜厚に相当し、ＰＺＴ薄膜を設けるときは約2000
Åとする。）に選択的に残す。
【００３９】次いで、図10に示すように、ポリシリコン
層20をポリシリコンに対して選択性を有する例えばフッ
酸（又はバッファードフッ酸）によるウエットエッチン
グで除去し、ＳｉＯ2 サイドウォール90を円筒状に残す
と同時に、コンタクトホール10の底部において基板１の
Ｎ+ 型領域３に接続されるようにポリシリコン層20の一
部を残す。
層20をポリシリコンに対して選択性を有する例えばフッ
酸（又はバッファードフッ酸）によるウエットエッチン
グで除去し、ＳｉＯ2 サイドウォール90を円筒状に残す
と同時に、コンタクトホール10の底部において基板１の
Ｎ+ 型領域３に接続されるようにポリシリコン層20の一
部を残す。
【００４０】次いで、図11に示すように、全面にＣＶＤ
法又はスパッタ法によって、白金等の酸化され難いメタ
ル層91を堆積させる。このメタル層91は、上記のＳｉＯ
2 サイドウォール90の高さ分を十分に覆う厚みで形成す
るようにしておく。
法又はスパッタ法によって、白金等の酸化され難いメタ
ル層91を堆積させる。このメタル層91は、上記のＳｉＯ
2 サイドウォール90の高さ分を十分に覆う厚みで形成す
るようにしておく。
【００４１】次いで、図12に示すように、エッチバック
によってメタル層91のみを絶縁層70上面から所定厚みだ
け残るように除去して、ＳｉＯ2 サイドウォール90の上
端を露出させる。なお、メタル層91のみを選択的に除去
した場合、露出したＳｉＯ290の厚みは上端へ漸次薄く
なっているが、図９に示した時点で仮想線の位置迄ＣＭ
Ｐ（化学機械的研磨）で予め研磨しておけば、ＳｉＯ2
の上部の厚みを均一にすることができる。また、図11の
状態からＣＭＰによって、ＳｉＯ2 及びメタル層91の表
面が完全に平坦化されるように、両者を研磨してもかま
わない。この場合は図12に示されるようなＳｉＯ2 90の
上部における、メタル層91の表面から露出した部分はな
くなる。
によってメタル層91のみを絶縁層70上面から所定厚みだ
け残るように除去して、ＳｉＯ2 サイドウォール90の上
端を露出させる。なお、メタル層91のみを選択的に除去
した場合、露出したＳｉＯ290の厚みは上端へ漸次薄く
なっているが、図９に示した時点で仮想線の位置迄ＣＭ
Ｐ（化学機械的研磨）で予め研磨しておけば、ＳｉＯ2
の上部の厚みを均一にすることができる。また、図11の
状態からＣＭＰによって、ＳｉＯ2 及びメタル層91の表
面が完全に平坦化されるように、両者を研磨してもかま
わない。この場合は図12に示されるようなＳｉＯ2 90の
上部における、メタル層91の表面から露出した部分はな
くなる。
【００４２】次いで、図13に示すように、例えばフッ酸
によるウエットエッチングで、メタル層91に埋設されて
いたＳｉＯ2 サイドウォール90を表面側から完全に除去
する。これによって、一部がコンタクトホール10内に充
填されてポリシリコンプラグ層20に密着した円柱形のメ
タル層（ストレージノード電極）81と、これをリング状
の間隙100 を置いて囲むメタル層（プレート電極）88と
をそれぞれ形成する。
によるウエットエッチングで、メタル層91に埋設されて
いたＳｉＯ2 サイドウォール90を表面側から完全に除去
する。これによって、一部がコンタクトホール10内に充
填されてポリシリコンプラグ層20に密着した円柱形のメ
タル層（ストレージノード電極）81と、これをリング状
の間隙100 を置いて囲むメタル層（プレート電極）88と
をそれぞれ形成する。
【００４３】次いで、間隙100 を含む全面にＰＺＴ強誘
電体膜87を被着し、図１及び図２に示した複数のスタッ
クセルキャパシタＣＡＰを有するＣＯＢ構造のメモリセ
ルＭ−ＣＥＬを作製する。このメモリセル上は更に絶縁
層（図示せず）で被覆する。
電体膜87を被着し、図１及び図２に示した複数のスタッ
クセルキャパシタＣＡＰを有するＣＯＢ構造のメモリセ
ルＭ−ＣＥＬを作製する。このメモリセル上は更に絶縁
層（図示せず）で被覆する。
【００４４】なお、強誘電体膜87は、ＦＲＡＭ用として
反復した分極反転に耐えるように、厚さ約2000Åに形成
されるが、その形成方法としては、ゾルーゲル法又はＣ
ＶＤ法等がある。ゾルーゲル法による場合、原料（ＰＺ
Ｔ前駆体）溶液は、Ｐｂ（ＣＨ3 ＣＯＯ）2 ・３Ｈ
2 Ｏ、Ｔｉ｛（ＣＨ3 ）2 ＣＨＯ｝4 、Ｚｒ｛ＣＨ
3 （ＣＨ2 ）2 ＣＨ2 Ｏ｝4 及びＮＨ（ＣＨ2 ＣＨ2 Ｏ
Ｈ）2 のＣＨ3 ＯＣ2 Ｈ4 ＯＨ溶液であってよく、これ
をスピンコートし、乾燥する。この原料溶液（又は非晶
質薄膜）の組成は、Ｐｂ過剰であって原子数比でＰｂ：
Ｚｒ：Ｔｉ＝1.1 ：0.5：0.5 であってよい。
反復した分極反転に耐えるように、厚さ約2000Åに形成
されるが、その形成方法としては、ゾルーゲル法又はＣ
ＶＤ法等がある。ゾルーゲル法による場合、原料（ＰＺ
Ｔ前駆体）溶液は、Ｐｂ（ＣＨ3 ＣＯＯ）2 ・３Ｈ
2 Ｏ、Ｔｉ｛（ＣＨ3 ）2 ＣＨＯ｝4 、Ｚｒ｛ＣＨ
3 （ＣＨ2 ）2 ＣＨ2 Ｏ｝4 及びＮＨ（ＣＨ2 ＣＨ2 Ｏ
Ｈ）2 のＣＨ3 ＯＣ2 Ｈ4 ＯＨ溶液であってよく、これ
をスピンコートし、乾燥する。この原料溶液（又は非晶
質薄膜）の組成は、Ｐｂ過剰であって原子数比でＰｂ：
Ｚｒ：Ｔｉ＝1.1 ：0.5：0.5 であってよい。
【００４５】そして、この非晶質ＰＺＴ薄膜を含酸素雰
囲気中又は大気中で 600℃以上で10分間、アニール（焼
結）する。この焼結処理によってＰＺＴは結晶化し、ペ
ロブスカイト構造のＰＺＴ強誘電体薄膜87になる。
囲気中又は大気中で 600℃以上で10分間、アニール（焼
結）する。この焼結処理によってＰＺＴは結晶化し、ペ
ロブスカイト構造のＰＺＴ強誘電体薄膜87になる。
【００４６】上記したことから明らかなように、本実施
例によるスタックセルキャパシタＣＡＰとメモリセルＭ
−ＣＥＬ、及びこれらの製造方法は、次の（１）〜
（５）に示す如き顕著な効果を奏するものである。
例によるスタックセルキャパシタＣＡＰとメモリセルＭ
−ＣＥＬ、及びこれらの製造方法は、次の（１）〜
（５）に示す如き顕著な効果を奏するものである。
【００４７】（１）図８〜図13に示した工程から、キャ
パシタの対向電極81と88とは、従来のように別々に形成
するのではなく、共通した工程を経て同時に形成（パタ
ーニング）するものであるから、電極の作製時に要する
マスク合わせを各電極毎に行う必要はなく、アライメン
トのマージン（余裕）をとることを要しない。従って、
マスク合わせずれは生じ難く、電極の作製プロセスが簡
略化され、設計通りのパターンに電極を形成できる。
パシタの対向電極81と88とは、従来のように別々に形成
するのではなく、共通した工程を経て同時に形成（パタ
ーニング）するものであるから、電極の作製時に要する
マスク合わせを各電極毎に行う必要はなく、アライメン
トのマージン（余裕）をとることを要しない。従って、
マスク合わせずれは生じ難く、電極の作製プロセスが簡
略化され、設計通りのパターンに電極を形成できる。
【００４８】（２）このため、与えられた所定の面積内
で大きなキャパシタンスを確実に得ることができ、或い
はセルサイズの縮小、高集積化にも有利となる。
で大きなキャパシタンスを確実に得ることができ、或い
はセルサイズの縮小、高集積化にも有利となる。
【００４９】（３）電極81と88との間の間隙100 （電極
の側壁面）をキャパシタンスとして利用しているので、
その分、キャパシタとしての平面的な面積を減らせる。
現状では、セルの平面上の大きさが世代毎に１／２（面
積換算）に縮小することが要求されているにも拘らず、
必要とするセルのキャパシタンスは各世代毎で１／２程
には小さくならないため、セル構造を複雑化してキャパ
シタンスの対応をとっている。この傾向は、本実施例の
ように間隙100(側壁）をキャパシタンスとして使用する
ことによってかなり緩和できる。即ち、世代毎に１／２
に縮小した時、電極81の厚みは変わらずその面積が１／
２となるが、これに伴って側壁の高さ（従ってキャパシ
タンス）は１／√２となるだけであり、十分な大きさに
保持できる。これは、本実施例のように、側壁をキャパ
シタンスとして利用することによって可能となる。
の側壁面）をキャパシタンスとして利用しているので、
その分、キャパシタとしての平面的な面積を減らせる。
現状では、セルの平面上の大きさが世代毎に１／２（面
積換算）に縮小することが要求されているにも拘らず、
必要とするセルのキャパシタンスは各世代毎で１／２程
には小さくならないため、セル構造を複雑化してキャパ
シタンスの対応をとっている。この傾向は、本実施例の
ように間隙100(側壁）をキャパシタンスとして使用する
ことによってかなり緩和できる。即ち、世代毎に１／２
に縮小した時、電極81の厚みは変わらずその面積が１／
２となるが、これに伴って側壁の高さ（従ってキャパシ
タンス）は１／√２となるだけであり、十分な大きさに
保持できる。これは、本実施例のように、側壁をキャパ
シタンスとして利用することによって可能となる。
【００５０】（４）図１において、例えば電極81の全周
を１μｍ、その高さを 0.5μｍとすると、側壁の断面だ
けで 0.5μｍ2 の面積がある。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
を用いてＦＲＡＭを作製すると、１μｍ2 当たり260fＣ
程の電荷があるので、 0.5μｍ2 で130fＣもある。従っ
て、ＦＲＡＭのメモリセルのキャパシタンスとして使用
可能となる。ギャップ100 は、５Ｖ程度での動作を考え
ると、 0.2μｍ（2000Å）程度になるが、これは現在の
最も進化したプロセス技術で可能である。また、このギ
ャップは、スピンコートによるゾルーゲル法によって誘
電体材料を確実に充填することができる。
を１μｍ、その高さを 0.5μｍとすると、側壁の断面だ
けで 0.5μｍ2 の面積がある。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
を用いてＦＲＡＭを作製すると、１μｍ2 当たり260fＣ
程の電荷があるので、 0.5μｍ2 で130fＣもある。従っ
て、ＦＲＡＭのメモリセルのキャパシタンスとして使用
可能となる。ギャップ100 は、５Ｖ程度での動作を考え
ると、 0.2μｍ（2000Å）程度になるが、これは現在の
最も進化したプロセス技術で可能である。また、このギ
ャップは、スピンコートによるゾルーゲル法によって誘
電体材料を確実に充填することができる。
【００５１】（５）メモリセルはＣＯＢ構造であるか
ら、ＰＺＴ薄膜87はビットライン以降の工程で形成可能
であり、工程によるその特性劣化を防ぐことができる。
ら、ＰＺＴ薄膜87はビットライン以降の工程で形成可能
であり、工程によるその特性劣化を防ぐことができる。
【００５２】なお、図14には、電極81と88として、上記
したパターンで形成したもの（Ａ）をはじめ、各電極の
側壁面に複数の凹凸面101 、102 をそれぞれ十字状又は
波形に形成したもの（Ｂ）や（Ｃ）を示したが、後者の
２例では電極の対向面積が一層大きくなり、キャパシタ
ンスが向上する。
したパターンで形成したもの（Ａ）をはじめ、各電極の
側壁面に複数の凹凸面101 、102 をそれぞれ十字状又は
波形に形成したもの（Ｂ）や（Ｃ）を示したが、後者の
２例では電極の対向面積が一層大きくなり、キャパシタ
ンスが向上する。
【００５３】図15〜図18は、本発明の他の実施例による
キャパシタ及びこれを組み込んだ半導体デバイスと、そ
の製造プロセスを示すものである。
キャパシタ及びこれを組み込んだ半導体デバイスと、そ
の製造プロセスを示すものである。
【００５４】本実施例によれば、上述した第１の実施例
と比べて、図６の工程までは同様であるが、それ以降の
工程として、まず図15に示すように、全面にＣＶＤ法で
被着したポリシリコン層20をエッチバックしてコンタク
トホール10の底部にのみ残す。
と比べて、図６の工程までは同様であるが、それ以降の
工程として、まず図15に示すように、全面にＣＶＤ法で
被着したポリシリコン層20をエッチバックしてコンタク
トホール10の底部にのみ残す。
【００５５】次いで、図16に示すように、ＣＶＤ法又は
スパッタ法で白金等のメタル層91を全面に堆積させる。
スパッタ法で白金等のメタル層91を全面に堆積させる。
【００５６】次いで、図17に示すように、ドライエッチ
ングによってメタル層91を図２に示した如きパターンに
エッチングし、間隙100 を置いて対向した電極81と88に
分離する。
ングによってメタル層91を図２に示した如きパターンに
エッチングし、間隙100 を置いて対向した電極81と88に
分離する。
【００５７】次いで、図18に示すように、上述したと同
様に全面に誘電体膜87を被着し、セルキャパシタＣＡＰ
を作製する。
様に全面に誘電体膜87を被着し、セルキャパシタＣＡＰ
を作製する。
【００５８】本実施例では、間隙100 をサイドウォール
を利用して形成するのではなく、メタル層91をエッチン
グするのみで形成しているので、電極81と88を１つのパ
ターニング工程で形成でき、その作製時の工程数を大幅
に減らすことができる。
を利用して形成するのではなく、メタル層91をエッチン
グするのみで形成しているので、電極81と88を１つのパ
ターニング工程で形成でき、その作製時の工程数を大幅
に減らすことができる。
【００５９】しかも、ドライエッチングによって、間隙
100 を目的とする幅ｄに形成できるため、この幅ｄは、
サイドウォールによる場合とは異なり、十分な大きさに
することができ、またその形成も容易である。その他、
上述した第１の実施例で述べたと同様の優れた効果が得
られることは勿論である。
100 を目的とする幅ｄに形成できるため、この幅ｄは、
サイドウォールによる場合とは異なり、十分な大きさに
することができ、またその形成も容易である。その他、
上述した第１の実施例で述べたと同様の優れた効果が得
られることは勿論である。
【００６０】次に、本発明の第３の実施例によるキャパ
シタを説明する。
シタを説明する。
【００６１】本実施例によるキャパシタは、上述した第
１の実施例におけるＰＺＴ薄膜87の代わりにＢＳＴから
なる高誘電体膜が用いられていることを除いて、上述し
た第１の実施例と同様の構造を有しており、またその製
造方法も同様である。メモリセルについても、上述した
第１の実施例と同様である。
１の実施例におけるＰＺＴ薄膜87の代わりにＢＳＴから
なる高誘電体膜が用いられていることを除いて、上述し
た第１の実施例と同様の構造を有しており、またその製
造方法も同様である。メモリセルについても、上述した
第１の実施例と同様である。
【００６２】ＢＳＴからなる高誘電体膜は、ＰＺＴとは
違って分極反転させて用いられるものではないため、そ
の膜厚は 500Å程度と薄くてよい。従って、上述したサ
イドウォールによる工程が好適であり、ＳｉＯ2 サイド
ウォールの膜厚に対応した間隙100 に高誘電体材料を充
填することによって容易に形成できる。
違って分極反転させて用いられるものではないため、そ
の膜厚は 500Å程度と薄くてよい。従って、上述したサ
イドウォールによる工程が好適であり、ＳｉＯ2 サイド
ウォールの膜厚に対応した間隙100 に高誘電体材料を充
填することによって容易に形成できる。
【００６３】こうした高誘電体膜はＤＲＡＭとして用い
るのに好適である。
るのに好適である。
【００６４】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００６５】例えば、電極81及び88の加工方法は、上述
したものに限定されることはないし、この材質もＰｔ以
外にも、Ｐｄ、Ｒｕ、Ｉｒ、Ｗ、Ｔｉ、Ｃｒ、Ｎｉの如
き材料が代替可能である。電極81及び88の形状も対向す
る形態であれば、例えば図19のように種々変更してよ
い。
したものに限定されることはないし、この材質もＰｔ以
外にも、Ｐｄ、Ｒｕ、Ｉｒ、Ｗ、Ｔｉ、Ｃｒ、Ｎｉの如
き材料が代替可能である。電極81及び88の形状も対向す
る形態であれば、例えば図19のように種々変更してよ
い。
【００６６】また、誘電体膜87の形成方法として、上述
の実施例においてはＰＺＴではゾルーゲル法を用いてい
る。しかし、スパッタリング法やＣＶＤ法においても、
基板温度を 500℃以下に設定することによって、やはり
非晶質ＰＺＴの形成が可能である。
の実施例においてはＰＺＴではゾルーゲル法を用いてい
る。しかし、スパッタリング法やＣＶＤ法においても、
基板温度を 500℃以下に設定することによって、やはり
非晶質ＰＺＴの形成が可能である。
【００６７】誘電体膜の膜厚は、上述した間隙100 によ
って決まるが、通常は 100〜5000Åであってよく、この
範囲内で強誘電体では厚めに、高誘電体では薄めにする
のがよい。
って決まるが、通常は 100〜5000Åであってよく、この
範囲内で強誘電体では厚めに、高誘電体では薄めにする
のがよい。
【００６８】使用可能な誘電体膜の材質は、上記のＰＺ
Ｔ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加したＰ
ＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ
3 ）等であってよい。また、高誘電体としてＢＳＴ以外
にも、ＳＴＯ（チタン酸ストロンチウム）等も使用可能
である。
Ｔ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加したＰ
ＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ
3 ）等であってよい。また、高誘電体としてＢＳＴ以外
にも、ＳＴＯ（チタン酸ストロンチウム）等も使用可能
である。
【００６９】本発明は、例えば図１に示したＰｔ−誘電
体−Ｐｔ構造のキャパシタ（スタック型キャパシタ）を
有するデバイスに適用可能であるが、これに限らず、Ｓ
ｉＯ2 膜上に上述のスタック型キャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、或いはスタッ
ク型ではなく、いわゆるトレンチ（溝）内にキャパシタ
を組み込んだ構造のキャパシタにも適用可能である。ま
た、ＦＲＡＭ、ＤＲＡＭ以外の用途にも適用できる。ま
た、ＣＵＢ（Cell under Bitline）タイプのメモリセル
にも適用可能である。
体−Ｐｔ構造のキャパシタ（スタック型キャパシタ）を
有するデバイスに適用可能であるが、これに限らず、Ｓ
ｉＯ2 膜上に上述のスタック型キャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、或いはスタッ
ク型ではなく、いわゆるトレンチ（溝）内にキャパシタ
を組み込んだ構造のキャパシタにも適用可能である。ま
た、ＦＲＡＭ、ＤＲＡＭ以外の用途にも適用できる。ま
た、ＣＵＢ（Cell under Bitline）タイプのメモリセル
にも適用可能である。
【００７０】
【発明の作用効果】本発明のキャパシタは、上述した如
く、第１の電極と、この第１の電極に対向する第２の電
極と、前記第１及び第２の電極間に設けられた誘電体膜
とを有し、前記第１の電極と前記第２の電極とが同時に
所定パターンに加工されたものであるから、キャパシタ
の対向電極を従来のように別々に形成するのではなく、
共通した工程を経て同時に形成されるものであるから、
電極の作製時に要するマスク合わせを各電極毎に行う必
要はなく、アライメントのマージン（余裕）をとること
を要しない。従って、マスク合わせずれは生じ難く、電
極の作製プロセスが簡略化され、設計通りのパターンに
電極を形成できる。
く、第１の電極と、この第１の電極に対向する第２の電
極と、前記第１及び第２の電極間に設けられた誘電体膜
とを有し、前記第１の電極と前記第２の電極とが同時に
所定パターンに加工されたものであるから、キャパシタ
の対向電極を従来のように別々に形成するのではなく、
共通した工程を経て同時に形成されるものであるから、
電極の作製時に要するマスク合わせを各電極毎に行う必
要はなく、アライメントのマージン（余裕）をとること
を要しない。従って、マスク合わせずれは生じ難く、電
極の作製プロセスが簡略化され、設計通りのパターンに
電極を形成できる。
【００７１】このため、与えられた所定の面積内で大き
なキャパシタンスを確実に得ることができ、或いはセル
サイズの縮小、高集積化にも有利となる。
なキャパシタンスを確実に得ることができ、或いはセル
サイズの縮小、高集積化にも有利となる。
【図１】本発明の実施例によるキャパシタを組み込んだ
メモリセルを示す概略断面図（図２のＩ−Ｉ線断面図）
である。
メモリセルを示す概略断面図（図２のＩ−Ｉ線断面図）
である。
【図２】図１の平面図である（但し、誘電体膜は図示せ
ず）。
ず）。
【図３】同メモリセルの製造方法の一工程段階を示す拡
大断面図である。
大断面図である。
【図４】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図５】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図６】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図７】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図８】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図10】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図11】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図12】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図13】同メモリセルの製造方法の更に他の一工程段階
を示す拡大断面図である。
を示す拡大断面図である。
【図14】同メモリセルのキャパシタの各種電極パターン
の平面図である。
の平面図である。
【図15】本発明の他の実施例によるキャパシタを組み込
んだメモリセルの製造方法の一工程段階を示す拡大断面
図である。
んだメモリセルの製造方法の一工程段階を示す拡大断面
図である。
【図16】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図17】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図18】同メモリセルの製造方法の更に他の一工程段階
を示す拡大断面図である。
を示す拡大断面図である。
【図19】本発明の更に他の実施例によるキャパシタを組
み込んだメモリセルの平面図である（但し、誘電体膜は
図示せず）。
み込んだメモリセルの平面図である（但し、誘電体膜は
図示せず）。
【図20】従来例によるキャパシタを組み込んだメモリセ
ルの概略断面図である。
ルの概略断面図である。
【図21】他の従来例によるキャパシタを組み込んだメモ
リセルの概略断面図である。
リセルの概略断面図である。
【図22】更に他の従来例によるキャパシタを組み込んだ
メモリセルの概略断面図である。
メモリセルの概略断面図である。
３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ６、70・・・ＳｉＯ2 層 ９（ＷＬ）・・・ワードライン 10・・・コンタクトホール 16（ＢＬ）・・・ビットライン 20・・・ポリシリコンプラグ層 81、88・・・電極 87・・・誘電体膜 90・・・ＳｉＯ2 サイドウォール 91・・・電極材料層 100 ・・・間隙 ＣＡＰ・・・強誘電体キャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ (72)発明者 青木 克裕 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (11)
- 【請求項１】 第１の電極と、この第１の電極と同一材
料からなると共にこの第１の電極と所定の間隙を介して
対向する第２の電極と、前記第１及び第２の電極間に設
けられた誘電体膜とを有し、前記第１の電極と前記第２
の電極とが対向する面が同時に所定パターンに加工され
たものであるキャパシタ。 - 【請求項２】 誘電体膜が強誘電体又は高誘電体からな
っている、請求項１に記載したキャパシタ。 - 【請求項３】 請求項１又は２に記載したキャパシタを
半導体基体上に形成された絶縁層上に有すると共に、第
１の電極及び第２の電極の少なくとも一方は、前記絶縁
層に形成されたコンタクトホールを介して前記半導体基
体に接続されている半導体装置。 - 【請求項４】 第１の電極と、この第１の電極に対向す
る第２の電極と、前記第１及び第２の電極間に設けられ
た誘電体膜とを有し、前記第１の電極と前記第２の電極
とが同時に所定パターンに加工されたものであるキャパ
シタを製造するに際し、 電極材料層を形成する工程と、 前記電極材料層の所定箇所を欠除させ、所定の間隙を介
して対向する前記第１及び第２の電極を形成する工程
と、 前記間隙に誘電体膜を形成する工程とを有する、キャパ
シタの製造方法。 - 【請求項５】 請求項４に記載したキャパシタを製造す
るに際し、 スペーサ材を形成し、 しかる後に、前記スペーサ材の側面にサイドウォールを
形成し、 しかる後に、前記サイドウォールを残して前記スペーサ
材を除去し、 しかる後に、前記サイドウォールを埋没させるように電
極材料層を堆積させ、 しかる後に、前記サイドウォールの先端が露出するまで
前記電極材料層を所定厚さだけ部分的に除去し、 この部分的除去後に、前記サイドウォールを選択的に除
去し、この除去によって生じた間隙を置いて第１の電極
と第２の電極とを対向させ、 少なくとも前記間隙に誘電体材料を配する、請求項４に
記載した製造方法。 - 【請求項６】 スペーサ材としてポリシリコン層を所定
厚さに形成し、このポリシリコン層の側面にサイドウォ
ールを形成した後に前記ポリシリコン層をエッチングに
よって除去し、しかる後に電極材料層を堆積させてから
研磨若しくはエッチバックし、これによって先端が露出
した前記サイドウォールをエッチングによって除去し、
更に全面に誘電体材料を被着する、請求項５に記載した
製造方法。 - 【請求項７】 請求項４に記載したキャパシタを製造す
るに際し、 電極材料層を形成し、 この電極材料層の所定箇所をエッチングで除去し、この
除去によって生じた間隙を置いて前記電極材料層を第１
の電極と第２の電極とに分離し、 少なくとも前記間隙に誘電体材料を配する、請求項４に
記載した製造方法。 - 【請求項８】 請求項４〜７のいずれか１項に記載した
方法によって、半導体基体上に形成された絶縁層上にキ
ャパシタを形成し、第１の電極及び第２の電極の少なく
とも一方を前記絶縁層に形成されたコンタクトホールを
介して前記半導体基体に接続する、半導体装置の製造方
法。 - 【請求項９】 請求項８に記載した半導体装置を製造す
るに際し、 コンタクトホール内から絶縁層上にスペーサ材を形成
し、 しかる後に、前記スペーサ材の側面にサイドウォールを
形成し、 しかる後に、前記サイドウォールを残して前記スペーサ
材を除去し、 しかる後に、前記サイドウォールを埋没させかつ前記コ
ンタクトホール内に一部入り込むように電極材料層を堆
積させ、 しかる後に、前記サイドウォールの先端が露出するまで
前記電極材料層を所定厚さだけ部分的に除去し、 この部分的除去後に、前記サイドウォールを選択的に除
去し、この除去によって生じた間隙を置いて第１の電極
と第２の電極とを対向させ、 少なくとも前記間隙に誘電体材料を配する、請求項８に
記載した製造方法。 - 【請求項10】 スペーサ材としてポリシリコン層を所定
厚さに形成し、このポリシリコン層の側面にサイドウォ
ールを形成した後に前記ポリシリコン層をエッチングに
よって除去し、しかる後に電極材料層を堆積させてから
研磨若しくはエッチバックし、これによって先端が露出
した前記サイドウォールをエッチングによって除去し、
更に全面に誘電体材料を被着する、請求項９に記載した
製造方法。 - 【請求項11】 請求項８に記載した半導体装置を製造す
るに際し、 コンタクトホール内から絶縁層上に電極材料層を形成
し、 この電極材料層の所定箇所をエッチングで除去し、この
除去によって生じた間隙を置いて前記電極材料層を第１
の電極と第２の電極とに分離し、 少なくとも前記間隙に誘電体材料を配する、請求項８に
記載した製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122671A JPH09289295A (ja) | 1996-04-19 | 1996-04-19 | キャパシタ及び半導体装置と、これらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122671A JPH09289295A (ja) | 1996-04-19 | 1996-04-19 | キャパシタ及び半導体装置と、これらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289295A true JPH09289295A (ja) | 1997-11-04 |
Family
ID=14841761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8122671A Withdrawn JPH09289295A (ja) | 1996-04-19 | 1996-04-19 | キャパシタ及び半導体装置と、これらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329236B1 (en) | 1999-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating resistive load static random access memory device |
| JP2005311312A (ja) * | 2004-04-23 | 2005-11-04 | Hynix Semiconductor Inc | 不揮発性強誘電体垂直電極セルと垂直電極セルを利用した不揮発性強誘電体メモリ装置、及びその垂直電極セルの製造方法 |
| JP2005347682A (ja) * | 2004-06-07 | 2005-12-15 | Oki Electric Ind Co Ltd | 強誘電体膜キャパシタの製造方法 |
-
1996
- 1996-04-19 JP JP8122671A patent/JPH09289295A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329236B1 (en) | 1999-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating resistive load static random access memory device |
| JP2005311312A (ja) * | 2004-04-23 | 2005-11-04 | Hynix Semiconductor Inc | 不揮発性強誘電体垂直電極セルと垂直電極セルを利用した不揮発性強誘電体メモリ装置、及びその垂直電極セルの製造方法 |
| US8372662B2 (en) | 2004-04-23 | 2013-02-12 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric perpendicular electrode cell, FeRAM having the cell and method for manufacturing the cell |
| JP2005347682A (ja) * | 2004-06-07 | 2005-12-15 | Oki Electric Ind Co Ltd | 強誘電体膜キャパシタの製造方法 |
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