JPH09274451A - マトリックス・ディスプレイのグレー・スケール変調の方法及び装置 - Google Patents
マトリックス・ディスプレイのグレー・スケール変調の方法及び装置Info
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- JPH09274451A JPH09274451A JP8266227A JP26622796A JPH09274451A JP H09274451 A JPH09274451 A JP H09274451A JP 8266227 A JP8266227 A JP 8266227A JP 26622796 A JP26622796 A JP 26622796A JP H09274451 A JPH09274451 A JP H09274451A
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- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 マトリクス・ディスプレイのグレイスケール
制御をビデオ信号により行う。 【解決手段】 ＦＥＤ(field emission display)のグレ
ー・スケール変調は、ＮＴＳＣ信号のビデオ・データ部
をサンプリングして、該ディスプレイの各行のエミッタ
の位置に時間的に対応する複数個のサンプルを得ること
によって行なわれる。得られたサンプルは、該サンプル
の大きさに対応するパルス幅を有するパルスをそれぞれ
発生させるのに用いられる。発生されたパルスにより、
ＮＴＳＣ信号の水平帰線部の期間中に各エミッタがロー
にされる。選択された行のエクストラクション・グリッ
ドを、水平帰線部の期間中は、ハイにされ、この選択さ
れた行および列のエミッタに電子を放出させる。そし
て、選択された行のエクストラクション・グリッドが、
水平帰線期間の終点でローにされ、電子の放出が停止す
る。
制御をビデオ信号により行う。 【解決手段】 ＦＥＤ(field emission display)のグレ
ー・スケール変調は、ＮＴＳＣ信号のビデオ・データ部
をサンプリングして、該ディスプレイの各行のエミッタ
の位置に時間的に対応する複数個のサンプルを得ること
によって行なわれる。得られたサンプルは、該サンプル
の大きさに対応するパルス幅を有するパルスをそれぞれ
発生させるのに用いられる。発生されたパルスにより、
ＮＴＳＣ信号の水平帰線部の期間中に各エミッタがロー
にされる。選択された行のエクストラクション・グリッ
ドを、水平帰線部の期間中は、ハイにされ、この選択さ
れた行および列のエミッタに電子を放出させる。そし
て、選択された行のエクストラクション・グリッドが、
水平帰線期間の終点でローにされ、電子の放出が停止す
る。
Description
【０００１】本発明は、ARPA (Advanced Research Proj
ects Agency)により受注された契約DABT63-93-C-0025に
基づく米国政府の援助により発明された。米国政府は本
発明に一定の権利を有する。
ects Agency)により受注された契約DABT63-93-C-0025に
基づく米国政府の援助により発明された。米国政府は本
発明に一定の権利を有する。
【０００２】
【技術分野】本発明はマトリクス・ディスプレイに関
し、特に、マトリクス・ディスプレイのグレイスケール
制御をビデオ信号によって行なう方法および装置に関す
る。
し、特に、マトリクス・ディスプレイのグレイスケール
制御をビデオ信号によって行なう方法および装置に関す
る。
【０００３】
【従来の技術】最近まで、ＣＲＴ(cathode ray tube)は
ビデオ情報を表示するための主要な装置であった。ＣＲ
Ｔは、カラーと、ブライトネスと、コントラストと、解
像度特性は充分であるが、割合に嵩張り、重く、しか
も、電力消費量が多い。ポータブル・ラップトップ・コ
ンピュータと、ポータブル・テレビおよびモニタと、ビ
デオカムコーダ用ファインダと、その他の小型軽量の電
子装置が出現したことを考え合わせても、このような欠
点のあるＣＲＴより、小型軽量で電力効率のよいディス
プレイに対する要望が益々高まってきた。
ビデオ情報を表示するための主要な装置であった。ＣＲ
Ｔは、カラーと、ブライトネスと、コントラストと、解
像度特性は充分であるが、割合に嵩張り、重く、しか
も、電力消費量が多い。ポータブル・ラップトップ・コ
ンピュータと、ポータブル・テレビおよびモニタと、ビ
デオカムコーダ用ファインダと、その他の小型軽量の電
子装置が出現したことを考え合わせても、このような欠
点のあるＣＲＴより、小型軽量で電力効率のよいディス
プレイに対する要望が益々高まってきた。
【０００４】小型軽量のディスプレイを提供するのに利
用可能な技術の１つに、フラット・パネルＬＣＤ(liqui
d crystal display)装置がある。ＬＣＤは、現在、ラッ
プトップ・コンピュータに用いられている。しかし、慣
用のＬＣＤ装置は、ＣＲＴ技術と比較すると、表示特性
が比較的悪い。しかも、カラーＬＣＤ装置は電力消費速
度が速過ぎ、コストは同等のＣＲＴより遥かに高い。
用可能な技術の１つに、フラット・パネルＬＣＤ(liqui
d crystal display)装置がある。ＬＣＤは、現在、ラッ
プトップ・コンピュータに用いられている。しかし、慣
用のＬＣＤ装置は、ＣＲＴ技術と比較すると、表示特性
が比較的悪い。しかも、カラーＬＣＤ装置は電力消費速
度が速過ぎ、コストは同等のＣＲＴより遥かに高い。
【０００５】慣用のＣＲＴおよびＬＣＤの欠点（そのう
ちの幾つかの欠点は既に述べた）を考慮して、ＦＥＤ(f
ield emission display)が開発された。ＦＥＤは、先の
尖った薄膜状の冷間電界放出エミッタのアレイが、発光
スクリーンを形成する蛍光塗布された陽極と組み合わせ
て利用されている。エミッタから陽極への電子の流れ
は、各エミッタを取り囲むエクストラクション・グリッ
ド(extraction grid) によって制御されるのが典型的で
ある。
ちの幾つかの欠点は既に述べた）を考慮して、ＦＥＤ(f
ield emission display)が開発された。ＦＥＤは、先の
尖った薄膜状の冷間電界放出エミッタのアレイが、発光
スクリーンを形成する蛍光塗布された陽極と組み合わせ
て利用されている。エミッタから陽極への電子の流れ
は、各エミッタを取り囲むエクストラクション・グリッ
ド(extraction grid) によって制御されるのが典型的で
ある。
【０００６】エミッタとエクストラクション・グリッド
の間の差電圧が制御されて、エミッタから陽極スクリー
ンへの電子の流れがスイッチ・オン／スイッチ・オフさ
れて、ピクセル、すなわち、スクリーンの一部のイルミ
ネーション(illumination)がスイッチ・オン／スイッチ
・オフされる。
の間の差電圧が制御されて、エミッタから陽極スクリー
ンへの電子の流れがスイッチ・オン／スイッチ・オフさ
れて、ピクセル、すなわち、スクリーンの一部のイルミ
ネーション(illumination)がスイッチ・オン／スイッチ
・オフされる。
【０００７】ＣＲＴと同じパフォーマンス能力を達成す
るには、蛍光発光スクリーンが発光する光の強度は、
「グレイスケール」、すなわち、「ブライトネス」に幅
を持たせるため、実質的なダイナミック・レンジがなけ
ればならない。この機能を提供するため、幾つかの技術
が提案されている。例えば、米国特許第5,103,144 号
（発明者：Dunham）と、米国特許第5,103,145 号（発明
者：Doran ）には、フラットパネル・ディスプレイのブ
ライトネスとルミナンスを制御する方法が開示されてい
る。
るには、蛍光発光スクリーンが発光する光の強度は、
「グレイスケール」、すなわち、「ブライトネス」に幅
を持たせるため、実質的なダイナミック・レンジがなけ
ればならない。この機能を提供するため、幾つかの技術
が提案されている。例えば、米国特許第5,103,144 号
（発明者：Dunham）と、米国特許第5,103,145 号（発明
者：Doran ）には、フラットパネル・ディスプレイのブ
ライトネスとルミナンスを制御する方法が開示されてい
る。
【０００８】ＣＲＴおよびその他のビデオ・ディスプレ
イに共通に供給される信号の１つのタイプは、ＮＴＳＣ
（National Television Standards Committee ）により
指定され、ＮＴＳＣ信号として知られている。ＮＴＳＣ
信号は各ラインがビデオ信号と水平帰線信号の２つの信
号により構成されている。ビデオ信号は継続時間が５
３．２μsec のアナログ信号である。任意の時点でのビ
デオ信号の振幅は、ビデオ・ディスプレイの行上のポイ
ントの輝度、すなわち、画素の輝度に対応する。よっ
て、例えば、ビデオ信号の最初の部分は１つの行の左端
でのディスプレイの輝度を指示し、ビデオ信号の中間部
分は当該行の中間でのディスプレイの輝度に対応し、ビ
デオ信号の最後の部分は当該行の右端でのディスプレイ
の輝度を指示している。水平帰線信号の直後にビデオ信
号が続き、水平帰線信号は下向きのパルスを含み、この
下向きのパルスによりビデオ・ディスプレイは次の行の
始点にリセットする。ビデオ・ディスプレイは多数の
行、例えば、５２５本のラインすなわち行よりなるのが
典型的である。
イに共通に供給される信号の１つのタイプは、ＮＴＳＣ
（National Television Standards Committee ）により
指定され、ＮＴＳＣ信号として知られている。ＮＴＳＣ
信号は各ラインがビデオ信号と水平帰線信号の２つの信
号により構成されている。ビデオ信号は継続時間が５
３．２μsec のアナログ信号である。任意の時点でのビ
デオ信号の振幅は、ビデオ・ディスプレイの行上のポイ
ントの輝度、すなわち、画素の輝度に対応する。よっ
て、例えば、ビデオ信号の最初の部分は１つの行の左端
でのディスプレイの輝度を指示し、ビデオ信号の中間部
分は当該行の中間でのディスプレイの輝度に対応し、ビ
デオ信号の最後の部分は当該行の右端でのディスプレイ
の輝度を指示している。水平帰線信号の直後にビデオ信
号が続き、水平帰線信号は下向きのパルスを含み、この
下向きのパルスによりビデオ・ディスプレイは次の行の
始点にリセットする。ビデオ・ディスプレイは多数の
行、例えば、５２５本のラインすなわち行よりなるのが
典型的である。
【０００９】ＮＴＳＣ信号を受信するＦＥＤ(field emi
ssion display)のグレイスケールを制御する１つのアプ
ローチは、係属中の特許出願第08/060,111号（発明者：
Hush他）に開示されている。ＦＥＤ１０は、図１に示す
ように、冷陰極エミッタ３０〜３８のアレイを含む。各
列５０〜５８の零陰極エミッタ３０〜３８は、各零陰極
エミッタ３０〜３８に同一電圧が供給されるように相互
結合されている。よって、例えば、列５２の零陰極エミ
ッタ３２ａ〜ｅは相互結合されている。
ssion display)のグレイスケールを制御する１つのアプ
ローチは、係属中の特許出願第08/060,111号（発明者：
Hush他）に開示されている。ＦＥＤ１０は、図１に示す
ように、冷陰極エミッタ３０〜３８のアレイを含む。各
列５０〜５８の零陰極エミッタ３０〜３８は、各零陰極
エミッタ３０〜３８に同一電圧が供給されるように相互
結合されている。よって、例えば、列５２の零陰極エミ
ッタ３２ａ〜ｅは相互結合されている。
【００１０】ＦＥＤ１０にも、零陰極エミッタ３０〜３
８アレイと同様に配置されたエクストラクション・グリ
ッド４０〜４８アレイが含まれる。具体的には、各行６
０〜６８のエクストラクション・グリッド４０〜４８
は、各エクストラクション・グリッドに同一電圧が供給
されるように、相互結合されている。よって、例えば、
行６２のエクストラクション・グリッド４２ａ〜ｅは相
互結合されている。
８アレイと同様に配置されたエクストラクション・グリ
ッド４０〜４８アレイが含まれる。具体的には、各行６
０〜６８のエクストラクション・グリッド４０〜４８
は、各エクストラクション・グリッドに同一電圧が供給
されるように、相互結合されている。よって、例えば、
行６２のエクストラクション・グリッド４２ａ〜ｅは相
互結合されている。
【００１１】ＦＥＤ１０にも、導電性の陰極発光表示ス
クリーン（図１には図示せず）が含まれており、このス
クリーンが陽極としてサーブするように、このスクリー
ンに正の高電圧が印加される。動作時には、零陰極エミ
ッタ３０〜３８が電子を放出するように、零陰極エミッ
タ３０〜３８およびエクストラクション・グリッド４０
〜４８に適正な電圧が印加される。そして、放出された
電子は陰極発光スクリーンへ引き込まれ、電子が衝突し
た陰極発光スクリーン上の位置で、可視光を発光する。
一実施例では、零陰極エミッタ３０〜３８と、零陰極エ
ミッタ３０〜３８に隣接するエクストラクション・グリ
ッド４０Ｖ〜４８との差電圧が、４０〜８０Ｖの間のタ
ーンオン閾値を超えると、零陰極エミッタ３０〜３８は
電子を放出する。本実施例では、当該零陰極エミッタ３
０〜３８を含む列５０〜５８をグランドに接続し、しか
も、隣接するエクストラクション・グリッド４０〜４８
を含む行６０〜６８を駆動して、零陰極エミッタ３０〜
３８から電子を放出させる。例えば、列５２をグランド
に接続し、しかも、行６２を８０Ｖにすることにより零
陰極エミッタ３２ｂから電子が放出される。実質的に０
Ｖを超える電圧（例えば、４０Ｖ）が残りの列５０およ
び列５４〜５８に印加され、実質的に８０Ｖ未満の電圧
（例えば、４０Ｖ）が残りの行６０および行６４〜６８
に印加される。よって、選択された零陰極エミッタ３２
ｂおよびグリッド４２ｂの零陰極エミッタ／グリッド電
圧差は８０Ｖであり、選択された列５２のその他の全て
の零陰極エミッタ３２ａおよび３２ｃ〜３２ｅと、選択
された行６２のその他の全てのグリッド４２ａおよび４
２ｃ〜４２ｅの電圧差は４０Ｖであり、その他の全ての
零陰極エミッタ３０および３４〜３８と、その他の全て
のグリッド４０および４４〜４８の電圧差は０Ｖであ
る。このような状態では、零陰極エミッタ３２ｂのみが
電子を放出するので、零陰極エミッタ３２ｂに隣接する
陰極発光スクリーン上で、可視光が発光する。
クリーン（図１には図示せず）が含まれており、このス
クリーンが陽極としてサーブするように、このスクリー
ンに正の高電圧が印加される。動作時には、零陰極エミ
ッタ３０〜３８が電子を放出するように、零陰極エミッ
タ３０〜３８およびエクストラクション・グリッド４０
〜４８に適正な電圧が印加される。そして、放出された
電子は陰極発光スクリーンへ引き込まれ、電子が衝突し
た陰極発光スクリーン上の位置で、可視光を発光する。
一実施例では、零陰極エミッタ３０〜３８と、零陰極エ
ミッタ３０〜３８に隣接するエクストラクション・グリ
ッド４０Ｖ〜４８との差電圧が、４０〜８０Ｖの間のタ
ーンオン閾値を超えると、零陰極エミッタ３０〜３８は
電子を放出する。本実施例では、当該零陰極エミッタ３
０〜３８を含む列５０〜５８をグランドに接続し、しか
も、隣接するエクストラクション・グリッド４０〜４８
を含む行６０〜６８を駆動して、零陰極エミッタ３０〜
３８から電子を放出させる。例えば、列５２をグランド
に接続し、しかも、行６２を８０Ｖにすることにより零
陰極エミッタ３２ｂから電子が放出される。実質的に０
Ｖを超える電圧（例えば、４０Ｖ）が残りの列５０およ
び列５４〜５８に印加され、実質的に８０Ｖ未満の電圧
（例えば、４０Ｖ）が残りの行６０および行６４〜６８
に印加される。よって、選択された零陰極エミッタ３２
ｂおよびグリッド４２ｂの零陰極エミッタ／グリッド電
圧差は８０Ｖであり、選択された列５２のその他の全て
の零陰極エミッタ３２ａおよび３２ｃ〜３２ｅと、選択
された行６２のその他の全てのグリッド４２ａおよび４
２ｃ〜４２ｅの電圧差は４０Ｖであり、その他の全ての
零陰極エミッタ３０および３４〜３８と、その他の全て
のグリッド４０および４４〜４８の電圧差は０Ｖであ
る。このような状態では、零陰極エミッタ３２ｂのみが
電子を放出するので、零陰極エミッタ３２ｂに隣接する
陰極発光スクリーン上で、可視光が発光する。
【００１２】Hush他の特許出願に記載されているＦＥＤ
のグレイスケールへのアプローチを図２に示す。ＮＴＳ
Ｃビデオ信号がパルス幅変換器７０に印加されると、パ
ルス幅変換器７０により、まず、ディスプレイの列上の
各位置における輝度に対応する複数のサンプルが獲得さ
れ、ついで、これらの各サンプルが、対応するパルス幅
に変換される。そして、パルス幅変換器７０により生成
されたパルス幅信号７２が、零陰極エミッタ制御回路７
６の零陰極エミッタであって、サンプル・タイムに対応
するポジションに位置する零陰極エミッタに印加され
る。そして、ＮＭＯＳトランジスタ８４が既にイネーブ
ルにされているので、このパルス幅信号７２によりＮＭ
ＯＳトランジスタ８０がスイッチングされ、陰極３０が
抵抗器８２を介してグランドに接続される。そして、零
陰極エミッタ３０の電圧が、零陰極エミッタ３０の零入
力レベルである約４０Ｖからさらに低い電圧に降下す
る。エクストラクション・グリッド４０が８０Ｖに維持
されているので、エクストラクション・グリッド４０と
零陰極エミッタ３０間には、零陰極エミッタ３０に電子
を放出させるだけの差電圧が存在する。このような状態
では、電子が零陰極エミッタ３０から、１０００Ｖに維
持されている陽極９０に流れる。
のグレイスケールへのアプローチを図２に示す。ＮＴＳ
Ｃビデオ信号がパルス幅変換器７０に印加されると、パ
ルス幅変換器７０により、まず、ディスプレイの列上の
各位置における輝度に対応する複数のサンプルが獲得さ
れ、ついで、これらの各サンプルが、対応するパルス幅
に変換される。そして、パルス幅変換器７０により生成
されたパルス幅信号７２が、零陰極エミッタ制御回路７
６の零陰極エミッタであって、サンプル・タイムに対応
するポジションに位置する零陰極エミッタに印加され
る。そして、ＮＭＯＳトランジスタ８４が既にイネーブ
ルにされているので、このパルス幅信号７２によりＮＭ
ＯＳトランジスタ８０がスイッチングされ、陰極３０が
抵抗器８２を介してグランドに接続される。そして、零
陰極エミッタ３０の電圧が、零陰極エミッタ３０の零入
力レベルである約４０Ｖからさらに低い電圧に降下す
る。エクストラクション・グリッド４０が８０Ｖに維持
されているので、エクストラクション・グリッド４０と
零陰極エミッタ３０間には、零陰極エミッタ３０に電子
を放出させるだけの差電圧が存在する。このような状態
では、電子が零陰極エミッタ３０から、１０００Ｖに維
持されている陽極９０に流れる。
【００１３】よって、Hush他の特許出願に記載され、し
かも、図２に示したアプローチによれば、零陰極エミッ
タ３０の位置に対応する時点でのビデオ信号の振幅に対
応する継続時間中、電流が零陰極エミッタ３０から陽極
９０に流れる。Hush他の特許出願に記載されたアプロー
チは、従来の技術を改良したものであり、受動マトリク
スＦＥＤに用いるのは実用的でない。能動マトリクスＦ
ＥＤでは、零陰極エミッタおよび／またはエクストラク
ション・グリッドに対するスイッチング・トランジスタ
は、ディスプレイのサブストレート(substrate) 上に形
成されている。そのため、スイッチング電圧を比較的低
くすることができる。
かも、図２に示したアプローチによれば、零陰極エミッ
タ３０の位置に対応する時点でのビデオ信号の振幅に対
応する継続時間中、電流が零陰極エミッタ３０から陽極
９０に流れる。Hush他の特許出願に記載されたアプロー
チは、従来の技術を改良したものであり、受動マトリク
スＦＥＤに用いるのは実用的でない。能動マトリクスＦ
ＥＤでは、零陰極エミッタおよび／またはエクストラク
ション・グリッドに対するスイッチング・トランジスタ
は、ディスプレイのサブストレート(substrate) 上に形
成されている。そのため、スイッチング電圧を比較的低
くすることができる。
【００１４】ＮＴＳＣ信号のデータレートに実時間で追
い付いていくだけの速度で、これらの比較的低い電圧を
スイッチングすることができる。しかし、受動マトリク
スＦＥＤには比較的高いスイッチング電圧を印加しなけ
ればならない。ＮＴＳＣ信号のデータレートに実時間で
追い付けるだけの速度で、これらの比較的高い電圧をス
イッチングすることは、一般的に、不可能である。ディ
スプレイ回路が、ＮＴＳＣ信号のデータ部分が現われる
５３．２μsec の間に、これらの高電圧を何百回もスイ
ッチングしなければならないだけでなく、グレイスケー
ル制御回路は何百ものサンプルを供給し、供給されたサ
ンプルを、対応するパルス幅に変換し、変換して得られ
たパルス幅のパルスを、対応する零陰極エミッタに印加
しなければならない。零陰極エミッタおよびエクストラ
クション・グリッドにより形成される負荷の性質から言
って、零陰極エミッタおよびエクストラクション・グリ
ッドの電圧を、特に比較的小さい回路（電力を最小限に
抑え、制御回路を小型化する上で望ましい）を用いて、
高速でスイッチングするのは困難である。零陰極エミッ
タおよびエクストラクション・グリッドが、本質的に容
量性の負荷であるので、電圧を高速でスイッチングする
のに、比較的低いインピーダンスの電圧源を必要とする
というのが、基本的な問題である。図３Ａを説明する。
例えば、コンデンサ１００で表したエミッタは、抵抗器
１０２を介して、比較的高い電圧＋Ｖにバイアスされて
おり、ＮＭＯＳトランジスタ１０４によりグランドにス
イッチングされる。ＮＭＯＳトランジスタが占めるスペ
ースはＰＭＯＳトランジスタに比較して大幅に狭く、制
御回路を比較的小型にすることができるので、トランジ
スタとしてはＮＭＯＳトランジスタが望ましい。比較的
高い電圧をスイッチングするので、トランジスタ・チャ
ネル間の間隔を比較的広くとる必要があるため、ますま
す、半導体製造(fabrication) 領域を最小化する必要が
ある。図３Ａに示すスイッチング回路は、図３Ｂの波形
図に示すように、電圧をハイからローへ高速でスイッチ
ングすることができる。というのは、ＮＭＯＳトランジ
スタ１０４はグランドへの比較的低いインピーダンスの
パスとなるからである。しかし、コンデンサ１００を抵
抗器１０２を介して再充電するのに必要な時間は、実質
的に、より長くなるので、このスイッチング回路はエミ
ッタを充分に高速でスイッチングすることができないこ
とになる。ローからハイへの遷移に要する時間は、充分
小さい抵抗器１０２を用いて短縮することができる。し
かし、そうすると、電力消費量が大幅に増加してしまう
ことになる。というのは、比較的小さい抵抗値の抵抗器
１０２はトランジスタ１０４がスイッチ・オンされたと
き、グランドに直接接続されることになるからである。
い付いていくだけの速度で、これらの比較的低い電圧を
スイッチングすることができる。しかし、受動マトリク
スＦＥＤには比較的高いスイッチング電圧を印加しなけ
ればならない。ＮＴＳＣ信号のデータレートに実時間で
追い付けるだけの速度で、これらの比較的高い電圧をス
イッチングすることは、一般的に、不可能である。ディ
スプレイ回路が、ＮＴＳＣ信号のデータ部分が現われる
５３．２μsec の間に、これらの高電圧を何百回もスイ
ッチングしなければならないだけでなく、グレイスケー
ル制御回路は何百ものサンプルを供給し、供給されたサ
ンプルを、対応するパルス幅に変換し、変換して得られ
たパルス幅のパルスを、対応する零陰極エミッタに印加
しなければならない。零陰極エミッタおよびエクストラ
クション・グリッドにより形成される負荷の性質から言
って、零陰極エミッタおよびエクストラクション・グリ
ッドの電圧を、特に比較的小さい回路（電力を最小限に
抑え、制御回路を小型化する上で望ましい）を用いて、
高速でスイッチングするのは困難である。零陰極エミッ
タおよびエクストラクション・グリッドが、本質的に容
量性の負荷であるので、電圧を高速でスイッチングする
のに、比較的低いインピーダンスの電圧源を必要とする
というのが、基本的な問題である。図３Ａを説明する。
例えば、コンデンサ１００で表したエミッタは、抵抗器
１０２を介して、比較的高い電圧＋Ｖにバイアスされて
おり、ＮＭＯＳトランジスタ１０４によりグランドにス
イッチングされる。ＮＭＯＳトランジスタが占めるスペ
ースはＰＭＯＳトランジスタに比較して大幅に狭く、制
御回路を比較的小型にすることができるので、トランジ
スタとしてはＮＭＯＳトランジスタが望ましい。比較的
高い電圧をスイッチングするので、トランジスタ・チャ
ネル間の間隔を比較的広くとる必要があるため、ますま
す、半導体製造(fabrication) 領域を最小化する必要が
ある。図３Ａに示すスイッチング回路は、図３Ｂの波形
図に示すように、電圧をハイからローへ高速でスイッチ
ングすることができる。というのは、ＮＭＯＳトランジ
スタ１０４はグランドへの比較的低いインピーダンスの
パスとなるからである。しかし、コンデンサ１００を抵
抗器１０２を介して再充電するのに必要な時間は、実質
的に、より長くなるので、このスイッチング回路はエミ
ッタを充分に高速でスイッチングすることができないこ
とになる。ローからハイへの遷移に要する時間は、充分
小さい抵抗器１０２を用いて短縮することができる。し
かし、そうすると、電力消費量が大幅に増加してしまう
ことになる。というのは、比較的小さい抵抗値の抵抗器
１０２はトランジスタ１０４がスイッチ・オンされたと
き、グランドに直接接続されることになるからである。
【００１５】同様の問題は、ＰＭＯＳトランジスタを用
いてエクストラクション・グリッドまたはエミッタをス
イッチングする（図４に示す）場合にも見られる。図４
Ａを説明する。コンデンサ１００（エミッタを表す）は
抵抗器１０６を介してグランドにバイアスされている。
コンデンサ１００はＰＭＯＳトランジスタ１０８により
比較的高い電圧にスイッチングされる。図４Ｂの波形図
に示すように、トランジスタ１０８はコンデンサ１００
の電圧を比較的高い電圧に高速でスイッチングすること
ができる。しかし、コンデンサ１００は抵抗器１０６を
介して比較的低速で放電される。この場合も、コンデン
サ１００の電圧のハイからローへの遷移に要する時間
は、充分小さい抵抗器１０６を用いることにより短縮さ
せることができる。しかし、そうすると、電力消費が増
大することになる。
いてエクストラクション・グリッドまたはエミッタをス
イッチングする（図４に示す）場合にも見られる。図４
Ａを説明する。コンデンサ１００（エミッタを表す）は
抵抗器１０６を介してグランドにバイアスされている。
コンデンサ１００はＰＭＯＳトランジスタ１０８により
比較的高い電圧にスイッチングされる。図４Ｂの波形図
に示すように、トランジスタ１０８はコンデンサ１００
の電圧を比較的高い電圧に高速でスイッチングすること
ができる。しかし、コンデンサ１００は抵抗器１０６を
介して比較的低速で放電される。この場合も、コンデン
サ１００の電圧のハイからローへの遷移に要する時間
は、充分小さい抵抗器１０６を用いることにより短縮さ
せることができる。しかし、そうすると、電力消費が増
大することになる。
【００１６】エミッタおよびエクストラクション・グリ
ッドの電圧をハイ値とロー値との間で比較的高速でスイ
ッチングする１つのアプローチを図５に示す。図５に示
すように、コンデンサ１００（エミッタを表す）はＰＭ
ＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１４
により構成されるスイッチング回路１１０に接続され、
これらのトランジスタのドレインは相互結合され、しか
も、コンデンサ１００に接続されている。制御入力１１
６がハイからローに遷移すると、トランジスタ１１４が
ターンオフされるとともに、トランジスタ１１２がター
ンオンされ、コンデンサ１００が、比較的低いインピー
ダンスを介して、電源ＶDDに接続される。その結果、コ
ンデンサ１００の電圧は比較的速くローからハイに遷移
する。スイッチング回路１１０への制御入力１１６がロ
ーからハイに遷移すると、ＰＭＯＳトランジスタ１１２
はターンオフされるとともに、ＮＭＯＳトランジスタが
ターンオンされ、コンデンサ１１０が比較的低いインピ
ーダンスを介してグランドに接続される。その結果、コ
ンデンサ１００の電圧はハイからローへ比較的速く遷移
する。図５に示すスイッチング回路１１０はＦＥＤのグ
レイスケールをＮＴＳＣ信号に追従して制御することが
できるが、このスイッチング回路１１０はその電力消費
量が比較的大きく、半導体基板上で占める面積が比較的
広くなる。低インピーダンスＰＭＯＳトランジスタは半
導体基板上で比較的広い領域を占めるだけでなく、この
ＰＭＯＳトランジスタを製造するには、マスキング工程
を追加する必要があり、そのため、製造コストが増大
し、歩留まりが低下する。
ッドの電圧をハイ値とロー値との間で比較的高速でスイ
ッチングする１つのアプローチを図５に示す。図５に示
すように、コンデンサ１００（エミッタを表す）はＰＭ
ＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１４
により構成されるスイッチング回路１１０に接続され、
これらのトランジスタのドレインは相互結合され、しか
も、コンデンサ１００に接続されている。制御入力１１
６がハイからローに遷移すると、トランジスタ１１４が
ターンオフされるとともに、トランジスタ１１２がター
ンオンされ、コンデンサ１００が、比較的低いインピー
ダンスを介して、電源ＶDDに接続される。その結果、コ
ンデンサ１００の電圧は比較的速くローからハイに遷移
する。スイッチング回路１１０への制御入力１１６がロ
ーからハイに遷移すると、ＰＭＯＳトランジスタ１１２
はターンオフされるとともに、ＮＭＯＳトランジスタが
ターンオンされ、コンデンサ１１０が比較的低いインピ
ーダンスを介してグランドに接続される。その結果、コ
ンデンサ１００の電圧はハイからローへ比較的速く遷移
する。図５に示すスイッチング回路１１０はＦＥＤのグ
レイスケールをＮＴＳＣ信号に追従して制御することが
できるが、このスイッチング回路１１０はその電力消費
量が比較的大きく、半導体基板上で占める面積が比較的
広くなる。低インピーダンスＰＭＯＳトランジスタは半
導体基板上で比較的広い領域を占めるだけでなく、この
ＰＭＯＳトランジスタを製造するには、マスキング工程
を追加する必要があり、そのため、製造コストが増大
し、歩留まりが低下する。
【００１７】
【発明の概要】本発明の方法および装置は、各サンプル
・タイムで、ビデオ信号をサンプリングして、該ビデオ
信号の振幅に対応する複数個のサンプルを得るので、慣
用の方法の限界を克服することができる。よって、得ら
れたサンプルはＦＥＤの１つの行のエミッタの各位置に
対応する。そして、得られたサンプルは対応するパルス
幅に変換される。しかし、パルス幅信号を実時間で処理
しようとするのではなく、パルス幅信号により、各エミ
ッタと各エクストラクション・グリッドとの間の差電圧
が、その後、例えば、ＮＴＳＣ信号の水平帰線部中に、
変調される。よって、唯一実時間で生起されなければな
らない機能が、ビデオ信号のサンプリングである。その
後、全てのサンプルを、ビデオ信号に後続する部分、例
えば、ＮＴＳＣ信号の水平帰線部中に、同時に、処理す
ることができる。本発明の１つの態様によれば、ビデオ
信号の終了時点で、エミッタ電圧とエクストラクション
・グリッド電圧を比較的高い電圧に維持することによ
り、各エミッタと各エクストラクション・グリッドの間
の差電圧が比較的低い電圧（電子の放出が起こらない程
度の低さ）に維持される。ついで、エミッタ電圧は、ビ
デオ信号終了後の第１の予め定めた時間で、比較的低い
電圧にされる。エミッタ電圧はエクストラクション・グ
リッド電圧より大幅に低くなるので、電子はエミッタか
ら陽極へと流れる。その後、エクストラクション・グリ
ッド電圧が、ビデオ信号終了後の第２の予め定めた時間
で、比較的低い電圧にされるので、エミッタから陽極へ
の電子の流れが停止する。第１の予め定めた時間と第２
の予め定めた時間との間の期間の継続時間（電子がエミ
ッタから陽極へと流れる間）は、パルス幅の継続時間の
関数である。このアプローチの利点は、エミッタの「オ
ン」期間を決定する電圧遷移が、共に、ハイからローへ
の遷移であって、比較的小型のＮＭＯＳトランジスタに
より容易に行うことができる遷移である点にある。そし
て、エミッタ電圧およびエクストラクション・グリッド
電圧は、次の行のエミッタに対するビデオ信号期間中
に、それぞれ、比較的高い電圧に戻される。この期間中
のエミッタとエクストラクション・グリッドとの間の差
電圧は、電子がエミッタから陽極へ流れない程度に小さ
くなる。重要なことであるが、エミッタ電圧およびエク
ストラクション・グリッド電圧はローからハイへ高速に
遷移する必要はない。というのは、これらローからハイ
への遷移が次のビデオ信号の終了後までに完了する必要
がないからである。
・タイムで、ビデオ信号をサンプリングして、該ビデオ
信号の振幅に対応する複数個のサンプルを得るので、慣
用の方法の限界を克服することができる。よって、得ら
れたサンプルはＦＥＤの１つの行のエミッタの各位置に
対応する。そして、得られたサンプルは対応するパルス
幅に変換される。しかし、パルス幅信号を実時間で処理
しようとするのではなく、パルス幅信号により、各エミ
ッタと各エクストラクション・グリッドとの間の差電圧
が、その後、例えば、ＮＴＳＣ信号の水平帰線部中に、
変調される。よって、唯一実時間で生起されなければな
らない機能が、ビデオ信号のサンプリングである。その
後、全てのサンプルを、ビデオ信号に後続する部分、例
えば、ＮＴＳＣ信号の水平帰線部中に、同時に、処理す
ることができる。本発明の１つの態様によれば、ビデオ
信号の終了時点で、エミッタ電圧とエクストラクション
・グリッド電圧を比較的高い電圧に維持することによ
り、各エミッタと各エクストラクション・グリッドの間
の差電圧が比較的低い電圧（電子の放出が起こらない程
度の低さ）に維持される。ついで、エミッタ電圧は、ビ
デオ信号終了後の第１の予め定めた時間で、比較的低い
電圧にされる。エミッタ電圧はエクストラクション・グ
リッド電圧より大幅に低くなるので、電子はエミッタか
ら陽極へと流れる。その後、エクストラクション・グリ
ッド電圧が、ビデオ信号終了後の第２の予め定めた時間
で、比較的低い電圧にされるので、エミッタから陽極へ
の電子の流れが停止する。第１の予め定めた時間と第２
の予め定めた時間との間の期間の継続時間（電子がエミ
ッタから陽極へと流れる間）は、パルス幅の継続時間の
関数である。このアプローチの利点は、エミッタの「オ
ン」期間を決定する電圧遷移が、共に、ハイからローへ
の遷移であって、比較的小型のＮＭＯＳトランジスタに
より容易に行うことができる遷移である点にある。そし
て、エミッタ電圧およびエクストラクション・グリッド
電圧は、次の行のエミッタに対するビデオ信号期間中
に、それぞれ、比較的高い電圧に戻される。この期間中
のエミッタとエクストラクション・グリッドとの間の差
電圧は、電子がエミッタから陽極へ流れない程度に小さ
くなる。重要なことであるが、エミッタ電圧およびエク
ストラクション・グリッド電圧はローからハイへ高速に
遷移する必要はない。というのは、これらローからハイ
への遷移が次のビデオ信号の終了後までに完了する必要
がないからである。
【００１８】本発明の方法および装置は、エミッタの
「オン」時間を制御するため、エミッタおよびエクスト
ラクション・グリッドをローにしてインプリメントする
のが好ましいが、エミッタおよびエクストラクション・
グリッドをハイにしてもインプリメントすることができ
る。本発明のこの態様によれば、エクストラクション・
グリッド電圧は、ビデオ信号終了後の第１の予め定めた
時間で、比較的高い電圧にされる。エミッタ電圧はビデ
オ信号終了後に比較的低い電圧に維持されるので、第１
の予め定めた時間後に、電子がエミッタから陽極へ流れ
る。そして、エミッタ電圧は、ビデオ信号終了後の第２
の予め定めた時間で、比較的高い電圧にされるので、エ
ミッタから陽極への電子の流れが停止する。第１の予め
定めた時間と第２の予め定めた時間との間の期間の継続
時間は、パルス幅の関数である。そして、エミッタ電圧
およびエクストラクション・グリッド電圧は、次の行に
対するビデオ信号期間中に、それぞれの比較的低い電圧
に戻される。上述したように、エミッタ電圧およびエク
ストラクション・グリッド電圧がそれぞれの比較的低い
値に戻る間のリセットタイムは、クリティカルな要件で
はない。
「オン」時間を制御するため、エミッタおよびエクスト
ラクション・グリッドをローにしてインプリメントする
のが好ましいが、エミッタおよびエクストラクション・
グリッドをハイにしてもインプリメントすることができ
る。本発明のこの態様によれば、エクストラクション・
グリッド電圧は、ビデオ信号終了後の第１の予め定めた
時間で、比較的高い電圧にされる。エミッタ電圧はビデ
オ信号終了後に比較的低い電圧に維持されるので、第１
の予め定めた時間後に、電子がエミッタから陽極へ流れ
る。そして、エミッタ電圧は、ビデオ信号終了後の第２
の予め定めた時間で、比較的高い電圧にされるので、エ
ミッタから陽極への電子の流れが停止する。第１の予め
定めた時間と第２の予め定めた時間との間の期間の継続
時間は、パルス幅の関数である。そして、エミッタ電圧
およびエクストラクション・グリッド電圧は、次の行に
対するビデオ信号期間中に、それぞれの比較的低い電圧
に戻される。上述したように、エミッタ電圧およびエク
ストラクション・グリッド電圧がそれぞれの比較的低い
値に戻る間のリセットタイムは、クリティカルな要件で
はない。
【００１９】サンプルを処理し、電圧をリセットするの
にさらに長い時間を必要とする場合は、ビデオ信号をイ
ンタリービング方式で処理することができる。本発明の
この態様によれば、交互ビデオ信号(alternate video s
ignal)がサンプリングされ、１行おきのエミッタの各位
置に対応する複数個のサンプルが得られる。そして、エ
ミッタとエクストラクション・グリッドとの間の差電圧
が、次の２つのビデオ・データ信号を含む期間中に１列
おきに変調される。
にさらに長い時間を必要とする場合は、ビデオ信号をイ
ンタリービング方式で処理することができる。本発明の
この態様によれば、交互ビデオ信号(alternate video s
ignal)がサンプリングされ、１行おきのエミッタの各位
置に対応する複数個のサンプルが得られる。そして、エ
ミッタとエクストラクション・グリッドとの間の差電圧
が、次の２つのビデオ・データ信号を含む期間中に１列
おきに変調される。
【００２０】
【発明の実施例】本発明の実施例の動作理論を図６を参
照して説明する。本実施例は、少なくとも一部がビデオ
信号と水平帰線信号とにより構成されているＮＴＳＣ信
号を例として説明する。本発明は、当然、その他のビデ
オ信号方式、例えば、周知のＰＡＣ信号方式およびＳＥ
ＣＯＭ信号方式にも適用することができる。
照して説明する。本実施例は、少なくとも一部がビデオ
信号と水平帰線信号とにより構成されているＮＴＳＣ信
号を例として説明する。本発明は、当然、その他のビデ
オ信号方式、例えば、周知のＰＡＣ信号方式およびＳＥ
ＣＯＭ信号方式にも適用することができる。
【００２１】図６Ａに示すように、ＮＴＳＣ信号のアナ
ログ・ビデオデータ部１８２は、時点１８０から時点１
８４までである。このビデオデータ部１８２の継続時間
は、ＮＴＳＣ(the National Television Standards Co
mmittee)標準により、５３．２μsec である。このアナ
ログ・ビデオ信号は、図６に示すように、正の波形をし
ており、その振幅はディスプレイの行上のピクセル、す
なわち、行上の位置での輝度に相当する。ビデオ信号１
８２が終わる時点１８４から時点１９２までが、水平帰
線信号１９０である。この水平帰線信号１９０には負の
パルスが含まれており、このパルスにより、ディスプレ
イの走査が次のライン、すなわち、次の行に戻される。
次に詳細に説明するが、本発明の実施例では、ＮＴＳＣ
信号のビデオ信号１８２が周期的にサンプリングされ
て、１組のサンプルが得られる。これらのサンプルは、
それぞれ、１つまたは１組のエミッタから陽極へ流れる
電子により発光される光の強さに相当する。そして、得
られたサンプルは、それぞれ、相互結合された各列のエ
ミッタに対して、パルス幅変調器の入力として用いられ
る。
ログ・ビデオデータ部１８２は、時点１８０から時点１
８４までである。このビデオデータ部１８２の継続時間
は、ＮＴＳＣ(the National Television Standards Co
mmittee)標準により、５３．２μsec である。このアナ
ログ・ビデオ信号は、図６に示すように、正の波形をし
ており、その振幅はディスプレイの行上のピクセル、す
なわち、行上の位置での輝度に相当する。ビデオ信号１
８２が終わる時点１８４から時点１９２までが、水平帰
線信号１９０である。この水平帰線信号１９０には負の
パルスが含まれており、このパルスにより、ディスプレ
イの走査が次のライン、すなわち、次の行に戻される。
次に詳細に説明するが、本発明の実施例では、ＮＴＳＣ
信号のビデオ信号１８２が周期的にサンプリングされ
て、１組のサンプルが得られる。これらのサンプルは、
それぞれ、１つまたは１組のエミッタから陽極へ流れる
電子により発光される光の強さに相当する。そして、得
られたサンプルは、それぞれ、相互結合された各列のエ
ミッタに対して、パルス幅変調器の入力として用いられ
る。
【００２２】図２を参照して既に説明したように、エミ
ッタが電子を陽極に放出する継続時間は、発光された光
の強さに比例する。図３を参照して既に説明したよう
に、本発明の実施例では、ＮＭＯＳトランジスタを利用
してエミッタを駆動し、放出グリッドをローにしてい
る。よって、時点１８４から、列Ａ５０と、列Ｂ５２
と、列Ｃ５４の３列のエミッタの電圧は、比較的高い電
圧となる。時点２００では、列Ａ５０のエミッタはロー
にされ、水平帰線期間の間、ローに保たれる。選択され
た行６０に接続されている全てのエクストラクション・
グリッドの電圧も、図６に示すように、全水平帰線期間
の間、比較的高くなる。よって、時点２００から、電子
が、選択された行６０に共通の列Ａ５０のエミッタから
流れ始める。よって、列Ａ５０の選択されたエミッタが
発光した光は、比較的明るくなる。これに対して、列Ｂ
５２のエミッタは、水平帰線期間１９０の中間の時点で
ある時点２０２までは、ローにされない。よって、時点
２０２まで、選択された行６０に共通する列Ｂ５２のエ
ミッタから、電子は流れない。よって、列Ｂのエミッタ
により発光された光は、中程度の明るさになる。最後
に、列Ｃ５４のエミッタは、水平帰線期間１９０のほと
んど終わりの時点２０４まで、ローにされない。よっ
て、時点２０４まで、列Ｃ５４の選択されたエミッタか
ら陽極へ、電子は流れないことになる。よって、列Ｃ５
４の選択されたエミッタに対向する陽極により発光され
た光は比較的暗くなる。図６に示すように、選択された
行６０のエクストラクション・グリッドの電圧が、水平
帰線期間の終点で、比較的低くされる。エクストラクシ
ョン・グリッドの電圧が比較的低くされると、当該行の
エミッタと、これらのエミッタのそれぞれのエクストラ
クション・グリッドとの間の電圧差は、エミッタに電子
を放出させるだけの電圧でなくなる。よって、全エミッ
タからの電子放出は、水平帰線期間１９０の終点である
時点１９２で終了する。上述したように、本発明の実施
例では、グランドへ至るパスのインピーダンスを比較的
低くして、エミッタおよびエクストラクション・グリッ
ドの電圧を、図６に示すように、高速でローにすること
ができるスイッチング回路を用いている。しかし、この
スイッチング回路は、電力消費量を最小化し、回路をで
きる限り小型にするため、エミッタおよびエクストラク
ション・グリッドの電圧を高速でハイにすることはでき
ない。よって、エミッタから電子が流れなくなった後
に、エミッタおよび放出グリッドの電圧は、図６に示す
ように、比較的低速で、比較的高い電圧に戻る。しか
し、本発明の技術は、エミッタを駆動して、ビデオ信号
１８２の期間中に、実時間で、発光させようとするもの
ではないので、エミッタおよびエクストラクション・グ
リッドの電圧がその比較的高い電圧に比較的遅く戻って
も、本実施例のパフォーマンスを制限するものではな
い。それどころか、次の行に対するビデオ信号の期間中
に、本実施例はビデオ信号のサンプルを確保しさえすれ
ばよく、ビデオ信号の終点である水平帰線信号１９０の
始点まで、エミッタを駆動して発光させる必要はない。
ッタが電子を陽極に放出する継続時間は、発光された光
の強さに比例する。図３を参照して既に説明したよう
に、本発明の実施例では、ＮＭＯＳトランジスタを利用
してエミッタを駆動し、放出グリッドをローにしてい
る。よって、時点１８４から、列Ａ５０と、列Ｂ５２
と、列Ｃ５４の３列のエミッタの電圧は、比較的高い電
圧となる。時点２００では、列Ａ５０のエミッタはロー
にされ、水平帰線期間の間、ローに保たれる。選択され
た行６０に接続されている全てのエクストラクション・
グリッドの電圧も、図６に示すように、全水平帰線期間
の間、比較的高くなる。よって、時点２００から、電子
が、選択された行６０に共通の列Ａ５０のエミッタから
流れ始める。よって、列Ａ５０の選択されたエミッタが
発光した光は、比較的明るくなる。これに対して、列Ｂ
５２のエミッタは、水平帰線期間１９０の中間の時点で
ある時点２０２までは、ローにされない。よって、時点
２０２まで、選択された行６０に共通する列Ｂ５２のエ
ミッタから、電子は流れない。よって、列Ｂのエミッタ
により発光された光は、中程度の明るさになる。最後
に、列Ｃ５４のエミッタは、水平帰線期間１９０のほと
んど終わりの時点２０４まで、ローにされない。よっ
て、時点２０４まで、列Ｃ５４の選択されたエミッタか
ら陽極へ、電子は流れないことになる。よって、列Ｃ５
４の選択されたエミッタに対向する陽極により発光され
た光は比較的暗くなる。図６に示すように、選択された
行６０のエクストラクション・グリッドの電圧が、水平
帰線期間の終点で、比較的低くされる。エクストラクシ
ョン・グリッドの電圧が比較的低くされると、当該行の
エミッタと、これらのエミッタのそれぞれのエクストラ
クション・グリッドとの間の電圧差は、エミッタに電子
を放出させるだけの電圧でなくなる。よって、全エミッ
タからの電子放出は、水平帰線期間１９０の終点である
時点１９２で終了する。上述したように、本発明の実施
例では、グランドへ至るパスのインピーダンスを比較的
低くして、エミッタおよびエクストラクション・グリッ
ドの電圧を、図６に示すように、高速でローにすること
ができるスイッチング回路を用いている。しかし、この
スイッチング回路は、電力消費量を最小化し、回路をで
きる限り小型にするため、エミッタおよびエクストラク
ション・グリッドの電圧を高速でハイにすることはでき
ない。よって、エミッタから電子が流れなくなった後
に、エミッタおよび放出グリッドの電圧は、図６に示す
ように、比較的低速で、比較的高い電圧に戻る。しか
し、本発明の技術は、エミッタを駆動して、ビデオ信号
１８２の期間中に、実時間で、発光させようとするもの
ではないので、エミッタおよびエクストラクション・グ
リッドの電圧がその比較的高い電圧に比較的遅く戻って
も、本実施例のパフォーマンスを制限するものではな
い。それどころか、次の行に対するビデオ信号の期間中
に、本実施例はビデオ信号のサンプルを確保しさえすれ
ばよく、ビデオ信号の終点である水平帰線信号１９０の
始点まで、エミッタを駆動して発光させる必要はない。
【００２３】図６に示す波形に従って動作する本発明の
実施例を図７に示す。図７に示すマトリクス・ディプレ
イの例はＦＥＤ１０であり、当然、プラズマ・ディスプ
レイのようなその他のタイプのマトリクス・ディスプレ
イにも、本発明を適用することができる。
実施例を図７に示す。図７に示すマトリクス・ディプレ
イの例はＦＥＤ１０であり、当然、プラズマ・ディスプ
レイのようなその他のタイプのマトリクス・ディスプレ
イにも、本発明を適用することができる。
【００２４】図１を参照して既に説明したように、ＦＥ
Ｄ１０には、エミッタ３０〜３８のアレイと、放出グリ
ッド４０〜４８とが含まれる。ＦＥＤ１０にも、陰極発
光被覆体により被覆された陽極が含まれる。この陽極は
図を見易くするため図７では省略してある。各列５０〜
５８のエミッタは相互結合され、しかも、各列ドライバ
１１０ａ〜ｅに接続されている。同様に、各行６０〜６
８のエクストラクション・グリッド４０〜４８が相互結
合され、しかも、各行ドライバ１１４ａ〜ｅに接続され
ている。列ドライバ１１０は、それぞれ、各サンプリン
グおよびパルス幅変調回路１２０ａ〜ｅにより駆動され
る。サンプリングおよびパルス幅変調回路１２０ａ〜ｅ
は、それぞれ、ＮＴＳＣ信号の帰線期間中に、適正なパ
ルス幅のパルスを各列ドライバ１１０に印加する。各サ
ンプリングおよびパルス幅変調回路１２０は、制御入力
端子１２２で制御信号を受信し、ビデオ入力端子１２４
で反転ＮＴＳＣ信号を受信し、列シーケンサ１３０から
の出力を受信する。列シーケンサ１３０は、５３．２μ
sec を列の個数で割った値の周期を有する方形波を出力
する慣用の発振器１３２により駆動される。次に説明す
るように、列シーケンサ１３０により、サンプリングお
よびパルス幅変調回路１２０はＮＴＳＣ信号を適正な時
点でサンプリングする。
Ｄ１０には、エミッタ３０〜３８のアレイと、放出グリ
ッド４０〜４８とが含まれる。ＦＥＤ１０にも、陰極発
光被覆体により被覆された陽極が含まれる。この陽極は
図を見易くするため図７では省略してある。各列５０〜
５８のエミッタは相互結合され、しかも、各列ドライバ
１１０ａ〜ｅに接続されている。同様に、各行６０〜６
８のエクストラクション・グリッド４０〜４８が相互結
合され、しかも、各行ドライバ１１４ａ〜ｅに接続され
ている。列ドライバ１１０は、それぞれ、各サンプリン
グおよびパルス幅変調回路１２０ａ〜ｅにより駆動され
る。サンプリングおよびパルス幅変調回路１２０ａ〜ｅ
は、それぞれ、ＮＴＳＣ信号の帰線期間中に、適正なパ
ルス幅のパルスを各列ドライバ１１０に印加する。各サ
ンプリングおよびパルス幅変調回路１２０は、制御入力
端子１２２で制御信号を受信し、ビデオ入力端子１２４
で反転ＮＴＳＣ信号を受信し、列シーケンサ１３０から
の出力を受信する。列シーケンサ１３０は、５３．２μ
sec を列の個数で割った値の周期を有する方形波を出力
する慣用の発振器１３２により駆動される。次に説明す
るように、列シーケンサ１３０により、サンプリングお
よびパルス幅変調回路１２０はＮＴＳＣ信号を適正な時
点でサンプリングする。
【００２５】各行６０〜６８のエクストラクション・グ
リッド４０〜４８は相互結合してあり、しかも、各行ド
ライバ１４０に接続してある。これらの行ドライバ１４
０は行シーケンサ１５０からの各出力により駆動され、
この行シーケンサは行クロック発振器１５２からの行ク
ロックパルスにより駆動される。次に説明するように、
行シーケンサ１５０の目的は、各ＮＴＳＣ信号を受信し
処理した後に、各行６０〜６８を順番にイネーブルにす
ることにある。
リッド４０〜４８は相互結合してあり、しかも、各行ド
ライバ１４０に接続してある。これらの行ドライバ１４
０は行シーケンサ１５０からの各出力により駆動され、
この行シーケンサは行クロック発振器１５２からの行ク
ロックパルスにより駆動される。次に説明するように、
行シーケンサ１５０の目的は、各ＮＴＳＣ信号を受信し
処理した後に、各行６０〜６８を順番にイネーブルにす
ることにある。
【００２６】動作時には、行シーケンサ１５０は、ま
ず、第１行６０に対するドライバ１４０ａをイネーブル
にする。ついで、ドット・クロック１３２により、各シ
ーケンサ１３０は左側出力端子から右側出力端子に、順
次、サンプル・パルスを出力する。図７には、５つの列
シーケンサ出力しか示していないが、当然、実際には、
何百、何千個もの出力が、対応するサンプリングおよび
パルス幅変調回路１２０に印加されている。列シーケン
サ１３０のタイミングは、列シーケンサ１３０のタイミ
ングは列シーケンサ１３０からの出力数に無関係であ
り、ＮＴＳＣ信号のビデオ信号部の始点で、最左側出力
端子から、１つのサンプルパルスが生成され、ＮＴＳＣ
信号のビデオ信号部の終点で、最右側出力端子から、１
つのサンプルパルスが生成されるタイミングである。サ
ンプル・パルスは、列シーケンサ１３０のその他の出力
端子では、等しい時間間隔で生成されるのが好ましい。
よって、ＮＴＳＣ信号のビデオ信号部の終点では、順次
得られたサンプルが、それぞれ、各サンプリングおよび
パルス幅変調回路１２０ａ〜ｅにストアされる。
ず、第１行６０に対するドライバ１４０ａをイネーブル
にする。ついで、ドット・クロック１３２により、各シ
ーケンサ１３０は左側出力端子から右側出力端子に、順
次、サンプル・パルスを出力する。図７には、５つの列
シーケンサ出力しか示していないが、当然、実際には、
何百、何千個もの出力が、対応するサンプリングおよび
パルス幅変調回路１２０に印加されている。列シーケン
サ１３０のタイミングは、列シーケンサ１３０のタイミ
ングは列シーケンサ１３０からの出力数に無関係であ
り、ＮＴＳＣ信号のビデオ信号部の始点で、最左側出力
端子から、１つのサンプルパルスが生成され、ＮＴＳＣ
信号のビデオ信号部の終点で、最右側出力端子から、１
つのサンプルパルスが生成されるタイミングである。サ
ンプル・パルスは、列シーケンサ１３０のその他の出力
端子では、等しい時間間隔で生成されるのが好ましい。
よって、ＮＴＳＣ信号のビデオ信号部の終点では、順次
得られたサンプルが、それぞれ、各サンプリングおよび
パルス幅変調回路１２０ａ〜ｅにストアされる。
【００２７】全てのサンプルが得られた後に、ＮＴＳＣ
信号の水平帰線信号部が現われる。このことは、図６を
参照して既に説明した。この水平帰線信号の始点で、サ
ンプリングおよびパルス幅変調回路１２０ａ〜１２０ｅ
に全て共通する制御入力１２２により、サンプリングお
よびパルス幅変調回路１２０ａ〜１２０ｅは電圧をハイ
からローに遷移させる。この遷移生起時間は、反転ＮＴ
ＳＣ信号の振幅に比例する。図６を説明すると、反転Ｎ
ＴＳＣ信号が比較的小さい場合には、水平帰線期間の始
点の直後に、列Ａ５０でハイからローへの遷移が生起さ
れる。同様に、図６を参照して既に説明したように、反
転ビデオ入力信号が比較的大きい（比較的小さいＮＴＳ
Ｃサンプルに対応する）場合には、列Ｃ５４に対するサ
ンプリングおよびパルス幅変調回路１２０によるハイか
らローへの遷移が、水平帰線部分の終点付近で生起され
る。これらのハイからローへの遷移は各列ドライバ１１
０を介してＦＥＤ１０のエミッタに印加され、これらの
列ドライバは、次に詳細に説明するが、各サンプリング
およびパルス幅変調回路１２０からのハイからローへの
遷移に応答して、グランドへ比較的低いインピーダンス
のパスを提供する。列ドライバの各サンプリングおよび
パルス幅変調回路１２０からのローからハイへの遷移に
応答して、列ドライバ１１０はエミッタに比較的高い電
圧を比較的高いインピーダンスパスを介して印加する。
行Ａ６０に対する行ドライバ１４０ａにより、行Ａ６０
がハイにされている間に、列Ａ〜Ｅのエミッタがパルス
幅変調された後に、行クロック１５２は行シーケンサ１
５０をインクリメントして、出力を次の行ドライバ１４
０ｂに供給する。ついで、行Ｂ６２のエクストラクショ
ン・グリッドがハイにされ、行Ｂ６２に共通する列Ａ〜
Ｅのエミッタが、各列ドライバ１１０ａ〜ｅからのパル
スに応答して、電子を放出することができる。
信号の水平帰線信号部が現われる。このことは、図６を
参照して既に説明した。この水平帰線信号の始点で、サ
ンプリングおよびパルス幅変調回路１２０ａ〜１２０ｅ
に全て共通する制御入力１２２により、サンプリングお
よびパルス幅変調回路１２０ａ〜１２０ｅは電圧をハイ
からローに遷移させる。この遷移生起時間は、反転ＮＴ
ＳＣ信号の振幅に比例する。図６を説明すると、反転Ｎ
ＴＳＣ信号が比較的小さい場合には、水平帰線期間の始
点の直後に、列Ａ５０でハイからローへの遷移が生起さ
れる。同様に、図６を参照して既に説明したように、反
転ビデオ入力信号が比較的大きい（比較的小さいＮＴＳ
Ｃサンプルに対応する）場合には、列Ｃ５４に対するサ
ンプリングおよびパルス幅変調回路１２０によるハイか
らローへの遷移が、水平帰線部分の終点付近で生起され
る。これらのハイからローへの遷移は各列ドライバ１１
０を介してＦＥＤ１０のエミッタに印加され、これらの
列ドライバは、次に詳細に説明するが、各サンプリング
およびパルス幅変調回路１２０からのハイからローへの
遷移に応答して、グランドへ比較的低いインピーダンス
のパスを提供する。列ドライバの各サンプリングおよび
パルス幅変調回路１２０からのローからハイへの遷移に
応答して、列ドライバ１１０はエミッタに比較的高い電
圧を比較的高いインピーダンスパスを介して印加する。
行Ａ６０に対する行ドライバ１４０ａにより、行Ａ６０
がハイにされている間に、列Ａ〜Ｅのエミッタがパルス
幅変調された後に、行クロック１５２は行シーケンサ１
５０をインクリメントして、出力を次の行ドライバ１４
０ｂに供給する。ついで、行Ｂ６２のエクストラクショ
ン・グリッドがハイにされ、行Ｂ６２に共通する列Ａ〜
Ｅのエミッタが、各列ドライバ１１０ａ〜ｅからのパル
スに応答して、電子を放出することができる。
【００２８】図７の実施例で用いる列ドライバ１１０の
一例を図８に示す。列ドライバ１１０は、各サンプリン
グおよびパルス幅変調回路１２０からの入力を、ＮＭＯ
Ｓトランジスタ２１２のゲートと、インバータ２１４の
入力端子で受信する。インバータ２１４の出力は第２の
ＮＭＯＳトランジスタ２１６のゲートに印加される。よ
って、トランジスタ２１２、２１６はサンプリングおよ
びパルス幅変調回路１２０からの入力により交互にイネ
ーブルにされる。サンプリングおよびパルス幅変調回路
１２０からの入力がハイになると、トランジスタ２１２
がスイッチ・オンされ、トランジスタ２１６がスイッチ
・オフされる。他方、サンプリングおよびパルス幅変調
回路１２０からの入力がローになると、トランジスタ２
１２がスイッチ・オフされ、トランジスタ２１６がスイ
ッチ・オンされる。トランジスタ２１２、２１６のドレ
インはＰＭＯＳトランジスタ２２０、２２２をそれぞれ
介して、４０Ｖ電源に接続されている。既に説明したの
で、覚えていることと思うが、ＰＭＯＳトランジスタの
チャネルは比較的広くする必要があるので、エミッタお
よびエクストラクション・グリッドの電圧をスイッチン
グするため、ＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタを、共に、同一回路で用いるのは、一般的に、
避けるのが望ましい。しかし、列ドライバ１１０に用い
られるＰＭＯＳトランジスタ２２０、２２２は、本質的
に抵抗器として機能しているので、それらのチャネルは
比較的狭い。トランジスタ２２０、２２２のゲートは、
それぞれ、対向するスイッチング・トランジスタ２１
６、２１２のドレインに接続されている。よって、トラ
ンジスタ２１２がスイッチ・オンされると、ほぼグラン
ド電圧の信号がトランジスタ２２２のゲートに印加され
るので、トランジスタ２２２がターン・オンされ、トラ
ンジスタ２１６のドレインがハイにされる。他方、トラ
ンジスタ２１２がスイッチ・オフされると、トランジス
タ２１６がスイッチ・オンされ、トランジスタ２２０が
ターン・オンされ、トランジスタ２２２がターン・オフ
されるので、トランジスタ２１６のドレインがグランド
電圧にされる。トランジスタ２１６のドレインが、ＮＭ
ＯＳトランジスタ２２８を介して、各列のエミッタに接
続される。ＮＭＯＳトランジスタ２２８の目的は、出力
がローからハイへスイッチングされるとき、トランジス
タ２１６、２２０をエミッタの容量性負荷から隔離し
て、トランジスタ２２０を急速にスイッチ・オフするこ
とにある。トランジスタ２２８が存在しなければ、トラ
ンジスタ２１２がターン・オンされた後でも、この容量
性負荷により、トランジスタ２２０のゲートがローに保
持されるので、４０Ｖ電源が、同時にオンになるトラン
ジスタ２２０、２１２を介して、グランドに供給され
る。
一例を図８に示す。列ドライバ１１０は、各サンプリン
グおよびパルス幅変調回路１２０からの入力を、ＮＭＯ
Ｓトランジスタ２１２のゲートと、インバータ２１４の
入力端子で受信する。インバータ２１４の出力は第２の
ＮＭＯＳトランジスタ２１６のゲートに印加される。よ
って、トランジスタ２１２、２１６はサンプリングおよ
びパルス幅変調回路１２０からの入力により交互にイネ
ーブルにされる。サンプリングおよびパルス幅変調回路
１２０からの入力がハイになると、トランジスタ２１２
がスイッチ・オンされ、トランジスタ２１６がスイッチ
・オフされる。他方、サンプリングおよびパルス幅変調
回路１２０からの入力がローになると、トランジスタ２
１２がスイッチ・オフされ、トランジスタ２１６がスイ
ッチ・オンされる。トランジスタ２１２、２１６のドレ
インはＰＭＯＳトランジスタ２２０、２２２をそれぞれ
介して、４０Ｖ電源に接続されている。既に説明したの
で、覚えていることと思うが、ＰＭＯＳトランジスタの
チャネルは比較的広くする必要があるので、エミッタお
よびエクストラクション・グリッドの電圧をスイッチン
グするため、ＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタを、共に、同一回路で用いるのは、一般的に、
避けるのが望ましい。しかし、列ドライバ１１０に用い
られるＰＭＯＳトランジスタ２２０、２２２は、本質的
に抵抗器として機能しているので、それらのチャネルは
比較的狭い。トランジスタ２２０、２２２のゲートは、
それぞれ、対向するスイッチング・トランジスタ２１
６、２１２のドレインに接続されている。よって、トラ
ンジスタ２１２がスイッチ・オンされると、ほぼグラン
ド電圧の信号がトランジスタ２２２のゲートに印加され
るので、トランジスタ２２２がターン・オンされ、トラ
ンジスタ２１６のドレインがハイにされる。他方、トラ
ンジスタ２１２がスイッチ・オフされると、トランジス
タ２１６がスイッチ・オンされ、トランジスタ２２０が
ターン・オンされ、トランジスタ２２２がターン・オフ
されるので、トランジスタ２１６のドレインがグランド
電圧にされる。トランジスタ２１６のドレインが、ＮＭ
ＯＳトランジスタ２２８を介して、各列のエミッタに接
続される。ＮＭＯＳトランジスタ２２８の目的は、出力
がローからハイへスイッチングされるとき、トランジス
タ２１６、２２０をエミッタの容量性負荷から隔離し
て、トランジスタ２２０を急速にスイッチ・オフするこ
とにある。トランジスタ２２８が存在しなければ、トラ
ンジスタ２１２がターン・オンされた後でも、この容量
性負荷により、トランジスタ２２０のゲートがローに保
持されるので、４０Ｖ電源が、同時にオンになるトラン
ジスタ２２０、２１２を介して、グランドに供給され
る。
【００２９】動作時には、列ドライバ１１０への入力
は、ビデオ信号の全期間にハイになり、水平帰線信号の
最初の部分でハイになる。よって、ＮＴＳＣ信号のビデ
オ信号部の期間中は、トランジスタ２１２、２２２はオ
ンになり、トランジスタ２１６、２２０はオフになる。
ＮＴＳＣ信号のビデオ信号部の期間中は、トランジスタ
２１６のドレインの４０Ｖの出力が、トランジスタ２２
８のソースに印加され、ＮＭＯＳトランジスタ２２８が
４０Ｖでバイアスされているので、トランジスタ２２８
はターン・オフされる。エミッタがローにされると、列
ドライバ１１０への入力がローになるので、トランジス
タ２１２、２２２がターン・オフされ、トランジスタ２
１６、２２０がターン・オンされる。ついで、トランジ
スタ２１６のドレインがローになって、トランジスタ２
２８をターン・オンするので、列ドライバ１１０の出力
端子に接続されているエミッタを、比較的低いインピー
ダンスを介してローにする。列ドライバ１１０の入力が
ハイになると、トランジスタ２１６のゲートにローが印
加されるので、ＮＭＯＳトランジスタ２１６がターン・
オフされる。同時に、トランジスタ２１２のゲートに、
ハイが印加されるので、トランジスタ２１２がターン・
オンされ、従って、ＰＭＯＳトランジスタ２２２がター
ン・オンされ、その結果、４０ＶがＮＭＯＳトランジス
タ２２８のソースに印加される。ついで、ＮＭＯＳトラ
ンジスタ２２８がターン・オフされる。列ドライバ１１
０の入力がハイになると、直ちに、ＮＭＯＳトランジス
タ２２８のエミッタが、ＰＭＯＳトランジスタ２２０の
ゲートから隔離される。上述したように、ＮＭＯＳトラ
ンジスタ２２８が存在しなければ、ＰＭＯＳトランジス
タ２２０のゲートはエミッタ電圧が４０ボルトに戻るま
でのかなり長い期間の間、ローのままである。このよう
な状態では、ＰＭＯＳトランジスタ２２０はＮＭＯＳト
ランジスタ２１２がオンになるのと同時にオンになるの
で、電力を著しく消費する。よって、列ドライバ１１０
はこれらエミッタの電圧を急速に０Ｖにスイッチングし
て、これらエミッタの電圧を比較的にゆっくりと４０Ｖ
に戻すことができ、このローからハイへの遷移中は、ト
ランジスタ２１２、２１６、２２０、２２２をエミッタ
から隔離する。
は、ビデオ信号の全期間にハイになり、水平帰線信号の
最初の部分でハイになる。よって、ＮＴＳＣ信号のビデ
オ信号部の期間中は、トランジスタ２１２、２２２はオ
ンになり、トランジスタ２１６、２２０はオフになる。
ＮＴＳＣ信号のビデオ信号部の期間中は、トランジスタ
２１６のドレインの４０Ｖの出力が、トランジスタ２２
８のソースに印加され、ＮＭＯＳトランジスタ２２８が
４０Ｖでバイアスされているので、トランジスタ２２８
はターン・オフされる。エミッタがローにされると、列
ドライバ１１０への入力がローになるので、トランジス
タ２１２、２２２がターン・オフされ、トランジスタ２
１６、２２０がターン・オンされる。ついで、トランジ
スタ２１６のドレインがローになって、トランジスタ２
２８をターン・オンするので、列ドライバ１１０の出力
端子に接続されているエミッタを、比較的低いインピー
ダンスを介してローにする。列ドライバ１１０の入力が
ハイになると、トランジスタ２１６のゲートにローが印
加されるので、ＮＭＯＳトランジスタ２１６がターン・
オフされる。同時に、トランジスタ２１２のゲートに、
ハイが印加されるので、トランジスタ２１２がターン・
オンされ、従って、ＰＭＯＳトランジスタ２２２がター
ン・オンされ、その結果、４０ＶがＮＭＯＳトランジス
タ２２８のソースに印加される。ついで、ＮＭＯＳトラ
ンジスタ２２８がターン・オフされる。列ドライバ１１
０の入力がハイになると、直ちに、ＮＭＯＳトランジス
タ２２８のエミッタが、ＰＭＯＳトランジスタ２２０の
ゲートから隔離される。上述したように、ＮＭＯＳトラ
ンジスタ２２８が存在しなければ、ＰＭＯＳトランジス
タ２２０のゲートはエミッタ電圧が４０ボルトに戻るま
でのかなり長い期間の間、ローのままである。このよう
な状態では、ＰＭＯＳトランジスタ２２０はＮＭＯＳト
ランジスタ２１２がオンになるのと同時にオンになるの
で、電力を著しく消費する。よって、列ドライバ１１０
はこれらエミッタの電圧を急速に０Ｖにスイッチングし
て、これらエミッタの電圧を比較的にゆっくりと４０Ｖ
に戻すことができ、このローからハイへの遷移中は、ト
ランジスタ２１２、２１６、２２０、２２２をエミッタ
から隔離する。
【００３０】図９に示す行ドライバ１４０は、図８に示
す列ドライバ１１０と実質的に同様に動作する。ただ
し、行ドライバ１４０は出力電圧が４０Ｖでクランプさ
れ、４０Ｖと８０Ｖの間でスイッチングが行われる。行
ドライバ１４０の入力がハイになると、ＮＭＯＳトラン
ジスタ２４０がターン・オンされ、行ドライバ１４０の
入力がインバータ２４４により反転されるので、ＰＭＯ
Ｓトランジスタ２４２はターン・オフされる。ＮＭＯＳ
トランジスタ２４０がターン・オンされると、ＰＭＯＳ
トランジスタ２５０のソース電圧が、ゲート・バイアス
電圧である４０Ｖに達するまで、電流がＰＭＯＳトラン
ジスタ２５０を介して流れ込む。ＰＭＯＳトランジスタ
２５０のソースの４０Ｖが、ＰＭＯＳトランジスタ２５
２のゲートに印加されるので、トランジスタ２５２がタ
ーン・オンされる。そして、ＮＭＯＳトランジスタ２５
４のゲートに、８０Ｖのバイアス電圧がかけてあるの
で、トランジスタ２５２のドレインが８０Ｖまで上昇す
ると、ＮＭＯＳトランジスタ２５４がターン・オンされ
る。ＰＭＯＳトランジスタ２５２のインピーダンスは比
較的高いので、行ドライバ１４０の出力端子の電圧は比
較的にゆっくりと上昇して８０Ｖになる。ＰＭＯＳトラ
ンジスタ２５２のドレインの８０Ｖの電圧により、ＰＭ
ＯＳトランジスタ２６０がターン・オフされる。ＰＭＯ
Ｓトランジスタ２６２のゲートに４０Ｖの電圧が印加さ
れているので、この時点で、ＰＭＯＳトランジスタ２６
２がターン・オンされるが、上述したように、ＰＭＯＳ
トランジスタ２６２を通って電流が流れず、ＮＭＯＳト
ランジスタ２４２がターン・オフされる。入力信号がロ
ーになると、ＮＭＯＳトランジスタ２４０がターン・オ
フされ、ＮＭＯＳトランジスタ２４２がターン・オンさ
れる。ＮＭＯＳトランジスタ２４０がターン・オフする
と、ＰＭＯＳトランジスタ２５０を介してＮＭＯＳトラ
ンジスタ２４０に、電流が引き込まれなくなる。同時
に、ＮＭＯＳトランジスタ２４２がターン・オンされる
と、ＰＭＯＳトランジスタ２６２を介してＮＭＯＳトラ
ンジスタ２４２に電流が引き込まれるので、ＰＭＯＳト
ランジスタ２６２のソース電圧が降下する。
す列ドライバ１１０と実質的に同様に動作する。ただ
し、行ドライバ１４０は出力電圧が４０Ｖでクランプさ
れ、４０Ｖと８０Ｖの間でスイッチングが行われる。行
ドライバ１４０の入力がハイになると、ＮＭＯＳトラン
ジスタ２４０がターン・オンされ、行ドライバ１４０の
入力がインバータ２４４により反転されるので、ＰＭＯ
Ｓトランジスタ２４２はターン・オフされる。ＮＭＯＳ
トランジスタ２４０がターン・オンされると、ＰＭＯＳ
トランジスタ２５０のソース電圧が、ゲート・バイアス
電圧である４０Ｖに達するまで、電流がＰＭＯＳトラン
ジスタ２５０を介して流れ込む。ＰＭＯＳトランジスタ
２５０のソースの４０Ｖが、ＰＭＯＳトランジスタ２５
２のゲートに印加されるので、トランジスタ２５２がタ
ーン・オンされる。そして、ＮＭＯＳトランジスタ２５
４のゲートに、８０Ｖのバイアス電圧がかけてあるの
で、トランジスタ２５２のドレインが８０Ｖまで上昇す
ると、ＮＭＯＳトランジスタ２５４がターン・オンされ
る。ＰＭＯＳトランジスタ２５２のインピーダンスは比
較的高いので、行ドライバ１４０の出力端子の電圧は比
較的にゆっくりと上昇して８０Ｖになる。ＰＭＯＳトラ
ンジスタ２５２のドレインの８０Ｖの電圧により、ＰＭ
ＯＳトランジスタ２６０がターン・オフされる。ＰＭＯ
Ｓトランジスタ２６２のゲートに４０Ｖの電圧が印加さ
れているので、この時点で、ＰＭＯＳトランジスタ２６
２がターン・オンされるが、上述したように、ＰＭＯＳ
トランジスタ２６２を通って電流が流れず、ＮＭＯＳト
ランジスタ２４２がターン・オフされる。入力信号がロ
ーになると、ＮＭＯＳトランジスタ２４０がターン・オ
フされ、ＮＭＯＳトランジスタ２４２がターン・オンさ
れる。ＮＭＯＳトランジスタ２４０がターン・オフする
と、ＰＭＯＳトランジスタ２５０を介してＮＭＯＳトラ
ンジスタ２４０に、電流が引き込まれなくなる。同時
に、ＮＭＯＳトランジスタ２４２がターン・オンされる
と、ＰＭＯＳトランジスタ２６２を介してＮＭＯＳトラ
ンジスタ２４２に電流が引き込まれるので、ＰＭＯＳト
ランジスタ２６２のソース電圧が降下する。
【００３１】ＰＭＯＳトランジスタ２６２のソース電圧
が降下すると、ＰＭＯＳトランジスタ２６０がターン・
オンされるので、ＰＭＯＳトランジスタ２５２のゲート
が８０Ｖまで上昇する。そして、ＰＭＯＳトランジスタ
２５２がターン・オフする。その結果、ＰＭＯＳトラン
ジスタ２６２およびＮＭＯＳトランジスタ２４２は、８
０Ｖの電源からグランドへ、直接、パスを提供しなくな
る。電流がＰＭＯＳトランジスタ２６２およびＮＭＯＳ
トランジスタ２４２を介して引き込まれるので、ＰＭＯ
Ｓトランジスタ２６２のソース電圧が約４０Ｖに達する
まで、ＰＭＯＳトランジスタ２６２のソース電圧は引き
続き降下する。そして、ＰＭＯＳトランジスタ２６２の
ゲートに４０Ｖのバイアス電圧がかけてあるので、ＰＭ
ＯＳトランジスタ２６２はターン・オフし始める。ＰＭ
ＯＳトランジスタ２６２とＮＭＯＳトランジスタ２４２
のインピーダンスは、比較的低いので、行ドライバ１４
０の出力端子の電圧が急速に４０Ｖに降下する。
が降下すると、ＰＭＯＳトランジスタ２６０がターン・
オンされるので、ＰＭＯＳトランジスタ２５２のゲート
が８０Ｖまで上昇する。そして、ＰＭＯＳトランジスタ
２５２がターン・オフする。その結果、ＰＭＯＳトラン
ジスタ２６２およびＮＭＯＳトランジスタ２４２は、８
０Ｖの電源からグランドへ、直接、パスを提供しなくな
る。電流がＰＭＯＳトランジスタ２６２およびＮＭＯＳ
トランジスタ２４２を介して引き込まれるので、ＰＭＯ
Ｓトランジスタ２６２のソース電圧が約４０Ｖに達する
まで、ＰＭＯＳトランジスタ２６２のソース電圧は引き
続き降下する。そして、ＰＭＯＳトランジスタ２６２の
ゲートに４０Ｖのバイアス電圧がかけてあるので、ＰＭ
ＯＳトランジスタ２６２はターン・オフし始める。ＰＭ
ＯＳトランジスタ２６２とＮＭＯＳトランジスタ２４２
のインピーダンスは、比較的低いので、行ドライバ１４
０の出力端子の電圧が急速に４０Ｖに降下する。
【００３２】行ドライバ１４０の出力ＮＭＯＳトランジ
スタ２５４は、図８の列ドライバ１１０の場合のよう
に、行ドライバ１４０の出力端子が８０Ｖに戻るとき、
ＰＭＯＳトランジスタ２６０のゲートを、行ドライバ１
４０の出力端子から隔離する。これは、トランジスタ２
４０、２５０がターン・オンされたとき、ＰＭＯＳトラ
ンジスタ２６０が依然オンになっているのを防ぐためで
ある。よって、行ドライバ１４０は、入力がローになる
と急速に４０Ｖに降下し、入力がハイになるとゆっくり
と８０Ｖに上昇する出力を供給し、出力が４０Ｖから８
０Ｖへ遷移中に、行ドライバ１４０の出力端子を、トラ
ンジスタ２４０、２４２、２５０、２５２、２６０、２
６２から隔離する。
スタ２５４は、図８の列ドライバ１１０の場合のよう
に、行ドライバ１４０の出力端子が８０Ｖに戻るとき、
ＰＭＯＳトランジスタ２６０のゲートを、行ドライバ１
４０の出力端子から隔離する。これは、トランジスタ２
４０、２５０がターン・オンされたとき、ＰＭＯＳトラ
ンジスタ２６０が依然オンになっているのを防ぐためで
ある。よって、行ドライバ１４０は、入力がローになる
と急速に４０Ｖに降下し、入力がハイになるとゆっくり
と８０Ｖに上昇する出力を供給し、出力が４０Ｖから８
０Ｖへ遷移中に、行ドライバ１４０の出力端子を、トラ
ンジスタ２４０、２４２、２５０、２５２、２６０、２
６２から隔離する。
【００３３】図１０は図７のサンプリングおよびパルス
幅変調回路１２０をより詳細に示す。反転ビデオ信号１
２４がＮＭＯＳトランジスタ２６０を介してコンデンサ
２６２に印加されると、ＮＭＯＳトランジスタ２６０が
適正な時点でクローズ(close) されたとき、入力信号１
２４の電圧がコンデンサ２６２により記憶される。よっ
て、コンデンサ２６２は電界放出ディスプレイ上の列の
位置に対応する時点で、ビデオ信号のサンプルをストア
する。図７の説明から思い出されることであるが、ＮＭ
ＯＳトランジスタ２６０のゲートに印加されるスイッチ
ング信号は、列シーケンサ１３０により生成される。
幅変調回路１２０をより詳細に示す。反転ビデオ信号１
２４がＮＭＯＳトランジスタ２６０を介してコンデンサ
２６２に印加されると、ＮＭＯＳトランジスタ２６０が
適正な時点でクローズ(close) されたとき、入力信号１
２４の電圧がコンデンサ２６２により記憶される。よっ
て、コンデンサ２６２は電界放出ディスプレイ上の列の
位置に対応する時点で、ビデオ信号のサンプルをストア
する。図７の説明から思い出されることであるが、ＮＭ
ＯＳトランジスタ２６０のゲートに印加されるスイッチ
ング信号は、列シーケンサ１３０により生成される。
【００３４】水平帰線信号の始点で、制御信号１２２が
ＮＭＯＳトランジスタ２７０のゲートに印加されると、
慣用の電流シンク２７２は、コンデンサ２６２から電流
を引き込む。ＮＭＯＳトランジスタ２７０をターン・オ
ンする制御信号１２２は、インバータ２７４により反転
され、ＯＲゲート２７６の１つの入力端子に印加され
る。よって、ＯＲゲート２７６は制御信号１２２により
イネーブルにされる。しかし、インバータ２７４の出力
がローになると、ＯＲゲート２７６の出力は、コンデン
サ２６２間に電圧があるので、直ちに、ローにはならな
い。コンデンサ２６２間の電圧は、水平帰線信号の始点
からある時間が経過すると、ＯＲゲート２７６のスイッ
チング電圧まで降下する。そして、ＯＲゲート２７６の
出力がローになる。ＯＲゲート２７６の出力がハイから
ローへ遷移するのにかかる時間は、コンデンサ２６２の
電圧に比例する。コンデンサ２６２にストアされる電圧
が比較的に大きい場合は、ＯＲゲート２７６のスイッチ
ング電圧に達するまでの長い期間の間、電流シンク２７
２はコンデンサ２６２から電流を引くことができる。逆
に、コンデンサ２６２にストアされた電圧が低いと、Ｏ
Ｒゲート２７６に印加される電圧は、より急速にスイッ
チング電圧に達する。入力信号１２４は図６に示すよう
に反転ビデオ信号であるので、図６に示すように、遅延
は、ビデオ信号が大きいほど小さく、ビデオ信号が小さ
いほど大きい。よって、サンプリングおよびパルス幅変
調回路１２０により、ＮＴＳＣ信号のビデオ信号部が適
正な時点でサンプリングされ、反転ビデオ信号のサンプ
ルの振幅に比例するパルス幅を有するＮＴＳＣ信号の水
平帰線信号部の期間中に、得られたサンプルが正のパル
スに変換される。
ＮＭＯＳトランジスタ２７０のゲートに印加されると、
慣用の電流シンク２７２は、コンデンサ２６２から電流
を引き込む。ＮＭＯＳトランジスタ２７０をターン・オ
ンする制御信号１２２は、インバータ２７４により反転
され、ＯＲゲート２７６の１つの入力端子に印加され
る。よって、ＯＲゲート２７６は制御信号１２２により
イネーブルにされる。しかし、インバータ２７４の出力
がローになると、ＯＲゲート２７６の出力は、コンデン
サ２６２間に電圧があるので、直ちに、ローにはならな
い。コンデンサ２６２間の電圧は、水平帰線信号の始点
からある時間が経過すると、ＯＲゲート２７６のスイッ
チング電圧まで降下する。そして、ＯＲゲート２７６の
出力がローになる。ＯＲゲート２７６の出力がハイから
ローへ遷移するのにかかる時間は、コンデンサ２６２の
電圧に比例する。コンデンサ２６２にストアされる電圧
が比較的に大きい場合は、ＯＲゲート２７６のスイッチ
ング電圧に達するまでの長い期間の間、電流シンク２７
２はコンデンサ２６２から電流を引くことができる。逆
に、コンデンサ２６２にストアされた電圧が低いと、Ｏ
Ｒゲート２７６に印加される電圧は、より急速にスイッ
チング電圧に達する。入力信号１２４は図６に示すよう
に反転ビデオ信号であるので、図６に示すように、遅延
は、ビデオ信号が大きいほど小さく、ビデオ信号が小さ
いほど大きい。よって、サンプリングおよびパルス幅変
調回路１２０により、ＮＴＳＣ信号のビデオ信号部が適
正な時点でサンプリングされ、反転ビデオ信号のサンプ
ルの振幅に比例するパルス幅を有するＮＴＳＣ信号の水
平帰線信号部の期間中に、得られたサンプルが正のパル
スに変換される。
【００３５】図１１はＦＥＤの他の実施例を示す。本実
施例は実質的に図７の実施例と同一であり、構成要素は
ほとんど同一である。よって、これら構成要素の重複説
明は省略する。図１１の実施例が図７の実施例と異なる
ところは、マルチプレクサ２８０により、ドット・クロ
ック１３０からの信号が個々のサンプリングおよびパル
ス幅変調回路１２０に入力される点である。サンプリン
グおよびパルス幅変調回路１２０の出力は各列ドライバ
１１０に印加される。上述したマルチプレクサ１８０に
接続された列ドライバ１１０は、列ドライバ１１０の出
力を１行おきにエミッタに印加する。その結果、ＮＴＳ
Ｃ信号の水平帰線信号部より長い継続時間の間、エミッ
タが電子を放出するように、エミッタおよびエクストラ
クション・グリッドを駆動することができる。より具体
的に言うと、例えば、列ドライバ１１０ａにより駆動さ
れたエミッタと、行ドライバ１４０ａにより駆動された
行Ａ６０のエクストラクション・グリッドは、当該行６
０に対応する水平帰線信号の期間中だけでなく、次の行
６２に対するＮＴＳＣ信号が受信されている期間中に、
電子を放出することができる。この１行おきにＮＴＳＣ
信号をこのようにインタリービングさせると、エミッタ
に電子を放出させる時間が大幅に増加する。
施例は実質的に図７の実施例と同一であり、構成要素は
ほとんど同一である。よって、これら構成要素の重複説
明は省略する。図１１の実施例が図７の実施例と異なる
ところは、マルチプレクサ２８０により、ドット・クロ
ック１３０からの信号が個々のサンプリングおよびパル
ス幅変調回路１２０に入力される点である。サンプリン
グおよびパルス幅変調回路１２０の出力は各列ドライバ
１１０に印加される。上述したマルチプレクサ１８０に
接続された列ドライバ１１０は、列ドライバ１１０の出
力を１行おきにエミッタに印加する。その結果、ＮＴＳ
Ｃ信号の水平帰線信号部より長い継続時間の間、エミッ
タが電子を放出するように、エミッタおよびエクストラ
クション・グリッドを駆動することができる。より具体
的に言うと、例えば、列ドライバ１１０ａにより駆動さ
れたエミッタと、行ドライバ１４０ａにより駆動された
行Ａ６０のエクストラクション・グリッドは、当該行６
０に対応する水平帰線信号の期間中だけでなく、次の行
６２に対するＮＴＳＣ信号が受信されている期間中に、
電子を放出することができる。この１行おきにＮＴＳＣ
信号をこのようにインタリービングさせると、エミッタ
に電子を放出させる時間が大幅に増加する。
【００３６】既に図６を参照して説明したが、本発明の
実施例では、ある列のエミッタの電圧をローに保持した
状態で、ある行のエクストラクション・グリッドを水平
帰線期間の始点で急速にハイにすることができるため、
エミッタは電子を放出する。図１２に示すように、水平
帰線信号の始点から、（所望の発光強度に依存する）予
め定めた時間が経過した後に、当該列のエミッタを急速
にハイにして、電子の放出を終了させることができる。
このように動作させるには、図８に示す列ドライバと、
図９に示す行ドライバを変更する必要がある。このこと
は、当業者にとって明らかである。しかし、基本的な構
成は同一である。図１２に示すように、水平帰線信号が
終了した後、ある行のエクストラクション・グリッドの
電圧と、ある列のエミッタの電圧は、徐々に、比較的低
い電圧に戻ることになる。ある列のエミッタが図７およ
び図１１に示すシステムでパルス幅変調されるのと同様
の方法で、ある行のエクストラクション・グリッドがパ
ルス幅変調されるように、本システムを変更することが
できることは、勿論である。同様に、各行のエクストラ
クション・グリッドを図７および図１１に示す例でスイ
ッチングしたのと同様の方法で、各列のエミッタ電圧
を、水平帰線信号の始点または終点で、スイッチングす
ることができる。よって、当業者にとって当然のことで
あるが、本発明の具体例は単に説明するためであり、本
発明の精神および範囲から逸脱しないかぎり、種々の修
正を行うことができる。
実施例では、ある列のエミッタの電圧をローに保持した
状態で、ある行のエクストラクション・グリッドを水平
帰線期間の始点で急速にハイにすることができるため、
エミッタは電子を放出する。図１２に示すように、水平
帰線信号の始点から、（所望の発光強度に依存する）予
め定めた時間が経過した後に、当該列のエミッタを急速
にハイにして、電子の放出を終了させることができる。
このように動作させるには、図８に示す列ドライバと、
図９に示す行ドライバを変更する必要がある。このこと
は、当業者にとって明らかである。しかし、基本的な構
成は同一である。図１２に示すように、水平帰線信号が
終了した後、ある行のエクストラクション・グリッドの
電圧と、ある列のエミッタの電圧は、徐々に、比較的低
い電圧に戻ることになる。ある列のエミッタが図７およ
び図１１に示すシステムでパルス幅変調されるのと同様
の方法で、ある行のエクストラクション・グリッドがパ
ルス幅変調されるように、本システムを変更することが
できることは、勿論である。同様に、各行のエクストラ
クション・グリッドを図７および図１１に示す例でスイ
ッチングしたのと同様の方法で、各列のエミッタ電圧
を、水平帰線信号の始点または終点で、スイッチングす
ることができる。よって、当業者にとって当然のことで
あるが、本発明の具体例は単に説明するためであり、本
発明の精神および範囲から逸脱しないかぎり、種々の修
正を行うことができる。
【図１】典型的なＦＥＤの模式図である。
【図２】ＦＥＤをグレー・スケール変調を行なうための
既存の方法を示すブロック図である。
既存の方法を示すブロック図である。
【図３】ＡおよびＢは慣用のＦＥＤのエミッタおよびエ
クストラクション・グリッドの電圧をスイッチングする
従来技術の方法を説明するための模式図および波形図で
ある。
クストラクション・グリッドの電圧をスイッチングする
従来技術の方法を説明するための模式図および波形図で
ある。
【図４】ＡおよびＢは慣用のＦＥＤのエミッタおよびエ
クストラクション・グリッドの電圧をスイッチングする
他の方法を説明するための模式図および波形図である。
クストラクション・グリッドの電圧をスイッチングする
他の方法を説明するための模式図および波形図である。
【図５】慣用のＦＥＤのエミッタおよび放出グリッドの
電圧をスイッチングするさらに他の方法を説明するため
の模式図である。
電圧をスイッチングするさらに他の方法を説明するため
の模式図である。
【図６】ＦＥＤをグレー・スケール変調を行なうための
本発明の技術の実施例を例示する波形図である。
本発明の技術の実施例を例示する波形図である。
【図７】ＦＥＤをグレー・スケール変調を行なうための
本発明の実施例を示す模式図である。
本発明の実施例を示す模式図である。
【図８】図７の実施例に用いられる列ドライバの模式図
である。
である。
【図９】図７の実施例に用いられる行ドライバの模式図
である。
である。
【図１０】図７の実施例に用いられるサンプリングおよ
びパルス幅変調回路を示す模式図である。
びパルス幅変調回路を示す模式図である。
【図１１】ＦＥＤをグレー・スケール変調を行なうため
の本発明のさらに他の実施例を示す図である。
の本発明のさらに他の実施例を示す図である。
【図１２】ＦＥＤをグレー・スケール変調を行なう本発
明によるまた他の方法を示す波形図である。
明によるまた他の方法を示す波形図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596149028 8000 Ｓｏｕｔｈ Ｆｅｄｅｒａｌ Ｗａ ｙ Ｐ．Ｏ．Ｂｏｘ ６ Ｂｏｉｓｅ， Ｉｄａｈｏ 83707−0006 Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
Claims (14)
- 【請求項１】 複数個の行入力端子と複数個の列入力端
子とを有するとともに、複数個の局在化されたディスプ
レイ領域を有するマトリクス・ディスプレイであって、
行と列とのオーバラップにより定義される前記マトリク
ス・ディスプレイのディスプレイ領域が、選択された列
入力端子と選択された行入力端子との間の電圧差により
イネーブルにされるマトリクス・ディスプレイに対し
て、グレイスケール変調を該マトリクス・ディスプレイ
の各行に対するビデオ信号に基づいて行なうシステムに
おいて、 前記ビデオ信号を受信し、受信されたビデオ信号をサン
プリングして、各サンプル・タイムで前記ビデオ信号の
振幅に対応する複数個のサンプルを得るサンプリング回
路と、 各列の全てのエミッタに接続した複数個のパルス幅変調
器であって、前記マトリクス・ディスプレイの前記列の
当該位置に対応するサンプル・タイムを有する、前記サ
ンプリング回路からのサンプルを受信し、受信されたサ
ンプルの振幅に対応する継続時間を有するパルス幅信号
を生成する複数個のパルス幅変調器と、 該各パルス幅変調器に接続した入力端子を有し、前記デ
ィスプレイの各列入力端子に接続した出力端子とを有す
る複数個の列ドライバと、 前記各行入力端子に接続した出力端子を有する複数個の
行ドライバと、 前記列ドライバと前記行ドライバに接続した制御回路で
あって、前記ビデオ信号の各サンプルに対して、前記列
ドライバのうちの対応する１つの列ドライバをイネーブ
ルにし、前記ビデオ信号に対して、前記行ドライバのう
ちの対応する１つの行ドライバをイネーブルにする制御
回路であり、前記列ドライバと前記行ドライバは、前記
パルス幅信号の継続時間に対応する継続時間を有する期
間中に、前記各列入力端子と１つの前記行入力端子との
間の前記電圧差を印加するためにイネーブルされ、前記
行のディスプレイ領域のうちのイネーブルにされたディ
スプレイ領域が、前記期間中に、個々のサンプルの振幅
に対応する制御回路とを具えたことを特徴とするシステ
ム。 - 【請求項２】 請求項１において、前記列ドライバは、
それぞれ、クローズされたとき、前記列ドライバに接続
されている前記列入力端子を、比較的低いインピーダン
スを介して、第１の比較的低い電圧に接続し、オープン
されたとき、前記列ドライバに接続されている前記列入
力端子を、比較的高いインピーダンスを介して、第１の
比較的高い電圧に接続する列スイッチング回路を具え、 前記行ドライバは、それぞれ、クローズされたとき、前
記行ドライバに接続されている前記行入力端子を、比較
的低いインピーダンスを介して、第２の比較的低い電圧
に接続し、オープンされたとき、前記行ドライバに接続
されている前記行入力端子を、比較的高いインピーダン
スを介して、第２の比較的高い電圧に接続する行スイッ
チング回路を具え、 前記制御回路は、前記列スイッチング回路および前記行
スイッチング回路を、前記ビデオ信号の終了後にクロー
ズし、前記列スイッチング回路および前記行スイッチン
グ回路を、前記ビデオ信号の期間中はオープンして、前
記列入力端子および行入力端子の電圧を、前記ビデオ信
号の終了後に比較的高速でスイッチングし、前記ビデオ
信号の期間中は比較的低速でスイッチングすることを特
徴とするシステム。 - 【請求項３】 請求項１において、前記列ドライバは、
それぞれ、クローズされたとき、前記列ドライバに接続
されている前記列入力端子を、比較的低いインピーダン
スを介して、第１の比較的高い電圧に接続し、オープン
されたとき、前記列ドライバに接続されている前記列入
力端子を、比較的高いインピーダンスを介して、第１の
比較的低い電圧に接続する列スイッチング回路を具え、 前記行ドライバは、それぞれ、クローズされたとき、前
記行ドライバに接続されている前記行入力端子を、比較
的低いインピーダンスを介して、第２の比較的高い電圧
に接続し、オープンされたとき、前記行ドライバに接続
されている前記行入力端子を、比較的高いインピーダン
スを介して、第２の比較的低い電圧に接続する行スイッ
チング回路を具え、 前記制御回路は、前記列スイッチング回路および前記行
スイッチング回路を前記ビデオ信号の終了後にクローズ
し、前記列スイッチング回路および前記行スイッチング
回路を前記ビデオ信号の期間中はオープンして、前記エ
ミッタおよびエクストラクション・グリッドの電圧が、
前記ビデオ信号の終了後に比較的高速でスイッチングさ
れ、前記ビデオ信号の期間中は比較的低速でスイッチン
グされることを特徴とするシステム。 - 【請求項４】 請求項１において、前記サンプリング回
路は、 前記各列入力端子に対応させて複数個の各出力端子を有
し、前記ビデオ信号の終了後に連続的にサンプル・トリ
ガ・パルスを各出力端子で生成する列シーケンサであ
り、１組のトリガ・サンプル・パルスが各ビデオ信号に
対して生成されるように、前記ビデオ信号と同期して動
作する列シーケンサと、 前記ビデオ信号を受信し、前記列入力端子のうちの１つ
の列入力端子に対応するとともに、対応する列シーケン
サ出力端子に接続されており、前記シーケンサからトリ
ガ・サンプル・パルスを受信すると同時に、前記ビデオ
信号のサンプルをストアする複数個のサンプリングおよ
びホールド回路とを具えたことを特徴とするシステム。 - 【請求項５】 請求項４において、前記列シーケンサを
制御して、交互ビデオ信号の期間中に、サンプル・トリ
ガ・パルスを出力端子で１つおきに発生させて、交互ビ
デオ信号が前記各サンプリングおよびホールド回路によ
りサンプリングされるようにするインタリービング制御
装置であって、前記パルス幅変調器を制御して、時間的
に、後続のビデオ信号を超えるパルス幅信号を発生させ
るインタリービング制御装置をさらに含むことを特徴と
するシステム。 - 【請求項６】 請求項４において、前記サンプル・ホー
ルド回路にそれぞれストアされる前記サンプルは、コン
デンサに電圧としてストアされ、 前記パルス幅変調回路は、それぞれ、 電流源と、 該電流源を制御信号に応答して前記コンデンサに接続
し、該コンデンサから予め定めた速度で電流を流すスイ
ッチと、 前記コンデンサおよび前記制御信号に接続された比較器
であって、前記制御信号によりイネーブルにされ、前記
コンデンサの電圧が予め定めた値に達したとき、前記パ
ルス幅信号を比較器の出力端子から発生させるととも
に、前記制御信号により、ディスエーブルにされるとと
もに、前記パルス幅信号を終了させることにより、前記
パルス幅信号の継続時間が前記サンプルの大きさに比例
する比較器とを具えたことを特徴とするシステム。 - 【請求項７】 請求項１において、前記サンプリング回
路を制御して、交互ビデオ信号をサンプリングさせ、し
かも、後続のビデオ信号を時間的に超える期間の間、交
互列入力に対して、前記パルス幅変調器をイネーブルに
するインタリービング制御装置をさらに含むことを特徴
とするシステム。 - 【請求項８】 請求項１において、前記マトリクス・デ
ィスプレイは、 陽極と、 複数個の行および複数個の列をアレイ状に配置した複数
個のエミッタと、 該エミッタにそれぞれ隣接して配置したエクストラクシ
ョン・グリッドであって、前記エミッタと各エクストラ
クション・グリッドとの間の電圧差の関数として前記エ
ミッタから前記陽極への電子の流れを制御するエクスト
ラクション・グリッドとを有する電界放出ディスプレイ
を具え、 各列の全てのエミッタは相互結合されるとともに、各列
入力端子に接続され、 各行の全てのエクストラクション・グリッドは相互結合
されるとともに、各行入力端子に接続されることを特徴
とするシステム。 - 【請求項９】 請求項１において、前記ビデオ信号は、
該ビデオ信号に続く水平帰線信号を有するＮＴＳＣ信号
の一部であり、 前記制御回路は、前記列ドライバおよび行ドライバを前
記ＮＴＳＣ信号の水平帰線信号の期間中にイネーブルに
することを特徴とするシステム。 - 【請求項１０】 複数個の行入力端子と複数個の列入力
端子とを有するとともに、複数個の局在化されたディス
プレイ領域を有するマトリクス・ディスプレイであっ
て、行と列とのオーバラップにより定義される前記マト
リクス・ディスプレイのディスプレイ領域が、選択され
た列入力端子と選択された行入力端子との間の電圧差に
よりイネーブルにされるマトリクス・ディスプレイに対
して、グレイスケール変調を該マトリクス・ディスプレ
イの各行に対するビデオ信号に基づいて行なう方法にお
いて、 （ａ）前記ビデオ信号をサンプリングし、各サンプル・
タイムでの前記ビデオ信号の振幅に対応する複数のサン
プルであって、１つの列の前記ディスプレイ領域の各位
置に対応する複数個のサンプルを得るステップと、 （ｂ）前記各サンプルを対応するパルス幅に変換するス
テップと、 （ｃ）前記ビデオ信号の期間中に、各サンプルに対応す
るパルス幅を有する電圧で、前記各列入力端子と１つの
行入力端子との間の差電圧を変調するステップと、 （ｄ）ステップ（ａ）〜（ｃ）を前記ディスプレイの各
行に対して繰り返すステップとを具えたことを特徴とす
る方法。 - 【請求項１１】 請求項１０において、前記各列入力端
子と１つの行入力端子との間の差電圧は、 前記行入力端子の電圧を前記ビデオ信号の終了後に比較
的高い電圧に維持するステップと、 前記列入力端子の電圧を前記ビデオ信号終了後に比較的
高い電圧に維持し、ついで、前記列入力端子の電圧を前
記ビデオ信号終了後の第１の予め定めた時間で、比較的
低い電圧にすることにより、前記ディスプレイ領域の１
つをイネーブルにするステップと、 前記第１の予め定めた時間と第２の予め定めた時間との
間の期間の継続時間が、前記パルス幅の継続時間の関数
である前記ビデオ信号終了後の第２の予め定めた時間
で、前記行入力端子の電圧を比較的低い電圧にすること
により、前記ディスプレイ領域をディスエーブルにする
ステップと、 前記列入力端子および行入力端子の電圧をそれぞれ後続
のビデオ信号の期間中に比較的高い電圧に戻すステップ
であって、前記列入力端子と前記行入力端子との間の差
電圧を、前記ディスプレイ領域が前記ビデオ信号の期間
中に実質的にイネーブルにされないだけ小さくするステ
ップとにより変調されることを特徴とする方法。 - 【請求項１２】 請求項１０において、前記各列入力端
子と１つの行入力端子との間の差電圧は、 前記行入力端子の電圧を前記ビデオ信号終了後の第１の
予め定めた時間で比較的高い電圧にするステップと、 前記列の電圧を前記ビデオ信号終了後に比較的低い電圧
に維持することにより、ディスプレイ領域を前記第１の
予め定めた時間後にイネーブルにし、ついで、前記第１
の予め定めた時間と第２の予め定めた時間との間の期間
の継続時間が、前記パルス幅の関数である前記ビデオ信
号終了後の第２の予め定めた時間で、前記列の電圧を比
較的高い電圧にすることにより、前記ディスプレイ領域
をディスエーブルにするステップと、 前記列入力端子および行入力端子の電圧をそれぞれ後続
のビデオ信号の期間中にそれぞれ比較的低い電圧に戻す
ステップであって、前記列入力端子と前記行入力端子の
間の差電圧を、ディスプレイ領域が前記ビデオ信号の期
間中に実質的にイネーブルにされないだけ小さくするス
テップとにより変調されることを特徴とする方法。 - 【請求項１３】 請求項１０において、前記ビデオ信号
をサンプリングするステップは、交互ビデオ信号をサン
プリングして、１列おきにディスプレイ領域の各位置に
対応する複数個のサンプルを獲得するステップをさらに
含み、 前記各列入力端子と１つの行入力端子との間の差電圧を
変調するステップは、時間的に、後続のビデオ信号を超
える期間中に、前記差電圧を１列おきに変調するステッ
プを含むことを特徴とする方法。 - 【請求項１４】 請求項１０において、前記ビデオ信号
は、該ビデオ信号に続く水平帰線信号を有するＮＴＳＣ
信号の一部であり、 前記差電圧は前記ＮＴＳＣ信号のうちの前記水平帰線信
号の期間中に変調されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/539,670 US5767823A (en) | 1995-10-05 | 1995-10-05 | Method and apparatus for gray scale modulation of a matrix display |
| US08/539670 | 1995-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274451A true JPH09274451A (ja) | 1997-10-21 |
| JP3901768B2 JP3901768B2 (ja) | 2007-04-04 |
Family
ID=24152174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26622796A Expired - Fee Related JP3901768B2 (ja) | 1995-10-05 | 1996-10-07 | マトリックス・ディスプレイのグレー・スケール変調の方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5767823A (ja) |
| JP (1) | JP3901768B2 (ja) |
| KR (1) | KR100462084B1 (ja) |
| FR (1) | FR2739712B1 (ja) |
| TW (1) | TW305984B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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