JPH09266453A - チューナ回路 - Google Patents
チューナ回路Info
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- JPH09266453A JPH09266453A JP7411696A JP7411696A JPH09266453A JP H09266453 A JPH09266453 A JP H09266453A JP 7411696 A JP7411696 A JP 7411696A JP 7411696 A JP7411696 A JP 7411696A JP H09266453 A JPH09266453 A JP H09266453A
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Abstract
(57)【要約】
【課題】この発明は、広帯域受信を可能とし、しかも高
性能で経済的にも有利であるチューナ回路を提供するこ
とを目的としている。 【解決手段】入力高周波信号を第１局部発振信号に基づ
いて第１中間周波数信号に変換する第１周波数変換手段
１３と、この第１周波数変換手段１３から出力される第
１中間周波数信号を第２局部発振信号に基づいて第２中
間周波数信号に変換する第２周波数変換手段１８とを有
するチューナ回路において、第１局部発振信号を一定周
波数の基準発振信号に位相同期するように制御する第１
ＰＬＬ手段３０と、第２局部発振信号の周波数を基準発
振信号の周波数の２のべき乗倍になるように制御する第
２ＰＬＬ手段１９，３３，３４，４２とを備えている。
性能で経済的にも有利であるチューナ回路を提供するこ
とを目的としている。 【解決手段】入力高周波信号を第１局部発振信号に基づ
いて第１中間周波数信号に変換する第１周波数変換手段
１３と、この第１周波数変換手段１３から出力される第
１中間周波数信号を第２局部発振信号に基づいて第２中
間周波数信号に変換する第２周波数変換手段１８とを有
するチューナ回路において、第１局部発振信号を一定周
波数の基準発振信号に位相同期するように制御する第１
ＰＬＬ手段３０と、第２局部発振信号の周波数を基準発
振信号の周波数の２のべき乗倍になるように制御する第
２ＰＬＬ手段１９，３３，３４，４２とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＣＡＴＶ
（Cable Television）放送、衛星放送及びＵＨＦ（Ultr
a High Frequency）帯でのＨＤＴＶ（High Definition
Television）放送等における、アナログ放送波やデジタ
ル放送波を受信するチューナ回路の改良に関する。
（Cable Television）放送、衛星放送及びＵＨＦ（Ultr
a High Frequency）帯でのＨＤＴＶ（High Definition
Television）放送等における、アナログ放送波やデジタ
ル放送波を受信するチューナ回路の改良に関する。
【０００２】
【従来の技術】周知のように、近時では、首記の如きア
ナログ放送波やデジタル放送波を受信するチューナ回路
として、通常のダブルスーパーチューナに代えて、ツイ
ンＰＬＬ（Phase Locked Loop ）制御ダブルスーパーチ
ューナ方式を広く採用するようになってきている。図５
は、このようなツインＰＬＬ制御ダブルスーパーチュー
ナ方式が採用された、従来のチューナ回路の構成を示し
ている。
ナログ放送波やデジタル放送波を受信するチューナ回路
として、通常のダブルスーパーチューナに代えて、ツイ
ンＰＬＬ（Phase Locked Loop ）制御ダブルスーパーチ
ューナ方式を広く採用するようになってきている。図５
は、このようなツインＰＬＬ制御ダブルスーパーチュー
ナ方式が採用された、従来のチューナ回路の構成を示し
ている。
【０００３】すなわち、入力端子１１には、放送を受信
して得られる高周波信号が供給されている。この入力端
子１１に供給された高周波信号は、全受信帯域が通過可
能な広帯域ＢＰＦ（Band Pass Filter）１２を介した
後、平衡型のミクサで構成された第１周波数変換回路１
３に供給される。
して得られる高周波信号が供給されている。この入力端
子１１に供給された高周波信号は、全受信帯域が通過可
能な広帯域ＢＰＦ（Band Pass Filter）１２を介した
後、平衡型のミクサで構成された第１周波数変換回路１
３に供給される。
【０００４】この第１周波数変換回路１３は、入力され
た高周波信号を、第１局部発振回路１４から出力される
第１局部発振信号と混合することにより、所定の第１中
間周波数信号に周波数変換（アップコンバート）してい
る。
た高周波信号を、第１局部発振回路１４から出力される
第１局部発振信号と混合することにより、所定の第１中
間周波数信号に周波数変換（アップコンバート）してい
る。
【０００５】そして、この第１周波数変換回路１３から
出力される第１中間周波数信号は、それぞれが第１中間
周波数帯に対応して設定された、第１中間周波用ＢＰＦ
１５，第１中間周波用増幅回路１６及び第１中間周波用
ＢＰＦ１７を直列に介した後、第２周波数変換回路１８
に供給される。
出力される第１中間周波数信号は、それぞれが第１中間
周波数帯に対応して設定された、第１中間周波用ＢＰＦ
１５，第１中間周波用増幅回路１６及び第１中間周波用
ＢＰＦ１７を直列に介した後、第２周波数変換回路１８
に供給される。
【０００６】この第２周波数変換回路１８は、入力され
た第１中間周波信号を、第２局部発振回路１９から出力
される第２局部発振信号と混合することで、所定の第２
中間周波数信号に周波数変換（ダウンコンバート）して
いる。
た第１中間周波信号を、第２局部発振回路１９から出力
される第２局部発振信号と混合することで、所定の第２
中間周波数信号に周波数変換（ダウンコンバート）して
いる。
【０００７】そして、この第２周波数変換回路１８から
出力される第２中間周波数信号は、それぞれが第２中間
周波数帯に対応して設定された、第２中間周波用ＢＰＦ
２０及び第２中間周波用増幅回路２１を直列に介した
後、出力端子２２から取り出される。
出力される第２中間周波数信号は、それぞれが第２中間
周波数帯に対応して設定された、第２中間周波用ＢＰＦ
２０及び第２中間周波用増幅回路２１を直列に介した
後、出力端子２２から取り出される。
【０００８】ここで、上記第１局部発振回路１４は、一
定周波数の基準発振信号を発生する基準発振回路２３
と、この基準発振回路２３から出力される基準発振信号
を分周するリファレンスカウンタ２４と、第１の局部発
振回路１４から出力される第１局部発振信号を分周する
メインカウンタ２５と、このメインカウンタ２５の出力
とリファレンスカウンタ２４の出力との位相誤差信号を
発生する位相比較回路２６と、この位相比較回路２６か
ら出力された位相誤差信号を第１局部発振回路１４の発
振周波数制御電圧に変換するアクティブＬＰＦ（Low Pa
ss Filter ）２７と、入力端子２８に供給されたデータ
に基づいてリファレンスカウンタ２４及びメインカウン
タ２５に分周比制御データを供給するシフトレジスタ２
９とから構成される第１ＰＬＬ回路３０によって、その
発振周波数が制御されている。
定周波数の基準発振信号を発生する基準発振回路２３
と、この基準発振回路２３から出力される基準発振信号
を分周するリファレンスカウンタ２４と、第１の局部発
振回路１４から出力される第１局部発振信号を分周する
メインカウンタ２５と、このメインカウンタ２５の出力
とリファレンスカウンタ２４の出力との位相誤差信号を
発生する位相比較回路２６と、この位相比較回路２６か
ら出力された位相誤差信号を第１局部発振回路１４の発
振周波数制御電圧に変換するアクティブＬＰＦ（Low Pa
ss Filter ）２７と、入力端子２８に供給されたデータ
に基づいてリファレンスカウンタ２４及びメインカウン
タ２５に分周比制御データを供給するシフトレジスタ２
９とから構成される第１ＰＬＬ回路３０によって、その
発振周波数が制御されている。
【０００９】また、上記第２局部発振回路１９も同様
に、上記基準発振回路２３から出力される基準発振信号
を分周するリファレンスカウンタ３１と、第２の局部発
振回路１９から出力される第２局部発振信号を分周する
メインカウンタ３２と、このメインカウンタ３２の出力
とリファレンスカウンタ３１の出力との位相誤差信号を
発生する位相比較回路３３と、この位相比較回路３３か
ら出力された位相誤差信号を第２局部発振回路１９の発
振周波数制御電圧に変換するアクティブＬＰＦ３４と、
入力端子３５に供給されたデータに基づいてリファレン
スカウンタ３１及びメインカウンタ３２に分周比制御デ
ータを供給するシフトレジスタ３６とから構成される第
２ＰＬＬ回路３７によって、その発振周波数が制御され
ている。
に、上記基準発振回路２３から出力される基準発振信号
を分周するリファレンスカウンタ３１と、第２の局部発
振回路１９から出力される第２局部発振信号を分周する
メインカウンタ３２と、このメインカウンタ３２の出力
とリファレンスカウンタ３１の出力との位相誤差信号を
発生する位相比較回路３３と、この位相比較回路３３か
ら出力された位相誤差信号を第２局部発振回路１９の発
振周波数制御電圧に変換するアクティブＬＰＦ３４と、
入力端子３５に供給されたデータに基づいてリファレン
スカウンタ３１及びメインカウンタ３２に分周比制御デ
ータを供給するシフトレジスタ３６とから構成される第
２ＰＬＬ回路３７によって、その発振周波数が制御され
ている。
【００１０】つまり、近年では、例えばＣＡＴＶ放送の
広帯域化等に伴なって、従来のダブルスーパーチューナ
の受信周波数範囲を拡大するために第１中間周波数信号
の高周波化がなされたため、局部発振回路の発振周波数
も高くなって周波数変動幅を抑えることが困難になって
きている。このため、第１局部発振回路１９に対して従
来行なっていたＡＦＣ（Automatic Frequency Control
）をやめて、第１局部発振回路１４と第２局部発振回
路１９とを共にＰＬＬ制御するようにした、ツインＰＬ
Ｌ制御ダブルスーパーチューナ方式が採用されるように
なってきたものである。
広帯域化等に伴なって、従来のダブルスーパーチューナ
の受信周波数範囲を拡大するために第１中間周波数信号
の高周波化がなされたため、局部発振回路の発振周波数
も高くなって周波数変動幅を抑えることが困難になって
きている。このため、第１局部発振回路１９に対して従
来行なっていたＡＦＣ（Automatic Frequency Control
）をやめて、第１局部発振回路１４と第２局部発振回
路１９とを共にＰＬＬ制御するようにした、ツインＰＬ
Ｌ制御ダブルスーパーチューナ方式が採用されるように
なってきたものである。
【００１１】また、映像放送のデジタル化に対応するた
めに、１６ＱＡＭ（Quadrature Amplitude Modulation
），６４ＱＡＭ及び１６ＶＳＢ（Vestigial Sideban
d）変調等のデジタル変調波が受信できるような低位相
雑音のチューナの開発が強く要求されてきており、この
ような点からも、ツインＰＬＬ制御ダブルスーパーチュ
ーナ方式の採用が増加している。
めに、１６ＱＡＭ（Quadrature Amplitude Modulation
），６４ＱＡＭ及び１６ＶＳＢ（Vestigial Sideban
d）変調等のデジタル変調波が受信できるような低位相
雑音のチューナの開発が強く要求されてきており、この
ような点からも、ツインＰＬＬ制御ダブルスーパーチュ
ーナ方式の採用が増加している。
【００１２】ところで、このツインＰＬＬ制御ダブルス
ーパーチューナ方式が採用された従来のチューナ回路で
は、第１及び第２ＰＬＬ回路３０，３７の両方にプログ
ラマブルなリファレンスカウンタ２４，３１やメインカ
ウンタ２５，３２を備えたＩＣ（Integrated Circuit）
を使用することになる。
ーパーチューナ方式が採用された従来のチューナ回路で
は、第１及び第２ＰＬＬ回路３０，３７の両方にプログ
ラマブルなリファレンスカウンタ２４，３１やメインカ
ウンタ２５，３２を備えたＩＣ（Integrated Circuit）
を使用することになる。
【００１３】ところが、そのＩＣ自体は非常に高価であ
り、しかも、そのＩＣにデータを入力するためのバスラ
インに関係した部品も多く存在するので、経済的な不利
を招くという問題が生じている。特に、一般には、固定
周波数で使用される第２局部発振回路１９の発振周波数
を制御するデータも入力する必要があるという無駄も生
じている。
り、しかも、そのＩＣにデータを入力するためのバスラ
インに関係した部品も多く存在するので、経済的な不利
を招くという問題が生じている。特に、一般には、固定
周波数で使用される第２局部発振回路１９の発振周波数
を制御するデータも入力する必要があるという無駄も生
じている。
【００１４】ここで、図６は、上記した第１周波数変換
回路１３の詳細を示している。ここでは、高インピーダ
ンス平衡入力型の例として、ＦＥＴ（Field Effect Tra
nsistor ）Ｑ１〜Ｑ６及び定電流源Ｉを用いたダブルバ
ランスミクサの構成を示している。この場合、一対の入
力端子３８，３９のうちの一方の入力端子３９をバイパ
スコンデンサＣによって接地し、他方の入力端子３８に
高周波信号を入力するようにしている。
回路１３の詳細を示している。ここでは、高インピーダ
ンス平衡入力型の例として、ＦＥＴ（Field Effect Tra
nsistor ）Ｑ１〜Ｑ６及び定電流源Ｉを用いたダブルバ
ランスミクサの構成を示している。この場合、一対の入
力端子３８，３９のうちの一方の入力端子３９をバイパ
スコンデンサＣによって接地し、他方の入力端子３８に
高周波信号を入力するようにしている。
【００１５】なお、高周波信号は、一般に低インピーダ
ンスで伝送されるので、整合をとるために入力端子３８
にはダンピング抵抗Ｒ１が接続されている。そして、入
力端子３８に供給された高周波信号は、第１局部発振回
路１４から出力される第１局部発振信号と混合されて所
定の第１中間周波数信号に周波数変換された後、一対の
出力端子４０，４１から取り出される。
ンスで伝送されるので、整合をとるために入力端子３８
にはダンピング抵抗Ｒ１が接続されている。そして、入
力端子３８に供給された高周波信号は、第１局部発振回
路１４から出力される第１局部発振信号と混合されて所
定の第１中間周波数信号に周波数変換された後、一対の
出力端子４０，４１から取り出される。
【００１６】また、図７は、図６に示したダブルバラン
スミクサにおいて、低インピーダンスで伝送される高周
波信号との整合をとるために、ダンピング抵抗Ｒ１に代
えて帰還抵抗Ｒ２，Ｒ３によってＦＥＴＱ５，Ｑ６にそ
れぞれ負帰還をかけるようにした例を示している。
スミクサにおいて、低インピーダンスで伝送される高周
波信号との整合をとるために、ダンピング抵抗Ｒ１に代
えて帰還抵抗Ｒ２，Ｒ３によってＦＥＴＱ５，Ｑ６にそ
れぞれ負帰還をかけるようにした例を示している。
【００１７】しかしながら、上記のような高インピーダ
ンス平衡入力型のダブルバランスミクサで、高周波信号
と整合をとるためには、ダンピング抵抗Ｒ１もしくは帰
還抵抗Ｒ２，Ｒ３の抵抗値を小さくしなければならない
ため、雑音指数の悪化度が非常に大きくなるという不都
合が生じることになる。
ンス平衡入力型のダブルバランスミクサで、高周波信号
と整合をとるためには、ダンピング抵抗Ｒ１もしくは帰
還抵抗Ｒ２，Ｒ３の抵抗値を小さくしなければならない
ため、雑音指数の悪化度が非常に大きくなるという不都
合が生じることになる。
【００１８】
【発明が解決しようとする課題】以上のように、ツイン
ＰＬＬ制御ダブルスーパーチューナ方式が採用された従
来のチューナ回路では、高価なＩＣを必要とするため経
済的な不利を招くという問題を有している。また、この
チューナ回路に使用される高インピーダンス平衡入力型
のダブルバランスミクサでは、入力高周波信号との整合
をとろうとすると雑音指数の悪化度が大きくなるという
不都合を有している。
ＰＬＬ制御ダブルスーパーチューナ方式が採用された従
来のチューナ回路では、高価なＩＣを必要とするため経
済的な不利を招くという問題を有している。また、この
チューナ回路に使用される高インピーダンス平衡入力型
のダブルバランスミクサでは、入力高周波信号との整合
をとろうとすると雑音指数の悪化度が大きくなるという
不都合を有している。
【００１９】そこで、この発明は上記事情を考慮してな
されたもので、広帯域受信を可能とし、しかも高性能で
経済的にも有利である極めて良好なチューナ回路を提供
することを目的とする。
されたもので、広帯域受信を可能とし、しかも高性能で
経済的にも有利である極めて良好なチューナ回路を提供
することを目的とする。
【００２０】
【課題を解決するための手段】この発明に係るチューナ
回路は、入力高周波信号を第１局部発振信号に基づいて
第１中間周波数信号に変換する第１周波数変換手段と、
この第１周波数変換手段から出力される第１中間周波数
信号を第２局部発振信号に基づいて第２中間周波数信号
に変換する第２周波数変換手段とを有するものを対象と
している。
回路は、入力高周波信号を第１局部発振信号に基づいて
第１中間周波数信号に変換する第１周波数変換手段と、
この第１周波数変換手段から出力される第１中間周波数
信号を第２局部発振信号に基づいて第２中間周波数信号
に変換する第２周波数変換手段とを有するものを対象と
している。
【００２１】そして、第１局部発振信号を一定周波数の
基準発振信号に位相同期するように制御する第１ＰＬＬ
手段と、第２局部発振信号の周波数を基準発振信号の周
波数の２のべき乗倍になるように制御する第２ＰＬＬ手
段とを備えている。
基準発振信号に位相同期するように制御する第１ＰＬＬ
手段と、第２局部発振信号の周波数を基準発振信号の周
波数の２のべき乗倍になるように制御する第２ＰＬＬ手
段とを備えている。
【００２２】また、この発明に係るチューナ回路は、上
記の対象において、第１局部発振信号を一定周波数の基
準発振信号に位相同期するように制御する第１ＰＬＬ手
段と、第２局部発振信号の周波数を基準発振信号の周波
数の２のべき乗分の１の周波数の、２のべき乗倍になる
ように制御する第２ＰＬＬ手段とを備えている。
記の対象において、第１局部発振信号を一定周波数の基
準発振信号に位相同期するように制御する第１ＰＬＬ手
段と、第２局部発振信号の周波数を基準発振信号の周波
数の２のべき乗分の１の周波数の、２のべき乗倍になる
ように制御する第２ＰＬＬ手段とを備えている。
【００２３】上記のような構成によれば、いずれも第２
ＰＬＬ手段を非常に簡易な構成で実現することができる
ので、従来のように、高価なＩＣを使用しなくて済むと
ともに、そのＩＣにデータを入力するためのバスライン
に関係した周辺回路も削除されるため、広帯域受信を可
能とし、しかも高性能で経済的に有利とすることができ
る。
ＰＬＬ手段を非常に簡易な構成で実現することができる
ので、従来のように、高価なＩＣを使用しなくて済むと
ともに、そのＩＣにデータを入力するためのバスライン
に関係した周辺回路も削除されるため、広帯域受信を可
能とし、しかも高性能で経済的に有利とすることができ
る。
【００２４】さらに、この発明に係るチューナ回路は、
入力高周波信号を中間周波数信号に変換するために、高
インピーダンス平衡入力型のダブルバランスミクサを備
えたものを対象としている。そして、所定の巻き数比を
有し、入力高周波信号を不平衡−平衡変換して、ダブル
バランスミクサの平衡入力端に導くトランスと、このト
ランスの平衡出力端間に介挿接続される整合用ダンピン
グ抵抗とを備えるようにしたものである。
入力高周波信号を中間周波数信号に変換するために、高
インピーダンス平衡入力型のダブルバランスミクサを備
えたものを対象としている。そして、所定の巻き数比を
有し、入力高周波信号を不平衡−平衡変換して、ダブル
バランスミクサの平衡入力端に導くトランスと、このト
ランスの平衡出力端間に介挿接続される整合用ダンピン
グ抵抗とを備えるようにしたものである。
【００２５】上記のような構成によれば、整合用ダンピ
ング抵抗の値をトランスの巻き数比の二乗倍にまで大き
く設定することができるため、雑音指数の悪化度を少な
くすることができ、広帯域受信を可能とし、しかも高性
能で経済的に有利とすることができる。
ング抵抗の値をトランスの巻き数比の二乗倍にまで大き
く設定することができるため、雑音指数の悪化度を少な
くすることができ、広帯域受信を可能とし、しかも高性
能で経済的に有利とすることができる。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。まず、図１は、こ
の発明の第１の実施の形態を示すもので、図５と同一部
分には同一符号を付して示している。すなわち、前記基
準発振回路２３から出力される基準発振信号と、前記第
２局部発振回路１９から出力される第２局部発振信号
を、分周回路４２で２のべき乗分の１（１／２n）に分
周した信号とを、前記位相比較回路３３に供給して、両
信号の位相差がなくなるように第２局部発振回路１９を
制御するようにしている。
いて図面を参照して詳細に説明する。まず、図１は、こ
の発明の第１の実施の形態を示すもので、図５と同一部
分には同一符号を付して示している。すなわち、前記基
準発振回路２３から出力される基準発振信号と、前記第
２局部発振回路１９から出力される第２局部発振信号
を、分周回路４２で２のべき乗分の１（１／２n）に分
周した信号とを、前記位相比較回路３３に供給して、両
信号の位相差がなくなるように第２局部発振回路１９を
制御するようにしている。
【００２７】つまり、これは、第２局部発振回路１９か
ら出力される第２局部発振信号の周波数を、基準発振回
路２３から出力される基準発振信号の周波数の２のべき
乗倍（２n）倍に選択するようにしているものである。
ら出力される第２局部発振信号の周波数を、基準発振回
路２３から出力される基準発振信号の周波数の２のべき
乗倍（２n）倍に選択するようにしているものである。
【００２８】このような構成によれば、第２局部発振回
路１９を制御する第２ＰＬＬ回路３７としては、位相比
較回路３３，アクティブＬＰＦ３４及び分周回路４２だ
けの簡易な構成で実現することができ、しかも、分周回
路４２は、フリップフロップ回路をカスケード接続する
だけの簡易な構成で実現することができる。
路１９を制御する第２ＰＬＬ回路３７としては、位相比
較回路３３，アクティブＬＰＦ３４及び分周回路４２だ
けの簡易な構成で実現することができ、しかも、分周回
路４２は、フリップフロップ回路をカスケード接続する
だけの簡易な構成で実現することができる。
【００２９】このため、第２ＰＬＬ回路３７として、従
来のように、プログラマブルなリファレンスカウンタ３
１やメインカウンタ３２を備えた高価なＩＣを使用しな
くて済むとともに、そのＩＣにデータを入力するための
バスラインに関係した周辺回路も削除されるため、広帯
域受信を可能とし、しかも高性能で経済的に有利とする
ことができる。
来のように、プログラマブルなリファレンスカウンタ３
１やメインカウンタ３２を備えた高価なＩＣを使用しな
くて済むとともに、そのＩＣにデータを入力するための
バスラインに関係した周辺回路も削除されるため、広帯
域受信を可能とし、しかも高性能で経済的に有利とする
ことができる。
【００３０】また、図２は、上記第１の実施の形態の変
形例を示すもので、図１と同一部分には同一符号を付し
て示している。すなわち、これは、第２局部発振回路１
９から出力される第２局部発振信号を分周回路４２で２
のべき乗分の１（１／２n）に分周した信号と、基準発
振回路１９から出力される基準発振信号を分周回路４３
で２のべき乗分の１（１／２n）に分周した信号とを、
位相比較回路３３に供給して、両信号の位相差がなくな
るように第２局部発振回路１９を制御するようにしてい
る。
形例を示すもので、図１と同一部分には同一符号を付し
て示している。すなわち、これは、第２局部発振回路１
９から出力される第２局部発振信号を分周回路４２で２
のべき乗分の１（１／２n）に分周した信号と、基準発
振回路１９から出力される基準発振信号を分周回路４３
で２のべき乗分の１（１／２n）に分周した信号とを、
位相比較回路３３に供給して、両信号の位相差がなくな
るように第２局部発振回路１９を制御するようにしてい
る。
【００３１】つまり、これは、第２局部発振回路１９か
ら出力される第２局部発振信号の周波数を、基準発振回
路２３から出力される基準発振信号の周波数の２のべき
乗分の１（１／２n）の２のべき乗倍（２n）倍になるよ
うに選択しているものである。
ら出力される第２局部発振信号の周波数を、基準発振回
路２３から出力される基準発振信号の周波数の２のべき
乗分の１（１／２n）の２のべき乗倍（２n）倍になるよ
うに選択しているものである。
【００３２】このような構成によれば、分周回路４３も
分周回路４２と同様に、フリップフロップ回路をカスケ
ード接続するだけの簡易な構成で実現することができる
ため、図１の構成に比べて２つの分周回路４２，４３を
必要とはするものの、従来に比べれば、経済的に有利と
することができる。
分周回路４２と同様に、フリップフロップ回路をカスケ
ード接続するだけの簡易な構成で実現することができる
ため、図１の構成に比べて２つの分周回路４２，４３を
必要とはするものの、従来に比べれば、経済的に有利と
することができる。
【００３３】次に、図３は、この発明の第２の実施の形
態を示すもので、第１周波数変換回路１３に使用される
高インピーダンス平衡入力型のダブルバランスミクサの
構成を示しており、図６と同一部分には同一符号を付し
て示している。すなわち、一方の入力端子３８に供給さ
れた高周波信号は、巻き数比が１：２の高周波トランス
４４によって不平衡−平衡変換された後、平衡入力端で
あるＦＥＴＱ５，Ｑ６のゲートに供給されている。ま
た、ＦＥＴＱ５，Ｑ６のゲート間（平衡端子間）には、
整合用ダンピング抵抗Ｒ４が介挿接続されている。
態を示すもので、第１周波数変換回路１３に使用される
高インピーダンス平衡入力型のダブルバランスミクサの
構成を示しており、図６と同一部分には同一符号を付し
て示している。すなわち、一方の入力端子３８に供給さ
れた高周波信号は、巻き数比が１：２の高周波トランス
４４によって不平衡−平衡変換された後、平衡入力端で
あるＦＥＴＱ５，Ｑ６のゲートに供給されている。ま
た、ＦＥＴＱ５，Ｑ６のゲート間（平衡端子間）には、
整合用ダンピング抵抗Ｒ４が介挿接続されている。
【００３４】このような構成によれば、整合用ダンピン
グ抵抗Ｒ４の値を、高周波トランス４４の巻き数比の二
乗倍にまで大きく設定することができるため、雑音指数
の悪化度を少なくすることができる。
グ抵抗Ｒ４の値を、高周波トランス４４の巻き数比の二
乗倍にまで大きく設定することができるため、雑音指数
の悪化度を少なくすることができる。
【００３５】また、図４は、上記第２の実施の形態の変
形例を示すもので、図３と同一部分には同一符号を付し
て示している。すなわち、これは、ＦＥＴＱ５，Ｑ６の
ゲート間（平衡端子間）に、整合用ダンピング抵抗Ｒ４
と小インダクタンスのコイルＬとを直列に介挿接続する
ようにしたものである。このような構成によれば、高周
波域で低下しがちなインピーダンスを補正することがで
きるとともに、高周波域での雑音指数の悪化度をより少
なくすることができるようになる。なお、この発明は上
記した各実施の形態に限定されるものではなく、この外
その要旨を逸脱しない範囲で種々変形して実施すること
ができる。
形例を示すもので、図３と同一部分には同一符号を付し
て示している。すなわち、これは、ＦＥＴＱ５，Ｑ６の
ゲート間（平衡端子間）に、整合用ダンピング抵抗Ｒ４
と小インダクタンスのコイルＬとを直列に介挿接続する
ようにしたものである。このような構成によれば、高周
波域で低下しがちなインピーダンスを補正することがで
きるとともに、高周波域での雑音指数の悪化度をより少
なくすることができるようになる。なお、この発明は上
記した各実施の形態に限定されるものではなく、この外
その要旨を逸脱しない範囲で種々変形して実施すること
ができる。
【００３６】
【発明の効果】以上詳述したようにこの発明によれば、
広帯域受信を可能とし、しかも高性能で経済的にも有利
である極めて良好なチューナ回路を提供することができ
る。
広帯域受信を可能とし、しかも高性能で経済的にも有利
である極めて良好なチューナ回路を提供することができ
る。
【図１】この発明に係るチューナ回路の第１の実施の形
態を示すブロック構成図。
態を示すブロック構成図。
【図２】同第１の実施の形態の変形例を示すブロック構
成図。
成図。
【図３】この発明に係るチューナ回路の第２の実施の形
態を示すブロック構成図。
態を示すブロック構成図。
【図４】同第２の実施の形態の変形例を示すブロック構
成図。
成図。
【図５】ツインＰＬＬ制御ダブルスーパーチューナ方式
が採用された従来のチューナ回路を示すブロック構成
図。
が採用された従来のチューナ回路を示すブロック構成
図。
【図６】同従来回路に使用されるダブルバランスミクサ
の一例を示す回路構成図。
の一例を示す回路構成図。
【図７】同従来回路に使用されるダブルバランスミクサ
の他の例を示す回路構成図。
の他の例を示す回路構成図。
１１…入力端子、 １２…広帯域ＢＰＦ、 １３…第１周波数変換回路、 １４…第１局部発振回路、 １５…第１中間周波用ＢＰＦ、 １６…第１中間周波用増幅回路、 １７…第１中間周波用ＢＰＦ、 １８…第２周波数変換回路、 １９…第２局部発振回路、 ２０…第２中間周波用ＢＰＦ、 ２１…第２中間周波用増幅回路、 ２２…出力端子、 ２３…基準発振回路、 ２４…リファレンスカウンタ、 ２５…メインカウンタ、 ２６…位相比較回路、 ２７…アクティブＬＰＦ、 ２８…入力端子、 ２９…シフトレジスタ、 ３０…第１ＰＬＬ回路、 ３１…リファレンスカウンタ、 ３２…メインカウンタ、 ３３…位相比較回路、 ３４…アクティブＬＰＦ、 ３５…入力端子、 ３６…シフトレジスタ、 ３７…第２ＰＬＬ回路、 ３８，３９…入力端子、 ４０，４１…出力端子、 ４２，４３…分周回路、 ４４…高周波トランス。
Claims (7)
- 【請求項１】 入力高周波信号を第１局部発振信号に基
づいて第１中間周波数信号に変換する第１周波数変換手
段と、この第１周波数変換手段から出力される第１中間
周波数信号を第２局部発振信号に基づいて第２中間周波
数信号に変換する第２周波数変換手段とを有するチュー
ナ回路において、前記第１局部発振信号を一定周波数の
基準発振信号に位相同期するように制御する第１ＰＬＬ
手段と、前記第２局部発振信号の周波数を前記基準発振
信号の周波数の２のべき乗倍になるように制御する第２
ＰＬＬ手段とを具備してなることを特徴とするツインＰ
ＬＬ制御ダブルスーパーチューナ方式のチューナ回路。 - 【請求項２】 入力高周波信号を第１局部発振信号に基
づいて第１中間周波数信号に変換する第１周波数変換手
段と、この第１周波数変換手段から出力される第１中間
周波数信号を第２局部発振信号に基づいて第２中間周波
数信号に変換する第２周波数変換手段とを有するチュー
ナ回路において、前記第１局部発振信号を一定周波数の
基準発振信号に位相同期するように制御する第１ＰＬＬ
手段と、前記第２局部発振信号の周波数を前記基準発振
信号の周波数の２のべき乗分の１の周波数の、２のべき
乗倍になるように制御する第２ＰＬＬ手段とを具備して
なることを特徴とするツインＰＬＬ制御ダブルスーパー
チューナ方式のチューナ回路。 - 【請求項３】 前記第１ＰＬＬ手段は、前記一定周波数
の基準発振信号を発生する基準発振手段と、この基準発
振手段から出力される基準発振信号を分周する第１分周
手段と、前記第１局部発振信号を発生する第１局部発振
手段と、この第１局部発振手段から出力される前記第１
局部発振信号を分周する第２分周手段と、この第２分周
手段の出力信号と前記第１分周手段の出力信号との位相
誤差信号を生成する第１位相比較手段と、外部からの入
力データに基づいて前記第１及び第２の分周手段に与え
る分周比制御データをそれぞれ生成する分周比制御デー
タ生成手段とを具備し、前記第１位相比較手段から出力
される位相誤差信号に基づいて、前記第１局部発振信号
が前記基準発振信号に位相同期するように前記第１局部
発振手段を制御することを特徴とする請求項１または２
記載のツインＰＬＬ制御ダブルスーパーチューナ方式の
チューナ回路。 - 【請求項４】 前記第２ＰＬＬ手段は、前記第２局部発
振信号を発生する第２局部発振手段と、この第２局部発
振手段から出力される前記第２局部発振信号を２のべき
乗分の１の周波数に分周する第３分周手段と、この第３
分周手段の出力信号と前記基準発振手段から出力される
基準発振信号との位相誤差信号を生成する第２位相比較
手段とを具備し、前記第２位相比較手段から出力される
位相誤差信号に基づいて、前記第２局部発振信号が前記
基準発振信号に位相同期するように前記第２局部発振手
段を制御することを特徴とする請求項３記載のツインＰ
ＬＬ制御ダブルスーパーチューナ方式のチューナ回路。 - 【請求項５】 前記第２ＰＬＬ手段は、前記第２局部発
振信号を発生する第２局部発振手段と、この第２局部発
振手段から出力される前記第２局部発振信号を２のべき
乗分の１の周波数に分周する第３分周手段と、前記基準
発振手段から出力される基準発振信号を２のべき乗分の
１の周波数に分周する第４分周手段と、この第４分周手
段の出力信号と前記第３分周手段の出力信号との位相誤
差信号を生成する第２位相比較手段とを具備し、前記第
２位相比較手段から出力される位相誤差信号に基づい
て、前記第２局部発振信号が前記基準発振信号に位相同
期するように前記第２局部発振手段を制御することを特
徴とする請求項３記載のツインＰＬＬ制御ダブルスーパ
ーチューナ方式のチューナ回路。 - 【請求項６】 入力高周波信号を中間周波数信号に変換
するために、高インピーダンス平衡入力型のダブルバラ
ンスミクサを備えたチューナ回路において、所定の巻き
数比を有し、前記入力高周波信号を不平衡−平衡変換し
て、前記ダブルバランスミクサの平衡入力端に導くトラ
ンスと、このトランスの平衡出力端間に介挿接続される
整合用ダンピング抵抗とを具備してなることを特徴とす
るチューナ回路。 - 【請求項７】 前記整合用ダンピング抵抗に直列に小イ
ンダクタンスのコイルを直列に接続することを特徴とす
る請求項６記載のチューナ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7411696A JPH09266453A (ja) | 1996-03-28 | 1996-03-28 | チューナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7411696A JPH09266453A (ja) | 1996-03-28 | 1996-03-28 | チューナ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266453A true JPH09266453A (ja) | 1997-10-07 |
Family
ID=13537919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7411696A Pending JPH09266453A (ja) | 1996-03-28 | 1996-03-28 | チューナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10277235B2 (en) | 2015-04-15 | 2019-04-30 | Mitsubishi Electric Corporation | Synthesizer |
-
1996
- 1996-03-28 JP JP7411696A patent/JPH09266453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10277235B2 (en) | 2015-04-15 | 2019-04-30 | Mitsubishi Electric Corporation | Synthesizer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050208 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050418 |
|
| A02 | Decision of refusal |
Effective date: 20060228 Free format text: JAPANESE INTERMEDIATE CODE: A02 |