JPH09266311A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH09266311A
JPH09266311A JP491897A JP491897A JPH09266311A JP H09266311 A JPH09266311 A JP H09266311A JP 491897 A JP491897 A JP 491897A JP 491897 A JP491897 A JP 491897A JP H09266311 A JPH09266311 A JP H09266311A
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Inventor
Tatsuhiko Fujihira
龍彦 藤平
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Fuji Electric Co Ltd
富士電機株式会社
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    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which is capable of resisting against high voltage and reducing ON resistance by upgrading the structure of a drift area which is further depleted in an off-state. SOLUTION: A drain/drift area 1980 are arranged to be alternately formed with a strip-like n type division drift path area 1 and a strip-like p type partition area 2 repeatedly on a plane in structure. One end of each n type division drift path area 1 is pn-joined with a p type channel diffusion layer 7 while the other is connected to an n<+> type drain area 9. A p type side end area 2a is provided outside the division drift path 1 on the far most side end of a parallel drift path group 10. Every division drift path area 1 is sandwiched with the p type area 2 (2a) along the side surface. One end of each p type partition area 2 is connected to the p type channel diffusion layer 7 while the other end is pn-joined with an n' type drain area. When it is in an off-state, a deletion end advances into both first conductive division drift paths from both side surfaces of a single line of second conductive partition area.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、MOSFET(絶縁ゲート型電界効果トランジスタ),IGBT(伝導度変調型トランジスタ),バイポーラトランジスタ,ダイオード等に適用可能の高耐圧且つ大電流容量の半導体装置及びその製造方法に関する。 BACKGROUND OF THE INVENTION The present invention is, MOSFET (insulated gate field effect transistor), IGBT (conductivity modulation type transistors), bipolar transistor, the semiconductor device of high breakdown voltage and high current capacity can be applied to diodes or their It relates to a method for manufacturing.

【0002】 [0002]

【従来の技術】一般に半導体素子は片面に電極部を持つ横型構造と両面に電極部を持つ縦型構造に大別できる。 BACKGROUND ART Generally, a semiconductor device can be roughly classified into vertical structure having an electrode portion to horizontal structure and double-sided with an electrode portion on one side.
例えば、図10は横型構造のSOI(silicon on insul For example, Figure 10 is a horizontal structure SOI (silicon on insul
ator)−MOSFETを示す。 ator) shows the -MOSFET. このSOI−MOSFE The SOI-MOSFE
Tの構造はnチャネルMOSFETのオフセット・ゲート構造であり、半導体基体5上の絶縁膜6の上に形成されたp型のチャネル拡散層7と、チャネル拡散層7の上にゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、チャネル拡散層7のうちゲート電極11の一端側に形成されたn +型のソース領域8と、ゲート電極11の他端から離間した位置に形成されたn +型のドレイン領域9と、ドレイン・ゲート間に延在するn型低濃度ドレイン領域(ドレイン・ドリフト領域)90と、この低濃度ドレイン領域90上に形成された厚い絶縁膜12とを有する。 Structure of T is an offset gate structure of the n-channel MOSFET, a p-type channel diffusion layer 7 which is formed on the insulating film 6 on the semiconductor substrate 5, the gate insulating film 10 on the channel diffusion layer 7 forming a field plate with a gate electrode 11 formed through, the n + -type source region 8 formed at one end of the gate electrode 11 of the channel diffusion layer 7, at a position spaced from the other end of the gate electrode 11 and n + -type drain region 9, which is an n-type lightly doped drain region (the drain drift region) 90 which extends between the drain and gate, the thick insulating film 12 formed on the lightly doped drain region 90 having.

【0003】低濃度ドレイン領域90の部分は、MOS [0003] The portion of the low-concentration drain region 90, MOS
FETがオン状態のときはキャリアを電界によって流すドリフト領域として働き、オフ状態のときは空乏化して電界強度を緩和し耐圧を高める。 FET acts as a drift region for flowing a carrier by the electric field when the ON state, increasing the breakdown voltage by relieving an electric field strength depleted in the off state. 低濃度ドレイン領域9 Lightly doped drain region 9
0の不純物濃度を高くすることと、その領域90の電流経路長を短くすることは、ドリフト抵抗が低くなるのでMOSFETの実質的なオン抵抗(ドレイン−ソース抵抗)を下げる効果に繋がるものの、逆に、p型のチャネル拡散層7とn型低濃度ドレイン領域90とのpn接合Jaから進行するドレイン−チャネル間空乏層が広がり難く、シリコンの最大(臨界)電界強度に早く達するため、耐圧(ドレイン−ソース電圧)が低下してしまう。 And increasing the impurity concentration of 0, shortening the current path length of the region 90, since the drift resistance decreases substantially on-resistance of the MOSFET - although leads to the effect of lowering the (drain-source resistance), reverse the drain proceeds from the pn junction Ja of the channel diffusion layer 7 and the n-type lightly doped drain region 90 of the p-type - difficult interchannel depletion layer spreads to reach quickly a maximum (critical) field strength of silicon, the breakdown voltage ( drain - source voltage) is lowered.
即ち、オン抵抗(電流容量)と耐圧間にはトレードオフ関係がある。 That is, a tradeoff relationship exists between the breakdown voltage and on-resistance (current capacity). このトレードオフ関係はIGBT,バイポーラトランジスタ,ダイオード等の半導体素子においても同様に成立することが知られている。 The tradeoff IGBT, it is known to hold also in the bipolar transistor, the semiconductor elements such as diodes.

【0004】図11は横型構造のMOSFETの別の構造を示す。 [0004] Figure 11 shows another structure of a MOSFET of the lateral structure. 図11(a)はpチャネルMOSFETであり、p -型半導体層4上に形成されたn型チャネル拡散層3と、チャネル拡散層3の上にゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11 11 (a) is a p-channel MOSFET, p - -type semiconductor layer 4 n-type channel diffusion layer 3 formed on the field plate formed through a gate insulating film 10 on the channel diffusion layer 3 gate electrode 11 per
と、チャネル拡散層3のうちゲート電極11の一端側に形成されたp +型のソース領域18と、ゲート電極11 If a p + -type source region 18 formed at one end of the gate electrode 11 of the channel diffusion layer 3, gate electrode 11
の他端側真下にウェル端が位置するp型低濃度ドレイン領域(ドレイン・ドリフト領域)14と、ゲート電極1 A p-type lightly doped drain region (the drain drift region) 14 of which are positioned well end to the other end below the gate electrode 1
1の他端から離間した位置に形成されたp +型のドレイン領域19と、p +型のソース領域18に隣接するn + And p + -type drain region 19 formed at a position spaced from the first other end, n adjacent to the p + -type source region 18 +
型のコンタクト領域71と、p型低濃度ドレイン14上に形成された厚い絶縁膜12とを有する。 It has a type contact region 71, and a thick insulating film 12 formed on the p-type lightly doped drain 14. このような構造においてもウェル状のp型低濃度ドレイン領域14の電流経路長さと不純物濃度とによりオン抵抗と耐圧がトレードオフの関係で決定される。 On-resistance and breakdown voltage is determined by a trade-off also by the current path length and the impurity concentration of the well-like p-type lightly doped drain region 14 in such a structure.

【0005】図11(b)は2重拡散型nチャネルMO [0005] FIG. 11 (b) double diffusion type n-channel MO
SFETであり、p -型半導体層4上に形成されたn型低濃度ドレイン層(ドレイン・ドリフト層)22と、低濃度ドレイン層22の上にゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、低濃度ドレイン層22のうちゲート電極11の一端側に形成されたウェル状のp型チャネル拡散領域17と、p型チャネル拡散領域17内にウェル状に形成されたn +型のソース領域8と、ゲート電極11とこれに離間したn A SFET, p - -type semiconductor layer 4 n-type are formed on the low concentration drain layer (drain drift layer) 22, a field plate formed through a gate insulating film 10 on the low concentration drain layer 22 a gate electrode 11 attached, n of the p-type channel diffusion region 17 wells shape formed at one end of the gate electrode 11 of the low concentration drain layer 22, formed in a well-shaped p-type channel diffusion region 17 + -type source region 8, apart from the gate electrode 11 to n
+型ドレイン領域9との間の表面層に形成されたウェル状のp型トップ層24と、n +型のソース領域8に隣接するp +型のコンタクト領域72と、p型トップ層24 + A well-like p-type top layer 24 formed on the surface layer between -type drain region 9, a p + -type contact region 72 adjacent to the n + -type source region 8, p-type top layer 24
上に形成された厚い絶縁膜12とを有する。 And a thick insulating film 12 formed thereon. このような構造においてもn型低濃度ドレイン層域22の電流経路長さと不純物濃度とによりオン抵抗と耐圧がトレードオフの関係で決定される。 On-resistance and breakdown voltage is determined by a trade-off also by the current path length and the impurity concentration of the n-type lightly doped drain layer region 22 in such a structure.

【0006】ただし、図11(b)の構造では、n型低濃度ドレイン層22が下側のp -型半導体層4と上側のp型トップ層24とに挟まれているので、MOSFET [0006] However, in the structure of FIG. 11 (b), n-type lightly doped drain layer 22 is below the p - because it is sandwiched between the type semiconductor layer 4 and the upper p-type top layer 24, MOSFET
のオフ状態のときにはp型チャネル拡散領域17とのp p and p-type channel diffusion region 17 at the time of the OFF state
n接合Jaからだけでは無く、n型低濃度ドレイン層2 Not only from the n junction Ja, n-type lightly doped drain layer 2
2の上下のpn接合Jb,Jbからも空乏層が広がる。 2 the upper and lower pn junction Jb, a depletion layer spreads from Jb.
このため、低濃度ドレイン層22が早く空乏化するので、高耐圧構造となっている。 Therefore, since the low concentration drain layer 22 is quickly depleted, and has a high breakdown voltage structure. その分、低濃度ドレイン層22の不純物濃度を高くでき、オン抵抗の低減により電流容量の増大を図ることが可能である。 That amount, can increase the impurity concentration of the low concentration drain layer 22, it is possible to achieve an increase in the current capacity by reducing the on-resistance.

【0007】他方、縦型構造の半導体素子としては、例えば図12に示すトレンチゲート型のnチャネルMOS [0007] On the other hand, as a semiconductor device of the vertical structure, for example, n-channel MOS trench gate type shown in FIG. 12
FETが知られている。 FET is known. この構造は、裏面電極(図示せず)が導電接触したn +型ドレイン層29の上に形成されたn型低濃度ドレイン層39と、低濃度ドレイン層3 The structure includes an n-type low-concentration drain layer 39 formed on the n + -type drain layer 29 to the back surface electrode (not shown) are in contact conductive, low concentration drain layer 3
9の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜10を介して埋め込まれたトレンチゲート電極21と、 A trench gate electrode 21 embedded through the gate insulating film 10 on the digging filled-in trench groove on the surface side of the 9,
低濃度ドレイン層39の表層にトレンチゲート電極21 Surface to the trench gate electrode of the low concentration drain layer 39 21
の深さ程度に浅く形成されたp型チャネル拡散層27 p-type channel diffusion layer 27 shallowly formed in a depth of about
と、トレンチゲート電極21の上縁に沿って形成されたn +型ソース領域18と、ゲート電極21を覆う厚い絶縁膜12とを有する。 If, having an n + -type source region 18 formed along the upper edge of the trench gate electrode 21, and a thick insulating film 12 covering the gate electrode 21. なお、単層のn +型ドレイン層2 Incidentally, the single layer n + -type drain layer 2
9に代えて、n +型上層とp +型下層から成る2層構造とすると、n型のIGBT構造を得ることができる。 Instead of 9, when a two-layer structure consisting of n + -type layer and the p + -type lower layer, it is possible to obtain the n-type IGBT structure. このような縦型構造においても、低濃度ドレイン層39の部分は、MOSFETがオン状態のときは縦方向にドリフト電流を成すドリフト領域として働き、オフ状態のときは空乏化して耐圧を高めるが、やはり、オン抵抗と耐圧とは低濃度ドレイン層39の厚さと不純物濃度の如何に支配され、両者間にはトレードオフの関係にある。 In such a vertical structure, part of the low concentration drain layer 39, MOSFET acts as a drift region forming a drift current in the vertical direction when the on states, but increase the breakdown voltage and depletion when in an off state, again, the on-resistance and breakdown voltage is how the control of the thickness and the impurity concentration of the low concentration drain layer 39, between them there is a trade-off.

【0008】 [0008]

【発明が解決しようとする課題】図13はシリコンのn THE INVENTION Problems to be Solved] FIG. 13 is n of silicon
チャネルMOSFETの理想耐圧と理想オン抵抗との関係を示すグラフである。 Is a graph showing the relationship between the ideal breakdown voltage and the ideal on-resistance of the channel MOSFET. 理想耐圧は形状効果によるpn Ideal breakdown voltage pn due to the shape effect
接合耐圧の低下がないと仮定した。 Assuming no reduction in the junction breakdown voltage. 理想オン抵抗は低濃度ドレイン領域以外の部分の抵抗を無視できるほど小さいと仮定した。 Ideally ON resistance was assumed negligible resistance in the portion other than the low-concentration drain region. 図13のは図12に示す縦型のnチャネルMOSFETの理想耐圧と理想オン抵抗との関係を示す。 13 to show the relationship between the ideal breakdown voltage and the ideal on-resistance of a vertical n-channel MOSFET shown in FIG. 12. 縦型素子はオン時にドリフト電流が流れる方向とオフ時の逆バイアスによる空乏層が延びて広がる方向とが同じである。 Vertical elements are the same as the expanding direction extending depletion layer due to the reverse bias when the direction and off drift current flows when ON. 図12の低濃度ドレイン層39のみに着目すると、オフ時の理想耐圧BVは次式により近似的に求まる。 Focusing only on the low concentration drain layer 39 in FIG. 12, the ideal breakdown voltage BV during off obtained in approximately by the following equation. BV=E c 2 ε 0 ε Si α(2−α)/2qN D (1) E c :E c (N D ),不純物濃度N Dでのシリコンの最大電界強度 ε 0 :真空の誘電率 ε Si :シリコンの比誘電率 q:単位電荷 N D :低濃度ドレイン領域の不純物濃度 α:係数 (0<α<1) また、オン時の単位面積当たりの理想オン抵抗は次式により近似的に求まる。 BV = E c 2 ε 0 ε Si α (2-α) / 2qN D (1) E c: E c (N D), the maximum electric field intensity of the silicon in the impurity concentration N D ε 0: dielectric constant of vacuum epsilon Si: dielectric constant of the silicon q: unit charge N D: impurity concentration of the low concentration drain region alpha: coefficient (0 <α <1) Further, the ideal on-resistance per unit area at the time of oN approximately by the following formula obtained. R=αW/μqN D μ:μ(N D ),不純物濃度N Dでの電子の移動度 ここで、W=E c ε 0 ε Si /qN Dであるので、Rは、 R=E c ε 0 ε Si α/μq 2D 2 (2) となる。 R = αW / μqN D μ: μ (N D), where the mobility of electrons in the impurity concentration N D, since it is W = E c ε 0 ε Si / qN D, R is, R = E c ε 0 becomes ε Si α / μq 2 N D 2 (2). (1),(2)式よりqN Dを消去し、αの最適値として例えば2/3を用いると、 R=BV 2 (27/8E c 3 ε 0 ε Si μ) (3) が得られる。 (1) is obtained (2) erases the qN D from equation, using the optimal value as for example 2/3 of the α, R = BV 2 (27 / 8E c 3 ε 0 ε Si μ) (3) . ここに、オン抵抗Rは耐圧BVの二乗に比例するように見えるが、E cやμがN Dに依存しているので、図13のは実際にはBVの2.4 〜2.6 乗程度に比例している。 Here, the on-resistance R appears to be proportional to the square of the withstand voltage BV, since E c and μ is dependent on N D, Figure 13 is given in proportion to the 2.4 to 2.6 square approximately BV actually ing.

【0009】図13のは図11(a)に示す横型のM [0009] lateral Figure 13 is given as shown in FIG. 11 (a) M
OSFETの構造をnチャネル型に置き換えたMOSF MOSF the structure of OSFET was replaced with n-channel type
ETの理想耐圧と理想オン抵抗との関係を示す。 It shows the relationship between the ideal breakdown voltage and the ideal on-resistance of the ET. このn This n
チャネル型のMOSFETにおいて、オン時にドリフト電流の流れる方向は横方向であるのに対し、オフ時に空乏層の延びる方向はウェル端から横方向ではなく実質的にウェル底から縦方向(上方向)の方が早い。 In channel-type MOSFET, the direction of flow when on the drift current while a laterally off-time in the direction of extension of the depletion layer is not laterally from the well end substantially longitudinally from the well bottom (upward) it is fast. 縦方向に延びる空乏層で高耐圧を得るには、低濃度ドレイン領域14とチャネル拡散層3とのpn接合面(ウェル底)から低濃度ドレイン層14の表面(ウェル表面)まで空乏化されなければならない。 To obtain a high breakdown voltage the depletion layer extending in the longitudinal direction, it has to be depleted from the pn junction surface of the lightly doped drain region 14 and the channel diffusion layer 3 (well bottom) to the low concentration drain layer 14 surface (the well surface) shall. 従って、低濃度ドレイン領域14のネットのドーピング量の最大値は、 S D =E c ε 0 ε Si /q (4) に制限される。 Therefore, the maximum value of the doping amount of the net of the low concentration drain region 14 is limited to S D = E c ε 0 ε Si / q (4). 低濃度ドレイン領域14の横方向の長さをLとしたとき、理想耐圧BVは、 BV=E c Lβ (5) となる。 When the horizontal length of the low-concentration drain region 14 is L, the ideal breakdown voltage BV becomes BV = E c Lβ (5) . ただし、βは未知の係数(0<β<1)である。 However, β is the unknown coefficients (0 <β <1). また、単位面積当たりの理想オン抵抗Rは、 R=L 2 /μqS D (6) で近似的に求まる。 Further, the ideal on-resistance R per unit area, obtained in approximately by R = L 2 / μqS D ( 6). 従って、(5),(6)式からLを消去して(4)式を代入すると、 R=BV 2 /β 2c 3 ε 0 ε Si μ (7) 図13のは図11(b)に示す横型の2重拡散型のn Thus, (5), (6) Substituting erases the L (4) equation from the equation, R = BV 2 / β 2 E c 3 ε 0 ε Si μ (7) 13 of FIG. 11 (b n double diffusion type lateral shown)
チャネルMOSFETの構造の理想耐圧と理想オン抵抗との関係を示す。 It shows the relationship between the ideal breakdown voltage and the ideal on-resistance of the structure of the channel MOSFET. 図11(b)の構造においては、図1 In the structure of FIG. 11 (b), the 1
1(a)の構造にp型トップ層24が設けられており、 p-type top layer 24 is provided on the structure 1 (a),
上下両側から延びる空乏層により低濃度ドレイン層22 The depletion layer extending from upper and lower sides lightly doped drain layer 22
がピンチ的に早期空乏化する。 There early depletion to pinch manner. 低濃度ドレイン領域22 Lightly doped drain region 22
のネットドーピング量S Dは図11(a)のそれに比して2倍程度まで高めることが可能である。 The net doping amount S D of which can be increased up to 2 times in comparison with that of FIG. 11 (a). D =2E c ε 0 ε Si /q (8) かかる場合の理想オン抵抗Rと理想耐圧BVとの関係は、 R=BV 2 /2β 2c 3 ε 0 ε Si μ (9) となる。 Relationship between S D = 2E c ε 0 ε Si / q (8) ideal on-resistance R and the ideal breakdown voltage BV when such becomes R = BV 2 / 2β 2 E c 3 ε 0 ε Si μ (9) .

【0010】図13のはに比べオン抵抗と耐圧のトレードオフ関係が多少改善されているものの、高々2倍の濃度にまでしか設定することができず、半導体素子の電流容量と耐圧の設計自由度は依然として、低いものとなっている。 [0010] Although teeth tradeoff on-resistance and breakdown voltage of the comparison to the FIG. 13 is somewhat improved, only can be set up to at most 2 times the concentration, the current capacity of the semiconductor device and the breakdown voltage design freedom time is still, and has a low.

【0011】そこで、上記問題点に鑑み、本発明の第1 [0011] In view of the above problems, a first aspect of the present invention
の課題は、ドリフト領域の構造を改善することにより、 Challenge, by improving the structure of the drift region,
オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら、オン抵抗の低減化による電流容量の増大が可能の半導体装置を提供することにある。 The trade-off relationship between the on-resistance and breakdown voltage greatly relaxed, yet high withstand voltage, is to provide increased can semiconductor device current capacity by reducing the on-resistance.
本発明の第2の課題をその半導体装置を量産性良く製造し得る製造方法を提供することにある。 It is to provide a manufacturing method of the second object of the present invention can be prepared with high productivity the semiconductor device.

【0012】 [0012]

【課題を解決するための手段】上記課題を解決するため、本発明の講じた手段は、例えばMOSFETの低濃度ドレイン領域の如く、オン状態でドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、そのドリフト領域を図1に模式的に示す如く、層状構造,繊維状構造ないし蜂の巣構造等の並行分割構造とすると共に、第1導電型分割ドリフト経路域1の相隣る同士の側面間(境界)に介在してpn接合分離する第2導電型仕切領域2を設けたところにある。 In order to solve the above problems SUMMARY OF THE INVENTION, means taken in the present invention, for example, as the low-concentration drain region of the MOSFET, the drift depleted in the off-state with flow drift current in the on state region in a semiconductor device having, the drift region as shown schematically in Figure 1, a layered structure, with the parallel split structure of fibrous structures or honeycomb structures or the like, Tonariru first conductivity type drift regions 1 phase interposed between the sides of each other (boundary) there is to provided a second conductivity type partition regions 2 to pn junction isolation.

【0013】即ち、図1(a)に示す如く、ドリフト領域は、少なくとも端部において互いに並列接続する2枚以上のプレート状の第1導電型(例えばn型)分割ドリフト経路域1を持つ層状構造の並行ドリフト経路群(分割ドリフト経路集合体)100と、分割ドリフト経路域1,1間に介在してpn接合分離するプレート状の第2 [0013] That is, as shown in FIG. 1 (a), the drift region is a layer having at least two or more plate-shaped first conductivity type connected in parallel with each other at the end (for example, n-type) drift regions 1 concurrent drift path group structure (divided drift path assembly) 100, interposed between drift regions 1,1 platelike second of pn junction isolation
導電型(例えばp型)仕切領域2とを有して成る。 Conductivity type (e.g., p-type) made and a partition region 2. 複数枚の第2導電型仕切領域2は少なくとも端部において互いに並列接続している。 Connected in parallel with each other in the plurality second conductivity type partition region 2 of at least an end portion.

【0014】また、図1(b)に示すドリフト領域の構造は繊維状構造であり、筋状の第1導電型(n型)分割ドリフト経路域1と、筋状の第2導電型(p型)仕切領域2とは集合体断面で市松状に配置されている。 Further, the structure of the drift region as shown in FIG. 1 (b) is a fibrous structure, streaky first conductivity type (n-type) and drift regions 1, streaky second conductivity type (p type) and the partition region 2 are arranged in a checkered pattern in aggregate cross-section.

【0015】更に、図1(c)に示す第1導電型(n Furthermore, the first conductive type shown in FIG. 1 (c) (n
型)分割ドリフト経路域1は四隅に連結部位1aを有している。 Type) drift regions 1 has a connecting portion 1a in the four corners.

【0016】図1(a)で良く判るように、並行ドリフト経路群100の最側端(最上端又は最下端)の第1導電型分割ドリフト経路域1の外側に沿ってpn接合分離する第2導電型側端領域2aを設けても良い。 [0016] As best seen in FIG. 1 (a), first to pn junction separated along the first outer conductive type drift regions 1 of the outermost side edge parallel drift path group 100 (uppermost or lowermost) it may be provided 2-conductivity-type-side end region 2a.

【0017】半導体装置がオン状態のときは、複数の並列接続した分割ドリフト経路域1,1を介してドリフト電流が流れるが、他方、オフ状態のときは第1導電型分割ドリフト経路域1と第2導電型仕切領域2とのpn接合からそれぞれ空乏層が第1導電型分割ドリフト経路1 [0017] When the semiconductor device is ON, a drift current flows is through the drift regions 1,1 which a plurality of parallel-connected, while the first conductivity type drift regions 1 when the off-state depletion layers respectively from the pn junction the first conductivity type and the second conductivity type partition regions 2 divided drift path 1
内に広がってこれが空乏化される。 This is depleted spread within. 一筋の第2導電型仕切領域2の両側面から空乏端が側方へ広がるので空乏化が非常に早まる。 Since the second conductivity type opposite sides of the partition region 2 ray of spreading the depletion edge is laterally depletion is accelerated very much. また第2導電型仕切領域2も同時に空乏化される。 The second conductive type partition regions 2 are also depleted simultaneously. このため、半導体装置は高耐圧となり、n Therefore, the semiconductor device becomes a high breakdown voltage, n
型分割ドリフト経路域1の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。 Since it is possible to increase the impurity concentration of the type drift regions 1, it can be realized to reduce the on-resistance. 特に、本発明では、一筋の第2導電型仕切領域2の両側面から隣接する第1導電型分割ドリフト経路域1,1の双方へ空乏端が進入するようになっており、双方へ広がる空乏端が分割ドリフト経路域1,1へ有効的に作用しているので、空乏層形成のための第2導電型仕切領域2の総占有幅を半減でき、その分、第1導電型分割ドリフト経路域1の断面積の拡大を図ることができ、従前に比してオン抵抗が頗る低減する。 In particular, the present invention being adapted to the depletion end to both of the first conductivity type drift regions 1,1 adjacent the second conductivity type opposite sides of the partition region 2 devoted enters the depletion spread to both since the end is acting effectively to drift regions 1,1, you can halve the second total occupied width of the conductive type compartment region 2 for the depletion layer forming, correspondingly, a first conductivity type divided drift path can be expanded in cross-sectional area of ​​the band 1, the oN resistance is reduced extremely as compared with the conventional. 第2導電型仕切領域2の占有幅は僅少であることが好ましい。 It is preferable occupied width of the second conductive type compartment region 2 is negligible. また、第2導電型仕切領域2の不純物濃度は低い方が望ましい。 The impurity concentration of the second conductivity type partition region 2 is preferably lower. 第1導電型分割ドリフト経路域1の単位面積当たりの本数(分割数)を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。 As increasing the number (division number) per unit area of ​​the first conductivity type drift regions 1, the trade-off relationship between the ON resistance and the breakdown voltage can be greatly reduced.

【0018】本発明において一筋の第1導電型分割ドリフト経路域1に関する理想オン抵抗rと理想耐圧BVとのトレードオフ関係式は、第2導電型仕切領域2の幅を無限小と仮定すれば、一筋の理想オン抵抗rは(9)式の理想オン抵抗RのN倍に相当しているので、 r=NR=BV 2 /2β 2c 3 ε 0 ε Si μ (10) であり、並行ドリフト経路群全体の理想オン抵抗Rと理想耐圧BVの関係は、 R=BV 2 /2Nβ 2c 3 ε 0 ε Si μ (11) となる。 The trade-off relationship between the ideal ON resistance r and an ideal breakdown voltage BV for the first conductivity type drift regions 1 ray of the present invention, assuming the second width of the conductive type compartment region 2 infinitesimal since the ideal oN resistance r of a ray is equivalent to N times the ideal on-resistance R of the formula (9), a r = NR = BV 2 / 2β 2 E c 3 ε 0 ε Si μ (10), relationship of the ideal on the whole parallel drift path group resistor R and the ideal breakdown voltage BV becomes R = BV 2 / 2Nβ 2 E c 3 ε 0 ε Si μ (11). 従って、ドリフト領域の分割数Nを多ければ多い程、オン抵抗の頗る低減した半導体装置を実現できることが判る。 Therefore, the more the number of divisions N of the drift region, it can be seen that it is possible to realize a semiconductor device with reduced extremely in the on-resistance.

【0019】SOIや半導体層上に作り込んだ横型半導体装置のように、半導体層又はその上の絶縁膜の上に形成され、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する横型の半導体装置において、上記ドリフト領域としては、短冊状の第1導電型分割ドリフト経路域と短冊状の第2導電型仕切領域とが平面上で交互に繰り返し配列されたストライプ状並行構造とすることができる。 [0019] As in the SOI and lateral semiconductor device elaborate made on the semiconductor layer, is formed on the semiconductor layer or the insulating film thereon, depleted in the off-state with flow drift current in the lateral direction in the on-state in lateral semiconductor device having a drift region, as the drift region, a stripe-shaped first conductivity type drift regions strip and the strip-shaped second conductivity type partition regions are repeatedly arranged alternately on a plane it can be a parallel structure. このような平面上のストライプ状のpnの繰り返し構造は1回のフォトリソグラフィーで形成可能であるので、製造プロセスの簡易化により素子の低コスト化も図ることができる。 Since such striped pn repeating structures on the plane can be formed in one photolithography, it is possible to reduce also the cost of the device by simplifying the manufacturing process.

【0020】また、横型半導体装置におけるドリフト領域の別の構造としては、層状の第1導電型分割ドリフト経路域と層状の第2導電型仕切領域とを交互に繰り返し積み重ねて積層された重畳並行構造とすることができる。 Further, lateral Another structure of the drift region in the semiconductor device, the first conductivity type drift regions and the second conductivity type partition region and repeating alternately stacked laminated superposed parallel layered structure of the layered it can be. かかる構造では、MOCVD(有機金属気相分解結晶成長法)やMBE(分子線結晶成長法)を用いると、 In such a structure, the use MOCVD (Metal Organic Chemical Vapor decomposition crystal growth method) or MBE (Molecular beam epitaxy method),
層厚の微細化が可能であるので、オン抵抗と耐圧のトレードオフ関係を大幅に緩和できる。 Since it is possible to miniaturize the layer thickness, the trade-off relationship between ON-resistance and the breakdown voltage can be greatly reduced.

【0021】なお、重畳並行構造にストライプ状並行構造を加味した構造でも良い。 [0021] It is also in the consideration of the stripe parallel structures superimposed parallel structure structure.

【0022】N=2の場合、並行ドリフト経路群としては少なくとも2筋の分割ドリフト経路域から成る。 [0022] For N = 2, it consists of drift regions of the at least two muscle as parallel drift path group. 本発明におけるこの最も簡素な横型半導体装置のドリフト領域としては、第2導電型半導体層上に形成された第1の第1導電型分割ドリフト経路域と、この第1の第1導電型分割ドリフト経路域の上に形成されたウェル状の第2 As a drift region of the simplest lateral semiconductor device according to the present invention, first a first conductivity type drift regions, the first of the first conductivity type divided drift formed in the second conductivity type semiconductor layer well-shaped second formed on the path area
導電型仕切領域と、この第2導電型仕切領域の表層に形成され、第1の第1導電型分割ドリフト経路に並列接続した第2の第1導電型分割ドリフト経路域とを有して成る。 A conductivity type partition regions, formed in the surface layer of the second conductivity type partition region, and a second first conductivity type drift regions of connected in parallel to the first first conductivity type divided drift path . 第2の第1導電型分割ドリフト経路域が並列に接続している分、オン抵抗の低減を図ることができる。 Amount that the first conductivity type drift regions of the second is connected in parallel, it is possible to reduce the on-resistance.

【0023】そして、このような最も簡素な横型半導体装置の製造方法としては、シリコンのp型半導体層上にリンをイオン注入して熱拡散により第1のn型分割ドリフト経路域を形成した後、この第1のn型分割ドリフト経路域上に硼素を選択的にイオン注入して熱拡散によりウェル状のp型仕切領域を形成し、しかる後、熱酸化処理を施し、シリコン表面でのリンの偏析による高濃度化と硼素の酸化膜中への偏析による低濃度化を利用して表層に第2のn型分割ドリフト経路域を形成して成ることを特徴とする。 [0023] Then, as a manufacturing method for such a simplest lateral semiconductor device, after the phosphorus to form a first n-type drift regions by thermal diffusion and ion implantation into the p-type semiconductor layer on a silicon , boron to the first n-type drift regions on selectively by ion implantation to form a well-shaped p-type partition regions by thermal diffusion, after which the thermal oxidation treatment performed, phosphorus in the silicon surface characterized by comprising forming a second n-type drift regions in the surface layer by using a high concentration due to segregation of the reduction in the concentration due to segregation in the oxide film of boron.

【0024】第2のn型分割ドリフト経路域の上層には逆導電型層が隣接していないため、第2のn型分割ドリフト経路域を空乏化し易くするには薄層であればある程よい。 [0024] The upper layer of the second n-type drift regions for the opposite conductivity type layer are not adjacent, reasonable to easily depleted the second n-type drift regions is if thin layer . 本発明の製造方法によれば、不純物のドーピング工程を排除し、熱酸化処理工程だけで第2のn型分割ドリフト経路域を形成できるので、工程数の削減に寄与し、実用的な量産化が可能となる。 According to the production method of the present invention, to eliminate the impurities doping step, since only the thermal oxidation step to form a second n-type drift regions, contributing to reduction in the number of steps, practical mass production it is possible.

【0025】更に、トレンチゲート等を用いた半導体装置やIGBT等の縦型半導体装置のように、半導体層の上に形成され、オン状態で縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、ドリフト領域としては、縦方向に層状の第1導電型分割ドリフト経路域と縦方向に層状の第2 Furthermore, as in the vertical semiconductor device of the semiconductor device or an IGBT or the like using the trench gate and the like, are formed on the semiconductor layer, depleted in the off-state with flow drift current in the vertical direction in the on-state in a semiconductor device having a drift region, the drift region, layered in a vertical direction in the first conductivity type drift regions and vertical laminar second
導電型仕切領域とを交互に繰り返し隣接した横並び並行構造とすることができる。 A conductivity type partition regions may be adjacent side by side parallel structural repeat alternately. かかる構造の製造方法では深い溝を形成するエッチング工程を必要とするが、縦型構造でもオン抵抗と耐圧のトレードオフ関係を大幅に緩和できる。 Requires an etching step for forming the deep grooves in the manufacturing method of the structure, it can be greatly reduced even on-resistance and breakdown voltage trade-off relationship in a vertical structure.

【0026】 [0026]

【発明の実施の形態】次に、本発明の実施形態を添付図面に基づいて説明する。 DETAILED DESCRIPTION OF THE INVENTION will now be described with reference to embodiments of the present invention in the accompanying drawings.

【0027】〔実施形態1〕図2(a)は本発明の実施形態1に係る横型構造のSOI−MOSFETを示す平面図、図2(b)は図2(a)中のA−A′線で切断した状態を示す切断図、図2(c)は図2(a)中のB− [0027] First Embodiment FIG. 2 (a) is a plan view showing an SOI-MOSFET of horizontal structure according to a first embodiment of the present invention, FIG. 2 (b) FIGS. 2 (a) in the A-A ' cutaway view showing a state taken along line, FIG. 2 (c) FIGS. 2 (a) in the B-
B′線で切断した状態を示す切断図である。 It is a cutaway view showing a state taken along the B 'line.

【0028】本例のSOI−MOSFETの構造は、図10に示す構造と同様に、nチャネルMOSFETのオフセット・ゲート構造であり、半導体基体5上の絶縁膜6の上に形成されたp型のチャネル拡散領域7と、チャネル拡散領域7の上にゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、チャネル拡散領域7のうちゲート電極11の一端側に形成されたn +型のソース領域8と、ゲート電極11の他端から離間した位置に形成されたn +型のドレイン領域9と、 The structure of the SOI-MOSFET of this embodiment, like the structure shown in FIG. 10, an offset gate structure of n-channel MOSFET, on the semiconductor substrate 5 of p-type formed on the insulating film 6 a channel diffusion region 7, a gate field plate with a gate electrode 11 formed via an insulation film 10, n + -type formed on one side of the gate electrode 11 of the channel diffusion region 7 over the channel diffusion region 7 and the source region 8, the n + -type drain region 9 formed at a position spaced from the other end of the gate electrode 11,
ドレイン・ゲート間に延在するドレイン・ドリフト領域190と、このドレイン・ドリフト領域190上に形成された厚い絶縁膜12とを有する。 Having a drain-drift region 190 which extends between the drain and gate, and a thick insulating film 12 formed on the drain-drift region 190.

【0029】本例におけるドレイン・ドリフト領域19 [0029] The drain drift region 19 in this example
0は、短冊状のn型分割ドリフト経路域1と短冊状のp 0, strip-shaped n-type drift regions 1 and strip-shaped p
型仕切領域2とが平面上で交互に繰り返し配列されたストライプ状並行構造となっている。 Type partition region 2 and is in the repeating array of stripes parallel structure alternately on a plane. 複数のn型分割ドリフト経路域1の一方端はp型のチャネル拡散領域7にp p is a plurality of n-type divided drift one end of the path region 1 in the channel diffusion region 7 of p-type
n接合し、それらの他端はn +型のドレイン領域9に接続しており、n +型のドレイン領域9側から分岐して並列接続のドリフト経路群100を形成している。 and n junction, the other ends thereof are formed an n + -type are connected to the drain region 9 of, n + -type drift path group 100 connected in parallel branched from the drain region 9 side. 並行ドリフト経路群100の最側端の分割ドリフト経路域1の外側にはストライプ状のp型側端領域2aが設けられており、すべての分割ドリフト経路域1が側面に沿ってp Outside the drift regions 1 of the outermost side edge parallel drift path group 100 and stripe-shaped p-type-side end region 2a is provided, all the drift regions 1 along the side p
型半導体領域2(2a)に挟まれている。 Sandwiched -type semiconductor region 2 (2a). また、複数のp型仕切領域2の一方端はp型のチャネル拡散領域7に接続し、それらの他端はn +型のドレイン領域9にpn Further, one end of the plurality of p-type partition regions 2 and connected to the channel diffusion region 7 of p-type, the other ends thereof are pn the n + -type drain region 9
接合しており、p型のチャネル拡散領域7側から分岐して並列接続となっている。 Bonded and has become a parallel connection branches off from the p-type channel diffusion region 7 side.

【0030】MOSFETがオン状態のときは、ゲート絶縁膜10直下のチャネル反転層13を介してn +型のソース領域8から複数のn型分割ドリフト経路域1にキャリア(電子)が流れ込み、ドレイン・ソース間電圧による電界でドリフト電流が流れる。 The MOSFET is in the on state, through the channel inversion layer 13 immediately below the gate insulating film 10 n + -type carriers from the source region 8 into a plurality of n-type drift regions 1 (electrons) flow into the drain - by source voltage drift current flows in the electric field. 他方、オフ状態のときはゲート絶縁膜10直下のチャネル反転層13が消失し、ドレイン・ソース間電圧により、n型分割ドリフト経路域1とp型のチャネル拡散領域7とのpn接合J On the other hand, when the off-state channel inversion layer 13 immediately below the gate insulating film 10 is lost, the drain-source voltage, pn junction between the n-type drift regions 1 and p-type channel diffusion region 7 J
a,n型分割ドリフト経路域1とp型仕切領域2とのp a, p of the n-type drift regions 1 and p-type partition regions 2
n接合Jbからそれぞれ空乏層がn型分割ドリフト経路域1内に広がってこれが空乏化される。 Depletion from each n junction Jb is spread n-type drift regions 1 which is depleted. pn接合Jaからの空乏端はn型分割ドリフト経路域1内の経路長さ方向に広がるが、pn接合Jbからの空乏端eはn型分割ドリフト経路域1内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。 Depletion ends from the pn junction Ja spreads to the path length direction of the n-type drift regions 1, the depletion edge e from the pn junction Jb spread in the path width direction of the n-type drift regions 1, moreover since the depletion edge spreading from both sides depletion is accelerated very much. またp型仕切領域2も同時に空乏化される。 The p-type partition regions 2 are also depleted simultaneously. このため、電界強度が緩和され、高耐圧となり、その分、n型分割ドリフト経路域1の不純物濃度を高めることが可能であるので、オン抵抗が低減する。 Therefore, the electric field strength is reduced, it becomes a high breakdown voltage, so that amount, it is possible to increase the impurity concentration of the n-type drift regions 1, the on-resistance is reduced. 特に、本例では、p型仕切領域2の両側面から隣接するn型分割ドリフト経路域1, In particular, in this embodiment, n-type drift regions 1 adjacent the side surfaces of the p-type partition regions 2,
1の双方へ空乏端eが進入するようになっているので、 Since the depletion end e is adapted to enter the 1 of both,
空乏層形成のためのp型仕切領域2の総占有幅を半減でき、その分、n型分割ドリフト経路域1の断面積の拡大を図ることができ、従前に比してオン抵抗が低減する。 Can halve the total occupied width of the p-type partition regions 2 for the depletion layer forming, correspondingly, it is possible to expand the cross-sectional area of ​​the n-type drift regions 1, the ON resistance is reduced as compared with the previously .
n型分割ドリフト経路域1の単位面積当たりの本数(分割数)Nを増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。 Number per unit area of ​​the n-type drift regions 1 As increasing the (division number) N, a trade-off relationship between the ON resistance and the breakdown voltage can be greatly reduced. 2本より3本以上の方が顕著となる。 Better than three from two becomes significant. なお、p型仕切領域2の占有幅は僅少であることが好ましい。 It is preferable occupied width of the p-type partition regions 2 is negligible.

【0031】ここで、理想耐圧BVを例えば100 Vと仮定し、n型分割ドリフト経路域1の不純物濃度N D =3 [0031] Here, assuming an ideal breakdown voltage BV for example, 100 V, the impurity concentration of the n-type drift regions 1 N D = 3
×10 15 (cm -3 ),シリコンの最大電界強度E c =3×10 × 10 15 (cm -3), the maximum electric field strength of silicon E c = 3 × 10
5 (V/cm),電子の移動度μ=1000(cm 2 /V・sec 5 (V / cm), the electron mobility μ = 1000 (cm 2 / V · sec
),真空の誘電率ε 0 =8.8×10 -12 (C/V・m), ), The dielectric constant of a vacuum ε 0 = 8.8 × 10 -12 ( C / V · m),
シリコンの比誘電率ε Si =12,単位電荷q=1.6 ×10 Dielectric constant of the silicon epsilon Si = 12, unit charge q = 1.6 × 10
-19 (C)とする。 And -19 (C). 図10に示す低濃度ドレイン領域9 Lightly doped drain regions 9 shown in FIG. 10
0では、長さ6.6 μm,厚さ1μm のとき、理想オン抵抗Rは9.1 (mオーム・cm 2 )である。 In 0, length 6.6 [mu] m, when the thickness of 1 [mu] m, the ideal on-resistance R is 9.1 (m ohm · cm 2). これに対して本例では、n型分割ドリフト経路域1とp型仕切領域2の幅を例えば10μm,1μm,0.1 μm の値として理想オン抵抗Rを計算すると(β=2/3,n型分割ドリフト経路域1とp型仕切領域の長さを5μm と仮定)、 幅10μm,のとき、7.9 (mオーム・cm 2 ) 幅1μm,のとき、0.8 (mオーム・cm 2 ) 幅0.1 μm,のとき、0.08(mオーム・cm 2 ) となり、幅1μm 以下になると劇的な低オン抵抗化が可能である。 In this example the contrary, n-type drift regions 1 and p-type width, for example 10μm partition regions 2, 1 [mu] m, when calculating the ideal on-resistance R as a value of 0.1 μm (β = 2/3, n-type assuming the length of the drift regions 1 and p-type partition regions and 5 [mu] m), when the width 10 [mu] m, of, 7.9 (m ohm · cm 2) width 1 [mu] m, when, 0.8 (m ohm · cm 2) width 0.1 [mu] m , the time, it is possible to 0.08 (m ohm · cm 2), and the dramatic lower on-resistance becomes below the width 1 [mu] m. p型仕切領域2の幅をn型分割ドリフト経路域1の幅よりも僅少にすれば、なおその効果が顕著となる。 If the width of the p-type partition regions 2 trivial than the width of the n-type drift regions 1, noted that the effect becomes remarkable. n型分割ドリフト経路域1とp型仕切領域の幅はフォトリソグラフィとイオン注入により現在0.5 μm 程度までが量産レベルの限界であるが、微細加工技術の着実な進展により今後更なる幅寸法の縮小化が可能となるので、オン抵抗を顕著に低減できる。 The width of the n-type drift regions 1 and p-type partition regions are critical to the current 0.5 [mu] m approximately is mass-produced by photolithography and ion implantation, reduction of further width future by steady progress in microfabrication technology reduction since it is possible, can significantly reduce the on-resistance.

【0032】特に、本例のドリフト領域の構造は、平面上のストライプ状のpnの繰り返し構造であるため、1 [0032] In particular, since the structure of the drift region of the present embodiment is a repeating structure of the stripe pn on the plane, 1
回のフォトリソグラフィーで形成可能であるので、製造プロセスの簡易化により素子の低コスト化も図ることができる。 Since it is possible to form at times of photolithography, it is possible to reduce also the cost of the device by simplifying the manufacturing process.

【0033】〔実施形態2〕図3(a)は本発明の実施形態2に係る2重拡散型nチャネルMOSFETを示す平面図、図3(b)は図3(a)中のA−A′線で切断した状態を示す切断図、図3(c)は図3(a)中のB [0033] [Embodiment 2] FIG. 3 (a) is a plan view showing a double diffusion type n-channel MOSFET according to the second embodiment of the present invention, FIG. 3 (b) A-A in FIG. 3 (a) 'cutaway view showing a cutting state in line, FIG. 3 (c) B in FIG. 3 (a)
−B′線で切断した状態を示す切断図である。 Is a cutaway view showing a cut state -B 'line.

【0034】本例の2重拡散型nチャネルMOSFET The double diffusion n-channel MOSFET of the present example
の構造は図11(b)に示す構造を改善したものであり、p -型又はn -型の半導体層4上に形成されたドレイン・ドリフト領域122と、ドレイン・ドリフト領域122の上にゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、ドレイン・ドリフト領域122のうちゲート電極11の一端側に形成されたウェル状のp型チャネル拡散領域17と、p型チャネル拡散領域17内にウェル状に形成されたn +型のソース領域8と、ゲート電極11に離間したn +型ドレイン領域9と、ドレイン・ドリフト領域122上に形成された厚い絶縁膜12とを有する。 The structure is an improvement over the structure shown in FIG. 11 (b), p - -type or n - type and the semiconductor layer 4 the drain drift region 122 formed on the gate on the drain-drift region 122 a field plate with a gate electrode 11 formed through the insulating film 10, a p-type channel diffusion region 17 wells shape formed at one end of the gate electrode 11 of the drain-drift region 122, p-type channel diffusion region having an n + -type source region 8 formed in the well-shaped in 17, and n + -type drain region 9 spaced gate electrode 11, and a thick insulating film 12 formed on the drain-drift region 122.

【0035】本例におけるドレイン・ドリフト領域12 The drain-drift region 12 in the present example
2も、図2に示す実施例1と同様に、短冊状のn型分割ドリフト経路域1と短冊状のp型仕切領域2とが平面上で交互に繰り返し配列されたストライプ状の並行構造となっている。 2, like the first embodiment shown in FIG. 2, the parallel structure of the strip-shaped n-type drift regions 1 and strip-shaped p-type partition regions 2 and is shaped stripes are repeated alternately arranged on a plane going on. そして、複数のn型分割ドリフト経路域1 The plurality of n-type drift regions 1
の一方端はp型のチャネル拡散領域17にpn接合し、 One end is pn junction in a p-type channel diffusion region 17,
それらの他端はn +型のドレイン領域9に接続しており、n +型のドレイン9側から分岐して並列接続の並行ドリフト経路群100を形成している。 The other ends thereof are formed parallel drift path group 100 are connected in parallel branches from the drain 9 side of the n + -type connected to the n + -type drain region 9. 並行ドリフト経路群100の最側端の分割ドリフト経路域1の外側にはこれを挟み込むためのp型側端領域2aが設けられており、すべての分割ドリフト経路域1が側面に沿ってp型領域2(2a)に挟まれている。 Parallel to the outer side of the drift regions 1 of the outermost side edge of the drift path group 100 is provided with a p-type-side end region 2a for sandwiching the all drift regions 1 p-type along a side surface sandwiched region 2 (2a). また、複数のp型仕切領域2の一方端はp型のチャネル拡散領域7に接続し、 Further, one end of the plurality of p-type partition regions 2 and connected to the channel diffusion region 7 of p-type,
それらの他端はn +型のドレイン領域9にpn接合しており、p型のチャネル拡散領域7側から分岐して並列接続となっている。 The other ends thereof are in pn junction to the n + -type drain region 9, and has a parallel connection branches off from the p-type channel diffusion region 7 side.

【0036】本例においても、オフ状態のときは、pn [0036] In this example, the off state, pn
接合Jbからの空乏端がn型分割ドリフト経路域1内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。 Depletion ends from the joint Jb spreads path width direction of the n-type drift regions 1, moreover depletion very premature because the depletion edge spreading from both sides. また同時にp型仕切領域2 At the same time, the p-type partition region 2
も空乏化される。 Also it is depleted. このため、実施例1と同様に、高耐圧となり、n型分割ドリフト経路域1の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。 Therefore, in the same manner as in Example 1, becomes high breakdown voltage, since it is possible to increase the impurity concentration of the n-type drift regions 1, can be realized to reduce the on-resistance.

【0037】ここで、図11(b)に示す従来構造と理想耐圧100 Vで比較してみると、図11(b)に示す従来構造ではオン抵抗が約0.5 (mオーム・cm 2 )であるのに対して、本例の構造では実施例1と同様に分割ドリフト経路域1とp型仕切領域2の厚さが1μm,幅が0. [0037] Here, if we compare the conventional structure and the ideal breakdown voltage 100 V shown in FIG. 11 (b), in FIG. 11 (b) are shown prior to the structure on-resistance of about 0.5 (m ohm · cm 2) for a the present embodiment structured in 1μm thickness of example 1 similarly divided drift path between region 1 and the p-type partition regions 2 of a width 0.
5 μmであるとき、オン抵抗が0.4 (mオーム・cm 2 When 5 is [mu] m, the on-resistance is 0.4 (m ohm · cm 2)
である。 It is. 分割ドリフト経路域1とp型仕切領域2の幅を更に僅少化することによりオン抵抗の大幅低減が可能である。 It is possible to greatly reduce on-resistance by further little the width of the drift regions 1 and p-type partition regions 2. なお、分割ドリフト経路域1とp型仕切領域2の厚さを厚くすることで、分割ドリフト経路1の抵抗断面積を大きくしてオン抵抗の低減を図ることができる。 Incidentally, by increasing the thickness of the drift regions 1 and p-type partition regions 2, it is possible to reduce the on-resistance resistor sectional area of ​​the divided drift path 1 increased to. 例えば10μmにすればオン抵抗は1/10、100 μmにすればオン抵抗は1/100 にすることができる。 If for example, 10μm on resistance is the on-resistance when the 1/10, 100 [mu] m may be 1/100. このような厚い領域のドーピングのためには、同じ部位に複数の(若しくは連続的に異なる)エネルギーで不純物イオン注入を行えば良い。 For such thick regions of doping, (different or continuously) a plurality of the same site may be performed impurity ions implanted at an energy.

【0038】〔実施形態3〕図4(a)は本発明の実施形態3に係る横型構造のSOI−MOSFETを示す平面図、図4(b)は図4(a)中のA−A′線で切断した状態を示す切断図、図4(c)は図4(a)中のB− [0038] [Embodiment 3] FIG. 4 (a) is a plan view showing an SOI-MOSFET of horizontal structure according to a third embodiment of the present invention, FIG. 4 (b) FIGS. 4 (a) in the A-A ' cutaway view showing a state taken along line, FIG. 4 (c) FIGS. 4 (a) in the B-
B′線で切断した状態を示す切断図である。 It is a cutaway view showing a state taken along the B 'line.

【0039】本例のSOI−MOSFETの構造は、半導体基体5上の絶縁膜6の上に形成されたp型のチャネル拡散層77と、チャネル拡散層77の側壁上にゲート絶縁膜10を介して形成されたトレンチゲート電極11 The structure of the SOI-MOSFET of the present example, through the p-type channel diffusion layer 77 formed on the insulating film 6 on the semiconductor substrate 5, the gate insulating film 10 on the sidewalls of the channel diffusion layer 77 trench gate electrode 11 formed Te
1と、トレンチゲート電極111の上縁に沿って形成されたn +型のソース領域88と、トレンチゲート電極1 1, the edge n + -type source region 88 formed along the top of the trench gate electrodes 111, trench gate electrode 1
11から離間した位置に形成されたn +型のドレイン領域99と、ドレイン・ゲート間に延在するドレイン・ドリフト領域290と、このドレイン・ドリフト領域29 And n + -type drain region 99 formed at a position spaced from the 11, and the drain-drift region 290 which extends between the drain and gate, the drain-drift region 29
0上に形成された厚い絶縁膜12とを有する。 0 and a thick insulating film 12 formed on.

【0040】本例におけるドレイン・ドリフト領域29 The drain drift region 29 in this example
0は、実施形態1の場合とは異なり、プレート状のn型分割ドリフト経路域1とプレート状のp型仕切領域2とが交互に繰り返し積み重ねて積層された重畳並行構造となっている。 0, performed unlike the first embodiment, the plate-like n-type drift regions 1 and plate-like and p-type partition regions 2 becomes superimposed parallel structure that is laminated repeatedly alternately stacked. 最下位のn型分割ドリフト経路域1の真下にはp型側端領域2aが形成されており、また最上位のn型分割ドリフト経路域1の上にもp型側端領域2aが形成されている。 Beneath the lowermost n-type drift regions 1 are formed a p-type-side end region 2a, and p-type-side end region 2a also on the uppermost n-type drift regions 1 are formed ing. このp型側端領域2aのネットドーピング量は2×10 12 /cm 2以下とする。 Net doping amount of the p-type-side end region 2a is set to 2 × 10 12 / cm 2 or less. 複数のn型分割ドリフト経路域1の一方端はp型のチャネル拡散層77にpn接合し、それらの他端はn +型のドレイン領域99 One end of the plurality of n-type drift regions 1 and pn junction in the channel diffusion layer 77 of p-type, the other ends thereof are n + -type drain region 99
に接続しており、n +型のドレイン99側から分岐して並列接続の並行ドリフト経路群100を形成している。 Are connected, branches from the drain 99 side of the n + -type are formed parallel drift path group 100 connected in parallel to the.
また、複数のp型仕切領域2の一方端はp型のチャネル拡散層77に接続し、それらの他端はn +型のドレイン領域99にpn接合しており、p型のチャネル拡散層7 Further, one end of the plurality of p-type partition regions 2 and connected to the channel diffusion layer 77 of p-type, the other ends thereof are in pn junction to the drain region 99 of n + -type, p-type channel diffusion layer 7
7側から分岐して並列接続となっている。 It has become a parallel connection branches 7 side.

【0041】この層状構造においても、理想オン抵抗は前述の(11)式で与えられ、Nはn型分割ドリフト経路域1の積み重ね枚数である。 [0041] In this layered structure, the ideal on-resistance is given in the above (11), N represents a stacking number of n-type drift regions 1. 理想耐圧100 Vとしたとき、従来構造(N=1)では、理想オン抵抗R=0.5 When the ideal breakdown voltage 100 V, conventional in structure (N = 1), the ideal on-resistance R = 0.5
(mオーム・cm 2 )であるが、本例ではN=10の場合、 Is a (m ohm · cm 2), in this example the case of N = 10,
R=0.05(mオーム・cm 2 )となり、分割数Nに逆比例してオン抵抗が激減する。 R = 0.05 (m ohm · cm 2), and the inverse proportion to the on-resistance is drastically reduced in the division number N.

【0042】ところで、図2及び図3に示す実施形態のキーテクノロジーはフォトリソグラフィーとイオン注入であったのに対し、図4に示す本例のキーテクノロジーは、プレート状のn型分割ドリフト経路域1とプレート状のp型仕切領域2とを交互に繰り返し積層するための結晶成長法である。 By the way, the key technology of the embodiment shown in FIGS. 2 and 3 whereas were photolithography and ion implantation, the key technology of the present embodiment shown in FIG. 4, the plate-like n-type drift regions a 1 and a plate-like p-type partition regions 2 is a crystal growth method for repeatedly alternately laminated. 積層数を増やして行くと総厚が厚くなり、また結晶成長に要する時間が長くなるため、不純物の拡散による不純物分布の乱れが無視できなくなる。 Total thickness As you increase the number of laminated layers becomes thick, and because the longer the time required for crystal growth, disturbance of the impurity distribution due to the diffusion of impurities can not be ignored.
理想的には、n型分割ドリフト経路域1とp型仕切領域2を可能な限り薄く形成し、不純物分布の乱れが無視できる位の低温で結晶成長させることが好ましい。 Ideally, thin form as possible n-type drift regions 1 and p-type partition regions 2, it is preferable to crystal growth at a position of low temperature disturbance of impurity distribution is negligible. そのためには、シリコン技術で多用されているエピタキシャル成長法よりも、ガリウム−砒素等の化合物半導体で用いられるMOCVD(有機金属気相分解結晶成長法)やM To this end, than the epitaxial growth method has been widely used in silicon technology, gallium - MOCVD used in compound semiconductor such as arsenic (metal organic vapor phase decomposition crystal growth method) or M
BE(分子線結晶成長法)が適している。 BE (molecular beam epitaxy method) is suitable. これによれば、層状のn型分割ドリフト経路域1と層状のp型仕切領域2の層厚を微細化でき、オン抵抗の頗る低減が可能となる。 According to this, the layer thickness of the n-type drift regions 1 and layered p-type partition regions 2 layered to be miniaturized, it is possible to extremely reduce the on-resistance.

【0043】なお、本例の場合、n型分割ドリフト経路域1とp型仕切領域2を薄く形成し、不純物濃度を高めると、チャネル反転層13が形成し難くなり、チャネル抵抗が下げ難く、結果としてオン抵抗が下げ難い。 [0043] In the case of this example, forming a thin n-type drift regions 1 and p-type partition regions 2, increasing the impurity concentration, hardly channel inversion layer 13 is formed, the channel resistance is hardly lowered, results on resistance is hardly lowered as. これを改善するためには、n型分割ドリフト経路域1とp型仕切領域2のうちゲート絶縁膜10に接する部分を局部的に低濃度領域とすることが有効である。 To improve this, it is effective to a portion in contact with the gate insulating film 10 of the n-type drift regions 1 and p-type partition regions 2 locally low density area.

【0044】〔実施形態4〕図5(a)は本発明の実施形態4に係る横型構造のMOSFETを示す平面図、図5(b)は図5(a)中のA−A′線で切断した状態を示す切断図、図5(c)は図5(a)中のB−B′線で切断した状態を示す切断図である。 [0044] Embodiment 4 FIG. 5 (a) is a plan view showing the MOSFET of horizontal structure according to a fourth embodiment of the present invention, FIG. 5 (b) in the line A-A 'in FIG. 5 (a) cut-away view showing a cutting state, FIG. 5 (c) is a cutaway view showing a state taken along a line B-B 'in FIG. 5 (a).

【0045】本例のMOSFETの構造は、p -型又はn -型の半導体層4上に形成されたp型のチャネル拡散層77と、チャネル拡散層77の側壁上にゲート絶縁膜10を介して形成されたトレンチゲート電極111と、 The structure of the MOSFET of the present example, p - -type or n - -type semiconductor layer 4 p-type channel diffusion layer 77 formed on, a gate insulating film 10 on the sidewalls of the channel diffusion layer 77 a trench gate electrode 111 formed Te,
トレンチゲート電極111の上縁に沿って形成されたn n formed along the upper edge of the trench gate electrode 111
+型のソース領域88と、トレンチゲート電極111から離間した位置に形成されたn +型のドレイン領域99 + -Type source region 88, n + -type drain region 99 formed at a position spaced from the trench gate electrode 111
と、ドレイン・ゲート間に延在するドレイン・ドリフト領域290と、このドレイン・ドリフト領域290上に形成された厚い絶縁膜12とを有する。 With the, and the drain-drift region 290 which extends between the drain and gate, and a thick insulating film 12 formed on the drain-drift region 290.

【0046】本例におけるドレイン・ドリフト領域29 The drain drift region 29 in this example
0は、実施形態3の場合と同様であり、プレート状のn 0 is the same as those in the embodiment 3, the plate-like n
型分割ドリフト経路域1とプレート状のp型仕切領域2 Type drift regions 1 and the plate-like p-type partition regions 2
とが交互に繰り返し積層された並行構造となっている。 Bets are a repeated stacked parallel structure alternately.
最下位のn型分割ドリフト経路域1の真下にはp型側端領域2aが形成されており、また最上位のn型分割ドリフト経路域1の上にもp型側端領域2aが形成されている。 Beneath the lowermost n-type drift regions 1 are formed a p-type-side end region 2a, and p-type-side end region 2a also on the uppermost n-type drift regions 1 are formed ing. このp型側端領域2aのネットドーピング量は2× Net doping amount of the p-type-side end region 2a is 2 ×
10 12 /cm 2以下とする。 And 10 12 / cm 2 or less. 複数のn型分割ドリフト経路域1の一方端はp型のチャネル拡散層77にpn接合し、 One end of the plurality of n-type drift regions 1 and pn junction in the channel diffusion layer 77 of p-type,
それらの他端はn +型のドレイン領域99に接続しており、n +型のドレイン99側から分岐して並列接続の並行ドリフト経路群100を形成している。 The other ends thereof are formed parallel drift path group 100 are connected to the drain region 99 of n + -type, parallel connection branches from the drain 99 side of the n + -type. また、複数のp型仕切領域2の一方端はp型のチャネル拡散層77に接続し、それらの他端はn +型のドレイン領域99にp Further, one end of the plurality of p-type partition regions 2 and connected to the channel diffusion layer 77 of p-type, the other ends thereof are p to the n + -type drain region 99
n接合しており、p型のチャネル拡散層77側から分岐して並列接続となっている。 n has joined, and has a parallel connection branches off from the p-type channel diffusion layer 77 side.

【0047】本例は実施形態3と同様にオン抵抗の低減と高耐圧化を図ることができる。 [0047] This example can be reduced and a high withstand voltage of the same on-resistance as in Embodiment 3. なお、本例と図4に示す実施形態3との関係は、図3に示す実施形態2と図2 The relationship between the third embodiment shown in the present embodiment and FIG. 4, the embodiment 2 and 2 shown in FIG. 3
に示す実施形態1との関係に相当している。 It corresponds to the relationship as that of the first embodiment shown in. 図2の実施形態に対する図3の実施形態と同じく、本例はSOIではない点で低コスト化を図ることができる。 As with the embodiment of FIG. 3 with respect to the embodiment of FIG. 2, this embodiment can reduce the cost in terms not SOI.

【0048】〔実施形態5〕図6(a)は本発明の実施形態5に係る横型構造のpチャネルMOSFETを示す断面図であり、図11(a)の改善例に相当している。 [0048] [Embodiment 5] FIG. 6 (a) is a sectional view showing a p-channel MOSFET of the horizontal structure according to a fifth embodiment of the present invention corresponds to an improvement example of FIG. 11 (a).

【0049】本例の構造は、p -型半導体層4上に形成されたn型チャネル拡散層3と、チャネル拡散層3の上にゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、チャネル拡散層3のうちゲート電極11の一端側に形成されたp +型のソース領域18と、ゲート電極11の他端側真下にウェル端が位置するp型ドレイン・ドリフト領域14と、このp型ドレイン・ドリフト領域14の表層に形成されたn型側端領域2bと、ゲート電極11の他端から離間した位置に形成されたp +型のドレイン領域19と、p +型のソース領域18に隣接するn +型のコンタクト領域71と、p The structure of this example, p - -type semiconductor layer 4 n-type channel diffusion layer 3 formed on the field plate with a gate electrode formed via a gate insulating film 10 on the channel diffusion layer 3 11, a p + -type source region 18 formed at one end of the gate electrode 11 of the channel diffusion layer 3, a p-type drain drift region 14-well end to the other end below the gate electrode 11 is positioned an n-type-side end region 2b formed on the surface layer of the p-type drain drift region 14, and p + -type drain region 19 formed at a position spaced from the other end of the gate electrode 11, p + -type an n + -type contact region 71 adjacent to the source region 18, p
型ドレイン・ドリフト14上に形成された厚い絶縁膜1 Thick insulating film formed on the type drain drift 14 1
2とを有する。 And a 2.

【0050】本例の場合、ドレイン領域の分割数は1 [0050] In this example, the division number of the drain region 1
で、p型ドレイン・ドリフト領域14は断面上では一筋の分割ドレイン経路域1に相当している。 In, p-type drain drift region 14 is equivalent to dividing the drain path region 1 ray of the on the section. このp型ドレイン・ドリフト領域14の上のn型側端領域2bの厚さは空乏化を早めるため薄く形成されている。 The thickness of the n-type-side end region 2b on the p-type drain drift region 14 is formed thinly to hasten depletion. 図11 Figure 11
(a)の構造と比べると、本例ではn型側端領域2bが形成されており、p型ドレイン・ドリフト領域14の下側のチャネル拡散層3からの空乏層と上側のn型側端領域2aからの空乏層とで空乏化を促進するようにしている。 Compared with the structure of (a), in this example is formed with n-type-side end region 2b, the depletion layer and the upper n-type end of the channel diffusion layer 3 of the lower p-type drain drift region 14 and so as to facilitate the depletion in the depletion layer from the region 2a. 図11(a)のドレイン・ドリフト領域14のネットドーピング量は1×10 12 /cm 2程度であるのに対し、本例では約2×10 12 /cm 2程度と2倍になっている。 Net doping amount of the drain-drift region 14 of FIG. 11 (a) whereas a about 1 × 10 12 / cm 2, in the present example, is about 2 × 10 12 / cm 2 degree and doubled. 従って、高耐圧化を実現できる分、ドレイン・ドリフト領域14の不純物濃度を高めることができ、低オン抵抗化が可能である。 Therefore, amount that can achieve high breakdown voltage, it is possible to increase the impurity concentration of the drain drift region 14, it is possible to reduce the on-resistance.

【0051】〔実施形態6〕図6(b)は本発明の実施形態6に係る横型構造のnチャネルMOSFETを示す断面図であり、図11(b)の改善例に相当している。 [0051] [Embodiment 6] FIG. 6 (b) is a sectional view showing the n-channel MOSFET of the horizontal structure according to a sixth embodiment of the present invention corresponds to an improvement example of FIG. 11 (b).

【0052】本例は2重拡散型nチャネルMOSFET [0052] This example double diffusion n-channel MOSFET
であり、p -型半導体層4(p型側端領域2a)上に形成されたドレイン・ドリフト領域22(第1のn型分割ドリフト経路域1)と、ゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、ドレイン・ドリフト領域22のうちゲート電極11の一端側に形成されたウェル状のp型チャネル拡散領域17と、 In and, p - -type semiconductor layer 4 (p-type side edge region 2a) drain-drift region 22 is formed on the (first n-type drift regions 1), it is formed through a gate insulating film 10 and a field plate with the gate electrode 11, a p-type channel diffusion region 17 wells shape formed at one end of the gate electrode 11 of the drain-drift region 22,
p型チャネル拡散領域17内にウェル状に形成されたn n formed in the well-shaped p-type channel diffusion region 17
+型のソース領域8と、ゲート電極11とこれに離間したn +型ドレイン領域9との間の表面層に形成されたp And + -type source region 8, formed on the surface layer between the gate electrode 11 and the n + -type drain region 9 spaced to p
型トップ層24(p型仕切領域2)と、p型仕切領域2 -Type top layer 24 and the (p-type partition regions 2), p-type partition regions 2
の表層に形成された第2のn型分割ドリフト経路域1 The second n-type drift regions 1 formed on the surface layer of
と、n +型のソース領域8に隣接するp +型のコンタクト領域72と、p型仕切領域2上に形成された厚い絶縁膜12とを有する。 When, having a p + -type contact region 72 adjacent to the n + -type source region 8, and a thick insulating film 12 formed on the p-type partition regions 2.

【0053】下層のドレイン・ドリフト領域22と上層の分割ドリフト経路域1はp型仕切領域2を挟んで並列接続している。 [0053] The drain drift region 22 and an upper drift regions 1 of the lower layer are connected in parallel across the p-type partition regions 2. 図11(b)の構造と比べると、本例ではp型仕切領域2の上に分割ドリフト経路域1を並設した点にある。 Compared with the structure of FIG. 11 (b), in the present embodiment lies in that juxtaposed the drift regions 1 above the p-type partition regions 2. 前述したように、p型仕切領域2から下層のドレイン・ドリフト領域22と上層の分割ドリフト経路域1の双方に空乏層が広がるようになっているため、 As described above, since that is a depletion layer spreads from the p-type partition regions 2 to both of the drain drift region 22 and an upper drift regions 1 of the lower layer,
高耐圧化を図ることができ、その分、オン抵抗を低減させることができる。 It is possible to achieve a high breakdown voltage, correspondingly, it is possible to reduce the on-resistance. 図11(b)のドリフト領域22のネットドーピング量は2×10 12 /cm 2程度であるのに対し、本例では下層のドレイン・ドリフト領域22と上層の分割ドリフト経路域1とのドーピング量を合わせて、約3×10 12 /cm 2程度と1.5 倍にすることができる。 Figure 11 doping amount of net doping amount to be the a 2 × 10 12 / cm 2 or so, in this example the drain drift region 22 and an upper drift regions 1 of the underlying drift region 22 of the (b) the combined, it can be about 3 × 10 12 / cm 2 degree and 1.5. 本例の構造によれば、図13中のに示す理想耐圧と理想オン抵抗とのトレードオフ関係を得ることができる。 According to the structure of this embodiment, it is possible to obtain a trade-off relationship between the ideal breakdown voltage and the ideal on-resistance shown in in FIG. 明らかに、従来構造に比して理想耐圧と理想オン抵抗のトレードオフ関係を緩和できることが判明した。 Clearly, it has been found that can mitigate the trade-off relationship between the ideal breakdown voltage and the ideal on-resistance as compared with the conventional structure.

【0054】なお、実施形態5,6の構造を得るための製造方法としては、まず、p -型半導体層4へのリンのイオン注入と熱処理(熱拡散)によりn型半導体層3 [0054] As the production method for obtaining the structure of embodiment 5 and 6, firstly, p - -type semiconductor layer 4 ion implantation and heat treatment of phosphorus in the n-type semiconductor layer 3 by (thermal diffusion)
(22)を形成した後、このn型半導体層3(22)表面への選択的な硼素のイオン注入と熱処理(熱拡散)によってp型領域14(24)を形成し、しかる後、熱酸化処理を施し、シリコン表面でのリンの偏析による高濃度化と硼素の酸化膜中への偏析による低濃度化を利用して表層に薄いn型側端領域2b(n型分割ドリフト経路域1)を形成する。 After forming the (22), to form the n-type semiconductor layer 3 (22) selective ion implantation and thermal treatment of the boron into the surface p-type region 14 by (thermal diffusion) (24), thereafter, the thermal oxidation processing alms, segregation by high concentration and segregation by low concentrations thin n-type end in the surface layer by utilizing the region 2b of boron into the oxide film of the phosphorus in the silicon surface (n-type drift regions 1) to form. n型側端領域2bやn型分割ドリフト経路域1の上層には逆導電型層が隣接していないため、空乏化し易くするには薄層であればある程よい。 Since the upper layer of the n-type-side end region 2b and n-type drift regions 1 is not adjacent the opposite conductivity type layer, to facilitate depleted reasonable there if thin layer. 従って、熱酸化処理工程だけでn型側端領域2b(n型分割ドリフト経路1)を形成できる利益は、工程数の削減に寄与し、量産化を可能とする。 Thus, the benefits only the thermal oxidation process to form a n-type-side end region 2b (n-type divided drift path 1) contributes to the reduction in the number of steps, allowing mass production.

【0055】実施形態5においては、n型側端領域2b [0055] In the embodiment 5, n-type-side end region 2b
がゲート絶縁膜10とドレイン・ドリフト領域14と隔てているが、これは上記の製造方法を用いているため、 Because There is separates the gate insulating film 10 and the drain-drift region 14, which is that using the above manufacturing method,
シリコン表層に全面的にn型側端領域2bが形成されてしまうからである。 The silicon surface layer because overall n-type-side end region 2b is formed. しかし、n型側端領域2bが薄ければ、ゲート10直下に形成されるチャネル反転層によってドレイン・ドリフト領域14が導通するので問題は起こらない。 However, if the n-type-side end region 2b is thin, the problem does not occur because the drain-drift region 14 by a channel inversion layer formed under the gate 10 becomes conductive.

【0056】〔実施形態7〕図7(a)は本発明の実施形態7に係る縦型構造のトレンチゲート型のnチャネルMOSFETを示す平面図、図7(b)は図7(a)中のA−A′線に沿って切断した状態を示す切断図、図8 [0056] [Embodiment 7] FIG. 7 (a) is a plan view showing a vertical trench-gate n-channel MOSFET of the structure according to the seventh embodiment of the present invention, FIG. 7 (b) 7 (a) in cut-away view showing a state cut along the line a-a ', Fig. 8
(a)は図7(a)中のB−B′線に沿って切断した状態を示す切断図、図8(b)は図7(b)中のC−C′ (A) is B-B of FIG. 7 in (a) 'cut away view showing a state taken along the line 8 (b) is 7 (b) in the C-C'
線に沿って切断した状態を示す切断図、図9(a)は図7(a)中のD−D′線に沿って切断した状態を示す切断図、図9(b)は図7(a)中のE−E′線に沿って切断した状態を示す切断図である。 Cut-away view showing a cut state along the line 9 (a) is cut-away view showing a state taken along the line D-D 'of FIG. 7 in (a), FIG. 9 (b) 7 ( it is a cutaway view showing a state taken along the line E-E 'in a).

【0057】本例の構造は、裏面電極(図示せず)が導電接触したn +型ドレイン層29と、この上に形成されたドレイン・ドリフト層139と、ドレイン・ドリフト層139の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜10を介して埋め込まれたトレンチゲート電極2 The structure of this embodiment, the n + -type drain layer 29 to the back surface electrode (not shown) are in contact conductive, the drain-drift layer 139 formed thereon, the surface side of the drain-drift layer 139 dug filled-in trench gate electrode 2 embedded through the gate insulating film 10 in the trench groove
1と、ドレイン・ドリフト層139の表層にトレンチゲート電極21の深さ程度に浅く形成されたp型チャネル層27と、トレンチゲート電極21の上縁に沿って形成されたn +型ソース領域18と、ゲート電極21を覆う厚い絶縁膜12とを有する。 1, the drain-and p-type channel layer 27 that is shallow in the order of the depth of the trench gate electrode 21 on the surface layer of the drift layer 139, n + -type source regions formed along the upper edge of the trench gate electrodes 21 18 When, and a thick insulating film 12 covering the gate electrode 21. なお、単層のn +型ドレイン層29に代えて、n +型上層とp +型下層から成る2 Instead of the n + -type drain layer 29 of a single layer, made of n + -type layer and the p + -type lower layer 2
層構造又はp型層とすると、n型のIGBT構造を得ることができる。 When a layer structure or a p-type layer, it is possible to obtain the n-type IGBT structure.

【0058】本例におけるドレイン・ドリフト層139 [0058] drain drift layer 139 in this example
は、図8(b)及び図9に示す如く、縦方向にプレート状のn型分割ドリフト経路域1と縦方向にプレート状のp型仕切領域2とが交互に繰り返し隣接した横並び並行構造となっている。 , As shown in FIGS. 8 (b) and FIG. 9, a side-by-side parallel structure longitudinally platelike and n-type drift regions 1 and longitudinally to the plate-like p-type partition regions 2 are adjacent repeated alternately going on. 複数枚のn型分割ドリフト経路域1 A plurality of n-type drift regions 1
の上端はp型のチャネル拡散層27にpn接合し、それらの下端はn +型のドレイン層29に接続しており、n The upper end is a pn junction in the channel diffusion layer 27 of p-type, their lower ends are connected to the drain layer 29 of n + -type, n
+型のドレイン層29側から分岐して並列接続の並行ドリフト経路群100を形成している。 + -Type are formed parallel drift path group 100 connected in parallel branches from the drain layer 29 side. 図示されていないが、並行ドリフト経路群100の最側端の分割ドリフト経路域1の外側にはp型側端領域が設けられており、すべての分割ドリフト経路域1が側面に沿ってp型仕切領域2又はp型側端領域に挟まれている。 Although not shown, p-type parallel on the outside of the drift regions 1 of the outermost side edge of the drift path group 100 is provided with a p-type-side end region, all drift regions 1 along the side surface sandwiched compartment region 2 or p-type-side end region. また、複数のp In addition, a plurality of p
型仕切領域2の上方端はp型のチャネル拡散層27に接続し、それらの下端はn +型のドレイン層29にpn接合しており、p型のチャネル拡散層27側から分岐して並列接続となっている。 The upper end of the mold partition region 2 is connected to the channel diffusion layer 27 of p-type, their lower has been pn junction to the drain layer 29 of n + -type, parallel branches from the p-type channel diffusion layer 27 side of the and it has a connection.

【0059】オフ状態のときはゲート絶縁膜10直下のチャネル反転層13が消失し、ドレイン・ソース間電圧により、n型分割ドリフト経路域1とp型のチャネル拡散層27とのpn接合Ja,n型分割ドリフト経路域1 [0059] When the OFF state and the channel inversion layer 13 immediately below the gate insulating film 10 is lost, the drain-source voltage, pn junction Ja of the n-type drift regions 1 and p-type channel diffusion layer 27, n-type drift regions 1
とp型仕切領域2とのpn接合Jbからそれぞれ空乏層がn型分割ドリフト経路域1内に広がってこれが空乏化される。 This is depleted respectively depletion from the pn junction Jb of the p-type partition regions 2 spreads into the n-type drift regions 1 and. pn接合Jaからの空乏端はn型分割ドリフト経路域1内の経路長さ方向に広がるが、pn接合Jbからの空乏端はn型分割ドリフト経路域1内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。 Depletion ends from the pn junction Ja spreads to the path length direction of the n-type drift regions 1, the depletion edge from the pn junction Jb spread path width direction of the n-type drift regions 1, yet both sides since the depletion ends spread from surface depletion is very premature. またp型仕切領域2も同時に空乏化される。 The p-type partition regions 2 are also depleted simultaneously. 特に、p型仕切領域2の両側面から隣接するn型分割ドリフト経路1,1の双方へ空乏端が進入するようになっているので、空乏層形成のためのp型仕切領域2 In particular, since the depletion end to both the n-type divided drift path 1,1 adjacent the sides of the p-type partition regions 2 are adapted to enter, p-type partition regions for the depletion layer forming 2
の総占有幅を半減でき、その分、n型分割ドリフト経路域1の断面積の拡大を図ることができ、従前に比してオン抵抗が低減する。 The total occupied width can halve of that amount, it is possible to expand the cross-sectional area of ​​the n-type drift regions 1, the ON resistance is reduced than before. n型分割ドリフト経路1の単位面積当たりの本数(分割数)を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。 As increasing the number per unit area of ​​the n-type divided drift path 1 (division number), the trade-off relationship between the ON resistance and the breakdown voltage can be greatly reduced.

【0060】理想耐圧100 VのnチャネルMOSFET [0060] n-channel MOSFET of the ideal breakdown voltage 100 V
(図12に示す従来構造)での理想オン抵抗と比較すると、従来構造の場合、図13のにより、理想オン抵抗R=約0.6 (mオーム・cm 2 )であるが、本例の場合は、n型分割ドリフト経路域1とp型仕切領域2の深さ(経路長)を約5μm 、β=2/3と仮定し、n型分割ドリフト経路域1とp型仕切領域2の積層方向の厚さを例えば10μm,1μm,0.1μm の値として計算すると、 厚さ10μm,のとき、1.6 (mオーム・cm 2 ) 厚さ1μm,のとき、0.16(mオーム・cm 2 ) 厚さ0.1 μm,のとき、0.016 (mオーム・cm 2 ) となり、μm オーダでも劇的な低オン抵抗化が可能である。 Compared to the ideal on-resistance at (conventional structure shown in FIG. 12), in the conventional structure, the 13's, but the ideal on-resistance R = about 0.6 (m ohm · cm 2), the case of this example , n-type drift regions 1 and p-type deep partition region 2 (path length) of about 5 [mu] m, beta = 2/3 and assume, the stacking direction of the n-type drift regions 1 and p-type partition regions 2 when calculating the thickness of the example 10 [mu] m, 1 [mu] m, as a value of 0.1 [mu] m, a thickness of 10 [mu] m, when, 1.6 (m ohm · cm 2) thickness 1 [mu] m, when, 0.16 (m ohm · cm 2) thickness 0.1 [mu] m, when, 0.016 (m ohm · cm 2) next, it is possible to dramatically lower on-resistance in [mu] m order. p型仕切領域2の幅をn型分割ドリフト経路域1の幅よりも僅少にすれば、なおその効果が顕著となる。 If the width of the p-type partition regions 2 trivial than the width of the n-type drift regions 1, noted that the effect becomes remarkable. n
型分割ドリフト経路域1とp型仕切領域の幅はフォトリソグラフィとイオン注入により現在0.5 μm 程度までが量産レベルの限界であるが、微細加工技術の着実な進展により今後更なる幅寸法の縮小化が可能となるので、オン抵抗を顕著に低減できる。 Although the width of the mold drift regions 1 and p-type partition regions is limited to the current 0.5 [mu] m approximately is mass-produced by photolithography and ion implantation, reduction of further width future by steady progress in microfabrication technology since it is possible, it can significantly reduce the on-resistance.

【0061】本例のように、縦方向に配列したn型分割ドリフト経路域1とp型仕切領域2の繰り返し構造は、 [0061] As in this embodiment, the repeating structure of the n-type divided drift path are arranged in the longitudinal direction zones 1 and p-type partition regions 2,
横型半導体構造の場合に比して製法上難しい面もあるが、例えば、ドレイン層29の上にエピタキシャル成長によりn型層を形成した後、そのn型層をストライプ状に間隔を空けてエッチング除去し、そのエッチング溝をp型のエピタキシャル成長によリ埋め、不要部分を研磨除去する方法を採用することができる。 There is also a surface on difficult process in comparison with the case of a lateral semiconductor structure, for example, after forming the n-type layer by epitaxial growth on the drain layer 29, it is etched and removed at intervals and the n-type layer in stripes , the etching groove filling Li by the p-type epitaxial growth, it is possible to employ a method of polishing and removing unnecessary portions. また、中性子線や飛程の大きい高エネルギー粒子の選択的打ち込みとこれによる核変換を利用して選択的に逆導電型領域を深く形成する方法も考えられる。 Further, conceivable methods for deeply formed selectively implanted and selectively opposite conductivity type region using a transmutation by this large high energy particles as neutron or flight.

【0062】なお、本発明に係る構造は、MOSFET [0062] The structure according to the present invention, MOSFET
のドレイン・ドリフト領域に限らず、オン時にドリフト領域となり、オフ時に空乏化領域となる半導体領域に適用でき、IGBT,バイポラーラトランジスタ,ダイオード,JFET、サイリスタ,MESFET,HEMT Not only in the drain drift region becomes a drift region during on, can be applied to a semiconductor region serving as a depletion region during off, IGBT, by port Lara transistors, diodes, JFET, thyristor, MESFET, HEMT
等の殆ど総ての半導体素子に適用可能である。 It is applicable to almost all of the semiconductor elements and the like. また、導電型は逆導電型に適宜変更できる。 Further, conductivity types can be appropriately changed to the opposite conductivity type. また、図1では並行分割ドリフト群として層状、繊維状、網状又は蜂の巣状を示してあるが、これに限らず、他の繰り返し形状を採用可能である。 Further, the layered as parallel split drift group 1, fibrous, but is shown a network or honeycomb, not limited to this, it is possible to employ other recurring shapes.

【0063】 [0063]

【発明の効果】以上説明したように、本発明は、オン状態でドリフト電流を流すと共にオフ状態で空乏化する第1導電型のドリフト領域を並行分割構造とすると共に、 As described above, according to the present invention, together with a parallel division structure drift region of a first conductivity type depleted in the off-state with flow drift current in the on state,
第1導電型分割ドリフト経路域の相隣る同士の側面間(境界)に介在してpn接合分離する第2導電型仕切領域を設けたことを特徴としている。 Is characterized in that a second conductivity type partition region intervening to pn junction isolation between the side surface of Aitonaru between the first conductivity type drift regions (boundary). 従って、次の効果を奏する。 Accordingly, the following effects.

【0064】 一筋の第2導電型仕切領域の両側面から隣接する双方の第1導電型分割ドリフト経路へ空乏端がそれぞれ進入するようになっており、双方へ広がる空乏端が双方の並列の分割ドリフト経路へ有効的に作用しているので、空乏層形成のための第2導電型仕切領域2 [0064] depletion end to the first conductivity type divided drift path of both adjacent the both side surfaces of the second conductive type compartment region of earnest is controlled so as to approach each divided depletion end extending into both parallel both since acting effectively to drift path, a second conductivity type for the depletion layer forming compartment region 2
の総占有幅を半減でき、その分、第1導電型分割ドリフト経路域の断面積の拡大を図ることができ、従前に比してオン抵抗が頗る低減する。 The total occupied width can halve, correspondingly, it is possible to expand the cross-sectional area of ​​the first conductivity type drift regions, the ON resistance is reduced extremely as compared with the conventional. 第1導電型分割ドリフト経路1の単位面積当たりの本数(分割数)を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。 As increasing the number per unit area of ​​the first conductivity type divided drift path 1 (division number), the trade-off relationship between the ON resistance and the breakdown voltage can be greatly reduced.

【0065】 横型半導体装置におけるドリフト領域としては、短冊状の第1導電型分割ドリフト経路域と短冊状の第2導電型仕切領域とが平面上で交互に繰り返し配列されたストライプ状並行構造とすることができる。 [0065] as a drift region in a lateral semiconductor device, a strip-shaped first conductivity type drift regions and strip-shaped second conductivity type partition regions repeatedly alternately in the plane array of stripes parallel structure be able to.
平面上のストライプ状のpnの繰り返し構造は1回のフォトリソグラフィーで形成可能であるので、製造プロセスの簡易化により半導体装置の低コスト化も図ることができる。 Because striped pn repeating structures on the plane can be formed in one photolithography, it is possible to reduce also the cost of the semiconductor device by simplifying the manufacturing process.

【0066】 横型半導体装置におけるドリフト領域の別の構造としては、層状の第1導電型分割ドリフト経路域と層状の第2導電型仕切領域とを交互に繰り返し積み重ねて積層された重畳並行構造とすることができる。 [0066] Another structure of the drift region in the lateral semiconductor device, a superimposed parallel structure of a first conductivity type drift regions and the second conductivity type partition regions layered layered laminated repeatedly stacked alternately be able to.
かかる構造では、MOCVDやMBEを用いると、層厚の微細化が可能であるので、オン抵抗と耐圧のトレードオフ関係を大幅に緩和できる。 In such a structure, the use of MOCVD or MBE, since it is possible to miniaturize the layer thickness, the trade-off relationship between ON-resistance and the breakdown voltage can be greatly reduced.

【0067】 横型半導体装置における最も簡素なドリフト構造としては、第2導電型半導体層上に形成された第1の第1導電型分割ドリフト経路域と、この第1の第1導電型分割ドリフト経路域の上に形成されたウェル状の第2導電型仕切領域と、この第2導電型仕切領域の表層に形成され、第1の第1導電型分割ドリフト経路に並列接続した第2の第1導電型分割ドリフト経路域とを有して成る構造を採用できるが、第2の第1導電型分割ドリフト経路域が並列に接続している分、オン抵抗の低減を図ることができる。 [0067] As the simplest drift structure in lateral semiconductor device, the first and the first conductivity type drift regions, the first of the first conductivity type divided drift path formed on the second conductive semiconductor layer and the well-shaped second conductivity type partition region formed on the band, is formed on the surface layer of the second conductivity type partition regions, the second first connected in parallel to the first first conductivity type divided drift path 1 conductivity type can be adopted drift regions and structures comprising a but, correspondingly to the first conductivity type drift regions of the second is connected in parallel, it is possible to reduce the on-resistance. この構造においては、第2の第1導電型型分割ドリフト経路域の上層には逆導電型層が隣接していないため、空乏化し易くするには薄層であればある程よい。 In this structure, the upper layer of the second first-conductivity-type-type drift regions to opposite conductivity type layer are not adjacent, reasonable to easily depleted is if thin layer.

【0068】 そして、本発明の製造方法によれば、 [0068] Then, according to the manufacturing method of the present invention,
熱酸化処理工程だけで第2のn型分割ドリフト経路域を形成できるので、工程数の削減に寄与し、実用的な量産化が可能となる。 Can be formed a second n-type drift regions only the thermal oxidation process, contributing to reduction in the number of steps, it is possible to practical mass production.

【0069】 縦型半導体装置のドリフト領域としては、縦方向に層状の第1導電型分割ドリフト経路域と縦方向に層状の第2導電型仕切領域とを交互に繰り返し隣接した横並び並行構造とすることができる。 [0069] as a drift region of the vertical semiconductor device is longitudinally first conductivity type drift regions and vertical layered with side-by-side parallel structure adjacent repeated alternately and the second conductive type compartment region of the laminar be able to. かかる構造の製造方法では深い溝を形成するエンチング工程を必要とするが、縦型構造でもオン抵抗と耐圧のトレードオフ関係を大幅に緩和できる。 Require Enchingu step of forming a deep trench in a manufacturing method of the structure, it can be greatly alleviated even on-resistance and breakdown voltage trade-off relationship in a vertical structure.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(a)乃至(c)は本発明に係る半導体装置におけるドリフト領域の構造をそれぞれ示す模式図である。 1 (a) to (c) is a schematic diagram showing the structure of the drift region in the semiconductor device according to the present invention, respectively.

【図2】(a)は本発明の実施形態1に係る横型構造のSOI−MOSFETを示す平面図、(b)は(a)中のA−A′線で切断した状態を示す切断図、(c)は(a)中のB−B′線で切断した状態を示す切断図である。 2 (a) is a plan view showing an SOI-MOSFET of horizontal structure according to a first embodiment of the present invention, (b) the cut-away view showing a state taken along a line A-A 'in (a), (c) is a cutaway view showing a state taken along a line B-B 'in (a).

【図3】(a)は本発明の実施形態2に係る2重拡散型nチャネルMOSFETを示す平面図、(b)は(a) 3 (a) is a plan view showing a double diffusion type n-channel MOSFET according to the second embodiment of the present invention, (b) is (a)
中のA−A′線で切断した状態を示す切断図、(c)は(a)中のB−B′線で切断した状態を示す切断図である。 'Cutaway view showing a state taken along a line, (c) is B-B in (a)' A-A in a cutaway view showing a state taken along a line.

【図4】(a)は本発明の実施形態3に係る横型構造のSOI−MOSFETを示す平面図、(b)は(a)中のA−A′線で切断した状態を示す切断図、(c)は(a)中のB−B′線で切断した状態を示す切断図である。 4 (a) is a plan view showing the SOI-MOSFET of horizontal structure according to a third embodiment of the present invention, (b) the cut-away view showing a state taken along a line A-A 'in (a), (c) is a cutaway view showing a state taken along a line B-B 'in (a).

【図5】(a)は本発明の実施形態例4に係る横型構造のMOSFETを示す平面図、(b)は(a)中のA− 5 (a) is a plan view showing the MOSFET of horizontal structure according to an embodiment 4 of the present invention, (b) it is in (a) A-
A′線で切断した状態を示す切断図、(c)は(a)中のB−B′線で切断した状態を示す切断図である。 'Cutaway view showing a state taken along a line, (c) is B-B in (a)' A is a cutaway view showing a state taken along a line.

【図6】(a)は本発明の実施形態5に係る横型構造のpチャネルMOSFETを示す断面図、(b)は本発明の実施形態6に係る横型構造のnチャネルMOSFET 6 (a) is a sectional view showing a p-channel MOSFET of the horizontal structure according to a fifth embodiment of the present invention, (b) the n-channel MOSFET of the horizontal structure according to a sixth embodiment of the present invention
を示す断面図である。 It is a sectional view showing a.

【図7】(a)は本発明の実施形態例7に係る縦型構造のトレンチゲート型のnチャネルMOSFETを示す平面図、(b)は(a)中のA−A′線に沿って切断した状態を示す切断図である。 7 (a) is a plan view showing a trench gate type n-channel MOSFET of the vertical structure according to the embodiment 7 of the present invention, (b) along the line A-A 'in (a) it is a cutaway view showing a cutting state.

【図8】(a)は図7(a)中のB−B′線に沿って切断した状態を示す切断図、(b)は図7(b)中のC− 8 (a) is a cutaway view showing a state taken along the line B-B 'in FIG. 7 in (a), (b) is 7 (b) in the C-
C′線に沿って切断した状態を示す切断図である。 It is a cutaway view showing a state taken along C 'line.

【図9】(a)は図7(a)中のD−D′線に沿って切断した状態を示す切断図、(b)は図7(a)中のE− 9 (a) is cut-away view showing a state taken along the line D-D 'in FIG. 7 (a), (b) is 7 in (a) E-
E′線に沿って切断した状態を示す切断図である。 Is a cutaway view showing a cut state along E 'line.

【図10】(a)は従来の横型構造のSOI−MOSF [Figure 10 (a) is SOI-MOSF conventional horizontal structure
ETを示す平面図、(b)はその断面図である。 Plan view showing the ET, (b) is a sectional view thereof.

【図11】(a)は従来の横型構造のMOSFETの別の構造を示す断面図、(b)は従来の2重拡散型nチャネルMOSFETの構造を示す断面図である。 11 (a) is a sectional view showing another structure of a MOSFET of the conventional horizontal structure, a cross-sectional view showing a (b) the structure of the conventional double diffusion n-channel MOSFET.

【図12】従来のトレンチゲート型のnチャネルMOS [12] Conventional trench gate type n-channel MOS
FETを示す断面図である。 It is a sectional view showing a FET.

【図13】各種のシリコンnチャネルMOSFETの理想耐圧と理想オン抵抗とのトレードオフ関係を示すグラフである。 13 is a graph showing the trade-off relationship between the ideal breakdown voltage and the ideal on-resistance of the various silicon n-channel MOSFET.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…n型分割ドリフト経路域 1a…連結部位 2…p型仕切領域 2a…p型側端領域 3…n型チャネル拡散層 4…p -型半導体層 5…半導体基体 6…絶縁膜 7…p型チャネル拡散層 8…n +型ソース領域 9…n +型ドレイン領域 10…ゲート絶縁膜 11…フィールドプレート付きゲート電極 12…厚い絶縁膜 13…チャネル反転層 14…p型低濃度領域 17…p型チャネル拡散領域 18,28…p +型ソース領域 19…p +型ドレイン領域 21…トレンチゲート電極 22…n型低濃度ドレイン層 24…p型トップ層 27…p型チャネル層 29…n +型ドレイン層 39…n型低濃度ドレイン層 71…n +型コンタクト領域 72…p +型コンタクト領域 77…p型チャネル拡散層 88…n +型ソース領域 90…n型低濃度ドレイン領 1 ... n-type drift regions 1a ... connecting portion 2 ... p-type partition regions 2a ... p-type-side end region 3 ... n-type channel diffusion layer 4 ... p - -type semiconductor layer 5 ... semiconductor substrate 6 ... insulating film 7 ... p type channel diffusion layer 8 ... n + -type source region 9 ... n + -type drain region 10 ... gate insulating film 11 ... field plate with gate electrode 12 ... thick insulating film 13 ... channel inversion layer 14 ... p-type low-concentration region 17 ... p type channel diffusion region 18, 28 ... p + -type source region 19 ... p + -type drain region 21 ... trench gate electrode 22 ... n-type low-concentration drain layer 24 ... p-type top layer 27 ... p-type channel layer 29 ... n + -type drain layer 39 ... n-type low-concentration drain layer 71 ... n + -type contact region 72 ... p + -type contact region 77 ... p-type channel diffusion layer 88 ... n + -type source region 90 ... n-type lightly doped drain territory (ドレイン・ドリフト領域) 99…p型ドレイン領域 100…並行ドリフト経路群 111…トレンチゲート電極 90,122,139,290…ドレイン・ドリフト領域 e…空乏端 Ja,Jb…pn接合。 (Drain-drift region) 99 ... p-type drain region 100 ... parallel drift path group 111 ... trench gate electrode 90,122,139,290 ... drain drift region e ... depletion end Ja, Jb ... pn junction.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 9447−4M H01L 29/78 653C ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 Docket No. FI technique in identification symbol Agency display portion 9447-4M H01L 29/78 653C

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 オン状態でドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、並列接続した複数の第1 1. A semiconductor device having a drift region depleted in the off-state with flow drift current in the on state, the drift region comprises a first plurality of parallel connected
    導電型分割ドリフト経路域を持つ並行ドリフト経路群と、前記第1導電型分割ドリフト経路域の相隣る同士の側面間に介在してpn接合分離する第2導電型仕切領域とを有して成ることを特徴とする半導体装置。 It comprises a parallel drift path group having a conductivity type drift regions, and a second conductivity type partition region intervening to pn junction isolation between the side surface of Aitonaru between the first conductivity type drift regions wherein a composed.
  2. 【請求項2】 請求項1に記載の半導体装置において、 2. A semiconductor device according to claim 1,
    前記並行ドリフト経路群の最側端の第1導電型分割ドリフト経路域の外側に沿ってpn接合分離する第2導電型側端領域を有して成ることを特徴とする半導体装置。 The semiconductor device characterized by comprising a second conductivity-type-side end region of the pn junction separation along the outside of the first conductivity type drift regions of the top side edge of the parallel drift path group.
  3. 【請求項3】 半導体層又はその上の絶縁膜の上に形成されており、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、短冊状の第1導電型分割ドリフト経路域と短冊状の第2導電型仕切領域とが平面上で交互に繰り返し配列されたストライプ状並行構造であることを特徴とする半導体装置。 3. A is formed on the semiconductor layer or the insulating film thereon, in a semiconductor device having a drift region depleted in the off-state with flow drift current in the lateral direction in the on-state, the drift region , wherein a first conductivity type drift regions strip and the strip-shaped second conductivity type partition regions are striped parallel structures that are repeated alternately arranged on a plane.
  4. 【請求項4】 半導体層又はその上の絶縁膜の上に形成されており、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、層状の第1導電型分割ドリフト経路域と層状の第2導電型仕切領域とを交互に繰り返し積み重ねて積層された重畳並行構造であることを特徴とする半導体装置。 4. A is formed on the semiconductor layer or the insulating film thereon, in a semiconductor device having a drift region depleted in the off-state with flow drift current in the lateral direction in the on-state, the drift region , wherein a is superimposed parallel structure are stacked repeatedly stacked alternately a first conductivity type drift regions and the second conductivity type partition regions layered layered.
  5. 【請求項5】 第2導電型半導体層上に形成されており、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、前記第2導電型半導体層上に形成された第1の第1導電型分割ドリフト経路域と、 5. is formed on the second conductive type semiconductor layers on a semiconductor device having the drift region depleted in the off state with flow drift current in the lateral direction in the on state, the drift region, the first first a first conductivity type drift regions formed on the second conductivity type semiconductor layer,
    この第1の第1導電型分割ドリフト経路域の上に形成されたウェル状の第2導電型仕切領域と、この第2導電型仕切領域の表層に形成され、第1の第1導電型分割ドリフト経路に並列接続した第2の第1導電型分割ドリフト経路域とを有して成ることを特徴とする半導体装置。 And the first formed well-shaped second conductivity type partition region on the first conductivity type drift regions, the formed in the surface layer of the second conductivity type partition regions, first first conductivity type divided the semiconductor device characterized by comprising a second first conductivity type drift regions of connected in parallel to the drift path.
  6. 【請求項6】 請求項5に規定する半導体装置の製造方法において、シリコンのp型半導体層上にリンをイオン注入して熱拡散により第1のn型分割ドリフト経路域を形成した後、この第1のn型分割ドリフト経路域上に硼素を選択的にイオン注入して熱拡散によりウェル状のp 6. The method of manufacturing a semiconductor device as defined in claim 5, a phosphorus were formed the first n-type drift regions by thermal diffusion and ion implantation into the p-type semiconductor layer of silicon, the the first n-type split well shaped p by selectively thermally diffused by ion implantation to drift path area on the boron
    型仕切領域を形成し、しかる後、熱酸化処理を施し、シリコン表面でのリンの偏析による高濃度化と硼素の酸化膜中への偏析による低濃度化を利用して表層に第2のn Type partition regions is formed, thereafter, subjected to a thermal oxidation treatment, the second n in the surface layer by using a low concentration of by segregation to the oxide film of the high concentration of boron due to segregation of phosphorus in the silicon surface
    型分割ドリフト経路域を形成して成ることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising -type drift regions.
  7. 【請求項7】 半導体層の上に形成されており、オン状態で縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、縦方向に層状の第1導電型分割ドリフト経路域と縦方向に層状の第2導電型仕切領域とを交互に繰り返し隣接した横並び並行構造であることを特徴とする半導体装置。 7. is formed on the semiconductor layer, a semiconductor device having a drift region depleted in the off-state with flow drift current in the vertical direction in the on-state, the drift region is in the longitudinal direction of the layered wherein a first conductivity type drift regions and the vertical direction, which is a side-by-side parallel structure adjacent repeated alternately and the second conductivity type partition regions layered.
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