JPH09261183A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPH09261183A JPH09261183A JP8064119A JP6411996A JPH09261183A JP H09261183 A JPH09261183 A JP H09261183A JP 8064119 A JP8064119 A JP 8064119A JP 6411996 A JP6411996 A JP 6411996A JP H09261183 A JPH09261183 A JP H09261183A
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- JP
- Japan
- Prior art keywords
- resonator
- delay line
- extraction circuit
- strip
- timing extraction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Optical Communication System (AREA)
Abstract
(57)【要約】
【課題】 伝送すべきデータの伝送速度が速くなると信
号波長が短くなるため、データ信号とクロック信号との
相対位相差を精密に調整する必要が生じる。そのため、
遅延量がわずかに異なる遅延素子を幾通りも揃えておか
ねばならず、コストアップになるという問題があった。
又、遅延線路と誘電体共振器との間で生じる入力信号の
リンギング、あるいは遅延線路と配線を接続するリード
によって波形のすそ引きが生じ、その結果ジッタが発生
してタイミングの品質を低下するという問題があった。 【解決手段】 パルス信号列を導入し、あるいはクロッ
ク信号を送出するために基板７の上に形成された伝送線
路１、５と、共振器孔４を有する同軸状の共振器２と、
共振器２の外部側壁に形成されたストリップ遅延線路３
とを備え、共振器２とストリップ遅延線路３とは間隙６
によって生じるキャパシタンスを介して電磁的に結合さ
れる。
号波長が短くなるため、データ信号とクロック信号との
相対位相差を精密に調整する必要が生じる。そのため、
遅延量がわずかに異なる遅延素子を幾通りも揃えておか
ねばならず、コストアップになるという問題があった。
又、遅延線路と誘電体共振器との間で生じる入力信号の
リンギング、あるいは遅延線路と配線を接続するリード
によって波形のすそ引きが生じ、その結果ジッタが発生
してタイミングの品質を低下するという問題があった。 【解決手段】 パルス信号列を導入し、あるいはクロッ
ク信号を送出するために基板７の上に形成された伝送線
路１、５と、共振器孔４を有する同軸状の共振器２と、
共振器２の外部側壁に形成されたストリップ遅延線路３
とを備え、共振器２とストリップ遅延線路３とは間隙６
によって生じるキャパシタンスを介して電磁的に結合さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は光通信あるいは移動
体通信等における高周波帯域に用いられるタイミング抽
出回路に関し、伝送すべきデータとクロック成分とを区
別することなく一体に伝送されてきた信号パルスを入力
し、この入力信号からクロック成分を抽出する回路に適
される。
体通信等における高周波帯域に用いられるタイミング抽
出回路に関し、伝送すべきデータとクロック成分とを区
別することなく一体に伝送されてきた信号パルスを入力
し、この入力信号からクロック成分を抽出する回路に適
される。
【０００２】
【従来の技術】図６は、従来から知られているこの種の
受信回路を示す。本図中１００は伝搬してきた光情報を
電気信号に変換する光電変換素子、２００は劣化したパ
ルスを補償・増幅する等化増幅回路、３００は微分回
路、４００は等化増幅回路２０の出力を一定時間だけ遅
延させる遅延線路、５００はクロック周波数を中心周波
数とする狭帯域のバンドパスフィルタ、６００は一定振
幅のクロックパルスに波形整形する振幅制限回路、７０
０は伝送データを再生するフリップフロップである。フ
リップフロップ７００に入力されるデータ信号と振幅制
限回路６００から出力されるタイミングクロック信号の
位相が最適になるように遅延線路４００の長さが調節さ
れる（特願平５−２７２０７４）。
受信回路を示す。本図中１００は伝搬してきた光情報を
電気信号に変換する光電変換素子、２００は劣化したパ
ルスを補償・増幅する等化増幅回路、３００は微分回
路、４００は等化増幅回路２０の出力を一定時間だけ遅
延させる遅延線路、５００はクロック周波数を中心周波
数とする狭帯域のバンドパスフィルタ、６００は一定振
幅のクロックパルスに波形整形する振幅制限回路、７０
０は伝送データを再生するフリップフロップである。フ
リップフロップ７００に入力されるデータ信号と振幅制
限回路６００から出力されるタイミングクロック信号の
位相が最適になるように遅延線路４００の長さが調節さ
れる（特願平５−２７２０７４）。
【０００３】図７は入力信号列からクロック成分を抽出
するタイミング抽出回路の構成を示す図である。４０は
従来のバンドパスフィルタ５００を形成する誘電体共振
器、２０は従来の遅延線路４００を形成するストリップ
遅延線路を示す。遅延線路２０と誘電体共振器４０は基
板７０の上に設けられた配線３０を介して接続される。
ここで、共振器４０はホット電極５０を引き出し、ホッ
ト電極５０と配線３０及びホット電極５０と伝送線路６
０とは間隙によって生じるキャパシタンスＣを介して結
合される。入力されたパルス信号は伝送線路１０から入
力し、遅延線路２０と誘電体共振器４０によってクロッ
ク成分が抽出されると共に、クロックパルスは伝送線路
６０から出力される（エレクトロニクス実装技術、１９
９５．１０、２６〜２８頁）。ここで、遅延素子２０は
配線遅延（７．７ｐｓ／ｍｍ）を利用した遅延線路２０
−２をセラミック基板２０−１の上に形成し、遅延時間
は遅延素子２０を取り替えながら最適値となるように調
整する。
するタイミング抽出回路の構成を示す図である。４０は
従来のバンドパスフィルタ５００を形成する誘電体共振
器、２０は従来の遅延線路４００を形成するストリップ
遅延線路を示す。遅延線路２０と誘電体共振器４０は基
板７０の上に設けられた配線３０を介して接続される。
ここで、共振器４０はホット電極５０を引き出し、ホッ
ト電極５０と配線３０及びホット電極５０と伝送線路６
０とは間隙によって生じるキャパシタンスＣを介して結
合される。入力されたパルス信号は伝送線路１０から入
力し、遅延線路２０と誘電体共振器４０によってクロッ
ク成分が抽出されると共に、クロックパルスは伝送線路
６０から出力される（エレクトロニクス実装技術、１９
９５．１０、２６〜２８頁）。ここで、遅延素子２０は
配線遅延（７．７ｐｓ／ｍｍ）を利用した遅延線路２０
−２をセラミック基板２０−１の上に形成し、遅延時間
は遅延素子２０を取り替えながら最適値となるように調
整する。
【０００４】
【発明が解決しようとする課題】しかしながら、伝送す
べきデータの伝送速度が速くなると信号波長が短くなる
ため、フリップフロップ７００から出力されるデータ信
号と振幅制限回路６００から出力されるクロック信号と
の相対位相差を精密に調整する必要が生じる。そのた
め、遅延量がわずかに異なる遅延素子２０−２を幾通り
も揃えておかねばならず、コストアップになるという問
題があった。又、遅延線路２０と誘電体共振器４０との
間で生じる入力信号のリンギング、あるいは遅延線路２
０と配線３０を接続するリード２０−３によって波形の
すそ引きが生じ、その結果ジッタが発生してタイミング
の品質を低下するという問題があった。そこで本発明の
目的は、共振器とストリップ遅延線路を一体に形成し、
且つこれらを電磁結合によって接続して、伝送データの
高速化に対処し得るよう構成したタイミング抽出回路を
提供することにある。
べきデータの伝送速度が速くなると信号波長が短くなる
ため、フリップフロップ７００から出力されるデータ信
号と振幅制限回路６００から出力されるクロック信号と
の相対位相差を精密に調整する必要が生じる。そのた
め、遅延量がわずかに異なる遅延素子２０−２を幾通り
も揃えておかねばならず、コストアップになるという問
題があった。又、遅延線路２０と誘電体共振器４０との
間で生じる入力信号のリンギング、あるいは遅延線路２
０と配線３０を接続するリード２０−３によって波形の
すそ引きが生じ、その結果ジッタが発生してタイミング
の品質を低下するという問題があった。そこで本発明の
目的は、共振器とストリップ遅延線路を一体に形成し、
且つこれらを電磁結合によって接続して、伝送データの
高速化に対処し得るよう構成したタイミング抽出回路を
提供することにある。
【０００５】
【課題を解決するための手段】本発明に係わるタイミン
グ抽出回路は、受信したパルス信号列からクロック成分
を抽出するタイミング抽出回路において、パルス信号列
を導入し、あるいはクロック信号を送出するために基板
上に形成された伝送線路と、誘電体ブロックの対向する
端面を貫通する少なくとも１個の共振器孔が設けられ、
該共振器孔の内面には内導体が形成され、該誘電体ブロ
ックの外面に外導体が形成されてなる共振器と、該共振
器の外部側壁に形成されたストリップ遅延線路とを備
え、前記共振器と前記ストリップ遅延線路とは電磁結合
によって結合されることを特徴とする。
グ抽出回路は、受信したパルス信号列からクロック成分
を抽出するタイミング抽出回路において、パルス信号列
を導入し、あるいはクロック信号を送出するために基板
上に形成された伝送線路と、誘電体ブロックの対向する
端面を貫通する少なくとも１個の共振器孔が設けられ、
該共振器孔の内面には内導体が形成され、該誘電体ブロ
ックの外面に外導体が形成されてなる共振器と、該共振
器の外部側壁に形成されたストリップ遅延線路とを備
え、前記共振器と前記ストリップ遅延線路とは電磁結合
によって結合されることを特徴とする。
【０００６】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を説明する。なお、図面の説明において同一要
素には同一符号を付し、重複する説明を省略する。図１
は本発明のタイミング抽出回路の構成を示す図であり、
受信したパルス信号列からクロック成分を抽出するタイ
ミング抽出回路において、パルス信号列を導入し、ある
いはクロック信号を送出するために基板７の上に形成さ
れた伝送線路１、５と、共振器孔４を有する同軸状の共
振器２と、共振器２の外部側壁に形成されたストリップ
遅延線路３とを備え、共振器２とストリップ遅延線路３
とは間隙６によって生じるキャパシタンスを介して電磁
的に結合される。
の実施例を説明する。なお、図面の説明において同一要
素には同一符号を付し、重複する説明を省略する。図１
は本発明のタイミング抽出回路の構成を示す図であり、
受信したパルス信号列からクロック成分を抽出するタイ
ミング抽出回路において、パルス信号列を導入し、ある
いはクロック信号を送出するために基板７の上に形成さ
れた伝送線路１、５と、共振器孔４を有する同軸状の共
振器２と、共振器２の外部側壁に形成されたストリップ
遅延線路３とを備え、共振器２とストリップ遅延線路３
とは間隙６によって生じるキャパシタンスを介して電磁
的に結合される。
【０００７】伝送線路１、５は図１（ｂ）に示すよう
に、通常基板７の上に設けられたアース板８を利用して
ストリップ線路を形成したものが用いられる。
に、通常基板７の上に設けられたアース板８を利用して
ストリップ線路を形成したものが用いられる。
【０００８】図２は共振器２の構成を示すものであり、
同図（ａ）、（ｃ）は側面図、同図（ｂ）はＡ−Ａ断面
図である。誘電体ブロック２−３の対向する端面２−
４、２−５を貫通する少なくとも１個の共振器孔４が設
けられ、共振器孔４の内面には内導体２−１、誘電体ブ
ロック２−３の外面に外導体２−２が設けられる。共振
器２の外部側壁には遅延線路３が設けられ（図１参
照）、入力端面２−４では遅延線路３の一端が内導体２
−１との間に設けられた間隙６を介して結合され、遅延
線路３の他端は伝送線路１及び５と直接接続される。
同図（ａ）、（ｃ）は側面図、同図（ｂ）はＡ−Ａ断面
図である。誘電体ブロック２−３の対向する端面２−
４、２−５を貫通する少なくとも１個の共振器孔４が設
けられ、共振器孔４の内面には内導体２−１、誘電体ブ
ロック２−３の外面に外導体２−２が設けられる。共振
器２の外部側壁には遅延線路３が設けられ（図１参
照）、入力端面２−４では遅延線路３の一端が内導体２
−１との間に設けられた間隙６を介して結合され、遅延
線路３の他端は伝送線路１及び５と直接接続される。
【０００９】共振器２の終端端面２−５は、図２に示す
ように内導体２−１と外導体２−２を開放状態に形成し
て１／２波長で共振が生じる場合と、図３に示すように
終端端面２−５の内導体２−１と外導体２−２を短絡状
態に形成し、１／４波長で共振が生じる場合がある。
ように内導体２−１と外導体２−２を開放状態に形成し
て１／２波長で共振が生じる場合と、図３に示すように
終端端面２−５の内導体２−１と外導体２−２を短絡状
態に形成し、１／４波長で共振が生じる場合がある。
【００１０】図４は他の構成の共振器を示す図であり、
同図（ａ）は側面図、同図（ｂ）はＣ−Ｃ断面図であ
る。共振器２の入力端面２−４及び入力端面側の外面に
は外導体２−２が設けられ、また共振器２の入力端面側
と終端端面側との間には空隙９が設けられている。共振
器２の内導体２−１と共振器２の側面に設けられた遅延
線路３（図１参照）との結合は空隙９によって行なわれ
る。
同図（ａ）は側面図、同図（ｂ）はＣ−Ｃ断面図であ
る。共振器２の入力端面２−４及び入力端面側の外面に
は外導体２−２が設けられ、また共振器２の入力端面側
と終端端面側との間には空隙９が設けられている。共振
器２の内導体２−１と共振器２の側面に設けられた遅延
線路３（図１参照）との結合は空隙９によって行なわれ
る。
【００１１】図５はストリップ遅延線路３の構成を示す
平面図でり、誘電体を挟んで上下に設けた帯状の金属膜
によって形成される。遅延線路は直線状あるいは蛇行し
た曲線状に形成してもよいが、上面の金属膜は同図に示
すように、複数個の長方形を串刺し状に形成すると、遅
延時間を大きくすることができると共に、長方形の横幅
Ｗ及び長さＬをトリミングすることによって遅延時間を
簡単にかつ微妙な調整をすることができる。このような
ストリップ遅延線路３を共振器２の外部側壁に多段に形
成すると、長い遅延時間をコンパクトに構成することが
出来る（図示せず）。
平面図でり、誘電体を挟んで上下に設けた帯状の金属膜
によって形成される。遅延線路は直線状あるいは蛇行し
た曲線状に形成してもよいが、上面の金属膜は同図に示
すように、複数個の長方形を串刺し状に形成すると、遅
延時間を大きくすることができると共に、長方形の横幅
Ｗ及び長さＬをトリミングすることによって遅延時間を
簡単にかつ微妙な調整をすることができる。このような
ストリップ遅延線路３を共振器２の外部側壁に多段に形
成すると、長い遅延時間をコンパクトに構成することが
出来る（図示せず）。
【００１２】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００１３】共振器と遅延線路はキャパシタンスを介し
て直接結合しているので、多重反射がなく、ジッタによ
るクロックの品質劣化を防止することが出来る。
て直接結合しているので、多重反射がなく、ジッタによ
るクロックの品質劣化を防止することが出来る。
【００１４】共振器と遅延線路を一体に形成しているの
で、すそひきあるいはリンギングが生じないのでパルス
信号の波形乱れが少なく、遅延誤差が抑制される。
で、すそひきあるいはリンギングが生じないのでパルス
信号の波形乱れが少なく、遅延誤差が抑制される。
【００１５】ストリップ遅延線路の上面の金属膜が長方
形の金属膜を串刺し状に形成され、長方形の横幅あるい
は長さをトリミングすることによって容易に遅延時間を
調整することが出来る。
形の金属膜を串刺し状に形成され、長方形の横幅あるい
は長さをトリミングすることによって容易に遅延時間を
調整することが出来る。
【００１６】ストリップ遅延線路は共振器の外部側壁に
多段に形成されるので、コンパクトな抽出回路を得るこ
とが出来る。
多段に形成されるので、コンパクトな抽出回路を得るこ
とが出来る。
【図１】本発明に係わるタイミング抽出回路の構成を示
す図であり、同図（ａ）は全体斜視図、同図（ｂ）は伝
送線路５の部分拡大図である。
す図であり、同図（ａ）は全体斜視図、同図（ｂ）は伝
送線路５の部分拡大図である。
【図２】本発明に係わる誘電体共振器の構成を示す図で
あり、同図（ａ）、（ｃ）は側面図、同図（ｂ）はＡ−
Ａ断面図である。
あり、同図（ａ）、（ｃ）は側面図、同図（ｂ）はＡ−
Ａ断面図である。
【図３】本発明に係わる他の誘電体共振器の構成を示す
図であり、同図（ａ）、（ｃ）は側面図、同図（ｂ）は
Ｂ−Ｂ断面図である。
図であり、同図（ａ）、（ｃ）は側面図、同図（ｂ）は
Ｂ−Ｂ断面図である。
【図４】本発明に係わる他の誘電体共振器の構成を示す
図であり、同図（ａ）は側面図、同図（ｂ）はＣ−Ｃ断
面図である。
図であり、同図（ａ）は側面図、同図（ｂ）はＣ−Ｃ断
面図である。
【図５】本発明に係わるストリップ遅延線路の構成を示
す平面図である。
す平面図である。
【図６】従来から知られている受信回路の構成を示す図
である。
である。
【図７】従来のタイミング抽出回路の構成を示す図であ
る。
る。
１、５：伝送線路 ２：誘電体共振器 ２−１：内導体 ２−２：外導体 ２−３：誘電体 ２−４：入力側端面 ２−５：終端側端面 ３：ストリップ遅延線路 ４：共振器孔 ６：間隙 ７：基板 ８：接地 ９：空隙 １０、６０：伝送線路 ２０：遅延素子 ２０−１：プリント基板 ２０−２：遅延線路 ２０−３：リード線 ３０：配線 ４０：誘電体共振器 ５０：ホット電極 ７０：基板 １００：光電変換素子 ２００：等化増幅回路 ３００：微分回路 ４００：遅延線路 ５００：バンドパスフィルタ ６００：振幅制限回路 ７００：フリップフロップ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 7/04
Claims (5)
- 【請求項１】 受信したパルス信号列からクロック成分
を抽出するタイミング抽出回路において、 パルス信号列を導入し、あるいはクロック信号を送出す
るために基板上に形成された伝送線路と、誘電体ブロッ
クの対向する端面を貫通する少なくとも１個の共振器孔
が設けられ、該共振器孔の内面には内導体が形成され、
該誘電体ブロックの外面に外導体が形成されてなる共振
器と、該共振器の外部側壁に形成されたストリップ遅延
線路とを備え、 前記共振器と前記ストリップ遅延線路とは電磁結合によ
って結合されることを特徴とするタイミング抽出回路。 - 【請求項２】 ストリップ遅延線路は帯状誘電体膜を挟
んで一方には平面の金属膜、他面には長方形の間を細長
の矩形で接続したパターンの金属膜を配置して形成さ
れ、前記パターンの金属膜をトリミングして遅延時間が
調整可能であることを特徴とする請求項１に記載のタイ
ミング抽出回路。 - 【請求項３】 ストリップ遅延線路は共振器の外部側壁
に多段に形成されたことを特徴とする請求項１又は２に
記載のタイミング抽出回路。 - 【請求項４】 電磁結合は結合部材の間に設けられた空
隙あるいは間隙によって生ずるキャパシタンスを介して
行なわれることを特徴とする請求項１に記載のタイミン
グ抽出回路。 - 【請求項５】 共振器は終端端面を短絡又は開放状態に
構成して、クロック信号の１／２波長又は１／４波長で
共振することを特徴とする請求項１に記載のタイミング
抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064119A JPH09261183A (ja) | 1996-03-21 | 1996-03-21 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064119A JPH09261183A (ja) | 1996-03-21 | 1996-03-21 | タイミング抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09261183A true JPH09261183A (ja) | 1997-10-03 |
Family
ID=13248870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8064119A Pending JPH09261183A (ja) | 1996-03-21 | 1996-03-21 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09261183A (ja) |
-
1996
- 1996-03-21 JP JP8064119A patent/JPH09261183A/ja active Pending
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