JPH09260453A - 位置合わせ精度検出用半導体装置およびその製造方法並びに位置合わせ精度検出方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体製造におけるレジストパターンの合わ
せずれ量を精度良く測定する手段を提供する。 【解決手段】 合わせずれの評価パターン５は、絶縁膜
６の上に対向して配置された電極７ａおよび電極７ｂ
と、これら電極７ａ、７ｂを覆って設けられた層間絶縁
膜８とで容量形成部９を有して構成され、電極７ａは下
層メタル配線１０ａにより出力端子１１ａに接続され、
また、電極７ｂは下層メタル配線１０ｂにより出力端子
１１ｂに接続されている。出力端子１１ａと出力端子１
１ｂでテスターにより合わせずれ量の測定が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造過
程において、レジストパターンニングの際の合わせずれ
量を検出するための、位置合わせ精度検出用半導体装置
およびその製造方法並びに位置合わせ精度検出方法に関
する。

【０００２】

【従来の技術】従来より、半導体装置の製造過程におい
て、レジストパターンニングの際の位置合わせ精度の検
出は製品の歩留り向上のためには欠かせない重要な技術
であり、今後の半導体製造の更なる微細化に伴い、なお
一層、その重要性は増すものである。

【０００３】従来の位置合わせ精度の検出方法につい
て、図１３および図１４を参照して説明する。図１３は
従来のレジストパターンニングの際の位置合わせ精度の
測定手段を示す図であって、同図（ａ）はその正面図で
あり、同図（ｂ）は同図（ａ）におけるＡ4 −Ａ4 ′の
断面側面図である。また、図１４は図１３に示す測定手
段による測定法方を説明するための図である。

【０００４】従来、レジストパターンニングの際の位置
合わせ精度の測定手段である評価回路部１００は図１３
に示すように、ウェハーの絶縁膜１０１上に下層メタル
配線１０２とＳｉＯ₂ からなる層間絶縁膜１０３をレジ
ストパターンニングとエッチング工程を経て作成する。
これらは中心に位置すべき方形の層間絶縁膜１０３と、
この層間絶縁膜１０３を均等の開口部１０４を介して取
り巻くように下層メタル配線１０２が設けられている。

【０００５】この評価回路部１００の下層メタル配線１
０２と層間絶縁膜１０３との相対位置関係を調べて合わ
せずれを検出するものであり、例えば、ＣＣＤ（Ｃｈａ
ｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）撮像素子等に
よって上面より撮影し、これによって得られた画像デー
タを処理することによって合わせずれ量を算出してい
た。下層メタル配線１０２と層間絶縁膜１０３の形状か
らも分かるように中心位置の合わせずれ量は横方向と縦
方向の成分に分離して測定することが可能であった。

【０００６】しかしながら上述した測定方法では、評価
回路部１００の構成部材が荒れている場合などは測定精
度が著しく低下する。例えば、下層メタル配線１０２が
スパッタリング法によるＡｌ蒸着の場合、Ａｌのグレイ
ンにより表面に微小な凹凸形状が発生し、図１４に示す
ように下層メタル配線１０２のエッジが荒れてしまい、
位置測定の精度が著しく低下する問題があった。また、
測定精度の限界は光学顕微鏡の光学的分解性能で律する
ため、今後の半導体製造の一層の微細化技術に対して精
度的に対応することは困難であると想定される。

【０００７】

【発明が解決しようとする課題】従って本発明の課題
は、半導体装置の微細化に伴うレジストパターンニング
の際の位置合わせずれの検出精度を向上するために、こ
れに用いる位置合わせ精度検出用半導体装置とその製造
方法、およびこの半導体装置を用いた位置合わせ精度検
出方法を提供しようとするものである。

【０００８】

【課題を解決するための手段】本発明は上記課題に鑑み
成されたものであり、半導体装置の製造におけるレジス
トパターンニングの位置合わせ精度の検出において、第
一のパターンと第二のパターンとで形成する、合わせず
れ量を検出するコンデンサを設けて位置合わせ精度検出
用半導体装置を形成する。

【０００９】前記コンデンサはメタル配線による対向し
た電極で構成すること、また、前記メタル配線による対
向した電極間にレジストパターンニングの位置合わせず
れ量に応じて、比誘電率εを有する層間絶縁膜を挿入し
てコンデンサを構成すること、更に、メタル配線による
対向した電極間に、レジストパターンニングの位置合わ
せずれ量に応じて、比誘電率εを有する層間絶縁膜の挿
入は、前記メタル配線による対向した電極間の一部に層
間絶縁膜を重ねてパターンを行い、挿入して位置合わせ
精度検出用半導体装置を製造する。

【００１０】半導体装置の製造におけるレジストパター
ンニングの位置合わせ精度の検出は、前記コンデンサの
電気容量を測定して行う。

【００１１】合わせずれ量の測定精度を向上させるた
め、前記合わせずれ量測定用のコンデンサを複数段設
け、これらコンデンサを並列に接続し、この電気容量を
測定して位置合わせ精度を検出する。

【００１２】合わせずれ量の測定精度を向上させるた
め、前記コンデンサと共に、校正用回路を設け、前記校
正用回路は合わせずれが生じても電気容量は変化せず、
一方、他の製造要因では電気容量が変化する構成にし、
更に、前記コンデンサの電気容量と前記校正用回路の電
気容量の差分を求めることにより、合わせずれによる電
気容量の変化分のみを検出して合わせずれ量を求め、位
置合わせ精度を検出する。

【００１３】メタル配線と層間絶縁膜とは重なることが
ない構成にしてコンデンサを構成し、メタル配線と層間
絶縁膜のどちらの作成工程からでも合わせずれ量を求め
ることができるようにして上記課題を解決する。

【００１４】本発明の構成によれば、レジストパターン
ニングにおける微小な合わせずれを精度良く検出するこ
とができ、従って、更なる微細構造を有する半導体装置
の製造を歩留りよく行うことが可能となる。

【００１５】

【発明の実施の形態】本発明の実施の形態について図１
ないし図１２を参照して説明する。

【００１６】本発明に関する評価パターンは図１に示す
ウェハー上に設けられている。同図（ａ）はウェハー１
上に作成された半導体回路２を示し、同図（ｂ）は半導
体回路２の１ショット分を拡大したものである。ここで
１ショットとは露光装置により１回の露光でパターンニ
ングされる領域をいう。１ショット内には実回路パター
ン部３と、実回路パターン部３を分離するスクライブラ
イン４と、本発明の合わせずれ量を評価するための評価
パターン５とがある。合わせずれ量をショット内の中心
と周辺とで測定するために、評価パターン５は同図
（ｂ）に示すようにショットの中心と四隅に配置されて
いる。

【００１７】つぎに、本発明の第一の実施形態例の構成
および動作について説明する。合わせずれの評価パター
ン５は図２に示すように、絶縁膜６の上に対向して配置
された電極７ａおよび電極７ｂと、これら電極７ａ、７
ｂを覆って設けられた層間絶縁膜８とで容量形成部９を
構成し、電極７ａは下層メタル配線１０ａにより出力端
子１１ａに接続され、また、電極７ｂは下層メタル配線
１０ｂにより出力端子１１ｂに接続されている。出力端
子１１ａと出力端子１１ｂは合わせずれ量の測定の際に
テスターを当てる部分となる。

【００１８】前記容量形成部９の電気容量について図３
を参照して説明する。平行平板電極間の電気容量は対向
する電極の面積に比例し、電極間の距離に反比例し、電
極間に存在する物質の誘電率をその比例係数として決定
される。同図（ａ）の本発明の容量形成部９に示される
ように、電極７ａ、７ｂの対向面は縦Ｔ、横Ｌの矩形
で、その面積はＳ＝Ｌ0 ×Ｔであり、電極間距離はｄで
ある。この電極間に長さＬｎに渡って比誘電率εの層間
絶縁膜８が挿入されていて、残りの長さ（Ｌ0 −Ｌｎ）
は誘電率ε₀ の真空（実際にはこの誘電率ε₀ に近い空
気）である。

【００１９】従って、この容量形成部９は２つのコンデ
ンサが並列に接続された構成と成っている。図３（ｂ）
はこの状態を表した等価回路であり、層間絶縁膜８を含
む部位の電気容量Ｃｎ（ＳｉＯ₂ ）と、層間絶縁膜８を
含んでいない部位の電気容量Ｃｎ（ｎｏｎＳｉＯ₂ ）が
並列に接続されていることを表し、また、図３（ｃ）は
Ｃｎ＝Ｃｎ（ＳｉＯ₂ ）＋Ｃｎ（ｎｏｎＳｉＯ₂ ）とし
た１つの電気容量Ｃｎで表したものである。

【００２０】ここで、層間絶縁膜８の所定の挿入量Ｌｎ
＝Ｌ0 ／２を基準とし、この位置がレジストパターンに
合わせずれがない位置とする。この位置から合わせずれ
が生じると、層間絶縁膜８の挿入量Ｌｎが変化し、従っ
て電気容量Ｃｎが変化して、その変化量を測定すること
により、パターンニングの際の合わせずれ量が検知でき
ることになる。

【００２１】つぎに、合わせずれ量の変化と電気容量の
変化について図４ないし図６を参照して詳細に説明す
る。

【００２２】図４（ａ）は挿入量Ｌｎ＝Ｌ1 の場合の、
また、図４（ｂ）は挿入量Ｌｎ＝Ｌ2 の場合の容量形成
部９の平面図である。このように電極７ａ、７ｂと層間
絶縁膜８とが、長さＬｎだけ重なり合っていて、パター
ンニングの際に電極７ａ、７ｂと層間絶縁膜８とが図の
横方向に合わせずれが生じると、電極間に挿入される層
間絶縁膜８の長さＬｎが理想状態（合わせずれが零）の
Ｌｎ＝Ｌ0 ／２に比較して増減する。尚、同図の符号１
２は層間絶縁膜８の挿入部を示している。

【００２３】図４（ａ）のＬｎ＝Ｌ1 の場合は理想状態
に対して層間絶縁膜８が右方向にずれた場合であって、
理想状態より挿入量が多く、一方、図４（ｂ）のＬｎ＝
Ｌ2の場合は層間絶縁膜８が左方向にずれた場合であっ
て、理想状態より挿入量が少なく、合わせずれ量と層間
絶縁膜８の電極間への挿入量との間に相関関係が生まれ
る。

【００２４】つぎに、挿入量Ｌｎと電気容量Ｃｎとの関
係について説明する。前述したＣｎは詳しくは、 Ｃｎ＝Ｃｎ（ＳｉＯ₂ ）＋Ｃｎ（ｎｏｎＳｉＯ₂ ） ＝〔（Ｌ0 −Ｌｎ）×Ｔ／ｄ〕×ε₀ ＋（Ｌｎ×Ｔ／ｄ）×ε₀ ×ε ＝Ｔ×ε₀ ／ｄ〔Ｌ0 ＋Ｌｎ×（ε−１）〕 〔Ａ・ｓ〕 （１） ＝α×Ｌｎ＋β 〔Ａ・ｓ〕 （２） と表される。ここで、 α＝Ｔ×ε₀ ×（ε−１）／ｄ β＝Ｔ×Ｌ0 ×ε₀ ／ｄ とする。また、 Ｃｎ：挿入量Ｌｎの場合の電気容量 Ｃｎ（ＳｉＯ₂ ）：挿入量Ｌｎの場合の層間絶縁膜と電
極との重なる部位の電気容量 Ｃｎ（ｎｏｎＳｉＯ₂ ）：挿入量Ｌｎの場合の層間絶縁
膜と電極との重ならない部位の電気容量 Ｌｎ：層間絶縁膜の電極間への挿入量 Ｌ0 ：電極の向き合う幅 Ｔ：電極の向き合う高さ（配線の膜厚） ｄ：電極間の距離 ε：電極間に挿入する層間絶縁膜の比誘電率 ε₀ ：真空の誘電率 である。

【００２５】従って、（１）式のＬ0 、Ｔ、ｄ、ε、ε
₀ は合わせずれとは関係のない定数であるから、（２）
式のように置き換えられ、電気容量Ｃｎは挿入量Ｌｎの
一次式となって、電気容量Ｃｎと挿入量Ｌｎは比例関係
にあることが分かる。例えば層間絶縁膜８を二酸化シリ
ケイト（ＳｉＯ₂ ）とすると、その比誘電率ε＝３．９
であるからε−１＞０となり、（２）式の傾きは正であ
るから挿入量Ｌｎが増えるにしたがって電気容量Ｃｎも
増大するという相関関係が得られる。

【００２６】以上説明したことは図５に示すように、横
方向の合わせずれ検出〔同図（ａ）〕と縦方向の合わせ
ずれ検出〔同図（ｂ）〕の何れに用いても良いことは勿
論であり、層間絶縁膜８の電極間への挿入方向を合わせ
ずれの検出方向と一致して設けることで、それぞれの方
向の合わせずれ量を検出する評価パターンを形成するこ
とができる。

【００２７】図６は上述した縦方向および横方向の合わ
せずれ検出部を一体として形成した評価パターン５の一
例であって、電極７ａ1 、電極７ｂ、層間絶縁膜８で構
成される縦方向の検出パターンと、電極７ａ2 、電極７
ｃ、層間絶縁膜８で構成される横方向の検出パターンと
があり、電極７ａ1 、７ａ2 は共通で下層メタル配線１
０ａにより出力端子１１ａに接続され、また、電極７ｂ
は下層メタル配線１０ｂで出力端子１１ｂに、電極７ｃ
は下層メタル配線１０ｃで出力端子１１ｃにそれぞれ接
続され、これらの出力端子からテスターにより、合わせ
ずれによる電気容量の変動を測定する。

【００２８】つぎに、評価パターン５の製造方法につい
て図７を参照して説明する。図７は図２のＡ₁ −Ａ₁ ′
線上における断面図である。

【００２９】まず、第一の工程では図７（ａ）に示すよ
うに基盤となる下層の絶縁膜６を、例えばＳｉＯ₂ を気
相成長（ＣＶＤ）により成膜する。この部分については
エッチングを行わない。第二の工程では図７（ｂ）に示
すように下層メタル配線層１０となる金属を例えばスパ
ッタリング法により蒸着し、形成する。第三の工程では
図７（ｃ）に示すように下層メタル配線層１０をフォト
リソグラフィー工程によりパターンニングし、エッチン
グ工程においてエッチングして、所望の配線形状に加工
し、電極７ａおよび電極７ｂを形成する。第四の工程で
は図７（ｄ）に示すように層間絶縁膜８を、例えばＳｉ
Ｏ₂ を気相成長（ＣＶＤ）により成膜し、最後に図７
（ｅ）に示すように層間絶縁膜８をフォトリソグラフィ
ー工程によりパターンニングし、エッチング工程におい
てエッチングして、所望の形状に形成する。

【００３０】上述した評価パターン５の製造は実回路を
作成する過程で同時に行われるものであって、別途、そ
のための工程を必要とするものではない。

【００３１】つぎに、合わせずれ検出精度を向上させる
方法について説明する。その第一は評価パターンを複数
段設ける方法であり、その第二は校正用回路を設ける方
法である。

【００３２】まず、第一の方法について図８を参照して
説明する。従来、半導体素子の測定には極めて微弱な電
気量を取り扱うために、外部からの電気的ノイズの影響
を受け、誤差が生じることが多かった。この電気容量の
微小な変化まで精度よく検出するために、複数段の評価
パターン５を設けて電気容量の変化を増幅させて検出す
るものである。

【００３３】図８（ａ）は８段の構成例を示し、電極７
１ａ〜７８ａはそれぞれ下層メタル配線１０ａに接続
し、更に、出力端子１１ａに導かれ、また、電極７１ｂ
〜７８ｂもそれぞれ下層メタル配線１０ｂに接続し、更
に、出力端子１１ｂに導かれている。また、層間絶縁膜
８１〜８８が電極７１ａ〜７８ａと電極７１ｂ〜７８ｂ
に渡って設けられていて、それぞれが容量形成部を構成
する。図８（ｂ）は上述した評価パターンの等価回路で
あって、それぞれの容量形成部はコンデンサＣ₁〜Ｃ₈
で示されている。

【００３４】リソグラフィ工程においてパターンニング
に合わせずれが生じると、電極と層間絶縁膜の重なりが
一斉に同じ方向に同じ量だけ理想状態からずれるため
に、電気容量の変化量は、単体の場合に比べて複数倍
（図８では８倍）大きくなる。図８では８段の構成であ
るが、これに限ることなく任意の段数を設けてよいこと
は当然である。

【００３５】この段数をｗとし、出力端子１１ａおよび
１１ｂより測定される電気容量Ｃｎは Ｃｎ＝Ｃ₀ ×ｗ＋ΔＣｎ×ｗ （３） で表される。ここでＣ₀ は合わせずれが無い場合の個々
のコンデンサの電気容量であり、ΔＣｎは合わせずれに
より発生した個々のコンデンサの電気容量の変化量であ
る。従って、（３）式より変化量はΔＣｎの段数（ｗ）
倍に増幅されていることが分かる。これは測定時の外部
ノイズの影響を軽減する効果がある。また、複数のコン
デンサを同時に測定することにより平均化する効果があ
り、評価パターンの製造ばらつきの影響を低減すること
になる。

【００３６】合わせずれ検出精度を向上させる第二の方
法は校正用回路を用いるものであり、これを図９を参照
して説明する。従来の問題として、測定精度の低下をお
よぼす原因に、半導体装置の種々の製造ばらつきがあ
る。例えば、図３（ａ）の電極７ａ、７ｂの幅Ｌ0 、膜
厚Ｔ、電極間距離ｄ、相関絶縁膜８の挿入量Ｌｎ、相関
絶縁膜８の膜質変化（特に比誘電率εの変化）等があ
り、これらの変化は（１）式または（２）式で表させる
電気容量Ｃｎに変化を与えるものであり、電気容量と合
わせずれの相関関係を崩すことになり、測定精度を低下
させる。この問題を解決するために評価パターン５に校
正用回路を付加し、製造誤差の影響を排除しようとする
ものである。

【００３７】図９は図６に示す評価パターン５に校正回
路を付加したものである。図中校正回路は電極７ａ3 お
よび電極７ｄ、これら電極間に挿入される相関絶縁膜
８、出力端子１１ｄおよび電極７ｄと出力端子１１ｄを
接続する下層メタル配線１０ｄから構成されている。ま
た、電極７ａ3 は下層メタル配線１０ａで出力端子１１
ａに接続されている。

【００３８】電極７ａ3 および電極７ｄの横幅は他の評
価パターンの電極の２倍の大きさに設定され、一方、電
極７ａ3 および電極７ｄの電極間ｄ、電極厚みＴは他の
電極間と同一である。また、相関絶縁膜８の横方向の幅
は電極幅Ｌ0 で作成され、電極７ａ3 、７ｄの中央に配
設する。従って、校正用回路は合わせずれが零の場合の
電気容量の２倍の容量をもつコンデンサを構成する。こ
のコンデンサの容量は出力端子１１ａおよび１１ｄから
テスターで測定する。

【００３９】上述した第二の方法によると、校正回路の
相関絶縁膜８は実際的な横方向の合わせずれが生じても
電極７ａ3 、７ｄからはみ出すことはなく電極７ａ3 、
７ｄ上に形成され、校正用回路の電気容量は常に一定で
ある。即ち、校正用回路で得られる電気容量Ｃｎ（Ｑ＋
〜Ｑ3 −）は、合わせずれに応じた電気容量の変化ΔＣ
ｎ（合わせずれ）とは無関係である。これを合わせずれ
量零のときの電気容量の指標とする。

【００４０】この校正回路で得られる電気容量は Ｃｎ（Ｑ＋〜Ｑ3 −） ＝２〔Ｃ₀ （ＳｉＯ₂ ）＋Ｃ（ＳｉＯ₂ 誤差）〕 ＋２〔Ｃ₀ （ｎｏｎＳｉＯ₂ ）＋Ｃ（配線誤差）〕 （４） で表される。

【００４１】また、電極７ａ1 、電極７ｂおよび層間絶
縁膜８で構成される横合わせずれ検出回路で得られる電
気容量は、 Ｃｎ（Ｑ＋〜Ｑ1 −） ＝ΔＣｎ（横合わせずれ） ＋〔Ｃ₀ （ＳｉＯ₂ ）＋Ｃ（ＳｉＯ₂ 誤差）〕 ＋〔Ｃ₀ （ｎｏｎＳｉＯ₂ ）＋Ｃ（配線誤差）〕 （５） で表され、更に、電極７ａ2 、電極７ｃおよび層間絶縁
膜８で構成される縦合わせずれ検出回路で得られる電気
容量は Ｃｎ（Ｑ＋〜Ｑ2 −） ＝ΔＣｎ（縦合わせずれ） ＋〔Ｃ₀ （ＳｉＯ₂ ）＋Ｃ（ＳｉＯ₂ 誤差）〕 ＋〔Ｃ₀ （ｎｏｎＳｉＯ₂ ）＋Ｃ（配線誤差）〕 （６） で表される。

【００４２】ここで、Ｃｎは層間絶縁膜８の挿入量をＬ
ｎとしたときの電気容量であり、Ｃ₀ は合わせずれ量零
のときの電気容量であり、Ｃ₀ （ＳｉＯ₂ ）は層間絶縁
膜（ＳｉＯ₂ ）が電極間に挿入されていない部位の電気
容量であり、Ｃ₀ （ｎｏｎＳｉＯ₂ ）は層間絶縁膜（Ｓ
ｉＯ₂ ）が電極間に挿入されている部位の電気容量であ
る。また、Ｃ（ＳｉＯ₂ 誤差）およびＣ（配線誤差）は
層間絶縁膜８と下層メタル配線の製造誤差による電気容
量の変化をそれぞれ示している。更に、ΔＣｎ（横合わ
せずれ）およびΔＣｎ（縦合わせずれ）はそれぞれ横、
縦方向の合わせずれが発生した場合の電気容量の変化量
を示している。ここで変化量とは理想状態（合わせずれ
が零の状態）で得られる電気容量との差分である。

【００４３】本発明が目的とする合わせずれに対する電
気容量の変化を把握するには、（５）式および（６）式
から分かるように、製造誤差による電気容量の変化分Ｃ
（ＳｉＯ₂ 誤差）とＣ（配線誤差）を取り除き、且つ、
合わせずれが発生した場合の電気容量の変化分ΔＣｎ
（横合わせずれ）およびΔＣｎ（縦合わせずれ）の情報
が検知できればよい。

【００４４】そこで、（３）式に示すように校正用回路
で得られる電気容量Ｃｎ（Ｑ＋〜Ｑ3 −）は合わせずれ
が発生した場合の電気容量の変化分ΔＣｎ（横合わせず
れ）およびΔＣｎ（縦合わせずれ）の情報を含まず、且
つ、製造誤差による電気容量の変化分Ｃ（ＳｉＯ₂ 誤
差）とＣ（配線誤差）の情報を含んでいることから、
（５）式および（６）式を（３）式と比較することによ
り、測定誤差要因となる製造誤差による電気容量変化を
取り除き、合わせずれによる電気容量の変化分ΔＣｎ
（横合わせずれ）およびΔＣｎ（縦合わせずれ）のみを
検出することが可能である。

【００４５】この校正用回路を利用して製造誤差を取り
除き、合わせずれを算出する式をつぎに示す。 ΔＣｎ（横合わせずれ） ＝Ｃｎ（Ｑ＋〜Ｑ1 −）−Ｃｎ（Ｑ＋〜Ｑ3 −）／２ （７） ΔＣｎ（縦合わせずれ） ＝Ｃｎ（Ｑ＋〜Ｑ2 −）−Ｃｎ（Ｑ＋〜Ｑ3 −）／２ （８）

【００４６】これらは校正回路で得られる電気容量の１
／２を単純に測定結果から引き算したものであり、この
計算結果には製造誤差を含まず、合わせずれがおよぼす
電気容量の変化のみを表していることが分かる。即ち、
前述した容量に変化を与えるいかなる部位に製造のバラ
ツキが発生しても、校正用回路も同様に電気容量の変化
を発生するため（但し、変化量は２倍）、電気容量の差
を求めることによりこの電気容量の変化は相殺され、最
終的な合わせずれの計算結果には製造のバラツキによる
影響は排除される。従って、求められた電気容量に対応
して正確な合わせずれ量を求めることができる。

【００４７】つぎに、本発明の第二の実施形態例につい
て説明する。上述した第一の実施形態例はメタル配線上
に形成した、層間絶縁膜の加工時の重ね合わせずれを測
定する方法であった。逆に第一の実施形態例では層間絶
縁膜上に形成したメタル配線の加工に関しては合わせず
れを測定することはできない。従って、第二の本実施形
態例はこの制約を除去した方法に関するものである。

【００４８】図１０は第二の実施形態例の正面図であっ
て、層間絶縁膜８と、電極７ａおよび７ｂとは全く重な
りを持たない構成になっている。即ち、電極７ａおよび
７ｂは一方向が開いて対向しており、この開いた部位に
層間絶縁膜８が合わせずれ量に対応した距離Ｘｎ、Ｙ
ｎ、Ｚｎをもって入り込んでいる。電極７ａおよび７ｂ
はそれぞれ下層メタル配線１０ａおよび１０ｂにより出
力端子１１ａおよび１１ｂに接続されている。図１０か
らも分かるように、層間絶縁膜８と電極７ａおよび７ｂ
は上層レイヤーと下層レイヤーの区別はなく、層間絶縁
膜上にメタル配線を形成する場合においても合わせずれ
に応じた所定の電気容量を得ることができる。

【００４９】つぎに、この評価パターンの作成方法につ
いて、メタル配線形成後に絶縁膜を作成する場合と、絶
縁膜形成後にメタル配線を作成する場合とに分けて説明
する。

【００５０】メタル配線形成後に絶縁膜を作成する場合
は図１１に示すように、まず、第一の工程で基盤となる
下層の絶縁膜６上に電極、メタル配線等となる金属１３
を、例えばスパッタリング法により蒸着する〔図１１
（ａ）〕。つぎに、金属１３をフォトリソグラフィー工
程によりパターンニングし、エッチング工程においてエ
ッチングし、所望の形状に加工する〔図１１（ｂ）〕。
つぎに、層間絶縁膜８となる、例えばＳｉＯ₂ を気相成
長（ＣＶＤ）により成膜する〔図１１（ｃ）〕。最後に
層間絶縁膜８をフォトリソグラフィー工程によりパター
ンニングし、エッチング工程においてエッチングし、所
望の形状に加工して〔図１１（ｄ）〕、評価パターンを
形成する。

【００５１】絶縁膜形成後にメタル配線を作成する場合
は図１２に示すように、まず、第一の工程で基盤となる
下層の絶縁膜６上に層間絶縁膜８となる、例えばＳｉＯ
₂ を気相成長（ＣＶＤ）により成膜する〔図１２
（ａ）〕。つぎに、層間絶縁膜８をフォトリソグラフィ
ー工程によりパターンニングし、エッチング工程におい
てエッチングし、所望の形状に加工する〔図１２
（ｂ）〕。つぎに、下層の絶縁膜６上に電極、メタル配
線等となる金属１３を、例えばスパッタリング法により
蒸着する〔図１２（ｃ）〕。最後に、金属１３をフォト
リソグラフィー工程によりパターンニングし、エッチン
グ工程においてエッチングし、所望の形状に加工して
〔図１２（ｄ）〕、評価パターンを形成する。

【００５２】これら２つの場合の一連の加工は実回路を
作成する過程と同時に行われ、合わせずれ評価パターン
を作成するために新たな製造過程を追加する必要はな
い。また、この合わせずれ検出方法を用いると、層間膜
加工工程においても、その位置合わせを行うことができ
ることになる。

【００５３】

【発明の効果】以上説明したように本発明の評価パター
ンを用いた合わせずれ測定法によれば、電極間の電気容
量の変化でその合わせ精度を検出するので、従来の画像
処理による測定法でのメタル配線の表面状態の影響を排
除し、これによる測定精度の低下を防止することができ
る。

【００５４】また、校正用回路を利用した補正により、
線幅および膜厚のばらつき、膜質変化等の製造における
影響を全く受けること無く、安定した合わせずれ量の測
定精度が得られ、測定の信頼性が飛躍的に向上する。

【００５５】また、本発明の回路を複数段の並列回路で
構成することにより、合わせずれによる電気容量の変化
量を増幅して検出できるため、測定誤差要因のテスター
の測定精度や外部からの電気的ノイズに対して効果的に
その影響を軽減することができ、測定の信頼性が飛躍的
に向上する。

【００５６】測定の際に必要とされる主要な機器は電気
容量測定用のテスターのみであるため、従来の測定方法
で用いた大がかりな測定システムは必要とせず、簡単な
システム構成で測定が可能である。また、電気容量の測
定に要する時間は従来の方法と比較して短時間で行うこ
とができ、従って、測定器コストおよびランニングコス
トが大幅に削減できる。

【００５７】合わせずれ量の測定回路の加工形状を最適
化することにより、配線、層間膜のいずれの製造過程に
おいても合わせずれ量の検出可能なパターンを形成する
ことが可能であり、合わせずれ量の測定における自由度
が増大する。

【００５８】電気容量測定感度（精度）を電気的に自由
に調整できるので、合わせずれ量の測定精度を容易に向
上でき、今後の半導体製造における一層の微細化技術の
合わせずれ評価方法に用いて効果が大きい。

【図面の簡単な説明】

【図１】 ウェハー上の評価パターンの部位を示す図で
あって、（ａ）は半導体回路を形成するウェハーの正面
図であり、（ｂ）は半導体回路の１ショット分の拡大図
である。

【図２】 第一の実施形態例である評価パターンの容量
形成部を含む形状を示す図であって、（ａ）はその正面
図であり、（ｂ）は（ａ）におけるＡ1 −Ａ1′線上の
断面側面図である。

【図３】 評価パターンを示し、（ａ）は図２に示す評
価パターンの容量形成部の斜視図であり、（ｂ）は容量
成分毎にコンデンサを対応させた等価回路であり、
（ｃ）はこの容量を一つのコンデンサで表した等価回路
である。

【図４】 下層メタル配線と、層間絶縁膜の配置と、こ
れによる電気容量を示す図であって、（ａ）は層間絶縁
膜が右方向にずれた場合であり、（ｂ）は層間絶縁膜が
左方向にずれた場合であり、（ｃ）は層間絶縁膜のずれ
と電気容量との関係を示す。

【図５】 位置合わせを検出する評価パターンを示し、
（ａ）は横方向のずれを検出するパターン図であり、
（ｂ）は縦方向のずれを検出するパターン図である。

【図６】 図５に示すパターンで構成した縦、横の両方
向の評価パターンを一体化したの実施形態例である。

【図７】 本発明による評価パターンの製造方法に関
し、図３（ａ）に示すＡ2 −Ａ2 ′線上の断面側面に着
目して説明するための図である。

【図８】 本発明による評価パターンの複数段構成を示
す図であって、（ａ）はその模式図であり、（ｂ）はそ
の等価回路である。

【図９】 図６に示した評価パターンに校正回路を付加
した評価パターンを示す図である。

【図１０】 第二の実施形態例を示す図である。

【図１１】 図１０に示した評価パターンの製造方法に
関し、図１０に示すＡ3 −Ａ3 ′線上の断面側面に着目
して説明するための図である。

【図１２】 図１０に示した評価パターンの他の製造方
法に関し、図１０に示すＡ3 −Ａ3 ′線上の断面側面に
着目して説明するための図である。

【図１３】 従来のレジストパターンニングの際の位置
合わせ精度の測定手段を示す図であって、（ａ）はその
正面図であり、（ｂ）は（ａ）におけるＡ4 −Ａ4 ′の
断面側面図である。

【図１４】 図１３の測定手段による測定法方を説明す
るための図である。

【符号の説明】

１…ウェハー、２…半導体回路、３…実回路パターン
部、４…スクライブライン５…評価パターン、６…絶縁
膜 ７ａ，７ａ1 ，７ａ2 ，７ａ3 ，７ｂ，７ｃ，７ｄ，７
１ａ，７１ｂ，７２ａ，７２ｂ，７３ａ，７３ｂ，７４
ａ，７４ｂ，７５ａ，７５ｂ，７６ａ，７６ｂ，７７
ａ，７７ｂ，７８ａ，７８ｂ…電極 ８、８１、８２、８３、８４、８５、８６、８７、８８
…層間絶縁膜 ９…容量形成部、１０…下層メタル配線層 １０ａ，１０ｂ，１０ｃ，１０ｄ…下層メタル配線 １１ａ，１１ｂ，１１ｃ，１１ｄ…出力端子、１２…層
間絶縁膜の挿入部 １３…金属、１００…評価回路部、１０１…絶縁膜 １０２…下層メタル配線、１０３…層間絶縁膜、１０４
…開口部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体装置の製造におけるレジストパタ
   ーンニングの位置合わせ精度の検出において、 第一のパターンと第二のパターンとで形成する、合わせ
   ずれ量を検出するコンデンサを設けたことを特徴とする
   位置合わせ精度検出用半導体装置。
2. 【請求項２】 前記コンデンサはメタル配線による対向
   した電極で構成することを特徴とする、請求項１に記載
   の位置合わせ精度検出用半導体装置。
3. 【請求項３】 前記メタル配線による対向した電極間に
   レジストパターンニングの位置合わせずれ量に応じて、
   比誘電率εを有する層間絶縁膜を挿入してコンデンサを
   構成したことを特徴とする、請求項１に記載の位置合わ
   せ精度検出用半導体装置。
4. 【請求項４】 請求項３に記載のメタル配線による対向
   した電極間に、レジストパターンニングの位置合わせず
   れ量に応じて、比誘電率εを有する層間絶縁膜の挿入
   は、前記メタル配線による対向した電極間の一部に層間
   絶縁膜を重ねてパターンを行い、挿入することを特徴と
   する位置合わせ精度検出用半導体装置の製造方法。
5. 【請求項５】 半導体装置の製造におけるレジストパタ
   ーンニングの位置合わせ精度の検出は、請求項１ないし
   請求項３に記載のコンデンサの電気容量を測定して行う
   ことを特徴とする位置合わせ精度検出方法。
6. 【請求項６】 合わせずれ量の測定精度を向上させるた
   め、前記合わせずれ量測定用のコンデンサを複数段設
   け、これらコンデンサを並列に接続したことを特徴とす
   る位置合わせ精度検出用半導体装置。
7. 【請求項７】 半導体装置の製造におけるレジストパタ
   ーンニングの位置合わせ精度の検出は、請求項６に記載
   のコンデンサの電気容量を測定して行うことを特徴とす
   る位置合わせ精度検出方法。
8. 【請求項８】 合わせずれ量の測定精度を向上させるた
   め、前記コンデンサと共に、校正用回路を設けたことを
   特徴とする位置合わせ精度検出用半導体装置。
9. 【請求項９】 前記校正用回路は合わせずれが生じても
   電気容量は変化せず、一方、他の製造要因では電気容量
   が変化する構成にしたことを特徴とする、請求項８に記
   載の位置合わせ精度検出用半導体装置。
10. 【請求項１０】 前記コンデンサの電気容量と前記校正
    用回路の電気容量の差分を求めることにより、合わせず
    れによる電気容量の変化分のみを検出して合わせずれ量
    を求めることを特徴とする位置合わせ精度検出方法。
11. 【請求項１１】 メタル配線と層間絶縁膜とは重なるこ
    とがない構成にしてコンデンサを構成したことを特徴と
    する位置合わせ精度検出用半導体装置。
12. 【請求項１２】 メタル配線と層間絶縁膜のどちらの作
    成工程からでも合わせずれ量を求めることができること
    を特徴とする、請求項１１に記載の位置合わせ精度検出
    用半導体装置を用いた位置合わせ精度検出方法。