JPH09258163A

JPH09258163A - 液晶表示装置

Info

Publication number: JPH09258163A
Application number: JP7017596A
Authority: JP
Inventors: Takuo Furuki; 拓夫古木
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1996-03-26
Filing date: 1996-03-26
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】液晶表示装置の信号電極を駆動するＩＣに、
外部入力される複数ビットの表示画素信号を処理する回
路を集積することは、端子と回路間のパターン配線長お
よびパターン配線の往復による信号の遅延と、クロスト
ークを生じさせるほか、ＩＣチップ面積の非縮小化とな
る。【解決手段】デュアルスキャン法で駆動される単純マ
トリクス型液晶パネルにおいて、該単純マトリクス型液
晶パネルに対向するように反転実装される信号電極駆動
回路で、複数ビット入力される表示画素信号のビット順
位を操作する回路を、上位ビットと下位ビットの表示画
素信号端子を対とした該端子の直近に備える手段と、前
記表示画素信号を記憶するラッチ回路を前記端子の直近
に備える手段を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単純マトリクス型
液晶パネル（以下、液晶パネルと略す場合がある）にお
いてデュアルスキャン法で駆動される信号電極駆動回路
の、回路合理化とパターンレイアウトに関する。

【０００２】

【従来の技術】単純マトリクス型液晶パネルで、特にＯ
Ａ系で使用される信号電極駆動回路は、対向するように
反転実装されるデュアルスキャン法で駆動されるが、出
力する信号電極信号がＩＣチップで左右反転に出力する
必要があるため、ＩＣ動作は双方向型となり、また狭額
縁液晶パネルが要求され、ＩＣチップ外形がスリム化さ
れることから、ＩＣチップ内の回路部もＩＣチップ外形
に合わせたレイアウトが必要とされる。

【０００３】図８は従来例の表示画素情報の処理回路構
成およびレイアウトを示した図であり、表示画素情報は
入力端子である第１のパッド電極３００および第２のパ
ッド電極３０１から、ダイオードから形成される保護回
路３１０および３１１に接続され、その後、バッファ回
路３２０および３２１に接続され、複数ビットの各パタ
ーン配線３４０および３４１により、例としてＩＣチッ
プ外形中央部に集積的にレイアウトされた制御回路５０
０へ接続され、該制御回路５００から、さらにパターン
配線３４２および３４３で、ＩＣチップ上の全ての出力
回路部６００あるいはバッファ回路６０２に接続され
る。

【０００４】入力端子直近のバッファ回路３２０は、波
形整形とバッファリングの作用があり、バッファリング
は、制御回路部５００までのパターン配線３４０の抵抗
および容量からトランジスタサイズが算出される。

【０００５】同様に、図８で示した第３のパッド電極３
０２と、第４のパッド電極３０３から入力されるデータ
信号も、レイアウト的に集積した制御回路部５００にパ
ターン配線され、該制御回路部５００でタイミング調整
およびバッファリングされた後、ＩＣチップ上の全ての
出力回路６００あるいはバッファ回路６０２に接続され
る。

【０００６】また図９に示すように制御回路部５００
は、ＩＣ動作の方向性を決定する直流の駆動方向制御信
号１００によって上位ビットと下位ビットの表示画素情
報を交換する処理を行うセレクタ回路４００と、ＩＣ外
部への出力回路を有する出力回路部６００でデータ信号
を、所定のデータラッチ回路へ転送するためにタイミン
グ調整を行うデータフリップフロップ等を用いた記憶回
路４１０と、表示画素情報をＩＣチップ上に備えられた
全ての出力回路部６００あるいはバッファ回路６０２に
パターン配線するためのバッファ回路４２０から構成さ
れる。

【０００７】図９に示すように、パターン配線３４０お
よび３４１等で集中された複数ビットの表示画素情報
は、各１ビットの表示画素情報を論理処理するセレクタ
回路４００と、記憶回路４１０と、バッファ回路４２０
を備え、制御回路部５００内で集積的に論理処理され
る。

【０００８】その後、バッファ回路４２０から、パター
ン配線３４２および３４３により、ＩＣチップ上に備え
られた全ての出力回路部６００あるいはバッファ回路６
０２に表示画素情報を転送する。

【０００９】上記制御回路部５００の記憶回路４１０
は、図８で示したＩＣ外部から入力される基本クロック
１１２により駆動され、該基本クロック１１２は、出力
回路部６００のラッチ回路を駆動する選択信号発生のた
めのシフトレジスタ回路５１０等にパターン配線するた
め、シフトクロック１２０としてバッファリングが行わ
れる。

【００１０】出力回路部６００は、ＩＣチップ上でマト
リクス状にレイアウトされ、該出力回路部６００内は、
記憶回路およびレベルシフタ回路、バッファ回路（図示
せず）等から構成され、出力用のパッド電極より液晶パ
ネル８６０の信号電極８１３に接続される。

【００１１】出力回路部６００内のバッファ回路（図示
せず）から、出力される信号電極信号は、図１に示すよ
うに、信号電極駆動回路８１０から液晶パネル８６０の
二分の一の領域に配線される平行なｍ本の信号電極８１
３に接続され、走査電極駆動回路８２０は平行なｎ本の
走査電極８２３に接続され、デュアルスキャン法で液晶
パネル８６０を駆動する。

【００１２】ＩＣチップの駆動方向は、図１で示すよう
に、矢印方向であるため、図９で示した駆動方向制御信
号１００は、液晶パネル８６０に対向するように実装さ
れたＩＣチップで、電位が反転関係にある。

【００１３】また図１で、信号電極駆動回路８１０と、
走査電極駆動回路８２０は、コントローラ回路８５０か
ら、基本クロック１１２と、ラッチクロック１１０と、
表示画素情報等を入力し、液晶パネル８６０に対向する
ように実装された信号電極駆動回路８１０と、走査電極
駆動回路８２０は一括制御される。

【００１４】

【発明が解決しようとする課題】単純マトリクス型液晶
パネルでデュアルスキャン法で駆動される信号電極駆動
回路で、入力端子の表示画素情報は、一般的にＩＣ内部
の中央およびチップ端等に集積した論理回路部に集中配
線され、該回路部内で上位ビットと下位ビットのビット
情報の交換処理が行われ、ＩＣチップ上のマトリクス状
にレイアウトされた出力回路にパターン配線される。

【００１５】上記データ信号は、図８に示すように複数
ビットの全表示画素情報の処理回路を制御回路部５００
で、データフリップフロップ回路等の記憶回路でのデー
タ保持と、出力回路部６００のデータラッチ回路（図示
せず）のデータラッチ信号１３０とのレーシング処理
と、データ信号のバッファリング回路が備えられるた
め、ＩＣチップ内の局所的集積度が高い。

【００１６】上記した一連の表示画素情報の処理系態
は、表示画素情報の入力端子から制御回路部５００まで
のパターン配線長が長くなり、したがって、図８に示す
ように入力端子から制御回路の間に、バッファ回路３２
０および３２１等の、データ信号のバッファリングの必
要性があり、データ信号の遅延量が増加する結果とな
る。

【００１７】また制御回路部５００から、再び表示画素
情報をＩＣチップ内の全ての出力回路部６００あるいは
バッファ回路６０２にパターン配線するため、データ信
号配線は、往復配線となり、制御回路部付近での配線本
数が増大するほか、隣接する配線によるクロストークが
載る可能性の考慮が必要となる。

【００１８】さらに往復配線は、ＩＣチップ面積の増大
に関与し、狭額縁の液晶パネルでスリム化が要求される
信号電極駆動回路のＩＣチップの短辺方向の外形寸法を
増大する結果となる。

【００１９】一般的にスリム化された信号電極駆動回路
のＩＣチップは、パターン配線長が必然的に長くなり、
パターン配線の抵抗及び容量が増大し、さらにクロスト
ークが載りやすく、これらを改善するレイアウトの工夫
が必要とされる。

【００２０】本発明の目的は、上記課題を解決するため
複数ビットの表示画素情報の入力に対し、制御回路部を
２ビット毎に分散させ、パターン配線の往復およびこれ
に伴うバッファリングを廃することで、表示画素信号の
遅延量を低減することと、ＩＣチップ内の空間を有効に
使用し、ＩＣチップ面積の縮小およびコストダウンに有
利である回路およびレイアウト構成を提供することであ
る。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の液晶表示装置の回路およびレイアウトは下
記記載の構成を採用する。

【００２２】複数本配線された走査電極と、該走査電極
に対して間隔を有して交差して対向するように複数本配
列された信号電極と、前記走査電極と前記信号電極との
間の間隔に挟持された液晶層と、前記走査電極に電圧を
印加する走査電極駆動回路と、前記信号電極に電圧を印
加する信号電極駆動回路とを有する液晶表示装置であっ
て、前記信号電極駆動回路は、外部入力のクロックを変
換する動作タイミング制御回路と、外部入力の複数ビッ
トの表示画素信号を変換するデータ変換処理回路と、前
記動作タイミング制御回路の出力信号で駆動するシフト
レジスタ回路と、該シフトレジスタ回路に連動して前記
データ変換処理回路の表示画素信号を記憶する複数個の
出力部記憶回路と、該出力部記憶回路の出力信号を変調
する変調回路と、該変調回路の出力信号を電位変換する
レベルシフタ回路と、該レベルシフタ回路の出力信号を
信号電極に出力する出力回路から構成され、前記データ
変換処理回路は、前記動作タイミング制御回路の出力信
号で駆動され、外部入力の複数ビットの表示画素信号の
ビット順位を選択し、表示画素信号を記憶したのち、前
記出力部記憶回路へ接続し、前記液晶層に所定の画像を
表示することを特徴とする。

【００２３】信号電極駆動回路は、動作タイミング制御
回路が、シフトレジスタ回路と、データ変換処理回路を
同時駆動し、外部入力される複数ビットの表示画素信号
をビット毎に順次記憶するラッチ回路を備え、前記シフ
トレジスタ回路により前記した複数個の出力部記憶回路
を順次に駆動し、該出力部記憶回路に所定の表示画素信
号を記憶し、前記した複数本配線された信号電極に所定
の表示画素信号を出力することを特徴とする。

【００２４】信号電極駆動回路は、動作タイミング制御
回路で、前記信号電極駆動回路の外部より該信号電極駆
動回路の源振となる作動クロックと、水平同期信号と、
単純マトリクス型液晶パネルに複数個実装された信号電
極駆動回路をカスケード接続するカスケード信号を入力
し、イネーブル信号を自己発生して、前記シフトレジス
タ回路と、前記した表示画素信号を記憶するラッチ回路
を連動して駆動し、前記シフトレジスタ回路により前記
した複数個の出力部記憶回路に所定の表示画素信号を記
憶することを特徴とする。

【００２５】信号電極駆動回路は、シフトレジスタ回路
のシフト方向信号による反転機能が備えられ、データ変
換処理回路で、前記信号電極駆動回路の外部より入力さ
れる少なくとも２つ以上の複数ビットの表示画素信号の
ビット順位を前記シフト方向信号で変換するセレクタ回
路と、前記動作タイミング制御回路と連動して駆動する
ラッチ回路とで構成され、所定の表示画素信号を記憶
し、前記した複数個の出力部記憶回路に表示画素信号を
転送することを特徴とする。

【００２６】信号電極駆動回路は、データ変換処理回路
の回路配置で、信号電極駆動回路の外部より複数ビット
入力される表示画素信号に割り当てた端子に対し、該端
子の近傍に複数個備えられ、前記表示画素信号のビット
順位を操作するセレクタ回路により前記した表示画素信
号を記憶するラッチ回路の記憶内容を制御し、前記した
複数個備えられた出力部記憶回路に表示画素信号を転送
する構成とする。

【００２７】信号電極駆動回路は、データ変換処理回路
の回路配置で、前記信号電極駆動回路の外部より入力さ
れる複数ビットの表示画素信号の入力端子の上位ビット
と下位ビットとを１対として配置した前記端子間に備え
ることを特徴とする。

【００２８】信号電極駆動回路は、データ変換処理回路
の回路配置で、前記信号電極駆動回路の外部より入力さ
れる複数ビットのカラー表示画素信号に割り当てた端子
に対し、前記カラー表示画素信号の前記シフト方向信号
による前記信号電極駆動回路の反転駆動によるビット入
れ替えを操作するセレクタ回路と、前記カラー表示画素
信号を記憶するラッチ回路を、前記端子の近傍に備える
ことを特徴とする。

【００２９】信号電極駆動回路は、データ変換処理回路
の回路配置で、前記信号電極駆動回路の外部より入力さ
れる複数ビットのカラー表示画素信号に割り当てた端子
に対し、色信号別に同一ビット順位の前記カラー表示画
素信号の２つの信号を１対として配置した前記端子間に
備えることを特徴とする。

【００３０】信号電極駆動回路のシフトレジスタ回路お
よびデータ変換処理回路の動作は、信号電極駆動回路の
外部より入力される前記作動クロックを、前記動作タイ
ミング制御回路で制御したクロック信号のパターン配線
を、共有して配線接続され、連動して駆動することを特
徴とする。

【００３１】

【発明の実施の形態】図１は本発明の実施例における液
晶表示装置の構成を示す説明図であり、図２は、本実施
例における信号電極駆動回路の構成を示す説明図であ
り、図３は、本実施例における液晶表示装置の回路構成
を示す説明図であり、図４は、図３に示す制御回路部の
回路構成を示す説明図であり、図５は、図４に示す回路
構成の回路図であり、図６は、本実施例におけるＩＣの
動作クロックに関する回路構成を示す説明図であり、図
７は、本実施例におけるタイミングチャートを示した説
明図である。

【００３２】図１から図７に示した実施例は、単純マト
リクス型液晶パネルの駆動法に、フレームレートコント
ロール（以下、ＦＲＣと略すことがある）と、パルス幅
変調（ＰＷＭと略すことがある）と、波高変調（ＰＨＭ
と略すことがある）および、前記駆動法でのカラー表示
（ＲＧＢと略すことがある）での表示画素情報の入力系
態を示す。

【００３３】図１から図７に示したＦＲＣ駆動とは、図
６で示すラッチクロック１１０の１周期に対し、表示画
素情報が１ビットであり、本実施例は、前記ラッチクロ
ック１１０の１周期に対し、表示画素情報がｑ画素分の
ｑビットが、パラレル入力する場合における信号電極駆
動回路の動作を示した。

【００３４】本実施例の図１に示す単純マトリクス型液
晶パネルの表示装置は、複数の信号電極８１３と複数の
走査電極８２３とが交差し、その交点に表示画素を有し
て、前記走査電極を駆動する走査電極駆動回路８２０
と、前記信号電極を駆動する信号電極駆動回路８１０
と、前記単純マトリクス型液晶パネルを線順時駆動する
ための前記走査電極駆動回路８２０と信号電極駆動回路
８１０への、制御信号および表示画素情報信号を発生す
る制御回路８５０を有して、前記単純マトリクス型液晶
パネルがデュアルスキャン法で駆動される。

【００３５】本実施例の図２に示す前記単純マトリクス
型液晶パネルを駆動する信号電極駆動回路８１０は、シ
フトレジスタ回路５１０を駆動する特定の周波数の基本
クロック１１２と、前記信号電極駆動回路に複数個備え
られる出力回路６００内に記憶されるデータ信号３５０
を、信号電極８１３に同時に出力するためのラッチクロ
ック１１０と、複数ビットのデータ信号３５０を外部よ
り入力し、前記データ信号３５０と、データラッチ信号
１３０のタイミングを調整して、出力回路６００内の記
憶回路に所望のデータ信号３５０を記憶させる構成であ
る。

【００３６】図２に示すように、シフトレジスタ回路５
１０は、前記液晶パネル８５０に複数個実装される信号
電極駆動回路８１０をカスケード接続するためにカスケ
ード信号を入出力し、該カスケード信号をシフトデータ
としてデータラッチ信号１３０を生成する。

【００３７】また前記シフトレジスタ回路５１０と、デ
ータ変換処理回路は、動作タイミング制御回路により駆
動され、該動作タイミング制御回路で生成されるシフト
クロック１２０によりデータ信号３５０と、前記シフト
レジスタ回路５１０より生成されるデータラッチ信号１
３０のタイミング調整が行われる。

【００３８】本実施例の図２に示す出力回路６００内の
記憶回路は、少なくとも３つのラッチ回路を備え、デー
タラッチ信号１３０と、ラッチクロック１１２で駆動さ
れる。

【００３９】前記データラッチ信号１３０で、所望のデ
ータ信号を記憶する記憶回路と、ラッチクロック１１２
でデータ信号を記憶する記憶回路で、所定のデータ信号
を信号電極へ同時出力する。

【００４０】前記ラッチクロック１１２でデータを記憶
した記憶回路は、ＰＷＭおよびＰＨＭの変調回路に接続
され、該変調回路で演算された後、所定の電位で信号電
極に出力するために、レベルシフタ回路に接続され、バ
ッファ回路（図示せず）から信号電極に信号を出力す
る。

【００４１】図１に示した液晶表示装置において、前記
単純マトリクス型液晶パネルに対向するように実装され
る信号電極駆動回路８１０は、図３に示したように入力
される複数の表示画素情報の、上位ビットの表示画素情
報の入力端子と、下位ビットの表示画素情報の入力端子
を直近に配置し、前記入力端子間にビット順位を入れ替
える処理回路を設けるている。

【００４２】本実施例の図３に示す液晶表示装置の回路
構成は、表示画素情報の上位ビットの入力端子である第
１のパッド電極３００と下位ビットの入力端子である第
２のパッド電極３０１を直近に配置し、該パッド電極間
に制御回路部５０２を備えることを特徴とした構成であ
る。

【００４３】ＦＲＣ駆動では、第１のパッド電極３００
と第２のパッド電極３０１に入力される表示画素情報
は、ｍビットデータ入力では、最上位のｍビット目と、
最下位ビットの１ビット目の表示画素情報であり、さら
に複数ビットの入力の場合には、第３のパッド電極３０
２と第４のパッド電極３０３に入力される表示画素情報
は、（ｍ−１）ビット目と、２ビット目の表示画素情報
が入力される構成としている。

【００４４】また図１で、複数の表示画素情報が、ＲＧ
Ｂの３種である場合は、図３で示す前記信号電極駆動回
路８１０で直近に備えられる１対２ビットの表示画素入
力端子には、例えば赤（Ｒ）と青（Ｂ）の表示画素情報
の組み合わせで、カラム制御信号バス５３から入力端子
に接続される。

【００４５】ＲＧＢの３種で複数の諧調表示画素情報を
入力するパルス幅変調法（ＰＷＭ）や波高変調法（ＰＨ
Ｍ）等では、同一ビット順位での組み合わせで、例えば
図３で示した第１のパッド電極３００に、赤（Ｒ）の最
下位ビット目の諧調表示画素情報と、第２のパッド電極
３０１に、青（Ｂ）の最下位ビット目の諧調表示画素情
報を入力し、前記パッド電極間に制御回路５０２を備え
る構成とする。

【００４６】同様にして、図３に示した第３のパッド電
極３０２に、例えば赤（Ｒ）の最上位ビット目の諧調表
示画素情報と、第４のパッド電極３０３に青（Ｂ）の最
上位ビット目の諧調表示画素情報を、図１に示したカラ
ム制御信号バス５３から入力する。

【００４７】上記したように、複数ビットの表示画素情
報（以下、ＲＧＢの諧調表示画素情報を含む）の入力が
ある場合には、パッド電極間の制御回路部５０２は、第
１のパッド電極３００と第２のパッド電極３０１のパッ
ド電極間と、第３のパッド電極３０２と第４のパッド電
極３０３のパッド電極間のそれぞれに備えられる。

【００４８】また前記制御回路部５０２は、図４に示す
セレクタ回路４００と、ラッチ回路４１２、バッファ回
路４２０から構成され、制御回路部５０２から出力され
る表示画素情報３４２および３４３は、ＩＣチップ内の
全ての出力回路部６００か、あるいはレイアウト的な出
力ピンの列毎に設ける図２中のバッファ回路６０２にパ
ターン配線され、出力回路部６００内の記憶回路（図示
せず）に接続される。

【００４９】図４で示すように、制御回路部５０２内
の、セレクタ回路４００はＩＣチップの駆動方向制御信
号１００により、入力される２ビットの表示画素情報の
ビット情報の交換を行い、ラッチ回路４１２のクロック
は、数段あるシフトレジスタ回路５１０のシフトクロッ
ク１２０と同じパターン配線から接続され、該シフトク
ロック１２０で動作し、バッファ回路４２０は、パター
ン配線３４２、３４３に接続される。

【００５０】具体的には図５に示すように、第１のパッ
ド電極３００と、第２のパッド電極３０１からの表示画
素情報は、波形整形用のインバータ回路３２４と３２６
に接続され、入力されたデータ信号の上位ビットの表示
画素情報と下位ビットの表示画素情報を、例えばクロッ
クドインバータ回路等で駆動方向制御信号１００に従
い、上位と下位を入れ替え、シフトクロック１２０でラ
ッチ回路４１２を動作し、表示画素情報を記憶する。

【００５１】さらにラッチ回路に記憶された２ビットの
表示画素情報は、直近のバッファ回路４２０でバッファ
リングし、パターン配線３４２および３４３で、図３中
に示したＩＣチップ内の数カ所にレイアウトされるバッ
ファ回路６０２等に接続される。

【００５２】図３で示すように、ＩＣ駆動の基本クロッ
ク１１２は、パッド電極３０５から入力され、ＩＣチッ
プ外形の中央付近の制御回路部５０４でバッファリング
し、シフトクロック１２０としてシフトレジスタ回路５
１０と、制御回路部５０２内のラッチ回路４１２を同配
線で駆動する。

【００５３】また、シフトクロック１２０で動作するシ
フトレジスタ回路５１０と、制御回路部５０２内のラッ
チ回路４１２は、シフトクロック１２０の信号に対し、
波形整形用のインバータ回路（図示せず）を備えてい
る。

【００５４】図６は、図３の回路構成をさらに具体的に
示した図であるが、上記したシフトレジスタ回路５１０
および表示画素情報のパッド電極直近に配置したラッチ
回路４１２を駆動するシフトクロック１２０は、パッド
電極３０５より入力された基本クロック１１２と、イネ
ーブル信号１２２との正号がとられる。

【００５５】上記イネーブル信号１２２は、液晶パネル
に数個のＩＣチップを実装する場合において、ＩＣチッ
プのカスケード接続が行われる場合に、第１のカスケー
ド端子７００あるいは、第２のカスケード端子７１０か
ら入力されるカスケード信号により、カスケードデータ
制御回路部６１０および６２０内のバッファ回路（図示
せず）を介し、パターン配線１２８および１２９で、Ｉ
Ｃチップ外形の中央にレイアウトされる図１中の制御回
路部５０４に接続され、論理処理される。

【００５６】上記の制御回路５０４内で、第１のカスケ
ード端子７００と、第２のカスケード端子７１０のいず
れかから入力されたカスケード信号は、図６に示すよう
に、駆動方向制御信号１００により制御されるクロック
ドインバータ回路等に接続され、該クロックドインバー
タ回路で選択された信号をクロックとして、記憶回路４
３０を駆動する。

【００５７】上記記憶回路４３０により、イネーブル信
号１２２はハイレベル電位となり、液晶パネル上の所定
のＩＣチップのシフトクロック１２０を生成する。

【００５８】またパッド電極３１０より入力されるラッ
チクロック１１０は、液晶パネルに数個の信号電極駆動
回路のＩＣチップを実装する場合に、液晶パネル端に置
かれる駆動第１番目のＩＣチップで、上記記憶回路４３
０を駆動するクロックとして選択される。

【００５９】このとき、駆動第１番目のＩＣチップにお
いて、第１のカスケード端子７００あるいは、もう一方
の第２のカスケード端子７１０は、ハイレベルあるいは
ローレベルに吊り、カスケード信号のパターン配線１２
８および１２９の信号はクロックドインバータ回路によ
りハイインピーダンス出力状態にする。

【００６０】またラッチクロック１１０は、出力回路部
６００内の記憶回路（図示せず）の駆動クロックとし
て、全信号電極駆動回路の出力回路部６００を同時駆動
し、液晶パネル電極（図示せず）に信号電極信号を出力
する。

【００６１】さらにＩＣチップ内で最終段となるシフト
レジスタ回路５１０のシフトデータ１２３あるいは１２
４は、データフリップフロップ等で、基本クロック１１
２の数周期分だけ遅らせ、該出力信号１２６あるいは１
２７をディスイネーブル信号として、記憶回路４３０を
リセットし、イネーブル信号１２２をローレベル電位に
することで、シフトクロック１２０を停止させる。

【００６２】図６に示した、シフトレジスタ回路５１０
は、シフトクロック１２０により作動し、データラッチ
信号１３０を生成する。

【００６３】図６で、前記データラッチ信号１３０は、
所定の出力回路部６００内の記憶回路（図示せず）の駆
動クロックとして、パターン配線３４２および３４４等
の所定の表示画素情報を記憶させる。

【００６４】すなわち図６で示す４ビットの表示画素情
報が、パラレル入力される場合、４つの出力回路部６０
０内のラッチ回路を、一つのシフトレジスタ回路５１０
のデータラッチ信号１３０で駆動することになる。

【００６５】図７に、ラッチクロック１１０と、基本ク
ロック１１２と、データラッチ信号１３０と、表示画素
情報３４２等のタイムチャートを示したが、本実施例の
液晶表示装置では、ラッチクロック１１０の立ち下がり
に対し、基本クロック１１２の第１番目の立ち下がり
で、表示画素情報３４２等の第１番目のデータが入力さ
れ、該データ信号のセットアップ時間と、ホールド時間
が規定されるのみで、前記基本クロックの周期に規定は
ない。

【００６６】図７に示した前記基本クロック１１２のク
ロック数と、前記表示画素情報３４２等のデータ数は、
前記ラッチクロック１１０の１周期中で規定されず、前
記クロック数とデータ数が同一数であることもある。

【００６７】また、図７に示すように、前記イネーブル
信号１２２は、前段の信号電極駆動回路のカスケード信
号７１１等で、ハイレベル電位になり、図６中のシフト
クロック１２０を生成し、前記した前段信号電極駆動回
路は、ディスイネーブル信号１２７で図６中のシフトク
ロック１２０を停止させる。

【００６８】本実施例の図３に示す液晶表示装置の回路
構成は、表示画素情報の上位ビットの入力端子である第
１のパッド電極３００と下位ビットの入力端子である第
２のパッド電極３０１を直近に配置し、該パッド電極間
に制御回路部５０２をもち、かつシフトクロック１２０
で、制御回路部５０２とシフトレジスタ回路５１０を同
時駆動する構成において、実駆動周波数で、入力される
表示画素情報と、シフトクロック１２０との位相が大き
い場合は、波形整形用インバータ３２４および３２６等
で、遅延インバータ等の負荷を追加し、タイミング調整
することもある。

【００６９】また表示画素情報とシフトクロック１２０
の位相差修正として、図４中のラッチ回路４１２の駆動
に、基本クロック１１２を用いることもあるが、この場
合、バッファ回路４２０で、シフトクロック１２０との
タイミング調整として、トランジスタサイズの変更や、
遅延インバータ等の負荷を追加することもある。

【００７０】

【発明の効果】本発明の回路およびレイアウトは、隣り
合う第１のパッド電極と第２のパッド電極に、上位ビッ
トと下位ビットの表示画素情報の入力を、ＩＣチップ外
部で選択するため、パッド電極間にビットデータ交換の
処理回路と、ラッチ回路と、バッファ回路を配置するこ
とができ、表示画素情報の処理に関する上記回路が、レ
イアウト的に分散されず、上記回路の分散時のパターン
配線が削減でき、同時にバッファ回路も必要としない。

【００７１】したがって、上記回路分散時のパターン配
線と、出力回路部６００へのパターン配線の往復がな
く、従来例の図８で示した制御回路部５００付近の配線
集中が避けられると同時に、表示画素情報の信号の遅延
量の減少が見込まれる。

【００７２】上記第１のパッド電極と第２のパッド電極
とは、実装工程で必要とされる電極間隔が、寸法規制に
よりＩＣチップ内にレイアウト的な空間が必要とされる
ため、上記制御回路を配置することで、ＩＣチップ内空
間を有効に使用することができる。

【００７３】また上位ビットと下位ビットの表示画素情
報の２ビット毎にパッド電極直近に備える制御回路部
は、パッド電極間の配置と、パターン配線本数の削減か
ら、ＩＣ面積の縮小化が期待でき、コストダウンにも有
効であり、さらにパターン配線の削減は、信号電極駆動
回路のＩＣチップ外形のスリム化から、ＩＣチップ外形
の短辺方向の寸法縮小にも有効である。

【００７４】また図４に示すように、上記制御回路部内
の表示画素情報の記憶回路にラッチ回路４１２を用いる
ため、ＩＣ外部より入力される基本クロック数と表示画
素情報数が同一数である場合にも、表示画素情報信号と
基本クロックの位相が理論的に外部入力信号と等しいた
め、ＤＦＦを用いた場合に生じる基本クロックと表示画
素情報信号の位相差の修正回路あるいはチップイネーブ
ル時間の修正を必要としない。

【図面の簡単な説明】

【図１】本発明の実施例における液晶表示装置の構成を
示す説明図である。

【図２】本発明の実施例における液晶表示装置の構成を
示す説明図である。

【図３】本発明の実施例における液晶表示装置の回路構
成を示す説明図である。

【図４】本発明の実施例における液晶表示装置の回路構
成を示す説明図である。

【図５】本発明の実施例における液晶表示装置の回路構
成を示す回路図である。

【図６】本発明の実施例における液晶表示装置の回路構
成を示す説明図である。

【図７】本発明の実施例における液晶表示装置のタイム
チャートを示す説明図である。

【図８】従来例における液晶表示装置の回路構成を示す
説明図である。

【図９】従来例における液晶表示装置の回路構成を示す
説明図である。

【符号の説明】

１１２基本クロック１２０シフトクロック３００第１のパッド電極３０１第２のパッド電極３４２パターン配線（データ信号）３４３パターン配線（データ信号）４００セレクタ回路４１２ラッチ回路５０２制御回路部８１０信号電極駆動回路８１３信号電極８２０走査電極駆動回路８２３走査電極８５０コントローラ回路８５３カラム制御信号バス８６０液晶パネル

Claims

【特許請求の範囲】

【請求項１】複数本配線された走査電極と、該走査電
極に対して間隔を有して交差して対向するように複数本
配列された信号電極と、前記走査電極と前記信号電極と
の間の間隔に挟持された液晶層と、前記走査電極に電圧
を印加する走査電極駆動回路と、前記信号電極に電圧を
印加する信号電極駆動回路とを有する液晶表示装置であ
って、前記信号電極駆動回路は、外部入力のクロックを
変換する動作タイミング制御回路と、外部入力の複数ビ
ットの表示画素信号を変換するデータ変換処理回路と、
前記動作タイミング制御回路の出力信号で駆動するシフ
トレジスタ回路と、該シフトレジスタ回路に連動して前
記データ変換処理回路の表示画素信号を記憶する複数個
の出力部記憶回路と、該出力部記憶回路の出力信号を変
調する変調回路と、該変調回路の出力信号を電位変換す
るレベルシフタ回路と、該レベルシフタ回路の出力信号
を信号電極に出力する出力回路から構成され、前記デー
タ変換処理回路は前記動作タイミング制御回路の出力信
号で駆動され、外部入力の複数ビットの表示画素信号の
ビット順位を選択し、表示画素信号を記憶したのち、前
記出力部記憶回路へ接続し、前記液晶層に所定の画像を
表示することを特徴とする液晶表示装置。
【請求項２】前記信号電極駆動回路は、前記動作タイ
ミング制御回路が、前記シフトレジスタ回路と、前記デ
ータ変換処理回路を同時駆動し、外部入力される複数ビ
ットの表示画素信号をビット毎に順次記憶するラッチ回
路を備え、前記シフトレジスタ回路により前記した複数
個の出力部記憶回路を順次に駆動し、該出力部記憶回路
に所定の表示画素信号を記憶し、前記した複数本配線さ
れた信号電極に所定の表示画素信号を出力することを特
徴とした請求項１記載の液晶表示装置。
【請求項３】前記信号電極駆動回路は、動作タイミン
グ制御回路で、前記信号電極駆動回路の外部より該信号
電極駆動回路の源振となる作動クロックと、水平同期信
号と、単純マトリクス型液晶パネルに複数個実装された
信号電極駆動回路をカスケード接続するカスケード信号
を入力し、イネーブル信号を自己発生して、前記シフト
レジスタ回路と、前記した表示画素信号を記憶するラッ
チ回路を連動して駆動し、前記シフトレジスタ回路によ
り前記した複数個の出力部記憶回路に所定の表示画素信
号を記憶することを特徴とした請求項２記載の液晶表示
装置。
【請求項４】前記信号電極駆動回路は、前記シフトレ
ジスタ回路のシフト方向信号による反転機能が備えら
れ、データ変換処理回路で、前記信号電極駆動回路の外
部より入力される少なくとも２つ以上の複数ビットの表
示画素信号のビット順位を前記シフト方向信号で変換す
るセレクタ回路と、前記動作タイミング制御回路と連動
して駆動するラッチ回路とで構成され、所定の表示画素
信号を記憶し、前記した複数個の出力部記憶回路に表示
画素信号を転送することを特徴とした請求項２記載の液
晶表示装置。
【請求項５】前記信号電極駆動回路は、前記データ変
換処理回路の回路配置で、信号電極駆動回路の外部より
複数ビット入力される表示画素信号に割り当てた端子に
対し、該端子の近傍に複数個備えられ、前記表示画素信
号のビット順位を操作するセレクタ回路により前記した
表示画素信号を記憶するラッチ回路の記憶内容を制御
し、前記した複数個備えられた出力部記憶回路に表示画
素信号を転送する構成とした請求項２記載の液晶表示装
置。
【請求項６】前記信号電極駆動回路は、データ変換処
理回路の回路配置で、前記信号電極駆動回路の外部より
入力される複数ビットの表示画素信号の入力端子の上位
ビットと下位ビットとを１対として配置した前記端子間
に備えることを特徴とする請求項２記載の液晶表示装
置。
【請求項７】前記信号電極駆動回路は、データ変換処
理回路の回路配置で、前記信号電極駆動回路の外部より
入力される複数ビットのカラー表示画素信号に割り当て
た端子に対し、前記カラー表示画素信号の前記シフト方
向信号による前記信号電極駆動回路の反転駆動によるビ
ット入れ替えを操作するセレクタ回路と、前記カラー表
示画素信号を記憶するラッチ回路を、前記端子の近傍に
備えることを特徴とする請求項２記載の液晶表示装置。
【請求項８】前記信号電極駆動回路は、データ変換処
理回路の回路配置で、前記信号電極駆動回路の外部より
入力される複数ビットのカラー表示画素信号に割り当て
た端子に対し、色信号別に同一ビット順位の前記カラー
表示画素信号の２つの信号を１対として配置した前記端
子間に備えることを特徴とする請求項７記載の液晶表示
装置。
【請求項９】前記信号電極駆動回路の前記シフトレジ
スタ回路および前記データ変換処理回路の動作は、信号
電極駆動回路の外部より入力される前記作動クロック
を、前記動作タイミング制御回路で制御したクロック信
号のパターン配線を、共有して配線接続され、連動して
駆動することを特徴とする請求項２記載の液晶表示装
置。