JPH09252080A - High-frequency integrated circuit - Google Patents
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Landscapes
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、UHF帯、マイ
クロ波帯、ミリ波帯、サブミリ波帯等の高周波帯域で用
いる高周波集積回路に関し、特に、その集積度の向上に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high frequency integrated circuit used in a high frequency band such as the UHF band, the microwave band, the millimeter wave band and the submillimeter wave band, and more particularly to the improvement of its integration degree.
【0002】[0002]
【従来の技術】この種の高周波集積回路の従来例につい
て述べる。図11は、例えば、1995年の電子情報通
信学会総合大会講演論文集エレクトロニクス1の91ペ
ージに示された高周波集積回路の構成を示す斜視図であ
る。図において、1は誘電体基板、2は地導体、3aお
よび3bは第1の金導体、4aおよび4bは第2の金導
体、5はFET、6はチップコンデンサ、7aおよび7
bは金ワイヤ、8a、8bおよび8cは半田である。第
1の金導体3a上にFET5が半田8aによって固定さ
れ、また、これに近接する第2の金導体4aおよび4b
上にチップコンデンサ6が同様に半田8bおよび8cに
よって固定されている。さらに、FET5の上部電極と
第2の金導体4aとが金ワイヤ7aを用いて接続される
とともに、FET5の他の上部電極と第1の金導体3b
とが金ワイヤ7bを用いて接続されている。なお、ここ
では、FET5を駆動するためのバイアスを印加するバ
イアス回路の表記は省略されている。2. Description of the Related Art A conventional example of this type of high frequency integrated circuit will be described. FIG. 11 is a perspective view showing the configuration of the high-frequency integrated circuit shown on page 91 of Proceedings of the Electronics, Information and Communication Engineers General Conference Proceedings Electronics 1, for example, 1995. In the figure, 1 is a dielectric substrate, 2 is a ground conductor, 3a and 3b are first gold conductors, 4a and 4b are second gold conductors, 5 is FET, 6 is a chip capacitor, 7a and 7a.
b is a gold wire, and 8a, 8b and 8c are solders. The FET 5 is fixed onto the first gold conductor 3a by the solder 8a, and the second gold conductors 4a and 4b adjacent to the FET 5 are fixed.
The chip capacitor 6 is similarly fixed on the top by solders 8b and 8c. Further, the upper electrode of the FET 5 and the second gold conductor 4a are connected by using the gold wire 7a, and the other upper electrode of the FET 5 and the first gold conductor 3b are connected.
And are connected using a gold wire 7b. Here, the notation of a bias circuit that applies a bias for driving the FET 5 is omitted.
【0003】次に、動作について説明する。FET5を
駆動するためにバイアス電圧が印加されるのでDC電流
が発生するが、このDC電流が回路中の他の部分に流れ
ることを防ぐため、FET5の電極の周りにはDCカッ
ト用のコンデンサが必要となる。ここでは、これをチッ
プコンデンサ6で実現する。チップコンデンサ6は、F
ET5の電極と接続された第2の金導体4aと他の回路
と接続される第2の金導体4bの間に設置される。Next, the operation will be described. A DC voltage is generated because a bias voltage is applied to drive the FET 5, but a DC cutting capacitor is provided around the electrode of the FET 5 to prevent the DC current from flowing to other parts of the circuit. Will be needed. Here, this is realized by the chip capacitor 6. The chip capacitor 6 is F
It is installed between the second gold conductor 4a connected to the electrode of ET5 and the second gold conductor 4b connected to another circuit.
【0004】[0004]
【発明が解決しようとする課題】ところで、図11にお
いて、FET5とチップコンデンサ6の間に存在する第
2の金導体4aの長さが高周波的には無関係である場
合、回路全体の小形化のためにはその長さは短い方がよ
い。例えば、図12に示す構成が望ましい。しかし、図
12の高周波集積回路において、チップコンデンサ6を
固定するために用いた半田8bが金ワイヤ7aを接続す
るべき部分に広がることが起こりうる。この状態を図1
3に示す。このように、FET5とチップコンデンサ6
が近接している場合、FET5の上部電極からの金ワイ
ヤ7aをチップコンデンサ6近辺の第2の金導体4a上
に接続するとき、その接続点(図13のP)が半田8b
上になることがある。このような状態は、特に、機械に
よる自動工作において、FET5およびチップコンデン
サ6の半田付けを行った後で金ワイヤ7aを接続する作
業を行う場合に起こる可能性が高い。熱あるいは超音波
を用いた圧着によれば、金導体と金ワイヤとの間で強固
な圧着ができるが、半田と金ワイヤとの間では密着力が
弱いため、容易に剥離してしまう可能性があり、信頼性
に欠けるという問題点があった。By the way, in FIG. 11, when the length of the second gold conductor 4a existing between the FET 5 and the chip capacitor 6 is irrelevant in terms of high frequency, miniaturization of the entire circuit is achieved. In order to do so, the length should be short. For example, the configuration shown in FIG. 12 is desirable. However, in the high frequency integrated circuit of FIG. 12, the solder 8b used for fixing the chip capacitor 6 may spread to the portion to which the gold wire 7a should be connected. This state is shown in FIG.
3 is shown. In this way, FET 5 and chip capacitor 6
, The gold wire 7a from the upper electrode of the FET 5 is connected to the second gold conductor 4a near the chip capacitor 6 at a connection point (P in FIG. 13) of the solder 8b.
It may be on top. Such a state is particularly likely to occur in a case where the work of connecting the gold wire 7a is performed after the FET 5 and the chip capacitor 6 are soldered in the automatic machine work. By crimping using heat or ultrasonic waves, strong crimping can be performed between the gold conductor and the gold wire, but since the adhesion between the solder and the gold wire is weak, it may easily peel off. However, there was a problem of lack of reliability.
【0005】かといって図11のようにFET5とチッ
プコンデンサ6との間を必要以上に長くすると、高周波
集積回路が大形化するおそれがある。さらに、高周波信
号において特性が劣化する問題もある。On the other hand, if the distance between the FET 5 and the chip capacitor 6 is made longer than necessary as shown in FIG. 11, the high frequency integrated circuit may become large. Further, there is a problem that the characteristics are deteriorated in a high frequency signal.
【0006】この問題を避けるために、図12の高周波
集積回路において、FET5を半田付けし、先に金ワイ
ヤ7aを接続した後、チップコンデンサ6を半田付けす
るという方法も考えられるが、この場合には半田付けの
工程が2度必要となり、作業時間が長くなるという問題
点があった。In order to avoid this problem, in the high frequency integrated circuit of FIG. 12, a method of soldering the FET 5 and first connecting the gold wire 7a and then soldering the chip capacitor 6 is also conceivable. In this case, However, there is a problem that the soldering process is required twice and the working time becomes long.
【0007】この発明は上記の問題点を解決するために
なされたもので、形状を小型にしつつ、金ワイヤを半田
に圧着することを避けることができて信頼性が高い高周
波集積回路を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and provides a high-frequency integrated circuit which has a small size and which can avoid crimping a gold wire to solder and has high reliability. The purpose is to
【0008】[0008]
【課題を解決するための手段】請求項1に係る高周波集
積回路は、誘電体基板と、この誘電体基板上に設けられ
た第1の部品及び第2の部品と、上記誘電体基板上に形
成された導体と、上記第1の部品を上記導体に電気的に
接続する金属線とを備えた高周波集積回路において、上
記導体上に、上記第2の部品を固定するための接合材料
が上記金属線と上記導体との接続点に達しないように上
記接合材料を遮る凸部を設けたものである。A high frequency integrated circuit according to a first aspect of the present invention includes a dielectric substrate, a first component and a second component provided on the dielectric substrate, and the dielectric substrate on the dielectric substrate. In a high-frequency integrated circuit including a formed conductor and a metal wire that electrically connects the first component to the conductor, a bonding material for fixing the second component is provided on the conductor. A convex portion is provided to block the bonding material so as not to reach the connection point between the metal wire and the conductor.
【0009】上記第1の部品及び上記第2の部品はチッ
プ部品等であり、例えば、金−錫(Au−Sn)、イン
ジウム−鉛(In−Pb)、インジウム−鉛−銀(In
−Pb−In)等の合金半田により固定される。上記金
属線は例えば金ワイヤであり、熱圧着あるいは超音波圧
着等の手段により、金等の上記導体に接続される。上記
第2の部品と上記金属線と上記導体との接続点との間に
設けられた上記凸部が、合金半田等の接合材料が上記導
体上を流れて広がるのを防ぎ、上記金属線と上記導体と
の接続点に達するのを防止する。The first component and the second component are chip components and the like, for example, gold-tin (Au-Sn), indium-lead (In-Pb), indium-lead-silver (In).
-Pb-In) or other alloy solder. The metal wire is, for example, a gold wire, and is connected to the conductor such as gold by means such as thermocompression bonding or ultrasonic pressure bonding. The convex portion provided between the connection point between the second component, the metal wire and the conductor prevents the bonding material such as alloy solder from flowing and spreading on the conductor, Preventing reaching the connection point with the conductor.
【0010】請求項2に係る高周波集積回路は、上記凸
部を、パッシベーション膜により形成したものである。In the high frequency integrated circuit according to a second aspect of the present invention, the convex portion is formed by a passivation film.
【0011】パッシベーション膜とは、酸化シリコン
(SiO2)、シリコン窒化膜等からなるデバイスの保
護膜であり、通常は、集積回路全体にわたって形成され
る。しかし、この発明では上記導体上にのみ形成するこ
とにより、接合材料が上記導体上を流れて広がるのを防
ぐ。The passivation film is a device protection film made of silicon oxide (SiO 2 ), a silicon nitride film or the like, and is usually formed over the entire integrated circuit. However, in the present invention, by forming only on the conductor, the bonding material is prevented from flowing and spreading on the conductor.
【0012】請求項3に係る高周波集積回路は、上記凸
部を、金リボンを上記導体に熱圧着して形成したもので
ある。In the high frequency integrated circuit according to a third aspect of the present invention, the convex portion is formed by thermocompression bonding a gold ribbon to the conductor.
【0013】請求項4に係る高周波集積回路は、上記凸
部を、上記導体の一部を上記誘電体基板と離して形成し
たエアブリッジとしたものである。In the high frequency integrated circuit according to a fourth aspect of the present invention, the convex portion is an air bridge formed by separating a part of the conductor from the dielectric substrate.
【0014】エアブリッジとは、上記導体をもちあげて
形成された橋状の部分のことである。通常は、上記導体
と上記誘電体基板との間は空間であるが、この発明にお
いては凸部を形成できればよく、この部分は空間であっ
ても何等かの物質が充填されていてもどちらでもよい。The air bridge is a bridge-like portion formed by lifting the conductor. Normally, there is a space between the conductor and the dielectric substrate, but in the present invention, it is sufficient if a convex portion can be formed, and this portion may be a space or filled with some substance, whichever is desired. Good.
【0015】請求項5に係る高周波集積回路は、誘電体
基板と、この誘電体基板上に設けられた第1の部品及び
第2の部品と、上記誘電体基板上に形成された導体と、
上記第1の部品を上記導体に電気的に接続する金属線と
を備えた高周波集積回路において、上記導体上に、上記
第2の部品を固定するための接合材料が上記金属線と上
記導体との接続点に達しないように上記接合材料を遮る
凹部を設けたものである。A high frequency integrated circuit according to a fifth aspect of the present invention includes a dielectric substrate, a first component and a second component provided on the dielectric substrate, and a conductor formed on the dielectric substrate.
In a high-frequency integrated circuit including a metal wire that electrically connects the first component to the conductor, a bonding material for fixing the second component on the conductor is the metal wire and the conductor. The recess is provided so as to block the bonding material so as not to reach the connection point.
【0016】上記凹部に上記接合材料が溜まる。これに
より、合金半田等の接合材料が上記導体上を流れて広が
るのを防ぎ、上記金属線と上記導体との接続点に達する
のを防止する。The bonding material accumulates in the recess. This prevents the joining material such as alloy solder from flowing and spreading on the conductor, and preventing it from reaching the connection point between the metal wire and the conductor.
【0017】請求項6に係る高周波集積回路は、上記誘
電体基板と上記導体との間に下地金属層を備え、上記凹
部を、上記導体の一部を除去して形成したものである。According to a sixth aspect of the present invention, there is provided a high frequency integrated circuit, wherein a base metal layer is provided between the dielectric substrate and the conductor, and the recess is formed by removing a part of the conductor.
【0018】請求項7に係る高周波集積回路は、上記誘
電体基板と上記導体との間に下地金属層および抵抗層を
備え、上記凹部を、上記導体の一部を除去して形成した
ものである。A high frequency integrated circuit according to a seventh aspect of the present invention comprises a base metal layer and a resistance layer between the dielectric substrate and the conductor, and the recess is formed by removing a part of the conductor. is there.
【0019】請求項8に係る高周波集積回路は、誘電体
基板と、この誘電体基板上に設けられた第1の部品及び
第2の部品と、上記誘電体基板上に形成された導体と、
上記第1の部品を上記導体に電気的に接続する金属線と
を備えた高周波集積回路において、上記導体上に、上記
第2の部品を固定するための接合材料が上記金属線と上
記導体との接続点に達しないように上記接合材料を遮る
狭隘部を設けたものである。A high frequency integrated circuit according to an eighth aspect of the present invention is a dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate.
In a high-frequency integrated circuit including a metal wire that electrically connects the first component to the conductor, a bonding material for fixing the second component on the conductor is the metal wire and the conductor. A narrow portion is provided to block the above-mentioned bonding material so as not to reach the connection point.
【0020】上記導体上を流れる半田等の接合材料は一
定の粘性をもっている。上記狭隘部に達すると上記接合
材料はその表面張力によりそれ以上流れなくなる。した
がって、上記狭隘部は、上記接合材料が上記金属線と上
記導体との接続点に達するのを防止する。上記狭隘部の
幅は、上記接合材料の粘性の程度との関係においてその
流れを阻止できる程度に設定される。例えば、上記導体
の幅が100〜600μmであり、上記接合材料とし
て、金−錫(Au−Sn)、インジウム−鉛(In−P
b)、インジウム−鉛−銀(In−Pb−In)等の合
金半田を用いるとき、上記狭隘部の幅は、例えば、上記
導体の幅の約半分程度であればよい。The joining material such as solder flowing on the conductor has a certain viscosity. When reaching the narrow portion, the bonding material stops flowing due to the surface tension. Therefore, the narrow portion prevents the bonding material from reaching the connection point between the metal wire and the conductor. The width of the narrow portion is set to such a degree that the flow can be blocked in relation to the degree of viscosity of the bonding material. For example, the conductor has a width of 100 to 600 μm, and the bonding material is gold-tin (Au—Sn) or indium-lead (In-P).
b), when using an alloy solder such as indium-lead-silver (In-Pb-In), the width of the narrow portion may be, for example, about half the width of the conductor.
【0021】請求項9の高周波集積回路は、上記狭隘部
を、上記導体の一部を除去して幅を狭くすることにより
形成したものである。According to a ninth aspect of the high frequency integrated circuit of the present invention, the narrow portion is formed by removing a part of the conductor to narrow the width.
【0022】上記導体の一部を除去して幅を狭くすれ
ば、導体パターンを形成するときに同時に上記狭隘部を
形成することができる。上記導体の一部を除去するとき
の形状は、その両側の部分を除去してもよいし、中間部
分の部分を除去してもよい。また、除去する部分は1箇
所であってもよいし、複数箇所であってもよい。If a part of the conductor is removed to reduce the width, the narrow portion can be formed at the same time when the conductor pattern is formed. As for the shape when a part of the conductor is removed, the portions on both sides thereof may be removed, or the intermediate portion may be removed. Further, the portion to be removed may be one place or plural places.
【0023】請求項10の高周波集積回路は、誘電体基
板と、この誘電体基板上に設けられた第1の部品及び第
2の部品と、上記誘電体基板上に形成された導体と、上
記第1の部品を上記導体に電気的に接続する金属線とを
備えた高周波集積回路において、上記第2の部品を固定
するための接合材料が上記金属線と上記導体との接続点
に達しないように上記接合材料を遮るための、上記導体
に半田付けされた金属ブロックを備え、上記金属ブロッ
クに上記金属線を接続したものである。A high frequency integrated circuit according to a tenth aspect of the present invention is a dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and In a high-frequency integrated circuit including a metal wire that electrically connects the first component to the conductor, the bonding material for fixing the second component does not reach the connection point between the metal wire and the conductor. As described above, the metal block for soldering the bonding material is soldered to the conductor, and the metal wire is connected to the metal block.
【0024】請求項11の高周波集積回路は、誘電体基
板と、この誘電体基板上に設けられた第1の部品及び第
2の部品と、上記誘電体基板上に形成された導体と、上
記第1の部品を上記導体に電気的に接続する金属線とを
備えた高周波集積回路において、上記第2の部品を固定
するための接合材料が上記金属線と上記導体との接続点
に達しないように上記接合材料を遮るための、上記導体
に熱圧着された金リボンを備え、上記金リボンに上記金
属線を接続したものである。A high frequency integrated circuit according to an eleventh aspect of the present invention is a dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and In a high-frequency integrated circuit including a metal wire that electrically connects the first component to the conductor, the bonding material for fixing the second component does not reach the connection point between the metal wire and the conductor. As described above, the conductor is provided with a gold ribbon thermocompression bonded to the conductor, and the metal wire is connected to the gold ribbon.
【0025】[0025]
発明の実施の形態1.図1は、発明の実施の形態1の高
周波集積回路の構成を示す斜視図である。図において、
1は誘電体基板、2は誘電体基板1の一方の面(同図で
は裏面)に設けられた地導体、3aおよび3bは誘電体
基板1の他方の面(同図では表面)に設けられた第1の
金導体、4aおよび4bは同じ面に設けられた第2の金
導体、5は第1の金導体3a上に設けられたトランジス
タ(FET)、6は第2の金導体4aと4bとの間を接
続するように設けられたチップコンデンサ、7aは第2
の金導体4aとFET5とを接続する金ワイヤ、7bは
第1の金導体3bとFET5とを接続する金ワイヤ、8
aはFET5を第1の金導体3aに固定するための半
田、8bおよび8cはチップコンデンサ6を第2の金導
体4a,4bに固定するための半田、9は第2の金導体
4a上に設けられたシリコン窒化膜の層(SiN層)で
ある。なお、9はポリイミドであってもよい。First Embodiment of the Invention 1 is a perspective view showing the configuration of a high frequency integrated circuit according to a first embodiment of the invention. In the figure,
Reference numeral 1 is a dielectric substrate, 2 is a ground conductor provided on one surface (back surface in the figure) of the dielectric substrate 1, and 3a and 3b are provided on the other surface (front surface in the figure) of the dielectric substrate 1. The first gold conductors 4a and 4b are second gold conductors provided on the same surface, 5 is a transistor (FET) provided on the first gold conductor 3a, and 6 is a second gold conductor 4a. 4b is a chip capacitor provided so as to be connected to 4b, and 7a is a second
A gold wire connecting the gold conductor 4a and the FET 5, and a gold wire 7b connecting the first gold conductor 3b and the FET 5,
a is a solder for fixing the FET 5 to the first gold conductor 3a, 8b and 8c are solders for fixing the chip capacitor 6 to the second gold conductors 4a, 4b, and 9 is on the second gold conductor 4a. It is a layer (SiN layer) of a silicon nitride film provided. Note that 9 may be polyimide.
【0026】第1の金導体3a,3b及び第2の金導体
4a,4bの幅は、例えば、100〜600μm程度で
ある。半田8a,8b,8cは、例えば、金−錫(Au
−Sn)、インジウム−鉛(In−Pb)、インジウム
−鉛−銀(In−Pb−In)等の合金半田である。こ
れらの半田は、一般の錫と鉛の合金半田に比べて粘性が
高い。SiN層9は、金ワイヤ7aとチップコンデンサ
6との間に設けられ、半田8bが金ワイヤ7a側に流れ
るのを防止する。SiN層(ポリイミド)9は、いわ
ば、半田8bの防波堤の役割を果たす。The width of the first gold conductors 3a, 3b and the second gold conductors 4a, 4b is, for example, about 100 to 600 μm. The solders 8a, 8b, 8c are, for example, gold-tin (Au).
-Sn), indium-lead (In-Pb), indium-lead-silver (In-Pb-In), and other alloy solders. These solders have higher viscosity than general tin-lead alloy solders. The SiN layer 9 is provided between the gold wire 7a and the chip capacitor 6 and prevents the solder 8b from flowing to the gold wire 7a side. The SiN layer (polyimide) 9 plays a role of a breakwater of the solder 8b, so to speak.
【0027】図1の回路は高周波集積回路の一部であ
り、FET5により入力された信号を増幅するととも
に、チップコンデンサ6を介して出力するものである。
なお、図1の回路はあくまで例示であり、この発明の実
施の形態1の説明をするために便宜的に選択したものに
すぎない。また、ここでは、FET5にバイアスを印加
するバイアス回路の表記は省略している。また、図2
は、図1中のA−A’間における断面図である。図2か
らわかるように、半田8bはSiN層9で阻止されて金
ワイヤ7a側に流れない。SiN層(ポリイミド)9の
製造工程は次のようである。 (1)金属パターンを蒸着した基板の全面に、SiN層
を形成する(あるいは、のり状のポリイミドを塗布して
いったん加熱し、硬化させる)。 (2)その上に全面に図示しないレジスト層を形成す
る。レジスト層は所定のパターンを形成するためのもの
であり、ネガ用に使うゴムのようなものである。すなわ
ち、レジスト層は、図1に示されたSiN層(ポリイミ
ド)9の形状に対応する形状をもつ。 (3)このレジスト層をマスクとして用いてエッチング
を行い、不要な部分のレジスト層とSiN層(ポリイミ
ド)とを一緒に除去する。なお、感光性のポリイミドを
用いればレジスト層を形成する必要はないが、信頼性が
劣ることがある。したがって、あまり高い信頼性を要求
されないときは感光性のポリイミドを用いることができ
る。 以上の工程で形成されるSiN層(ポリイミド)9の厚
みは、例えば、1.5〜3μm程度である。幅は例えば
100μm程度であるが、レジストのパターンを適宜変
更することにより所望のパターンを形成することができ
る。The circuit shown in FIG. 1 is a part of a high frequency integrated circuit, which amplifies a signal input by the FET 5 and outputs it via a chip capacitor 6.
The circuit of FIG. 1 is merely an example, and is merely selected for convenience of explanation of the first embodiment of the present invention. Further, the description of the bias circuit for applying the bias to the FET 5 is omitted here. FIG.
FIG. 3 is a sectional view taken along the line AA ′ in FIG. 1. As can be seen from FIG. 2, the solder 8b is blocked by the SiN layer 9 and does not flow to the gold wire 7a side. The manufacturing process of the SiN layer (polyimide) 9 is as follows. (1) A SiN layer is formed on the entire surface of a substrate on which a metal pattern has been vapor-deposited (or paste polyimide is applied and then heated and cured). (2) A resist layer (not shown) is formed on the entire surface. The resist layer is for forming a predetermined pattern, and is like rubber used for negatives. That is, the resist layer has a shape corresponding to the shape of the SiN layer (polyimide) 9 shown in FIG. (3) Etching is performed using this resist layer as a mask to remove unnecessary portions of the resist layer and the SiN layer (polyimide) together. If photosensitive polyimide is used, there is no need to form a resist layer, but the reliability may be poor. Therefore, when high reliability is not required, photosensitive polyimide can be used. The SiN layer (polyimide) 9 formed in the above steps has a thickness of, for example, about 1.5 to 3 μm. The width is, for example, about 100 μm, but a desired pattern can be formed by appropriately changing the resist pattern.
【0028】第1の金導体3a上にFET5を半田8a
により半田付けし、第2の金導体4aおよび4b上にチ
ップコンデンサ6を同様に半田8bおよび8cにより半
田付けする。ここでは、第2の金導体4a上のFET5
側にパッシベーション膜に用いられるSiN層(ポリイ
ミド)9を設けており、この方向にはチップコンデンサ
6を固定するために用いられる半田8bが広がらないた
め、FET5の上部電極からの金ワイヤ7aを第2の金
導体4aに容易に接続できる。The FET 5 is soldered 8a on the first gold conductor 3a.
Then, the chip capacitor 6 is similarly soldered on the second gold conductors 4a and 4b by the solders 8b and 8c. Here, the FET 5 on the second gold conductor 4a
Since the SiN layer (polyimide) 9 used for the passivation film is provided on the side and the solder 8b used for fixing the chip capacitor 6 does not spread in this direction, the gold wire 7a from the upper electrode of the FET 5 is It can be easily connected to the second gold conductor 4a.
【0029】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0030】また、ここではパッシベーション膜として
SiNを用いたが、シリコン酸化物(SiO2)、ナイ
トライド、ポリイミド等、同様な用途に使用される他の
種類のパッシベーション膜を用いても同様の効果を奏す
る。なお、ポリイミドは、シリコン酸化物に比べて除去
するために時間があまりかからず、層を厚くすることが
できる。また、クラックも起きにくい。Although SiN is used as the passivation film here, the same effect can be obtained by using other types of passivation films used for the same purpose such as silicon oxide (SiO 2 ), nitride, and polyimide. Play. It should be noted that since polyimide takes less time to remove than silicon oxide, the layer can be made thicker. Also, cracks are less likely to occur.
【0031】発明の実施の形態2.図3は、発明の実施
の形態2の高周波集積回路の構成を示す断面図である。
図3は、図2と同様の断面図である。図において、10
は第2の金導体4a上に設けられた金リボンである。金
リボン10は、金ワイヤ7aとチップコンデンサ9との
間に、第2の金導体4aの方向と直交する方向に設けら
れ、半田8bが金ワイヤ7a側に流れるのを防止する。Embodiment 2 of the Invention FIG. 3 is a sectional view showing a configuration of a high frequency integrated circuit according to a second embodiment of the invention.
FIG. 3 is a sectional view similar to FIG. In the figure, 10
Is a gold ribbon provided on the second gold conductor 4a. The gold ribbon 10 is provided between the gold wire 7a and the chip capacitor 9 in a direction orthogonal to the direction of the second gold conductor 4a, and prevents the solder 8b from flowing to the gold wire 7a side.
【0032】発明の実施の形態1においては、パッシベ
ーション膜により、チップコンデンサ6を固定するため
に用いた半田8bがFET5側に広がること防いだが、
ここでは、第2の金導体4a上に熱圧着した金リボン1
0により半田8bが広がること防いでいる。本発明の実
施の形態2は、製造プロセスを複雑にすることがないの
で、発明の実施の形態1よりも比較的容易に構成でき
る。In the first embodiment of the invention, the passivation film prevents the solder 8b used for fixing the chip capacitor 6 from spreading to the FET 5 side.
Here, the gold ribbon 1 thermocompression-bonded on the second gold conductor 4a
0 prevents the solder 8b from spreading. Since the second embodiment of the present invention does not complicate the manufacturing process, it can be configured relatively easily as compared with the first embodiment of the invention.
【0033】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0034】発明の実施の形態3.図4は、発明の実施
の形態3の高周波集積回路の構成を示す断面図である。
図において、11は第2の金導体4aの一部をブリッジ
状に持ち上げて形成したエアブリッジである。エアブリ
ッジ11と誘電体基板1との間には空間がある。この空
間は四方を囲まれた空洞状であってもよいし、開放され
た空間であってもよい。また、誘電体1が凸部を持ち、
この空間に誘電体が満たされていてもよい。また、他の
物質、例えばSiNが満たされていてもよい。要は、第
2の金導体4aが、半田8bの広がりを阻止するための
凸部を備えればよい。Embodiment 3 of the Invention FIG. 4 is a sectional view showing the configuration of the high frequency integrated circuit according to the third embodiment of the invention.
In the figure, 11 is an air bridge formed by lifting a part of the second gold conductor 4a in a bridge shape. There is a space between the air bridge 11 and the dielectric substrate 1. This space may be a hollow space surrounded by four sides or may be an open space. Also, the dielectric 1 has a convex portion,
The space may be filled with a dielectric. It may also be filled with another substance, for example SiN. The point is that the second gold conductor 4a may be provided with a convex portion for preventing the solder 8b from spreading.
【0035】発明の実施の形態1においては、パッシベ
ーション膜によりチップコンデンサ6を固定するために
用いた半田8bがFET5側に広がること防いだが、こ
こでは、チップコンデンサ6と金ワイヤ7aとの間の第
2の金導体4aに、図1のSiN層9と同様の形状をも
つエアブリッジ11を設けることにより半田8bが広が
ること防いでいる。エアブリッジ11の製造方法の一例
を示す。 (1)エアブリッジ11となる部分以外の金属パターン
を通常の工程で蒸着する。 (2)エアブリッジ11が渡るところの下部にレジスト
層(図示せず)を塗布する。 (3)エアブリッジ11となる金属パターン(図4の場
合、「金」)を蒸着する。 (4)エアブリッジ11の下のレジスト層をエッチング
にて除去する。すると、金導体4aの下側のレジスト層
がなくなり、エアブリッジ11は中空になる。以上の工
程により、例えば、大きさは30μm、長さは100μ
m程度のエアブリッジを形成することができる。In the first embodiment of the invention, the solder 8b used for fixing the chip capacitor 6 is prevented from spreading to the FET 5 side by the passivation film, but here, the solder 8b between the chip capacitor 6 and the gold wire 7a is prevented. The second gold conductor 4a is provided with the air bridge 11 having the same shape as the SiN layer 9 of FIG. 1 to prevent the solder 8b from spreading. An example of a method for manufacturing the air bridge 11 will be described. (1) A metal pattern other than the portion to be the air bridge 11 is vapor-deposited in a normal process. (2) A resist layer (not shown) is applied to the lower part where the air bridge 11 crosses. (3) A metal pattern (“gold” in the case of FIG. 4) to be the air bridge 11 is deposited. (4) The resist layer under the air bridge 11 is removed by etching. Then, the resist layer below the gold conductor 4a disappears, and the air bridge 11 becomes hollow. Through the above steps, for example, the size is 30 μm and the length is 100 μm.
An air bridge of about m can be formed.
【0036】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。 図5は、発明の実施の形態
5の高周波集積回路の構成を示す断面図である。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained by using other chip parts. 5 is a sectional view showing a structure of a high frequency integrated circuit according to a fifth embodiment of the invention.
【0037】発明の実施の形態4.図5は、発明の実施
の形態4の高周波集積回路の構成を示す断面図である。
図において、12は誘電体基板1上に設けられた下地金
属層である。下地金属層12は金属皮膜を蒸着させやす
くするためのものであり、これにはクロム、ニクロム等
が用いられる。Embodiment 4 of the Invention FIG. 5 is a sectional view showing a structure of a high frequency integrated circuit according to a fourth embodiment of the invention.
In the figure, reference numeral 12 is a base metal layer provided on the dielectric substrate 1. The underlying metal layer 12 is for facilitating vapor deposition of a metal film, and chromium, nichrome, or the like is used for this.
【0038】発明の実施の形態1においては、パッシベ
ーション膜によりチップコンデンサ6を固定するために
用いた半田8bがFET5側に広がることを防いだが、
ここでは、第1の金導体3aおよび3b、第2の金導体
4aおよび4bそれぞれの下層に下地金属層12を設け
た誘電体基板1を用い、第2の金導体4aのうち、チッ
プコンデンサ6と金ワイヤ7aとの間の部分を削除する
ことにより、FET5とチップコンデンサ6との間に段
差を設けて半田8bが広がること防いでいる。このと
き、第2の金導体4aは分断されるが、下地金属層12
でつながっているため、高周波特性にはほとんど影響し
ない。この段差部は、金導体3、4のパターンを形成す
るときに同時に形成できる。In the first embodiment of the invention, the passivation film prevents the solder 8b used for fixing the chip capacitor 6 from spreading to the FET 5 side.
Here, the dielectric substrate 1 in which the underlying metal layer 12 is provided below the first gold conductors 3a and 3b and the second gold conductors 4a and 4b is used, and the chip capacitor 6 of the second gold conductors 4a is used. By removing the portion between the gold wire 7a and the gold wire 7a, a step is provided between the FET 5 and the chip capacitor 6 to prevent the solder 8b from spreading. At this time, the second gold conductor 4a is divided, but the underlying metal layer 12
Since it is connected by, there is almost no effect on the high frequency characteristics. This step portion can be formed at the same time when the pattern of the gold conductors 3 and 4 is formed.
【0039】この発明の実施の形態4によれば、実施の
形態1のSiN層9、実施の形態2の金リボン10、実
施の形態3のエアブリッジ11を設けるための特別の工
程を必要としないので生産上有利である。According to the fourth embodiment of the present invention, a special step for providing the SiN layer 9 of the first embodiment, the gold ribbon 10 of the second embodiment, and the air bridge 11 of the third embodiment is required. Since it does not, it is advantageous in production.
【0040】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0041】発明の実施の形態5.図6は、発明の実施
の形態5の高周波集積回路の構成を示す断面図である。
図において、13は下地金属層12と金導体3、4との
間に設けられた抵抗層である。Embodiment 5 of the Invention 6 is a sectional view showing the structure of a high frequency integrated circuit according to a fifth embodiment of the invention.
In the figure, 13 is a resistance layer provided between the base metal layer 12 and the gold conductors 3 and 4.
【0042】発明の実施の形態5においても、金導体4
の一部を除去することにより第2の金導体4aを分断し
て凹部を設け、半田8bが広がること防いでいる。この
場合においても第2の金導体4aは分断されるが、下地
金属層12および抵抗層13はつながっているため、高
周波特性にはほとんど影響しない。抵抗層13を設ける
のでFET5とチップコンデンサ6との間で抵抗を挿入
したいときに、この凹部の形成により同時に実行可能で
ある。Also in the fifth embodiment of the invention, the gold conductor 4 is used.
The second gold conductor 4a is divided by removing a part of it to form a concave portion and prevent the solder 8b from spreading. In this case as well, the second gold conductor 4a is divided, but since the base metal layer 12 and the resistance layer 13 are connected, there is almost no effect on the high frequency characteristics. Since the resistance layer 13 is provided, when it is desired to insert a resistor between the FET 5 and the chip capacitor 6, it is possible to simultaneously perform this by forming this concave portion.
【0043】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0044】発明の実施の形態6.図7は、発明の実施
の形態6の高周波集積回路の構成を示す斜視図である。
この図において、第2の金導体4aの一部が他の部分に
比べて狭くなっている。Sixth Embodiment of the Invention FIG. 7 is a perspective view showing the structure of a high frequency integrated circuit according to a sixth embodiment of the invention.
In this figure, a part of the second gold conductor 4a is narrower than other parts.
【0045】発明の実施の形態1においては、パッシベ
ーション膜を防波堤状に形成することによりチップコン
デンサ6を固定するために用いた半田8bがFET5側
に広がること防いだが、ここでは、第2の金導体4aの
うち、チップコンデンサ6と金ワイヤ7aとの間の部分
の幅を他の部分に比べ狭くすることにより、半田8bが
広がること防いでいる。第2の金導体4aの幅は100
〜600μm程度であるが、その狭くなっている部分は
その半分程度である。In the first embodiment of the invention, the passivation film is formed in a breakwater shape to prevent the solder 8b used for fixing the chip capacitor 6 from spreading to the FET 5 side. By narrowing the width of the portion of the conductor 4a between the chip capacitor 6 and the gold wire 7a compared to the other portions, the solder 8b is prevented from spreading. The width of the second gold conductor 4a is 100
It is about 600 μm, but the narrowed portion is about half of that.
【0046】ところで、半田8a,8b,8cは、例え
ば、金−錫(Au−Sn)、インジウム−鉛(In−P
b)、インジウム−鉛−銀(In−Pb−In)等の合
金半田であり、これらの半田は、一般の錫と鉛の合金半
田に比べて粘性が高く、この種の半田はその表面張力の
ために狭い部分を流れにくい。したがって、半田8bが
第2の金導体4a上をFET5側に向かって流れたとし
ても、その途中の狭い部分で止まる。By the way, the solders 8a, 8b, 8c are, for example, gold-tin (Au-Sn), indium-lead (In-P).
b), alloy solders such as indium-lead-silver (In-Pb-In). These solders have higher viscosity than general tin-lead alloy solders, and this kind of solder has a surface tension of Because of this, it is difficult to flow in a narrow area. Therefore, even if the solder 8b flows on the second gold conductor 4a toward the FET 5 side, it stops at a narrow portion in the middle thereof.
【0047】以上の説明からわかるように、この発明の
実施の形態6においても半田8bはFET5側に流れな
い。As can be seen from the above description, the solder 8b does not flow to the FET 5 side even in the sixth embodiment of the present invention.
【0048】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0049】発明の実施の形態7.図8は、発明の実施
の形態7の高周波集積回路の構成を示す斜視図である。
発明の実施の形態6においては、第2の金導体4aのう
ち、チップコンデンサ6と金ワイヤ7aとの間の部分の
幅を他の部分に比べ狭くすることにより、半田8bが広
がること防いでいるが、ここでは十分に幅の狭い線路を
複数個並列に設けた構成とすることにより、同様の効果
を奏する。あるいは、第2の金導体4aの一部をエッチ
ングにより除去することにより図8の形状を形成しても
よい。Seventh Embodiment of the Invention FIG. 8 is a perspective view showing the configuration of a high frequency integrated circuit according to a seventh embodiment of the invention.
In the sixth embodiment of the invention, the width of the portion of the second gold conductor 4a between the chip capacitor 6 and the gold wire 7a is made narrower than the other portions to prevent the solder 8b from spreading. However, here, the same effect can be obtained by arranging a plurality of lines having a sufficiently narrow width in parallel. Alternatively, the shape of FIG. 8 may be formed by removing a part of the second gold conductor 4a by etching.
【0050】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0051】発明の実施の形態8.図9は、発明の実施
の形態8の高周波集積回路の構成を示す断面図である。
図において、14は第2の金導体4a上のFET5に対
向する位置に半田8bで固定された金属ブロックであ
る。金ワイヤ7aは金属ブロック14上にボンディング
される。Eighth Embodiment of the Invention 9 is a sectional view showing a structure of a high frequency integrated circuit according to an eighth embodiment of the invention.
In the figure, 14 is a metal block fixed by solder 8b at a position facing the FET 5 on the second gold conductor 4a. The gold wire 7a is bonded onto the metal block 14.
【0052】金属ブロック14は半田8bにより固定さ
れるので、半田8bの広がりにかかわらず金ワイヤ7a
を接続できる。また、固定に半田を用いるので金属ブロ
ック14が安定し、金ワイヤの接続も安定する。Since the metal block 14 is fixed by the solder 8b, regardless of the spread of the solder 8b, the gold wire 7a.
Can be connected. Moreover, since the solder is used for fixing, the metal block 14 is stable, and the connection of the gold wire is also stable.
【0053】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained even if other chip parts are used.
【0054】発明の実施の形態9.図10は、発明の実
施の形態9の高周波集積回路の構成を示す断面図であ
る。この図において、金リボン10は第2の金導体4a
上に熱圧着される。Ninth Embodiment of the Invention 10 is a sectional view showing the structure of a high frequency integrated circuit according to a ninth embodiment of the invention.
You. In this figure, the gold ribbon 10 is the second gold conductor 4a.
It is thermocompression bonded on top.
【0055】発明の実施の形態8においては、第2の金
導体4a上のFET5に対向する位置に金属ブロック1
4を半田付けし、金属ブロック14上に金ワイヤ7aを
接続することにより半田8bの影響を避けているが、こ
こでは金属ブロック14の代わりに金リボン10を熱圧
着し、同様に金リボン10の上部に金ワイヤ7aを接続
することにより、同様の効果を奏する。In the eighth embodiment of the invention, the metal block 1 is provided on the second gold conductor 4a at a position facing the FET 5.
4 is soldered and the influence of the solder 8b is avoided by connecting the gold wire 7a on the metal block 14, but here, instead of the metal block 14, the gold ribbon 10 is thermocompression-bonded, and the gold ribbon 10 is similarly formed. The same effect is achieved by connecting the gold wire 7a to the upper part of the.
【0056】なお、ここではチップ部品としてFETと
チップコンデンサを用いたが、他のチップ部品を用いて
も、同様の効果を奏する。Although the FET and the chip capacitor are used as the chip parts here, the same effect can be obtained by using other chip parts.
【0057】[0057]
【発明の効果】以上のように、この発明によれば、誘電
体基板と、この誘電体基板上に設けられた第1の部品及
び第2の部品と、上記誘電体基板上に形成された導体
と、上記第1の部品を上記導体に電気的に接続する金属
線とを備えた高周波集積回路において、上記導体上に、
上記第2の部品を固定するための接合材料が上記金属線
と上記導体との接続点に達しないように上記接合材料を
遮る凸部を設けたので、上記第2の部品と上記接続点と
の距離が大きくないときでも、上記接続点に上記接合材
料が達することがない。したがって、その接続を確実に
行うことができる。すなわち、形状を小型にしつつ、金
ワイヤを半田に圧着することを避けることができて信頼
性が高い高周波集積回路を提供することができる。As described above, according to the present invention, the dielectric substrate, the first component and the second component provided on the dielectric substrate, and the dielectric substrate are formed on the dielectric substrate. In a high-frequency integrated circuit including a conductor and a metal wire that electrically connects the first component to the conductor, on the conductor,
Since the convex portion that shields the joining material for fixing the second component does not reach the connection point between the metal wire and the conductor, the second component and the connection point are provided. Even if the distance is not large, the joining material does not reach the connection point. Therefore, the connection can be surely made. That is, it is possible to provide a high-frequency integrated circuit which has a small size, can avoid the pressure bonding of the gold wire to the solder, and is highly reliable.
【0058】また、この発明によれば、上記導体上に、
上記第2の部品を固定するための接合材料が上記金属線
と上記導体との接続点に達しないように上記接合材料を
遮る凹部を設けたので、上記第2の部品と上記接続点と
の距離が大きくないときでも、上記接続点に上記接合材
料が達することがない。したがって、その接続を確実に
行うことができる。すなわち、形状を小型にしつつ、金
ワイヤを半田に圧着することを避けることができて信頼
性が高い高周波集積回路を提供することができる。According to the present invention, on the conductor,
Since the recess for blocking the joining material is provided so that the joining material for fixing the second component does not reach the connection point between the metal wire and the conductor, the second component and the connection point are Even when the distance is not large, the joining material does not reach the connection point. Therefore, the connection can be surely made. That is, it is possible to provide a high-frequency integrated circuit which has a small size, can avoid the pressure bonding of the gold wire to the solder, and is highly reliable.
【0059】また、この発明によれば、上記誘電体基板
と上記導体との間に下地金属層および抵抗層を備え、上
記凹部を、上記導体の一部を除去して形成したので、回
路要素である抵抗を同時に形成できて製造工程上有利で
ある。Further, according to the present invention, the base metal layer and the resistance layer are provided between the dielectric substrate and the conductor, and the recess is formed by removing a part of the conductor. That is, the resistance can be formed at the same time, which is advantageous in the manufacturing process.
【0060】また、この発明によれば、上記第2の部品
を固定するための接合材料が上記金属線と上記導体との
接続点に達しないように上記接合材料を遮る狭隘部を設
けたので、導体パターンの形成と同時に上記狭隘部を形
成できて製造工程上有利である。Further, according to the present invention, since the joining material for fixing the second component is provided with the narrow portion for blocking the joining material so as not to reach the connection point between the metal wire and the conductor. The narrow portion can be formed simultaneously with the formation of the conductor pattern, which is advantageous in the manufacturing process.
【0061】また、この発明によれば、上記第2の部品
を固定するための接合材料が上記金属線と上記導体との
接続点に達しないように上記接合材料を遮るための、上
記導体に半田付けされた金属ブロック、あるいは、熱圧
着された金リボンを備え、上記金属ブロック、あるい
は、上記金リボンに上記金属線を接続したので、上記第
2の部品と上記接続点との距離が大きくないときでも、
上記接続点に上記接合材料が達することがない。したが
って、その接続を確実に行うことができる。すなわち、
形状を小型にしつつ、金ワイヤを半田に圧着することを
避けることができて信頼性が高い高周波集積回路を提供
することができる。この発明は、部品間の間隔が狭く、
凸部等を設ける余裕がないときに特に有利である。Further, according to the present invention, the conductor for blocking the joining material for fixing the second component does not reach the connection point between the metal wire and the conductor. Since a metal block soldered or a gold ribbon thermocompression bonded is provided and the metal wire is connected to the metal block or the gold ribbon, the distance between the second component and the connection point is large. Even when not
The joining material does not reach the connection point. Therefore, the connection can be surely made. That is,
It is possible to provide a high-reliability high-frequency integrated circuit that can avoid crimping a gold wire to solder while reducing the shape. This invention has a narrow space between parts,
This is particularly advantageous when there is no room to provide a convex portion or the like.
【図1】 発明の実施の形態1の高周波集積回路の構成
を示す斜視図である。FIG. 1 is a perspective view showing a configuration of a high frequency integrated circuit according to a first embodiment of the invention.
【図2】 発明の実施の形態1の高周波集積回路の構成
を示す断面図である。FIG. 2 is a cross-sectional view showing the configuration of the high frequency integrated circuit according to the first embodiment of the present invention.
【図3】 発明の実施の形態2の高周波集積回路の構成
を示す断面図である。FIG. 3 is a sectional view showing a configuration of a high frequency integrated circuit according to a second embodiment of the invention.
【図4】 発明の実施の形態3の高周波集積回路の構成
を示す断面図である。FIG. 4 is a sectional view showing a configuration of a high frequency integrated circuit according to a third embodiment of the invention.
【図5】 発明の実施の形態4の高周波集積回路の構成
を示す断面図である。FIG. 5 is a sectional view showing a configuration of a high frequency integrated circuit according to a fourth embodiment of the invention.
【図6】 発明の実施の形態5の高周波集積回路の構成
を示す断面図である。FIG. 6 is a sectional view showing a configuration of a high frequency integrated circuit according to a fifth embodiment of the invention.
【図7】 発明の実施の形態6の高周波集積回路の構成
を示す斜視図である。FIG. 7 is a perspective view showing a configuration of a high frequency integrated circuit according to a sixth embodiment of the invention.
【図8】 発明の実施の形態7の高周波集積回路の構成
を示す斜視図である。FIG. 8 is a perspective view showing a configuration of a high frequency integrated circuit according to a seventh embodiment of the invention.
【図9】 発明の実施の形態8の高周波集積回路の構成
を示す断面図である。FIG. 9 is a sectional view showing a structure of a high frequency integrated circuit according to an eighth embodiment of the invention.
【図10】 発明の実施の形態9の高周波集積回路の構
成を示す断面図である。FIG. 10 is a sectional view showing a configuration of a high frequency integrated circuit according to a ninth embodiment of the invention.
【図11】 従来の高周波集積回路の構成を示す斜視図
である。FIG. 11 is a perspective view showing a configuration of a conventional high frequency integrated circuit.
【図12】 従来の他の高周波集積回路の構成を示す斜
視図である。FIG. 12 is a perspective view showing the configuration of another conventional high-frequency integrated circuit.
【図13】 従来の高周波集積回路の問題点を説明する
ための斜視図である。FIG. 13 is a perspective view for explaining a problem of a conventional high frequency integrated circuit.
1 誘電体基板、2 地導体、3 第1の金導体、4
第2の金導体、5 FET、6 チップコンデンサ、7
金ワイヤ、8 半田、9 SiN層、10金リボン、
11 エアブリッジ、12 下地金属層、13 抵抗
層、14 金属ブロック。1 dielectric substrate, 2 ground conductor, 3 first gold conductor, 4
Second gold conductor, 5 FET, 6 chip capacitor, 7
Gold wire, 8 solder, 9 SiN layer, 10 gold ribbon,
11 air bridge, 12 base metal layer, 13 resistance layer, 14 metal block.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊山 義忠 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 ──────────────────────────────────────────────────続 き Continued from the front page (72) Inventor Yoshitada Iyama 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation
Claims (11)
られた第1の部品及び第2の部品と、上記誘電体基板上
に形成された導体と、上記第1の部品を上記導体に電気
的に接続する金属線とを備えた高周波集積回路におい
て、 上記導体上に、上記第2の部品を固定するための接合材
料が上記金属線と上記導体との接続点に達しないように
上記接合材料を遮る凸部を設けたことを特徴とする高周
波集積回路。1. A dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and the first component as the conductor. In a high-frequency integrated circuit including a metal wire electrically connected to, the bonding material for fixing the second component on the conductor does not reach the connection point between the metal wire and the conductor. A high-frequency integrated circuit, characterized in that a convex portion that blocks the above-mentioned bonding material is provided.
形成したことを特徴とする請求項1記載の高周波集積回
路。2. The high frequency integrated circuit according to claim 1, wherein the convex portion is formed of a passivation film.
着して形成したことを特徴とする請求項1記載の高周波
集積回路。3. The high frequency integrated circuit according to claim 1, wherein the convex portion is formed by thermocompression bonding a gold ribbon to the conductor.
体基板と離して形成したエアブリッジとしたことを特徴
とする請求項1記載の高周波集積回路。4. The high frequency integrated circuit according to claim 1, wherein the convex portion is an air bridge formed by separating a part of the conductor from the dielectric substrate.
られた第1の部品及び第2の部品と、上記誘電体基板上
に形成された導体と、上記第1の部品を上記導体に電気
的に接続する金属線とを備えた高周波集積回路におい
て、 上記導体上に、上記第2の部品を固定するための接合材
料が上記金属線と上記導体との接続点に達しないように
上記接合材料を遮る凹部を設けたことを特徴とする高周
波集積回路。5. A dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and the first component as the conductor. In a high-frequency integrated circuit including a metal wire electrically connected to, the bonding material for fixing the second component on the conductor does not reach the connection point between the metal wire and the conductor. A high-frequency integrated circuit having a recess for blocking the bonding material.
金属層を備え、上記凹部を、上記導体の一部を除去して
形成したことを特徴とする請求項5記載の高周波集積回
路。6. The high frequency integrated circuit according to claim 5, further comprising a base metal layer between the dielectric substrate and the conductor, wherein the recess is formed by removing a part of the conductor. .
金属層および抵抗層を備え、上記凹部を、上記導体の一
部を除去して形成したことを特徴とする請求項5記載の
高周波集積回路。7. A base metal layer and a resistance layer are provided between the dielectric substrate and the conductor, and the recess is formed by removing a part of the conductor. High frequency integrated circuit.
られた第1の部品及び第2の部品と、上記誘電体基板上
に形成された導体と、上記第1の部品を上記導体に電気
的に接続する金属線とを備えた高周波集積回路におい
て、 上記導体上に、上記第2の部品を固定するための接合材
料が上記金属線と上記導体との接続点に達しないように
上記接合材料を遮る狭隘部を設けたことを特徴とする高
周波集積回路。8. A dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and the first component as the conductor. In a high-frequency integrated circuit including a metal wire electrically connected to, the bonding material for fixing the second component on the conductor does not reach the connection point between the metal wire and the conductor. A high-frequency integrated circuit having a narrow portion for blocking the bonding material.
て幅を狭くすることにより形成したことを特徴とする請
求項8記載の高周波集積回路。9. The high frequency integrated circuit according to claim 8, wherein the narrow portion is formed by removing a part of the conductor to reduce a width thereof.
けられた第1の部品及び第2の部品と、上記誘電体基板
上に形成された導体と、上記第1の部品を上記導体に電
気的に接続する金属線とを備えた高周波集積回路におい
て、 上記第2の部品を固定するための接合材料が上記金属線
と上記導体との接続点に達しないように上記接合材料を
遮るための、上記導体に半田付けされた金属ブロックを
備え、上記金属ブロックに上記金属線を接続したことを
特徴とする高周波集積回路。10. A dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and the first component as the conductor. In a high-frequency integrated circuit including a metal wire electrically connected to, the bonding material for fixing the second component is shielded so that the bonding material does not reach a connection point between the metal wire and the conductor. A high-frequency integrated circuit, comprising: a metal block soldered to the conductor for connecting the metal wire to the metal block.
けられた第1の部品及び第2の部品と、上記誘電体基板
上に形成された導体と、上記第1の部品を上記導体に電
気的に接続する金属線とを備えた高周波集積回路におい
て、 上記第2の部品を固定するための接合材料が上記金属線
と上記導体との接続点に達しないように上記接合材料を
遮るための、上記導体に熱圧着された金リボンを備え、
上記金リボンに上記金属線を接続したことを特徴とする
高周波集積回路。11. A dielectric substrate, a first component and a second component provided on the dielectric substrate, a conductor formed on the dielectric substrate, and the first component as the conductor. In a high-frequency integrated circuit including a metal wire electrically connected to, the bonding material for fixing the second component is shielded so that the bonding material does not reach a connection point between the metal wire and the conductor. A gold ribbon thermocompression bonded to the conductor,
A high frequency integrated circuit in which the metal wire is connected to the gold ribbon.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8059462A JPH09252080A (en) | 1996-03-15 | 1996-03-15 | High-frequency integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8059462A JPH09252080A (en) | 1996-03-15 | 1996-03-15 | High-frequency integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09252080A true JPH09252080A (en) | 1997-09-22 |
Family
ID=13114014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8059462A Abandoned JPH09252080A (en) | 1996-03-15 | 1996-03-15 | High-frequency integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09252080A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116034A (en) * | 2005-10-24 | 2007-05-10 | Nichia Chem Ind Ltd | Semiconductor light emitting device |
JP2007329502A (en) * | 2007-08-16 | 2007-12-20 | Toshiba Corp | Light-emitting device |
EP1975993A1 (en) * | 2007-03-29 | 2008-10-01 | ABB Technology AG | Soldering mask agent |
JP2008244399A (en) * | 2007-03-29 | 2008-10-09 | Nichia Corp | Light-emitting device |
JP2009065199A (en) * | 2008-11-17 | 2009-03-26 | Toshiba Corp | Light emitting device |
JP2009094400A (en) * | 2007-10-11 | 2009-04-30 | Mitsubishi Electric Corp | Semiconductor device |
-
1996
- 1996-03-15 JP JP8059462A patent/JPH09252080A/en not_active Abandoned
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