JPH09247680A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH09247680A JPH09247680A JP4768196A JP4768196A JPH09247680A JP H09247680 A JPH09247680 A JP H09247680A JP 4768196 A JP4768196 A JP 4768196A JP 4768196 A JP4768196 A JP 4768196A JP H09247680 A JPH09247680 A JP H09247680A
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- Japan
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】 フレーム画像を構成する第1、第2フィール
ド画像データから動きの大小を検出する回路の規模を縮
小すると共に、動作を高速化する。 【解決手段】 フィールドメモリ2からの第1フィール
ド画像データと入力される第2フィールド画像データと
の画素毎の差分絶対値を差分絶対値計算器3で計算し、
その差分絶対値を比較器4で第1の閾値Th1 と比較
し、その比較出力の総和を総和計算器5で求める。求め
た総和と第2の閾値Th2 とを比較器6で比較すること
により、フレーム画像の動きの大小を判定することがで
きる。 【効果】 総和計算器5を構成する加算回路やシフトレ
ジスタ等を削減して回路規模を縮小することができる。
ド画像データから動きの大小を検出する回路の規模を縮
小すると共に、動作を高速化する。 【解決手段】 フィールドメモリ2からの第1フィール
ド画像データと入力される第2フィールド画像データと
の画素毎の差分絶対値を差分絶対値計算器3で計算し、
その差分絶対値を比較器4で第1の閾値Th1 と比較
し、その比較出力の総和を総和計算器5で求める。求め
た総和と第2の閾値Th2 とを比較器6で比較すること
により、フレーム画像の動きの大小を判定することがで
きる。 【効果】 総和計算器5を構成する加算回路やシフトレ
ジスタ等を削減して回路規模を縮小することができる。
Description
【0001】
【発明の属する技術分野】本発明は画像データ圧縮符号
化に伴う圧縮符号化方式やパラメータの選択を動き検出
によって判定する場合等に用いて好適な画像処理装置に
関するものである。
化に伴う圧縮符号化方式やパラメータの選択を動き検出
によって判定する場合等に用いて好適な画像処理装置に
関するものである。
【0002】
【従来の技術】従来、ハイビジョン、NTSC等のよう
にフレーム単位で与えられる画像データをディジタル化
し直交変換(DCT)、量子化等を用いて圧縮符号化す
る際は、静止画等動きの少ないフレームについては、フ
レーム単位の圧縮符号化が効率的であり、逆にズーム、
パン等動きの大きなフレームについてはフィールド単位
の圧縮符号化が効率的である。圧縮符号化方式の1つで
あるMPEG2方式では、ピクチャストラクチャという
パラメータが与えられている。
にフレーム単位で与えられる画像データをディジタル化
し直交変換(DCT)、量子化等を用いて圧縮符号化す
る際は、静止画等動きの少ないフレームについては、フ
レーム単位の圧縮符号化が効率的であり、逆にズーム、
パン等動きの大きなフレームについてはフィールド単位
の圧縮符号化が効率的である。圧縮符号化方式の1つで
あるMPEG2方式では、ピクチャストラクチャという
パラメータが与えられている。
【0003】図5にフレーム単位でフレーム内の動きを
検出するための従来の画像処理装置のブロック図を示
す。図5において、1は画像データ入力端子、2は画像
データ入力端子1より入力される第1フィールド画像デ
ータを1フレーム期間保存するフィールドメモリ、3は
画像データ入力端子1より入力される第2フィールド画
像データとフィールドメモリ2から出力される1フィー
ルド期間遅延された第1フィールド画像データとの画素
毎の差分絶対値をとる差分絶対値計算器、5は差分絶対
値計算器3の出力である差分絶対値を1フィールド期間
にわたって総和をとる総和計算器である。
検出するための従来の画像処理装置のブロック図を示
す。図5において、1は画像データ入力端子、2は画像
データ入力端子1より入力される第1フィールド画像デ
ータを1フレーム期間保存するフィールドメモリ、3は
画像データ入力端子1より入力される第2フィールド画
像データとフィールドメモリ2から出力される1フィー
ルド期間遅延された第1フィールド画像データとの画素
毎の差分絶対値をとる差分絶対値計算器、5は差分絶対
値計算器3の出力である差分絶対値を1フィールド期間
にわたって総和をとる総和計算器である。
【0004】6は総和計算器5の計算結果である1フレ
ーム内の第1フィールドと第2フィールドとの差分絶対
値和と予め定められた閾値Thとを比較し、そのフレー
ムにおいて全てフィールド単位で処理するか、1部又は
全てをフレーム単位で処理するかを判定する比較器、7
は比較器6の判定結果を出力する出力端子である。
ーム内の第1フィールドと第2フィールドとの差分絶対
値和と予め定められた閾値Thとを比較し、そのフレー
ムにおいて全てフィールド単位で処理するか、1部又は
全てをフレーム単位で処理するかを判定する比較器、7
は比較器6の判定結果を出力する出力端子である。
【0005】次に動作について説明する。画像データ入
力端子1から入力される、第1フィールド及び第2フィ
ールドから成るフレーム画像データのうち第1フィール
ド画像データがフィールドメモリ2に入力される。この
第1フィールド画像データに続いて第2フィールド画像
データがフィールドメモリ2に入力されると共に差分絶
対値計算器3に入力される。また、これと同期してフィ
ールドメモリ2から第1フィールド画像データが読み出
されて差分絶対値計算器3に与えられる。この際、図6
に示すように第1フィールドと第2フィールドの画素位
置は垂直方向に1/2画素ずらした関係になっているの
で、第1フィールド画像データを下方に1/2画素ずら
して、画素毎に差分絶対値を計算する。
力端子1から入力される、第1フィールド及び第2フィ
ールドから成るフレーム画像データのうち第1フィール
ド画像データがフィールドメモリ2に入力される。この
第1フィールド画像データに続いて第2フィールド画像
データがフィールドメモリ2に入力されると共に差分絶
対値計算器3に入力される。また、これと同期してフィ
ールドメモリ2から第1フィールド画像データが読み出
されて差分絶対値計算器3に与えられる。この際、図6
に示すように第1フィールドと第2フィールドの画素位
置は垂直方向に1/2画素ずらした関係になっているの
で、第1フィールド画像データを下方に1/2画素ずら
して、画素毎に差分絶対値を計算する。
【0006】次に総和計算器5により、第1フィールド
と第2フィールドの全ての画素間の差分絶対値の総和を
とり、この総和と所定の閾値Thとを比較器6で比較す
る。そして、総和がThより小さいときには動きが少な
いフレーム画であるとして、DCTを行うために複数の
画素でブロックを構成する際、第1又は第2フィールド
画像データのみのブロック及び双方によって構成される
ブロックを許容する。一方、総和がThより大きいとき
には、動きが大きいフレーム画であるとして、DCTブ
ロック構成の際、第1又は第2フィールド画像のみによ
るブロック構成のみを許容する。このような比較結果を
出力端子7に出力した後、次フレームについて同様な処
理を行う。
と第2フィールドの全ての画素間の差分絶対値の総和を
とり、この総和と所定の閾値Thとを比較器6で比較す
る。そして、総和がThより小さいときには動きが少な
いフレーム画であるとして、DCTを行うために複数の
画素でブロックを構成する際、第1又は第2フィールド
画像データのみのブロック及び双方によって構成される
ブロックを許容する。一方、総和がThより大きいとき
には、動きが大きいフレーム画であるとして、DCTブ
ロック構成の際、第1又は第2フィールド画像のみによ
るブロック構成のみを許容する。このような比較結果を
出力端子7に出力した後、次フレームについて同様な処
理を行う。
【0007】
【発明が解決しようとする課題】しかしながら上述した
従来例によれば、例えばハイビジョンデータを扱う場
合、有効画素が1920×1080画素によりフレーム
が構成されているので、比較器6の判定レベルが画素デ
ータを8ビットとすると、1920×540×255=
265Mステップとなり、ハードを構成する際、加算回
路やレジスタ等の規模が大きくなる上、加算回路の動作
速度が遅くなるという問題があった。
従来例によれば、例えばハイビジョンデータを扱う場
合、有効画素が1920×1080画素によりフレーム
が構成されているので、比較器6の判定レベルが画素デ
ータを8ビットとすると、1920×540×255=
265Mステップとなり、ハードを構成する際、加算回
路やレジスタ等の規模が大きくなる上、加算回路の動作
速度が遅くなるという問題があった。
【0008】本発明は上記のような問題を解決するため
になされたもので、回路規模を縮小して動作速度を速め
ることのできる画像処理装置を得ることを目的とする。
になされたもので、回路規模を縮小して動作速度を速め
ることのできる画像処理装置を得ることを目的とする。
【0009】
【課題を解決するための手段】請求項1の発明において
は、フレーム画像を構成する第1フィールド画像データ
と第2フィールド画像データとの差分絶対値を画素毎に
計算する差分絶対値計算手段と、上記計算された差分絶
対値と第1の閾値とを比較する第1の比較手段と、上記
第1の比較手段の比較出力の総和を演算する総和計算手
段と、上記計算された総和と第2の閾値とを比較する第
2の比較手段とを設けている。
は、フレーム画像を構成する第1フィールド画像データ
と第2フィールド画像データとの差分絶対値を画素毎に
計算する差分絶対値計算手段と、上記計算された差分絶
対値と第1の閾値とを比較する第1の比較手段と、上記
第1の比較手段の比較出力の総和を演算する総和計算手
段と、上記計算された総和と第2の閾値とを比較する第
2の比較手段とを設けている。
【0010】請求項2の発明においては、フレーム画像
を構成する第1フィールド画像データと第2フィールド
画像データとの差分絶対値を画素毎に計算する差分絶対
値計算手段と、上記計算された差分絶対値が第1の閾値
より大きいか否かを判定する第1の比較手段と、上記差
分絶対値が上記第1の閾値より大きいときの上記第1の
比較手段の出力をカウントするカウント手段と、上記カ
ウント手段のカウント値と第2の閾値とを比較する第2
の比較手段とを設けている。
を構成する第1フィールド画像データと第2フィールド
画像データとの差分絶対値を画素毎に計算する差分絶対
値計算手段と、上記計算された差分絶対値が第1の閾値
より大きいか否かを判定する第1の比較手段と、上記差
分絶対値が上記第1の閾値より大きいときの上記第1の
比較手段の出力をカウントするカウント手段と、上記カ
ウント手段のカウント値と第2の閾値とを比較する第2
の比較手段とを設けている。
【0011】
【作用】請求項1の発明によれば、第1、第2フィール
ド画像データの互いに対応する画素のデータ差分絶対値
を計算し、各差分絶対値と第1の閾値とを比較し、次
に、その比較結果の総和を求めた後、その総和と第2の
閾値とを比較することにより、そのフレーム画像の動き
が大きいか小さいかを判定することができる。
ド画像データの互いに対応する画素のデータ差分絶対値
を計算し、各差分絶対値と第1の閾値とを比較し、次
に、その比較結果の総和を求めた後、その総和と第2の
閾値とを比較することにより、そのフレーム画像の動き
が大きいか小さいかを判定することができる。
【0012】請求項2の発明によれば、上記各差分絶対
値が第1の閾値を越えていることをカウントし、そのカ
ウント値を第2の閾値と比較することにより、動きの大
小を判定することができる。
値が第1の閾値を越えていることをカウントし、そのカ
ウント値を第2の閾値と比較することにより、動きの大
小を判定することができる。
【0013】また、請求項1、2の発明によれば、総和
計算手段を構成する加算回路やシフトレジスタ等の回路
規模を従来よりも縮小することができると共に、処理を
高速化することができる。
計算手段を構成する加算回路やシフトレジスタ等の回路
規模を従来よりも縮小することができると共に、処理を
高速化することができる。
【0014】
【発明の実施の形態】図1に本発明の第1の実施の形態
を示す。図において、1は画像データ入力端子、2は画
像データ入力端子1より入力される第1フィールド画像
データを1フレーム期間保存するフィールドメモリ、3
は画像データ入力端子1より入力される第2フィールド
画像データとフィールドメモリ2から出力される1フィ
ールド期間遅延された第1フィールド画像データとの画
素毎の差分絶対値をとる差分絶対値計算器である。
を示す。図において、1は画像データ入力端子、2は画
像データ入力端子1より入力される第1フィールド画像
データを1フレーム期間保存するフィールドメモリ、3
は画像データ入力端子1より入力される第2フィールド
画像データとフィールドメモリ2から出力される1フィ
ールド期間遅延された第1フィールド画像データとの画
素毎の差分絶対値をとる差分絶対値計算器である。
【0015】4は差分絶対値計算器3の出力である差分
絶対値を予め定められた第1の閾値Th1 で比較し、第
1の判定を行う第1の比較器、5は比較器4の出力を1
フィールド期間にわたって総和をとる総和計算器、6は
総和計算器5の計算結果と、予め定められた第2の閾値
Th2 とを比較し、そのフレームにおいて全てフィール
ド単位で処理するか1部、又は全てをフレーム単位で処
理するかを判定する第2の比較器、7は比較器6の判定
結果を出力する出力端子である。
絶対値を予め定められた第1の閾値Th1 で比較し、第
1の判定を行う第1の比較器、5は比較器4の出力を1
フィールド期間にわたって総和をとる総和計算器、6は
総和計算器5の計算結果と、予め定められた第2の閾値
Th2 とを比較し、そのフレームにおいて全てフィール
ド単位で処理するか1部、又は全てをフレーム単位で処
理するかを判定する第2の比較器、7は比較器6の判定
結果を出力する出力端子である。
【0016】次に動作について説明する。画像データ入
力端子1から入力される、第1フィールド及び第2フィ
ールドから成るフレーム画像データのうち、第1フィー
ルド画像データがフィールドメモリ2に入力される。こ
の第1フィールド画像データに続いて第2フィールド画
像データがフィールドメモリ2に入力されると共に差分
絶対値計算器3に入力される。また、これと同期してフ
ィールドメモリ2から第1フィールド画像データが読み
出され、差分絶対値計算器3に与えられる。この際、図
6に示すように第1フィールドと第2フィールドの画素
位置は垂直方向に1/2画素ずれた関係になっているの
で、第1フィールド画像データを下方に1/2画素ずら
して、差分絶対値を計算する。
力端子1から入力される、第1フィールド及び第2フィ
ールドから成るフレーム画像データのうち、第1フィー
ルド画像データがフィールドメモリ2に入力される。こ
の第1フィールド画像データに続いて第2フィールド画
像データがフィールドメモリ2に入力されると共に差分
絶対値計算器3に入力される。また、これと同期してフ
ィールドメモリ2から第1フィールド画像データが読み
出され、差分絶対値計算器3に与えられる。この際、図
6に示すように第1フィールドと第2フィールドの画素
位置は垂直方向に1/2画素ずれた関係になっているの
で、第1フィールド画像データを下方に1/2画素ずら
して、差分絶対値を計算する。
【0017】そして、次に第1の比較器4において、差
分絶対値計算器3により得られた差分絶対値と所定の第
1の閾値Th1 (0<Th1 <画素の階調数)とを比較
することにより第1の動き判定を行う。その後、総和計
算器5により、第1のフィールドと第2のフィールドの
全ての画素間の動き判定結果の総和をとる。次に第2の
比較器6において、上記総和と所定の第2の閾値Th2
(0<Th2 <(フィールド内全画素数×第1の判定結
果ステップ数))とを比較する。
分絶対値計算器3により得られた差分絶対値と所定の第
1の閾値Th1 (0<Th1 <画素の階調数)とを比較
することにより第1の動き判定を行う。その後、総和計
算器5により、第1のフィールドと第2のフィールドの
全ての画素間の動き判定結果の総和をとる。次に第2の
比較器6において、上記総和と所定の第2の閾値Th2
(0<Th2 <(フィールド内全画素数×第1の判定結
果ステップ数))とを比較する。
【0018】そして上記総和がTh2 より小さいときに
は、動きが少ないフレーム画であるとして、DCTブロ
ック構成の際、第1又は第2フィールド画像データのみ
のブロック及び双方によって構成されるブロックを許容
する。一方、総和がTh2 より大きいときには、動きが
大きいフレーム画であるとしてDCTブロック構成の
際、第1又は第2フィールド画像のみによるブロック構
成のみを許容する。このような比較結果を出力端子7に
出力した後、次フレームについて同様な処理を行う。
は、動きが少ないフレーム画であるとして、DCTブロ
ック構成の際、第1又は第2フィールド画像データのみ
のブロック及び双方によって構成されるブロックを許容
する。一方、総和がTh2 より大きいときには、動きが
大きいフレーム画であるとしてDCTブロック構成の
際、第1又は第2フィールド画像のみによるブロック構
成のみを許容する。このような比較結果を出力端子7に
出力した後、次フレームについて同様な処理を行う。
【0019】上記の構成及び動作によれば、例えば、ハ
イビジョンデータを扱う場合を考えると有効画素が19
20×1080画素によりフレームが構成されているの
で、判定レベルは1920×540≒1Mステップ(但
し、第1の比較器4の出力を1ビットとする)となる。
このため総和計算器5を構成する加算回路、シフトレジ
スタ等の回路規模の削減をはかることができると共に、
動作も高速化することができる。
イビジョンデータを扱う場合を考えると有効画素が19
20×1080画素によりフレームが構成されているの
で、判定レベルは1920×540≒1Mステップ(但
し、第1の比較器4の出力を1ビットとする)となる。
このため総和計算器5を構成する加算回路、シフトレジ
スタ等の回路規模の削減をはかることができると共に、
動作も高速化することができる。
【0020】尚、第1、第2フィールドの画素位置は、
図6のように1/2画素のずれがあるが、例えば予め第
1フィールドの上下2画素の平均値をとることにより、
画素位置を仮想的に第2フィールドに合わせるような補
間処理を行ってから差分絶対値計算器3に画像データを
入力するようにしてもよい。また、第1の比較器4で用
いられる閾値Th1 は複数設定してもよく、その場合、
差分値のレベルより小さい状態となるようにする。
図6のように1/2画素のずれがあるが、例えば予め第
1フィールドの上下2画素の平均値をとることにより、
画素位置を仮想的に第2フィールドに合わせるような補
間処理を行ってから差分絶対値計算器3に画像データを
入力するようにしてもよい。また、第1の比較器4で用
いられる閾値Th1 は複数設定してもよく、その場合、
差分値のレベルより小さい状態となるようにする。
【0021】図2に本発明の第2の実施の形態を示す。
この第2の実施の形態の特徴は、図1の総和計算器5即
ち、加算器を用いずに、カウンタ8を用いることによ
り、第1の実施の形態よりさらに回路の小規模化を図る
ようにした点にある。図2においては、図1と一部分に
は同一符号を付して説明を省略する。
この第2の実施の形態の特徴は、図1の総和計算器5即
ち、加算器を用いずに、カウンタ8を用いることによ
り、第1の実施の形態よりさらに回路の小規模化を図る
ようにした点にある。図2においては、図1と一部分に
は同一符号を付して説明を省略する。
【0022】差分絶対値計算器3で計算された差分絶対
値は、第1の比較器4で2値に判定される。即ち、差分
絶対値が閾値Th1 より大なら真、小なら偽をカウンタ
8に与える。カウンタ8は比較器4の出力を受け、真な
らカウントアップし、偽なら状態保持の動作を、第1フ
ィールド、第2フィールドの全ての画素間の判定を比較
器4が終えるまで行う。その比較結果を第2の比較器6
に与え、第1の実施の形態の場合と同様な判定を行い、
判定結果を出力端子7に出力する。
値は、第1の比較器4で2値に判定される。即ち、差分
絶対値が閾値Th1 より大なら真、小なら偽をカウンタ
8に与える。カウンタ8は比較器4の出力を受け、真な
らカウントアップし、偽なら状態保持の動作を、第1フ
ィールド、第2フィールドの全ての画素間の判定を比較
器4が終えるまで行う。その比較結果を第2の比較器6
に与え、第1の実施の形態の場合と同様な判定を行い、
判定結果を出力端子7に出力する。
【0023】図3に本発明の第3の実施の形態を示す。
この第3の実施の形態の特徴は、入力端子1より入力さ
れた画像データがデータセレクタ9に入力され、そこで
一部のデータのみを抽出してフィールドメモリ2及び差
分絶対値計算器3に出力する制御を行なう点にある。
この第3の実施の形態の特徴は、入力端子1より入力さ
れた画像データがデータセレクタ9に入力され、そこで
一部のデータのみを抽出してフィールドメモリ2及び差
分絶対値計算器3に出力する制御を行なう点にある。
【0024】即ち、入力された画像データは、データセ
レクタ9により、例えば、図4において黒丸及び黒三角
で示す位置の画素データのみを通過させて出力する。こ
の選択方法は任意であるが、第1フィールドと第2フィ
ールドとの画素間で差分が計算できるように対して選択
するように成される。次に、選択された画素データに対
して差分絶対値の計算を差分絶対値計算器3で行い、第
1の比較器4で第1の判定を行う。さらに総和計算器5
で、フレーム期間内に得られた第1の判定結果の総和を
とり、第2の比較器6へその総和を出力する。
レクタ9により、例えば、図4において黒丸及び黒三角
で示す位置の画素データのみを通過させて出力する。こ
の選択方法は任意であるが、第1フィールドと第2フィ
ールドとの画素間で差分が計算できるように対して選択
するように成される。次に、選択された画素データに対
して差分絶対値の計算を差分絶対値計算器3で行い、第
1の比較器4で第1の判定を行う。さらに総和計算器5
で、フレーム期間内に得られた第1の判定結果の総和を
とり、第2の比較器6へその総和を出力する。
【0025】上記の構成及び動作によれば、判定ステッ
プがさらに削減されハード規模をさらに小さくでき、ま
たフィールドメモリ2の容量の削減も図ることができ
る。尚、本実施の形態は図2にも適用することができ
る。
プがさらに削減されハード規模をさらに小さくでき、ま
たフィールドメモリ2の容量の削減も図ることができ
る。尚、本実施の形態は図2にも適用することができ
る。
【0026】
【発明の効果】以上のように本発明によれば、総和計算
手段を構成する加算回路やシフトレジスタ等の回路規模
の削減することができると共に、動作を高速化すること
ができる。
手段を構成する加算回路やシフトレジスタ等の回路規模
の削減することができると共に、動作を高速化すること
ができる。
【図1】本発明の第1の実施の形態を示すブロック図で
ある。
ある。
【図2】本発明の第2の実施の形態を示すブロック図で
ある。
ある。
【図3】本発明の第3の実施の形態を示すブロック図で
ある。
ある。
【図4】第3の実施の形態の動作を示す構成図である。
【図5】従来の画像処理装置を示すブロック図である。
【図6】従来及び本発明による画像処理装置の動作を示
す構成図である。
す構成図である。
2 フィールドメモリ 3 差分絶対値計算器 4 第1の比較器 5 総和計算器 6 第2の比較器 8 カウンタ 9 データセレクタ Th1 第1の閾値 Th2 第2の閾値
Claims (4)
- 【請求項1】 フレーム画像を構成する第1フィールド
画像データと第2フィールド画像データとの差分絶対値
を画素毎に計算する差分絶対値計算手段と、 上記計算された差分絶対値と第1の閾値とを比較する第
1の比較手段と、 上記第1の比較手段の比較出力の総和を演算する総和計
算手段と、 上記計算された総和と第2の閾値とを比較する第2の比
較手段とを備えた画像処理装置。 - 【請求項2】 フレーム画像を構成する第1フィールド
画像データと第2フィールド画像データとの差分絶対値
を画素毎に計算する差分絶対値計算手段と、 上記計算された差分絶対値が第1の閾値より大きいか否
かを判定する第1の比較手段と、 上記差分絶対値が上記第1の閾値より大きいときの上記
第1の比較手段の出力をカウントするカウント手段と、 上記カウント手段のカウント値と第2の閾値とを比較す
る第2の比較手段とを備えた画像処理装置。 - 【請求項3】 上記第1、第2フィールド画像データの
各一部を抽出して上記差分絶対値計算手段に与えるデー
タ抽出手段を設けた請求項1又は2記載の画像処理装
置。 - 【請求項4】 上記第1の閾値を複数設定するようにし
た請求項1又は2記載の画像処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4768196A JPH09247680A (ja) | 1996-03-05 | 1996-03-05 | 画像処理装置 |
US08/806,320 US6542642B2 (en) | 1996-02-29 | 1997-02-26 | Image coding process and motion detecting process using bidirectional prediction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4768196A JPH09247680A (ja) | 1996-03-05 | 1996-03-05 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09247680A true JPH09247680A (ja) | 1997-09-19 |
Family
ID=12782028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4768196A Pending JPH09247680A (ja) | 1996-02-29 | 1996-03-05 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09247680A (ja) |
-
1996
- 1996-03-05 JP JP4768196A patent/JPH09247680A/ja active Pending
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