JPH09247680A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH09247680A JPH09247680A JP4768196A JP4768196A JPH09247680A JP H09247680 A JPH09247680 A JP H09247680A JP 4768196 A JP4768196 A JP 4768196A JP 4768196 A JP4768196 A JP 4768196A JP H09247680 A JPH09247680 A JP H09247680A
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- Japan
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Abstract
(57)【要約】
【課題】 フレーム画像を構成する第１、第２フィール
ド画像データから動きの大小を検出する回路の規模を縮
小すると共に、動作を高速化する。 【解決手段】 フィールドメモリ２からの第１フィール
ド画像データと入力される第２フィールド画像データと
の画素毎の差分絶対値を差分絶対値計算器３で計算し、
その差分絶対値を比較器４で第１の閾値Ｔｈ1 と比較
し、その比較出力の総和を総和計算器５で求める。求め
た総和と第２の閾値Ｔｈ2 とを比較器６で比較すること
により、フレーム画像の動きの大小を判定することがで
きる。 【効果】 総和計算器５を構成する加算回路やシフトレ
ジスタ等を削減して回路規模を縮小することができる。
ド画像データから動きの大小を検出する回路の規模を縮
小すると共に、動作を高速化する。 【解決手段】 フィールドメモリ２からの第１フィール
ド画像データと入力される第２フィールド画像データと
の画素毎の差分絶対値を差分絶対値計算器３で計算し、
その差分絶対値を比較器４で第１の閾値Ｔｈ1 と比較
し、その比較出力の総和を総和計算器５で求める。求め
た総和と第２の閾値Ｔｈ2 とを比較器６で比較すること
により、フレーム画像の動きの大小を判定することがで
きる。 【効果】 総和計算器５を構成する加算回路やシフトレ
ジスタ等を削減して回路規模を縮小することができる。
Description
【０００１】
【発明の属する技術分野】本発明は画像データ圧縮符号
化に伴う圧縮符号化方式やパラメータの選択を動き検出
によって判定する場合等に用いて好適な画像処理装置に
関するものである。
化に伴う圧縮符号化方式やパラメータの選択を動き検出
によって判定する場合等に用いて好適な画像処理装置に
関するものである。
【０００２】
【従来の技術】従来、ハイビジョン、ＮＴＳＣ等のよう
にフレーム単位で与えられる画像データをディジタル化
し直交変換（ＤＣＴ）、量子化等を用いて圧縮符号化す
る際は、静止画等動きの少ないフレームについては、フ
レーム単位の圧縮符号化が効率的であり、逆にズーム、
パン等動きの大きなフレームについてはフィールド単位
の圧縮符号化が効率的である。圧縮符号化方式の１つで
あるＭＰＥＧ２方式では、ピクチャストラクチャという
パラメータが与えられている。
にフレーム単位で与えられる画像データをディジタル化
し直交変換（ＤＣＴ）、量子化等を用いて圧縮符号化す
る際は、静止画等動きの少ないフレームについては、フ
レーム単位の圧縮符号化が効率的であり、逆にズーム、
パン等動きの大きなフレームについてはフィールド単位
の圧縮符号化が効率的である。圧縮符号化方式の１つで
あるＭＰＥＧ２方式では、ピクチャストラクチャという
パラメータが与えられている。
【０００３】図５にフレーム単位でフレーム内の動きを
検出するための従来の画像処理装置のブロック図を示
す。図５において、１は画像データ入力端子、２は画像
データ入力端子１より入力される第１フィールド画像デ
ータを１フレーム期間保存するフィールドメモリ、３は
画像データ入力端子１より入力される第２フィールド画
像データとフィールドメモリ２から出力される１フィー
ルド期間遅延された第１フィールド画像データとの画素
毎の差分絶対値をとる差分絶対値計算器、５は差分絶対
値計算器３の出力である差分絶対値を１フィールド期間
にわたって総和をとる総和計算器である。
検出するための従来の画像処理装置のブロック図を示
す。図５において、１は画像データ入力端子、２は画像
データ入力端子１より入力される第１フィールド画像デ
ータを１フレーム期間保存するフィールドメモリ、３は
画像データ入力端子１より入力される第２フィールド画
像データとフィールドメモリ２から出力される１フィー
ルド期間遅延された第１フィールド画像データとの画素
毎の差分絶対値をとる差分絶対値計算器、５は差分絶対
値計算器３の出力である差分絶対値を１フィールド期間
にわたって総和をとる総和計算器である。
【０００４】６は総和計算器５の計算結果である１フレ
ーム内の第１フィールドと第２フィールドとの差分絶対
値和と予め定められた閾値Ｔｈとを比較し、そのフレー
ムにおいて全てフィールド単位で処理するか、１部又は
全てをフレーム単位で処理するかを判定する比較器、７
は比較器６の判定結果を出力する出力端子である。
ーム内の第１フィールドと第２フィールドとの差分絶対
値和と予め定められた閾値Ｔｈとを比較し、そのフレー
ムにおいて全てフィールド単位で処理するか、１部又は
全てをフレーム単位で処理するかを判定する比較器、７
は比較器６の判定結果を出力する出力端子である。
【０００５】次に動作について説明する。画像データ入
力端子１から入力される、第１フィールド及び第２フィ
ールドから成るフレーム画像データのうち第１フィール
ド画像データがフィールドメモリ２に入力される。この
第１フィールド画像データに続いて第２フィールド画像
データがフィールドメモリ２に入力されると共に差分絶
対値計算器３に入力される。また、これと同期してフィ
ールドメモリ２から第１フィールド画像データが読み出
されて差分絶対値計算器３に与えられる。この際、図６
に示すように第１フィールドと第２フィールドの画素位
置は垂直方向に１／２画素ずらした関係になっているの
で、第１フィールド画像データを下方に１／２画素ずら
して、画素毎に差分絶対値を計算する。
力端子１から入力される、第１フィールド及び第２フィ
ールドから成るフレーム画像データのうち第１フィール
ド画像データがフィールドメモリ２に入力される。この
第１フィールド画像データに続いて第２フィールド画像
データがフィールドメモリ２に入力されると共に差分絶
対値計算器３に入力される。また、これと同期してフィ
ールドメモリ２から第１フィールド画像データが読み出
されて差分絶対値計算器３に与えられる。この際、図６
に示すように第１フィールドと第２フィールドの画素位
置は垂直方向に１／２画素ずらした関係になっているの
で、第１フィールド画像データを下方に１／２画素ずら
して、画素毎に差分絶対値を計算する。
【０００６】次に総和計算器５により、第１フィールド
と第２フィールドの全ての画素間の差分絶対値の総和を
とり、この総和と所定の閾値Ｔｈとを比較器６で比較す
る。そして、総和がＴｈより小さいときには動きが少な
いフレーム画であるとして、ＤＣＴを行うために複数の
画素でブロックを構成する際、第１又は第２フィールド
画像データのみのブロック及び双方によって構成される
ブロックを許容する。一方、総和がＴｈより大きいとき
には、動きが大きいフレーム画であるとして、ＤＣＴブ
ロック構成の際、第１又は第２フィールド画像のみによ
るブロック構成のみを許容する。このような比較結果を
出力端子７に出力した後、次フレームについて同様な処
理を行う。
と第２フィールドの全ての画素間の差分絶対値の総和を
とり、この総和と所定の閾値Ｔｈとを比較器６で比較す
る。そして、総和がＴｈより小さいときには動きが少な
いフレーム画であるとして、ＤＣＴを行うために複数の
画素でブロックを構成する際、第１又は第２フィールド
画像データのみのブロック及び双方によって構成される
ブロックを許容する。一方、総和がＴｈより大きいとき
には、動きが大きいフレーム画であるとして、ＤＣＴブ
ロック構成の際、第１又は第２フィールド画像のみによ
るブロック構成のみを許容する。このような比較結果を
出力端子７に出力した後、次フレームについて同様な処
理を行う。
【０００７】
【発明が解決しようとする課題】しかしながら上述した
従来例によれば、例えばハイビジョンデータを扱う場
合、有効画素が１９２０×１０８０画素によりフレーム
が構成されているので、比較器６の判定レベルが画素デ
ータを８ビットとすると、１９２０×５４０×２５５＝
２６５Ｍステップとなり、ハードを構成する際、加算回
路やレジスタ等の規模が大きくなる上、加算回路の動作
速度が遅くなるという問題があった。
従来例によれば、例えばハイビジョンデータを扱う場
合、有効画素が１９２０×１０８０画素によりフレーム
が構成されているので、比較器６の判定レベルが画素デ
ータを８ビットとすると、１９２０×５４０×２５５＝
２６５Ｍステップとなり、ハードを構成する際、加算回
路やレジスタ等の規模が大きくなる上、加算回路の動作
速度が遅くなるという問題があった。
【０００８】本発明は上記のような問題を解決するため
になされたもので、回路規模を縮小して動作速度を速め
ることのできる画像処理装置を得ることを目的とする。
になされたもので、回路規模を縮小して動作速度を速め
ることのできる画像処理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明において
は、フレーム画像を構成する第１フィールド画像データ
と第２フィールド画像データとの差分絶対値を画素毎に
計算する差分絶対値計算手段と、上記計算された差分絶
対値と第１の閾値とを比較する第１の比較手段と、上記
第１の比較手段の比較出力の総和を演算する総和計算手
段と、上記計算された総和と第２の閾値とを比較する第
２の比較手段とを設けている。
は、フレーム画像を構成する第１フィールド画像データ
と第２フィールド画像データとの差分絶対値を画素毎に
計算する差分絶対値計算手段と、上記計算された差分絶
対値と第１の閾値とを比較する第１の比較手段と、上記
第１の比較手段の比較出力の総和を演算する総和計算手
段と、上記計算された総和と第２の閾値とを比較する第
２の比較手段とを設けている。
【００１０】請求項２の発明においては、フレーム画像
を構成する第１フィールド画像データと第２フィールド
画像データとの差分絶対値を画素毎に計算する差分絶対
値計算手段と、上記計算された差分絶対値が第１の閾値
より大きいか否かを判定する第１の比較手段と、上記差
分絶対値が上記第１の閾値より大きいときの上記第１の
比較手段の出力をカウントするカウント手段と、上記カ
ウント手段のカウント値と第２の閾値とを比較する第２
の比較手段とを設けている。
を構成する第１フィールド画像データと第２フィールド
画像データとの差分絶対値を画素毎に計算する差分絶対
値計算手段と、上記計算された差分絶対値が第１の閾値
より大きいか否かを判定する第１の比較手段と、上記差
分絶対値が上記第１の閾値より大きいときの上記第１の
比較手段の出力をカウントするカウント手段と、上記カ
ウント手段のカウント値と第２の閾値とを比較する第２
の比較手段とを設けている。
【００１１】
【作用】請求項１の発明によれば、第１、第２フィール
ド画像データの互いに対応する画素のデータ差分絶対値
を計算し、各差分絶対値と第１の閾値とを比較し、次
に、その比較結果の総和を求めた後、その総和と第２の
閾値とを比較することにより、そのフレーム画像の動き
が大きいか小さいかを判定することができる。
ド画像データの互いに対応する画素のデータ差分絶対値
を計算し、各差分絶対値と第１の閾値とを比較し、次
に、その比較結果の総和を求めた後、その総和と第２の
閾値とを比較することにより、そのフレーム画像の動き
が大きいか小さいかを判定することができる。
【００１２】請求項２の発明によれば、上記各差分絶対
値が第１の閾値を越えていることをカウントし、そのカ
ウント値を第２の閾値と比較することにより、動きの大
小を判定することができる。
値が第１の閾値を越えていることをカウントし、そのカ
ウント値を第２の閾値と比較することにより、動きの大
小を判定することができる。
【００１３】また、請求項１、２の発明によれば、総和
計算手段を構成する加算回路やシフトレジスタ等の回路
規模を従来よりも縮小することができると共に、処理を
高速化することができる。
計算手段を構成する加算回路やシフトレジスタ等の回路
規模を従来よりも縮小することができると共に、処理を
高速化することができる。
【００１４】
【発明の実施の形態】図１に本発明の第１の実施の形態
を示す。図において、１は画像データ入力端子、２は画
像データ入力端子１より入力される第１フィールド画像
データを１フレーム期間保存するフィールドメモリ、３
は画像データ入力端子１より入力される第２フィールド
画像データとフィールドメモリ２から出力される１フィ
ールド期間遅延された第１フィールド画像データとの画
素毎の差分絶対値をとる差分絶対値計算器である。
を示す。図において、１は画像データ入力端子、２は画
像データ入力端子１より入力される第１フィールド画像
データを１フレーム期間保存するフィールドメモリ、３
は画像データ入力端子１より入力される第２フィールド
画像データとフィールドメモリ２から出力される１フィ
ールド期間遅延された第１フィールド画像データとの画
素毎の差分絶対値をとる差分絶対値計算器である。
【００１５】４は差分絶対値計算器３の出力である差分
絶対値を予め定められた第１の閾値Ｔｈ1 で比較し、第
１の判定を行う第１の比較器、５は比較器４の出力を１
フィールド期間にわたって総和をとる総和計算器、６は
総和計算器５の計算結果と、予め定められた第２の閾値
Ｔｈ2 とを比較し、そのフレームにおいて全てフィール
ド単位で処理するか１部、又は全てをフレーム単位で処
理するかを判定する第２の比較器、７は比較器６の判定
結果を出力する出力端子である。
絶対値を予め定められた第１の閾値Ｔｈ1 で比較し、第
１の判定を行う第１の比較器、５は比較器４の出力を１
フィールド期間にわたって総和をとる総和計算器、６は
総和計算器５の計算結果と、予め定められた第２の閾値
Ｔｈ2 とを比較し、そのフレームにおいて全てフィール
ド単位で処理するか１部、又は全てをフレーム単位で処
理するかを判定する第２の比較器、７は比較器６の判定
結果を出力する出力端子である。
【００１６】次に動作について説明する。画像データ入
力端子１から入力される、第１フィールド及び第２フィ
ールドから成るフレーム画像データのうち、第１フィー
ルド画像データがフィールドメモリ２に入力される。こ
の第１フィールド画像データに続いて第２フィールド画
像データがフィールドメモリ２に入力されると共に差分
絶対値計算器３に入力される。また、これと同期してフ
ィールドメモリ２から第１フィールド画像データが読み
出され、差分絶対値計算器３に与えられる。この際、図
６に示すように第１フィールドと第２フィールドの画素
位置は垂直方向に１／２画素ずれた関係になっているの
で、第１フィールド画像データを下方に１／２画素ずら
して、差分絶対値を計算する。
力端子１から入力される、第１フィールド及び第２フィ
ールドから成るフレーム画像データのうち、第１フィー
ルド画像データがフィールドメモリ２に入力される。こ
の第１フィールド画像データに続いて第２フィールド画
像データがフィールドメモリ２に入力されると共に差分
絶対値計算器３に入力される。また、これと同期してフ
ィールドメモリ２から第１フィールド画像データが読み
出され、差分絶対値計算器３に与えられる。この際、図
６に示すように第１フィールドと第２フィールドの画素
位置は垂直方向に１／２画素ずれた関係になっているの
で、第１フィールド画像データを下方に１／２画素ずら
して、差分絶対値を計算する。
【００１７】そして、次に第１の比較器４において、差
分絶対値計算器３により得られた差分絶対値と所定の第
１の閾値Ｔｈ1 （０＜Ｔｈ1 ＜画素の階調数）とを比較
することにより第１の動き判定を行う。その後、総和計
算器５により、第１のフィールドと第２のフィールドの
全ての画素間の動き判定結果の総和をとる。次に第２の
比較器６において、上記総和と所定の第２の閾値Ｔｈ2
（０＜Ｔｈ2 ＜（フィールド内全画素数×第１の判定結
果ステップ数））とを比較する。
分絶対値計算器３により得られた差分絶対値と所定の第
１の閾値Ｔｈ1 （０＜Ｔｈ1 ＜画素の階調数）とを比較
することにより第１の動き判定を行う。その後、総和計
算器５により、第１のフィールドと第２のフィールドの
全ての画素間の動き判定結果の総和をとる。次に第２の
比較器６において、上記総和と所定の第２の閾値Ｔｈ2
（０＜Ｔｈ2 ＜（フィールド内全画素数×第１の判定結
果ステップ数））とを比較する。
【００１８】そして上記総和がＴｈ2 より小さいときに
は、動きが少ないフレーム画であるとして、ＤＣＴブロ
ック構成の際、第１又は第２フィールド画像データのみ
のブロック及び双方によって構成されるブロックを許容
する。一方、総和がＴｈ2 より大きいときには、動きが
大きいフレーム画であるとしてＤＣＴブロック構成の
際、第１又は第２フィールド画像のみによるブロック構
成のみを許容する。このような比較結果を出力端子７に
出力した後、次フレームについて同様な処理を行う。
は、動きが少ないフレーム画であるとして、ＤＣＴブロ
ック構成の際、第１又は第２フィールド画像データのみ
のブロック及び双方によって構成されるブロックを許容
する。一方、総和がＴｈ2 より大きいときには、動きが
大きいフレーム画であるとしてＤＣＴブロック構成の
際、第１又は第２フィールド画像のみによるブロック構
成のみを許容する。このような比較結果を出力端子７に
出力した後、次フレームについて同様な処理を行う。
【００１９】上記の構成及び動作によれば、例えば、ハ
イビジョンデータを扱う場合を考えると有効画素が１９
２０×１０８０画素によりフレームが構成されているの
で、判定レベルは１９２０×５４０≒１Ｍステップ（但
し、第１の比較器４の出力を１ビットとする）となる。
このため総和計算器５を構成する加算回路、シフトレジ
スタ等の回路規模の削減をはかることができると共に、
動作も高速化することができる。
イビジョンデータを扱う場合を考えると有効画素が１９
２０×１０８０画素によりフレームが構成されているの
で、判定レベルは１９２０×５４０≒１Ｍステップ（但
し、第１の比較器４の出力を１ビットとする）となる。
このため総和計算器５を構成する加算回路、シフトレジ
スタ等の回路規模の削減をはかることができると共に、
動作も高速化することができる。
【００２０】尚、第１、第２フィールドの画素位置は、
図６のように１／２画素のずれがあるが、例えば予め第
１フィールドの上下２画素の平均値をとることにより、
画素位置を仮想的に第２フィールドに合わせるような補
間処理を行ってから差分絶対値計算器３に画像データを
入力するようにしてもよい。また、第１の比較器４で用
いられる閾値Ｔｈ1 は複数設定してもよく、その場合、
差分値のレベルより小さい状態となるようにする。
図６のように１／２画素のずれがあるが、例えば予め第
１フィールドの上下２画素の平均値をとることにより、
画素位置を仮想的に第２フィールドに合わせるような補
間処理を行ってから差分絶対値計算器３に画像データを
入力するようにしてもよい。また、第１の比較器４で用
いられる閾値Ｔｈ1 は複数設定してもよく、その場合、
差分値のレベルより小さい状態となるようにする。
【００２１】図２に本発明の第２の実施の形態を示す。
この第２の実施の形態の特徴は、図１の総和計算器５即
ち、加算器を用いずに、カウンタ８を用いることによ
り、第１の実施の形態よりさらに回路の小規模化を図る
ようにした点にある。図２においては、図１と一部分に
は同一符号を付して説明を省略する。
この第２の実施の形態の特徴は、図１の総和計算器５即
ち、加算器を用いずに、カウンタ８を用いることによ
り、第１の実施の形態よりさらに回路の小規模化を図る
ようにした点にある。図２においては、図１と一部分に
は同一符号を付して説明を省略する。
【００２２】差分絶対値計算器３で計算された差分絶対
値は、第１の比較器４で２値に判定される。即ち、差分
絶対値が閾値Ｔｈ1 より大なら真、小なら偽をカウンタ
８に与える。カウンタ８は比較器４の出力を受け、真な
らカウントアップし、偽なら状態保持の動作を、第１フ
ィールド、第２フィールドの全ての画素間の判定を比較
器４が終えるまで行う。その比較結果を第２の比較器６
に与え、第１の実施の形態の場合と同様な判定を行い、
判定結果を出力端子７に出力する。
値は、第１の比較器４で２値に判定される。即ち、差分
絶対値が閾値Ｔｈ1 より大なら真、小なら偽をカウンタ
８に与える。カウンタ８は比較器４の出力を受け、真な
らカウントアップし、偽なら状態保持の動作を、第１フ
ィールド、第２フィールドの全ての画素間の判定を比較
器４が終えるまで行う。その比較結果を第２の比較器６
に与え、第１の実施の形態の場合と同様な判定を行い、
判定結果を出力端子７に出力する。
【００２３】図３に本発明の第３の実施の形態を示す。
この第３の実施の形態の特徴は、入力端子１より入力さ
れた画像データがデータセレクタ９に入力され、そこで
一部のデータのみを抽出してフィールドメモリ２及び差
分絶対値計算器３に出力する制御を行なう点にある。
この第３の実施の形態の特徴は、入力端子１より入力さ
れた画像データがデータセレクタ９に入力され、そこで
一部のデータのみを抽出してフィールドメモリ２及び差
分絶対値計算器３に出力する制御を行なう点にある。
【００２４】即ち、入力された画像データは、データセ
レクタ９により、例えば、図４において黒丸及び黒三角
で示す位置の画素データのみを通過させて出力する。こ
の選択方法は任意であるが、第１フィールドと第２フィ
ールドとの画素間で差分が計算できるように対して選択
するように成される。次に、選択された画素データに対
して差分絶対値の計算を差分絶対値計算器３で行い、第
１の比較器４で第１の判定を行う。さらに総和計算器５
で、フレーム期間内に得られた第１の判定結果の総和を
とり、第２の比較器６へその総和を出力する。
レクタ９により、例えば、図４において黒丸及び黒三角
で示す位置の画素データのみを通過させて出力する。こ
の選択方法は任意であるが、第１フィールドと第２フィ
ールドとの画素間で差分が計算できるように対して選択
するように成される。次に、選択された画素データに対
して差分絶対値の計算を差分絶対値計算器３で行い、第
１の比較器４で第１の判定を行う。さらに総和計算器５
で、フレーム期間内に得られた第１の判定結果の総和を
とり、第２の比較器６へその総和を出力する。
【００２５】上記の構成及び動作によれば、判定ステッ
プがさらに削減されハード規模をさらに小さくでき、ま
たフィールドメモリ２の容量の削減も図ることができ
る。尚、本実施の形態は図２にも適用することができ
る。
プがさらに削減されハード規模をさらに小さくでき、ま
たフィールドメモリ２の容量の削減も図ることができ
る。尚、本実施の形態は図２にも適用することができ
る。
【００２６】
【発明の効果】以上のように本発明によれば、総和計算
手段を構成する加算回路やシフトレジスタ等の回路規模
の削減することができると共に、動作を高速化すること
ができる。
手段を構成する加算回路やシフトレジスタ等の回路規模
の削減することができると共に、動作を高速化すること
ができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図３】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図４】第３の実施の形態の動作を示す構成図である。
【図５】従来の画像処理装置を示すブロック図である。
【図６】従来及び本発明による画像処理装置の動作を示
す構成図である。
す構成図である。
２ フィールドメモリ ３ 差分絶対値計算器 ４ 第１の比較器 ５ 総和計算器 ６ 第２の比較器 ８ カウンタ ９ データセレクタ Ｔｈ1 第１の閾値 Ｔｈ2 第２の閾値
Claims (4)
- 【請求項１】 フレーム画像を構成する第１フィールド
画像データと第２フィールド画像データとの差分絶対値
を画素毎に計算する差分絶対値計算手段と、 上記計算された差分絶対値と第１の閾値とを比較する第
１の比較手段と、 上記第１の比較手段の比較出力の総和を演算する総和計
算手段と、 上記計算された総和と第２の閾値とを比較する第２の比
較手段とを備えた画像処理装置。 - 【請求項２】 フレーム画像を構成する第１フィールド
画像データと第２フィールド画像データとの差分絶対値
を画素毎に計算する差分絶対値計算手段と、 上記計算された差分絶対値が第１の閾値より大きいか否
かを判定する第１の比較手段と、 上記差分絶対値が上記第１の閾値より大きいときの上記
第１の比較手段の出力をカウントするカウント手段と、 上記カウント手段のカウント値と第２の閾値とを比較す
る第２の比較手段とを備えた画像処理装置。 - 【請求項３】 上記第１、第２フィールド画像データの
各一部を抽出して上記差分絶対値計算手段に与えるデー
タ抽出手段を設けた請求項１又は２記載の画像処理装
置。 - 【請求項４】 上記第１の閾値を複数設定するようにし
た請求項１又は２記載の画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4768196A JPH09247680A (ja) | 1996-03-05 | 1996-03-05 | 画像処理装置 |
| US08/806,320 US6542642B2 (en) | 1996-02-29 | 1997-02-26 | Image coding process and motion detecting process using bidirectional prediction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4768196A JPH09247680A (ja) | 1996-03-05 | 1996-03-05 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09247680A true JPH09247680A (ja) | 1997-09-19 |
Family
ID=12782028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4768196A Pending JPH09247680A (ja) | 1996-02-29 | 1996-03-05 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09247680A (ja) |
-
1996
- 1996-03-05 JP JP4768196A patent/JPH09247680A/ja active Pending
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