JPH09237257A - Signal processor - Google Patents

Signal processor

Info

Publication number
JPH09237257A
JPH09237257A JP8044934A JP4493496A JPH09237257A JP H09237257 A JPH09237257 A JP H09237257A JP 8044934 A JP8044934 A JP 8044934A JP 4493496 A JP4493496 A JP 4493496A JP H09237257 A JPH09237257 A JP H09237257A
Authority
JP
Japan
Prior art keywords
signal
control data
processing
bus
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8044934A
Other languages
Japanese (ja)
Inventor
Katsumi Takahashi
勝己 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8044934A priority Critical patent/JPH09237257A/en
Publication of JPH09237257A publication Critical patent/JPH09237257A/en
Pending legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

PROBLEM TO BE SOLVED: To obtain a signal processor capable of eliminating the necessity of a control bus, using the control bus for another purpose and improving reliability by providing the processor with respectively specific operation module, control data generating part, merger and local computer. SOLUTION: In the case of rader signal processing e.g. a received signal is divided into plural signals and the divided signals are simultaneously executed by respectively different processors. In the signal processor, a control data generating part 10 divides a received signal and generates control data for allocating operation modules 13 to 16 for processing the divided signals to the divided signals. The merger 11 merges the received signal and the control data and outputs the merged signal to a bus 12. Each of the modules 13 to 16 has a processor and a memory in its inside to process each received signal. A local computer 17 collects and stores the processing results of the modules 13 to 16 or applies other processing to the processing results.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、画像処理やレー
ダー信号処理等のディジタル信号処理において高速演算
処理を必要とする信号処理装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device requiring high-speed arithmetic processing in digital signal processing such as image processing and radar signal processing.

【0002】[0002]

【従来の技術】大量のデータを有し、これらデータがあ
る一定周期で送られてくる場合、高速に処理する方法と
しては、入力データをある一定の周期単位で分割し、各
々分割されたデータを複数のプロセッサで順次処理して
ゆく信号処理装置が提案されている。このような信号処
理装置として、以下に説明するようなものがある。
2. Description of the Related Art If there is a large amount of data and these data are sent in a certain cycle, a high-speed processing method is to divide the input data into units of a certain cycle, and divide each divided data A signal processing device has been proposed in which a plurality of processors are sequentially processed. As such a signal processing device, there is one described below.

【0003】従来の信号処理装置の構成について図9を
参照しながら説明する。図9は、例えば樋口龍雄編「高
度並列信号処理」1992年8月10日、昭晃堂発行、
第164頁〜第166頁に示された従来の信号処理装置
の構成を示す図である。
The structure of a conventional signal processing apparatus will be described with reference to FIG. FIG. 9 shows, for example, “Highly Parallel Signal Processing” edited by Tatsuo Higuchi, published by Shokodo on August 10, 1992.
It is a figure which shows the structure of the conventional signal processing apparatus shown to the 164th page-the 166th page.

【0004】図9において、1は処理装置全体を制御す
るホストCPU、2は後述するデータ記憶装置に記憶さ
れているデータを後述するメモリへ転送するためのデー
タ転送バス、3はデータを格納するデータ記憶装置、4
はホストCPU1が後述するプロセッサ及び後述するメ
モリを制御するための制御バス、5a〜5dは制御バス
4に接続されたプロセッサボードである。
In FIG. 9, 1 is a host CPU that controls the entire processing apparatus, 2 is a data transfer bus for transferring the data stored in a data storage device, which will be described later, to a memory, which will be described later, and 3 stores the data. Data storage device, 4
Is a control bus for the host CPU 1 to control a processor to be described later and a memory to be described later, and 5a to 5d are processor boards connected to the control bus 4.

【0005】また、同図において、各プロセッサボード
5a〜5dは、後述するプロセッサと制御バス4を接続
するインターフェイス50と、分割されたデータをパイ
プライン的に処理するプロセッサ51と、ホストCPU
1からプロセッサ51への命令及び処理プログラムを格
納するRAM52〜54とを備える。
Further, in FIG. 1, each processor board 5a-5d has an interface 50 for connecting a processor to be described later and the control bus 4, a processor 51 for processing divided data in a pipeline, and a host CPU.
RAMs 52 to 54 for storing instructions from 1 to the processor 51 and processing programs.

【0006】さらに、同図において、6a〜6dは分割
されたデータ及びプロセッサ51の処理結果を格納する
メモリ、7はプロセッサ51とメモリ6a〜6d間でメ
モリの内容を転送するための高速バスである。
Further, in the figure, 6a to 6d are memories for storing the divided data and the processing result of the processor 51, and 7 is a high-speed bus for transferring the contents of the memory between the processor 51 and the memories 6a to 6d. is there.

【0007】上記の従来の信号処理装置は、ホストCP
U1がデータ記憶装置3からメモリ6a〜6dへのデー
タの転送、プロセッサ51への処理開始、メモリ6a〜
6d間のデータ転送などの指示や制御を制御バス4を介
して行なう方式をとっている。
The above-mentioned conventional signal processing device is provided with a host CP.
U1 transfers data from the data storage device 3 to the memories 6a to 6d, starts processing to the processor 51, the memories 6a to 6d.
The system is such that instructions and control such as data transfer between 6d are performed via the control bus 4.

【0008】つぎに、従来の信号処理装置の動作につい
て説明する。ステップA1において、ホストCPU1
は、制御バス4を介してプロセッサボード5a〜5dの
RAM52〜54に処理プログラムをロードする。
Next, the operation of the conventional signal processing apparatus will be described. In step A1, the host CPU1
Loads the processing program into the RAMs 52 to 54 of the processor boards 5a to 5d via the control bus 4.

【0009】ステップA2において、ホストCPU1
は、データ記憶装置3に格納されているデータをデータ
転送バス2と高速バス7を介してメモリ6aに転送す
る。
At step A2, the host CPU1
Transfers the data stored in the data storage device 3 to the memory 6a via the data transfer bus 2 and the high speed bus 7.

【0010】ステップA3において、メモリ6aへのデ
ータ転送が終了すると、ホストCPU1はプロセッサボ
ード5aのプロセッサ51に処理開始命令を送る。する
と、プロセッサ51はメモリ6aに格納されているデー
タに対して処理を開始する。一方、ホストCPU1は、
次の信号データをデータ記憶装置3からデータ転送バス
2及び高速バス7を介してメモリ6bに転送する。
When the data transfer to the memory 6a is completed in step A3, the host CPU 1 sends a processing start command to the processor 51 of the processor board 5a. Then, the processor 51 starts processing on the data stored in the memory 6a. On the other hand, the host CPU 1
The next signal data is transferred from the data storage device 3 to the memory 6b via the data transfer bus 2 and the high speed bus 7.

【0011】ステップA4において、メモリ6bへのデ
ータ転送が終了すると、ホストCPU1はプロセッサボ
ード5bのプロセッサ51に処理開始命令を送る。する
と、プロセッサ51はメモリ6bに格納されているデー
タに対して処理を開始する。一方、ホストCPU1は、
次の信号データをデータ記憶装置3からデータ転送バス
2及び高速バス7を介してメモリ6cに転送する。
When the data transfer to the memory 6b is completed in step A4, the host CPU 1 sends a processing start command to the processor 51 of the processor board 5b. Then, the processor 51 starts processing on the data stored in the memory 6b. On the other hand, the host CPU 1
The next signal data is transferred from the data storage device 3 to the memory 6c via the data transfer bus 2 and the high speed bus 7.

【0012】ステップA5において、メモリ6cへのデ
ータ転送が終了すると、ホストCPU1はプロセッサボ
ード5cのプロセッサ51に処理開始命令を送る。する
と、プロセッサ51はメモリ6cに格納されているデー
タに対して処理を開始する。一方、ホストCPU1は、
次の信号データをデータ記憶装置3からデータ転送バス
2及び高速バス7を介してメモリ6dに転送する。
When the data transfer to the memory 6c is completed in step A5, the host CPU 1 sends a processing start command to the processor 51 of the processor board 5c. Then, the processor 51 starts processing on the data stored in the memory 6c. On the other hand, the host CPU 1
The next signal data is transferred from the data storage device 3 to the memory 6d via the data transfer bus 2 and the high speed bus 7.

【0013】ステップA6において、メモリ6dへのデ
ータ転送が終了すると、ホストCPU1はプロセッサボ
ード5dのプロセッサ51に処理開始命令を送る。する
と、プロセッサ51はメモリ6dに格納されているデー
タに対して処理を開始する。
When the data transfer to the memory 6d is completed in step A6, the host CPU 1 sends a processing start command to the processor 51 of the processor board 5d. Then, the processor 51 starts processing on the data stored in the memory 6d.

【0014】ステップA7において、各プロセッサボー
ド5a〜5d上に搭載されたプロセッサ51の処理が終
了すると、処理結果は高速バス7を介して各々メモリ6
a〜6dに転送され、次いでデータ転送バス2を介して
データ記憶装置3に転送される。
At step A7, when the processing of the processor 51 mounted on each of the processor boards 5a to 5d is completed, the processing result is stored in the memory 6 via the high speed bus 7.
a to 6d, and then to the data storage device 3 via the data transfer bus 2.

【0015】従来の信号処理装置は、始めは前記ステッ
プA1〜A7を実行し、それ以降は前記ステップA2〜
A7を繰り返し実行することにより、各プロセッサ51
の処理時間をずらし、単一の高速バス7を時分割で使用
しながらパイプライン的に処理を進め、処理の高速化を
図っていた。
The conventional signal processing apparatus first executes the steps A1 to A7, and thereafter executes the steps A2 to A7.
By repeatedly executing A7, each processor 51
The processing time was shifted, and the single high-speed bus 7 was used in a time-division manner to proceed the processing in a pipeline manner to speed up the processing.

【0016】[0016]

【発明が解決しようとする課題】上述したような従来の
信号処理装置では、レーダ信号処理等のデータに応じて
処理内容を変化させる必要が生じる場合、個々のデータ
転送を行なうための命令転送や、処理内容を変化させる
ための処理パラメータの両方を制御バス4を介して伝え
る必要がある。従って、これらの命令やパラメータの伝
達には制御バス4が不可欠であり、更に、転送するデー
タが多く制御バス4を他の用途に用いることができない
という問題点があった。
In the conventional signal processing apparatus as described above, when it is necessary to change the processing contents in accordance with the data of radar signal processing or the like, it is necessary to transfer an instruction for individual data transfer or It is necessary to transmit both processing parameters for changing the processing content via the control bus 4. Therefore, the control bus 4 is indispensable for transmitting these commands and parameters, and there is a problem that the control bus 4 cannot be used for other purposes because there is much data to be transferred.

【0017】この発明は、前述した問題点を解決するた
めになされたもので、制御バスを不要とすることがで
き、制御バスを他の用途に転用して装置の信頼性を上げ
ることができる信号処理装置を得ることを目的とする。
The present invention has been made in order to solve the above-mentioned problems, the control bus can be eliminated, and the control bus can be diverted to other uses to improve the reliability of the apparatus. The purpose is to obtain a signal processing device.

【0018】[0018]

【課題を解決するための手段】この発明に係る信号処理
装置は、合成データに基づいて入力される受信信号を処
理する複数の演算モジュールと、前記複数の演算モジュ
ールを制御するための制御データを生成する制御データ
生成部と、前記受信信号と前記制御データ生成部により
生成した前記制御データとを合成して前記合成データを
出力するマージャと、前記演算モジュールの処理結果を
受け取るローカルコンピュータとを備えたものである。
A signal processing device according to the present invention includes a plurality of arithmetic modules for processing a received signal input based on composite data, and control data for controlling the plurality of arithmetic modules. A control data generation unit for generating, a merger for combining the received signal and the control data generated by the control data generation unit to output the combined data, and a local computer for receiving a processing result of the arithmetic module. It is a thing.

【0019】また、この発明に係る信号処理装置は、前
記ローカルコンピュータと前記制御データ生成部とを接
続する処理結果伝達線をさらに備え、前記ローカルコン
ピュータが受け取った処理結果に基づいて、前記制御デ
ータの内容を変更する制御データ生成部を備えたもので
ある。
Further, the signal processing device according to the present invention further comprises a processing result transmission line connecting the local computer and the control data generating section, and the control data is transmitted based on the processing result received by the local computer. The control data generation unit for changing the contents of

【0020】また、この発明に係る信号処理装置は、自
己診断を行いその結果を信号の処理結果と共に出力する
演算モジュールと、自己診断結果と処理結果を受け取る
ローカルコンピュータと、前記自己診断結果から得られ
る故障状況に基づき故障していない演算モジュールに対
して前記受信信号の処理を割り当てる制御データを生成
し、故障した演算モジュールを使用しない負荷配分を行
う制御データ生成部とを備えたものである。
Further, the signal processing device according to the present invention includes: an arithmetic module for performing self-diagnosis and outputting the result together with a signal processing result; a local computer for receiving the self-diagnosis result and the processing result; And a control data generation unit that generates control data for allocating the processing of the received signal to a non-faulty operation module based on a failure condition, and performs load distribution without using the faulty operation module.

【0021】また、この発明に係る信号処理装置は、前
記演算モジュールと同様の機能を有する予備モジュール
をさらに備え、自己診断を行いその結果を信号の処理結
果と共に出力する演算モジュールと、自己診断結果と処
理結果を受け取るローカルコンピュータと、前記自己診
断結果から得られる故障状況に基づき故障していない演
算モジュールと前記予備モジュールに対して前記受信信
号の処理を割り当てる制御データを生成し、故障した演
算モジュールを使用しない負荷配分を行う制御データ生
成部とを備えたものである。
Further, the signal processing apparatus according to the present invention further comprises a spare module having the same function as that of the arithmetic module, and an arithmetic module for performing self-diagnosis and outputting the result together with a signal processing result, and a self-diagnosis result. A local computer that receives the processing result, a control module that generates control data that allocates the processing of the received signal to the operation module that has not failed and the backup module based on the failure status obtained from the self-diagnosis result, and the failed operation module And a control data generation unit that performs load distribution without using.

【0022】また、この発明に係る信号処理装置は、前
記マージャと前記各モジュールと前記ローカルコンピュ
ータとをバス接続したものである。
Further, the signal processing apparatus according to the present invention has the merger, the modules, and the local computer connected by a bus.

【0023】また、この発明に係る信号処理装置は、前
記制御データ生成部と前記マージャと前記各モジュール
とを接続する同期信号線をさらに備え、前記同期信号線
を監視し、同期信号に基づき前記バスに流れているデー
タの中から前記制御データを取り込み、その解釈に基づ
いて前記バスに流れているデータの中から受信信号のう
ち処理に必要な部分を取り込み、信号の処理を行ってそ
の処理結果を出力する各モジュールを備えたものであ
る。
Further, the signal processing apparatus according to the present invention further comprises a synchronization signal line connecting the control data generating section, the merger and the respective modules, monitoring the synchronization signal line, and based on the synchronization signal, The control data is fetched from the data flowing on the bus, the portion of the received signal necessary for processing is fetched from the data flowing on the bus based on its interpretation, and the signal is processed and processed. It is equipped with each module that outputs the result.

【0024】また、この発明に係る信号処理装置は、信
号の処理をしていない間のみ、前記バスに流れているデ
ータの中から前記制御データを取り込み、その解釈に基
づいて前記バスに流れているデータの中から受信信号の
うち処理に必要な部分を取り込み、信号の処理を行って
その処理結果を出力する各モジュールを備えたものであ
る。
Further, the signal processing apparatus according to the present invention takes in the control data from the data flowing in the bus only while the signal is not processed, and based on its interpretation, flows in the control data. It is provided with each module that takes in a portion of the received signal necessary for processing from the stored data, processes the signal, and outputs the processing result.

【0025】また、この発明に係る信号処理装置は、前
記受信信号を格納するための第1及び第2の領域を有
し、信号の処理をしていない間で、かつ次の周期までに
処理が終了することが分かる場合のみ、前記バスに流れ
ているデータの中から前記制御データを取り込み、その
解釈に基づいて前記バスに流れているデータの中から受
信信号のうち処理に必要な部分を、処理中の信号が格納
されている前記第1の領域とは別の前記第2の領域に取
り込み、前記処理中の信号の処理が終了してその処理結
果の出力を終えた時点から次の信号の処理を開始する各
モジュールを備えたものである。
Further, the signal processing device according to the present invention has the first and second areas for storing the received signal, and processes the signal while not processing the signal and by the next cycle. Only when it is known that the control data is completed, the control data is fetched from the data flowing on the bus, and based on its interpretation, the portion of the received signal necessary for processing is selected from the data flowing on the bus. , When the signal being processed is stored in the second area different from the first area, and the processing of the signal being processed is finished and the output of the processing result is finished, It is provided with each module for starting signal processing.

【0026】また、この発明に係る信号処理装置は、第
1及び第2のプロセッサを有し、前記第1のプロセッサ
により、取り込んだ受信信号の処理をし、前記第2のプ
ロセッサにより、前記制御データと必要な受信信号を前
記バスから取り込む作業を行う各モジュールを備えたも
のである。
Further, the signal processing apparatus according to the present invention has first and second processors, the first processor processes the received signal received, and the second processor controls the control. It is provided with each module for taking in data and necessary reception signals from the bus.

【0027】また、この発明に係る信号処理装置は、前
記受信信号と、この受信信号に対応する第1の制御デー
タから所定の周期分後の第2の制御データとを合成して
前記合成データを前記バスへ出力するマージャを備えた
ものである。
Further, the signal processing device according to the present invention synthesizes the received signal and the second control data after a predetermined period from the first control data corresponding to the received signal to synthesize the synthesized data. Is output to the bus.

【0028】また、この発明に係る信号処理装置は、前
記マージャと前記各演算モジュールと前記ローカルコン
ピュータとをパイプライン接続としたものである。
Further, in the signal processing device according to the present invention, the merger, the arithmetic modules, and the local computer are pipeline-connected.

【0029】また、この発明に係る信号処理装置は、前
記複数の演算モジュールのうち一部の演算モジュールを
バス接続としたものである。
Further, in the signal processing device according to the present invention, some of the arithmetic modules are bus-connected.

【0030】また、この発明に係る信号処理装置は、予
備モジュールと、前記予備モジュールと前記マージャと
前記各演算モジュールと前記ローカルコンピュータとを
接続する制御バスとをさらに備え、前記制御データ生成
部、前記マージャ、前記各演算モジュール、及び前記ロ
ーカルコンピュータのいずれかに故障が発生した場合、
故障した部分の機能を前記予備モジュールが代行するよ
うにしたものである。
The signal processing apparatus according to the present invention further comprises a spare module, a control bus connecting the spare module, the merger, the arithmetic modules, and the local computer, and the control data generation unit, When a failure occurs in any of the merger, the arithmetic modules, and the local computer,
The spare module substitutes the function of the defective portion.

【0031】さらに、この発明に係る信号処理装置は、
前記マージャと前記各演算モジュールと前記ローカルコ
ンピュータとを接続する制御バスとをさらに備え、前記
マージャ、前記各演算モジュール、及び前記ローカルコ
ンピュータのいずれかに故障が発生した場合、前記制御
バスを通じて、前記演算モジュールが処理のために保持
している内部データと前記受信信号と共に流れている制
御データとを書き換える制御データ生成部を備えたもの
である。
Further, the signal processing device according to the present invention is
The merger, the arithmetic modules, and a control bus connecting the local computer are further provided, and when any of the merger, the arithmetic modules, or the local computer fails, the control bus is used to The control module is provided with a control data generation section that rewrites the internal data held by the arithmetic module for processing and the control data flowing together with the received signal.

【0032】[0032]

【発明の実施の形態】この発明の実施の形態に係る信号
処理装置は、装置の信頼性の向上やその他の理由で演算
モジュールに接続できるバスに制限が加えられている場
合に、制御バスを廃止する、もしくは、制御バスを他の
用途に流用するためのもので、上記課題を解決するため
に次の手段を設け、制御バスの廃止や制御バスの流用を
行なう方式をとることを特徴とする。
BEST MODE FOR CARRYING OUT THE INVENTION A signal processing apparatus according to an embodiment of the present invention is designed to control a control bus when a bus which can be connected to an arithmetic module is limited due to improvement of the reliability of the apparatus or other reasons. It is intended to abolish or divert the control bus to other uses, and in order to solve the above-mentioned problems, the following means are provided, and a system for abolishing the control bus or diverting the control bus is adopted. To do.

【0033】制御データ生成部は、負荷分散を含めて、
各々の演算モジュールを制御するための制御データを生
成する。また、マージャは、生成された制御データと処
理する信号をマージし、そのマージ形式を予め決定して
おくことで、演算モジュールがマージ後のデータから制
御データを取り出すことができるようにする。また、そ
のデータの先頭位置や内容毎の境界が分かるようにヘッ
ダやトリガを生成する。さらに、演算モジュールは、マ
ージ後のデータから制御データを取り出し、制御データ
の指示に従って、処理に必要な信号を取り込み、処理
し、結果を出力する。
The control data generation unit, including load balancing,
The control data for controlling each arithmetic module is generated. Further, the merger merges the generated control data with the signal to be processed and predetermines the merge format so that the arithmetic module can extract the control data from the merged data. Also, a header and a trigger are generated so that the start position of the data and the boundary of each content can be known. Further, the arithmetic module takes out control data from the merged data, takes in signals necessary for processing, processes them according to the instruction of the control data, and outputs the result.

【0034】実施の形態1.この発明の実施の形態の1
つとしてレーダ信号処理を例にとる。レーダ信号処理の
場合、受信信号を複数に分割して各々を別のプロセッサ
に同時に実行させることで、高速な信号処理を実現す
る。
Embodiment 1 Embodiment 1 of the present invention
Take radar signal processing as an example. In the case of radar signal processing, a high-speed signal processing is realized by dividing the received signal into a plurality of pieces and causing each of them to be executed by another processor at the same time.

【0035】この発明の実施の形態1の構成について図
1を参照しながら説明する。図1は、この発明の実施の
形態1の構成を示すブロック図である。なお、各図中、
同一符号は同一又は相当部分を示す。
The configuration of the first embodiment of the present invention will be described with reference to FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention. In each figure,
The same reference numerals indicate the same or corresponding parts.

【0036】図1において、10は受信信号を分割し、
分割した受信信号にその処理を行なう後述する演算モジ
ュールを割り当てるための制御データを生成する制御デ
ータ生成部、11は受信信号と制御データを合成し、そ
の合成したものを後述するバスに送るマージャ、12は
入出力用のバス、13〜16は内部にプロセッサやメモ
リを有し、受信信号を処理する演算モジュール、17は
演算モジュール13〜16の処理結果を収集し格納、も
しくは処理結果に対し別の処理を施すローカルコンピュ
ータである。
In FIG. 1, 10 is a division of the received signal,
A control data generation unit that generates control data for assigning a calculation module, which will be described later, that performs the processing to the divided reception signals, 11 is a merger that combines the reception signals and the control data, and sends the combined product to a bus that will be described later. Reference numeral 12 is an input / output bus, 13 to 16 are arithmetic modules that have a processor and a memory inside, and process received signals. It is a local computer that performs the process of.

【0037】なお、制御データ生成部10は、従来例の
ホストCPU1に対応する。また、バス12は、従来例
のデータ転送バス2及び高速バス7を合わせたものに対
応する。また、各演算モジュール13〜16は、従来例
の各プロセッサボード5a〜5dと各メモリ6a〜6d
を合わせたものに対応する。さらに、ローカルコンピュ
ータ17の演算モジュール13〜16の処理結果を受け
とる部分は、従来例のデータ記憶装置3に対応する
The control data generator 10 corresponds to the conventional host CPU 1. The bus 12 corresponds to a combination of the conventional data transfer bus 2 and the high speed bus 7. The arithmetic modules 13 to 16 include the processor boards 5a to 5d and the memories 6a to 6d of the conventional example.
Corresponds to the combination of. Further, the part that receives the processing results of the arithmetic modules 13 to 16 of the local computer 17 corresponds to the conventional data storage device 3.

【0038】この実施の形態1では、マージャ11が制
御用の情報を受信信号に付加し、2つを合わせたデータ
を各々の演算モジュール13〜16が解釈することによ
って、制御バスなしに複数の演算モジュール13〜16
の制御を行なう方式をとる。
In the first embodiment, the merger 11 adds control information to the received signal, and the arithmetic modules 13 to 16 interpret the combined data so that a plurality of data can be obtained without a control bus. Arithmetic modules 13-16
Take the method of controlling.

【0039】つぎに、この実施の形態1の動作について
説明する。ステップB1において、制御データ生成部1
0は、演算モジュール13〜16での処理内容や受信信
号の分割、及び演算モジュール13〜16への割当を決
定する。また、処理結果をバス12に出力する際に、デ
ータの衝突が発生しないように、その出力タイミングも
調整する。
Next, the operation of the first embodiment will be described. In step B1, the control data generator 1
0 determines the processing contents in the arithmetic modules 13 to 16, division of received signals, and allocation to the arithmetic modules 13 to 16. Also, when outputting the processing result to the bus 12, the output timing is adjusted so that data collision does not occur.

【0040】制御データ生成部10は、その結果得られ
る処理内容、分割方法、割当方法、出力タイミングとい
った情報を制御データに変換しマージャ11へ転送す
る。データの分割・割当方法としては、全ての演算モジ
ュール13〜16の負荷が均質になるようにデータを4
分割し、分割後の1つ1つを演算モジュール13〜16
に割り当てる方法などがある。
The control data generation unit 10 converts the information such as the processing content, the division method, the allocation method, and the output timing obtained as a result into control data and transfers it to the merger 11. As a data division / allocation method, data is divided into four so that the loads of all the arithmetic modules 13 to 16 are uniform.
Divide, and calculate each divided one by one
There is a method of assigning to.

【0041】ステップB2において、マージャ11は受
信信号と制御データを合成しバス12に出力する。
In step B2, merger 11 combines the received signal and control data and outputs the result to bus 12.

【0042】ステップB3において、演算モジュール1
3〜16は、制御データを取り込み、その解析を行な
い、自分が処理する受信信号の範囲、受信信号に対し処
理する内容、自分の処理結果を出力するタイミングを得
る。演算モジュール13〜16は、制御データの解析結
果に従って、バス12から受信信号の必要な範囲のみを
取り込み、処理を施し、その結果を指定されたタイミン
グでバス12に出力する。処理結果の出力を終えた演算
モジュール13〜16は、次の制御データがバス12に
流れるのを待つ。
In step B3, the arithmetic module 1
3 to 16 take in the control data, analyze it, and obtain the range of the received signal to be processed by the user, the content to be processed for the received signal, and the timing of outputting the processing result of the user. The arithmetic modules 13 to 16 fetch only the required range of the received signal from the bus 12 according to the analysis result of the control data, perform the processing, and output the result to the bus 12 at the designated timing. The arithmetic modules 13 to 16 that have finished outputting the processing results wait for the next control data to flow to the bus 12.

【0043】バス12に流れるデータの中から制御デー
タや受信信号を取り出す方法としては、ヘッダを用いる
方式や、同期用の信号線を設け、その信号線上でトリガ
を用いて識別させる方式などがある。
As a method of extracting the control data and the received signal from the data flowing on the bus 12, there are a method using a header and a method in which a signal line for synchronization is provided and the signal line is used for identification. .

【0044】ステップB4において、ローカルコンピュ
ータ17は、演算モジュール13〜16が出力する処理
結果をバス12から収集し、格納もしくは別の処理を行
なう。
In step B4, the local computer 17 collects the processing results output by the arithmetic modules 13 to 16 from the bus 12 and stores or stores them.

【0045】この処理結果の収集方法としては、予め出
力データがバス12に流される時間を設定しておく方式
や演算モジュール13〜16の制御と同様に制御データ
を用いてタイミングを伝達する方法などがある。
As a method of collecting the processing result, a method of setting the time for the output data to flow to the bus 12 in advance, a method of transmitting the timing by using the control data as in the control of the arithmetic modules 13 to 16, and the like. There is.

【0046】この実施の形態1の信号処理装置では、前
記ステップB1〜B4を繰り返し実行することにより、
制御バスなしに複数の演算モジュール13〜16を制御
し、信号処理の高速化を図っている。
In the signal processing apparatus according to the first embodiment, by repeating the steps B1 to B4,
A plurality of arithmetic modules 13 to 16 are controlled without a control bus to speed up signal processing.

【0047】すなわち、この実施の形態1に係る信号処
理装置は、一定の周期で入力される信号に対して処理を
行なう信号処理装置において、信号が入力される信号入
力線と、信号を処理するためのプロセッサとメモリから
なる複数の演算モジュール13〜16と、演算モジュー
ル13〜16をバス接続型で接続するバス12と、演算
モジュール13〜16の処理結果をバス12を介して受
けとるローカルコンピュータ17と、複数の演算モジュ
ール13〜16を制御するためのデータを生成する制御
データ生成部10と、信号入力線からの信号と制御デー
タ生成部10からの制御データを合成し、そのデータを
上記のバス12にのせるマージャ11を設け、入力され
る信号が、マージャ11の入力となり、制御データ生成
部10が作成した制御データを付加され、バス12を経
由して演算モジュール13〜16に分配・処理され、ま
た、バス12を経由してローカルコンピュータ17に収
集されるまでの制御を制御バスを用いずに行なうもので
ある。
That is, the signal processing device according to the first embodiment is a signal processing device for processing a signal input at a constant cycle, and processes the signal and the signal input line to which the signal is input. A plurality of arithmetic modules 13 to 16 each including a processor and a memory, a bus 12 that connects the arithmetic modules 13 to 16 in a bus connection type, and a local computer 17 that receives the processing results of the arithmetic modules 13 to 16 via the bus 12. And a control data generation unit 10 for generating data for controlling the plurality of arithmetic modules 13 to 16, a signal from the signal input line and control data from the control data generation unit 10 are combined, and the data is converted into the above-mentioned data. The merger 11 placed on the bus 12 is provided, and the input signal becomes the input of the merger 11 and is created by the control data generation unit 10. Control data is added, distributed / processed to the arithmetic modules 13 to 16 via the bus 12, and collected by the local computer 17 via the bus 12 without using the control bus. Is.

【0048】この実施の形態1は、複数の演算モジュー
ルを制御するための情報を制御データとして処理する信
号と合わせて伝達する方式を採るため、従来のように制
御バスを用いた制御に比べ、演算モジュールに接続する
バスの数を少なくできるという効果がある。
Since the first embodiment adopts the method of transmitting the information for controlling the plurality of arithmetic modules together with the signal to be processed as the control data, compared with the conventional control using the control bus, This has the effect of reducing the number of buses connected to the arithmetic module.

【0049】実施の形態2.この発明の実施の形態2の
構成について図2を参照しながら説明する。図2は、こ
の発明の実施の形態2の構成を示すブロック図である。
Embodiment 2 The configuration of the second embodiment of the present invention will be described with reference to FIG. 2 is a block diagram showing the configuration of the second embodiment of the present invention.

【0050】図2において、18は処理結果伝達線であ
り、ローカルコンピュータ17から制御データ生成部1
0へ処理結果を伝達する。他の構成は上記実施の形態1
と同じである。
In FIG. 2, reference numeral 18 denotes a processing result transmission line, which is used by the local computer 17 to control data generator 1
The processing result is transmitted to 0. Other configurations are the same as those in the first embodiment.
Is the same as

【0051】上記実施の形態1では、ローカルコンピュ
ータ17は、演算モジュール13〜16の処理結果を収
集し格納、もしくは処理結果に対し別の処理を施した
が、この実施の形態2では、上記収集した処理結果もし
くは、別の処理を施した後の結果を制御データ生成部1
0に伝達することによって、制御データ生成部10に過
去の処理結果に基づいた処理内容の決定を行なわせるこ
とができる。
In the first embodiment, the local computer 17 collects and stores the processing results of the arithmetic modules 13 to 16 or performs another processing on the processing results. In the second embodiment, the local computer 17 collects the processing results. The processed data or the result after another processing is performed on the control data generation unit 1
By transmitting to 0, the control data generation unit 10 can be made to determine the processing content based on the past processing result.

【0052】すなわち、この実施の形態2に係る信号処
理装置では、制御データ生成部10が、ローカルコンピ
ュータ17が受けとった信号の処理結果に基づいて、制
御データの内容を変更することによって、制御バスを用
いずに演算モジュール13〜16の制御を行なうもので
ある。
That is, in the signal processing apparatus according to the second embodiment, the control data generation unit 10 changes the contents of the control data based on the processing result of the signal received by the local computer 17, thereby controlling the control bus. The arithmetic modules 13 to 16 are controlled without using.

【0053】この実施の形態2は、信号処理した結果を
受けとるローカルコンピュータ17から処理する信号に
対する情報を受けとり、制御データを生成することによ
り、レーダ信号処理などのように、状況が予測できる信
号の処理において、信号の状況に応じた処理を行なうこ
とができる。
In the second embodiment, by receiving information about a signal to be processed from the local computer 17 that receives the result of the signal processing and generating control data, a signal whose situation can be predicted, such as radar signal processing, is generated. In the processing, it is possible to perform processing according to the signal status.

【0054】実施の形態3.この発明の実施の形態3に
ついて図2を参照しながら説明する。
Embodiment 3 FIG. A third embodiment of the present invention will be described with reference to FIG.

【0055】この実施の形態3では、各演算モジュール
13〜16が自己診断を実施し、その結果を処理結果と
合わせてバス12を介してローカルコンピュータ17に
転送することによって故障への対策を可能にすることが
できる。
In the third embodiment, each of the arithmetic modules 13 to 16 carries out self-diagnosis and transfers the result together with the processing result to the local computer 17 via the bus 12 so that a countermeasure against a failure can be taken. Can be

【0056】例えば、図中の演算モジュール16に故障
が発生した場合、制御データ生成部10は、ローカルコ
ンピュータ17から演算モジュール16が故障したとい
う情報を受け取った後、受信信号を分割し、各演算モジ
ュール13〜16に割り当てる際、演算モジュール16
には割当を行なわず、演算モジュール13〜15に対し
てのみ処理の割当を行なうことになる。
For example, when a failure occurs in the operation module 16 in the figure, the control data generator 10 receives information from the local computer 17 that the operation module 16 has failed, and then divides the received signal into individual operations. When allocating to the modules 13 to 16, the arithmetic module 16
No processing is assigned to the calculation modules 13 to 15 and the processing is assigned only to the arithmetic modules 13 to 15.

【0057】すなわち、この実施の形態3に係る信号処
理装置では、各演算モジュール13〜16に自己診断を
行なわせ、その結果を信号の処理結果と共に出力し、ロ
ーカルコンピュータ17が自己診断結果と処理結果を受
け取り、その結果得られる故障状況を制御データ生成部
10へ送ることによって、制御データ生成部10が、故
障していない演算モジュールにのみ入力信号の処理を割
り当てる制御データを生成し、制御バスを使用せずに故
障した演算モジュールを使用しない負荷配分を行なうも
のである。
That is, in the signal processing device according to the third embodiment, each of the arithmetic modules 13 to 16 is caused to perform self-diagnosis, the result is output together with the signal processing result, and the local computer 17 processes the self-diagnosis result and processing. By receiving the result and sending the failure status obtained as a result to the control data generation unit 10, the control data generation unit 10 generates the control data that assigns the processing of the input signal only to the non-faulty operation module, and the control bus is generated. The load distribution is performed without using the faulty arithmetic module without using.

【0058】この実施の形態3は、自己診断を実施しそ
の結果を信号の処理結果合わせて転送することによっ
て、制御バスなしに、故障状況に基づいた制御を行なう
ことができる。
In the third embodiment, the self-diagnosis is carried out and the result is transferred together with the signal processing result, so that the control based on the failure condition can be carried out without the control bus.

【0059】実施の形態4.この発明の実施の形態4の
構成について図3を参照しながら説明する。図3は、こ
の発明の実施の形態4の構成を示すブロック図である。
Embodiment 4 FIG. The configuration of the fourth embodiment of the present invention will be described with reference to FIG. FIG. 3 is a block diagram showing the configuration of the fourth embodiment of the present invention.

【0060】図3において、19はバス12に接続され
た予備モジュールである。他の構成は上記実施の形態2
と同様である。
In FIG. 3, reference numeral 19 is a spare module connected to the bus 12. Other configurations are the same as those in the second embodiment.
Is the same as

【0061】図3は待機系を用意する場合の構成を示し
たものである。この実施の形態4では、例えば、図中の
演算モジュール16に故障が発生した場合、制御データ
生成部10は、演算モジュール16が故障したという情
報を受け取った後、受信信号を分割し、演算モジュール
13〜16に割り当てる際、演算モジュール16には割
当を行なわないようにする。そして、演算モジュール1
6の代わりに予備モジュール19を用いる。従って、処
理の割当は、演算モジュール13〜15及び予備モジュ
ール19に対して行なうことになる。
FIG. 3 shows the configuration when a standby system is prepared. In the fourth embodiment, for example, when a failure occurs in the arithmetic module 16 in the figure, the control data generation unit 10 receives the information that the arithmetic module 16 has failed, and then divides the received signal to obtain the arithmetic module. When assigning to 13 to 16, the arithmetic module 16 is not assigned. And the arithmetic module 1
Instead of 6, a spare module 19 is used. Therefore, the processing is assigned to the arithmetic modules 13 to 15 and the spare module 19.

【0062】この実施の形態4は、自己診断を実施しそ
の結果を信号の処理結果合わせて転送することによっ
て、制御バスなしに、故障状況に基づいた制御を行なう
ことができる。
In the fourth embodiment, the self-diagnosis is carried out and the result is transferred together with the result of signal processing, whereby control based on the failure condition can be carried out without the control bus.

【0063】実施の形態5.この発明の実施の形態5の
構成について図4を参照しながら説明する。図4は、こ
の発明の実施の形態5の構成を示すブロック図である。
Embodiment 5 FIG. The configuration of the fifth embodiment of the present invention will be described with reference to FIG. FIG. 4 is a block diagram showing the configuration of the fifth embodiment of the present invention.

【0064】図4において、20は同期信号線であり、
この同期信号線20にトリガを発生させることにより、
バス12に流れるデータの同期をとる。他の構成は、上
記実施の形態2と同様である。
In FIG. 4, 20 is a synchronizing signal line,
By generating a trigger on this synchronization signal line 20,
The data flowing on the bus 12 is synchronized. Other configurations are the same as those in the second embodiment.

【0065】この実施の形態5を元に、バス12上のデ
ータと演算モジュール13〜16及びローカルコンピュ
ータ17の関係について、図5を参照しながら説明す
る。図5は、この発明の実施の形態5の動作を示すタイ
ムチャートである。
Based on the fifth embodiment, the relationship between the data on the bus 12, the arithmetic modules 13 to 16 and the local computer 17 will be described with reference to FIG. FIG. 5 is a time chart showing the operation of the fifth embodiment of the present invention.

【0066】ステップC1において、バス12には、ま
ずマージャ11によって、制御データと受信信号を合成
したデータが流される。制御データがバス12に流れ始
める時、同期信号線20に、制御データのバス12への
出力が開始されることを示すトリガ(同期信号)をマー
ジャ11が発生させる。
In step C1, the merger 11 first causes the merged data of the control data and the received signal to flow through the bus 12. When the control data starts flowing to the bus 12, the merger 11 causes the synchronization signal line 20 to generate a trigger (synchronization signal) indicating that the output of the control data to the bus 12 is started.

【0067】このトリガによって、各演算モジュール1
3〜16は、制御データの先頭を識別する。また、この
実施の形態5では、制御データ及び受信信号の量(長さ)
を予め固定しておくことで、演算モジュール13〜16
は、制御データから受信信号への切替え位置、及びデー
タの終了を判断する。
By this trigger, each arithmetic module 1
3 to 16 identify the beginning of the control data. In addition, in the fifth embodiment, the amount (length) of control data and received signal
By fixing in advance, the arithmetic modules 13 to 16
Determines the switching position from the control data to the received signal and the end of the data.

【0068】ステップC2において、各演算モジュール
13〜16のプロセッサは、トリガによって制御データ
を検出し、取り込み、解析する。この解析によって、各
演算モジュール13〜16は、制御データの直後にある
受信信号の中で自分の処理に必要な範囲、その受信信号
に対して実行する処理の内容、及び処理結果を出力する
タイミングを取り出す。
In step C2, the processors of the arithmetic modules 13 to 16 detect, capture, and analyze the control data by the trigger. By this analysis, each of the arithmetic modules 13 to 16 has a range necessary for its own processing in the received signal immediately after the control data, the content of the processing executed on the received signal, and the timing of outputting the processing result. Take out.

【0069】ステップC3において、各演算モジュール
13〜16は、解析結果に基づき、その後、自分の処理
に必要な受信信号をバス12から受けとり、処理し、指
定のタイミングでバス12へ出力する。このタイミング
の指定には、トリガ発生からの経過時間などを用いる。
In step C3, each of the arithmetic modules 13 to 16 subsequently receives the received signal necessary for its own processing from the bus 12, processes it, and outputs it to the bus 12 at a designated timing. To specify this timing, the elapsed time from the trigger occurrence is used.

【0070】ステップC4において、一方、ローカルコ
ンピュータ17は、各演算モジュール13〜16が受信
信号の処理結果を出力している間、バス12からその処
理結果を取り込む。処理結果を取り込む時間は、予め設
定しておく。信号処理装置はこのステップC1〜C4の
処理を繰り返し実行してゆく。
At step C4, on the other hand, the local computer 17 fetches the processing result from the bus 12 while each of the arithmetic modules 13 to 16 outputs the processing result of the received signal. The time for fetching the processing result is set in advance. The signal processing device repeatedly executes the processes of steps C1 to C4.

【0071】すなわち、この実施の形態5に係る信号処
理装置では、各演算モジュール13〜16のプロセッサ
が、マージャ11がバス12に流したデータを毎周期監
視し、その中から制御データを取り込み、その解釈に基
づいて、バス12に流れているデータの中から入力され
た信号のうち処理に必要な部分を取り込み、信号の処理
を行ない、処理結果を出力するものである。
That is, in the signal processing apparatus according to the fifth embodiment, the processors of the arithmetic modules 13 to 16 monitor the data sent to the bus 12 by the merger 11 every cycle and fetch the control data from it. Based on the interpretation, the portion of the signal input from the data flowing through the bus 12 necessary for processing is fetched, the signal is processed, and the processing result is output.

【0072】この実施の形態5は、演算モジュール側で
必要な信号部分を取り込むため、複数の演算モジュール
で処理に必要な信号の範囲に重なりが存在しても、1対
1でデータを転送する時のような同じ部分を繰り返し転
送するといった作業をする必要がなく、制御データと処
理する信号分のみの転送で済む。また、毎周期、制御デ
ータを受け取るため、周期毎に違う制御を行なうことが
できる。
In the fifth embodiment, since the signal portion required by the arithmetic module is taken in, even if there is an overlap in the range of signals required for processing by a plurality of arithmetic modules, data is transferred one-to-one. There is no need to repeatedly transfer the same portion as in time, and only the control data and the signal to be processed need be transferred. Further, since the control data is received every cycle, different control can be performed for each cycle.

【0073】実施の形態6.上記実施の形態5では、各
演算モジュール13〜16のプロセッサは、バス12に
制御データが流れる度に、制御データを取り込み、解析
を行っていたが、この実施の形態6では、自分が処理す
る信号がない時のみ制御データの取り込み及び解析を行
なうものである。なお、この実施の形態6の構成は、上
記実施の形態5と同様である。
Embodiment 6 FIG. In the fifth embodiment, the processor of each of the arithmetic modules 13 to 16 fetches the control data and analyzes the data each time the control data flows to the bus 12. However, in the sixth embodiment, the processor itself processes the data. The control data is taken in and analyzed only when there is no signal. The configuration of the sixth embodiment is similar to that of the fifth embodiment.

【0074】上記実施の形態5の動作(タイムチャー
ト)を示す図5に示した方式では、次の制御データを受
信するまでに処理が終了していた。しかし、この実施の
形態5の方式の場合、次の周期までに処理が終了しない
時には割り込みが発生し、制御データの解析を終えた
後、中断した信号の処理に戻ることになる。この実施の
形態6の方式では、信号の処理中は制御データを取り込
まないようにして、それにより割り込みを発生させるこ
となく処理を行なうことができる。
In the method shown in FIG. 5 showing the operation (time chart) of the fifth embodiment, the processing is completed by the time the next control data is received. However, in the case of the method of the fifth embodiment, when the processing is not completed by the next cycle, an interrupt is generated, and after the control data analysis is completed, the interrupted signal processing is returned to. In the method of the sixth embodiment, the control data is not taken in during the processing of the signal, whereby the processing can be performed without generating the interrupt.

【0075】受信信号の処理が1周期で終らない例とし
ては、受信信号毎に別の演算モジュール13〜16を割
り当て、一定周期後に処理結果が得られるという負荷分
配方式がある。この負荷分配方式は従来例でとられてい
た方式と同じである。
As an example in which the processing of the received signal does not end in one cycle, there is a load distribution system in which different arithmetic modules 13 to 16 are assigned to each received signal and the processing result is obtained after a fixed cycle. This load distribution method is the same as the method used in the conventional example.

【0076】すなわち、この実施の形態6に係る信号処
理装置では、各演算モジュール13〜16のプロセッサ
が、入力信号の処理をしていない間のみ、マージャ11
がバス12に流したデータを監視し、その中から制御デ
ータを取り込み、その解釈に基づいて、バス12に流れ
ているデータの中から入力された信号のうち処理に必要
な部分を取り込み、信号の処理を行ない、処理結果を出
力するものである。
That is, in the signal processing apparatus according to the sixth embodiment, the merger 11 is provided only while the processors of the arithmetic modules 13 to 16 are not processing the input signal.
Monitors the data sent to the bus 12, fetches control data from it, and based on its interpretation, fetches the part of the signal that is input to the bus 12 necessary for processing, Is processed and the processing result is output.

【0077】この実施の形態6は、各々の演算モジュー
ルが信号の処理中は制御データを受け取らないことによ
って、制御データを見るための中断なしに、処理を継続
させることができる。
In the sixth embodiment, since each arithmetic module does not receive the control data during the signal processing, the processing can be continued without interruption for viewing the control data.

【0078】実施の形態7.上記実施の形態6では、各
演算モジュール13〜16のプロセッサは、自分が処理
する信号がない時のみバス12から制御データの取り込
み、解析を行っていたが、この実施の形態7では、受信
信号の処理中であっても、その時点で処理中の受信信号
の処理が、制御データの取り込み及び解析と処理に必要
な範囲の受信信号の入力のための割り込み処理を含め
て、次の周期までに終了する場合、制御データを取り込
み及び解析を行う方式のものである。この方式では、受
信信号の処理を終える直前の周期及び処理をしていない
周期に制御データの取り込みと解析を行なうことにな
る。
Embodiment 7 FIG. In the sixth embodiment, the processors of the arithmetic modules 13 to 16 fetch and analyze the control data from the bus 12 only when there is no signal to be processed by the processor. Even during the processing of, the processing of the received signal at that point, including the interrupt processing for inputting the received signal in the range necessary for the control data acquisition and analysis and processing, is performed until the next cycle. In the case of ending the above, the control data is taken in and analyzed. In this method, the control data is taken in and analyzed in a cycle immediately before the processing of the received signal and a cycle in which it is not processed.

【0079】この方式では、受信信号の格納領域を2つ
用意することによって、処理中の受信信号を破壊するこ
となく、次の処理のための受信信号を取り込み、処理中
の受信信号の出力を終えた時点で次の受信信号の処理を
開始することができる。
In this system, by preparing two storage areas for the received signal, the received signal for the next processing is taken in and the output of the received signal for the processing is output without destroying the received signal being processed. When the processing is finished, the processing of the next received signal can be started.

【0080】すなわち、この実施の形態7に係る信号処
理装置では、各演算モジュール13〜16のプロセッサ
が、入力信号を格納するための領域を2つ用意し、入力
信号の処理をしていない間、及び次の周期までに処理が
終了することが分かる場合のみ、マージャ11がバス1
2に流すデータを監視し、その中から制御データを取り
込み、その解釈に基づいて、バス12に流れているデー
タの中から入力された信号のうち処理に必要な部分を、
処理中の信号が格納されている領域とは別のもう1つの
領域に入力信号を取り込むことによって、処理中の信号
の処理が終了し、出力を終えた時点から次の信号の処理
を開始するものである。
That is, in the signal processing apparatus according to the seventh embodiment, the processors of the respective arithmetic modules 13 to 16 prepare two areas for storing the input signal, and while the input signal is not processed. , And when the processing is known to be completed by the next cycle, the merger 11 causes the bus 1
The data sent to 2 is monitored, the control data is fetched from the data, and based on the interpretation, the part of the signal input from the data flowing to the bus 12 necessary for processing is
By capturing the input signal into another area other than the area where the signal being processed is stored, the processing of the signal being processed is completed, and the processing of the next signal is started from the point when the output is completed. It is a thing.

【0081】この実施の形態7は、各々の演算モジュー
ルが、処理を終える前の周期には、制御データを受け取
り、ダブルバッファを用いて処理する信号の取り込みも
行なうことにより、処理する信号の取り込みを待つ時間
なしに、処理を継続させてゆくことができる。
In the seventh embodiment, each arithmetic module receives the control data in the cycle before the processing is completed, and also acquires the signal to be processed by using the double buffer, thereby acquiring the signal to be processed. Processing can be continued without waiting for.

【0082】実施の形態8.上記実施の形態5〜7で
は、各演算モジュール13〜16のプロセッサが、バス
12から制御データの取り込み、解析を行っていたが、
この実施の形態8では、受信信号を処理するプロセッサ
とは別に、子プロセッサを用意し、制御データの取り込
み及び解析を行すものである。
Embodiment 8 FIG. In the fifth to seventh embodiments, the processors of the arithmetic modules 13 to 16 fetch the control data from the bus 12 and analyze it.
In the eighth embodiment, a child processor is prepared separately from the processor for processing the received signal, and the control data is taken in and analyzed.

【0083】また、上記実施の形態7で受信信号の格納
領域を2つ用意したように、処理結果格納用の領域も2
つ用意し、子プロセッサに、制御データの取り込み及び
解析と同様、処理結果のバス12への出力を行なわせる
ことによって、プロセッサは、受信信号の入力や処理結
果の出力を待つことなく、受信信号の処理をのみを継続
して実行させることができる。
Further, as the two storage areas for the received signal are prepared in the seventh embodiment, the storage area for the processing result is also two.
By preparing one and causing the child processor to output the processing result to the bus 12 as in the case of capturing and analyzing the control data, the processor receives the received signal without waiting for the input of the received signal or the output of the processing result. Only the processing of can be continuously executed.

【0084】すなわち、この実施の形態8に係る信号処
理装置では、各演算モジュール13〜16がバス12か
ら制御データ及び処理する信号のうち必要な部分を取り
込む作業を、各演算モジュール13〜16上のプロセッ
サとは別の子プロセッサを設け、この子プロセッサによ
って行なわせるものである。
That is, in the signal processing apparatus according to the eighth embodiment, the operation modules 13 to 16 take in the control data and the necessary portions of the signals to be processed from the bus 12 on the operation modules 13 to 16. This processor is provided with a child processor different from the above processor, and is executed by this child processor.

【0085】この実施の形態8は、バスからのデータの
取り込み及び制御データの解釈や処理結果の出力を、信
号を処理するプロセッサとは別の子プロセッサが行なう
ことにより、プロセッサの能力の全てを信号処理に用い
ることができる。
In the eighth embodiment, all the capabilities of the processor are achieved by allowing the child processor, which is different from the processor that processes the signal, to fetch the data from the bus, interpret the control data, and output the processing result. It can be used for signal processing.

【0086】実施の形態9.この実施の形態9は、制御
データを予め設定した周期分先に送るもので、これによ
り制御データを解釈するための時間を確保することがで
きる。例えば、1周期分先に送る場合、図5の入力周期
(1)にある制御データは、その直後にある同じ周期の
受信信号に対する制御ではなく、次の入力周期に入力さ
れる入力周期(2)の受信信号の分割や演算モジュール
13〜16の制御を指定するものになる。
Embodiment 9 In the ninth embodiment, the control data is sent ahead by a preset period, and thus the time for interpreting the control data can be secured. For example, when sending one cycle ahead, the control data in the input cycle (1) of FIG. 5 does not control the received signal of the same cycle immediately after that, but the input cycle (2 ), The division of the received signal and the control of the arithmetic modules 13 to 16 are designated.

【0087】この方式では、制御データを受けとってか
らその制御データに対応する受信信号の入力までに、時
間があるため、この時間を利用して、制御データの解析
を行なうことができる。
In this method, since there is a time from the reception of the control data to the input of the reception signal corresponding to the control data, the control data can be analyzed using this time.

【0088】すなわち、この実施の形態9に係る信号処
理装置では、制御データとしてマージする信号と同じ周
期の制御ではなく、予め設定しておいた周期分あとの制
御を行なうためのデータを先送りすることによって制御
するものである。
That is, in the signal processing device according to the ninth embodiment, not the control of the same cycle as the signal to be merged as the control data but the data for carrying out the control after the preset cycle is postponed. It is controlled by.

【0089】この実施の形態9は、数周期後の制御を行
なうための情報を制御データとして先送りするすること
により、制御データの解釈を行なう時間を確保すること
ができる。
In the ninth embodiment, the information for performing the control after several cycles is postponed as the control data, so that the time for interpreting the control data can be secured.

【0090】実施の形態10.この発明の実施の形態1
0の構成について図6を参照しながら説明する。図6
は、この発明の実施の形態10の構成を示すブロック図
である。なお、各図中、同一符号は同一又は相当部分を
示す。
Embodiment 10 FIG. Embodiment 1 of the present invention
The configuration of 0 will be described with reference to FIG. FIG.
[Fig. 13] is a block diagram showing a structure of a tenth embodiment of the present invention. In the drawings, the same reference numerals indicate the same or corresponding parts.

【0091】図6において、10は受信信号を分割し、
分割した受信信号にその処理を行なう後述する演算モジ
ュールを割り当てるための制御データを生成する制御デ
ータ生成部、11は受信信号と制御データを合成し、そ
の合成したものを後述する演算モジュールに送るマージ
ャ、13〜16並びに21及び22は内部にプロセッサ
やメモリを有し、受信信号を処理する演算モジュール、
12a及び12bは入出力用のバス、17は演算モジュ
ール22の処理結果を収集し格納、もしくは処理結果に
対し別の処理を施すローカルコンピュータである。
In FIG. 6, reference numeral 10 divides the received signal,
A control data generation unit for generating control data for allocating an arithmetic module, which will be described later, that performs the processing to the divided received signals, 11 is a merger for synthesizing the received signal and the control data, and sending the combined result to the arithmetic module, which will be described later. , 13 to 16 and 21 and 22 have a processor and a memory therein and process a received signal.
Reference numerals 12a and 12b are input / output buses, and 17 is a local computer that collects and stores processing results of the arithmetic module 22 or performs another processing on the processing results.

【0092】図6は、パイプライン接続とバス接続を複
合させた実施の形態を示したものであり、図中の演算モ
ジュール15、16、及び21の部分がバス接続となっ
ている。
FIG. 6 shows an embodiment in which pipeline connection and bus connection are combined, and the operation modules 15, 16 and 21 in the figure are bus connections.

【0093】図6の構成において、演算モジュール1
3、14は、まず、制御データの中から自分に対する制
御データを取り出し解釈する。それに基づいて入力した
受信信号、もしくは、上流の演算モジュール13の処理
結果を受けとり、処理を行なう。処理終了後、下流の演
算モジュール14、15、16、21、22の制御デー
タ、及び処理結果を出力する。演算モジュール15、1
6、21は、制御データに従って、演算モジュール14
の処理結果を分割して処理する。そして、演算モジュー
ル22は、3つの演算モジュール15、16、21の出
力を収集し、処理を施し、ローカルコンピュータ17に
その処理結果を出力する。
In the configuration of FIG. 6, the arithmetic module 1
3 and 14 first take out and interpret the control data for itself from the control data. Based on the received signal, the received signal or the processing result of the upstream arithmetic module 13 is received and processing is performed. After the processing is completed, the control data of the downstream arithmetic modules 14, 15, 16, 21, 22 and the processing result are output. Arithmetic module 15, 1
6 and 21 are arithmetic modules 14 according to the control data.
The processing result of is divided and processed. Then, the arithmetic module 22 collects the outputs of the three arithmetic modules 15, 16 and 21, processes them, and outputs the processing results to the local computer 17.

【0094】すなわち、この実施の形態10に係る信号
処理装置では、演算モジュール15、16、21に接続
されているバスを演算モジュール15、16、21の入
力用と出力用に分け、マージャ11と入力用のバス12
aの間、及び、出力用のバス12bとローカルコンピュ
ータ17の間にパイプライン接続した複数の演算モジュ
ール13、14及び22を設け、入力される信号が、マ
ージャ11の入力となり、制御データを付加され、パイ
プライン接続された複数の演算モジュール13、14を
介して処理され、バス型接続の演算モジュール15、1
6、21がある部分では、バス12aを経由してバス型
で接続している各々の演算モジュール15、16、21
に分配・処理されて、また、バス12bを通して処理結
果が収集され、また、パイプライン接続された演算モジ
ュール22を介して処理され、処理した結果がローカル
コンピュータ17に送られるものである。
That is, in the signal processing apparatus according to the tenth embodiment, the buses connected to the arithmetic modules 15, 16 and 21 are divided into the input and output of the arithmetic modules 15, 16 and 21, and the merger 11 and Input bus 12
a, and between the output bus 12b and the local computer 17, a plurality of pipelined arithmetic modules 13, 14 and 22 are provided, and the input signal becomes the input of the merger 11 and the control data is added. And processed through a plurality of pipeline-connected arithmetic modules 13 and 14, and bus-type connected arithmetic modules 15 and 1
In the part where 6 and 21 exist, the respective operation modules 15, 16 and 21 connected in a bus type via the bus 12a.
The processing results are distributed to and processed by the CPU 12, processing results are collected through the bus 12b, processed by the arithmetic module 22 connected to the pipeline, and the processed results are sent to the local computer 17.

【0095】この実施の形態10は、パイプライン接続
でも、同様に制御バスを用いずに、制御データと処理す
る信号を合わせたデータを用いて、装置の制御を行なう
ことができる。更に、パイプライン接続の一部にバス接
続部分を設けることにより、処理するデータを分割して
処理できる部分のパイプラインの段数を抑えることがで
きる。
In the tenth embodiment, even in the pipeline connection, the device can be controlled by using the data obtained by combining the control data and the processed signal without using the control bus. Further, by providing a bus connection part in a part of the pipeline connection, it is possible to suppress the number of stages of the pipeline in the part where the data to be processed can be divided and processed.

【0096】実施の形態11.この発明の実施の形態1
1の構成について図7を参照しながら説明する。図7
は、この発明の実施の形態11の構成を示すブロック図
である。
Eleventh Embodiment Embodiment 1 of the present invention
The configuration of No. 1 will be described with reference to FIG. 7. Figure 7
FIG. 20 is a block diagram showing the structure of the eleventh embodiment of the present invention.

【0097】図7において、18は処理結果伝達線、1
9はマージャ11と同様に受信信号が入力される予備モ
ジュール、23は制御バスである。他の構成は、上記実
施の形態10と同様である。
In FIG. 7, 18 is a processing result transmission line, 1
Reference numeral 9 is a spare module to which a reception signal is input as in the merger 11, and 23 is a control bus. Other configurations are similar to those of the tenth embodiment.

【0098】図7は、上記実施の形態10に待機系を追
加したもので、図中の制御バス23は、制御データ生成
部10を除く全てのモジュール11、13〜16、2
1、22、17に接続され、データの送受信が可能なバ
スである。
FIG. 7 is a diagram in which a standby system is added to the above-described tenth embodiment, and the control bus 23 in the drawing is all modules 11, 13 to 16 and 2 except the control data generation unit 10.
It is a bus that is connected to 1, 22, and 17 and can send and receive data.

【0099】この実施の形態11では、制御バス23と
予備モジュール19を用意することにより、1つの予備
モジュール19を用いて、上記実施の形態4で示したの
と同じ故障対策を、パイプライン接続とバス接続を複合
させた本実施の形態10に対し実現するものである。
In the eleventh embodiment, by preparing the control bus 23 and the spare module 19, the same failure countermeasure as shown in the above-mentioned fourth embodiment is connected by the pipeline connection using one spare module 19. This is realized with respect to the tenth embodiment in which the above and bus connection are combined.

【0100】例えば、演算モジュール13に故障が発生
した場合、制御データ生成部10は、次のような処理を
行なわせる制御データを生成する。マージャ11は演算
モジュール13への出力を、制御バス23を介して予備
モジュール19へ送る。予備モジュール19は演算モジ
ュール13が実施するはずだった処理を行ない、その結
果を制御バス23を介して演算モジュール14へ送る。
演算モジュール14は、受け取ったデータを処理し、バ
ス12aへ出力する。これ以降の処理は上記実施の形態
10と同じである。
For example, when a failure occurs in the arithmetic module 13, the control data generating section 10 generates control data for performing the following processing. The merger 11 sends the output to the arithmetic module 13 to the backup module 19 via the control bus 23. The spare module 19 performs the processing that the arithmetic module 13 should have performed, and sends the result to the arithmetic module 14 via the control bus 23.
The arithmetic module 14 processes the received data and outputs it to the bus 12a. The subsequent processing is the same as that in the tenth embodiment.

【0101】同様に、1つの予備モジュール19によっ
て、制御データ生成部10、マージャ11、演算モジュ
ール14〜16、21、22、ローカルコンピュータ1
7の故障に対応することができる。
Similarly, one spare module 19 controls the control data generator 10, merger 11, arithmetic modules 14 to 16, 21, 22 and local computer 1.
7 failures can be dealt with.

【0102】すなわち、この実施の形態11に係る信号
処理装置では、制御データ生成部10、マージャ11、
ローカルコンピュータ17、及び、全ての演算モジュー
ル13〜16、21、22と接続される制御バス23
と、そのバスに接続される予備のモジュール19を設
け、制御データ生成部10、マージャ11、ローカルコ
ンピュータ17、及び、全ての演算モジュール13〜1
6、21、22のいずれかに故障が発生した場合、故障
した部分の機能を予備モジュール19が代行することに
よって、装置としての機能維持を行なうものである。
That is, in the signal processing device according to the eleventh embodiment, the control data generator 10, merger 11,
A control bus 23 connected to the local computer 17 and all arithmetic modules 13 to 16, 21, and 22.
And a spare module 19 connected to the bus, and provided with a control data generator 10, merger 11, local computer 17, and all arithmetic modules 13-1.
When a failure occurs in any one of 6, 21, and 22, the spare module 19 substitutes the function of the failed part to maintain the function of the device.

【0103】この実施の形態11は、制御バス23とそ
れに接続される予備モジュール19を設け、制御以外の
データ転送にも制御バスを用いることにより、予備モジ
ュールによって、パイプライン接続及びバス接続の演算
モジュールや制御データ生成部の故障に対処することが
できる。
In the eleventh embodiment, the control bus 23 and the spare module 19 connected to the control bus 23 are provided, and the control bus is used for data transfer other than control, so that the spare module calculates the pipeline connection and the bus connection. It is possible to deal with a failure of the module or the control data generation unit.

【0104】実施の形態12.この発明の実施の形態1
2の構成について図8を参照しながら説明する。図8
は、この発明の実施の形態12の構成を示すブロック図
である。
Twelfth Embodiment Embodiment 1 of the present invention
The configuration of No. 2 will be described with reference to FIG. FIG.
FIG. 20 is a block diagram showing the structure of Embodiment 12 of the present invention.

【0105】図8において、18は処理結果伝達線、2
3は制御バスである。他の構成は、上記実施の形態10
と同様である。
In FIG. 8, 18 is a processing result transmission line, 2
3 is a control bus. Other configurations are the same as those in the tenth embodiment.
Is the same as

【0106】図8は、この実施の形態12の構成を示し
たもので、上記実施の形態10に制御バス23と処理結
果伝達線18を追加したものである。
FIG. 8 shows the structure of the twelfth embodiment, in which the control bus 23 and the processing result transmission line 18 are added to the tenth embodiment.

【0107】上記実施の形態10の構成に処理結果伝達
線18だけを追加し制御バスがない場合に、例えば演算
モジュール21に故障が発生すると、そのことが処理結
果伝達線18によって、制御データ生成部10へ伝えら
れる。制御データ生成部10は、これから生成する制御
データの変更を行ない、演算モジュール21を使用せず
に、演算モジュール15、16のみに受信信号の処理を
分配して、処理を行なわせる。この場合、演算モジュー
ル13、14が処理中の受信信号は、演算モジュール2
1の故障を発見する前に作成した制御データが付加され
ているため、故障中の演算モジュール21に処理が分配
され、処理結果が得られないという状況が発生する。
In the case where only the processing result transmission line 18 is added to the configuration of the tenth embodiment and there is no control bus, for example, when a failure occurs in the arithmetic module 21, the fact that the processing result transmission line 18 generates control data is generated. Informed to department 10. The control data generation unit 10 changes the control data to be generated, distributes the processing of the received signal only to the arithmetic modules 15 and 16 without using the arithmetic module 21, and causes the arithmetic processing to be performed. In this case, the received signals being processed by the arithmetic modules 13 and 14 are
Since the control data created before the failure of No. 1 is added, the processing is distributed to the operating module 21 in the failure, and the processing result cannot be obtained.

【0108】この実施の形態12では、例えば演算モジ
ュール21に故障が発生した場合、それを認識した制御
データ生成部10は、これから生成する制御データの変
更だけではなく、演算モジュール13、14に対し、制
御バス23経由で制御データの書き換えを指示する。こ
れにより、演算モジュール13、14が処理中の受信信
号の処理についても演算モジュール21を使用せずに、
演算モジュール15、16のみに受信信号の処理を分配
して、処理を行なわせる。
In the twelfth embodiment, for example, when a failure occurs in the arithmetic module 21, the control data generator 10 that recognizes the failure not only changes the control data to be generated, but also informs the arithmetic modules 13 and 14 of the change. , Instructing rewriting of control data via the control bus 23. As a result, the processing of the received signals being processed by the arithmetic modules 13 and 14 does not use the arithmetic module 21, and
The processing of the received signal is distributed only to the arithmetic modules 15 and 16 to be processed.

【0109】また、例えば演算モジュール16が常に使
用されていない状態にあった場合、制御データ生成部1
0が制御バス23経由で演算モジュール16の内部情報
を書き換え、演算モジュール16に「自分は演算モジュ
ール21である」と思わせ、演算モジュール21には、
「故障中であるため、制御データに従って処理をする必
要はない」と認識させることにより、受信信号の処理を
継続させることができる。
Further, for example, when the arithmetic module 16 is not always used, the control data generator 1
0 rewrites the internal information of the arithmetic module 16 via the control bus 23, makes the arithmetic module 16 think "I am the arithmetic module 21", and the arithmetic module 21
It is possible to continue the processing of the received signal by recognizing that "there is a failure, so there is no need to perform processing according to the control data".

【0110】すなわち、この実施の形態12に係る信号
処理装置では、制御データ生成部10、ローカルコンピ
ュータ17、及び、全ての演算モジュール13〜16、
21、22と接続される制御バス23を設け、演算モジ
ュールの故障が制御データ生成部10に伝えられた場
合、この制御バス23を介して、演算モジュールが処理
のために保持している内部データや入力信号と共に流れ
ている制御データを書き換えるものである。
That is, in the signal processing device according to the twelfth embodiment, the control data generator 10, the local computer 17, and all the arithmetic modules 13 to 16,
A control bus 23 connected to the control modules 21 and 22 is provided, and when a failure of the arithmetic module is transmitted to the control data generation unit 10, the internal data held by the arithmetic module for processing is transmitted via this control bus 23. The control data flowing with the input signal is rewritten.

【0111】この実施の形態12は、故障時に、制御バ
ス23を用いて制御データの書き換えや演算モジュール
の内部情報を書き換えることによって、故障の影響範囲
を狭めることができる。
In the twelfth embodiment, at the time of failure, the influence range of the failure can be narrowed by rewriting the control data and the internal information of the arithmetic module using the control bus 23.

【0112】実施の形態13.上記実施の形態1〜12
では、バス接続やパイプライン接続及びその複合型の構
成を持つアーキテクチャを対象として説明したが、他の
構成についても、信号の入力部分に、過去の処理結果に
基づいて制御データ生成するモジュールと、制御データ
と入力信号をマージするモジュールと、処理結果を演算
モジュールに伝達するデータ線を用意し、各々の演算モ
ジュールに制御データに従った処理を行なわせること
で、制御バスを用いずに過去の処理結果に基づいた制御
を行なわせることができる。
Embodiment 13 FIG. Embodiments 1 to 12 above
In the above, the description has been given for an architecture having a bus connection, a pipeline connection, and a composite type configuration thereof. However, for other configurations, a module that generates control data based on past processing results at the signal input portion, By preparing a module for merging control data and input signals and a data line for transmitting the processing result to the arithmetic module, and having each arithmetic module perform processing according to the control data, it is possible to use the past without using the control bus. It is possible to perform control based on the processing result.

【0113】すなわち、この実施の形態13に係る信号
処理装置では、過去の処理結果を元に入力信号の処理内
容を変化させる信号処理装置において、信号が入力され
る信号入力線と、複数の演算モジュールを制御するため
のデータを生成する制御データ生成部と、信号入力線か
ら入ってくる信号と制御データ生成部から送られてくる
データを合成するマージャと、マージャと演算モジュー
ル、演算モジュール同士、演算モジュールとローカルコ
ンピュータの間でデータをやりとりするデータ線と、信
号を処理するための複数の演算モジュールと、処理結果
を受けとるローカルコンピュータとを備え、ローカルコ
ンピュータが過去の処理結果を制御データ生成部へ伝
え、制御データがその内容を元に入力信号の処理内容を
決め、その処理内容を演算モジュールに伝えるための制
御データを生成し、マージャが制御データと入力信号を
合成し、演算モジュールが合成後のデータの中から制御
データを取り込み、制御データに従った処理をおこなう
ことによって、装置の制御を行なうものである。
That is, in the signal processing device according to the thirteenth embodiment, in the signal processing device that changes the processing content of the input signal based on the past processing result, the signal input line to which the signal is input and the plurality of arithmetic operations are performed. A control data generation unit that generates data for controlling the module, a merger that combines a signal input from a signal input line and data sent from the control data generation unit, a merger and a calculation module, calculation modules, A data line for exchanging data between the arithmetic module and the local computer, a plurality of arithmetic modules for processing signals, and a local computer for receiving the processing result, and the local computer controls the past processing result by the control data generating unit. The control data decides the processing content of the input signal based on the content, and the processing content By generating control data to be transmitted to the arithmetic module, the merger combining the control data and the input signal, the arithmetic module takes in the control data from the combined data, and performs the processing according to the control data. Is to control.

【0114】この実施の形態13は、制御データを生成
し、処理する信号に付加することによって、他の構成に
おいても、制御バスなしに制御を行なうことができる。
In the thirteenth embodiment, control data is generated and added to a signal to be processed, so that control can be performed without a control bus even in other configurations.

【0115】[0115]

【発明の効果】この発明に係る信号処理装置は、以上説
明したとおり、合成データに基づいて入力される受信信
号を処理する複数の演算モジュールと、前記複数の演算
モジュールを制御するための制御データを生成する制御
データ生成部と、前記受信信号と前記制御データ生成部
により生成した前記制御データとを合成して前記合成デ
ータを出力するマージャと、前記演算モジュールの処理
結果を受け取るローカルコンピュータとを備えたので、
従来のように制御バスを用いた制御に比べ、演算モジュ
ールに接続するバスの数を少なくできるという効果を奏
する。
As described above, the signal processing device according to the present invention is provided with a plurality of arithmetic modules for processing received signals input based on composite data, and control data for controlling the plurality of arithmetic modules. And a merger for synthesizing the received signal and the control data generated by the control data generator to output the synthesized data, and a local computer for receiving the processing result of the arithmetic module. Because I prepared
As compared with the conventional control using the control bus, the number of buses connected to the arithmetic module can be reduced.

【0116】また、この発明に係る信号処理装置は、以
上説明したとおり、前記ローカルコンピュータと前記制
御データ生成部とを接続する処理結果伝達線をさらに備
え、前記ローカルコンピュータが受け取った処理結果に
基づいて、前記制御データの内容を変更する制御データ
生成部を備えたので、レーダ信号処理などのように、状
況が予測できる信号の処理において、信号の状況に応じ
た処理を行なうことができるという効果を奏する。
As described above, the signal processing apparatus according to the present invention further includes a processing result transmission line connecting the local computer and the control data generating section, and based on the processing result received by the local computer. Since the control data generation unit that changes the content of the control data is provided, it is possible to perform processing according to the signal status in processing of signals whose status can be predicted, such as radar signal processing. Play.

【0117】また、この発明に係る信号処理装置は、以
上説明したとおり、自己診断を行いその結果を信号の処
理結果と共に出力する演算モジュールと、自己診断結果
と処理結果を受け取るローカルコンピュータと、前記自
己診断結果から得られる故障状況に基づき故障していな
い演算モジュールに対して前記受信信号の処理を割り当
てる制御データを生成し、故障した演算モジュールを使
用しない負荷配分を行う制御データ生成部とを備えたの
で、自己診断を実施しその結果を信号の処理結果合わせ
て転送することによって、制御バスなしに、故障状況に
基づいた制御を行なうことができるという効果を奏す
る。
As described above, the signal processing apparatus according to the present invention includes an arithmetic module for performing self-diagnosis and outputting the result together with a signal processing result, a local computer for receiving the self-diagnosis result and the processing result, and And a control data generation unit that generates control data that assigns the processing of the received signal to a computing module that has not failed based on the failure status obtained from the self-diagnosis result, and performs load distribution that does not use the failed computing module. Therefore, by performing self-diagnosis and transferring the result together with the signal processing result, it is possible to perform the control based on the failure condition without the control bus.

【0118】また、この発明に係る信号処理装置は、以
上説明したとおり、前記演算モジュールと同様の機能を
有する予備モジュールをさらに備え、自己診断を行いそ
の結果を信号の処理結果と共に出力する演算モジュール
と、自己診断結果と処理結果を受け取るローカルコンピ
ュータと、前記自己診断結果から得られる故障状況に基
づき故障していない演算モジュールと前記予備モジュー
ルに対して前記受信信号の処理を割り当てる制御データ
を生成し、故障した演算モジュールを使用しない負荷配
分を行う制御データ生成部とを備えたので、自己診断を
実施しその結果を信号の処理結果合わせて転送すること
によって、制御バスなしに、故障状況に基づいた制御を
行なうことができるという効果を奏する。
Further, as described above, the signal processing apparatus according to the present invention further comprises a spare module having the same function as the above-mentioned arithmetic module, and performs self-diagnosis and outputs the result together with the signal processing result. A local computer for receiving the self-diagnosis result and the processing result, and generating control data for allocating the processing of the received signal to the operation module and the spare module which have not failed based on the failure status obtained from the self-diagnosis result. Since it has a control data generator that does load distribution without using a failed arithmetic module, self-diagnosis is performed and the result is transferred according to the signal processing result. The effect that it is possible to perform the controlled control is achieved.

【0119】また、この発明に係る信号処理装置は、以
上説明したとおり、前記マージャと前記各モジュールと
前記ローカルコンピュータとをバス接続したので、従来
のように制御バスを用いた制御に比べ、演算モジュール
に接続するバスの数を少なくできるという効果を奏す
る。
Further, in the signal processing device according to the present invention, as described above, the merger, the modules, and the local computer are connected to each other by a bus. Therefore, as compared with the conventional control using the control bus, the calculation is performed. The number of buses connected to the module can be reduced.

【0120】また、この発明に係る信号処理装置は、以
上説明したとおり、前記制御データ生成部と前記マージ
ャと前記各モジュールとを接続する同期信号線をさらに
備え、前記同期信号線を監視し、同期信号に基づき前記
バスに流れているデータの中から前記制御データを取り
込み、その解釈に基づいて前記バスに流れているデータ
の中から受信信号のうち処理に必要な部分を取り込み、
信号の処理を行ってその処理結果を出力する各モジュー
ルを備えたので、複数の演算モジュールで処理に必要な
信号の範囲に重なりが存在しても、1対1でデータを転
送する時のような同じ部分を繰り返し転送するといった
作業をする必要がなく、制御データと処理する信号分の
みの転送で済み、また、毎周期、制御データを受け取る
ため、周期毎に違う制御を行なうことができるという効
果を奏する。
Further, as described above, the signal processing device according to the present invention further comprises a synchronization signal line connecting the control data generation unit, the merger and each module, and monitors the synchronization signal line, The control data is fetched from the data flowing to the bus based on a synchronization signal, and the portion of the received signal necessary for processing is fetched from the data flowing to the bus based on the interpretation thereof.
Since each module that processes signals and outputs the processing results is provided, even if there is overlap in the range of signals required for processing by multiple arithmetic modules, it is possible to transfer data one-to-one. There is no need to repeatedly transfer the same part, only the control data and the signal to be processed have to be transferred. Also, since control data is received every cycle, different control can be performed for each cycle. Produce an effect.

【0121】また、この発明に係る信号処理装置は、以
上説明したとおり、信号の処理をしていない間のみ、前
記バスに流れているデータの中から前記制御データを取
り込み、その解釈に基づいて前記バスに流れているデー
タの中から受信信号のうち処理に必要な部分を取り込
み、信号の処理を行ってその処理結果を出力する各モジ
ュールを備えたので、制御データを見るための中断なし
に、処理を継続させることができるという効果を奏す
る。
Further, as described above, the signal processing apparatus according to the present invention takes in the control data from the data flowing on the bus only while the signal is not processed, and based on the interpretation thereof, Since each module that takes in the portion of the received signal necessary for processing from the data flowing on the bus, processes the signal, and outputs the processing result is provided, without interruption for viewing the control data. The effect that the processing can be continued is achieved.

【0122】また、この発明に係る信号処理装置は、以
上説明したとおり、前記受信信号を格納するための第1
及び第2の領域を有し、信号の処理をしていない間で、
かつ次の周期までに処理が終了することが分かる場合の
み、前記バスに流れているデータの中から前記制御デー
タを取り込み、その解釈に基づいて前記バスに流れてい
るデータの中から受信信号のうち処理に必要な部分を、
処理中の信号が格納されている前記第1の領域とは別の
前記第2の領域に取り込み、前記処理中の信号の処理が
終了してその処理結果の出力を終えた時点から次の信号
の処理を開始する各モジュールを備えたので、処理する
信号の取り込みを待つ時間なしに、処理を継続させてゆ
くことができるという効果を奏する。
As described above, the signal processing apparatus according to the present invention is the first for storing the received signal.
And having a second region, while not processing the signal,
And only when it is known that the processing is completed by the next cycle, the control data is fetched from the data flowing on the bus, and the received signal of the received signal is extracted from the data flowing on the bus based on the interpretation. Of which, the parts necessary for processing are
The next signal is fetched into the second area different from the first area in which the signal being processed is stored, and the next signal is output from the time when the processing of the signal being processed ends and the output of the processing result ends. Since each module for starting the processing of 1 is provided, there is an effect that the processing can be continued without waiting for the acquisition of the signal to be processed.

【0123】また、この発明に係る信号処理装置は、以
上説明したとおり、第1及び第2のプロセッサを有し、
前記第1のプロセッサにより、取り込んだ受信信号の処
理をし、前記第2のプロセッサにより、前記制御データ
と必要な受信信号を前記バスから取り込む作業を行う各
モジュールを備えたので、第1のプロセッサの能力の全
てを信号処理に用いることができるという効果を奏す
る。
As described above, the signal processing device according to the present invention has the first and second processors,
The first processor is provided with the respective modules that process the received signal that has been fetched by the first processor and fetch the control data and the necessary received signal from the bus by the second processor. This has the effect that all of the above capabilities can be used for signal processing.

【0124】また、この発明に係る信号処理装置は、以
上説明したとおり、前記受信信号と、この受信信号に対
応する第1の制御データから所定の周期分後の第2の制
御データとを合成して前記合成データを前記バスへ出力
するマージャを備えたので、制御データの解釈を行なう
時間を確保することができるという効果を奏する。
Further, as described above, the signal processing device according to the present invention synthesizes the received signal and the second control data after a predetermined period from the first control data corresponding to the received signal. Since the merger for outputting the combined data to the bus is provided, it is possible to secure the time for interpreting the control data.

【0125】また、この発明に係る信号処理装置は、以
上説明したとおり、前記マージャと前記各演算モジュー
ルと前記ローカルコンピュータとをパイプライン接続と
したので、制御バスを用いずに、制御データと処理する
信号を合わせたデータを用いて、装置の制御を行なうこ
とができるという効果を奏する。
Further, in the signal processing device according to the present invention, as described above, the merger, the respective arithmetic modules, and the local computer are pipeline-connected, so that the control data and the processing are processed without using the control bus. There is an effect that the device can be controlled by using the data in which the signals to be combined are used.

【0126】また、この発明に係る信号処理装置は、以
上説明したとおり、前記複数の演算モジュールのうち一
部の演算モジュールをバス接続としたので、処理するデ
ータを分割して処理できる部分のパイプラインの段数を
抑えることができるという効果を奏する。
Further, as described above, in the signal processing device according to the present invention, since some of the plurality of arithmetic modules are connected to the bus, the pipe of the portion that can divide and process the data to be processed. The effect that the number of stages of a line can be suppressed is produced.

【0127】また、この発明に係る信号処理装置は、以
上説明したとおり、予備モジュールと、前記予備モジュ
ールと前記マージャと前記各演算モジュールと前記ロー
カルコンピュータとを接続する制御バスとをさらに備
え、前記制御データ生成部、前記マージャ、前記各演算
モジュール、及び前記ローカルコンピュータのいずれか
に故障が発生した場合、故障した部分の機能を前記予備
モジュールが代行するようにしたので、パイプライン接
続及びバス接続の演算モジュールや制御データ生成部の
故障に対処することができるという効果を奏する。
As described above, the signal processing apparatus according to the present invention further includes a spare module, a control bus connecting the spare module, the merger, the arithmetic modules, and the local computer. When a failure occurs in any of the control data generation unit, the merger, each of the arithmetic modules, and the local computer, the spare module substitutes the function of the failed portion, so that the pipeline connection and the bus connection are performed. It is possible to cope with the failure of the arithmetic module and the control data generation unit.

【0128】さらに、この発明に係る信号処理装置は、
以上説明したとおり、前記マージャと前記各演算モジュ
ールと前記ローカルコンピュータとを接続する制御バス
とをさらに備え、前記マージャ、前記各演算モジュー
ル、及び前記ローカルコンピュータのいずれかに故障が
発生した場合、前記制御バスを通じて、前記演算モジュ
ールが処理のために保持している内部データと前記受信
信号と共に流れている制御データとを書き換える制御デ
ータ生成部を備えたので、故障の影響範囲を狭めること
ができるという効果を奏する。
Furthermore, the signal processing device according to the present invention is
As described above, the merger, the arithmetic modules, and a control bus that connects the local computer are further provided, and when a failure occurs in any of the merger, the arithmetic modules, and the local computer, Since the control data generation unit that rewrites the internal data held by the arithmetic module for processing and the control data flowing together with the received signal through the control bus is provided, it is possible to narrow the influence range of the failure. Produce an effect.

【図面の簡単な説明】[Brief description of drawings]

【図1】 この発明の実施の形態1に係る信号処理装置
の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a signal processing device according to a first embodiment of the present invention.

【図2】 この発明の実施の形態2に係る信号処理装置
の構成を示すブロック図である。
FIG. 2 is a block diagram showing a configuration of a signal processing device according to a second embodiment of the present invention.

【図3】 この発明の実施の形態4に係る信号処理装置
の構成を示すブロック図である。
FIG. 3 is a block diagram showing a configuration of a signal processing device according to a fourth embodiment of the present invention.

【図4】 この発明の実施の形態5に係る信号処理装置
の構成を示すブロック図である。
FIG. 4 is a block diagram showing a configuration of a signal processing device according to a fifth embodiment of the present invention.

【図5】 この発明の実施の形態5に係る信号処理装置
のバス及びバスに接続されているモジュールの動作を示
すタイムチャートである。
FIG. 5 is a time chart showing the operation of the bus and the modules connected to the bus of the signal processing device according to the fifth embodiment of the present invention.

【図6】 この発明の実施の形態10に係る信号処理装
置の構成を示すブロック図である。
FIG. 6 is a block diagram showing a configuration of a signal processing device according to Embodiment 10 of the present invention.

【図7】 この発明の実施の形態11に係る信号処理装
置の構成を示すブロック図である。
FIG. 7 is a block diagram showing a configuration of a signal processing device according to an eleventh embodiment of the present invention.

【図8】 この発明の実施の形態12に係る信号処理装
置の構成を示すブロック図である。
FIG. 8 is a block diagram showing a configuration of a signal processing device according to a twelfth embodiment of the present invention.

【図9】 従来の信号処理装置の構成を示すブロック図
である。
FIG. 9 is a block diagram showing a configuration of a conventional signal processing device.

【符号の説明】[Explanation of symbols]

10 制御データ生成部、11 マージャ、12 入出
力用のバス、13,14,15,16 演算モジュー
ル、17 ローカルコンピュータ。
10 control data generation part, 11 merger, 12 input / output bus, 13, 14, 15, 16 arithmetic module, 17 local computer.

Claims (14)

【特許請求の範囲】[Claims] 【請求項1】 合成データに基づいて入力される受信信
号を処理する複数の演算モジュールと、 前記複数の演算モジュールを制御するための制御データ
を生成する制御データ生成部と、 前記受信信号と前記制御データ生成部により生成した前
記制御データとを合成して前記合成データを出力するマ
ージャと、 前記演算モジュールの処理結果を受け取るローカルコン
ピュータとを備えたことを特徴とする信号処理装置。
1. A plurality of arithmetic modules that process received signals input based on composite data, a control data generation unit that generates control data for controlling the plurality of arithmetic modules, the received signals and the A signal processing device comprising: a merger for synthesizing the control data generated by a control data generating unit and outputting the synthesized data; and a local computer for receiving a processing result of the arithmetic module.
【請求項2】 前記ローカルコンピュータと前記制御デ
ータ生成部とを接続する処理結果伝達線をさらに備え、 前記制御データ生成部は、前記ローカルコンピュータが
受け取った処理結果に基づいて、前記制御データの内容
を変更することを特徴とする請求項1記載の信号処理装
置。
2. A processing result transmission line connecting the local computer and the control data generating section, wherein the control data generating section is based on a processing result received by the local computer. The signal processing device according to claim 1, wherein
【請求項3】 前記演算モジュールは自己診断を行いそ
の結果を信号の処理結果と共に出力し、 前記ローカルコンピュータは自己診断結果と処理結果を
受け取り、 前記制御データ生成部は前記自己診断結果から得られる
故障状況に基づき故障していない演算モジュールに対し
て前記受信信号の処理を割り当てる制御データを生成
し、故障した演算モジュールを使用しない負荷配分を行
うことを特徴とする請求項2記載の信号処理装置。
3. The arithmetic module performs a self-diagnosis, outputs the result together with a signal processing result, the local computer receives the self-diagnosis result and the processing result, and the control data generation unit obtains the self-diagnosis result. The signal processing apparatus according to claim 2, wherein control data is generated for allocating the processing of the received signal to an operation module that has not failed based on a failure condition, and load distribution that does not use the failed operation module is performed. .
【請求項4】 前記演算モジュールと同様の機能を有す
る予備モジュールをさらに備え、 前記演算モジュールは自己診断を行いその結果を信号の
処理結果と共に出力し、 前記ローカルコンピュータは自己診断結果と処理結果を
受け取り、 前記制御データ生成部は前記自己診断結果から得られる
故障状況に基づき故障していない演算モジュールと前記
予備モジュールに対して前記受信信号の処理を割り当て
る制御データを生成し、故障した演算モジュールを使用
しない負荷配分を行うことを特徴とする請求項2記載の
信号処理装置。
4. A spare module having a function similar to that of the arithmetic module, wherein the arithmetic module performs self-diagnosis and outputs the result together with a signal processing result, and the local computer outputs the self-diagnosis result and the processing result. Receiving, the control data generation unit generates control data that allocates the processing of the received signal to the operation module that has not failed and the spare module based on the failure status obtained from the self-diagnosis result, and detects the failed operation module. The signal processing device according to claim 2, wherein the load distribution is performed so as not to be used.
【請求項5】 前記マージャと前記各モジュールと前記
ローカルコンピュータとがバス接続されていることを特
徴とする請求項2から請求項4までのいずれかに記載の
信号処理装置。
5. The signal processing device according to claim 2, wherein the merger, the modules, and the local computer are connected by a bus.
【請求項6】 前記制御データ生成部と前記マージャと
前記各モジュールとを接続する同期信号線をさらに備
え、 前記各モジュールは、前記同期信号線を監視し、同期信
号に基づき前記バスに流れているデータの中から前記制
御データを取り込み、その解釈に基づいて前記バスに流
れているデータの中から受信信号のうち処理に必要な部
分を取り込み、信号の処理を行ってその処理結果を出力
することを特徴とする請求項5記載の信号処理装置。
6. A synchronization signal line for connecting the control data generation unit, the merger, and each module is further provided, and each module monitors the synchronization signal line and flows to the bus based on the synchronization signal. The control data is fetched from the stored data, the portion of the received signal necessary for processing is fetched from the data flowing to the bus based on its interpretation, the signal is processed, and the processing result is output. The signal processing device according to claim 5, wherein
【請求項7】 前記各モジュールは、信号の処理をして
いない間のみ、前記バスに流れているデータの中から前
記制御データを取り込み、その解釈に基づいて前記バス
に流れているデータの中から受信信号のうち処理に必要
な部分を取り込み、信号の処理を行ってその処理結果を
出力することを特徴とする請求項6記載の信号処理装
置。
7. Each of the modules fetches the control data from the data flowing on the bus only while the signal is not processed, and based on the interpretation, the control data is fetched from the data flowing on the bus. 7. The signal processing device according to claim 6, wherein a portion of the received signal necessary for processing is fetched, the signal is processed, and the processing result is output.
【請求項8】 前記各モジュールは、前記受信信号を格
納するための第1及び第2の領域を有し、 信号の処理をしていない間で、かつ次の周期までに処理
が終了することが分かる場合のみ、前記バスに流れてい
るデータの中から前記制御データを取り込み、その解釈
に基づいて前記バスに流れているデータの中から受信信
号のうち処理に必要な部分を、処理中の信号が格納され
ている前記第1の領域とは別の前記第2の領域に取り込
み、前記処理中の信号の処理が終了してその処理結果の
出力を終えた時点から次の信号の処理を開始することを
特徴とする請求項6記載の信号処理装置。
8. Each module has first and second areas for storing the received signal, and the processing is completed while the signal is not processed and by the next cycle. Only when it is known, the control data is fetched from the data flowing on the bus, and based on its interpretation, the portion of the received signal that is necessary for processing is processed from the data flowing on the bus. The signal is stored in the second area different from the first area in which the signal is stored, and the processing of the next signal is started from the time when the processing of the signal being processed is finished and the output of the processing result is finished. The signal processing device according to claim 6, which is started.
【請求項9】 前記各モジュールは、第1及び第2のプ
ロセッサを有し、 前記第1のプロセッサは、取り込んだ受信信号の処理を
し、 前記第2のプロセッサは、前記制御データと必要な受信
信号を前記バスから取り込む作業を行うことを特徴とす
る請求項6から請求項8までのいずれかに記載の信号処
理装置。
9. Each of the modules has a first processor and a second processor, the first processor processes a received signal received, and the second processor receives the control data and the necessary data. 9. The signal processing device according to claim 6, wherein the signal processing device takes in a received signal from the bus.
【請求項10】 前記マージャは、前記受信信号と、こ
の受信信号に対応する第1の制御データから所定の周期
分後の第2の制御データとを合成して前記合成データを
前記バスへ出力することを特徴とする請求項6記載の信
号処理装置。
10. The merger combines the received signal with second control data after a predetermined period from the first control data corresponding to the received signal and outputs the combined data to the bus. The signal processing device according to claim 6, wherein
【請求項11】 前記マージャと前記各演算モジュール
と前記ローカルコンピュータとがパイプライン接続され
ていることを特徴とする請求項2又は3記載の信号処理
装置。
11. The signal processing device according to claim 2, wherein the merger, the arithmetic modules, and the local computer are pipeline-connected.
【請求項12】 前記複数の演算モジュールのうち一部
の演算モジュールがバス接続されていることを特徴とす
る請求項11記載の信号処理装置。
12. The signal processing device according to claim 11, wherein a part of the arithmetic modules among the arithmetic modules are bus-connected.
【請求項13】 予備モジュールと、 前記予備モジュールと前記マージャと前記各演算モジュ
ールと前記ローカルコンピュータとを接続する制御バス
とをさらに備え、 前記制御データ生成部、前記マージャ、前記各演算モジ
ュール、及び前記ローカルコンピュータのいずれかに故
障が発生した場合、故障した部分の機能を前記予備モジ
ュールが代行することを特徴とする請求項12記載の信
号処理装置。
13. A control module, further comprising: a spare module; a control bus connecting the spare module, the merger, the arithmetic modules, and the local computer, and the control data generation unit, the merger, the arithmetic modules, and 13. The signal processing device according to claim 12, wherein when a failure occurs in any of the local computers, the spare module substitutes the function of the failed part.
【請求項14】 前記マージャと前記各演算モジュール
と前記ローカルコンピュータとを接続する制御バスとを
さらに備え、 前記制御データ生成部は、前記マージャ、前記各演算モ
ジュール、及び前記ローカルコンピュータのいずれかに
故障が発生した場合、前記制御バスを通じて、前記演算
モジュールが処理のために保持している内部データと前
記受信信号と共に流れている制御データとを書き換える
ことを特徴とする請求項12記載の信号処理装置。
14. The system further comprises a control bus that connects the merger, the arithmetic modules, and the local computer, and the control data generation unit is provided in any of the merger, the arithmetic modules, and the local computer. 13. The signal processing according to claim 12, wherein when a failure occurs, the internal data held by the arithmetic module for processing and the control data flowing together with the received signal are rewritten via the control bus. apparatus.
JP8044934A 1996-03-01 1996-03-01 Signal processor Pending JPH09237257A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8044934A JPH09237257A (en) 1996-03-01 1996-03-01 Signal processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8044934A JPH09237257A (en) 1996-03-01 1996-03-01 Signal processor

Publications (1)

Publication Number Publication Date
JPH09237257A true JPH09237257A (en) 1997-09-09

Family

ID=12705315

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8044934A Pending JPH09237257A (en) 1996-03-01 1996-03-01 Signal processor

Country Status (1)

Country Link
JP (1) JPH09237257A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021122126A (en) * 2017-02-10 2021-08-26 日本電信電話株式会社 Data processing device, data output method, and computer program

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021122126A (en) * 2017-02-10 2021-08-26 日本電信電話株式会社 Data processing device, data output method, and computer program

Similar Documents

Publication Publication Date Title
JPH06295336A (en) Video display device
GB2404752A (en) Data processing system trace bus
JPH09237257A (en) Signal processor
JP2003162426A (en) Computer system with cooperative debug circuit for multiple cpu and debug method
JP2573297B2 (en) Digital controller for power control
JP2000148533A (en) Tracing method and device to be used for multiprocessor system
JP3620173B2 (en) Address conversion circuit and multiprocessor system
JP2652998B2 (en) Interrupt circuit
JPS6252643A (en) Online test system
AU596760B2 (en) A cluster control system in a multiprocessor system
JPS6315628B2 (en)
Markovits et al. Implementation of an SoC architecture with built-in safety features
JPS6093573A (en) Distributed digital signal input device
JPH04125740A (en) Microcomputer and emulator
JP3394834B2 (en) Debugging method for devices that make up a multiprocessor system
JPH0319069A (en) Diagnostic system for abnormality of multiprocessor
JPH08235139A (en) Data transfer method for parallel signal processing
JPH0512055A (en) Microprocessor unit selection control circuit
JPH10312358A (en) Timing controller for multi-layered bus system
JP2002207607A (en) Fail-safe computer system
JP2001022710A (en) System with plural bus controllers
JPH0589042A (en) Data processing system
JPH06223046A (en) Bus tracing execution method
JPH03196232A (en) Multiprocessor and its abnormality diagnostic method
JPH09134334A (en) Inter-multiprocessor synchronizing processing controlling method, multiprocessor system and fault tolerant system