JPH09237244A - メモリ転写機能を有する情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】バスの衝突を防ぐ仕掛けを備えることによって
性能を向上させ、かつまたメモリ転写用の専用メモリを
なくすことによって低価格のメモリ転写機能を有する情
報処理装置を構成する方法を提供する。 【解決手段】バスの衝突を防ぐためにメモリ転写部１０
７とＣＰＵ１０１を切り離せるバススイッチ１０８を備
え、またメモリ転写用の専用メモリをなくすために、メ
モリ転写部１０７をメモリ１０５の近くにおいてバッフ
ァの小さなメモリ転写部１０７を構成する。バス制御部
１５０は、ＣＰＵ１０１、入出力部１１１〜１１３、メ
モリ転写部１０７からの各メモリアクセス要求に応じ
て、予め定めた優先順位にしがたいメモリバスの使用許
可を発行し、所定の場合にバススイッチ１０８によりバ
スの分断を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理計算機の技
術分野に属し、特に、情報処理計算機を高信頼化するた
めの装置多重化等に用いられるメモリ転写機能を有する
情報処理装置に関する。

【０００２】

【従来の技術】交通、プラント制御、自動車などで用い
られる制御用コントローラは、高い信頼性が要求され
る。このような高信頼システムでは、装置を多重化し、
装置の出力が一致するか否かを調べ、装置が故障してい
ないことを確認する方法がとられる。多重系を構成する
にはさまざまな方法があるが、比較的簡便な方法として
メモリ転写方式がある。メモリ転写方式による多重化方
式は、信頼性の必要とされるデータをある定められた転
写領域に書き込むと、これを各系が継続的に転写しあ
う。各系は、転写領域に転写された最新データが系間で
一致しているかチェックを行って制御が正しいことを確
認する。

【０００３】図２にメモリ転写方式の従来例を示す。多
重化システムは装置２００を複数個互いに接続すること
によって構成される。装置２００は、ＣＰＵ２０１、プ
ロセッサバス２０２、ブリッジ２０３、メモリ２０５、
システムバス２０６、メモリ転写部２０７、入出力部２
１１〜２１３、伝送路２２０から成る。さらに、メモリ
転写部２０７は、メモリ転写用ＣＰＵ２０８、メモリ転
写用メモリ２０９、送信部２３１、受信部２３２を含ん
でいる。ブリッジ２０３は、プロセッサバス２０２を介
してＣＰＵ２０１及びメモリ２０５と結ばれ、システム
バス２０６を介して入出力部２１１〜２１３、及びメモ
リ転写部２０７と結ばれている。

【０００４】次に装置２００の動作を説明する。ＣＰＵ
２０１は、プロセッサバス２０２を通してメモリ２０５
を読み書きする。また、ＣＰＵ２０１は、プロセッサバ
ス２０２、ブリッジ２０３、システムバス２０６を通し
て入出力部２１１〜２１３または、メモリ転写部２０７
内のメモリ転写用領域２０９を読み書きする。さらに、
メモリ転写部２０７は、システムバス２０６、ブリッジ
２０３、プロセッサバス２０２を通してメモリ２０５を
読み書きする。メモリ転写部２０７は、メモリ転写用プ
ロトコルの生成、エラー時の再送などをＣＰＵ２０８が
行い、送信部２３１がメモリ転写用メモリ２０９から他
の装置のメモリへ伝送路２２０を用いて送信する。ま
た、受信部２３２が他の装置のメモリの内容を伝送路２
２０を用いて受信して、メモリ転写用メモリ２０９に書
き込むという動作を継続的におこなう。

【０００５】以上のように、従来は、メモリ転写部を、
システムバスにつなぎ、ＣＰＵボードと分かれた入出力
ボード上に置くのが普通であった。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例では、他の入出力部がつながっているシステムバス
にメモリ転写部がつながっているため、ＣＰＵボードと
分かれた入出力ボード上にメモリ転写部を置かねばなら
ず、メモリ転写用のメモリを入出力部として扱う特別な
メモリとして数百〜数千バイト持たねばならず、これが
高価になっていた。

【０００７】また、メモリ転写用のメモリを主メモリ上
に割り当てることも考えられるが、他の入出力部がつな
がっているシステムバスにメモリ転写部がつながってい
るため、ＣＰＵによる入出力部のアクセスとメモリ転写
部によるメモリのアクセスがシステムバス上でぶつか
り、定常的にメモリ上の転写領域をアクセスしなければ
ならないメモリ転写部が、なかなかシステムバスのバス
権をとりにくいという問題が生じる。通常、ＣＰＵによ
る入出力部のアクセスは数百サイクル〜数千サイクルに
及ぶため、この間システムバスのバス権がとれない状態
にそなえて、メモリ転写部の中に数十キロバイトのメモ
リ転写用の受信バッファを設けバッファリングするとい
うことをおこなうことが必要となり、メモリ転写部の論
理規模が大きくなり、やはりメモリ転写部が高価なもの
となる。

【０００８】さらに、メモリ転写部のＣＰＵは、メモリ
転写用プロトコル、エラー時の再送など通信にかかわる
複雑な処理をしており、メモリ転写部が高価なものとな
る問題があった。

【０００９】本発明の目的は、メモリ転写用のメモリを
主メモリに置き、その時に生ずるバスの衝突を防ぐ仕掛
けを備えることによってメモリ転写部内に設ける受信バ
ッファを削減し、メモリ転写方式を簡単化することでＣ
ＰＵが行っていた複雑な処理を省き、低価格かつ高信頼
性の情報処理装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、バスの衝突を
防ぐ仕掛けを備えることによってメモリ転写部内に設け
るバッファを削減し、メモリ転写方式を簡単化すること
でＣＰＵが行っていた複雑な処理を省き、低価格の高信
頼情報処理装置を構成するという課題を解決するもので
ある。

【００１１】すなわち、メモリ転写部内に設けるバッフ
ァを削減し低価格化を図る課題は、ＣＰＵと、メモリ
と、入出力部と、メモリの内容を伝送路をとおして他の
装置にコピーするために送信する送信部と、他の装置の
メモリの内容を伝送路をとおして前記メモリにコピーす
るために受信する受信部からなるメモリ転写部と、ＣＰ
Ｕとメモリと入出力部とメモリ転写部とを互いに接続す
るバスとを備えた情報処理装置において、ＣＰＵが入出
力部をアクセスするバスと、メモリ転写部がメモリをア
クセスするバスを分離できるようバススイッチ手段を設
けることにより達成できる。

【００１２】この装置において、前記ＣＰＵと前記メモ
リと前記入出力部と前記メモリ転写部とを互いに接続す
るバスは、例えば、前記ＣＰＵと前記入出力部とを接続
するプロセッサバスと、該プロセッサバスと前記メモリ
とを接続するメモリバスと、該メモリバスと前記メモリ
転写部とを接続するメモリ転写部バスとを含み、該メモ
リ転写部バスと前記メモリバスとの接続点と、前記プロ
セッサバスと前記メモリバスとの接続点との間に前記バ
ススイッチ手段を配置することができる。これにより、
メモリ転写部がメモリ転写部バスを介してつながるメモ
リバス部分をプロセッサバスから分断することができ
る。

【００１３】このバススイッチ手段と協慟する制御手段
により、前記ＣＰＵの前記入出力部へのアクセスと前記
メモリ転写部の前記メモリへのアクセスとを並列に実行
可能とする。

【００１４】あるいは、前記バススイッチ手段と協慟す
る制御手段により、前記メモリ転写部の前記メモリへの
アクセス要求が発生したとき、このアクセス要求を、同
時に発生している前記ＣＰＵの前記メモリへのアクセス
要求または前記入出力部の前記メモリへのアクセス要求
より優先することができる。

【００１５】本装置は、前記メモリ転写部内に転写用メ
モリを含まず、前記メモリ内にメモリ転写用の領域を備
えることにより、メモリ転写部の論理規模を縮小し、メ
モリ転写部を安価なものとすることができる。

【００１６】また、制御の簡単化による小型化を解決す
るために、前記他の装置から受信したデータを格納する
前記メモリ上のメモリ転写用領域を２面設け、前記メモ
リ転写部が転写を正常終了したとき、前記メモリ転写部
がアクセスする面を当該正常終了した面から他方の面へ
切り替える手段を有してもよい。

【００１７】この装置において、前記転写部からアクセ
スする面と前記ＣＰＵからアクセスする面が異なる面に
なるように制御する手段を設けることが好ましい。

【００１８】あるいは、前記メモリ転写部が転写を正常
終了したとき、前記メモリ転写部がアクセスする面と前
記ＣＰＵがアクセスする面とを交代させることが好まし
い。

【００１９】前記メモリ転写部が転写を異常終了したと
き、前記メモリ転写部がアクセスする面と前記ＣＰＵが
アクセスする面とを交代させないことが好ましい。

【００２０】転写対象のメモリ領域を、少量の優先領域
と大量の通常領域とに分割して転送する手段を有するよ
うにしてもよい。このように、優先領域と通常領域のデ
ータに優先度の軽重をつけることにより、時間的にクリ
ティカルなデータと、比較的時間に余裕のあるデータと
を有効に区別し、後者のデータを必要以上に高頻度で転
写することを防止することができる。

【００２１】例えば、メモリ転写を複数の転送単位に分
割して転送する手段と、前記少量の優先領域と前記大量
の通常領域とを予め定めた転送単位ごとに交互に転写す
る手段を有し、前記優先領域は転写周期を短く、前記通
常領域は転写周期を長く制御することができる。すなわ
ち、少量の優先領域の転送単位の個数は、大量の通常領
域の転送単位の個数はよりも少ないので、交互に転写す
れば少量の優先領域の方が転送周期が短くなる。

【００２２】あるいは、メモリ転写を複数の転送単位に
分割して転送する手段と、前記転送単位内に、前記優先
領域のデータと前記通常領域のデータとをある比率で埋
めこむ手段を有し、前記優先領域は転写周期を短く、前
記通常領域は転写周期を長く制御することも可能であ
る。この場合も各転送単位に埋め込むべきデータの個数
は、優先領域の方が少ないので優先領域の転写周期が短
くなる。

【００２３】以上のいずれかの装置を３つ組み合わせる
ことにより、３重系情報処理装置を構成することができ
る。この３重系情報処理装置では、各装置内に、他の装
置のメモリの内容を前記伝送路をとおして前記メモリに
コピーする受信部を２つ持つメモリ転写部を内蔵し、３
つの装置Ａ、Ｂ、Ｃの間で、ＡからＢ、ＡからＣ、Ｂか
らＡ、ＢからＣ、ＣからＡ、ＣからＢに直接メモリ転写
できる伝送路を設ける。

【００２４】あるいは、上記いずれかの装置を２つ組み
合わせることにより、２重系情報処理装置を構成するこ
とができる。この２重系情報処理装置では、各装置内
に、他の装置のメモリの内容を前記伝送路をとおして前
記メモリにコピーする受信部を２つ持つメモリ転写部を
内蔵し、２つの装置Ａ、Ｂ間でＡからＢを２本、Ｂから
Ａを２本と、伝送路を２重化して有する。

【００２５】上記の情報処理装置において、各装置は、
同一の処理を行うことができるが、異なる入出力に接続
され異なった処理を行なう複数の装置の間で共有される
メモリ領域を、前記メモリ転写部の転写対象領域として
割り当てることも可能である。

【００２６】さらに、上記の情報処理装置において、メ
モリ転写を複数の転送単位に分割して行う手段と、前記
転送単位に転写領域の先頭を示す通信制御情報を埋めこ
む手段を有し、受信部が受信中に通信に失敗したとき、
次の前記通信制御情報を検出するまで転写を停止する手
段と、次の前記通信制御情報を検出したとき転写を開始
する手段を設けてもよい。これにより、例えば、受信側
の同期がずれて受信が不可能になった場合にも容易に受
信をやり直すことができる。すなわち、きわめて簡便な
通信プロトコルで同期化が行える。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に従って説明する。

【００２８】図１に、メモリ転写機能を有する情報処理
装置の実施の形態の構成を示す。

【００２９】装置１００は、 ＣＰＵ１０１、プロセッ
サバス１０２、ブリッジ１０３、メモリバス１０４、メ
モリ１０５、システムバス１０６、メモリ転写部１０
７、バススイッチ１０８、メモリ転写部バス１１０、入
出力部１１１〜１１３、送信用伝送路１２１、受信用伝
送路１２２、１２３、バス制御１５０から成る。入出力
部は、本実施の形態ではたまたま例として３つ備えてい
るが、それ以上またはそれ以下でもよい。さらに、メモ
リ１０５は、メモリ転写用領域１０９を含んでいる。メ
モリ転写部１０７は、送信部１３１、受信部１３２、１
３３を含んでいる。ブリッジ１０３は、プロセッサバス
１０２とシステムバス１０６を接続するものであり、バ
ススイッチ１０８は、プロセッサバス１０２とメモリバ
ス１０４を接続したり切ったりするものである。

【００３０】図２１に、バス制御部１５０と他の各部と
の接続関係を示す。バス制御部１５０は、ＣＰＵ１０１
からＣＰＵメモリアクセス要求１０１ｃを受け、ＣＰＵ
バス使用許可１５０ｃを返す。ブリッジ１０３からは入
出力部メモリアクセス要求１０３ｂを受け、入出力部バ
ス使用許可１５０ｂを返す。メモリ転写部１０７からは
メモリ停車部メモリアクセス要求１０７ａを受け、メモ
リ転写部バス使用許可１５０ａを返す。また、バススイ
ッチ１０８に対してはバススイッチ開閉信号１５０ｄを
出力する。図２２に示すとおり、バス制御部１５０は、
優先判定回路２２０１により構成することができる。こ
の優先判定回路２２０１は、メモリ転写部メモリアクセ
ス要求１０７ａ、入出力部メモリアクセス要求１０３ｂ
およびＣＰＵメモリアクセス要求１０１ｃのを受けて、
メモリバス１０４の使用権をいずれのメモリアクセス要
求元に与えるかを決定するためのものである。

【００３１】図２３に示すテーブルにより、この優先判
定回路２２０１の動作を説明する。このテーブルから次
のことがわかる。すなわち、３つのメモリアクセス要求
のいずれも発生しない場合には、当然ながら、バス使用
許可１５０ａ，１５０ｂ，１５０ｃのいずれも発生せ
ず、また、バススイッチ開閉信号１５０ｄもオフのまま
である。いずれか１つのメモリアクセス要求が発生すれ
ば、それに対応するバス使用許可が発生する。なお、バ
ススイッチ開閉信号１５０ｄはメモリ転写部１０７がメ
モリバス１０４を使用するときのみオンとなるので、バ
ススイッチ開閉信号１５０ｄにはメモリ転写部バス使用
許可１５０ａと同じ出力が利用される。３つのメモリア
クセス要求のうち２つ以上のアクセス要求が競合した場
合には、メモリ転写部メモリアクセス要求１０７ａ、入
出力部メモリアクセス要求１０３ｂ、ＣＰＵメモリアク
セス要求１０１ｃ、の順に優先的にバス使用権が与えら
れる。

【００３２】次に装置１００の動作を説明する。装置１
００は、４つの基本動作を行なう。

【００３３】（１）ＣＰＵ１０１は、プロセッサバス１
０２、バススイッチ１０８、メモリバス１０４を通して
メモリ１０５を読み書きする。このときバス制御部１５
０はプロセッサバス１０２とメモリバス１０４を接続す
るようにバススイッチ１０８を閉じる。

【００３４】（２）ＣＰＵ１０１は、プロセッサバス１
０２、ブリッジ１０３、システムバス１０６を通して入
出力部１１１〜１１３を読み書きする。

【００３５】（３）入出力部１１１〜１１３は、システ
ムバス１０６、ブリッジ１０３、バススイッチ１０８、
メモリバス１０４を通してメモリ１０５を読み書きす
る。

【００３６】（４）メモリ転写部１０７は、メモリ転写
部バス１１０およびメモリバス１０４を通してメモリ１
０５の中のメモリ転写領域１０９を読み書きする。この
ときバス制御部１５０は、プロセッサバス１０２とメモ
リバス１０４を切り離すようにバススイッチ１０８を開
く。

【００３７】（１）（２）（３）については一般的であ
るので説明を省略して、（４）の動作を具体的に説明す
る。メモリ転写部１０７は、メモリ１０５の中のメモリ
転写領域１０９の内容を読み出しては、他の装置のメモ
リへ送信用伝送路１２１を用いて送信する。また、他の
装置のメモリの内容を受信用伝送路１２２、１２３を用
いて受信して、メモリ１０５の中のメモリ転写領域１０
９へ書き込むことを継続的に行なう動作をする。「継続
的に」とは、ある転送領域を転送し終わったら、またそ
の転送領域の先頭に戻って転送を開始し、時間的に途切
れることなく転写し続けることを意味する。

【００３８】図３〜５は、４つの基本動作のバス競合の
ケースについて、動作を示したタイムチャートである。

【００３９】図３は、（１）ＣＰＵ１０１からメモリ１
０５へのアクセスと、（４）メモリ転写部１０７からメ
モリ１０５へのアクセスとがぶつかるケースである。図
２３で説明したように、メモリ転写部メモリアクセス要
求はＣＰＵメモリアクセス要求より優先順位が高いが、
ＣＰＵメモリアクセス要求処理中にメモリ転写部メモリ
アクセス要求が発生したときは、メモリ転写部１０７に
よるアクセスは、ＣＰＵ１０１によるアクセスが終了し
次第、メモリバス１０４のバス権をとることができる。
これは、ＣＰＵ１０１によるメモリ１０５のアクセスが
１アクセスにつき１０サイクル程度なので、ＣＰＵ１０
１によるアクセスが終了するまでメモリ転写部メモリア
クセスを待たせても問題とならないからである。メモリ
転写部１０７がバス権をとっている間は、バススイッチ
１０８はＯＦＦとなり、プロセッサバス１０２とメモリ
バス１０４とが分離される。

【００４０】図４は、（２）ＣＰＵ１０１から入出力部
１１１〜１１３へのアクセスと、（４）メモリ転写部１
０７からメモリ１０５へのアクセスとがぶつかるケース
である。ＣＰＵ入出力アクセス要求中にメモリ転写部メ
モリアクセス要求が発生したとき、ＣＰＵが入出力アク
セス中に、バススイッチ１０８はＯＦＦとなってメモリ
転写部１０７がメモリバス１０４のバス権をとり、並行
して動作することができる。

【００４１】図５は、（３）入出力部１１１〜１１３か
らメモリ１０５へのアクセスと、（４）メモリ転写部１
０７からメモリ１０５へのアクセスとがぶつかるケース
である。前述のように、メモリ転写部メモリアクセス要
求は入出力メモリアクセス要求より優先順位が高く設定
されており、入出力メモリアクセス要求処理中であって
もメモリ転写部メモリアクセス要求が発生したときに
は、入出力部１１１〜１１３は速やかにメモリバス１０
４を開放する。メモリ転写部１０７がバス権を獲得する
とバススイッチ１０８はＯＦＦとなって、プロセッサバ
ス１０２とメモリバス１０４とが分離され、メモリ転写
部１０７がメモリ１０５をアクセスすることができる。

【００４２】以上のように、ＣＰＵ１０１が入出力部１
１１〜１１３をアクセスするときに、バススイッチ１０
８がプロセッサバス１０２とメモリバス１０４を切り離
すようにはたらくので、メモリ転写部１０７は、メモリ
１０５へのアクセスを同時に行うことができ、従来例に
比べるとメモリ転写部１０７がメモリバス１０４のバス
権をえるのが容易になっている。このためメモリ転写部
１０７の中にバス権を獲得する間データをためておく受
信バッファが小さくてすみ、安価なメモリ転写部１０７
を構成することができる。

【００４３】図６、７は、本発明を適用した装置同士の
接続方法を示している。図６、図７ともに装置間を１：
１で結ぶ構成であり、転送制御が簡単で小型化できる。

【００４４】図６は、装置１００‐１、装置１００‐
２、装置１００‐３及びその間の伝送路５０１、５０
２、５０３からなる。装置１００‐１の送信部１３１
は、伝送路５０１を介して装置１００‐２の受信部１３
３、装置１００‐３の受信部１３２に接続する。装置１
００‐２の送信部１３１は、伝送路５０２を介して装置
１００‐１の受信部１３２、装置１００‐３の受信部１
３３に接続されている。装置１００‐３の送信部１３１
は、伝送路５０３を介して装置１００‐１の受信部１３
３、装置１００‐２の受信部１３２に接続されている。

【００４５】このように、受信部を２つ備えた装置では
３重系の３つの装置のうちの、すべての装置からすべて
の装置に直接メモリ転写できる伝送路で構成できる。

【００４６】図７は装置１００‐１、装置１００‐２及
びその間の伝送路６０１、６０２、６０３、６０４から
なる。装置１００‐１の送信部１３１は、伝送路６０１
及び６０２を介して装置１００‐２のそれぞれ別の受信
部１３２、１３３に接続されている。装置１００‐２の
送信部１３１は、伝送路６０３及び６０４を介して装置
１００‐１のそれぞれ別の受信部１３２、１３３に接続
されている。このように、受信部を２つ備えた装置は、
２つの装置間で伝送路を２重化して持つ２重系の構成が
可能である。

【００４７】転送の方法を図８に示す。メモリ転写の対
象となる制御データは、時間的にクリティカルなデータ
と、比較的時間に余裕のあるデータがあることを考慮し
て、メモリ転写用の領域を、少量で転写周期の短い優先
領域９２０と大量で転写周期の長い通常領域９３０に分
ける。普通、データ転送は、ある定まった転送単位（例
えば１２８バイト）を同期を取りながら転送する。９０
１から９１１まではこの転送の様子を示しており、１つ
１つが１つの転送単位である。今、優先領域９２０がα
９２１、β９２２の２つの転送単位からなり、通常領域
９３０がＡ９３１、Ｂ９３２、Ｃ９３３、Ｄ９３４の４
つの転送単位からなるとき、転送９０１においてα９２
１を、転送９０２においてＡ９３１を、転送９０３にお
いてβ９２２を、転送９０４においてＢ９３２、転送９
０５においてα９２１を、転送９０６においてＣ９３３
を、転送９０７においてβ９２２を、転送９０８におい
てＤ９３４を、転送９０９においてα９２１を、転送９
１０においてＡ９３１を、転送９１１においてβ９２２
を、というように優先領域９２０の転送単位と通常領域
９３０の転送単位を交互に転送していく。すると、優先
領域は４転送単位分を転送周期Ｔ１とすることになり、
また通常領域は８転送単位分を転送周期Ｔ２とすること
になる。このように、領域の大きさ（転送単位の個数）
を調節することにより転送周期をコントロールすること
が可能である。

【００４８】図９は、本実施の形態のメモリ転写の通信
で用いる、通信プロトコルを示す。通信プロトコルは、
スタートビット１３０１、優先領域のリセット１３０
２、通常領域のリセット１３０３、データ１３０４、Ｃ
ＲＣコード１３０５からなる。スタートビット１３０１
はある定められたビットパターン（８ビット）で、これ
により同期化をおこなう。優先領域のリセット１３０２
は、１ビットのデータであり、たとえば図８において、
９０１、９０５、９０９のように、優先領域の先頭α９
２１を送信するときに送信部１３１が”１”にして送
る。受信側１３２では、受信側の同期がずれて受信が不
可能になったとき、スタートビットとリセットビットに
より優先領域の先頭であることを検出して受信をやり直
す。すなわち、一旦、受信を停止し、次回の通常領域の
先頭から受信を再開する。通常領域のリセット１３０３
は１ビットのデータであり、たとえば図８において９０
２、９１０のように、通常領域の先頭Ａ９３１を送信す
るときに送信部１３１が”１”にして送る。受信側１３
２では、受信側の同期がずれて受信が不可能になったと
き、スタートビットとリセットビットにより通常領域の
先頭であることを検出して受信をやり直す。データ１３
０４は本来送るべきデータ本体である。ＣＲＣコード１
３０５は、周知の誤り検出訂正符号であり、通常１６ビ
ットである。図９の例の場合は、スタートビットを除く
優先領域のリセット１３０２、通常領域のリセット１３
０３、データ１３０４に関してのＣＲＣコードを計算す
る。通常、同期化のためには通信プロトコルの中にアド
レスなど数バイトの情報を入れるのが普通であるが、メ
モリ転写の場合は、何回も同じ場所を転送するという性
質を利用して、通信プロトコルの中にほんの２ビットの
リセットビットを追加するだけで、簡便な同期化を行え
る。

【００４９】図１０は、メモリ転写部１０７の送信部１
３１の詳細を示したものである。送信部１３１は、送信
ベースレジスタ１１０１、優先領域サイズレジスタ１１
０２、通常領域サイズレジスタ１１０３、優先領域終了
アドレス計算用加算器１１０４、通常領域終了アドレス
計算用加算器１１０５、優先領域転送終了判定用比較器
１１０６、通常領域転送終了判定用比較器１１０７、優
先領域アドレスポインタリセット用セレクタ１１０８、
優先領域アドレスポインタ１１０９、優先領域アドレス
ポインタ加算用加算器１１１０、通常領域アドレスポイ
ンタリセット用セレクタ１１１１、通常領域アドレスポ
インタ１１１２、通常領域アドレスポインタ加算用加算
器１１１３、優先領域／通常領域切替え用セレクタ１１
１４、リセット制御部１１１５、フェッチバッファ１１
１６、シフトバッファ１１１７、ＣＲＣレジスタ１１１
８、送信用データ生成セレクタ１１１９、送信用フレー
ム生成セレクタ１１２０、プロトコル制御部１１２１、
５ビット連続１検出部１１２２、同期部１１２３からな
る。

【００５０】送信部の入出力のうち、１０７ａから１０
７ｄまでは、メモリバス１０４の一部を構成するもので
ある。送信ベースレジスタ１１０１は、メモリ転写用領
域の中の、送信領域の先頭を指し示すアドレスを格納す
るレジスタである。優先領域サイズレジスタ１１０２
は、優先領域の大きさを格納するレジスタである。従っ
て、送信ベースレジスタ１１０１の出力１１０１ａと優
先領域サイズレジスタ１１０２の出力１１０２ａを優先
領域終了アドレス計算用加算器１１０４で加算すること
によって、優先領域の終了点を指し示すアドレス１１０
４ａを計算する。優先領域アドレスポインタ１１０９
は、現在転送しているアドレスを保持し、優先領域アド
レスポインタ加算用加算器１１１０は、優先領域アドレ
スポインタ１１０９とプロトコル制御部１１２１から送
られる優先領域のデータを４Ｂ送信したことを示す１１
２１ａにより、優先領域アドレスポインタを順に加算し
て、次に転送するアドレス１１１０ａ を計算する。優
先領域アドレスポインタリセット用セレクタ１１０８は
優先領域転送中は１１１０ａを選び、そうでないときに
１１０１ａの値でポインタ１１０９を優先領域先頭アド
レスに戻す。優先領域転送終了判定用比較器１１０６
は、優先領域の終了点を指し示すアドレス１１０４ａと
現在転送しているアドレス１１０９ａを比較し、一致し
たら優先領域転送終了と判定してリセット制御部１１１
５に転送終了信号１１０６ａを送る。

【００５１】通常領域サイズレジスタ１１０３は、通常
領域の大きさを格納するレジスタである。優先領域と通
常領域を連続して配置するような構成とすると、優先領
域の終了点を指し示すアドレス１１０４ａは同時に通常
領域の先頭を指し示すので、通常領域先頭アドレス１１
０４ａと通常領域サイズレジスタ１１０３の出力を通常
領域終了アドレス計算用加算器１１０５で加算すること
によって、通常領域の終了点を指し示すアドレス１１０
５ａを計算する。通常領域アドレスポインタ１１１２
は、現在転送しているアドレスを保持し、通常領域アド
レスポインタ加算用加算器１１１３は、通常領域アドレ
スポインタ１１１２とプロトコル制御部１１２１から送
られる通常領域のデータを４Ｂ送信したことを示す１１
２１ｂにより、通常領域アドレスポインタを順に加算し
て、次に転送するアドレス１１１３ａ を計算する。通
常領域アドレスポインタリセット用セレクタ１１１１は
通常領域転送中は１１１３ａを選び、そうでないときに
１１０４ａの値でポインタ１１１２を通常領域先頭アド
レスに戻す。通常領域転送終了判定用比較器１１０７
は、通常領域の終了点を指し示すアドレス１１０５ａと
現在転送しているアドレス１１１２ａを比較し、一致し
たら通常領域転送終了と判定してリセット制御部１１１
５に転送終了信号１１０７ａを送る。優先領域／通常領
域切替え用セレクタ１１１４は、リセット制御部１１１
５から優先領域と通常領域のどちらを送っているかを示
す信号１１１５ａをうけ、対応するアドレスをメモリ１
０５に送るメモリアドレス１０７ｃを生成する。リセッ
ト制御部１１１５は、優先領域転送終了信号１１０６
ａ、通常領域転送終了信号１１０７ａを受け、プロトコ
ル制御部１１２１にリセット信号１１１５ｂを送る。ま
た、次の転送開始時にセレクタ１１１９をとおして、優
先領域リセット信号（ＲＰ）１１１５ｃ、通常領域リセ
ット信号（ＲＮ）１１１５ｄを転送データとする。フェ
ッチバッファ１１１６は、プロトコル制御部１１２１が
送出したメモリ要求１０７ｄに対し、メモリがメモリデ
ータ１０７ａ及び読み出し有効信号１０７ｂを返したと
きに、送られてきたメモリデータ１０７ａを格納する。
シフトバッファ１１１７はフェッチバッファ１１１６を
受け、１ビットずつシフトさせながら転送データを構成
していく。送信用データ生成セレクタ１１１９は、優先
領域リセット信号１１１５ｃ、通常領域リセット信号１
１１５ｄから、送信用データ（ＲＤ）１１１９ａを生成
する。ＣＲＣレジスタ１１１８は、送信用データ１１１
９ａからＣＲＣコード（Ｃ）１１１８ａを生成する。送
信用フレーム生成セレクタ１１２０は、プロトコル制御
部１１２１からのスタートビット１１２１ｄ、送信用デ
ータ１１１９ａ、 ＣＲＣコード１１１８ａをプロトコ
ル制御部１１２１の指示に従い切替え、送信データ１０
７ｅを伝送路に送る。プロトコル制御部１１２１は、１
ビット送信するごとに状態を遷移させ、今プロトコル上
何を送っているかを制御し、制御信号１１２１ｃ、１１
２１ｅ等によりデータを切り替える。また、シフトバッ
ファ１１１７及びフェッチバッファ１１１６の残りビッ
ト数を管理し、バッファ１１１７に空きができたら、メ
モリにメモリ要求１０７ｄを送る。５ビット連続１検出
部１１２２は、送信データ１０７ｅを監視し、５ビット
以上”１”が連続したら”０”を埋める。これは、スタ
ートビットを”０１１１１１１０”のパターンとしてお
り、データ送信中にこのパターンが現れないようにする
為である。また、プロトコル制御部１１２１からのプロ
トコル情報１１２１ｆにより、０埋めを行うか否かを決
定し、これに基づきシフト指示信号１１２２ａをシフト
バッファ１１１７、ＣＲＣバッファ１１１８、プロトコ
ル制御部１１２１に送る。５ビットの”１”を検出する
と”０”を埋めてシフト指示信号をネゲートするように
動作することで”０”を埋める。同期部１１２３は１ビ
ット送信の時間が経過したら、送信ＯＫ１１２３ａを５
ビット連続１検出部１１２２に知らせる。

【００５２】以上のような送信部のハードウェアにより
前述の図９の通信プロトコルを送信することができる。

【００５３】図１１は、メモリ転写部１０７の受信部１
３２の詳細を示したものである。受信部は、受信ベース
レジスタ１２０１、優先領域サイズレジスタ１２０２、
通常領域サイズレジスタ１２０３、優先領域終了アドレ
ス計算用加算器１２０４、通常領域終了アドレス計算用
加算器１２０５、優先領域転送終了判定用比較器１２０
６、通常領域転送終了判定用比較器１２０７、優先領域
アドレスポインタリセット用セレクタ１２０８、優先領
域アドレスポインタ１２０９、優先領域アドレスポイン
タ加算用加算器１２１０、通常領域アドレスポインタリ
セット用セレクタ１２１１、通常領域アドレスポインタ
１２１２、通常領域アドレスポインタ加算用加算器１２
１３、優先領域／通常領域切替え用セレクタ１２１４、
リセット制御部１２１５、フェッチバッファ１２１６、
シフトバッファ１２１７、ＣＲＣレジスタ１２１８、バ
ッファ制御部１２１９、ＣＲＣエラー検出部１２２０、
プロトコル制御部１２２１、スタート検出部１２２２、
同期部１２２３からなる。

【００５４】１２０１から１２１４までは、図１０の１
１０１から１１１４までに対応して全く同じハード構造
をしており、動作も同様であるので、説明を省略する。

【００５５】リセット制御部１２１５は、優先領域転送
終了判定用比較器１２０６からの優先領域転送終了信号
１２０６ａ、通常領域転送終了判定用比較器１２０７か
らの通常領域転送終了信号１２０７ａ、スタート検出部
１２２２からのスタート検出信号１２２２ａ、ＣＲＣエ
ラー検出部１２２０からのＣＲＣエラー検出部信号１２
２０ａから、リセットが必要と判断し、プロトコル制御
部１２２１、バッファ制御部１２１９へリセット信号１
２１５ｂを送り、いろいろな制御をリセットする。ま
た、受信しているのが優先領域か通常領域かをを示す情
報を保持し、この情報に基づき、制御信号１２１５ａを
通じてセレクタ１２１４を切り替える。シフトバッファ
１２１７は、１ビットずつシフトしながら受信データ１
０７ｅを１ビットずつ受信し、３２ビットたまったとこ
ろでフェッチバッファ１２１６にコピーする。バッファ
制御部１２１９は、シフトバッファ１２１７に受信され
ているビット数を管理し、３２ビット以上たまったらメ
モリ要求１０７ｄをメモリへ送る。ＣＲＣレジスタ１２
１８はＣＲＣコードを生成し１転送単位の最後にＣＲＣ
エラー検出部１２２０でエラー検出する。プロトコル制
御部１２２１は、このメモリ要求１０７ｄに対する書き
込み有効信号１０７ｂと、プロトコル制御部１２２１か
らのプロトコル情報１２２１ａにより、シフトバッファ
１２１７に受信されているビット数を更新する。プロト
コル制御部１２２１はスタート検出部１２２２からの０
を抜いた正味の１ビット受信信号１２２２ａにより、状
態を遷移させながら、今受信しているのがプロトコル上
どこのフィールドであるかを管理する。スタート検出部
１２２２はスタートパターン”０１１１１１１０”の検
出と、パターンの一意性のためにデータ内にうめこまれ
た”０”を取り去って元のデータを復元する。同期部１
２２３は、１ビット受信するのにかかる時間をはかり、
１ビット受信信号１２２３ａをスタート検出部１２２２
に送り、受信のためのデータのサンプリングを行なう。

【００５６】以上のような受信部のハードウェアにより
前述の図９の通信プロトコルを受信することができ、送
信されたデータを主メモリ上の受信領域に格納すること
ができる。

【００５７】図１２は、本発明の第２の実施の形態の構
成を示す。装置１９００の構成は、第１の実施の形態の
装置１００と同様であるが、メモリバス１０４とバスス
イッチ１０８の間に、アドレス変換部１９０２が追加さ
れている点が異なっている。また、メモリ転写領域１０
９の中に、受信用のバッファを２面用意する。本実施の
形態におけるアドレス変換部１９０２およびメモリ転写
部１０７の具体的な構成例および機能については、図１
５により後述する。

【００５８】図１３、１４により、本発明の第２の実施
の形態の動作を説明する。メモリ転写領域１０９の中の
２面の受信用のバッファをそれぞれ０面領域領域３００
と１面領域領域３０１とする。０面領域領域３００と１
面領域領域３０１の各々図８に示したような優先領域と
通常領域を有するものとする。

【００５９】図１３は、メモリ転写部１０７が受信した
データを０面領域３００に書き込んでいる場合を示す。
このときＣＰＵ１０１がメモリ転写領域１０９を読み出
そうとした場合、０面領域３００におけるデータは、新
しく書いたデータと古いデータが混ざっておりデータの
一貫性がとれなくなっている可能性がある。そこで、２
面化した１面領域３０１の方を読み出すと、古いデータ
ではあるが一貫性がとれた正しいデータが読み出せる。
メモリ転写部１０７が受信したデータを０面領域３００
に書き込み終った場合、図１４のようにメモリ転写部１
０７が受信したデータを１面領域３０１に書き込み、こ
のときＣＰＵ１０１がメモリ転写領域１０９を読み出そ
うとした場合、アドレス変換部１９０２がバス１９０１
上のアドレスを０面領域３００のほうを読み出すよう変
換して、０面領域３００を読み出させる。メモリ転写部
１０７が受信したデータを１面領域３０１に書き込み終
った場合、また図１３のようにメモリ転写部１０７が受
信したデータを０面領域３００に書き込み、このときＣ
ＰＵ１０１がメモリ転写領域１０９を読み出そうとした
場合、やはりアドレス変換部１９０２がバス１９０１上
のアドレスを１面領域３００のほうを読み出すよう変換
して、１面領域３０１を読み出させる。

【００６０】このように、メモリ転写部１０７が受信し
たデータを０面領域３００と１面領域３０１に交互に書
き込み、ＣＰＵ１０１がメモリ転写領域１０９を読み出
すとき、メモリ転写部１０７が書き込んでいないほうの
面を読み出すことにより、正しく転写を終了した最新の
転写データを、次に正しく転写を終了させるまでの間保
持しておくことが出来る。転写中にエラーが発生し、正
しいデータが転送できなかった時には、面を切り替えず
にもう一度先頭からデータを送り直すことで常に正しい
データを保持する。

【００６１】なお、０面領域３００と１面領域３０１と
の切替制御は、後述する図１５に示した受信部１３２に
より行われる。

【００６２】図１５は、アドレス変換部１９０２、メモ
リ転写部１０７の第２の実施の形態にかかわる部分を詳
細に示したものである。アドレス変換部１９０２はアド
レス判定部１５０１、アドレスセレクタ１５０２からな
る。また、メモリ転写部１０７は受信部１３２、面指定
用ラッチ１５０３、面反転用排他的論理和１５０４、逆
面指定用インバータ１５０５からなる。アドレスセレク
タ１５０２には、転写領域１０９の０面領域３００と１
面領域３０１のいずれを選択するかを指定するアドレス
ビット信号が入力される。このビット信号は、例えば、
各面領域の内部アドレスを指定する下位アドレスの上位
のビットに相当する。アドレスバス１９０１の他のアド
レスはメモリバス１０４へそのまま供給される。

【００６３】アドレス判定部１５０１は、バススイッチ
１０８及びバス１９０１を通ってやってくるメモリ１０
５へのアクセスを監視し、メモリ１０５内にある転写領
域１０９へのアクセスか否かを判定する。もし転写領域
１０９へのアクセスでないならば、セレクタ１５０２の
Ａ側を選び、バス１９０１のアドレスをそのままバス１
０４にわたす。したがって、メモリバス１９０１のアド
レスがそのままメモリバス１０４へ伝わる。もし転写領
域１０９へのアクセスであったならば、セレクタ１５０
２のＢ側を選び、面指定用ラッチ１５０３に保持されて
いる現在アクセスすべき面を指定するよう、当該アドレ
スビットをＡ側からＢ側へ切り替える。面指定用ラッチ
１５０３は現在アクセスすべき面を保持しており、受信
部１３２からの受信領域終了信号１５０６により、面指
定用ラッチ１５０３の内容を反転し、現在アクセスすべ
き面を反対側にする。受信部１３２からメモリ１０５の
転写領域１０９にアクセスするときには、面指定用ラッ
チ１５０３の内容を逆面指定用インバータ１５０５にて
反転した１５０７ａを含む（残りのビット１５０７ｂは
受信部１３２から出力される）アドレス１０４でアクセ
スする。この構成により、メモリ転写部１０７が書き込
む面と、ＣＰＵ１０１が読み出す面を常に反対側にして
おくことができ、正しく転写を終了した最新の転写デー
タを、次に正しく転写を終了させるまでの間保持し、Ｃ
ＰＵ１０１が書き込み途中の面を読まないようにするこ
とが出来る。

【００６４】図１６は第３の実施の形態を示している。
第３の実施の形態は、装置の接続のしかたのバリエーシ
ョンである。図１６は、メモリ転写部１４０７以外は図
１と同じである。メモリ転写部１４０７は、それぞれ送
信用伝送路１４１１、１４１２につながる送信部１４０
１、１４０２、それぞれ受信用伝送路１４１３、１４１
４につながる受信部１４０３、１４０４を含んでいる。
それぞれ１４１１と１４１２は同一、１４０１、１４０
２は同一、１４１３、１４１４は同一、１４０３、１４
０４は同一である。

【００６５】図１７は、装置１４００‐１、装置１４０
０‐２、装置１４００‐３及びその間の伝送路７０１〜
７０６からなる。装置１４００‐１の送信部１４０１は
伝送路７０１を介し装置１４００‐２の受信部１４０４
に接続する。装置１４００‐１の送信部１４０２は伝送
路７０３を介し装置１４００‐３の受信部１４０３に接
続する。装置１４００‐２の送信部１４０２は伝送路７
０２を介し装置１４００‐１の受信部１４０３に接続す
る。装置１４００‐２の送信部１４０１は伝送路７０５
を介し装置１４００‐３の受信部１４０４に接続する。
装置１４００‐３の送信部１４０１は伝送路７０４を介
し装置１４００‐１の受信部１４０４に接続する。装置
１４００‐３の送信部１４０２は伝送路７０６を介し装
置１４００‐２の受信部１４０２に接続する。

【００６６】このように、受信部を２つと送信部を２つ
備えた装置では３重系の３つの装置のうちの、すべての
装置からすべての装置に直接メモリ転写できる伝送路を
持つ構成が実現できる。

【００６７】図１８は装置１４００‐１、装置１４００
‐２及びその間の伝送路８０１、８０２、８０３、８０
４からなる。装置１４００‐１の送信部１４０１は、伝
送路８０１を介して装置１４００‐２の受信部１４０４
に接続する。装置１４００‐１の送信部１４０２は、伝
送路８０３を介して装置１４００‐２の受信部１４０３
に接続する。装置１４００‐２の送信部１４０２は、伝
送路８０２を介して装置１４００‐１の受信部１４０３
に接続する。装置１４００‐２の送信部１４０１は、伝
送路８０４を介して装置１４００‐１の受信部１４０４
に接続する。

【００６８】このように、受信部を２つと送信部を２つ
備えた装置では、２つの装置間で伝送路を２重化して持
つ２重系の構成が実現できる。

【００６９】図１９は、第４の実施の形態を示す。第４
の実施の形態は、転送方法のバリエーションである。メ
モリ転写の対象となる制御データは、時間的にクリティ
カルなデータと、比較的時間的に余裕のあるデータがあ
ることを考慮して、メモリ転写用の領域を少量で転写周
期の短い優先領域１０２０と大量で転写周期の長い通常
領域１０３０に分ける。普通、データ転送は、ある定ま
った転送単位（例えば１２８バイト）を同期を取りなが
ら転送する。１００１から１０１１まではこの転送の様
子を示しており、１つ１つが１つの転送単位である。
今、優先領域１０２０がα１０２１、β１０２２、γ１
０２３、δ１０２４の４つの単位からなり、通常領域１
０３０がＡ１０３１、Ｂ１０３２、Ｃ１０３３、Ｄ１０
３４、Ｅ１０３５、Ｆ１０３６、Ｇ１０３７、Ｈ１０３
８の８つの転送単位からなるとき、転送１０１において
前半の一部にα１０２１、後半の一部にＡ１０３１を転
送する。また転送１００２において前半の一部にβ１０
２２、後半の一部にＢ１０３２を転送する。転送１００
３において前半の一部にγ１０２３、後半の一部にＣ１
０３３を転送する。また転送１００４において前半の一
部にδ１０２４、後半の一部にＤ１０３４を転送する。
転送１００５において前半の一部にα１０２１、後半の
一部にＥ１０３５を転送する。また転送１００６におい
て前半の一部にβ１０２２、後半の一部にＦ１０３６を
転送する。転送１００７において前半の一部にγ１０２
３、後半の一部にＧ１０３７を転送する。また転送１０
０８において前半の一部にδ１０２４、後半の一部にＨ
１０３４を転送する。転送１００９において前半の一部
にα１０２１、後半の一部にＡ１０３１を転送する。ま
た転送１０１０において前半の一部にβ１０２２、後半
の一部にＢ１０３２を転送する。転送１０１１において
前半の一部にγ１０２３、後半の一部にＣ１０３３を転
送する。以上のように優先領域の一部と通常領域の一部
から転送単位を構成し転送していく。すると、優先領域
は４転送単位分を転送周期Ｔ１とすることになり、また
通常領域は８転送単位分を転送周期Ｔ２とすることにな
る。このように、領域の大きさを調節することにより転
送周期をコントロールすることが可能である。

【００７０】図２０は、第５の実施の形態である。第５
の実施の形態は、分散型の装置を示している。装置１０
０‐１、１００‐２は第１の実施の形態の装置１００と
全く同じであるが、装置１００‐１には入出力部として
２００１〜２００３が接続され、また装置１００‐２に
は別の入出力部２００４〜２００６が接続されている。
装置１００‐１、１００‐２はそれぞれ別の入出力部か
ら別の入出力データを入力あるいは出力しながら、全く
別の処理を行う。しかし、装置１００‐１、１００‐２
で共通のデータをやり取りすることもあり、このとき転
写の機能を用いる。装置１００‐１から装置１００‐２
へデータを送る場合、メモリ１０９‐１上のデータがメ
モリバス１０４‐１を介しメモリ転写部１０７‐１の送
信部１３１‐１に送り、伝送路２０１０を通じて受信部
１３２‐２及び１３３‐２に送り、メモリバス１０４‐
２を介しメモリ１０９‐２に送るよう動作する。装置１
００‐２から装置１００‐１へデータを送る場合も同様
である。

【００７１】このように、本装置は、同一の入出力部に
つながれた多重化システムのみならず、別々の入出力部
につながれて別々の処理をする分散型の装置における共
有メモリの実現のために用いることも可能である。

【００７２】以上、本発明の好適な実施の形態について
説明したが、種々の変形・変更を行うことが可能であ
る。例えば、ブリッジ２０３は本発明に必須のものでは
なく、削除してもよい。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
バスの衝突を防ぐ仕掛けを備えることによって、バスの
競合が少なく性能を向上することができる。また、バス
の競合用のバッファを小さくすることによって、小規模
な論理ですむメモリ転写機能を有する情報処理装置を小
型で低価格に実現することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態の構成を示すブロ
ック図である。

【図２】 従来例の構成を示すブロック図である。

【図３】 第１の実施の形態の動作タイムチャートであ
る。

【図４】 第１の実施の形態の動作タイムチャートであ
る。

【図５】 第１の実施の形態の動作タイムチャートであ
る。

【図６】 図１の装置により３重系の構成を実現するた
めの装置間の接続形態の説明図である。

【図７】 図１の装置により２重系の構成を実現するた
めの装置間の接続形態の説明図である。

【図８】 第１の実施の形態におけるメモリ転写時のデ
ータ転送方法の説明図である。

【図９】 第１の実施の形態におけるメモリ転写で用い
られる通信プロトコルの説明図である。

【図１０】 図１の装置内のメモリ転写部１０７の送信
部１３１の詳細を示す回路ブロック図である。

【図１１】 図１の装置内のメモリ転写部１０７の受信
部１３２の詳細を示す回路ブロック図である。

【図１２】 第２の実施の形態の構成を示すブロック図
である。

【図１３】 第２の実施の形態の動作（０面領域に書き
込む場合）の説明図である。

【図１４】 第２の実施の形態の動作（１面領域に書き
込む場合）の説明図である。

【図１５】 第２の実施の形態の詳細構成を示す回路ブ
ロック図である。

【図１６】 第３の実施の形態の構成（送信部が２個の
時）を示すブロック図である。

【図１７】 送信部が２個の時の３重系の構成の接続形
態の説明図である。

【図１８】 送信部が２個の時の２重系の構成の接続形
態の説明図である。

【図１９】 第４の実施の形態（転送方法）の説明図で
ある。

【図２０】 第５の実施の形態（分散型装置の構成）の
説明図である。

【図２１】 第１の実施の形態におけるバス制御部と他
の各部の間での入出力信号を示すブロック図である。

【図２２】 図２１に示したバス制御部の構成例を示す
ブロック図である。

【図２３】 図２２に示した優先判定回路２２０１の動
作の説明図である。

【符号の説明】

１０１ ＣＰＵ １０２ プロセッサバス １０３ ブリッジ １０４ メモリバス １０５ メモリ １０６ システムバス １０７ メモリ転写部 １０８ バススイッチ １０９ 転写用領域 １１０ メモリ転写部バス １１１〜１１３ 入出力部 １１４ 送信用伝送路 １１５ 受信用伝送路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 美道 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 清野 隆 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器事業部内

Claims (17)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと、メモリと、入出力部と、 前記メモリの内容を伝送路をとおして他の装置にコピー
   するために送信する送信部と、他の装置のメモリの内容
   を伝送路をとおして前記メモリにコピーするために受信
   する受信部からなるメモリ転写部と、 前記ＣＰＵと前記メモリと前記入出力部と前記メモリ転
   写部とを互いに接続するバスとを備える情報処理装置に
   おいて、 前記ＣＰＵが前記入出力部をアクセスするバスと、前記
   メモリ転写部が前記メモリをアクセスするバスを分離す
   ることができるバススイッチ手段を設けたことを特徴と
   するメモリ転写機能を有する情報処理装置。
2. 【請求項２】請求項１記載の装置において、 前記メモリ転写部が前記メモリをアクセスするとき、前
   記バススイッチ手段により前記バスの分離を行う制御手
   段を備えたことを特徴とするメモリ転写機能を有する情
   報処理装置。
3. 【請求項３】請求項１記載の装置において、 前記バススイッチ手段と協慟し、前記ＣＰＵの前記入出
   力部へのアクセスと前記メモリ転写部の前記メモリへの
   アクセスとを並列に実行可能とする制御手段を備えたこ
   とを特徴とするメモリ転写機能を有する情報処理装置。
4. 【請求項４】請求項１の装置において、 前記バススイッチ手段と協慟し、前記メモリ転写部の前
   記メモリへのアクセス要求が発生したとき、該アクセス
   要求を、同時に発生している前記ＣＰＵの前記メモリへ
   のアクセス要求または前記入出力部の前記メモリへのア
   クセス要求より優先する制御手段を備えたことを特徴と
   するメモリ転写機能を有する情報処理装置。
5. 【請求項５】請求項１〜４のいずれかに記載の装置にお
   いて前記メモリ転写部内に転写用メモリを含まず、前記
   メモリ内にメモリ転写用の領域を備えたことを特徴とす
   るメモリ転写機能を有する情報処理装置。
6. 【請求項６】請求項１〜５のいずれかに記載の装置にお
   いて、 前記他の装置から受信したデータを格納する前記メモリ
   上のメモリ転写用領域を２面設け、前記メモリ転写部が
   転写を正常終了したとき、前記メモリ転写部がアクセス
   する面を当該正常終了した面から他方の面へ切り替える
   手段を有することを特徴とするメモリ転写機能を有する
   情報処理装置。
7. 【請求項７】請求項６記載の装置において、 前記転写部からアクセスする面と前記ＣＰＵからアクセ
   スする面が異なる面になるように制御する手段を有する
   ことを特徴とするメモリ転写機能を有する情報処理装
   置。
8. 【請求項８】請求項６または７記載の装置において、 前記メモリ転写部が転写を正常終了したとき、前記メモ
   リ転写部がアクセスする面と前記ＣＰＵがアクセスする
   面とを交代させることを特徴としたメモリ転写機能を有
   する情報処理装置。
9. 【請求項９】請求項８記載の装置において、 前記メモリ転写部が転写を異常終了したとき、前記メモ
   リ転写部がアクセスする面と前記ＣＰＵがアクセスする
   面とを交代させないことを特徴としたメモリ転写機能を
   有する情報処理装置。
10. 【請求項１０】請求項１〜９のいずれかに記載の装置に
    おいて、 転写対象のメモリ領域を、少量の優先領域と大量の通常
    領域とに分割して転送する手段を有することを特徴とし
    たメモリ転写機能を有する情報処理装置。
11. 【請求項１１】請求項１０記載の装置において、 メモリ転写を複数の転送単位に分割して転送する手段
    と、前記少量の優先領域と前記大量の通常領域とを予め
    定めた転送単位ごとに交互に転写する手段を有し、前記
    優先領域は転写周期を短く、前記通常領域は転写周期を
    長く制御することを特徴とするメモリ転写機能を有する
    情報処理装置。
12. 【請求項１２】請求項第１０項記載の装置において、 メモリ転写を複数の転送単位に分割して転送する手段
    と、前記転送単位内に、前記優先領域のデータと前記通
    常領域のデータとをある比率で埋めこむ手段を有し、前
    記優先領域は転写周期を短く、前記通常領域は転写周期
    を長く制御することを特徴とするメモリ転写機能を有す
    る情報処理装置。
13. 【請求項１３】請求項１〜１２のいずれかに記載の装置
    を３つで構成した３重系情報処理装置において、 各装置内に、他の装置のメモリの内容を前記伝送路をと
    おして前記メモリにコピーする受信部を２つ持つメモリ
    転写部を内蔵し、 ３つの装置Ａ、Ｂ、Ｃの間で、ＡからＢ、ＡからＣ、Ｂ
    からＡ、ＢからＣ、ＣからＡ、ＣからＢに直接メモリ転
    写できる伝送路を有する３重系情報処理装置。
14. 【請求項１４】請求項第１〜１２のいずれかに記載の装
    置を２つで構成した２重系情報処理装置において、 各装置内に、他の装置のメモリの内容を前記伝送路をと
    おして前記メモリにコピーする受信部を２つ持つメモリ
    転写部を内蔵し、 ２つの装置Ａ、Ｂ間でＡからＢを２本、ＢからＡを２本
    と、伝送路を２重化して有する２重系情報処理装置。
15. 【請求項１５】請求項１〜１２のいずれかに記載の装置
    において、 異なる入出力に接続され異なった処理を行なう複数の装
    置の間で共有されるメモリ領域を、前記メモリ転写部の
    転写対象領域として割り当てることを特徴とするメモリ
    転写機能を有する情報処理装置。
16. 【請求項１６】請求項１〜１２のいずれかに記載の装置
    において、 メモリ転写を複数の転送単位に分割して行う手段と、前
    記転送単位に転写領域の先頭を示す通信制御情報を埋め
    こむ手段を有し、受信部が受信中に通信に失敗したと
    き、次の前記通信制御情報を検出するまで転写を停止す
    る手段と、次の前記通信制御情報を検出したとき転写を
    開始する手段を有することを特徴としたメモリ転写機能
    を有する情報処理装置。
17. 【請求項１７】請求項１記載の装置において、前記ＣＰ
    Ｕと前記メモリと前記入出力部と前記メモリ転写部とを
    互いに接続するバスは、前記ＣＰＵと前記入出力部とを
    接続するプロセッサバスと、該プロセッサバスと前記メ
    モリとを接続するメモリバスと、該メモリバスと前記メ
    モリ転写部とを接続するメモリ転写部バスとを含み、該
    メモリ転写部バスと前記メモリバスとの接続点と、前記
    プロセッサバスと前記メモリバスとの接続点との間に前
    記バススイッチ手段を配置したことを特徴とするメモリ
    転写機能を有する情報処理装置。