JPH09237217A - ローカルストレージのメモリ割付け方式と制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ソフトウェアのメモリ割付けを変更せずにロー
カルメモリに使用頻度の高いプログラムを割付けること
を可能とする方式及び装置の提供。 【解決手段】使用頻度が高いプログラムが割り付けられ
ているメモリ空間のアドレスを予めＰＲＯＭ５に格納し
ておき、装置立ち上げ時に、ＰＲＯＭ読出し・テーブル
設定回路６により、ＰＲＯＭ５内のデータをアドレス変
換テーブル４に設定し、ＣＰＵ２が出力したアドレスと
アドレス変換テーブル４内のアドレスとをアドレス比較
器７にて比較し、一致した場合には、ローカルストレー
ジ３をアクセスさせるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、特に高速アクセス可能なローカルストレージを持つ
処理装置におけるローカルストレージのメモリ割付け方
式に関する。

【０００２】

【従来の技術】この種の情報処理装置の従来技術とし
て、例えば特開昭５８−２１１３８６号公報には、バッ
ファメモリを主記憶装置（主メモリ）とは別の各演算処
理装置固有の高速メモリ（ローカルメモリ）としてプロ
グラムに見せることができると同時に、各演算処理装置
が与えた識別フラグが主メモリアクセスを示している時
は、プログラムからは見えない高速バッファメモリ（キ
ャッシュメモリ）としても動作するバッファメモリを提
供することを目的として、図７に示すような構成が提案
されている。

【０００３】図７を参照して、複数台のＣＰＵ２の各々
は、インタフェース回路１０を介してバッファメモリ９
に接続され、バッファメモリ９は低速な主記憶装置１に
接続された構成とされている。

【０００４】バッファメモリ９内にはＣＰＵ２からアク
セス可能なローカルストレージを備えている。

【０００５】図８は、図７に示した従来の装置のバッフ
ァメモリ９のアドレスレジスタにインタフェース回路１
０からセットされるアドレス情報の形式を示したもので
ある。

【０００６】図８に示すように、アドレスレジスタ１１
の０ビットはアクセス識別（ＡＩＤ）フラグであり、ロ
ーカルストレージへのアクセス方法は、このアドレス識
別フラグ（ＡＩＤ）であるＡＩＤビットの値によって、
ローカルストレージへのアクセスであるか、主記憶装置
１へのアクセスであるのか、を判断していた。なお、こ
のアドレスレジスタ１１に格納されるアドレスは、ＣＰ
Ｕ２が出力したアドレスであり、ビット１−６のフィー
ルドは演算処理装置番号（ＰＥ番号）、すなわちこのア
クセスを要求した演算処理装置（プロセッサエレメン
ト）の装置識別情報、ビット２０−３１はローカルメモ
リアドレスを示し、例えばＡＩＤビット＝“０”の時、
アドレスレジスタ１１のビット１−３１は主メモリ１の
アドレスを示している。一方、ＡＩＤビット＝“１”の
時は例えばビット２０−３１のローカルメモリアドレス
にてローカルストレージをアクセスする。

【０００７】

【発明が解決しようとする課題】上記従来の技術におい
ては、演算処理装置から出力されるアドレスのアドレス
識別フラグの値によってローカルストレージと主メモリ
とのアクセスを判別する構成とされており、アドレスの
あるビット（ＡＩＤビット）を特定するには、ソフトウ
ェア（プログラム）にて該ビットを操作することが必要
とされ、このため、例えば既存の処理装置の高速化のた
めに、ローカルストレージを追加した場合、ソフトウェ
アの改変が必要とされることになり、工数が増大する。

【０００８】すなわち、ソフトウェア設計者は、プログ
ラム（データ）の局所性の特性に基づき、使用頻度が高
いプログラムをローカルストレージに格納しようとした
場合、アドレスレジスタのＡＩＤビットがローカルスト
レージへのアクセスとなるように、プログラムのメモリ
割付けを変更することが必要とされる。

【０００９】従って、本発明は、上記事情に鑑みて為さ
れたものであって、処理装置の高速化のためローカルス
トレージを用いた場合に、既存のソフトウェアのメモリ
割付けを変更することなく、使用頻度の高いプログラム
をローカルストレージに割付けでき、かつ簡易な構成と
した、全く新規な装置及び方式を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、演算処理装置（「ＣＰＵ」という）から
のアクセスを高速化するために、主記憶装置とは別に高
速アクセス可能なローカルストレージを持つ情報処理装
置のメモリアクセス制御方式であって、使用頻度の高い
プログラムが存在するメモリ空間のアドレスを、書換可
能な読み出し専用メモリ（「ＰＲＯＭ」という）内にデ
ータとして予め格納しておき、システム立ち上げ時に、
前記ＰＲＯＭ内のデータをアドレス変換テーブルに設定
し、前記ＣＰＵからのアクセスアドレスが前記アドレス
変換テーブル内に設定されたアドレスと一致した際、前
記ローカルストレージをアクセスすることを特徴とする
ローカルストレージのメモリ割付け方式を提供する。

【００１１】また、本発明は、演算処理装置（「ＣＰ
Ｕ」という）のメモリアクセスを高速化するために使用
頻度の高いプログラムを格納する高速アクセス可能なロ
ーカルストレージと、前記ローカルストレージが割付け
られるメモリ空間のアドレスを保持するアドレス変換テ
ーブルと、前記アドレス変換テーブルに設定するアドレ
スをデータとして予め格納する書換可能な読み出し専用
メモリ（「ＰＲＯＭ」という）と、前記ＰＲＯＭのデー
タを読出し、該データを前記アドレス変換テーブルに設
定するテーブル設定手段と、前記ＣＰＵからのアクセス
アドレスと前記アドレス変換テーブル内のアドレスを比
較し、前記ＣＰＵからのアクセスアドレスが前記アドレ
ス変換テーブル内のアドレスと一致した際に、前記ロー
カルストレージに対してアクセスを行うアドレス比較器
と、を具備してなることを特徴とする情報処理装置のメ
モリアクセス制御装置を提供する。

【００１２】

【作用】本発明は、電気的に書換可能な不揮発性の読み
出し専用メモリ（ＰＲＯＭ）内に、予め使用頻度が高い
プログラムが格納されているメモリ領域のアドレスをデ
ータとして格納しておき、処理装置の立ち上げ時に、こ
のＰＲＯＭ内のデータをアドレス変換テーブルに転送
し、ＣＰＵが出力するアドレスが、アドレス変換テーブ
ルに存在した場合にローカルストレージをアクセスする
ように構成したものであり、ソフトウェアのメモリ割付
けを変更せずに、使用頻度の高いプログラムをローカル
ストレージに格納することを可能としている。

【００１３】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。

【００１４】図１は、本発明のローカルストレージのメ
モリ割付け制御装置の一実施形態の構成をブロック図に
て示したものである。図１を参照して、本実施形態は、
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）で構
成された主記憶装置１と、例えば３２ビット幅のＣＰＵ
２と、使用頻度の高いプログラムを格納する高速アクセ
ス可能なＳＲＡＭ（スタティックランダムアクセスメモ
リ）で構成されたローカルストレージ３と、ローカルス
トレージ３が割り付けられるメモリ空間のアドレスを保
持するアドレス変換テーブル４と、アドレス変換テーブ
ル４に設定するアドレスをデータとして格納するＰＲＯ
Ｍ（書換可能な読み出し専用メモリ）５と、ＰＲＯＭ５
のデータを読出し、アドレス変換テーブル４に設定する
ＰＲＯＭ読出・テーブル設定回路６と、ＣＰＵ２からの
アドレスとアドレス変換テーブル４内のアドレスとを比
較し、ＣＰＵ２からのアドレスがアドレス変換テーブル
４内のアドレスと一致した場合には、ローカルストレー
ジ３に対してアクセスを行い、一致しない場合には主記
憶装置１に対しアクセスを行うアドレス比較器７と、を
具備している。

【００１５】次に、本実施形態の動作を説明する。

【００１６】図２は、本実施形態を説明するためのメモ
リマップ（３２ビットアドレスはヘキサデシマル表示）
を示した図である。図２を参照して、主記憶装置１のメ
モリ空間の中で、使用頻度が高いプログラムが割付けら
れている空間を４ＫＢ（キロバイト）単位で抽出し、抽
出されたメモリ空間（図で斜線で示した領域、ヘキサデ
シマル表示で４Ｋアドレス空間は“０００”〜“ＦＦ
Ｆ”）と、アドレス変換テーブル４に設定されるアドレ
スの対応を示している。４ＫＢ単位で抽出しているた
め、アドレス変換テーブル４には、アドレスの１２〜３
１ビット（５桁のヘキサデシマル値）が格納される。

【００１７】図３は、本実施形態における、ＰＲＯＭ５
内のデータフォーマットを示した図であり、使用頻度が
高いプログラムが割付けられている空間を４ＫＢ単位で
抽出したメモリ空間の先頭アドレスが格納される。

【００１８】図４は、アドレス変換テーブル４の設定方
法と、ローカルストレージ３への主記憶装置１のデータ
の転送方法を示したフローチャートである。

【００１９】まず、処理装置立ち上げ時にシステムリセ
ットが発行される（ステップＳ０）と、ＰＲＯＭ読出し
・テーブル設定回路６によりＣＰＵ２に対し動作停止要
求を行う（ホールド信号をアクティブとする）（ステッ
プＳ１）。

【００２０】次に、ＰＲＯＭ読出し・テーブル設定回路
６は、ＰＲＯＭ５に対してリードアクセスし、ＰＲＯＭ
５の格納データを、ＰＲＯＭ５のアドレス０番地から順
次、アドレス変換テーブル４に転送する（ステップＳ
２）。

【００２１】ＰＲＯＭ５内のデータが全て転送が終了す
る（ステップＳ３）と、アドレス変換テーブル４は、設
定されたメモリ空間のアドレスを、設定されたアドレス
を先頭番地として、４ＫＢ単位で主記憶装置１からロー
カルストレージ３に転送する（ステップＳ４）。

【００２２】アドレス変換テーブル４からの転送終了通
知（ステップＳ５）によって、ＰＲＯＭ読出し・テーブ
ル設定回路６は、ＣＰＵ２への動作停止要求を解除し
（ホールド信号をインアクティブとする）（ステップＳ
６）、ＣＰＵ２は処理を開始する（ステップＳ７）。

【００２３】図５は、本実施形態における、ローカルス
トレージへのアクセス判定方式を示した図である。本実
施形態では、抽出するメモリ空間を４ＫＢとしているた
め、ＣＰＵ２の出力アドレスの１２〜３１ビットと、ア
ドレス変換テーブル４内の０〜１９ビットのアドレスと
がアドレス比較器７で比較され、一致した場合には、ロ
ーカルストレージ３へのアクセスとなり、不一致の場合
には主記憶装置１へのアクセスとなる。

【００２４】図６に、本発明の別の実施の形態の構成を
示す。図６を参照して、本実施形態は、ＤＲＡＭで構成
された主記憶装置１と、３２ビットのＣＰＵ２と、使用
頻度の高いプログラムを格納する高速アクセス可能なＳ
ＲＡＭで構成されたローカルストレージ３と、ローカル
ストレージ３が割り付けられるメモリ空間のアドレスを
保持するアドレス変換テーブル４と、アドレス変換テー
ブル４に設定するアドレスをデータとして格納するＰＲ
ＯＭ５と、ＰＲＯＭ５のデータをアドレス変換テーブル
４に転送するための転送プログラムが格納された転送プ
ログラム格納メモリ８と、ＣＰＵ２からのアドレスとア
ドレス変換テーブル４内のアドレスを比較し、ＣＰＵ２
からのアドレスとアドレス変換テーブル４内のアドレス
とが一致した場合、ローカルストレージ３に対しアクセ
スを行い、一致しない場合は主記憶装置１に対しアクセ
スを行うアドレス比較器７と、から構成されている。

【００２５】本実施形態においては、ＰＲＯＭ５からア
ドレス変換テーブル４へのデータ転送制御は、転送プロ
グラム格納メモリ８内の転送プログラムをＣＰＵ２上で
実行することにより行われ、ハードウェア量が縮減でき
る。

【００２６】ソフトウェア設計者にローカルストレージ
のメモリ空間を意識させることなく、使用頻度の高いプ
ログラムをローカルストレージに格納しようとした場
合、一般に、キャッシュメモリ装置が用いられるが、キ
ャッシュメモリは、完全なハードウェア制御であるた
め、キャッシュメモリ装置を使用するには、複雑な制御
回路が必要とされる。さらに、キャッシュメモリには、
使用頻度が低いプログラムも、一時的に格納されるた
め、使用頻度の高いプログラムが常に１００％キャッシ
ュメモリに格納されるとは限らず、期待した処理能力が
得られないことがあり得る。これに対して、本発明の上
記実施形態によれば、簡易なハード構成で、抽出した使
用頻度の高いプログラムを全てローカルストレージに格
納できるため、期待する性能向上の実現性が予測しやす
いという利点を有している。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
処理装置の高速化のために、主記憶装置とは別に高速で
アクセス可能なローカルストレージを使用した場合、既
存のソフトウェアのメモリ割付けを変更せずに、または
ソフトウェア設計者にローカルストレージのメモリ割付
け空間を意識させずに、使用頻度の高いプログラムをロ
ーカルストレージに割付けることができるという効果を
有する。

【００２８】すなわち、本発明によれば、ソフトウェア
が完成した時点で、このソフトウェアの使用頻度が高い
プログラムが格納されるメモリ空間を抽出し、抽出され
たメモリ空間のアドレスをデータとしてＰＲＯＭに書き
込むだけで、使用頻度が高いプログラムを高速でアクセ
ス可能なローカルストレージに割り振ることを可能とし
たものであり、プログラムの改変等の作業を不要とした
ものである。

【００２９】また、本発明によれば、簡易な装置構成で
所望する性能を達成することができるという効果を有す
る。

【００３０】例えばソフトウェア設計者にローカルスト
レージのメモリ空間を意識させずに、使用頻度の高いプ
ログラムをローカルストレージに格納しようとした場
合、一般的に、キャッシュメモリが用いられるが、キャ
ッシュメモリは完全なハードウェア制御であるため、複
雑な制御回路が必要とされ、使用頻度が低いプログラム
も一時的に格納されるため、使用頻度の高いプログラム
が１００％キャッシュメモリに格納できず、期待した処
理能力が得られない場合がある。

【００３１】これに対して本発明によれば、簡易なハー
ドウェア構成にて、抽出した使用頻度の高いプログラム
を１００％ローカルストレージに格納できるため、期待
する性能向上の実現性を予測し易いという利点を有す
る。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】本発明の一実施形態における、主記憶装置のメ
モリ空間とアドレス変換テーブルの対応を示す図であ
る。

【図３】本発明の一実施形態における、ＰＲＯＭに格納
されるデータのフォーマットを示す図である。

【図４】本発明の一実施形態における、アドレス変換テ
ーブルへのデータ設定の動作フローを示す図である。

【図５】本発明の一実施形態におけるローカルストレー
ジアクセスへのアクセス方式を示した図である。

【図６】本発明の他の実施の形態の構成を示すブロック
図である。

【図７】従来の技術を示したブロック図である。

【図８】従来の技術におけるローカルストレージアクセ
スのアクセス方式を説明するための図である。

【符号の説明】

１ 主記憶装置 ２ ＣＰＵ ３ ローカルストレージ ４ アドレス変換テーブル ５ ＰＲＯＭ ６ ＰＲＯＭ読出し・テーブル設定回路 ７ アドレス比較器 ８ 転送プログラム格納メモリ ９ バッファメモリ（ローカルストレージ） １０ インタフェース回路 １１ アドレスレジスタ Ｓ０〜Ｓ７ ステップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】演算処理装置（「ＣＰＵ」という）からの
   アクセスを高速化するために、主記憶装置とは別に高速
   アクセス可能なローカルストレージを持つ情報処理装置
   のメモリアクセス制御方式であって、 使用頻度の高いプログラムが存在するメモリ空間のアド
   レスを、書換可能な読み出し専用メモリ（「ＰＲＯＭ」
   という）内にデータとして予め格納しておき、 システム立ち上げ時に、前記ＰＲＯＭ内のデータをアド
   レス変換テーブルに設定し、 前記ＣＰＵからのアクセスアドレスが前記アドレス変換
   テーブル内に設定されたアドレスと一致した際、前記ロ
   ーカルストレージをアクセスすることを特徴とするロー
   カルストレージのメモリ割付け方式。
2. 【請求項２】演算処理装置（「ＣＰＵ」という）のメモ
   リアクセスを高速化するために使用頻度の高いプログラ
   ムを格納する高速アクセス可能なローカルストレージ
   と、 前記ローカルストレージが割付けられるメモリ空間のア
   ドレスを保持するアドレス変換テーブルと、 前記アドレス変換テーブルに設定するアドレスをデータ
   として予め格納する書換可能な読み出し専用メモリ
   （「ＰＲＯＭ」という）と、 前記ＰＲＯＭのデータを読出し、該データを前記アドレ
   ス変換テーブルに設定するテーブル設定手段と、 前記ＣＰＵからのアクセスアドレスと前記アドレス変換
   テーブル内のアドレスを比較し、前記ＣＰＵからのアク
   セスアドレスが前記アドレス変換テーブル内のアドレス
   と一致した際に、前記ローカルストレージに対してアク
   セスを行うアドレス比較器と、 を具備してなることを特徴とする情報処理装置のメモリ
   アクセス制御装置。
3. 【請求項３】前記テーブル設定手段が、システムリセッ
   ト時に、前記ＣＰＵを動作停止状態として、前記ＰＲＯ
   Ｍのデータを読み出し該データを前記アドレス変換テー
   ブルに格納し、 前記アドレス変換テーブルに格納されたアドレスを先頭
   番地として所定の記憶容量単位に主記憶装置から前記ロ
   ーカルストレージに転送した後に、 前記ＣＰＵの動作停止状態を解除し、前記ＣＰＵが実効
   開始することを特徴とする請求項２記載の情報処理装置
   のメモリアクセス制御装置。
4. 【請求項４】前記ＣＰＵが、予め所定の記憶領域に格納
   された転送プログラムを実行することにより、前記ＰＲ
   ＯＭから前記アドレス変換テーブルへのデータの設定を
   行うことを特徴とする請求項３記載の情報処理装置のメ
   モリアクセス制御装置。