JPH09231124A - メモリロック装置及びメモリロック方法 - Google Patents
メモリロック装置及びメモリロック方法Info
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- JPH09231124A JPH09231124A JP5536296A JP5536296A JPH09231124A JP H09231124 A JPH09231124 A JP H09231124A JP 5536296 A JP5536296 A JP 5536296A JP 5536296 A JP5536296 A JP 5536296A JP H09231124 A JPH09231124 A JP H09231124A
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Abstract
(57)【要約】
【課題】メモリの排他制御をするときにプロセッサのメ
モリアクセスの回数が増加して処理時間がかかってしま
う。 【解決手段】複数のプロセッサ１ａ〜１ｎをそれぞれア
ドレスロック装置２ａ〜２ｎを介して共有メモリ４が接
続された共通のシステムバス３に接続する。プロセッサ
１ａから共有メモリ４のアクセスがあったときに、アド
レスロック装置２ａのロックテ−ブル参照部２５はロッ
クテ−ブル２４を確認し、指定されたアドレスに対応す
るロックの状態を検出し、共有メモリ４の排他制御をソ
フトウェアの処理によらずハ−ドウェアで行ない、短時
間の処理時間で処理を行う。
モリアクセスの回数が増加して処理時間がかかってしま
う。 【解決手段】複数のプロセッサ１ａ〜１ｎをそれぞれア
ドレスロック装置２ａ〜２ｎを介して共有メモリ４が接
続された共通のシステムバス３に接続する。プロセッサ
１ａから共有メモリ４のアクセスがあったときに、アド
レスロック装置２ａのロックテ−ブル参照部２５はロッ
クテ−ブル２４を確認し、指定されたアドレスに対応す
るロックの状態を検出し、共有メモリ４の排他制御をソ
フトウェアの処理によらずハ−ドウェアで行ない、短時
間の処理時間で処理を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のプロセッ
サがメモリを共有して処理を行なうマルチプロセッサシ
ステムにおけるメモリアクセスの排他制御を行うメモリ
ロック装置及びメモリロック方法、特に処理の単純化と
処理時間の短縮化に関するものである。
サがメモリを共有して処理を行なうマルチプロセッサシ
ステムにおけるメモリアクセスの排他制御を行うメモリ
ロック装置及びメモリロック方法、特に処理の単純化と
処理時間の短縮化に関するものである。
【０００２】
【従来の技術】複数のプロセッサがメモリを共有して処
理を行なうマルチプロセッサシステムが使用されてい
る。このシステムでは複数のプロセッサがそれぞれ独立
してメモリにアクセスするのに対して、メモリのデ−タ
の一貫性を保つためにメモリのアクセスを制限するロッ
ク機能を有した排他制御が必要になる。例えばあるプロ
セッサがメモリのあるアドレス又はペ−ジに対して処理
を行なっているときに、他のプロセッサによるデ−タの
アクセスを制限する必要がある場合がある。このような
場合、共有するメモリ領域を分割し、アクセスの制限が
必要であるメモリ領域に対してロック状態を示すフラグ
を設け、ソフトウェア的に処理を行なう方法が用いられ
ている。例えば、フラグの値が０のとき、そのメモリ領
域はアンロック状態であり、どのプロセッサからもアク
セス可能であるとし、フラグの値が１のとき、そのメモ
リ領域は特定のプロセッサによるロック状態で、他のプ
ロセッサからのアクセスを制限しているものとあらかじ
め決めておく。そして、各プロセッサは共有メモリにア
クセスするときに、該当するアドレス又はペ−ジなどの
領域に対するロック状態を示すフラグを確認してアクセ
スの可否を決定するといったソフトウェア的な排他制御
をしている。
理を行なうマルチプロセッサシステムが使用されてい
る。このシステムでは複数のプロセッサがそれぞれ独立
してメモリにアクセスするのに対して、メモリのデ−タ
の一貫性を保つためにメモリのアクセスを制限するロッ
ク機能を有した排他制御が必要になる。例えばあるプロ
セッサがメモリのあるアドレス又はペ−ジに対して処理
を行なっているときに、他のプロセッサによるデ−タの
アクセスを制限する必要がある場合がある。このような
場合、共有するメモリ領域を分割し、アクセスの制限が
必要であるメモリ領域に対してロック状態を示すフラグ
を設け、ソフトウェア的に処理を行なう方法が用いられ
ている。例えば、フラグの値が０のとき、そのメモリ領
域はアンロック状態であり、どのプロセッサからもアク
セス可能であるとし、フラグの値が１のとき、そのメモ
リ領域は特定のプロセッサによるロック状態で、他のプ
ロセッサからのアクセスを制限しているものとあらかじ
め決めておく。そして、各プロセッサは共有メモリにア
クセスするときに、該当するアドレス又はペ−ジなどの
領域に対するロック状態を示すフラグを確認してアクセ
スの可否を決定するといったソフトウェア的な排他制御
をしている。
【０００３】また、例えば特開平６−19777号公報に示
されたメモリの排他制御は、メモリの各アドレスに対し
て排他制御コ−ドを設け、プロセッサからのアクセスが
生じたときに、機能実現部が該当するアドレスの排他制
御コ−ドにしたがって排他制御を行うようにしている。
そして、これらの機能を半導体上に一体に形成すること
により、メモリの排他制御をソフトウェア処理によら
ず、ハ−ドウェア的に行うようにしている。
されたメモリの排他制御は、メモリの各アドレスに対し
て排他制御コ−ドを設け、プロセッサからのアクセスが
生じたときに、機能実現部が該当するアドレスの排他制
御コ−ドにしたがって排他制御を行うようにしている。
そして、これらの機能を半導体上に一体に形成すること
により、メモリの排他制御をソフトウェア処理によら
ず、ハ−ドウェア的に行うようにしている。
【０００４】
【発明が解決しようとする課題】上記のようにメモリの
排他制御をソフトウェア処理で行っていると、プロセッ
サのメモリアクセスの回数が増加するとともにソフトウ
ェア処理の負荷が増加して、処理時間がかかってしま
う。また、メモリの各アドレスに対して排他制御コ−ド
を設け、メモリの排他制御をハ−ドウェア的に行うよう
にしても、プロセッサがアクセスするときに、メモリの
排他制御コ−ドを読み出す必要であり、そのための処理
時間が必要になり、やはり処理時間が増大してしまう。
排他制御をソフトウェア処理で行っていると、プロセッ
サのメモリアクセスの回数が増加するとともにソフトウ
ェア処理の負荷が増加して、処理時間がかかってしま
う。また、メモリの各アドレスに対して排他制御コ−ド
を設け、メモリの排他制御をハ−ドウェア的に行うよう
にしても、プロセッサがアクセスするときに、メモリの
排他制御コ−ドを読み出す必要であり、そのための処理
時間が必要になり、やはり処理時間が増大してしまう。
【０００５】この発明はかかる短所を改善するためにな
されたものであり、処理を単純にするとともに処理時間
を短縮することができるメモリロック装置及びメモリロ
ック方法を提供することを目的とするものである。
されたものであり、処理を単純にするとともに処理時間
を短縮することができるメモリロック装置及びメモリロ
ック方法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】この発明に係るメモリロ
ック装置は、ロックテ−ブルとロックテ−ブル参照手段
とを有し、プロセッサと共有メモリが接続されたシステ
ムバスとの間に接続されたメモリロック装置であって、
ロックテ−ブルは複数のプロセッサが共有する共有メモ
リのアドレス毎のロック状態を管理し、ロックテ−ブル
参照手段はプロセッサからメモリアクセス信号が送られ
たときにロックテ−ブルを参照し、指定されたアドレス
がロックされているかどうかを確認し、該当するアドレ
スがロックされているときに、アクセス信号を共有メモ
リヘ送ることを禁止して待機状態にし、該当するアドレ
スのロックが解除されたときにアクセス信号を共有メモ
リに送ることを特徴とする。
ック装置は、ロックテ−ブルとロックテ−ブル参照手段
とを有し、プロセッサと共有メモリが接続されたシステ
ムバスとの間に接続されたメモリロック装置であって、
ロックテ−ブルは複数のプロセッサが共有する共有メモ
リのアドレス毎のロック状態を管理し、ロックテ−ブル
参照手段はプロセッサからメモリアクセス信号が送られ
たときにロックテ−ブルを参照し、指定されたアドレス
がロックされているかどうかを確認し、該当するアドレ
スがロックされているときに、アクセス信号を共有メモ
リヘ送ることを禁止して待機状態にし、該当するアドレ
スのロックが解除されたときにアクセス信号を共有メモ
リに送ることを特徴とする。
【０００７】この発明に係る第２のメモリロック装置
は、ロックテ−ブルとロックテ−ブル参照手段とロック
情報可変手段及びロック情報伝送手段とを有し、プロセ
ッサと共有メモリが接続されたシステムバスとの間に接
続されたメモリロック装置であって、ロックテ−ブルは
複数のプロセッサが共有する共有メモリのアドレス毎の
ロック状態を管理し、ロックテ−ブル参照手段はプロセ
ッサからメモリアクセス信号が送られたときにロックテ
−ブルを参照し、指定されたアドレスがロックされてい
るかどうかを確認し、該当するアドレスがロックされて
いるときに、アクセス信号を共有メモリヘ送ることを禁
止して待機状態にし、該当するアドレスのロックが解除
されたときにアクセス信号を共有メモリに送り、ロック
情報可変手段はプロセッサ及び他のメモリロック装置か
らロック／アンロックを示す制御信号が送られたとき
に、ロックテ−ブルの指定されたアドレスの情報を切り
替え、ロック情報伝送手段はプロセッサからロック／ア
ンロックを示す制御信号が送られロックテ−ブルの指定
されたアドレスの情報が切り替えられたときに、その情
報をシステムバスを介して他のメモリロック装置に送
り、他のメモリロック装置からロックテ−ブルの情報の
切り替えが通知されたときに、その情報をロック情報可
変手段に送ることを特徴とする。
は、ロックテ−ブルとロックテ−ブル参照手段とロック
情報可変手段及びロック情報伝送手段とを有し、プロセ
ッサと共有メモリが接続されたシステムバスとの間に接
続されたメモリロック装置であって、ロックテ−ブルは
複数のプロセッサが共有する共有メモリのアドレス毎の
ロック状態を管理し、ロックテ−ブル参照手段はプロセ
ッサからメモリアクセス信号が送られたときにロックテ
−ブルを参照し、指定されたアドレスがロックされてい
るかどうかを確認し、該当するアドレスがロックされて
いるときに、アクセス信号を共有メモリヘ送ることを禁
止して待機状態にし、該当するアドレスのロックが解除
されたときにアクセス信号を共有メモリに送り、ロック
情報可変手段はプロセッサ及び他のメモリロック装置か
らロック／アンロックを示す制御信号が送られたとき
に、ロックテ−ブルの指定されたアドレスの情報を切り
替え、ロック情報伝送手段はプロセッサからロック／ア
ンロックを示す制御信号が送られロックテ−ブルの指定
されたアドレスの情報が切り替えられたときに、その情
報をシステムバスを介して他のメモリロック装置に送
り、他のメモリロック装置からロックテ−ブルの情報の
切り替えが通知されたときに、その情報をロック情報可
変手段に送ることを特徴とする。
【０００８】上記ロックテ−ブル参照手段はプロセッサ
が共有メモリにライトアクセスしたときにロックテ−ブ
ルを参照し、指定されたアドレスがライトロックされて
いるかどうかを確認し、該当するアドレスがライトロッ
クされているときに、共有メモリヘアクセスすることを
禁止して待機状態にし、該当するアドレスのライトロッ
クが解除されたときに共有メモリへアクセスする。
が共有メモリにライトアクセスしたときにロックテ−ブ
ルを参照し、指定されたアドレスがライトロックされて
いるかどうかを確認し、該当するアドレスがライトロッ
クされているときに、共有メモリヘアクセスすることを
禁止して待機状態にし、該当するアドレスのライトロッ
クが解除されたときに共有メモリへアクセスする。
【０００９】また、上記ロックテ−ブル参照手段はプロ
セッサが共有メモリにアクセスしたときにロックテ−ブ
ルを参照し、指定されたアドレスがロックされていたと
きに、プロセッサにエラ−信号を送ると良い。
セッサが共有メモリにアクセスしたときにロックテ−ブ
ルを参照し、指定されたアドレスがロックされていたと
きに、プロセッサにエラ−信号を送ると良い。
【００１０】上記ロックテ−ブルは共有メモリのペ−ジ
毎にロック状態を管理しても良い。
毎にロック状態を管理しても良い。
【００１１】この発明に係るメモリロック方法は、複数
のプロセッサがメモリを共有して処理を行なうマルチプ
ロセッサシステムにおいて、プロセッサが共有メモリの
あるアドレスをアクセスしたときに、該当するアドレス
がロックされているときに共有メモリヘアクセス信号を
送ることを禁止し、該当するアドレスのロックが解除さ
れたときに共有メモリへアクセスすることを特徴とす
る。
のプロセッサがメモリを共有して処理を行なうマルチプ
ロセッサシステムにおいて、プロセッサが共有メモリの
あるアドレスをアクセスしたときに、該当するアドレス
がロックされているときに共有メモリヘアクセス信号を
送ることを禁止し、該当するアドレスのロックが解除さ
れたときに共有メモリへアクセスすることを特徴とす
る。
【００１２】
【発明の実施の形態】この発明においては、マルチプロ
セッサシステムの複数のプロセッサをそれぞれアドレス
ロック装置を介して共有メモリが接続された共通のシス
テムバスに接続する。各アドレスロック装置には、複数
のプロセッサが共有する共有メモリのアドレス毎のロッ
ク状態を管理するロックテ−ブルと、接続されたプロセ
ッサからメモリアクセス信号が送られたときにロックテ
−ブルを参照するロックテ−ブル参照部と、接続された
プロセッサ及び他のメモリロック装置からロック／アン
ロック制御信号が送られたときに、ロックテ−ブルの指
定されたアドレスの情報を切り替えるロック情報可変部
及びロック情報伝送部とを有する。
セッサシステムの複数のプロセッサをそれぞれアドレス
ロック装置を介して共有メモリが接続された共通のシス
テムバスに接続する。各アドレスロック装置には、複数
のプロセッサが共有する共有メモリのアドレス毎のロッ
ク状態を管理するロックテ−ブルと、接続されたプロセ
ッサからメモリアクセス信号が送られたときにロックテ
−ブルを参照するロックテ−ブル参照部と、接続された
プロセッサ及び他のメモリロック装置からロック／アン
ロック制御信号が送られたときに、ロックテ−ブルの指
定されたアドレスの情報を切り替えるロック情報可変部
及びロック情報伝送部とを有する。
【００１３】そして、接続されたプロセッサから共有メ
モリのアクセスがあったときに、ロックテ−ブル参照部
はロックテ−ブルを確認し、指定されたアドレスに対応
するロックの状態を検出し、そのアドレスに対してプロ
セッサに対するロックがかかっていないときは、共有メ
モリに対して通常のメモリアクセスを行ない、ロックが
かかっているときは、システムバスに信号を送出しない
で待機状態に入り、そのアドレスのフラグの値が変化し
ロック状態が解除されたら、通常のメモリアクセスに入
る。このようにして、共有メモリの排他制御をソフトウ
ェアの処理によらずハ−ドウェアで行なうことにより、
ソフトウェア処理により共有メモリにアクセスすること
を省き、短時間の処理時間で処理を行う。
モリのアクセスがあったときに、ロックテ−ブル参照部
はロックテ−ブルを確認し、指定されたアドレスに対応
するロックの状態を検出し、そのアドレスに対してプロ
セッサに対するロックがかかっていないときは、共有メ
モリに対して通常のメモリアクセスを行ない、ロックが
かかっているときは、システムバスに信号を送出しない
で待機状態に入り、そのアドレスのフラグの値が変化し
ロック状態が解除されたら、通常のメモリアクセスに入
る。このようにして、共有メモリの排他制御をソフトウ
ェアの処理によらずハ−ドウェアで行なうことにより、
ソフトウェア処理により共有メモリにアクセスすること
を省き、短時間の処理時間で処理を行う。
【００１４】また、共有メモリのアドレスのロックやア
ンロックをするときに、ロック情報可変部はロック／ア
ンロック制御信号が送られ、送られたロック／アンロッ
ク制御信号でロック信号を検出すると、ロックテ−ブル
の対応するアドレスに他のプロセッサによるロックがか
かっていないときは、そのアドレスにロックをかけて、
そのアドレスに対してロックをかけているという情報を
ロック情報伝送部に送る。ロック情報伝送部はこの情報
を他のプロセッサに接続されている他のアドレスロック
装置に送る。他のアドレスロック装置のロック情報伝送
部を介してロック情報可変部に送り、他のアドレスロッ
ク装置のロック情報可変部はロックテ−ブルの該当する
アドレスを他のプロセッサがロックしていることを示す
情報に変える。このようにして共有メモリをアクセクす
ることなしにメモリロックをすることができ、メモリロ
ックの処理時間を大幅に短縮できる。また、共有メモリ
のロック状態を各アドレスロック装置に伝達するから、
共有メモリのロック状態を各アドレスロック装置で正確
に管理できる。送られたロック／アンロック制御信号で
アンロック信号を検出したときもロック情報可変部で上
記と同様な処理を行う。
ンロックをするときに、ロック情報可変部はロック／ア
ンロック制御信号が送られ、送られたロック／アンロッ
ク制御信号でロック信号を検出すると、ロックテ−ブル
の対応するアドレスに他のプロセッサによるロックがか
かっていないときは、そのアドレスにロックをかけて、
そのアドレスに対してロックをかけているという情報を
ロック情報伝送部に送る。ロック情報伝送部はこの情報
を他のプロセッサに接続されている他のアドレスロック
装置に送る。他のアドレスロック装置のロック情報伝送
部を介してロック情報可変部に送り、他のアドレスロッ
ク装置のロック情報可変部はロックテ−ブルの該当する
アドレスを他のプロセッサがロックしていることを示す
情報に変える。このようにして共有メモリをアクセクす
ることなしにメモリロックをすることができ、メモリロ
ックの処理時間を大幅に短縮できる。また、共有メモリ
のロック状態を各アドレスロック装置に伝達するから、
共有メモリのロック状態を各アドレスロック装置で正確
に管理できる。送られたロック／アンロック制御信号で
アンロック信号を検出したときもロック情報可変部で上
記と同様な処理を行う。
【００１５】また、接続されたプロセッサから共有メモ
リのライトアクセスがあったときもロックテ−ブル参照
部でロックテ−ブルを確認し、指定されたアドレスに対
応するロックの状態を検出するから、共有メモリの状態
を短時間で確認することができる。
リのライトアクセスがあったときもロックテ−ブル参照
部でロックテ−ブルを確認し、指定されたアドレスに対
応するロックの状態を検出するから、共有メモリの状態
を短時間で確認することができる。
【００１６】さらに、ロックテ−ブルで共有メモリのペ
−ジ毎のロック状態を管理するようにすると、共有メモ
リのペ−ジ毎にロック状態を短時間で明確にすることが
できる。
−ジ毎のロック状態を管理するようにすると、共有メモ
リのペ−ジ毎にロック状態を短時間で明確にすることが
できる。
【００１７】
【実施例】図１はこの発明の一実施例のマルチプロセッ
サシステムを示すブロック図である。図に示すように、
マルチプロセッサシステムは、複数のプロセッサ１ａ〜
１ｎがアドレスロック装置２ａ〜２ｎを介して共通のシ
ステムバス３に接続されている。システムバス３には複
数のプロセッサ１ａ〜１ｎが共有する共有メモリ４と、
システムバス３の調停を行なうバスア−ビタ５が接続さ
れている。
サシステムを示すブロック図である。図に示すように、
マルチプロセッサシステムは、複数のプロセッサ１ａ〜
１ｎがアドレスロック装置２ａ〜２ｎを介して共通のシ
ステムバス３に接続されている。システムバス３には複
数のプロセッサ１ａ〜１ｎが共有する共有メモリ４と、
システムバス３の調停を行なうバスア−ビタ５が接続さ
れている。
【００１８】プロセッサ１ａ〜１ｎはアクセスする共有
メモリ４のアドレスを発行すると共に、リ−ド時にはデ
−タを内部レジスタに取り込み、ライト時にはデ−タを
出力する。また、プロセッサ１ａ〜１ｎは制御信号とし
て、アドレスとデ−タが有効である期間を示す信号であ
るアドレスストロ−ブＡＳ，デ−タストロ−ブＤＳとリ
−ドアクセスかライトアクセスかを示す信号であるリ−
ドライトＲ／Ｗを発行するとともに、現在アクセスして
いるアドレスのロック／アンロックの選択をするロック
／アンロック制御信号を接続されたアドレスロック装置
２〜２ｎにそれぞれ発行する。このロック／アンロック
制御信号は、例えばアドレスとは別に用意されているア
ドレス空間を示す制御信号などを利用すれば良い。
メモリ４のアドレスを発行すると共に、リ−ド時にはデ
−タを内部レジスタに取り込み、ライト時にはデ−タを
出力する。また、プロセッサ１ａ〜１ｎは制御信号とし
て、アドレスとデ−タが有効である期間を示す信号であ
るアドレスストロ−ブＡＳ，デ−タストロ−ブＤＳとリ
−ドアクセスかライトアクセスかを示す信号であるリ−
ドライトＲ／Ｗを発行するとともに、現在アクセスして
いるアドレスのロック／アンロックの選択をするロック
／アンロック制御信号を接続されたアドレスロック装置
２〜２ｎにそれぞれ発行する。このロック／アンロック
制御信号は、例えばアドレスとは別に用意されているア
ドレス空間を示す制御信号などを利用すれば良い。
【００１９】アドレスロック装置２ａ〜２ｎは装置全体
を管理するＣＰＵ２１と、接続された各プロセッサ１ａ
〜１ｎとの入出力を制御する入出力インタフェ−ス２２
と、システムバス３との入出力を制御するバスインタフ
ェ−ス２３と、ロックテ−ブル２４と、ロックテ−ブル
参照部２５と、ロック情報可変部２６及びロック情報伝
送部２７とを有する。ロックテ−ブル２４は複数のプロ
セッサ１ａ〜１ｎが共有する共有メモリ４のアドレス毎
のロック状態を管理するものであり、図２に示すよう
に、共有メモリ４のアドレス毎にロック状態を示す値の
フラグを有する。このフラグの値は、例えば、どのプロ
セッサ１ａ〜１ｎにもロックされていないアドレスのフ
ラグを０とし、接続されたプロセッサ１ａがロックして
いるアドレスのフラグを１とし、他のプロセッサ１ｂ〜
１ｎがロックしているアドレスのフラグを２とし、接続
されたプロセッサ１ａがライトロックしているアドレス
のフラグを３とし、他のプロセッサ１ｂ〜１ｎがライト
ロックしているアドレスのフラグを４とするなどして共
有メモリ４のアドレス毎のロック状態を管理する。
を管理するＣＰＵ２１と、接続された各プロセッサ１ａ
〜１ｎとの入出力を制御する入出力インタフェ−ス２２
と、システムバス３との入出力を制御するバスインタフ
ェ−ス２３と、ロックテ−ブル２４と、ロックテ−ブル
参照部２５と、ロック情報可変部２６及びロック情報伝
送部２７とを有する。ロックテ−ブル２４は複数のプロ
セッサ１ａ〜１ｎが共有する共有メモリ４のアドレス毎
のロック状態を管理するものであり、図２に示すよう
に、共有メモリ４のアドレス毎にロック状態を示す値の
フラグを有する。このフラグの値は、例えば、どのプロ
セッサ１ａ〜１ｎにもロックされていないアドレスのフ
ラグを０とし、接続されたプロセッサ１ａがロックして
いるアドレスのフラグを１とし、他のプロセッサ１ｂ〜
１ｎがロックしているアドレスのフラグを２とし、接続
されたプロセッサ１ａがライトロックしているアドレス
のフラグを３とし、他のプロセッサ１ｂ〜１ｎがライト
ロックしているアドレスのフラグを４とするなどして共
有メモリ４のアドレス毎のロック状態を管理する。
【００２０】ロックテ−ブル参照部２５は接続されたプ
ロセッサ１ａからＡＳ，ＤＳなどのメモリアクセス信号
が送られたときにロックテ−ブル２４を参照し、指定さ
れたアドレスがロックされているかどうかを確認し、該
当するアドレスがロックされているときに、アクセス信
号を共有メモリ４ヘ送ることを禁止して待機状態にし、
該当するアドレスのロックが解除されたときにアクセス
信号を共有メモリ４に送る。ロック情報可変部２６は接
続されたプロセッサ１ａ及び他のメモリロック装置２ｂ
〜２ｎからロック／アンロック制御信号が送られたとき
に、ロックテ−ブル２４の指定されたアドレスの情報を
切り替える。ロック情報伝送部２７は接続されたプロセ
ッサ１ａからロック／アンロック制御信号が送られロッ
クテ−ブル２４の指定されたアドレスの情報が切り替え
られたときに、その情報をシステムバス３を介して他の
メモリロック装置２ｂ〜２ｎに送り、他のメモリロック
装置２ｂ〜２ｎからロックテ−ブル２４の情報の切り替
えが通知されたときに、その情報をロック情報可変部２
６に送る。
ロセッサ１ａからＡＳ，ＤＳなどのメモリアクセス信号
が送られたときにロックテ−ブル２４を参照し、指定さ
れたアドレスがロックされているかどうかを確認し、該
当するアドレスがロックされているときに、アクセス信
号を共有メモリ４ヘ送ることを禁止して待機状態にし、
該当するアドレスのロックが解除されたときにアクセス
信号を共有メモリ４に送る。ロック情報可変部２６は接
続されたプロセッサ１ａ及び他のメモリロック装置２ｂ
〜２ｎからロック／アンロック制御信号が送られたとき
に、ロックテ−ブル２４の指定されたアドレスの情報を
切り替える。ロック情報伝送部２７は接続されたプロセ
ッサ１ａからロック／アンロック制御信号が送られロッ
クテ−ブル２４の指定されたアドレスの情報が切り替え
られたときに、その情報をシステムバス３を介して他の
メモリロック装置２ｂ〜２ｎに送り、他のメモリロック
装置２ｂ〜２ｎからロックテ−ブル２４の情報の切り替
えが通知されたときに、その情報をロック情報可変部２
６に送る。
【００２１】バスア−ビタ５は、複数のプロセッサ１か
らバスアクセスがあったときに、システムバス３の調停
を行なう。例えば、プロセッサ１ａ，１ｂからメモリア
クセスのためにシステムバス３を使用する要求があった
ときに、まず優先度の高い例えばプロセッサ１ａのアク
セスを許しシステムバス３をプロセッサ１ａに解放す
る。プロセッサ１ａによるメモリアクセスが終わてメモ
リバス３を使用する要求がなくなったら、続いて優先度
の低いプロセッサ１ｂにバスの解放を行なう。
らバスアクセスがあったときに、システムバス３の調停
を行なう。例えば、プロセッサ１ａ，１ｂからメモリア
クセスのためにシステムバス３を使用する要求があった
ときに、まず優先度の高い例えばプロセッサ１ａのアク
セスを許しシステムバス３をプロセッサ１ａに解放す
る。プロセッサ１ａによるメモリアクセスが終わてメモ
リバス３を使用する要求がなくなったら、続いて優先度
の低いプロセッサ１ｂにバスの解放を行なう。
【００２２】上記のように構成されたマルチプロセッサ
システムにおいて、例えばプロセッサ１ａからメモリア
クセスの要求があったときの動作を図３のフロ−チャ−
トを参照して説明する。
システムにおいて、例えばプロセッサ１ａからメモリア
クセスの要求があったときの動作を図３のフロ−チャ−
トを参照して説明する。
【００２３】プロセッサ１ａは共有メモリ４のあるアド
レスをアクセスするために、アドレスをアドレスロック
装置２ａに送る（ステップＳ１）。アドレスロック装置
２ａのＣＰＵ２１は送られたアドレスをロックテ−ブル
参照部２５に送る。ロックテ−ブル参照部２５はアドレ
スが送られるとロックテ−ブル２４を確認し（ステップ
Ｓ２）、そのアドレスに対応するロックの状態を検出す
る（ステップＳ３）。そして、指定されたアドレスのフ
ラグが０又は１で、プロセッサ１ａに対するロックがか
かっていないときは、共有メモリ４に対してＡＳ，Ｄ
Ｓ，Ｒ／Ｗの制御信号を送り、そのまま通常のメモリア
クセスを行なう（ステップＳ４）。また、指定されたア
ドレスのフラグが２で、他のプロセッサ例えばプロセッ
サ１ｂによるロックがかかっているときは、システムバ
ス３に信号を送出しないで待機状態に入る（ステップＳ
５）。そして指定されたアドレスのフラグの値が変化し
ロック状態が解除したら（ステップＳ６）、通常のメモ
リアクセスに入る（ステップＳ４）。このようにして、
共有メモリ４の排他制御をソフトウェアの処理によらず
ハ−ドウェアで行ない、ソフトウェア処理により共有メ
モリ４にアクセスすることを省き、短時間で処理を行う
ことができる。
レスをアクセスするために、アドレスをアドレスロック
装置２ａに送る（ステップＳ１）。アドレスロック装置
２ａのＣＰＵ２１は送られたアドレスをロックテ−ブル
参照部２５に送る。ロックテ−ブル参照部２５はアドレ
スが送られるとロックテ−ブル２４を確認し（ステップ
Ｓ２）、そのアドレスに対応するロックの状態を検出す
る（ステップＳ３）。そして、指定されたアドレスのフ
ラグが０又は１で、プロセッサ１ａに対するロックがか
かっていないときは、共有メモリ４に対してＡＳ，Ｄ
Ｓ，Ｒ／Ｗの制御信号を送り、そのまま通常のメモリア
クセスを行なう（ステップＳ４）。また、指定されたア
ドレスのフラグが２で、他のプロセッサ例えばプロセッ
サ１ｂによるロックがかかっているときは、システムバ
ス３に信号を送出しないで待機状態に入る（ステップＳ
５）。そして指定されたアドレスのフラグの値が変化し
ロック状態が解除したら（ステップＳ６）、通常のメモ
リアクセスに入る（ステップＳ４）。このようにして、
共有メモリ４の排他制御をソフトウェアの処理によらず
ハ−ドウェアで行ない、ソフトウェア処理により共有メ
モリ４にアクセスすることを省き、短時間で処理を行う
ことができる。
【００２４】次に例えばプロセッサ１ａが共有メモリ４
のあるアドレスにロックをかけるときの動作を図４のフ
ロ−チャ−トを参照して説明する。
のあるアドレスにロックをかけるときの動作を図４のフ
ロ−チャ−トを参照して説明する。
【００２５】プロセッサ１ａが共有メモリ４のあるアド
レスに対してロックをかける場合、通常のメモリアクセ
スに加えてロック／アンロック制御信号をアドレスロッ
ク装置２ａに送る（ステップＳ１１）。アドレスロック
装置２ａのＣＰＵ２１はロック／アンロック制御信号が
送られると、そのロック／アンロック制御信号をロック
情報可変部２６に送る。ロック情報可変部２６は送られ
たロック／アンロック制御信号でロック信号を検出する
と（ステップＳ１２）、そのアドレスに対するロックテ
−ブル２４の値を参照し、他のプロセッサ１ｂ〜１ｎに
よるロックがかかっているかどうかを検出する（ステッ
プＳ１３）。そのアドレスのフラグが０で他のプロセッ
サ１ｂ〜１ｎによるロックがかかっていないときは、そ
のアドレスのフラグを１にしてプロセッサ１ａがロック
をかけている状態に変化させる（ステップＳ１４）。そ
して、このアドレスに対してロックをかけているという
情報をロック情報伝送部２７に送る。ロック情報伝送部
２７はこの情報を他のプロセッサ１ｂ〜１ｎに接続され
ているアドレスロック装置２ｂ〜２ｎに送る。アドレス
ロック装置２ｂ〜２ｎのロック情報伝送部２７は送られ
た情報をそれぞれ自己のロック情報可変部２６に送る。
アドレスロック装置２ｂ〜２ｎのロック情報可変部２６
はロックテ−ブル２４のそのアドレスのフラグを２にし
て他のプロセッサによりロックされていることを示す情
報に変える（ステップＳ１５）。
レスに対してロックをかける場合、通常のメモリアクセ
スに加えてロック／アンロック制御信号をアドレスロッ
ク装置２ａに送る（ステップＳ１１）。アドレスロック
装置２ａのＣＰＵ２１はロック／アンロック制御信号が
送られると、そのロック／アンロック制御信号をロック
情報可変部２６に送る。ロック情報可変部２６は送られ
たロック／アンロック制御信号でロック信号を検出する
と（ステップＳ１２）、そのアドレスに対するロックテ
−ブル２４の値を参照し、他のプロセッサ１ｂ〜１ｎに
よるロックがかかっているかどうかを検出する（ステッ
プＳ１３）。そのアドレスのフラグが０で他のプロセッ
サ１ｂ〜１ｎによるロックがかかっていないときは、そ
のアドレスのフラグを１にしてプロセッサ１ａがロック
をかけている状態に変化させる（ステップＳ１４）。そ
して、このアドレスに対してロックをかけているという
情報をロック情報伝送部２７に送る。ロック情報伝送部
２７はこの情報を他のプロセッサ１ｂ〜１ｎに接続され
ているアドレスロック装置２ｂ〜２ｎに送る。アドレス
ロック装置２ｂ〜２ｎのロック情報伝送部２７は送られ
た情報をそれぞれ自己のロック情報可変部２６に送る。
アドレスロック装置２ｂ〜２ｎのロック情報可変部２６
はロックテ−ブル２４のそのアドレスのフラグを２にし
て他のプロセッサによりロックされていることを示す情
報に変える（ステップＳ１５）。
【００２６】また、アドレスロック装置２ａのロック情
報可変部２６はロック信号を検出したときに、そのアド
レスに対して他のプロセッサ１ｂ〜１ｎによるロックが
かかっている場合には、他のプロセッサ１ｂ〜１ｎから
そのアドレスのロック状態が解除された通知を受けるま
で待機状態に入る（ステップＳ１６）。そして他のプロ
セッサ１ｂ〜１ｎからそのアドレスのロック状態が解除
された通知を受けたら（ステップＳ１７）、そのアドレ
スのフラグを１にしてプロセッサ１ａがロックをかけて
いる状態に変化させる（ステップＳ１４）。そして、こ
のアドレスに対してロックをかけているという情報をロ
ック情報伝送部２７に送り、他のアドレスロック装置２
ｂ〜２ｎに伝える（ステップＳ１５）。このようにして
メモリロックの処理時間を大幅に短縮できるとともに、
共有メモリ４のロック状態を各アドレスロック装置２ａ
〜２ｎで正確に管理することができる。
報可変部２６はロック信号を検出したときに、そのアド
レスに対して他のプロセッサ１ｂ〜１ｎによるロックが
かかっている場合には、他のプロセッサ１ｂ〜１ｎから
そのアドレスのロック状態が解除された通知を受けるま
で待機状態に入る（ステップＳ１６）。そして他のプロ
セッサ１ｂ〜１ｎからそのアドレスのロック状態が解除
された通知を受けたら（ステップＳ１７）、そのアドレ
スのフラグを１にしてプロセッサ１ａがロックをかけて
いる状態に変化させる（ステップＳ１４）。そして、こ
のアドレスに対してロックをかけているという情報をロ
ック情報伝送部２７に送り、他のアドレスロック装置２
ｂ〜２ｎに伝える（ステップＳ１５）。このようにして
メモリロックの処理時間を大幅に短縮できるとともに、
共有メモリ４のロック状態を各アドレスロック装置２ａ
〜２ｎで正確に管理することができる。
【００２７】また、アドレスロック装置２ａのロック情
報可変部２６はアンロック信号を検出すると（ステップ
Ｓ１２）、ロックテ−ブル２４のそのアドレスに対して
ロックがかかっているかどうかを確認する（ステップＳ
１８）。そのアドレスに対してロックがかかっていると
きは、そのアドレスのフラグが１で、プロセッサ１ａが
ロックをかけている場合には、そのアドレスのフラグを
０にしてロック状態を解除する（ステップＳ１９，Ｓ２
０）。そして、その情報をロック情報伝送部２７を介し
て他のアドレスロック装置２ｂ〜２ｎに伝える（ステッ
プＳ１５）。他のアドレスロック装置２ｂ〜２ｎのロッ
ク情報可変部２６はこの情報によりロックテ−ブル２４
の指定されたアドレスのロック情報を変更する。また、
ロック情報可変部２６は指定されたアドレスに対してロ
ックがかかっていないとき又は他のプロセッサ１ｂ〜１
ｎからロックがかかっているときはエラ−信号をプロセ
ッサ１ａに送る（ステップＳ２１）。
報可変部２６はアンロック信号を検出すると（ステップ
Ｓ１２）、ロックテ−ブル２４のそのアドレスに対して
ロックがかかっているかどうかを確認する（ステップＳ
１８）。そのアドレスに対してロックがかかっていると
きは、そのアドレスのフラグが１で、プロセッサ１ａが
ロックをかけている場合には、そのアドレスのフラグを
０にしてロック状態を解除する（ステップＳ１９，Ｓ２
０）。そして、その情報をロック情報伝送部２７を介し
て他のアドレスロック装置２ｂ〜２ｎに伝える（ステッ
プＳ１５）。他のアドレスロック装置２ｂ〜２ｎのロッ
ク情報可変部２６はこの情報によりロックテ−ブル２４
の指定されたアドレスのロック情報を変更する。また、
ロック情報可変部２６は指定されたアドレスに対してロ
ックがかかっていないとき又は他のプロセッサ１ｂ〜１
ｎからロックがかかっているときはエラ−信号をプロセ
ッサ１ａに送る（ステップＳ２１）。
【００２８】次に、プロセッサ１ａからメモリアクセス
の要求があったときの動作について図５のフロ−チャ−
トを参照して説明する。プロセッサ１ａは共有メモリ４
上のあるアドレスをアクセスするためにアドレスをアド
レスロック装置２ａに送る（ステップ３１）。このとき
のアクセスがリ−ドであった場合、ＣＰＵ２１はそのま
ま通常のアクセスを行なう（ステップＳ３２，Ｓ３
３）。アクセスがライトであった場合、ＣＰＵ２１は指
定されたアドレスをロックテ−ブル参照部２５に送る。
ロックテ−ブル参照部２５はアドレスが送られるとロッ
クテ−ブル２４を確認し、そのアドレスに対応するロッ
クの状態を確認する（ステップＳ３４）。そして、ロッ
クテ−ブル参照部２５でそのアドレスのフラグが０又は
３でプロセッサ１ａに対するライトロックがかかってい
ないことを確認すると、ＣＰＵ２１は共有メモリ４に対
して、ＡＳ、ＤＳ、Ｒ／Ｗの制御信号を送り、そのまま
通常のメモリアクセスを行なう（ステップＳ３３）。ま
た、ロックテ−ブル参照部２５でそのアドレスのフラグ
が４であることを確認し、他のプロセッサ１ａ〜１ｎに
よるライトロックがかかっている場合）には、ＣＰＵ２
１はシステムバス３に信号を送出しないで待機状態に入
る（ステップＳ３５）。そしてロックテ−ブル２４のそ
のアドレスの値が変化しロック状態が解除されたら、通
常のメモリアクセスに入る（ステップＳ３６，Ｓ３
３）。
の要求があったときの動作について図５のフロ−チャ−
トを参照して説明する。プロセッサ１ａは共有メモリ４
上のあるアドレスをアクセスするためにアドレスをアド
レスロック装置２ａに送る（ステップ３１）。このとき
のアクセスがリ−ドであった場合、ＣＰＵ２１はそのま
ま通常のアクセスを行なう（ステップＳ３２，Ｓ３
３）。アクセスがライトであった場合、ＣＰＵ２１は指
定されたアドレスをロックテ−ブル参照部２５に送る。
ロックテ−ブル参照部２５はアドレスが送られるとロッ
クテ−ブル２４を確認し、そのアドレスに対応するロッ
クの状態を確認する（ステップＳ３４）。そして、ロッ
クテ−ブル参照部２５でそのアドレスのフラグが０又は
３でプロセッサ１ａに対するライトロックがかかってい
ないことを確認すると、ＣＰＵ２１は共有メモリ４に対
して、ＡＳ、ＤＳ、Ｒ／Ｗの制御信号を送り、そのまま
通常のメモリアクセスを行なう（ステップＳ３３）。ま
た、ロックテ−ブル参照部２５でそのアドレスのフラグ
が４であることを確認し、他のプロセッサ１ａ〜１ｎに
よるライトロックがかかっている場合）には、ＣＰＵ２
１はシステムバス３に信号を送出しないで待機状態に入
る（ステップＳ３５）。そしてロックテ−ブル２４のそ
のアドレスの値が変化しロック状態が解除されたら、通
常のメモリアクセスに入る（ステップＳ３６，Ｓ３
３）。
【００２９】また、プロセッサ１ａが共有メモリ４のあ
るアドレスにライトロックをかける場合、アドレスロッ
ク装置２ａは図４のフロ−チャ−トに示したプロセッサ
１ａが共有メモリ４のあるアドレスにロックをかける場
合と同様な処理を行う。
るアドレスにライトロックをかける場合、アドレスロッ
ク装置２ａは図４のフロ−チャ−トに示したプロセッサ
１ａが共有メモリ４のあるアドレスにロックをかける場
合と同様な処理を行う。
【００３０】なお、上記実施例はプロセッサ１ａが共有
メモリ４のあるアドレスに対してアクセしたときに、そ
のアドレスに対して他のプロセッサ１ｂ〜１ｎによるロ
ックがかかっている場合には、他のプロセッサ１ｂ〜１
ｎからそのアドレスのロック状態が解除されるまで待機
状態に入り、他のプロセッサ１ｂ〜１ｎからそのアドレ
スのロック状態が解除されたときに、そのアドレスにロ
ックをかける場合について説明したが、そのアドレスに
対して他のプロセッサ１ｂ〜１ｎによるロックがかかっ
ている場合には、エラ−信号をプロセッサ１ａに送出
し、指定されたアドレスに他のプロセッサ１ｂ〜１ｎに
よるロックがかかっていることを知らせてサイクルを終
了しても良い。このようにエラ−信号を送り出すことに
より処理を短時間で終了することができる。
メモリ４のあるアドレスに対してアクセしたときに、そ
のアドレスに対して他のプロセッサ１ｂ〜１ｎによるロ
ックがかかっている場合には、他のプロセッサ１ｂ〜１
ｎからそのアドレスのロック状態が解除されるまで待機
状態に入り、他のプロセッサ１ｂ〜１ｎからそのアドレ
スのロック状態が解除されたときに、そのアドレスにロ
ックをかける場合について説明したが、そのアドレスに
対して他のプロセッサ１ｂ〜１ｎによるロックがかかっ
ている場合には、エラ−信号をプロセッサ１ａに送出
し、指定されたアドレスに他のプロセッサ１ｂ〜１ｎに
よるロックがかかっていることを知らせてサイクルを終
了しても良い。このようにエラ−信号を送り出すことに
より処理を短時間で終了することができる。
【００３１】また、上記実施例はアドレスロック装置２
ａ〜２ｎのロックテ−ブル２４で共有メモリ４のアドレ
ス毎のロック状態を管理する場合について説明したが、
ロックテ−ブル２４を、図６に示すように、共有メモリ
４のペ−ジ番号とロック状態を示すフラグで構成して、
共有メモリ４のペ−ジ毎のロック状態を管理するように
しても良い。この場合は、例えばプロセッサ１ａからメ
モリアクセスの要求があると、アドレスロック装置２ａ
のロックテ−ブル参照部２５はロックテ−ブル２４を参
照し、そのアドレスに対応するペ−ジのロックの状態を
検出する。そして対応するペ−ジのフラグが０か１でプ
ロセッサ１ａに対するロックがかかっていない場合に
は、共有メモリ４に対してＡＳ，ＤＳ，Ｒ／Ｗの制御信
号を送り、そのまま通常のメモリアクセスを行なう。ま
た、対応するペ−ジのフラグが２で他のプロセッサ１ｂ
〜１ｎによるロックがかかっている場合には、システム
バス３に信号を送出しないで待機状態に入ったり、ある
いはプロセッサ１ａにエラ−信号を送る。このようにペ
−ジ毎にロック状態を明確にすることにより、処理をよ
り迅速に行うことができる。
ａ〜２ｎのロックテ−ブル２４で共有メモリ４のアドレ
ス毎のロック状態を管理する場合について説明したが、
ロックテ−ブル２４を、図６に示すように、共有メモリ
４のペ−ジ番号とロック状態を示すフラグで構成して、
共有メモリ４のペ−ジ毎のロック状態を管理するように
しても良い。この場合は、例えばプロセッサ１ａからメ
モリアクセスの要求があると、アドレスロック装置２ａ
のロックテ−ブル参照部２５はロックテ−ブル２４を参
照し、そのアドレスに対応するペ−ジのロックの状態を
検出する。そして対応するペ−ジのフラグが０か１でプ
ロセッサ１ａに対するロックがかかっていない場合に
は、共有メモリ４に対してＡＳ，ＤＳ，Ｒ／Ｗの制御信
号を送り、そのまま通常のメモリアクセスを行なう。ま
た、対応するペ−ジのフラグが２で他のプロセッサ１ｂ
〜１ｎによるロックがかかっている場合には、システム
バス３に信号を送出しないで待機状態に入ったり、ある
いはプロセッサ１ａにエラ−信号を送る。このようにペ
−ジ毎にロック状態を明確にすることにより、処理をよ
り迅速に行うことができる。
【００３２】
【発明の効果】この発明は以上説明したように、マルチ
プロセッサシステムのプロセッサから共有メモリのアク
セスがあったときに、アドレスロック装置のロックテ−
ブルを確認し、指定されたアドレスに対応するロックの
状態を確認して、ロックされているか否を検出するか
ら、共有メモリの排他制御をソフトウェアの処理によら
ずハ−ドウェアで行なうことができ、ソフトウェア処理
により共有メモリにアクセスすることを省き、処理時間
を大幅に短縮することができる。
プロセッサシステムのプロセッサから共有メモリのアク
セスがあったときに、アドレスロック装置のロックテ−
ブルを確認し、指定されたアドレスに対応するロックの
状態を確認して、ロックされているか否を検出するか
ら、共有メモリの排他制御をソフトウェアの処理によら
ずハ−ドウェアで行なうことができ、ソフトウェア処理
により共有メモリにアクセスすることを省き、処理時間
を大幅に短縮することができる。
【００３３】また、共有メモリのアドレスのロックやア
ンロックをするときに、ロックテ−ブルの情報を確認し
てロックやアンロックをかけるから、共有メモリをアク
セクすることなしにメモリロックやアンロックをするこ
とができ、メモリロックやアンロックの処理時間を大幅
に短縮することができる。また、共有メモリのロック状
態を各アドレスロック装置に伝達するから、共有メモリ
のロック状態を各アドレスロック装置で正確に管理する
ことができる。
ンロックをするときに、ロックテ−ブルの情報を確認し
てロックやアンロックをかけるから、共有メモリをアク
セクすることなしにメモリロックやアンロックをするこ
とができ、メモリロックやアンロックの処理時間を大幅
に短縮することができる。また、共有メモリのロック状
態を各アドレスロック装置に伝達するから、共有メモリ
のロック状態を各アドレスロック装置で正確に管理する
ことができる。
【００３４】また、接続されたプロセッサから共有メモ
リのライトアクセスがあったときもロックテ−ブルを確
認し、指定されたアドレスに対応するロックの状態を検
出するから、共有メモリの状態を短時間で確認すること
ができる。
リのライトアクセスがあったときもロックテ−ブルを確
認し、指定されたアドレスに対応するロックの状態を検
出するから、共有メモリの状態を短時間で確認すること
ができる。
【００３５】さらに、ロックテ−ブルで共有メモリのペ
−ジ毎のロック状態を管理するようにすることにより、
共有メモリのペ−ジ毎にロック状態を短時間で明確にす
ることができる。
−ジ毎のロック状態を管理するようにすることにより、
共有メモリのペ−ジ毎にロック状態を短時間で明確にす
ることができる。
【図１】この発明の実施例のマルチプロセッサシステム
を示すブロック図である。
を示すブロック図である。
【図２】上記実施例のロックテ−ブルの構成図である。
【図３】上記実施例のアクセス動作を示すフロ−チャ−
トである。
トである。
【図４】上記実施例のメモリロック／アンロック動作を
示すフロ−チャ−トである。
示すフロ−チャ−トである。
【図５】上記実施例のリ−ド／ライト動作を示すフロ−
チャ−トである。
チャ−トである。
【図６】ロックテ−ブルの他の構成図である。
１ プロセッサ ２ アドレスロック装置 ３ システムバス ４ 共有メモリ ５ バスア−ビタ ２１ ＣＰＵ ２４ ロックテ−ブル ２５ ロックテ−ブル参照部 ２６ ロック情報可変部 ２７ ロック情報伝送部
Claims (6)
- 【請求項１】 ロックテ−ブルとロックテ−ブル参照手
段とを有し、プロセッサと共有メモリが接続されたシス
テムバスとの間に接続されたメモリロック装置であっ
て、 ロックテ−ブルは複数のプロセッサが共有する共有メモ
リのアドレス毎のロック状態を管理し、 ロックテ−ブル参照手段はプロセッサからメモリアクセ
ス信号が送られたときにロックテ−ブルを参照し、指定
されたアドレスがロックされているかどうかを確認し、
該当するアドレスがロックされているときに、アクセス
信号を共有メモリヘ送ることを禁止して待機状態にし、
該当するアドレスのロックが解除されたときにアクセス
信号を共有メモリに送ることを特徴とするメモリロック
装置。 - 【請求項２】 ロックテ−ブルとロックテ−ブル参照手
段とロック情報可変手段及びロック情報伝送手段とを有
し、プロセッサと共有メモリが接続されたシステムバス
との間に接続されたメモリロック装置であって、 ロックテ−ブルは複数のプロセッサが共有する共有メモ
リのアドレス毎のロック状態を管理し、 ロックテ−ブル参照手段はプロセッサからメモリアクセ
ス信号が送られたときにロックテ−ブルを参照し、指定
されたアドレスがロックされているかどうかを確認し、
該当するアドレスがロックされているときに、アクセス
信号を共有メモリヘ送ることを禁止して待機状態にし、
該当するアドレスのロックが解除されたときにアクセス
信号を共有メモリに送り、 ロック情報可変手段はプロセッサ及び他のメモリロック
装置からロック／アンロックを示す制御信号が送られた
ときに、ロックテ−ブルの指定されたアドレスの情報を
切り替え、 ロック情報伝送手段はプロセッサからロック／アンロッ
クを示す制御信号が送られロックテ−ブルの指定された
アドレスの情報が切り替えられたときに、その情報をシ
ステムバスを介して他のメモリロック装置に送り、他の
メモリロック装置からロックテ−ブルの情報の切り替え
が通知されたときに、その情報をロック情報可変手段に
送る、ことを特徴とするメモリロック装置。 - 【請求項３】 上記ロックテ−ブル参照手段はプロセッ
サが共有メモリにライトアクセスしたときにロックテ−
ブルを参照し、指定されたアドレスがライトロックされ
ているかどうかを確認し、該当するアドレスがライトロ
ックされているときに、共有メモリヘアクセスすること
を禁止して待機状態にし、該当するアドレスのライトロ
ックが解除されたときに共有メモリへアクセスする請求
項１又は２記載のメモリロック装置。 - 【請求項４】 上記ロックテ−ブル参照手段はプロセッ
サが共有メモリにアクセスしたときにロックテ−ブルを
参照し、指定されたアドレスがロックされていたとき
に、プロセッサにエラ−信号を送る請求項１又は２記載
のメモリロック装置。 - 【請求項５】 上記ロックテ−ブルは共有メモリのペ−
ジ毎にロック状態を管理する請求項１又は２記載のメモ
リロック装置。 - 【請求項６】 複数のプロセッサがメモリを共有して処
理を行なうマルチプロセッサシステムにおいて、プロセ
ッサが共有メモリのあるアドレスをアクセスしたとき
に、該当するアドレスがロックされているときに共有メ
モリヘアクセス信号を送ることを禁止し、該当するアド
レスのロックが解除されたときに共有メモリへアクセス
することを特徴とするメモリロック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5536296A JPH09231124A (ja) | 1996-02-20 | 1996-02-20 | メモリロック装置及びメモリロック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5536296A JPH09231124A (ja) | 1996-02-20 | 1996-02-20 | メモリロック装置及びメモリロック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231124A true JPH09231124A (ja) | 1997-09-05 |
Family
ID=12996389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5536296A Pending JPH09231124A (ja) | 1996-02-20 | 1996-02-20 | メモリロック装置及びメモリロック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09231124A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046969A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 共有メモリのアクセス監視方法及び装置 |
| JP2008525923A (ja) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | マルチプロセッサ環境におけるトランザクションベースの共有データオペレーション |
| JP2014071855A (ja) * | 2012-10-02 | 2014-04-21 | Fujitsu Semiconductor Ltd | アクセス制御回路、アクセス制御方法 |
-
1996
- 1996-02-20 JP JP5536296A patent/JPH09231124A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008525923A (ja) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | マルチプロセッサ環境におけるトランザクションベースの共有データオペレーション |
| US7984248B2 (en) | 2004-12-29 | 2011-07-19 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
| JP4764430B2 (ja) * | 2004-12-29 | 2011-09-07 | インテル・コーポレーション | マルチプロセッサ環境におけるトランザクションベースの共有データオペレーション |
| US8176266B2 (en) | 2004-12-29 | 2012-05-08 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
| US8458412B2 (en) | 2004-12-29 | 2013-06-04 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
| JP2008046969A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 共有メモリのアクセス監視方法及び装置 |
| JP2014071855A (ja) * | 2012-10-02 | 2014-04-21 | Fujitsu Semiconductor Ltd | アクセス制御回路、アクセス制御方法 |
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