JPH09223395A

JPH09223395A - 半導体記憶装置

Info

Publication number: JPH09223395A
Application number: JP8031861A
Authority: JP
Inventors: Yoshio Akiyama; 義雄秋山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-02-20
Filing date: 1996-02-20
Publication date: 1997-08-26

Abstract

(57)【要約】【課題】温度変化による特性の変動を抑え安定して動
作する半導体記憶装置を提供する。【解決手段】温度に応じて周波数の異なる発振パルス
信号を出力するリングオシレータ１０１が作動回路１０
３で一定時間作動され、出力された発振パルス信号をも
とに発生されたパルス信号Ｓ２のパルス数がカウンタ１
０９でカウントされ、その値に応じて制御信号出力回路
１１１で制御信号Ｓ_A〜Ｓ_Dのいずれかが出力される。
パルス発生回路１１３で異なるパルス幅のパルス信号が
生成され、出力された制御信号により最適なパルス幅の
パルス信号が選択され出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
するもので、特に、リングオシレータを内蔵する半導体
記憶装置に関する。

【０００２】

【従来の技術】図１１は、従来の半導体記憶装置の主な
電気特性の例を温度別に示す図であり、（ａ）は、常温
時および高温時における電源電圧Ｖｃｃとアクセスタイ
ムＴａとの関係を示す図であり、（ｂ）は低温時および
高温時における消費電流ＩｅｘとサイクルタイムＴｃと
の関係を示す図である。

【０００３】図１１（ａ）を参照して、電源電圧Ｖｃｃ
とアクセスタイムＴａとの関係について常温時の特性
（Ｒ．Ｔ）と高温時の特性（Ｈ．Ｔ）とを比較すると、
電源電圧ＶｃｃがＶ_Aであるとき、高温時のアクセスタ
イムの方が常温時のアクセスタイムよりも遅れているこ
とがわかる。

【０００４】また、図１１（ｂ）を参照して、消費電流
ＩｅｘとサイクルタイムＴｃとの関係について低温時の
特性（Ｃ．Ｔ）と高温時の特性（Ｈ．Ｔ）とを比較する
と、サイクルタイムＴｃがｔであるとき、低温時の消費
電流の方が高温時の消費電流よりも大きいことがわか
る。

【０００５】さらに、半導体記憶装置内の出力ドライバ
から出力された読出データのリンギングノイズもまた外
部温度の変化に影響される。

【０００６】図１２は、従来の半導体記憶装置内の出力
ドライバ出力制御回路２１００の例を示す回路図であ
る。

【０００７】図１２を参照して、出力ドライバノイズ制
御回路２１００は、読出データなどを出力する出力ドラ
イバ２１０１と、出力ドライバ２１０１内のＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称
す）２１０７のゲート電極に与える電圧およびＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
称す）２１０９のゲート電極に与える電圧を供給する出
力ドライバ制御回路２１０３とを含む。抵抗およびコン
デンサ２１０５は出力ドライバ２１０１の寄生抵抗およ
び寄生容量である。

【０００８】出力ドライバ制御回路２１０３における各
トランジスタのレシオ（トランジスタの駆動力）に差を
つけ、出力ドライバ制御回路２１０３に読出データ信号
Ｓａと出力制御信号Ｓｂとが入力されると、それらの信
号に応答して、出力ドライバ制御回路２１０３は、出力
ドライバ２１０１内のＰＭＯＳトランジスタ２１０７の
ゲート電極とＮＭＯＳトランジスタ２０１９のゲート電
極とにそれぞれ電圧を供給し、出力ドライバ２１０１に
おける貫通電流を制御して、外部出力信号Ｓｄのリンギ
ングノイズなどの発生を抑えようとしていた。

【０００９】

【発明が解決しようとする課題】しかしながら、リンギ
ングノイズは、外部温度の変化により、その発生が大き
くなる傾向がある。

【００１０】図１３は、図１２の出力ドライバノイズ制
御回路２１００の外部出力信号Ｓｄのリンギングノイズ
の発生を示す出力波形図である。

【００１１】図１３を参照して、出力ドライバ２１０１
内のＮＭＯＳトランジスタ２１０９のゲート電極に与え
られるドライバ入力信号Ｓｃが、Ｌ（論理ロー）レベル
からＨ（論理ハイ）レベルに立上がるのに応答して、外
部出力信号ＳｄはＨレベルからリンギングノイズを発生
しながらＬレベルに移っていく。

【００１２】このように、図１２に示した従来の出力ド
ライバノイズ制御回路２１００では、温度の変化に対応
してリンギングノイズの発生を十分に抑えることができ
ないという問題点があった。

【００１３】また、図１１に示したように、温度変化に
より半導体記憶装置の特性が変動するのでは、安定した
動作を得ることができないという問題点があった。

【００１４】本発明は以上のような問題点を解決するた
めになされたもので、半導体記憶装置の温度依存性によ
る特性の変動を抑え、安定して動作することが可能な半
導体記憶装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、温度に応じて変動する第１の周波数の発振パ
ルス信号を発振する発振手段と、外部から入力された作
動信号に応答して発振手段を一定時間作動させる作動手
段と、発振手段で発振された発振パルス信号の第１の周
波数を検出する周波数検出手段と、周波数検出手段によ
って検出された第１の周波数に応じて変動する第２の周
波数のパルス信号を発生するパルス信号発生手段とを設
けたものである。

【００１６】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、発振パルス信号の振幅を
所定の大きさに調整するパルス振幅調整手段をさらに設
けたものである。

【００１７】請求項３に係る半導体記憶装置は、温度に
応じて周波数が変動する発振パルス信号を発振する発振
手段と、外部から入力された作動信号に応答して発振手
段を一定時間作動させる作動手段と、発振手段で発振さ
れた発振パルス信号の周波数を検出する周波数検出手段
と、周波数検出手段によって検出された周波数に応じて
変動する内部電圧を発生する内部電圧発生手段とを設け
たものである。

【００１８】請求項４に係る半導体記憶装置は、温度に
応じて周波数が変動する発振パルス信号を発振する発振
手段と、外部から入力された作動信号に応答して発振手
段を一定時間作動させる作動手段と、発振手段で発振さ
れた発振パルス信号の周波数を検出する周波数検出手段
と、周波数検出手段によって検出された周波数を発振手
段の発振時の温度に応じて予め定められた周波数と比較
して、検出された周波数が予め定められた周波数よりも
低いときは発振パルス信号に含まれるパルスの数を増加
させることにより検出された周波数を増加させ、検出さ
れた周波数が予め定められた周波数よりも高いときは発
振パルス信号からパルスの数を減少させることにより検
出された周波数を減少させ、検出された周波数を予め定
められた周波数に調整する周波数調整手段とを設けたも
のである。

【００１９】請求項５に係る半導体記憶装置は、温度に
応じて周波数が変動する発振パルス信号を発振する発振
手段と、外部から入力された作動信号に応答して発振手
段を一定時間作動させる作動手段と、発振手段で発振さ
れた発振パルス信号の周波数を検出する周波数検出手段
と、周波数検出手段によって検出された周波数に応じて
変動する内部電圧を供給する内部電圧供給手段と、デー
タを出力する出力ドライバとを設け、出力ドライバに、
外部電源に接続された一方のソース／ドレイン電極を有
する第１のＭＯＳトランジスタと、第１のＭＯＳトラン
ジスタの他方のソース／ドレイン電極に接続された一方
のソース／ドレイン電極と接地された他方のソース／ド
レイン電極とを有する第２のＭＯＳトランジスタとを設
け、内部電圧供給手段から供給された内部電圧をもと
に、データに応答して所定の電圧を第２のＭＯＳトラン
ジスタのゲート電極に与える出力ドライバ制御手段とを
さらに設けたものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００２１】（１）実施の形態１図１は、本発明の半導体記憶装置の実施の形態１の温度
対応パルス信号出力回路１００の回路図である。

【００２２】図１を参照して、温度対応パルス信号出力
回路１００は、温度に応じて周波数が変動する発振パル
ス信号Ｓ_Oを発振するリングオシレータ１０１と、外部
から入力されたサンプリング作動信号Ｓ１に応答してリ
ングオシレータ１０１を一定時間（定期的に）作動させ
る作動回路１０３と、リングオシレータ１０１で発振し
た発振パルス信号Ｓ_Oをもとに生成されたパルス信号の
波形整形を行なう波形整形回路１０５と、波形整形回路
１０５により波形整形されたパルス信号Ｓ２を分周する
バイナリカウンタ１０７と、バイナリカウンタ１０７か
ら出力されたサンプリング信号Ｓ３の周波数を検出する
カウンタ１０９と、カウンタ１０９で検出された周波数
に応じて、制御信号Ｓ_A，Ｓ_B，Ｓ_C，Ｓ_Dを出力する
制御信号出力回路１１１と、制御信号出力回路１１１か
ら出力された制御信号Ｓ_A〜Ｓ_Dに応答して、外部から
入力された入力パルス信号Ｓ４をもとに周波数（パルス
幅）の異なる温度対応パルス信号Ｓ５を発生するパルス
信号発生回路１１３とを含む。

【００２３】リングオシレータ１０１は、インバータ１
１５，１１６，１１７と、抵抗Ｒ２，Ｒ３，Ｒ４と、コ
ンデンサＣ２，Ｃ３，Ｃ４とを含む。インバータ１１５
は、ＰＭＯＳトランジスタ１１８とＮＭＯＳトランジス
タ１１９とを含む。インバータ１１６はＰＭＯＳトラン
ジスタ１２０とＮＭＯＳトランジスタ１２１とを含む。
インバータ１１７はＰＭＯＳトランジスタ１２２とＮＭ
ＯＳトランジスタ１２３とを含む。

【００２４】ＰＭＯＳトランジスタ１１８，１２０，１
２２のソース電極は、Ｖｃｃ電源に接続されている。Ｐ
ＭＯＳトランジスタ１１８のドレイン電極は、ノードＮ
５でＮＭＯＳトランジスタ１１９のドレイン電極に接続
され、ゲート電極はノードＮ１０でＮＭＯＳトランジス
タ１１９のゲート電極に接続されている。ＰＭＯＳトラ
ンジスタ１２０のドレイン電極は、ノードＮ７でＮＭＯ
Ｓトランジスタ１２１のドレイン電極に接続され、ゲー
ト電極は、ノードＮ６でＮＭＯＳトランジスタ１２１の
ゲート電極に接続されている。ＰＭＯＳトランジスタ１
２２のドレイン電極は、ノードＮ９でＮＭＯＳトランジ
スタ１２３のドレイン電極に接続され、ゲート電極は、
ノードＮ８でＮＭＯＳトランジスタ１２３のゲート電極
に接続されている。ＮＭＯＳトランジスタ１１９，１２
１，１２３のソース電極は、ノードＮ１１で共通に接続
されている。ノードＮ５とノードＮ６との間に接続され
た抵抗Ｒ２およびコンデンサＣ２、ノードＮ７とノード
Ｎ８との間に接続された抵抗Ｒ３およびコンデンサＣ
３、ノードＮ９とノードＮ１０との間に接続された抵抗
Ｒ４およびコンデンサＣ４は、リングオシレータ１０１
内の発振用負荷および発振用容量を表わしたものであ
る。

【００２５】また、リングオシレータ１０１内のコンデ
ンサ、抵抗、インバータ数は、使用するサンプリング作
動信号Ｓ１のクロックにより変更することもある。

【００２６】作動回路１０３は、インバータ１２４と、
定電流源スイッチボックス１２５とを含む。

【００２７】外部からサンプリング作動信号Ｓ１が入力
されると、インバータ１２４で反転され、定電流源スイ
ッチボックス１２５に入力される。

【００２８】波形整形回路１０５は、ＮＭＯＳトランジ
スタ１２６，１２７と、ＰＭＯＳトランジスタ１２９
と、インバータ１３１と、抵抗Ｒ１とを含む。

【００２９】ＮＭＯＳトランジスタ１２６のドレイン電
極は、リングオシレータ１０１のノードＮ１１に接続さ
れ、ソース電極は抵抗Ｒ１の一方端に接続され、ゲート
電極は作動回路１０３内の定電流源スイッチボックス１
２５の出力ノードに接続されている。抵抗Ｒ１の他方端
は作動回路１０３内のインバータ１２４の出力ノードに
接続されている。ＰＭＯＳトランジスタ１２９は、ソー
ス電極がＶｃｃ電源に接続され、ドレイン電極がＮＭＯ
Ｓトランジスタ１２７のドレイン電極とともにインバー
タ１３１の入力ノードに接続され、ゲート電極はリング
オシレータ１０１の出力ノードＮ９に接続されている。
ＮＭＯＳトランジスタ１２７のソース電極とインバータ
１３１内のＮＭＯＳトランジスタのソース電極とは、作
動回路１０３内のインバータ１２４の出力ノードＮ１２
に接続されている。ＮＭＯＳトランジスタ１２７のゲー
ト電極は、定電流源スイッチボックス１２５の出力ノー
ドに接続されている。

【００３０】カウンタ１０７は、直列に接続されたＮ個
のバイナリカウンタＢＣ１〜ＢＣＮを含む。

【００３１】カウンタ１０７において、バイナリカウン
タＢＣ１の入力ノードは、波形整形回路１０５内のイン
バータ１３１の出力ノードＮ２に接続され、バイナリカ
ウンタＢＣＮの出力ノードＮ３からはサンプリング信号
Ｓ３が出力される。

【００３２】カウンタ１０９は、インバータ１３３と、
直列に接続された６個のバイナリカウンタＢＣ′１〜Ｂ
Ｃ′６とを含む。ここで、バイナリカウンタの数は一例
であり、６個に限られるものではない。

【００３３】インバータ１３３の入力ノードはカウンタ
１０７の出力ノードＮ３に接続され、出力ノードはバイ
ナリカウンタＢＣ′１の入力ノードに接続されている。

【００３４】制御信号出力回路１１１は、制御信号選択
回路１３５と、ラッチ回路１３７Ａ，１３７Ｂ，１３７
Ｃ，１３７Ｄとを含む。

【００３５】制御信号選択回路１３５は、入力ノードが
バイナリカウンタＢＣ′１〜ＢＣ′６の入力ノードＮ１
３〜Ｎ１８に接続され、出力ノードＮ１９〜Ｎ２２がラ
ッチ回路１３７Ａ〜１３７Ｄの入力ノードに接続されて
いる。

【００３６】リセット時、バイナリカウンタＢＣ１〜Ｂ
Ｃ６およびラッチ回路１３７Ａ〜１３７Ｄには、リセッ
ト信号Ｒｅｓｅｔが与えられる。

【００３７】パルス信号発生回路１１３は、２つのイン
バータが直列に接続された遅延回路１３９，１４１，１
４３，１４５と、トランスファゲート１４７，１４９，
１５１，１５３と、インバータ１５５，１５７，１５
９，１６１，１６５と、ＮＯＲゲート１６３とを含む。
遅延回路１３９，１４１，１４３，１４５は、インバー
タに限らず同様の作用を有するものを利用することがで
きる。

【００３８】パルス信号発生回路１１３において、遅延
回路１３９，１４１，１４３，１４５は直列に接続さ
れ、外部からの入力パルス信号Ｓ４が遅延回路１２９に
入力されている。遅延回路１３９，１４１，１４３，１
４５の出力ノードＮ２３〜Ｎ２６は、トランスファゲー
ト１４７，１４９，１５１，１５３を介してＮＯＲゲー
ト１６３の入力ノードＮ２７に接続され、トランスファ
ゲート１４７，１４９，１５１，１５３は、それぞれ制
御信号Ｓ_A，Ｓ_B，Ｓ_C，Ｓ_Dによりオン／オフする。
インバータ１５５，１５７，１５９，１６１は、トラン
スファゲート１４７，１４９，１５１，１５３内のＰＭ
ＯＳトランジスタのゲート電極に接続され、制御信号Ｓ
_A〜Ｓ_Dを反転している。ＮＯＲゲート１６３のもう１
つの入力ノードＮ２８には入力パルス信号Ｓ４が入力さ
れ、出力ノードは、インバータ１６５の入力ノードに接
続されている。インバータ１６５の出力ノードＮ２９か
ら、温度に対応して周波数を変化させた温度対応パルス
信号Ｓ５が出力される。

【００３９】温度対応パルス信号出力回路１００の動作
を詳しく説明する。外部からサンプリング作動信号Ｓ１
が作動回路１０３に入力されると、インバータ１２４で
反転され、定電流源スイッチボックス１２５に入力され
る。定電流源スイッチボックス１２５は、入力されたサ
ンプリング作動信号Ｓ１の反転信号に応答して波形整形
回路１０５内のＮＭＯＳトランジスタ１２６，１２７の
ゲート電極に電圧を与える。抵抗Ｒ１およびオン状態と
なったＮＭＯＳトランジスタ１２６を介してサンプリン
グ作動信号Ｓ１の反転信号がリングオシレータ１０１内
のＮＭＯＳトランジスタ１１９，１２１，１２３のソー
ス電極に与えられ、リングオシレータ１０１は発振パル
ス信号を発振する。このとき、定電流源スイッチボック
ス１２５がＮＭＯＳトランジスタ１２６のゲート電極に
与える電圧をコントロールすることによって、ＮＭＯＳ
トランジスタ１２６のオン抵抗を変化させ、発振パルス
信号Ｓ_Oをもとに生成されたパルス信号の振幅を調整す
ることができる。

【００４０】リングオシレータ１０１の出力ノードＮ９
から出力された発振パルス信号Ｓ_Oは、波形整形回路１
０５内のＰＭＯＳトランジスタ１２９のゲート電極に与
えられ、やはり定電流源スイッチボックス１２５により
ゲート電極に与えられる電圧がコントロールされたＮＭ
ＯＳトランジスタ１２７により振幅調整され、インバー
タ１３１で反転されたパルス信号Ｓ２がノードＮ２に出
力される。このＮＭＯＳトランジスタ１２７によるパル
ス振幅の調整もまた、前述のような不必要な消費電流を
抑える効果がある。

【００４１】リングオシレータ１０１で発振された発振
パルス信号Ｓ_Oが、波形整形回路１０５のＰＭＯＳトラ
ンジスタ１２９をオン／オフすることにより、Ｖｃｃ電
源からＰＭＯＳトランジスタ１２９およびインバータ１
３１を介して、ノードＮ２にパルス信号Ｓ２が出力され
る。このパルス信号Ｓ２のパルス振幅は、ＮＭＯＳトラ
ンジスタ１２７のゲート電極に与えられる電圧を定電流
源スイッチボックス１２５でコントロールすることで調
整することができる。

【００４２】ノードＮ２におけるパルス信号Ｓ２は温度
依存性を有し、温度によりその周波数が変化する。

【００４３】図２は、図１のノードＮ２における温度別
のパルス信号Ｓ２の例を示す波形図である。

【００４４】図２を参照して、パルス信号Ｓ２は、低温
時よりも高温時の方が周波数が低下するという温度依存
性を有していることがわかる。すなわち、リングオシレ
ータ１０１の発振パルス信号は、低温時に比べて高温時
は周波数が低下する。

【００４５】パルス信号Ｓ２は、カウンタ１０７で分周
され、パルス幅が２^N倍され、サンプリング信号Ｓ３と
なって出力される。

【００４６】サンプリング信号Ｓ３は、カウンタ１０９
において、インバータ１３３を介して、さらにバイナリ
カウンタＢＣ′１〜ＢＣ′６に入力される。

【００４７】ここで、たとえば、この半導体記憶装置の
最適状態時のクロックカウント値がｎであり、バイナリ
カウンタＢＣ′３の出力がｎのとき最適カウント状態と
設定する。

【００４８】ノードＮ３から入力されたサンプリング信
号Ｓ３のクロックカウント値ＣＬ１がＣＬ１＜ｎのと
き、制御信号選択回路１３５によりノードＮ１９上の信
号Ｓ_A′が活性化され、そのデータはラッチ回路１３７
Ａにラッチされ、次のサンプリングまでその状態で保持
される。ｎ≦ＣＬ１＜２ｎのときは、ノードＮ２０上の
信号Ｓ_B′が活性化され、そのデータがラッチ回路１３
７Ｂにラッチされ、２ｎ≦ＣＬ１＜４ｎのときは、ノー
ドＮ２１上の信号Ｓ_C′が活性化され、そのデータはラ
ッチ回路１３７Ｃにラッチされ、４ｎ≦ＣＬ１のとき
は、ノードＮ２２上の信号Ｓ_D′が活性化され、そのデ
ータはラッチ回路１３７Ｄにラッチされ、次のサンプリ
ングまでその状態で保持される。

【００４９】すなわち、カウンタ１０９でサンプリング
信号Ｓ３のクロックカウント値ＣＬ１が検出され、検出
されたクロックカウント値ＣＬ１に応じて、制御信号出
力回路１１１において、制御信号選択回路１３５によ
り、制御信号Ｓ_A〜Ｓ_Dのうち対応する１つの制御信号
が、ラッチ回路１３７ａ〜１３７ｄのうちその制御信号
に対応する１つにラッチされ、保持される。

【００５０】このようにして、制御信号Ｓ_A〜Ｓ_Dは、
サンプリング信号Ｓ３の周波数に応じていずれか１つが
選択的に活性化される。すなわち、制御信号Ｓ_A〜Ｓ_D
は、外部温度に応じていずれか１つが選択的に活性化さ
れる。

【００５１】パルス信号発生回路１１３において、ラッ
チ回路１３７Ａ〜１３７Ｄから出力された制御信号Ｓ_A
〜Ｓ_Dは、それぞれトランスファゲート１４７，１４
９，１５１，１５３のうち対応する１つのトランスファ
ゲートをオン／オフする。

【００５２】そして、制御信号Ｓ_A〜Ｓ_Dによって入力
パルス信号Ｓ４が通る遅延回路１３９，１４１，１４
３，１４５の数（インバータの段数）が変動するので、
出力ノードＮ２９には温度により周波数（パルス幅）の
異なるパルス信号を出力することができる。

【００５３】図３は、出力ノードＮ２９における温度対
応パルス信号Ｓ５の例を示す出力波形図であり、（ａ）
は、制御信号Ｓ_Aの入力により生成された温度対応パル
ス信号、（ｂ）は、制御信号Ｓ_Bの入力により生成され
た温度対応パルス信号、（ｃ）は、制御信号Ｓ３の入力
により生成された温度対応パルス信号、（ｄ）は、制御
信号Ｓ_Dの入力により生成された温度対応パルス信号の
出力波形図である。

【００５４】具体例を用いて説明すると、たとえば、高
温時の場合、図２からもわかるように、パルス信号Ｓ２
およびパルス信号Ｓ２がカウンタ１０７で分周されて出
力されたサンプリング信号Ｓ３の周波数は低下するた
め、カウント１０９でのクロックカウント値ＣＬ１は減
少する。もし、ＣＬ１＜ｎであれば、制御信号出力回路
１１１からは制御信号Ｓ_Aが出力され、パルス信号発生
回路１１３においてトランスファゲート１４７がオンし
て、ノードＮ２９からは図３（ａ）に示した最もパルス
幅の狭い温度対応パルス信号Ｓ５が生成され出力され
る。

【００５５】低温時の場合は、クロックカウント値ＣＬ
１はＣＬ１≧４ｎとなる傾向にある。たとえば、ＣＬ１
≧４ｎであれば、制御信号出力回路１１１からは制御信
号Ｓ _Dが出力され、パルス信号発生回路１１３において
トランスファゲート１５３がオンして、ノードＮ２９か
らは図３（ｄ）に示した最もパルス幅の広い温度対応パ
ルス信号Ｓ５が生成され出力される。

【００５６】したがって、この温度対応パルス信号Ｓ５
を、高温時に周波数が低下し、低温時に周波数が高くな
るような半導体記憶装置の内部発生パルス信号の周波数
補正に用いれば、温度依存性による特性の変動を緩和す
ることができる。

【００５７】図１の例では、温度が低くなるに従って順
に制御信号Ｓ_A，Ｓ_B，Ｓ_C，Ｓ_Dが選択され、温度が
低くなるほどパルス幅の広い温度対応パルス信号が出力
されるようになっているが、パルス発生回路１１３にお
いて、制御信号Ｓ_A〜Ｓ_Dを入力するトランスファゲー
トを適当に変えれば、所望の温度対応パルス信号を出力
することができる。

【００５８】以上のように、本発明の半導体記憶装置の
実施の形態１の温度対応パルス信号出力回路１００で
は、リングオシレータの発振パルス信号を利用して外部
温度を検出し、半導体記憶装置の温度依存性を緩和し
て、データラッチマージンやイコライズタイミングなど
について、その温度下で最適な動作が行なわれるように
内部発生パルス信号のパルス幅を自動的に調整すること
が可能である。

【００５９】特に、ＤＲＡＭには、リフレッシュや昇圧
電圧発生用にリングオシレータが内蔵されており、この
リングオシレータを利用することができる。したがっ
て、ＤＲＡＭにおいては、内部回路の大幅な増加がない
ため、チップサイズを拡大することなく半導体記憶装置
の温度特性の改善が可能となる。

【００６０】この例では、４つの制御信号Ｓ_A〜Ｓ_Dを
出力しているが、必要に応じて複数の制御信号を出力し
制御を行なうようにすることが可能である。

【００６１】（２）実施の形態２図４は、本発明の半導体記憶装置の実施の形態２の温度
対応電圧出力回路４００の構成を示すブロック図であ
る。

【００６２】図４を参照して、温度対応電圧出力回路４
００は、リングオシレータ１０１と、作動回路１０３
と、波形整形回路１０５と、カウンタ１０７，１０９
と、制御信号出力回路１１１と、制御信号出力回路１１
１から出力された制御信号に応じて異なるステップ電圧
Ｖｘを発生するステップ電圧発生回路４０１と、ステッ
プ電圧発生回路４０１で発生されたステップ電圧Ｖｘを
もとに複数の内部電圧を発生する降圧回路４０３とを含
む。

【００６３】すなわち、温度対応電圧出力回路４００
は、本発明の半導体記憶装置の実施の形態１の温度対応
パルス信号出力回路１００のパルス信号発生回路１１３
をステップ電圧発生回路４０１および降圧回路４０３に
置換えたものである。リングオシレータ１０１、作動回
路１０３、波形整形回路１０５、カウンタ１０７，１０
９、および制御信号出力回路１１１の回路構成および動
作は実施の形態１で説明したものと同様であるので、説
明は省略する。

【００６４】図５は、図４のステップ電圧発生回路４０
１および降圧回路４０３の例を示す回路図である。

【００６５】図５を参照して、ステップ電圧発生回路４
０１は、制御信号出力回路１１１から出力された制御信
号Ｓ_A〜Ｓ_Dに対応して設けられたトランスファゲート
４０５，４０７，４０９，４１１と、ＮＭＯＳトランジ
スタ４１３と、インバータ４１５，４１７，４１９，４
２１と、抵抗Ｒ５とを含む。

【００６６】トランスファゲート４０５，４０７，４０
９，４１１は直列に接続され、その一方端にあるトラン
スファゲート４０５はＶｃｃ電源に接続され、他方端に
あるトランスファゲート４１１はＮＭＯＳトランジスタ
４１３のドレイン電極に接続されている。トランスファ
ゲート４０５内のＰＭＯＳトランジスタのゲート電極に
インバータ４１５を介して制御信号Ｓ_Aが、トランスフ
ァゲート４０７内のＰＭＯＳトランジスタのゲート電極
にインバータ４１７を介して制御信号Ｓ_Bが、トランス
ファゲート４０９内のＰＭＯＳトランジスタのゲート電
極にインバータ４１９を介して制御信号Ｓ_Cが、トラン
スファゲート４１１内のＰＭＯＳトランジスタのゲート
電極にインバータ４２１を介して制御信号Ｓ_Dが、それ
ぞれ入力されている。ＮＭＯＳトランジスタ４１３のゲ
ート電極はソース電極に接続され、ドレイン電極は降圧
回路４０３の入力ノードＮ３０に接続され、かつ抵抗Ｒ
５を介して接地されている。

【００６７】各トランスファゲートはオン抵抗が異な
り、制御信号Ｓ_A〜Ｓ_Dの入力によりトランスファゲー
ト内のＰＭＯＳトランジスタのいずれか１つがオン状態
になると、Ｖｃｃ電源電圧はそのトランスファゲート内
のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを出力
しないので、制御信号Ｓ_A〜Ｓ_Dの入力によってトラン
スファゲート全体の抵抗の大きさを変えて、ノードＮ３
０に発生されるステップ電圧Ｖｘを変動させることがで
きる。つまり、温度の変化に応じて異なるステップ電圧
Ｖｘを発生させることができる。

【００６８】降圧回路４０３において、降圧クロック信
号Ｓ６が入力されると、コンデンサＣ５，Ｃ６がカップ
リングされ、ノードＮ３１からは（ＧＮＤ−Ｖｘ）の電
位が発生し、ノードＮ３２からは（ＧＮＤ−２Ｖｘ）の
電位が発生する。

【００６９】これらの発生電位は、たとえば、半導体記
憶装置内の図示のないデータ転送トランスミッションゲ
ートのバッグゲートやワード線などの駆動用バッファ内
のトランジスタのゲート電極などへの電圧供給源などに
部分的に運用され、遅延した応答の高速化などに活用さ
れる。

【００７０】実際には、たとえば、高温時には制御信号
Ｓ_Aが入力され、降圧回路４０３から発生される電位
（ＧＮＤ−Ｖｘ）および（ＧＮＤ−２Ｖｘ）がその温度
において必要とされる電位となるようなステップ電圧Ｖ
ｘがステップ電圧発生回路４０１から発生される。

【００７１】以上のように、本発明の半導体記憶装置の
実施の形態２の温度対応電圧出力回路４００は、外部温
度に応じて制御信号が入力され、異なるステップ電圧を
発生し、そのステップ電圧をもとに複数の所望の電位を
発生して、それらを内部電源として使用することができ
る。したがって、温度の変化に対応して、より安定した
特性を有する半導体記憶装置を提供することができる。

【００７２】ここで、降圧回路４０３を昇圧回路に置換
えたものも同様に考えることができる。また、制御信号
は必要に応じて複数設定することが可能であり、ステッ
プ電圧Ｖｘをもとに発生される電位も必要に応じて複数
発生するように構成することも可能である。

【００７３】（３）実施の形態３図６は、本発明の半導体記憶装置の実施の形態３の温度
対応電圧出力回路６００の例を示すブロック図である。

【００７４】図６を参照して、温度対応電圧出力回路６
００は、リングオシレータ１０１と、作動回路１０３
と、波形整形回路１０５と、カウンタ１０７，１０９
と、制御信号出力回路１１１と、ステップ電圧Ｖｘを発
生するステップ電圧Ｖｘ発生回路６０１と、ステップ電
圧Ｖｘをもとに複数の電位を発生する多段式昇圧／降圧
回路６０３と、ＮＭＯＳトランジスタ６０５，６０７，
６０９，６１１とを含む。

【００７５】リングオシレータ１０１、作動回路１０
３、波形整形回路１０５、カウンタ１０７，１０９、お
よび制御信号出力回路１１１は、実施の形態１で示した
ものと同様の回路構成を有し動作を行なうので、説明は
省略する。

【００７６】ステップ電圧発生回路６０１は、実施の形
態２のステップ電圧発生回路４０１と同様の回路である
が、制御信号Ｓ_A〜Ｓ_Dではなく、外部から入力された
ステップ電圧コントロール信号Ｓ７によりステップ電圧
Ｖｘを発生し、多段式昇圧／降圧回路６０３に入力して
いる。

【００７７】多段式昇圧／降圧回路６０３は、図５の降
圧回路４０３と類似の回路であり、ステップ電圧Ｖｘを
用いて降圧または昇圧を行ない、異なる電位をノードＮ
４０〜Ｎ４３に発生する。ただし、図６は一例であっ
て、発生する電位は４電位に限られるものではなく、制
御信号出力回路１１１から出力される制御信号に合わせ
て増減することができる。

【００７８】出力ノードＮ４４とノードＮ４０，Ｎ４
１，Ｎ４２，Ｎ４３との間には、それぞれＮＭＯＳトラ
ンジスタ６０５，６０７，６０９，６１１が接続され、
それらのゲート電極にそれぞれ制御信号出力回路１１１
から出力された制御信号Ｓ_A，Ｓ_B，Ｓ_C，Ｓ_Dが与え
られている。

【００７９】よって、温度に応じて制御信号出力回路１
１１から制御信号Ｓ_A〜Ｓ_Dのうちいずれかの信号が出
力され、対応するＮＭＯＳトランジスタ６０５，６０
７，６０９，６１１のうち対応するＮＭＯＳトランジス
タがオンして、ノードＮ４０〜Ｎ４３のうちオンしたＮ
ＭＯＳトランジスタに接続されたノードから出力ノード
Ｎ４４に電位が供給される。

【００８０】実際には、たとえば、ノードＮ４０にはそ
の温度下で内部電源または内部の一部電源として必要と
されている電位がステップ電圧発生回路６０１および多
段式昇圧／降圧回路６０３により発生されており、高温
時、制御信号Ｓ_Aが入力されると、ノードＮ４０におけ
る電位がＮＭＯＳトランジスタ６０５を介して出力ノー
ドＮ４４から出力される。

【００８１】以上のように、本発明の半導体記憶装置の
実施の形態３の温度対応電圧出力回路６００は、制御信
号を用いて、内部電源として供給する電位を温度変化に
準じて自動的に切換えることが可能であり、半導体記憶
装置の温度特性に対応した最適な動作タイミングを確保
することが可能である。

【００８２】（４）実施の形態４図７は、本発明の半導体記憶装置の実施の形態４の周波
数補正回路７００の例を示す回路図である。

【００８３】図７を参照して、周波数補正回路７００
は、リングオシレータ１０１と、作動回路１０３と、波
形整形回路１０５と、リングオシレータ１０１からの発
振パルス信号の周波数を検出するカウンタ７０１と、カ
ウンタ７０１で検出された周波数の増減に応じてカウン
トマイナス信号Ｓ_Mまたはカウントプラス信号Ｓ_Pを発
生する制御信号出力回路７０３と、カウントマイナス信
号Ｓ_Mの入力によりパルス数を減少させるカウントマイ
ナス回路７０５と、カウントプラス信号Ｓ_Pの入力によ
りパルス数を増加させるカウントプラス回路７０７と、
リングオシレータ１０１とカウントマイナス回路７０５
とカウントプラス回路７０７とから出力されたパルス信
号をもとに新たなパルス信号Ｓ８を合成し出力ノードＮ
５０に出力するＡＮＤゲート７０９とを含む。

【００８４】リングオシレータ１０１、作動回路１０
３、および波形整形回路１０５は、実施の形態１の温度
対応パルス信号出力回路１００内のものと同様の回路構
成であり、動作を行なうので、説明は省略する。

【００８５】周波数検出回路７０１は、温度対応パルス
信号出力回路１００内のカウンタ１０９と同様のもので
ある。

【００８６】リングオシレータ１０１は、作動回路１０
３と波形整形回路１０５とカウントマイナス回路７０５
とカウントプラス回路７０７とＡＮＤ回路７０９とに接
続されている。波形整形回路１０５は、カウンタ７０１
に接続されている。カウンタ７０１は、制御信号出力回
路７０３に接続されている。制御信号出力回路７０３
は、カウントマイナス回路７０５とカウントプラス回路
７０７とに接続されている。カウントマイナス回路７０
５の出力ノードはリングオシレータ１０１の出力ノード
に接続されＡＮＤゲート７０９の一方の入力ノードに接
続されている。カウントプラス回路７０７の出力ノード
はＡＮＤゲート７０９の他方の入力ノードに接続されて
いる。

【００８７】図８は、図７の周波数補正回路７００によ
る周波数補正を説明するためのタイミングチャートであ
り、（ａ）は、周波数補正回路７００で使用される基本
パルス信号を示すタイミングチャートであり、（ｂ）
は、サンプリング信号Ｓ_Sの１サンプリングサイクル期
間において、リングオシレータ１０１の発振パルス信号
Ｓ_Oの周波数が増加した場合の例を示すタイミングチャ
ートであり、（ｃ）は、リングオシレータ１０１の発振
パルス信号Ｓ_Oの周波数が減少した場合の例を示すタイ
ミングチャートである。

【００８８】図８を参照して周波数補正回路７００の動
作を説明する。リングオシレータ１０１から発振パルス
信号Ｓ_Oが出力されると、波形整形回路１０５で、発振
パルス信号Ｓ_Oと同一周波数の波形整形されたパルス信
号Ｓ２が出力され、周波数検出回路７０１に入力され
る。周波数検出回路７０１で、パルス信号Ｓ２につい
て、サンプリング信号Ｓ_Sの１サンプリングサイクル中
におけるパルス数がカウントされ、パルス信号Ｓ２の周
波数が検出される。検出された周波数はリングオシレー
タ１０１で発振された発振パルス信号Ｓ_Oの周波数と同
じであるので、制御信号出力回路７０３で、この周波数
と、予め定められた標準のリングオシレータ１０１の発
振パルス信号の周波数と比較して、検出された周波数が
標準の周波数よりも低下していた場合、カウントマイナ
ス信号Ｓ_Mが出力され、カウントマイナス回路７０５に
入力される。逆に、検出された周波数が標準の周波数よ
りも高くなっていた場合、カウントプラス信号Ｓ_Pが出
力され、カウントプラス回路７０７に入力される。カウ
ントマイナス回路７０５にカウントマイナス信号Ｓ_Mが
入力されると、カウントマイナス回路７０５において図
８（ｂ）に示すような信号Ｓ９，Ｓ１０が生成され、出
力ノードＮ５０から周波数が増加された補正パルス信号
Ｓ８が出力される。図８（ｂ）に示した例は、周波数が
高くなった場合に周波数を低くするときの補正例であ
る。

【００８９】カウントプラス回路７０７にカウントプラ
ス信号Ｓ_Pが入力されると、カウントプラス回路７０７
において図８（ｃ）に示すような信号Ｓ１１〜Ｓ１４が
生成され、出力ノードＮ５０に周波数が高くなった補正
パルス信号Ｓ８が出力される。図８（ｃ）に示した例
は、周波数が低くなった場合に周波数を高くするときの
補正例である。

【００９０】サンプリング信号Ｓ_Sは、ＤＲＡＭでは、
リフレッシュなどに用いるパルス信号を発生する回路を
利用する。サンプリング信号Ｓ_Sのパルス幅は適切な広
さに設定しておく。

【００９１】信号制御パルス信号Ｓ_Cは、サンプリング
信号Ｓ_Sのサンプリングサイクル期間内で補正を活性化
する期間を設定するパルス信号であり、リングオシレー
タ１０１の発振パルス信号Ｓ_Oのパルスの整数倍の期間
を設定することが可能である。信号制御パルス信号Ｓ_C
の出力中は、図１のカウンタ１０９，１１１と同様な構
成の回路から発生された補正フラグＳ_Fの精度に合わせ
て周波数が調整される。

【００９２】発振周波数Ｓ_Oの周波数が標準の周波数と
比較して高くなった増加した場合について説明する。図
８（ｂ）を参照して、サンプリング信号Ｓ_Sの１サンプ
リングサイクル期間（時刻ｔ₀〜時刻ｔ₂）において、
周波数検出回路７０１で周波数（パルス数）を検出した
結果、サンプリングサイクル期間中、パルス数が標準の
パルス数よりも１増加していた場合、信号制御パルス信
号Ｓ_Cは時刻ｔ₀からＨレベルになり、発振パルス信号
Ｓ_Oの１つ目のパルスの立上がりと同期してＨレベル
からＬレベルに立下がる。すると、時刻ｔ₀から時刻ｔ
₃までＨレベルのカウントマイナス信号Ｓ_Mが制御信号
出力回路７０３から出力され、カウントマイナス回路７
０５において図に示すような信号Ｓ９，Ｓ１０が発生す
る。そして、出力ノードＮ５０からは、発振パルス信号
Ｓ_Oの１つ目のパルスと２つ目のパルスとを合わせ
るようにして、時刻ｔ₀から時刻ｔ₃の間にパルスが１
減少される。

【００９３】次に、発振パルス信号Ｓ_Oが標準の周波数
と比較して低くなった場合について説明する。

【００９４】図８（ｃ）を参照して、サンプリング信号
Ｓ_Sの１サンプリングサイクル期間（時刻ｔ₀〜ｔ₂）
において、周波数検出回路７０１で周波数（パルス数）
を検出した結果、サンプリングサイクル期間中、標準の
パルス数よりも１減少していた場合、補正フラグＳ_Fが
Ｈレベルになる。また、信号制御パルス信号Ｓ_Cは時刻
ｔ₀からＨレベルになり、時刻ｔ₁で発振パルス信号Ｓ
_Oの１つ目のパルス′の立下がりと同期して、Ｈレベ
ルからＬレベルに立下がる。すると、時刻ｔ₀から時刻
ｔ₂までＨレベルであったカウントプラス信号Ｓ_Pが制
御信号出力回路７０３から出力され、カウントプラス回
路７０７内において信号Ｓ１１〜Ｓ１４が発生する。そ
して、信号Ｓ１４とリングオシレータ１０１の発振パル
ス信号Ｓ _OとがＡＮＤゲート７０９で合成され、出力ノ
ードＮ５０からは、発振パルス信号Ｓ_Oの１つ目のパル
ス′を分割するようにして時刻ｔ₀から時刻ｔ₁の間
にパルスが１増加される。

【００９５】以上のようにして、従来は、温度の変動に
よりリングオシレータの発振周波数は変動し、リフレッ
シュ用のパルス信号のサイクルや昇圧時の電圧供給能力
が変動して、ＩＣの特性を変えていたが、本発明の半導
体記憶装置の実施の形態４の周波数補正回路７００は、
温度の変化にかかわらず、リングオシレータの発振周波
数を予め定めた周波数に保持することができるので、温
度に影響のないリフレッシュタイムおよび昇圧電圧を確
保することが可能である。

【００９６】（５）実施の形態５図９は、本発明の半導体記憶装置の実施の形態５の出力
ドライバノイズ制御回路９００の例を示すブロック図で
ある。

【００９７】図９を参照して、出力ドライバノイズ制御
回路９００は、出力ドライバ２１０１と、出力ドライバ
制御回路２１０３と、温度対応電圧出力回路９０１とを
含む。抵抗およびコンデンサ２１０５は出力バッファ２
１０１の寄生負荷および寄生容量である。

【００９８】温度対応電圧出力回路９０１は、実施の形
態３に示した温度対応電圧出力回路６００と同様の回路
であり、温度の変化により発振周波数が変動する発振パ
ルス信号を出力するリングオシレータを利用して、発振
パルス信号の発振周波数を検出し、温度に応じた制御信
号を出力することによって所望の電圧を選択的に出力す
る。

【００９９】温度対応電圧出力回路９０１から出力され
た出力電圧Ｖ１は、出力ドライバ制御回路２１０３に入
力され、読出データ信号Ｓａおよび出力制御信号Ｓｂに
応答して、出力バッファ２１０１内のＮＭＯＳトランジ
スタ２１０９のゲート電極には、リンギングノイズを小
さくするようなドライバ入力信号Ｓ１１が入力される。

【０１００】図１０は、温度対応電圧出力回路９０１の
出力電圧Ｖ１とドライバ入力信号Ｓ１１と外部出力信号
Ｓ１２とを示すタイミングチャートである。

【０１０１】図１０を用いて、図９の出力バッファノイ
ズ制御回路９００の動作を説明する。

【０１０２】温度対応電圧出力回路９０１から、温度に
応じて通常の電源レベルである電源ｅのＨレベルよりも
低いＨ′レベルの電圧Ｖ１が出力ドライバ制御回路２１
０１に入力される。外部から入力された読出データ信号
Ｓａおよび出力制御信号Ｓｂに応答して、出力ドライバ
制御回路２１０３において、出力電圧Ｖ１をもとに出力
ドライバ２１０１のＮＭＯＳトランジスタ２１０９のゲ
ート電極にＨ′レベルのドライバ入力信号Ｓｃが与えら
れる（従来のドライバ入力信号を点線で示す）。これに
より、出力ドライバ２１０１から出力される外部出力信
号Ｓｄの振幅は小さくなり、リンギングノイズが小さく
抑えられる（従来の外部出力信号Ｓｄを点線で示す）。

【０１０３】以上のように、本発明の半導体記憶装置の
実施の形態５の出力バッファノイズ制御回路９００は、
温度の変化を探知し、探知した温度に応じて制御信号を
出力し、この制御信号により内部電源の供給電圧レベル
を調整して、出力ドライバのＮＭＯＳトランジスタのゲ
ート電極のオン抵抗を変化させてリンギングノイズを小
さくすることが可能である。

【０１０４】さらに、図示にない半導体記憶装置内のト
ランスミッションゲートは、温度変化によりスイッチン
グ時のオン抵抗が変動する。そこで、トランスミッショ
ンゲート内のトランジスタのバックゲート電圧を前述の
ような制御信号を用いて同様に調整することにより、そ
のオン抵抗が理想値となるようにすれば、温度依存性に
よる特性の変動が抑えられ、安定して動作する半導体記
憶装置を提供することが可能である。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施の形態１の温
度対応パルス信号出力回路１００の回路図である。

【図２】図１の温度対応パルス信号出力回路における
ノードＮ２のパルス信号Ｓ２の例を温度別に示す図であ
る。

【図３】図１の温度対応パルス信号出力回路のノード
Ｎ２９における温度別の出力パルス信号Ｓ５の例を示す
出力波形図である。

【図４】本発明の半導体記憶装置の実施の形態２の温
度対応電圧出力回路４００の構成を示すブロック図であ
る。

【図５】図４のステップ電圧発生回路および降圧回路
の例を示す回路図である。

【図６】本発明の半導体記憶装置の実施の形態３の温
度対応電圧出力回路の例を示すブロック図である。

【図７】本発明の半導体記憶装置の実施の形態４の周
波数補正回路の例を示す回路図である。

【図８】図７の周波数補正回路による周波数補正を説
明するためのタイミングチャートである。

【図９】本発明の半導体記憶装置の実施の形態５の出
力ドライバノイズ制御回路の例を示す回路図である。

【図１０】図９の温度対応電圧出力回路の出力電圧Ｖ
１と、ドライバ入力信号Ｓｃと、ドライバ出力信号Ｓｄ
とを示すタイミングチャートである。

【図１１】従来の半導体記憶装置の主な電気特性の例
を温度別に示す図である。

【図１２】従来の出力ドライバノイズ制御回路の例を
示す回路図である。

【図１３】図２１の出力ドライバノイズ制御回路の外
部出力信号のリンギングノイズの発生を示す出力波形図
である。

【符号の説明】

１００温度対応パルス信号出力回路、１０１リング
オシレータ、１０３作動回路、１０５波形整形回路、
１０７，１０９カウンタ、１１１制御信号出力回
路、１１３パルス信号発生回路、４００，６００，９
０１温度対応電圧出力回路、７００周波数調整回
路、７０１周波数検出回路、７０３制御信号出力回
路、７０５カウントマイナス回路、７０７カウント
プラス回路、２１０１出力ドライバ、２１０３出力
ドライバ制御回路。

Claims

【特許請求の範囲】

【請求項１】温度に応じて変動する第１の周波数の発
振パルス信号を発振する発振手段と、外部から入力された作動信号に応答して、前記発振手段
を一定時間作動させる作動手段と、前記発振手段で発振された前記発振パルス信号の前記第
１の周波数を検出する周波数検出手段と、前記周波数検出手段によって検出された前記第１の周波
数に応じて変動する第２の周波数のパルス信号を発生す
るパルス信号発生手段と、を備えた半導体記憶装置。
【請求項２】前記発振パルス信号の振幅を所定の大き
さに調整するパルス振幅調整手段を、さらに備えた請求
項１に記載の半導体記憶装置。
【請求項３】温度に応じて周波数が変動する発振パル
ス信号を発振する発振手段と、外部から入力された作動信号に応答して、前記発振手段
を一定時間作動させる作動手段と、前記発振手段で発振された前記発振パルス信号の周波数
を検出する周波数検出手段と、前記周波数検出手段によって検出された周波数に応じて
変動する内部電圧を発生する内部電圧発生手段と、を備
えた半導体記憶装置。
【請求項４】温度に応じて周波数が変動する発振パル
ス信号を発振する発振手段と、外部から入力された作動信号に応答して、前記発振手段
を一定時間作動させる作動手段と、前記発振手段で発振された前記発振パルス信号の周波数
を検出する周波数検出手段と、前記周波数検出手段によって検出された周波数を、前記
発振手段の発振時の温度に応じて予め定められた周波数
と比較して、前記検出された周波数が前記予め定められ
た周波数よりも低いときは、前記発振パルス信号に含ま
れるパルスの数を増加させることにより前記検出された
周波数を増加させ、前記検出された周波数が前記予め定
められた周波数よりも高いときは、前記発振パルス信号
からパルスの数を減少させることにより前記検出された
周波数を減少させ、前記検出された周波数を前記予め定
められた周波数に調整する半導体記憶装置。
【請求項５】温度に応じて周波数が変動する発振パル
ス信号を発振する発振手段と、外部から入力された作動信号に応答して、前記発振手段
を一定時間作動させる作動手段と、前記発振手段で発振された前記発振パルス信号の周波数
を検出する周波数検出手段と、前記周波数検出手段によって検出された周波数に応じて
変動する内部電圧を供給する内部電圧供給手段と、データを出力する出力ドライバと、を備え、前記出力ド
ライバは、外部電源に接続された一方のソース／ドレイン電極を有
する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他方のソース／ドレイ
ン電極に接続された一方のソース／ドレイン電極と、接
地された他方のソース／ドレイン電極とを有する第２の
ＭＯＳトランジスタと、を有し、前記内部電圧供給手段から供給された内部電圧をもと
に、前記データに応答して所定の電圧を前記第２のＭＯ
Ｓトランジスタのゲート電極に与える出力ドライバ制御
手段と、を、さらに備えた半導体記憶装置。